KR0144402B1 - 동작전류 소모를 줄인 반도체 메모리 소자 - Google Patents

동작전류 소모를 줄인 반도체 메모리 소자

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 메모리 셀에 저장되는 전하의 전위를 주변 회로에서 사용되는 전위(Vint)보다 낮은 전원전압을 사용하도록 구현함으로써, 비트라인 센싱(Bit Line Sensing) 및 프리차지(precharge)시에 소모되는 동작 파워 감소 및 칩 내부의 노이즈(Vcc/Vss 바운싱(Bouncing)를 격감시켜 안정된 동작을 얻을 수 있다.

Description

동작전류 소모를 줄인 반도체 메모리 소자
제1도는 본 발명을 설명하기 위한 셀, 비트라인 감지 증폭기 및 비트라인 프리차지 회로를 도시한 회로도
제2도는 본 발명에 따른 칩 내부 전원 발생기의 구성도.
제3도는 본 발명에 따른 비트라인 프리차지 전압 발생기의 회로도.
제4도는 본 발명에 따른 센싱 드라이버를 제어하는 신호를 발생하는 신호 발생기의 구성도.
제5도는 본 발명의 실시예에 따른 동작 타이밍도.
*도면의 주요부분에 대한 부호의 설명
11:메모리 셀 12,13:풀-업 드라이버
14:풀-다운 드라이버 15:비트라인 프리차지 회로
16:비트라인 감지 증폭기 17:스위치 수단
18:비트라인 기생 용량 21,22,41:비교기
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 메모리 셀에 저장되는 전하의 전위를 주변 회로에서 사용되는 전위(Vint)보다 낮은 전원전압을 사용하도록 구현함으로써, 비트라인 센싱(Bit Line Sensing) 및 프리차지(precharge) 시에 소모되는 동작 파워를 감소시킨 반도체 메모리 소자에 관한 것이다.
본 발명의 반도체 메모리 소자는 비트 라인 센싱 및 프리차지 동작을 하는 것은 어떤 종류의 메모리 소자에도 적용이 가능하다.
종래에는 비트 라인 센싱(Bit Line Sensing) 시에 공급되는 전원전압과 주변 회로에 사용되는 전원전압이 같기 때문에, 비트 라인 센싱 파워(power)를 감소시키기 위해 전원전압을 낮추면 주변회로의 속도가 저하되고, 반대로 주변회로의 속도를 높이기 위해 전원전압을 높이면 동작전류가 커지므로 파워 소모 및 칩 노이즈(Noise)가 발생하는 문제점이 생긴다.
따라서, 본 발명에서는 메모리 셀에 저장되는 전하의 전위를 주변회로에서 사용되는 전위(Vint)보다 낮춰 비트라인 센싱 및 프리차지 시에 소모되는 동작 파워를 감소시킨 반도체 메모리 소자를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 소자는 비트 라인 센싱드라이버(Bit Line Sensing Driver:RTO) 및 비트라인 프리차지 레벨 전압(Vblp) 발생기 의 전원전압 레벨을 기타 주변 회로의 전원전압보다 낮게 하여, 비트라인 센싱 및 프리차지 시의 파워 소모를 억제하도록 회로를 구현하였다.
제1도는 본 발명을 설명하기 위한 셀, 비트라인 감지 증폭기 및 비트라인 프리차지 회로를 도시한 회로도로서, 전하(즉 정보)를 저장할 수 있는 커패시터(Capacitor)와 이를 외부 회로에 연결시켜주는 모스 트랜지스터로 구성된 메모리 셀(11)과, 상기 메모리 셀(11)에 연결된 비트라인의 작은 전압차를 감지하여 이를 증폭하기 위한 감지 증폭기(16)와, 상기 감지 증폭기(16)를 구동시키기 위한 구동 신호를 전달하는 풀-업/풀-다운 구동단(12,13/14)과, 상기 비트라인을 프리차지시키기 위한 비트라인 프리차지 회로(15)와, 컬럼 디코더의 출력 신호(Yi)에 의해 상기 비트 라인(BL,/BL)의 전위를 데이타 버스(DB)로 전달하는 스위치 수단(17)을 구비한다.
그 동작을 알아보기 위해 상기 회로에서 디램(DRAM)의 리드(Read) 동작을 예를 들면서 설명하기로 한다.
상기 WLi는 워드라인(Word Line)으로써, 라스(/RAS)신호가 로우(LOW)로 되면 약 Vint + 2Vt로 부스트랩(Bootstrap)되어 모스 트랜지스터(Q1 또는 Q2)가 턴-온(turn-on)되므로 커패시터(Ci)의 전하가 비트라인의 기생용량(CBL:18)과 전하 공유(Cahrge Sharing)를 하게 된다. 상기 비트라인(BL)은 초기에 비트라인 프리차지 전압(Vblp)으로 프리차지되어 있으므로 전하 공유 후의 상기 비트라인(BL,/BL)의 파형은 제5도의 t1∼t2의 상태이다.
이때, 제5도의크기를 가지며, 예를들어 Ci =30fF, CBL 200∼300fF이면, Vblp1VINTL/2 정도의 값을 가지므로 △V100∼200mV 가량된다. 제5도의 시간축 t2에서 상기 감지 증폭기 풀-업 드라이버(13,12)의 제어신호(/SEPE 및 /SEPI)가 로우로 인에이블되고, 상기 감지 증폭기 풀-다운 드라이버(14)의 제어 신호(SEN)가 하이로 인에이블되면, 상기 비트라인(BL,/BL)은 상기 비트라인 감지 증폭기(16)의 래치(Latch) 동작에 의해 제5도의 t2∼t3의 파형과 같이 센싱(sensing) 동작을 하게 된다.
라스(/RAS)신호가 VIL에서 VIH로 프리차지 상태로 되면, 제1도의 비트라인 프리차지 신호(BLP)가 로우에서 하이로 되어 비트라인 프리차지 전압(VBLP) 레벨로 상기 비트라인(BL,/BL)을 등화(equalize)시킨다. 이때, 상기 비트라인 센싱 및 비트라인 프리차지 동작에서 소모되는 전력을 계산하면 다음과 같다.
우선, t2∼t3(제5도에서) 사이에서는 비트라인(BL)이 비트라인 프리차지 전압(Vblp)에서 VINTL전압으로 차징(charging)되는 시간이며, T4∼t5 사이에서는 비트라인(/BL)이 접지전압(Vss)에서 비트라인 프리차지 전압(Vblp)으로 차징되는 시간이다. 이때, VBLPVINTL/2이므로 라스(RAS)신호의 한 사이클(cycle) 동안에 비트라인 센싱 및 비트라인 프리차지에서 소모되는 전력은 상기 비트라인(BL,/BL)을 상기된 바와 같이 차징하는 것과 같다. 이를 수식으로 표현하면,이다.
여기서, I는 소모되는 전류이며, C는 부하 커패시턴스이고, V는 부하 커패시턴스의 전위변화이며, T는 라스(/RAS) 사이클의 한 주기이다.
위 식을 다시 정리하면, CBL+ C/BL= 2CBL이고, VINTL2VBLP 이므로과 같다.
위 식을 이용하여 16M 디램(DRAM)이 1K 리프레시 옵션(Refreshoption)으로 동작하는 경우에 대해 소모되는 전류를 계산하면,
비트라인 센싱 및 비트라인 프리차지 전력을 감소시키기 위해서는 상기 비트라인의 기생용량(CBL)을 감소시키거나, 주기(T)를 늘리거나 또는 VINTL을 낮추는 방법이 있다. 그러나 상기 기생용량(CBL)은 소자의 공정(process)에서 정해지는 요인(factor)이며, 주기(T)는 디램(DRAM)의 속도에 관계되는 것이므로 변화가 어렵다. 따라서 상기 VINTL을 낮추는 방법을 적절히 사용하면 전력감소에 기여할 수 있다. 감소되는 양은 메모리 내에서 만들어진 내부 전원전압(Internal VCC)인 VINT와 센싱 드라이버(제1도의 12)에 사용되는 VINTL의 비율만큼 감소된다.
제2도는 본 발명에 따른 칩 내부의 전원전압 발생기의 구성도로서, VREF = VINT이고, VREFL = VINTL로써, 두개의 기준전압과 전압 추종기(Voltage Fo l l o wer)를 사용하여 내부 전원전압을 두개로 만들도록 구성된 칩 내부 전원 발생기(Internal Voltage generator)를 구성한 것이다.
상기 내부 전원전압(VINTL)은 센싱 드라이버(제1도의 12)와 비트라인 프리차지 전압(VBLP) 발생기의 전원전압으로 사용하고, 기타 회로에는 상기 내부 전원전압(VINT)를 전원전압으로 사용하여 비트라인 센싱및 프리차지 시의 전력을 감소시키는 것이다.
제3도는 본 발명에 따른 비트라인 프리차지 전압 발생기의 회로도로서, 내부 전원전압(VINTL) 및 노드(N5) 사이에 접속된 저항(R1)과, 상기 노드(N5) 및 노드(N6) 사이에 접속된 저항(R6)과, 상기 노드(N6) 및 접지전압(Vss) 사이에 접속된 저항(R3)과, 내부 전원전압(VINTL) 및 노드(N7) 사이에 접속되며 게이트에 상기 노드(N5)가 연결된 NMOS트랜지스터(Q15)와, 상기 노드(N7) 및 접지전압(Vss) 사이에 접속되며 게이트에 상기 노드(N6)가 연결된 PMOS트랜지스터(Q16)와, 상기 노드(N7)로부터 비트라인 프리차지 전압(Vblp)을 출력하는 출력단자로 구성된다.
상기 노드(N5)의 전위는 약 Vblp + VTn이고, 상기 노드(N6)의 전위는 약 VBLP-|VTP|이다. 따라서, 상기 비트라인 프리차지 전압(Vblp) 레벨이 약간 떨어지면 Vgsn≥VTn으로 되어 상기 NMOS트랜지스터(Q15)를 통해 Vblp로 차징되며, 반대로 상기 비트라인 프리차지 전압(Vblp)이 약간 올라갈 경우는 Vsgp≥|VTP|로 되어 상기 PMOS트랜지스터(Q16)를 통해 디스차지한다.
제4도는 본 발명에 따른 센싱 드라이버를 제어하는 신호를 발생시키는 신호 발생기의 구성도로서, VRTO 및 VREFL신호를 입력하여 노드(N8)로 출력하는 비교기(41)와, 상기 노드(N8) 및 노드(N9) 사이에 접속된 인터버(42)와, 상기 노드(N9)로 부터 제어신호(/SEPE)를 출력하는 출력단자로 구성된다.
상기 제어신호(/SEPE)는 제1도의 센싱 드라이버중의 하나인 상기 PMOS트랜지스터(Q3)의 동작을 제어하게 된다.
이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 소자는 메모리 셀에 저장되는 전하의 전위를 주변 회로에서 사용되는 전위(Vint)보다 낮춰 사용함으로써, 비트라인 센싱(Bit Line Sensing) 및 프리차지(precharge) 시에 소모되는 동작 파워를 감소시킬 수 있다. 또한, 부수적인 효과로 칩 내부의 노이즈(Vcc/Vss 바운싱(Bouncing))를 격감시켜 안정된 동작을 얻을 수 있다. 또한, 셀에 저장되는 전위가 낮아지므로 워드라인 부스트랩 레벨도 낮출수 있으므로 전력감소 및 노이즈 감소에 기여할 수 있는 디램(DRAM)의 설계가 가능하다.

Claims (4)

  1. 전하(즉 정보)를 저장할 수 있는 하나의 커패시터(Capacitor) 및 이를 비트라인과 연결시키는 하나의 모스 트랜지스터로 구성된 메모리 셀과, 상기 메모리 셀에 연결된 비트라인(BL,/BL)의 작은 전압차를 감지하여 이를 증폭하기 위한 감지 증폭기와, 제1및 제2 제어신호를 발생하기 위한 제어신호 발생기와, 상기 제1 제어신호에 의해 제어되어 외부 전위(Vext)를 상기 감지 증폭기로 공급하여 감지 증폭기를 구동하기 위한 제1 풀-업 드라이버 수단과, 상기 제2 제어신호에 의해 제어되어 내부 전위(VintL)을 상기 감지 증폭기로 공급하여 감지 증폭기를 구동하기 위한 제2 풀-업 드라이버 수단과, 상기 감지 증폭기의 전위를 방전시키기 위한 풀-다운 드라이버 수단과, 상기 비트라인을 프리차지시키기 위한 비트라인 프리차지 수단과, 컬럼 디코더의 출력 신호에 의해 상기 비트 라인의 전위를 데이터 버스로 전달하는 스위치 수단과, 상기 풀-업 드라이버의 전원전압을 발생시키기 위한 내부 전원 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 내부 전원 발생기를 두개로 분리하고, 상기 두개의 내부 전원 발생기의 입력으로 사용되는 기준전압의 레벨전위를 다르게 하여 두 내부 전원 발생기의 출력전압이 다른 구조에서는 두 내부 전원전압중에서 낮은 전위를 상기 제2 풀-업 드라이버 수단의 전원으로 사용하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 두 내부 전원 발생기로 부터 낮은 전위를 반 전위(Half-Vcc)또는 비트라인 프리차지 전위 발생기의 전원(Vcc)으로 사용하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 제어 신호 발생기는, 기준전위를 두개로 분리하고, 두개중 낮은 기준전위를 외부전위(Vext)로 구동되는 제1 풀업 드라이버 수단의 게이트를 제어하는 신호를 발생하는 것을 특징으로 하는 반도체 메모리 소자.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100206411B1 (ko) * 1996-06-27 1999-07-01 김영환 정적전류 감소를 위한 반도체 메모리 장치
US5767737A (en) * 1996-08-09 1998-06-16 Mosel Vitelic Methods and apparatus for charging a sense amplifier
US5745423A (en) * 1996-12-17 1998-04-28 Powerchip Semiconductor Corp. Low power precharge circuit for a dynamic random access memory
US5768202A (en) * 1997-02-18 1998-06-16 Micron Technology, Inc. Fast sense amplifier for small voltage differences
JP3386684B2 (ja) * 1997-03-19 2003-03-17 シャープ株式会社 半導体記憶装置
US5877993A (en) * 1997-05-13 1999-03-02 Micron Technology, Inc. Memory circuit voltage regulator
KR100271644B1 (ko) * 1998-02-06 2000-12-01 김영환 센스앰프 오버드라이빙 전압제어 회로
JP2000030450A (ja) 1998-05-07 2000-01-28 Fujitsu Ltd 半導体集積回路
GB2346237B (en) * 1999-01-27 2003-04-30 Sgs Thomson Microelectronics Dynamic voltage sense amplifier
JP2001035164A (ja) * 1999-07-19 2001-02-09 Fujitsu Ltd 半導体記憶装置
US6597619B2 (en) * 2001-01-12 2003-07-22 Micron Technology, Inc. Actively driven VREF for input buffer noise immunity
KR100393225B1 (ko) * 2001-06-30 2003-07-31 삼성전자주식회사 이중 전원전압를 사용하는 비트라인 센스증폭기를구비하는 반도체 메모리장치
KR100587639B1 (ko) * 2003-05-30 2006-06-08 주식회사 하이닉스반도체 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자
CN101169969B (zh) * 2006-10-26 2012-01-04 北京兆易创新科技有限公司 深亚微米动态存储器的信号放大电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05217370A (ja) * 1992-01-30 1993-08-27 Nec Corp 内部降圧電源回路
JPH06309869A (ja) * 1993-04-28 1994-11-04 Oki Electric Ind Co Ltd 半導体記憶装置

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