KR100393225B1 - 이중 전원전압를 사용하는 비트라인 센스증폭기를구비하는 반도체 메모리장치 - Google Patents

이중 전원전압를 사용하는 비트라인 센스증폭기를구비하는 반도체 메모리장치 Download PDF

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Abstract

메모리셀 어레이 전원전압이 낮아지더라고 센스증폭기의 동작특성이 저하되지 않는 반도체 메모리장치가 개시된다. 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이 블록, 상기 메모리셀 어레이 블록에 접속되는 비트라인 쌍, 상기 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기, 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 분리 트랜지스터 쌍, 센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하는 제1스위치, 및 소정의 제어신호에 응답하여 상기 분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제2스위치를 구비하고, 상기 센스증폭기의 전원전압으로서 상기 메모리셀 어레이 전원전압과 상기 분리 제어신호가 함께 사용되는 것을 특징으로 한다.

Description

이중 전원전압를 사용하는 비트라인 센스증폭기를 구비하는 반도체 메모리장치{Semiconductor memory device including bitline sense amplifier using dual power supply voltage}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 메모리셀 어레이 전원전압이 낮아지더라고 센스증폭기의 동작특성이 저하되지 않는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치는 대용량화, 고속화, 저전력 소비화를 위해 끊임없이 발전되어 왔다. 특히 디램에서는 저전력 소비화를 위해, 이웃하는 두 개의 메모리셀 어레이 블록들에 의해 공유되는 공유 비트라인 센스증폭기(Shared bitline sense amplier)가 사용되고 또한 공유 비트라인 센스증폭기의 전원전압으로서 메모리셀 어레이 전원전압이 사용된다. 메모리셀 어레이 전원전압은 외부에서 인가되는 외부 전원전압이 내부에서 강하된 전압이다.
그런데 메모리셀 어레이 전원전압을 지나치게 낮출 경우 비트라인 센스증폭기의 동작특성이 저하되는 문제점이 있다.
도 1은 종래의 디램의 메모리셀 어레이와 이와 관련된 회로를 나타내는 도면이고, 도 2는 도 1에 도시된 종래의 디램에서 센스증폭기의 동작을 나타내는 파형도이다.
도 1을 참조하면, 비트라인 센스증폭기들(S1 내지 S4)은 이웃하는 두 개의 메모리셀 어레이 블록들(11,13)에 의해 공유된다. 제1메모리셀 어레이 블록(11)에 접속된 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)은 초기에 등화회로들(E1 내지E4)에 의해 Vbl 레벨로 등화되고, 제2메모리셀 어레이 블록(13)에 접속된 비트라인 쌍들(BL0j/BL0Bj 내지 BL3j/BL3Bj)은 초기에 등화회로들(E5 내지 E8)에 의해 Vbl 레벨로 등화된다.
다음에 도 2에 도시된 바와 같이 초기에 제1분리 제어신호(PISOi)와 제2분리 제어신호(PISOj)는 외부 전원전압(Vdd) 레벨이 된다. 이후 제1분리 제어신호(PISOi)가 승압전압(Vpp) 레벨이 되고 제2분리 제어신호(PISOj)가 접지전압(Vss) 레벨이 되면, 제1분리 트랜지스터 쌍들(T1 내지 T8)이 턴온되고 제2분리 트랜지스터 쌍들(T9 내지 T16)은 턴오프된다. 즉 제1메모리셀 어레이 블록(11)이 선택되고 제2메모리셀 어레이 블록(13)은 선택되지 않는다.
이후 제1메모리셀 어레이 블록(11)의 메모리셀의 워드라인(WL)이 승압전압(Vpp) 레벨이 되고 또한 센스증폭기 제어신호(LAPG)가 논리"로우"레벨, 센스증폭기 제어신호의 반전신호(LANG)가 논리"하이"레벨이 되면 센스증폭기들(S1 내지 S4)이 동작하기 시작한다. 즉 제1스위치(SW1)가 턴온되어 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)에 공급되고, 제2스위치(SW2)가 턴온되어 접지전압(VSS)이 센스증폭기들(S1 내지 S4)의 접지전압 노드(LAB)에 공급된다. 그러면 센스증폭기들(S1 내지 S4)은 제1메모리셀 어레이 블록(11)에 접속된 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 데이터를 증폭한다.
그런데 도 2에 도시된 방식에서는 센스증폭기들(S1 내지 S4)의 동작초기에 거의 Vpp레벨을 갖는 PISOi에 의해 제1분리 트랜지스터 쌍들(T1 내지 T8)이 미리턴온됨으로 인하여 선택된 메모리셀 어레이 블록, 즉 제1메모리셀 어레이 블록(11)에 접속된 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 부하가 커지게 된다. 이로 인하여 센스증폭기들(S1 내지 S4)의 동작특성이 저하되고 증폭속도가 느려지게 된다.
도 3은 도 1에 도시된 종래의 디램에서 센스증폭기의 다른 방식의 동작을 나타내는 파형도이다. 도 3에 도시된 방식은 도 2에 도시된 방식의 단점을 개선하기 위한 것이다.
도 3에 도시된 방식에서는 초기에 제1분리 제어신호(PISOi)와 제2분리 제어신호(PISOj)가 외부 전원전압(Vdd) 레벨이 된 다음 센스증폭기들(S1 내지 S4)의 동작초기에 제1분리 제어신호(PISOi)는 외부 전원전압(Vdd) 레벨을 유지하고 제2분리 제어신호(PISOj)는 접지전압(Vss) 레벨이 된다. 센스증폭기들(S1 내지 S4)의 동작중기부터 제1분리 제어신호(PISOi)가 승압전압(Vpp) 레벨이 된다.
따라서 도 3에 도시된 방식에서는 센스증폭기들(S1 내지 S4)의 동작초기에는 Vdd레벨을 갖는 PISOi에 의해 제1분리 트랜지스터 쌍들(T1 내지 T8)이 턴오프되므로 선택된 메모리셀 어레이 블록, 즉 제1메모리셀 어레이 블록(11)에 접속된 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 부하가 감소된다. 이에 따라 센스증폭기들(S1 내지 S4)의 증폭속도가 향상된다.
그러나 도 3에 도시된 방식에서는 센스증폭기들(S1 내지 S4)에 공급되는 메모리셀 어레이 전원전압(Varray)이 상대적으로 높을 경우 메모리셀과 비트라인 사이에 차지쉐어링(Charge sharing)되는 데이터가 센스증폭기들(S1 내지 S4)로 잘 전달되지 않게 된다. 따라서 이를 방지하기 위하여 메모리셀 어레이 전원전압(Varray)을 낮추게 되면 센스증폭기들(S1 내지 S4)의 동작특성이 저하되는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는, 메모리셀 어레이 전원전압이 낮아지더라고 센스증폭기의 동작특성이 저하되지 않는 반도체 메모리장치를 제공하는 데 있다.
도 1은 종래의 디램의 메모리셀 어레이와 이와 관련된 회로를 나타내는 도면이다.
도 2는 도 1에 도시된 종래의 디램에서 센스증폭기의 동작을 나타내는 파형도이다.
도 3은 도 1에 도시된 종래의 디램에서 센스증폭기의 다른 방식의 동작을 나타내는 파형도이다.
도 4는 본 발명에 따른 디램의 메모리셀 어레이와 이와 관련된 회로를 나타내는 도면이다.
도 5는 도 4에 도시된 제어신호 발생회로의 회로도이다.
도 6은 도 5에 도시된 신호들의 타이밍도의 일예를 나타낸다.
도 7은 도 4에 도시된 분리 제어회로의 회로도이다.
도 8은 도 7에 도시된 신호들의 타이밍도의 일예를 나타낸다.
도 9는 도 4에 도시된 본 발명에 따른 디램에서 센스증폭기의 동작을 나타내는 파형도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리장치는, 메모리셀 어레이 블록; 상기 메모리셀 어레이 블록에 접속되는 비트라인 쌍; 상기 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기; 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 분리 트랜지스터 쌍; 센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하는 제1스위치; 및 소정의 제어신호에 응답하여 상기 분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제2스위치를 구비하고, 상기 센스증폭기의 전원전압으로서 상기 메모리셀 어레이 전원전압과 상기 분리 제어신호가 함께 사용되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리장치는, 제1메모리셀 어레이 블록; 상기 제1메모리셀 어레이 블록에 접속되는 제1비트라인 쌍; 제2메모리셀 어레이 블록; 상기 제2메모리셀 어레이 블록에 접속되는 제2비트라인 쌍; 제1등화신호에 응답하여 상기 제1비트라인 쌍을 등화시키는 제1등화부; 제2등화신호에 응답하여 상기 제2비트라인 쌍을 등화시키는 제2등화부; 상기 제1비트라인 쌍 또는 상기 제2비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기; 제1분리 제어신호에 응답하여 상기 제1비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 제1분리 트랜지스터 쌍; 제2분리 제어신호에 응답하여 상기 제2비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 제2분리 트랜지스터 쌍; 센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하는 제1스위치; 제1제어신호에 응답하여 상기 제1분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제2스위치; 제2제어신호에 응답하여 상기 제2분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제3스위치; 및 상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 상기 제1등화신호, 및 상기 제2등화신호에 응답하여 상기 제1제어신호 및 상기 제2제어신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면 상기 제어신호 발생회로는, 상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제2등화신호에 응답하여 상기 제1제어신호를 발생하는 제1제어신호 발생회로; 및 상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제1등화신호에 응답하여 상기 제2제어신호를 발생하는 제2제어신호 발생회로를 구비한다.
상기 제2스위치 및 제3스위치는 엔모스 트랜지스터로 구성되는 것이 바람직하다.
바람직한 실시예에 따르면 상기 제1제어신호 발생회로는, 소오스 및 드레인중 하나에 상기 제2등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 제1제어신호가 출력되는 출력노드에 연결되는 피모스 트랜지스터; 소오스 및 드레인중 하나에 상기 제2등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호의 반전신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결되는 제1엔모스 트랜지스터; 및 소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비한다.
바람직한 실시예에 따르면 상기 제2제어신호 발생회로는, 소오스 및 드레인중 하나에 상기 제1등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 상기 제2제어신호가 출력되는 출력노드에 연결되는 피모스 트랜지스터; 소오스 및 드레인중 하나에 상기 제1등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호의 반전신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결되는 제1엔모스 트랜지스터; 및 소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 디램의 메모리셀 어레이와 이와 관련된 회로를 나타내는 도면이다. 여기에서는 설명을 용이하게 하기 위하여 두 개의 메모리셀 어레이 블록과 이에 관련된 회로들만이 도시된다.
도 4를 참조하면, 본 발명에 따른 디램은 제1메모리셀 어레이 블록(41), 제1메모리셀 어레이 블록(41)에 접속되는 제1비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi), 및 제1등화신호(PEQi)에 응답하여 제1비트라인 쌍들을 등화시키는 제1등화회로들(E1 내지 E4)을 구비한다. 또한 본 발명에 따른 디램은 제2메모리셀 어레이 블록(43), 제2메모리셀 어레이 블록(43)에 접속되는 제2비트라인 쌍들(BL0j/BL0Bj 내지 BL3j/BL3Bj), 및 제2등화신호(PEQj)에 응답하여 제2비트라인 쌍들을 등화시키는 제2등화회로들(E5 내지 E8)을 구비한다.
또한 본 발명에 따른 디램은 제1분리 트랜지스터 쌍들(T1 내지 T8), 제2분리 트랜지스터 쌍들(T9 내지 T16), 분리 제어회로(45), 공유 센스증폭기들(S1 내지 S4), 제1스위치(SW1), 및 제2스위치(SW2)를 구비한다.
제1분리 트랜지스터 쌍들(T1 내지 T8)은 제1분리 제어신호(PISOi)에 응답하여 제1비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)과 공유 센스증폭기들(S1 내지S4)의 입력 쌍들을 연결하거나 분리시킨다. 제2분리 트랜지스터 쌍들(T9 내지 T16)은 제2분리 제어신호(PISOj)에 응답하여 제2비트라인 쌍들(BL0j/BL0Bj 내지 BL3j/BL3Bj)과 공유 센스증폭기들(S1 내지 S4)의 입력 쌍들을 연결하거나 분리시킨다. 분리 트랜지스터 쌍들(T1 내지 T16)은 엔모스 트랜지스터로 구성된다. 한편 분리 제어회로(45)는 제1분리 제어신호(PISOi)와 제2분리 제어신호(PISOj)를 발생하며 그 구성 및 동작은 도 7 및 도 8을 참조하여 상세히 후술된다.
제1스위치(SW1)는 피모스 트랜지스터로 구성되고 센스증폭기 제어신호(LAPG)에 응답하여 메모리셀 어레이 전원전압(Varray)을 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달한다. 제2스위치(SW2)는 엔모스 트랜지스터로 구성되고 센스증폭기 제어신호(LAPG)의 반전신호(LANG)에 응답하여 접지전압(VSS)을 센스증폭기들(S1 내지 S4)의 접지전압 노드(LAB)로 전달한다. 메모리셀 어레이 전원전압(Varray)은 외부에서 인가되는 외부 전원전압(Vdd)이 전압강하된 전압이다.
공유 센스증폭기들(S1 내지 S4)은 각각의 제1비트라인 쌍 또는 각각의 제2비트라인 쌍 사이의 전압차를 감지하여 증폭한다. 예컨대 제1분리 제어신호(PISOi)가 논리"로우"레벨이 되고 제2분리 제어신호(PISOj)가 논리"하이"레벨이 되는 경우, 제1분리 트랜지스터 쌍들(T1 내지 T8)은 턴오프되고 제2분리 트랜지스터 쌍들(T9 내지 T16)은 턴온된다. 이에 따라 제1비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)과 공유 센스증폭기들(S1 내지 S4)의 입력 쌍들은 분리되고, 제2비트라인 쌍들(BL0j/BL0Bj 내지 BL3j/BL3Bj)과 공유 센스증폭기들(S1 내지 S4)의 입력 쌍들은 연결된다. 따라서 공유 센스증폭기들(S1 내지 S4)은 각각의 제2비트라인 쌍(BL0j/BL0Bj 내지 BL3j/BL3Bj) 사이의 전압차를 감지하여 증폭한다.
한편 등화회로들(E1 내지 E8)과 센스증폭기들(S1 내지 S4)의 구성 및 동작은 당업계에서 통상의 지식을 가진자들에게 널리 알려진 사항들이므로 여기에서 상세한 설명은 생략된다.
특히 본 발명에 따른 디램은, 제1제어신호(CNT1)에 응답하여 제1분리 제어신호(PISOi)를 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달하는 제3스위치(SW3), 제2제어신호(CNT2)에 응답하여 제2분리 제어신호(PISOj)를 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달하는 제4스위치(SW4), 및 제1제어신호(CNT1)와 제2제어신호(CNT2)를 발생하는 제어신호 발생회로(47)를 더 구비한다.
여기에서 제3스위치(SW3) 및 제4스위치(SW4)는 엔모스 트랜지스터로 구성된다. 그러나 제3스위치(SW3) 및 제4스위치(SW4)는 피모스 트랜지스터로 구성될 수도 있다. 제어신호 발생회로(47)는 센스증폭기 제어신호(LAPG), 센스증폭기 제어신호의 반전신호(LANG), 제1등화신호(PEQi), 및 제2등화신호(PEQj)에 응답하여 제1제어신호(CNT1)와 제2제어신호(CNT2)를 발생하며, 제어신호 발생회로(47)의 구성 및 동작은 도 5 및 도 6을 참조하여 상세히 후술된다.
따라서 본 발명에 따른 디램에서는 센스증폭기들(S1 내지 S4)의 전원전압으로서, 제1분리 제어신호(PISOi) 및 제2분리 제어신호(PISOj)중 선택되는 어느 하나와 메모리셀 어레이 전원전압(Varray)이 함께 사용된다. 예컨대,제1제어신호(CNT1)가 논리"하이"가 되는 경우에는 제3스위치(SW3)가 턴온되어 제1분리 제어신호(PISOi)와 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압으로서 함께 사용된다. 제2제어신호(CNT2)가 논리"하이"가 되는 경우에는 제4스위치(SW4)가 턴온되어 제2분리 제어신호(PISOi)와 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압으로서 함께 사용된다.
도 5는 도 4에 도시된 제어신호 발생회로의 회로도이다.
도 5를 참조하면, 제어신호 발생회로(47)는, 센스증폭기 제어신호(LAPG), 센스증폭기 제어신호의 반전신호(LANG), 제2등화신호(PEQj)에 응답하여 제1제어신호(CNT1)를 발생하는 제1제어신호 발생회로(51), 및 센스증폭기 제어신호(LAPG), 센스증폭기 제어신호의 반전신호(LANG), 제1등화신호(PEQi)에 응답하여 제2제어신호(CNT2)를 발생하는 제2제어신호 발생회로(53)을 구비한다.
제1제어신호 발생회로(51)는 피모스 트랜지스터(P1), 엔모스 트랜지스터(N1), 엔모스 트랜지스터(N2)를 포함하여 구성된다. 피모스 트랜지스터(P1)는 소오스 및 드레인중 하나에 제2등화신호(PEQj)가 인가되고 게이트에 센스증폭기 제어신호(LAPG)가 인가되며 소오스 및 드레인중 다른 하나가 제1제어신호(CNT1)가 출력되는 출력노드에 연결된다. 엔모스 트랜지스터(N1)는 소오스 및 드레인중 하나에 제2등화신호(PEQj)가 인가되고 게이트에 센스증폭기 제어신호의 반전신호(LANG)가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결된다. 엔모스 트랜지스터(N2)는 소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 센스증폭기 제어신호(LAPG)가 인가되며 소오스 및 드레인중 다른 하나에 접지전압(Vss)이 인가된다.
제2제어신호 발생회로(53)는 피모스 트랜지스터(P2), 엔모스 트랜지스터(N3), 엔모스 트랜지스터(N4)를 포함하여 구성된다. 피모스 트랜지스터(P2)는 소오스 및 드레인중 하나에 제1등화신호(PEQi)가 인가되고 게이트에 센스증폭기 제어신호(LAPG)가 인가되며 소오스 및 드레인중 다른 하나가 제2제어신호(CNT2)가 출력되는 출력노드에 연결된다. 엔모스 트랜지스터(N3)는 소오스 및 드레인중 하나에 제1등화신호(PEQi)가 인가되고 게이트에 센스증폭기 제어신호의 반전신호(LANG)가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결된다. 엔모스 트랜지스터(N4)는 소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 센스증폭기 제어신호(LAPG)가 인가되며 소오스 및 드레인중 다른 하나에 접지전압(Vss)이 인가된다.
도 6은 도 5에 도시된 신호들의 타이밍도의 일예를 나타내며, 이를 참조하여 도 5에 도시된 회로와 도 4에 도시된 회로의 동작이 상세히 설명된다.
프리차지(Precharge) 상태에서는 도 6에 도시된 바와 같이 제1등화신호(PEQi)와 제2등화신호(PEQj)가 논리"하이"가 되고 센스증폭기 제어신호(LAPG)는 논리"하이"가 되며 센스증폭기 제어신호의 반전신호(LANG)는 논리"로우"가 된다. 이에 따라 피모스 트랜지스터(P1), 피모스 트랜지스터(P2), 엔모스 트랜지스터(N1), 및 엔모스 트랜지스터(N3)는 턴오프되고, 엔모스 트랜지스터(N2)와 엔모스 트랜지스터(N4)는 턴온된다. 따라서 제1제어신호(CNT1)와 제2제어신호(CNT2)는 모두 논리"로우"가 된다.
그 결과 도 4에 도시된 제3스위치(SW3)와 제4스위치(SW4)는 턴오프되고 또한 센스증폭기 제어신호(LAPG)는 논리"하이"이고 센스증폭기 제어신호의 반전신호(LANG)는 논리"로우"이므로 제1스위치(SW1)와 제2스위치(SW2)도 턴오프되므로, 도 4에 도시된 센스증폭기들(S1 내지 S4)은 동작되지 않는다.
다음에 예컨대 도 6에 도시된 바와 같이 제2등화신호(PEQj)는 논리"하이"가 유지되고 제1등화신호(PEQi)가 논리"로우"가 되고 센스증폭기 제어신호(LAPG)는 논리"로우"가 되며 센스증폭기 제어신호의 반전신호(LANG)는 논리"하이"가 되면, 피모스 트랜지스터(P1), 피모스 트랜지스터(P2), 엔모스 트랜지스터(N1), 및 엔모스 트랜지스터(N3)는 턴온되고, 엔모스 트랜지스터(N2)와 엔모스 트랜지스터(N4)는 턴오프된다. 이에 따라 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)을 통해 제2등화신호(PEQj)의 논리"하이" 값이 전달되어 제1제어신호(CNT1)가 논리"하이"가 된다. 또한 피모스 트랜지스터(P2)와 엔모스 트랜지스터(N3)을 통해 제1등화신호(PEQi)의 논리"로우" 값이 전달되어 제2제어신호(CNT2)는 논리"로우"가 된다.
그 결과 도 4에 도시된 제3스위치(SW3)가 턴온되고 제4스위치(SW4)는 턴오프된다. 이때 센스증폭기 제어신호(LAPG)는 논리"로우"이고 센스증폭기 제어신호의 반전신호(LANG)는 논리"하이"이므로 제1스위치(SW1)와 제2스위치(SW2)는 턴온된다. 따라서 제3스위치(SW3)를 통해 제1분리 제어신호(PISOi)가 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달되고 또한 제1스위치(SW1)를 통해 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달된다.즉 제1분리 제어신호(PISOi)와 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압으로서 함께 사용된다.
한편 제2등화신호(PEQj)가 논리"로우"가 되고 제1등화신호(PEQi)가 논리"하이"가 되는 경우에는 제1제어신호(CNT1)가 논리"로우"가 되고 제2제어신호(CNT2)는 논리"하이"가 된다. 그 결과 도 4에 도시된 제3스위치(SW3)가 턴오프되고 제4스위치(SW4)는 턴온된다. 따라서 제4스위치(SW4)를 통해 제2분리 제어신호(PISOj)가 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달되고 또한 제2스위치(SW2)를 통해 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달된다. 즉 제2분리 제어신호(PISOj)와 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압으로서 함께 사용된다.
제1분리 제어신호(PISOi)와 제2분리 제어신호(PISOj)는 주변회로 영역에 위치하는 분리 제어회로(45)에 의해 발생되며, 도 7이 도 4에 도시된 분리 제어회로(45)의 회로도를 나타낸다.
도 7을 참조하면, 분리 제어회로(45)는, 제어신호들(BLEQj,BLSiDP)에 응답하여 제1분리 제어신호(PISOi)를 발생하는 제1분리 제어신호 발생회로(71)와 제어신호들(BLEQi,BLSjDP)에 응답하여 제2분리 제어신호(PISOj)를 발생하는 제2분리 제어신호 발생회로(73)를 구비한다.
제1분리 제어신호 발생회로(71)는 피모스 트랜지스터들(P3,P4)과 엔모스 트랜지스터들(N5,N6,N7)를 포함하여 구성되고, 제2분리 제어신호 발생회로(73)는 피모스 트랜지스터들(P5,P6)과 엔모스 트랜지스터들(N8,N9,N10)를 포함하여 구성된다.
도 8은 도 7에 도시된 신호들의 타이밍도의 일예를 나타내며, 도 9는 도 4에 도시된 본 발명에 따른 디램에서 센스증폭기의 동작을 나타내는 파형도이다. 도 8 및 도 9를 참조하여 도 7에 도시된 분리 제어회로의 동작과 도 4에 도시된 센스증폭기의 동작이 좀더 설명된다.
초기에 BLEQj는 논리"로우", BLSiDP는 논리"하이", BLEQi는 논리"로우", BLSjDP는 논리"하이"가 된다. 이에 따라 N5와 P4가 턴온되어 PISOi가 외부 전원전압(Vdd) 레벨이 되고 또한 N8와 P6가 턴온되어 PISOj도 외부 전원전압(Vdd) 레벨이 된다. 따라서 센스증폭기들(S1 내지 S4)의 동작초기에, Vdd 레벨을 갖는 PISOi 또는 PISOj가 메모리셀 어레이 전원전압(Varray)과 함께 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 공급된다.
다음에 예컨데 도 8에 도시된 바와 같이 BLEQj는 논리"로우"를 유지하고 BLSjDP는 논리"하이"를 유지하며 BLSiDP는 논리"로우", BLEQi가 논리"하이"가 되면, PISOi는 승압전압(Vpp) 레벨이 되고 PISOj는 접지전압(Vss) 레벨이 된다.
이상에서와 같이 센스증폭기들(S1 내지 S4)의 동작초기에, Vdd 레벨을 갖는 PISOi 또는 PISOj가 메모리셀 어레이 전원전압(Varray)과 함께 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 공급되므로, 본 발명에 따른 디램에서는 메모리셀 어레이 전원전압(Varray)이 낮아지더라도 도 9에 도시된 바와 같이 센스증폭기들(S1 내지 S4)의 동작특성이 향상되는 효과가 있다. 다시말해 비트라인 쌍(BL/BLB)의 전압레벨이 빨리 완전증폭되는 장점이 있다.
이때 Vdd 레벨을 갖는 PISOi 또는 PISOj가 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 공급되는 범위는 비트라인(BL)의 레벨이 Vdd-Vthn이 될 때 까지이며 이 레벨이 초과될 경우에는 자동으로 엔모스 트랜지스터들(SW3,SW4)이 턴오프된다. 이에 따라 비트라인(BL)의 레벨이 지나치게 높아지는 것이 방지된다. 여기에서 Vthn은 엔모스 트랜지스터들(SW3,SW4)의 문턱전압을 나타낸다.
이상에서 도면과 명세서에서 최적 실시예가 개시되었다. 또한 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치는 메모리셀 어레이 전원전압이 낮아지더라고 센스증폭기의 동작특성이 저하되지 않는 장점이 있다.

Claims (15)

  1. 메모리셀 어레이 블록;
    상기 메모리셀 어레이 블록에 접속되는 비트라인 쌍;
    상기 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기;
    분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 분리 트랜지스터 쌍;
    센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하는 제1스위치; 및
    소정의 제어신호에 응답하여 상기 분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제2스위치를 구비하고,
    상기 센스증폭기의 전원전압으로서 상기 메모리셀 어레이 전원전압과 상기 분리 제어신호가 함께 사용되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제2스위치는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제2스위치는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  4. 제1메모리셀 어레이 블록;
    상기 제1메모리셀 어레이 블록에 접속되는 제1비트라인 쌍;
    제2메모리셀 어레이 블록;
    상기 제2메모리셀 어레이 블록에 접속되는 제2비트라인 쌍;
    상기 제1비트라인 쌍 또는 상기 제2비트라인 쌍 사이의 전압차를 감지하여증폭하는 센스증폭기;
    제1분리 제어신호에 응답하여 상기 제1비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 제1분리 트랜지스터 쌍;
    제2분리 제어신호에 응답하여 상기 제2비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 제2분리 트랜지스터 쌍;
    센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하는 제1스위치;
    제1제어신호에 응답하여 상기 제1분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제2스위치; 및
    제2제어신호에 응답하여 상기 제2분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제3스위치를 구비하고,
    상기 센스증폭기의 전원전압으로서 상기 제1분리 제어신호 및 상기 제2분리 제어신호중 하나와 상기 메모리셀 어레이 전원전압이 함께 사용되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 반도체 메모리장치는,
    제1등화신호에 응답하여 상기 제1비트라인 쌍을 등화시키는 제1등화부;
    제2등화신호에 응답하여 상기 제2비트라인 쌍을 등화시키는 제2등화부;
    상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제2등화신호에 응답하여 상기 제1제어신호를 발생하는 제1제어신호 발생회로; 및
    상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제1등화신호에 응답하여 상기 제2제어신호를 발생하는 제2제어신호 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 제2스위치 및 제3스위치는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 제1제어신호 발생회로는,
    소오스 및 드레인중 하나에 상기 제2등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 제1제어신호가 출력되는 출력노드에 연결되는 피모스 트랜지스터;
    소오스 및 드레인중 하나에 상기 제2등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호의 반전신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결되는 제1엔모스 트랜지스터; 및
    소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제6항에 있어서, 상기 제2제어신호 발생회로는,
    소오스 및 드레인중 하나에 상기 제1등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 상기 제2제어신호가 출력되는 출력노드에 연결되는 피모스 트랜지스터;
    소오스 및 드레인중 하나에 상기 제1등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호의 반전신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결되는 제1엔모스 트랜지스터; 및
    소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제5항에 있어서, 상기 제2스위치 및 제3스위치는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  10. 제1메모리셀 어레이 블록;
    상기 제1메모리셀 어레이 블록에 접속되는 제1비트라인 쌍;
    제2메모리셀 어레이 블록;
    상기 제2메모리셀 어레이 블록에 접속되는 제2비트라인 쌍;
    제1등화신호에 응답하여 상기 제1비트라인 쌍을 등화시키는 제1등화부;
    제2등화신호에 응답하여 상기 제2비트라인 쌍을 등화시키는 제2등화부;
    상기 제1비트라인 쌍 또는 상기 제2비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기;
    제1분리 제어신호에 응답하여 상기 제1비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 제1분리 트랜지스터 쌍;
    제2분리 제어신호에 응답하여 상기 제2비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 제2분리 트랜지스터 쌍;
    센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하는 제1스위치;
    제1제어신호에 응답하여 상기 제1분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제2스위치;
    제2제어신호에 응답하여 상기 제2분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제3스위치; 및
    상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 상기 제1등화신호, 및 상기 제2등화신호에 응답하여 상기 제1제어신호 및 상기 제2제어신호를 발생하는 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 제어신호 발생회로는,
    상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제2등화신호에 응답하여 상기 제1제어신호를 발생하는 제1제어신호 발생회로; 및
    상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제1등화신호에 응답하여 상기 제2제어신호를 발생하는 제2제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제11항에 있어서, 상기 제2스위치 및 제3스위치는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  13. 제12항에 있어서, 상기 제1제어신호 발생회로는,
    소오스 및 드레인중 하나에 상기 제2등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 제1제어신호가 출력되는 출력노드에 연결되는 피모스 트랜지스터;
    소오스 및 드레인중 하나에 상기 제2등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호의 반전신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결되는 제1엔모스 트랜지스터; 및
    소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제12항에 있어서, 상기 제2제어신호 발생회로는,
    소오스 및 드레인중 하나에 상기 제1등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 상기 제2제어신호가 출력되는 출력노드에 연결되는 피모스 트랜지스터;
    소오스 및 드레인중 하나에 상기 제1등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호의 반전신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결되는 제1엔모스 트랜지스터; 및
    소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제11항에 있어서, 상기 제2스위치 및 제3스위치는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
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