KR100376880B1 - 센스 앰프 동작 제어회로 - Google Patents

센스 앰프 동작 제어회로 Download PDF

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KR100376880B1
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Abstract

본 발명은 전원전압의 전위레벨에 따라 센스 앰프의 풀업 바이어스 전압과 풀다운 바이어스 전압을 조절함으로써, 전원전압이 높을 경우 전류 소모를 줄이고, 전원전압(Vdd)이 낮을 경우 센스 앰프의 동작 특성을 향상시킨 센스앰프 동작 제어회로에 관한 것이다. 본 발명의 센스 앰프 동작 제어 회로는 제1 풀업 제어신호에 의해 외부 전원전압을 풀업 바이어스 노드로 공급하는 제1 풀업 드라이버와, 제2 풀업 제어신호에 의해 내부 전원전압을 상기 풀업 바이어스 노드로 공급하는 제2 풀업 드라이버와, 제1 풀다운 제어신호에 의해 풀다운 바이어스 노드의 전압을 접지전압으로 방전시키는 제1 풀다운 드라이버와, 제2 풀다운 제어신호에 의해 풀다운 바이어스 노드의 전압을 접지전압으로 방전시키는 제2 풀다운 드라이버를 구비하며, 메모리 셀로부터 입력된 데이터 신호를 감지 증폭하는 센스 앰프부와, 워드라인 제어신호에 의해 전원전압의 크기를 검출한 신호를 발생하는 전압 검출부와, 상기 전압 검출부의 출력 신호에 따라 각기 다른 펄스 구간을 갖는 상기 제1 풀업 제어신호를 발생하고, 상기 제1 풀업 제어신호의 디스에이블시 센스앰프 인에이블 신호에 의해 상기 제2 풀업 제어신호를 발생하고, 상기 센스앰프 인에이블 신호와 상기 전압 검출부의 출력 신호에 의해 상기 제1 풀다운 제어신호를 발생하고, 상기 센스앰프 인에이블 신호에 의해 상기 제2 풀다운 제어신호를 발생하는 선택 드라이버부를 포함하여 구성된 것을 특징으로 한다.

Description

센스앰프 동작 제어회로{SENSE AMPLIFIER DRIVING CONTROL CIRCUIT}
본 발명은 반도체 메모리 장치의 센스 앰프 동작 제어 회로에 관한 것으로, 특히 전원전압의 전위레벨에 따라 센스 앰프의 풀업 바이어스 전압과 풀다운 바이어스 전압을 조절함으로써, 전원전압(Vdd)이 높을 경우 전류 소모를 줄이고, 전원전압(Vdd)이 낮을 경우 센스 앰프의 동작 특성을 향상시킨 센스앰프 동작 제어회로에 관한 것이다.
도 1은 종래 기술에 따른 센스 앰프 동작 제어 회로의 구성도로서, 다수개의 메모리 셀로 구성된 메모리 셀부(10)와, 리드 동작시 상기 메모리 셀부(10)의 데이터를 감지 증폭하거나 또는 라이트 동작시 입력된 데이터를 감지 증폭하여 상기 메모리 셀부(10)로 출력하는 비트노드 센스 앰프부(30)와, 센스 앰프 인에이블 신호(SAEN)와 어드레스 디코딩 신호에 의해 센스 앰프의 풀업 바이어스 노드(A)으로 외부전압(Ex_VDD) 및 내부전압(VDC)을 순차적으로 공급하도록 제어하는 제1 및 제 2 풀업 제어신호(SP1B 및 SP2B)와 상기 센스 앰프의 풀다운 바이어스 노드(B)의 전압을 접지전압(Vss)으로 방전시키도록 제어하는 풀다운 제어 신호(SN1)를 각각 발생시키는 선택 드라이버부(20)가 도시되어 있다.
도 2는 도 1에 도시된 선택 드라이버부(20)의 회로도이다. 상기 종래의 선택 드라이버부(20)는 어드레스 디코딩 신호와 센스 앰프 인에이블 신호(SAEN)를 입력하여 제1 및 제2 풀업 제어신호(SP1B, SP2B) 및 풀다운 제어신호(SN1)를 발생한다. 상기 제1 풀업 제어신호(SP1B)는 센스 앰프의 동작시 센스앰프 풀업 바이어스 전위(A)로 외부 전원전압(EX_VDD)을 공급하는 NMOS 트랜지스터(N3)의 동작을 제어하고, 상기 제2 풀업 제어신호(SP2B)는 센스 앰프의 동작시 센스앰프 풀업 바이어스 노드(A)으로 내부 전원전압(VDD)을 공급하는 NMOS 트랜지스터(N4)의 동작을 제어한다. 그리고, 상기 풀다운 제어신호(SN1)는 센스 앰프의 동작시 센스앰프 풀다운 바이어스 노드(B)의 전압을 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N5)의 동작을 제어한다.
여기서, 제1 풀업 제어신호(SP1B)는 외부전압(EX_VDD)을 센스 앰프의 풀업 바이어스 노드(A)으로 공급하는 NMOS 트랜지스터(N3)를 동작시켜 센스 앰프의 초기 동작시 오버 드라이빙(over driving) 하도록 한다. 이때, 센스 앰프는 외부전압(Ex_VDD)을 공급받아서 풀업 바이어스 노드(A)을 높은 전원전압(high VDD)으로 빠르게 풀업시킨다. 이후, 상기 제2 풀업 제어신호(SP2B)가 인에이블되어 내부 전원전압(VDC)을 센스 앰프의 풀업 바이어스 노드(A)으로 공급하는 NMOS 트랜지스터(N4)를 동작시켜 풀업 바이어스 노드(A)을 내부전압(VDC)으로 유지시킨다.
그런데, 상기 구성을 갖는 종래의 센스앰프 동작 제어회로는, 센스 앰프의 초기 동작시 전원전압(VDD)의 크기에 상관없이 무조건 외부 전원전압(EX_VDD)을 센스 앰프의 풀업 바이어스 노드(A)으로 공급하도록 제어하는 제1 풀업 제어신호(SP1B)를 발생하기 때문에, 만약 전원전압(VDD)의 전위 레벨이 높을 경우에는 전류 소모가 많아지게 된다. 그리고, 낮은 전원전압(VDD)에서는 고정된 오버 드라이빙 구간 내에 센스 앰프의 풀업 바이어스 노드(A)을 충분히 '하이(VDD)' 레벨로 풀업시키지 못하여 센스 앰프의 동작이 불안정한 문제점이 있었다.
그리고, 센스 앰프의 풀다운 바이어스 노드(B)에 있어서도, 1개의 풀다운 제어신호(SN1)에 의해 풀다운 바이어스 전위(B)를 풀다운 시키기 때문에, 상기 풀업 바이어스 전위(A)때와 마찬가지로, 낮은 전원전압(VDD)에서 풀다운 바이어스 전위(B)를 충분히 풀다운 시키지 못하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 전원전압의 전위레벨에 따라 센스 앰프의 풀업 바이어스 전압과 풀다운 바이어스 전압을 조절함으로써, 전원전압(Vdd)이 높을 경우 전류 소모를 줄이고, 전원전압(Vdd)이 낮을 경우 센스 앰프의 동작 특성을 향상시킨 센스앰프 동작 제어회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 센스 앰프 동작 제어 회로는,
제1 풀업 제어신호에 의해 외부 전원전압을 풀업 바이어스 노드로 공급하는 제1 풀업 드라이버와, 제2 풀업 제어신호에 의해 내부 전원전압을 상기 풀업 바이어스 노드로 공급하는 제2 풀업 드라이버와, 제1 풀다운 제어신호에 의해 풀다운 바이어스 노드의 전압을 접지전압으로 방전시키는 제1 풀다운 드라이버와, 제2 풀다운 제어신호에 의해 풀다운 바이어스 노드의 전압을 접지전압으로 방전시키는 제2 풀다운 드라이버를 구비하며, 메모리 셀로부터 입력된 데이터 신호를 감지 증폭하는 센스 앰프부와,
워드라인 제어신호에 의해 전원전압의 크기를 검출한 신호를 발생하는 전압 검출부와,
상기 전압 검출부의 출력 신호에 따라 각기 다른 펄스 구간을 갖는 상기 제1 풀업 제어신호를 발생하고, 상기 제1 풀업 제어신호의 디스에이블시 센스앰프 인에이블 신호에 의해 상기 제2 풀업 제어신호를 발생하고, 상기 센스앰프 인에이블 신호와 상기 전압 검출부의 출력 신호에 의해 상기 제1 풀다운 제어신호를 발생하고, 상기 센스앰프 인에이블 신호에 의해 상기 제2 풀다운 제어신호를 발생하는 선택 드라이버부를 포함하여 구성된 것을 특징으로 한다.
상기 제1 풀업 제어신호는 전원전압이 낮을 경우의 펄스폭이 높을 경우보다 긴 것을 특징으로 한다.
상기 제2 풀업 제어신호는 상기 제1 풀업 제어신호가 디스에이블되는 시점부터 인에이블되는 것을 특징으로 한다.
상기 제1 풀다운 제어신호는 센스앰프의 동작시 전원전압의 크기에 상관없이 상기 제1 풀다운 드라이버를 동작시키도록 발생되는 것을 특징으로 한다.
상기 제2 풀다운 제어신호는 센스앰프의 동작시 전원전압이 높을 경우에는 발생되지 않고 낮을 경우만 발생되는 것을 특징으로 한다.
상기 제1 및 제2 풀업 드라이버는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 제1 및 제2 풀다운 드라이버는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 전압 검출부는 워드라인 제어신호에 의해 전원전압을 분압하는 전압 분압단과, 상기 워드라인 제어신호에 의해 상기 전압 분압단의 출력 신호와 기준전압을 차동 증폭하는 차동 증폭단으로 구성된 것을 특징으로 한다.
상기 선택 드라이버부는 어드레스 디코딩 신호를 입력하는 제1 노드와 제2 노드 사이에 직렬접속된 홀수개의 인버터와, 상기 전압 검출부의 출력 신호에 의해 상기 제1 노드의 어드레스 디코딩 신호를 상기 홀수개의 인버터중 선택된 인버터의 출력단으로 스위칭하는 NMOS 트랜지스터와, 상기 제1 노드로 입력되는 어드레스 디코딩 신호와 상기 제2 노드의 신호를 NAND 연산하는 제1 NAND 게이트와, 상기 제1 NAND 게이트에서 출력된 제3 노드의 신호를 반전시켜 상기 제1 풀업 제어신호로 출력하는 인버터와, 센스 앰프 인에이블 신호를 입력하는 제4 노드와 상기 제1 풀다운 제어신호를 출력하는 제5 노드 사이에 직렬접속된 짝수개의 인버터와, 상기 제3 노드의 신호와 상기 제5 노드의 신호를 입력하여 NAND 연산한 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트의 출력 신호를 반전시킨 제2 풀업 제어신호를 출력하는 인버터와, 상기 제5 노드와 상기 전압 검출부의 출력 신호를 입력하여 NAND 연산한 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트의 출력 신호를 반전시켜 상기 제2 풀다운 제어신호를 출력하는 인버터로 구성된 것을 특징으로 한다.
도 1은 종래 기술에 따른 센스앰프 동작 제어회로의 구성도
도 2는 도 1에 도시된 선택 드라이버부의 회로도
도 3은 본 발명에 의한 센스앰프 동작 제어회로의 구성도
도 4는 도 3에 도시된 전압 검출부의 회로도
도 5는 도 3에 도시된 선택 드라이버부의 회로도
도 6은 본 발명에 의한 센스앰프 동작 제어회로의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 메모리 셀부 20 : 선택 드라이버부
30 : 센스 앰프부 40 : 전압 검출부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 센스앰프 동작 제어회로의 구성을 나타낸 것이다.
본 발명의 센스앰프 동작 제어회로는 도시한 바와 같이, 다수개의 메모리 셀로 구성된 메모리 셀부(10)와, 리드 동작시 상기 메모리 셀부(10)의 데이터를 감지 증폭하거나 또는 라이트 동작시 입력된 데이터를 감지 증폭하여 상기 메모리 셀부(10)로 출력하는 비트노드 센스 앰프부(30)와, 전원전압(VDD)의 크기를 검출한 신호(Pwr_dt)를 출력하는 전압 검출부(40)와, 상기 전압 검출부(40)의 출력 신호에 의해 상기 센스 앰프부(30)의 풀업 바이어스 전위(A)로 외부전압(Ex_VDD) 및 내부전압(VDC)을 공급하는 시간을 각각 조절하는 풀업 제어 신호(SP1B 및 SP2B)를 발생하고, 또한 상기 전압 검출부(40)의 출력 신호에 의해 상기 센스 앰프부(30)의 풀다운 바이어스 전위(B)로 접지전압(Vss)을 공급하는 시간을 조절하는 풀다운 제어 신호(SN1 및 SN2)를 발생시키는 선택 드라이버부(200)로 구성된다.
도 4는 도 3에 도시된 전압 검출부(40)의 회로도이다. 본 발명의 전압 검출부(40)는 워드노드 제어신호(WLCtrl)에 의해 소스 단자로 입력되는 전원전압(VDD)을 드레인 단자로 출력하는 NMOS 트랜지스터(N13)와, 상기 NMOS 트랜지스터(N13)의 드레인 단자와 노드(Nd1) 사이에 접속된 저항(R1)과, 상기 노드(Nd1)와 접지전압(Vss) 사이에 접속된 저항(R2)과, 상기 노드(Nd2)의 전압 레벨에 의해 전원전압(Vdd)을 노드(Nd3)로 출력하는 PMOS 트랜지스터(P12)와, 상기 노드(Nd3)의 전압 레벨에 의해 상기 전원전압(VDD)을 상기 노드(Nd2)로 출력하는 PMOS 트랜지스터(P11)와, 상기 노드(Nd1)의 전압 레벨에 의해 상기 노드(Nd2)의 전압을 노드(Nd4)로 출력하는 NMOS 트랜지스터(N11)와, 기준전압(Vref)에 의해 상기 노드(Nd3)의 전압을 상기 노드(Nd4)로 출력하는 NMOS 트랜지스터(N12)와, 상기 워드노드 제어신호(WLCtrl)가 2개의 인버터(INV11,INV12)를 통해 출력된 신호에 의해 상기 노드(Nd4)의 전압을 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N14)와, 상기 노드(Nd3)의 신호를 반전시켜 출력 단자(Pwr_dt)로 내보내는 인버터(INV13)로 구성된다.
본 발명의 전압 검출부(40)는 상기 워드노드 제어신호(WLCtrl)가 '하이' 레벨일때 전원전압(VDD)을 기준전압(Vref)과 비교함으로써, 전원전압(VDD)의 전압 크기를 검출한다. 즉, 워드 노드(WL)이 인에이블될 때 전압 검출부(40)를 동작시켜 전원전압(VDD)이 '하이' 상태인지 '로우' 상태인지를 검출한다. 이후 센스앰프 인에이블 신호(SAEN)가 입력되고 어드레스 디코딩 신호가 입력되면, 센스 앰프의 동작 전압을 제어하는 신호(SP1B, SP2B, SN1, SN2)를 발생시킨다.
이때, 전압 검출부(40)에 의해 발생된 신호(Pwr_dt)에 의해 외부에서 공급되는 전원전압(VDD)이 '하이' 레벨로 검출되면 제1 제어 신호(SP1B)의 딜레이 펄스폭을 줄여서 센스 앰프(30)의 오버 드라이빙 구간을 줄이고 제2 제어 신호(SP2B)에 의해 내부전압(VDC)으로 전원을 공급하도록 하여 과다한 전류 소모를 줄였다. 그리고, 풀다운 부분은 제1 제어 신호(SN1)만 발생시켜 제1 풀다운 트랜지스터(N5) 1개만 동작하도록 하므로써 전류 소모를 줄였다.
반대로, 외부에서 공급되는 전원전압(VDD)이 '로우' 레벨로 검출되면 상기 제1 제어 신호(SP1B)의 딜레이 펄스폭을 늘여서 오버 드라이빙 구간을 늘여 풀업 바이어스 노드(A)이 충분히 풀업되도록 한다. 그리고, 풀다운 부분은 제1 및 제2 제어 신호(SN1,SN2)를 모두 발생하여 제1 및 제2 풀다운 트랜지스터(N5, N6)를 모두 동작시킴으로써 풀다운 바이어스 노드(B)의 전위가 빠르게 접지전압(Vss)으로 풀다운 되도록 하였다.
도 5는 도 3에 도시된 선택 드라이버부(200)의 회로도이다. 본 발명의 선택 드라이버부(200)는 어드레스 디코딩 신호를 입력하는 노드(Nd5)와 노드(Nd7) 사이에 직렬접속된 홀수개의 인버터(INV10_1∼INV10_m)와, 상기 전압 검출부(40)의 출력 신호(Pwr_dt)에 의해 상기 노드(Nd5)의 어드레스 디코딩 신호를 상기 인버터(INV10_2)의 출력 노드(Nd6)로 스위칭하는 NMOS 트랜지스터(N20)와, 상기 노드(Nd5)로 입력되는 어드레스 디코딩 신호와 상기 인버터(INV10_m)에서 출력되는노드(Nd7)의 신호를 NAND 연산하는 NAND 게이트(NAND1)와, 상기 NAND 게이트(NAND1)에서 출력된 노드(Nd8)의 신호를 반전시켜 제1 풀업 제어신호(SP1B)로 출력하는 인버터(INV31)와, 센스 앰프 인에이블 신호(SAEN)를 입력하는 노드(Nd9)와 제1 풀다운 제어신호(SN1)를 출력하는 노드(Nd10) 사이에 직렬접속된 짝수개의 인버터(INV20_1∼INV20_n)와, 상기 노드(Nd8)의 신호와 상기 노드(Nd10)의 신호를 입력하여 NAND 연산한 신호를 출력하는 NAND 게이트(NAND2)와, 상기 NAND 게이트(NAND2)의 출력 신호를 반전시킨 제2 풀업 제어신호(SP2B)를 출력하는 인버터(INV32)와, 상기 노드(Nd8)와 상기 전압 검출부(40)의 출력 신호(Pwr_dt)를 입력하여 NAND 연산한 신호를 출력하는 NAND 게이트(NAND3)와, 상기 NAND 게이트(NAND3)의 출력 신호를 반전시켜 제2 풀다운 제어신호(SN2)를 출력하는 인버터(INV33)로 구성된다.
본 발명의 선택 드라이버부(200)는 어드레스 디코딩 신호와 센스 앰프 인에이블 신호(SAEN), 그리고 상기 전압 검출부(40)의 출력 신호(Pwr_dt)를 입력하여 제1 및 제2 풀업 제어신호(SP1B, SP2B), 제1 및 제2 풀다운 제어신호(SN1, SN2)를 발생한다.
상기 선택 드라이버부(200)는 상기 전원전압(VDD)이 높을 경우에는 외부전압(Ex_VDD)을 공급하는 제 1 풀업 드라이버(N3)의 동작 시간을 줄이기 위해 제1 제어신호(SP1B)의 펄스 구간을 짧게 발생하고, 제 2 풀업 드라이버(N4)에 의해 내부전압(VDC)이 풀업 바이어스 노드(A)으로 공급되도록 제2 제어신호(SP2B)를 발생한다. 그리고, 상기 제 1 풀다운 드라이버(N5)만 동작하도록 제1 제어신호(SN1)를 발생하고 제2 제어신호(SN2)는 디스에이블시킨다.
만일, 전원전압(VDD)이 낮을 경우에는 상기 제1 풀업 제어신호(EX_VDD)의 펄스 구간을 늘려 상기 제 1 풀업 드라이버(N3)의 동작 시간을 길게한다. 이때, 상기 선택 드라이버부(200)의 상기 NMOS 트랜지스터(N20)는 전압 검출부(40)의 출력 신호(Pwr_dt)에 의해 턴오프된 상태이다. 따라서, 어드레스 디코딩 신호가 상기 인버터(INV10_1∼INV10_m)를 통해 노드(Nd7)로 출력되는 신호의 딜레이 구간은 길게 된다. 따라서, 상기 제1 풀업 제어신호(EX_VDD)의 펄스 구간을 늘려 상기 제 1 풀업 드라이버(N3)의 동작 시간을 길게한다.
그리고, 상기 제 1 및 제 2 풀다운 드라이버(N5, N6)는 제1 및 제2 풀다운 제어신호(SN1, SN2)에 의해 모두 동작된다.
이상에서 설명한 바와 같이, 본 발명의 센스 앰프 동작 제어 회로에 의하면, 센스 앰프의 오버 드라이빙 구간을 전압 검출회로를 이용하여 효과적으로 조절함으로써, 전류 소모를 줄일 수 있다. 또한 전압 검출회로를 이용하여 센스 앰프의 풀다운을 효과적으로 제어함으로써 로우 전원전압(VDD) 구간에서 센스 앰프의 특성을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 반도체 메모리 장치에 있어서,
    제1 풀업 제어신호에 의해 외부 전원전압을 풀업 바이어스 노드로 공급하는 제1 풀업 드라이버와, 제2 풀업 제어신호에 의해 내부 전원전압을 상기 풀업 바이어스 노드로 공급하는 제2 풀업 드라이버와, 제1 풀다운 제어신호에 의해 풀다운 바이어스 노드의 전압을 접지전압으로 방전시키는 제1 풀다운 드라이버와, 제2 풀다운 제어신호에 의해 풀다운 바이어스 노드의 전압을 접지전압으로 방전시키는 제2 풀다운 드라이버를 구비하며, 메모리 셀로부터 입력된 데이터 신호를 감지 증폭하는 센스 앰프부와,
    워드라인 제어신호에 의해 전원전압의 크기를 검출한 신호를 발생하는 전압 검출부와,
    상기 전압 검출부의 출력 신호에 따라 각기 다른 펄스 구간을 갖는 상기 제1 풀업 제어신호를 발생하고, 상기 제1 풀업 제어신호의 디스에이블시 센스앰프 인에이블 신호에 의해 상기 제2 풀업 제어신호를 발생하고, 상기 센스앰프 인에이블 신호와 상기 전압 검출부의 출력 신호에 의해 상기 제1 풀다운 제어신호를 발생하고, 상기 센스앰프 인에이블 신호에 의해 상기 제2 풀다운 제어신호를 발생하는 선택 드라이버부를 포함하여 구성된 것을 특징으로 하는 센스앰프 동작 제어회로.
  2. 제 1 항에 있어서,
    상기 제1 풀업 제어신호는 전원전압이 낮을 경우의 펄스폭이 높을 경우보다 긴 것을 특징으로 하는 센스앰프 동작 제어회로.
  3. 제 1 항에 있어서,
    상기 제2 풀업 제어신호는 상기 제1 풀업 제어신호가 디스에이블되는 시점부터 인에이블되는 것을 특징으로 하는 센스앰프 동작 제어회로.
  4. 제 1 항에 있어서,
    상기 제1 풀다운 제어신호는 센스앰프의 동작시 전원전압의 크기에 상관없이 상기 제1 풀다운 드라이버를 동작시키도록 발생되는 것을 특징으로 하는 센스앰프 동작 제어회로.
  5. 제 1 항에 있어서,
    상기 제2 풀다운 제어신호는 센스앰프의 동작시 전원전압이 높을 경우에는 발생되지 않고 낮을 경우만 발생되는 것을 특징으로 하는 센스앰프 동작 제어회로.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 풀업 드라이버는 PMOS 트랜지스터인 것을 특징으로 하는 센스앰프 동작 제어회로.
  7. 제 1 항에 있어서,
    상기 제1 및 제2 풀다운 드라이버는 NMOS 트랜지스터인 것을 특징으로 하는 센스앰프 동작 제어회로.
  8. 제 1 항에 있어서,
    상기 전압 검출부는 워드라인 제어신호에 의해 전원전압을 분압하는 전압 분압단과,
    상기 워드라인 제어신호에 의해 상기 전압 분압단의 출력 신호와 기준전압을 차동 증폭하는 차동 증폭단으로 구성된 것을 특징으로 하는 센스앰프 동작 제어회로.
  9. 제 1 항에 있어서, 상기 선택 드라이버부는,
    어드레스 디코딩 신호를 입력하는 제1 노드와 제2 노드 사이에 직렬접속된 홀수개의 인버터와, 상기 전압 검출부의 출력 신호에 의해 상기 제1 노드의 어드레스 디코딩 신호를 상기 홀수개의 인버터중 선택된 인버터의 출력단으로 스위칭하는 NMOS 트랜지스터와, 상기 제1 노드로 입력되는 어드레스 디코딩 신호와 상기 제2 노드의 신호를 NAND 연산하는 제1 NAND 게이트와, 상기 제1 NAND 게이트에서 출력된 제3 노드의 신호를 반전시켜 상기 제1 풀업 제어신호로 출력하는 인버터와, 센스 앰프 인에이블 신호를 입력하는 제4 노드와 상기 제1 풀다운 제어신호를 출력하는 제5 노드 사이에 직렬접속된 짝수개의 인버터와, 상기 제3 노드의 신호와 상기제5 노드의 신호를 입력하여 NAND 연산한 신호를 출력하는 제2 NAND 게이트와, 상기 제2 NAND 게이트의 출력 신호를 반전시킨 제2 풀업 제어신호를 출력하는 인버터와, 상기 제5 노드와 상기 전압 검출부의 출력 신호를 입력하여 NAND 연산한 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트의 출력 신호를 반전시켜 상기 제2 풀다운 제어신호를 출력하는 인버터로 구성된 것을 특징으로 하는 센스앰프 동작 제어회로.
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