KR100842899B1 - 전류 센스 앰프 회로 - Google Patents

전류 센스 앰프 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 전류센스앰프회로에 관한 것으로, 저전원전압에서는 동작속도를 빠르게 할 수 있고 고전원전압에서는 안정적인 센싱 동작을 할 수 있다. 이를 위한 본 발명에 의한 전류센스앰프회로는 풀업 드라이버단과 풀다운 드라이버단을 구비한 반도체 메모리 장치의 전류센스앰프회로에 있어서, 비트라인 페어(BL,/BL)에 실린 셀 데이타를 센싱하며 제 1 및 제 2 구동전류제어신호에 의해 상기 풀다운 드라이버단으로 흐르는 전류의 량을 조절하는 풀다운구동전류 제어부를 구비한 센스 앰프부와, 칩선택신호에 의해 인에이블되며 전원 전압의 크기에 의해 전압 레벨이 결정되는 상기 제 1 및 제 2 구동전류제어신호를 발생하는 구동전류제어신호 발생부를 구비한 것을 특징으로 한다.

Description

전류 센스 앰프 회로{CURRENT SENSE AMPLIFIER CIRCUIT}
도 1은 종래 기술에 따른 전류센스앰프의 구성을 나타내는 블록도
도 2는 종래 기술에 따른 전류센스앰프의 구성을 나타내는 회로도
도 3은 본 발명에 의한 전류센스앰프의 구성을 나타내는 블록도
도 4는 본 발명에 의한 전류센스앰프의 구성을 나타내는 회로도
도 5a는 도 4에 도시된 제어신호 발생회로의 구성을 나타낸 회로도
도 5b는 도 5a에 도시된 제어신호 발생회로의 동작을 나타낸 진리표
* 도면의 주요부분에 대한 부호의 설명 *
10 : 풀 트랜지스터부 20 : 메모리 셀부
30 : 센스 앰프부 32 : 풀다운구동전류 제어부
40 : 구동전류제어신호 발생부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저전원전압에서는 동작속도를 빠르게 할 수 있고 고전원전압에서는 안정적인 센싱 동작을 할 수 있는 전류센스앰프에 관한 것이다.
일반적으로, 반도체 메모리 장치의 집적도가 증가하고 칩의 면적이 커짐에 따라 초대규모 집적회로(Ultra Large Scale Intergratiom:ULSI)의 반도체 메모리 장치에서는 버싱 라인 로딩(Bussing Line Loading)의 길이가 길어지며 RC 로딩(Loading)이 증가하게 된다. 최근들어 메모리 소자 분야에서는 버싱 라인 로딩에 의한 데이타 라인의 센싱 속도의 저하를 해결하기 위해 입출력라인(IO)의 센스 앰프(Sense Amplifier)로 종래 기술의 전압차를 이용하는 방법 대신에 전류의 차이를 이용하는 방법을 사용한다. 전류센스앰프(Current Sense Amp.)를 사용하는 경우에는 조건 tAA에서 컬럼 어드레스(Column Address)가 바뀔 때마다 입출력라인(IO)을 선충전(Precharge)할 필요가 없고 입출력라인(IO)이 작은 스윙(Swing)을 하므로 속도를 당길 수 있으며, 상기 입출력라인(IO)을 병합(Merge)하여 사용할 수 있으므로 레이아웃(Layout)이 간단해진다. 그러나, 입출력라인 센스앰프로 전류 센스앰프를 사용할 경우에는 속도와 안정성(Stability)을 고려하여 관련 변수를 최적화하여야 한다. 한편, 전류센스앰프를 사용할 경우 속도와 안정성은, 입출력 라인(IO)에 전류를 공급하는 로드 트랜지스터(Load Transistor)의 크기에 크게 영향을 받는다. 로드 트랜지스터가 크면 속도가 빠르며 안정성이 좋아지지만, 공급되는 전류가 크므로 한꺼번에 많은 입출력라인 센스앰프를 동작시키는 병렬비트 테스트(Parallel Bit Test: PBT)에서는 소모되는 총 전류의 크기가 너무 커지는 문제점이 있었다. 예를 들어 전류센스앰프가 한 개 동작할 때 1밀리암페어(1㎃)가 소모되고 상기 병렬비트 테스트(PBT)시 64개의 전류센스앰프를 동작시킨다고 하면, 총 64㎃의 전류가 소모된다. 반면, 로드 트랜지스터가 작으면 전류소모는 줄일 수 있으나, 센싱 속도가 느려지며 안정성이 저하된다. 로드(Load)의 크기가 중간 정도로 적당한 경우에는 속도와 안정성을 어느 정도 만족하게 할 수 있으나, 로우어드레스 시간(tRAC)시에 컬럼선택라인(CSL)이 인에이블(Enable)될 때 이미 벌어져 있는 입출력라인(IO)이 비트라인(Bit Line:BL)과의 전하 분배(Charge Sharing)를 하면 비트라인(BL)의 데이타가 뒤집히는 경우가 발생할 수 있다.
도 1은 종래 기술에 따른 전류센스앰프의 구성을 나타내는 블록도이다. 상기 전류센스앰프는 도시된 바와 같이, 비트라인 페어(BL,/BL)에 접속된 풀 트랜지스터부(1)와, 상기 비트라인 페어(BL,/BL)와 워드라인(WL)의 교차점에 접속된 메모리 셀부(2)와, 상기 비트라인 페어(BL,/BL)와 센스 앰프부(3) 사이를 컬럼 디코더 출력신호(yd,/yd)에 의해 스위칭하는 전달 게이트(TG11,TG22)와, 상기 비트라인 페어(BL,/BL)에 실린 데이타를 센싱하는 센스 앰프부(3)를 구비한다.
도 2는 종래 기술에 따른 전류센스앰프회로를 나타낸 회로도이다. 종래의 전류센스앰프회로는 도 2에 도시된 바와 같이, 전원 전압(Vcc)을 제 1 및 제 2 신호입력노드(Nd1)(Nd2)으로 스위칭하는 PMOS 트랜지스터(P1)(P4)와, 제어 신호(wrib)에 의해 상기 제 1 및 제 2 신호입력노드(Nd1)(Nd2)을 전원 전압(Vcc)으로 프리차지 및 등화시키는 PMOS 트랜지스터(P2)(P3)(P5)와, 프리차지 신호(pse1i_eqb)에 의해 상기 제 1 및 제 2 신호입력노드(Nd1)(Nd2)을 등화시키는 PMOS 트랜지스터(P6)와, 노드(Nd3)의 신호에 의해 상기 신호입력노드(Nd2)의 신호를 노드(Nd4)로 스위칭하는 PMOS 트랜지스터(P8)와, 상기 노드(Nd4)의 신호에 의해 상기 신호입력노드(Nd1)의 신호를 노드(Nd3)로 스위칭하는 PMOS 트랜지스터(P7)와, 상기 프리차지 신호(pse1i_eqb)에 의해 상기 노드(Nd3)(Nd4)를 등화시키는 PMOS 트랜지스터(P9)와, 프리차지 신호(pse1ib)에 의해 상기 노드(Nd3)의 신호를 노드(Nd5)로 스위칭하는 PMOS 트랜지스터(P10)와, 상기 프리차지 신호(pse1ib)에 의해 상기 노드(Nd4)의 신호를 노드(Nd6)로 스위칭하는 PMOS 트랜지스터(P11)와, 프리차지 신호(pse1i_eq)에 의해 상기 노드(Nd5)(Nd6)를 등화시키는 NMOS 트랜지스터(N1)와, 상기 노드(Nd5)의 신호가 '전원 전압(Vcc) + 문턱전압(Vth)' 이상일 경우 상기 노드(Nd5)의 신호를 접지 전압(Vss)으로 스위칭하는 NMOS 트랜지스터(N2)와, 상기 노드(Nd6)의 신호가 '전원 전압(Vcc) + 문턱전압(Vth)' 이상일 경우 상기 노드(Nd6)의 신호를 접지 전압(Vss)으로 스위칭하는 NMOS 트랜지스터(N5)와, 노드(Nd7)의 신호에 의해 상기 노드(Nd6)의 신호를 노드(Nd8)로 스위칭하는 NMOS 트랜지스터(N4)와, 상기 노드(Nd8)의 신호에 의해 상기 노드(Nd5)의 신호를 노드(Nd7)로 스위칭하는 NMOS 트랜지스터(N3)와, 상기 프리차지 신호(pse1i_eq)에 의해 상기 노드(Nd7)(Nd8)를 등화시키는 NMOS 트랜지스터(N6)와, 상기 전원 전압(Vcc)을 상기 노드(Nd7) 및 노드(Nd8)로 스위칭하는 NMOS 트랜지스터(N7)(N10)와, 프리차지 신호(pse1i)에 의해 상기 노드(Nd7)(Nd8)로 전원 전압(Vcc)을 스위칭하는 NMOS 트랜지스터(N8)(N9)로 구성되어 있다.
종래의 반도체 메모리 장치는 비트 라인의 데이타를 빠르게 센싱(sensing)하기 위해 도 2에 도시된 바와 같은 전류센스앰프를 사용하였다. 이때, 전류센스앰 프의 센싱 속도를 빠르게 하기 위해서는 셀 전류를 크게 하거나 비트 라인의 저항을 줄이거나 센스앰프의 이득(Gain)을 큰 값으로 바꾸는 방법이 있다. 하지만, 셀 전류를 크게 하는데는 많은 제약 요소가 있고, 비트 라인의 저항을 줄이려면 메탈층(Metal Layer)의 두께를 두껍게 가져가야 하는 공정상의 이슈(issue)가 있다. 또한, 센스앰프의 이득을 크게하면 저전원전압에서는 안정적이지만 고전원전압에서는 높은 이득으로 인해 데이타 라인의 값이 꼬이게 되는 페일(fail) 현상이 발생하게 된다. 이로 인해 다시 이득을 줄이게 되면 저전원전압에서 센싱 속도가 저하되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 저전원전압에서는 동작속도를 빠르게 할 수 있고 고전원전압에서는 안정적인 센싱 동작을 할 수 있는 전류센스앰프회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 전류센스앰프회로는 풀업 드라이버단과 풀다운 드라이버단을 구비한 반도체 메모리 장치의 전류센스앰프회로에 있어서, 비트라인 페어(BL,/BL)에 실린 셀 데이타를 센싱하며 제 1 및 제 2 구동전류제어신호에 의해 상기 풀다운 드라이버단으로 흐르는 전류의 량을 조절하는 풀다운구동전류 제어부를 구비한 센스 앰프부와, 칩선택신호에 의해 인에이블되며 전원 전압의 크기에 의해 전압 레벨이 결정되는 상기 제 1 및 제 2 구동전류제어신호를 발생하는 구동전류제어신호 발생부를 구비한 것을 특징으로 한다.
상기 풀다운구동전류 제어부는 상기 제 1 구동전류제어신호에 의해 상기 풀 다운 드라이버단으로 흐르는 전류를 접지전압노드로 방출하는 다수개의 NMOS 트랜지스터와, 상기 제 2 구동전류제어신호에 의해 상기 풀다운 드라이버단으로 흐르는 전류를 접지전압노드로 방출하는 다수개의 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 구동전류제어신호 발생부는 상기 칩선택신호에 의해 인에이블되며, 전원전압공급노드와 접지전압노드 사이에 직렬로 연결된 다수개의 저항 수단에 의해 전원 전압이 분압된 상기 제 1 및 제 2 구동전류제어신호를 발생하는 것을 특징으로 한다.
상기 저항 수단은 적어도 1개 이상의 MOS 트랜지스터와 적어도 1개 이상의 저항으로 구성된 것을 특징으로 한다.
상기 MOS 트랜지스터는 다이오드 구조를 갖는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 저항 수단에 의해 분압된 신호를 발생하는 제 1 및 제 2 노드와 상기 제 1 및 제 2 구동전류제어신호를 출력하는 단자 사이에 다수개의 인버터가 직렬로 접속된 것을 특징으로 한다.
상기 제 1 및 제 2 구동전류제어신호는 전원 전압이 제 1 기준전압 이하일 때는 모두 '하이'를 갖고, 상기 전원 전압이 제 2 기준전압 이상일 때는 모두 '로우'를 가지며, 상기 전원 전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이일 때는 각각 다른 전압레벨을 갖는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 전류센스앰프회로의 구성을 나타낸 블록도로서, 비트라인 페어(BL,/BL)에 접속된 풀 트랜지스터부(10)와, 상기 비트라인 페어(BL,/BL)와 워드라인(WL)의 교차점에 접속된 메모리 셀부(20)와, 상기 비트라인 페어(BL,/BL)와 센스 앰프부(30) 사이를 컬럼 디코더 출력신호(yd,/yd)에 의해 스위칭하는 전달 게이트(TG11,TG22)와, 상기 비트라인 페어(BL,/BL)에 실린 데이타를 센싱하며 구동전류제어신호에 의해 풀다운 드라이버단으로 흐르는 전류의 량을 조절하는 풀다운구동전류 제어부(32)를 구비한 센스 앰프부(30)와, 칩 셀렉터신호(CS)를 수신하여 상기 풀다운구동전류 제어부(32)로 상기 구동전류제어신호를 발생하는 구동전류제어신호 발생부(40)를 구비한다.
도 4는 본 발명에 의한 전류센스앰프회로를 나타낸 회로도이다. 상기 전류센스앰프회로는 도시된 바와 같이, 전원 전압(Vcc)을 제 1 및 제 2 신호입력노드(Nd1)(Nd2)으로 스위칭하는 PMOS 트랜지스터(P1)(P4)와, 제어 신호(wrib)에 의해 상기 제 1 및 제 2 신호입력노드(Nd1)(Nd2)을 전원 전압(Vcc)으로 프리차지 및 등화시키는 PMOS 트랜지스터(P2)(P3)(P5)와, 프리차지 신호(pse1i_eqb)에 의해 상기 제 1 및 제 2 신호입력노드(Nd1)(Nd2)을 등화시키는 PMOS 트랜지스터(P6)와, 노드(Nd3)의 신호에 의해 상기 신호입력노드(Nd2)의 신호를 노드(Nd4)로 스위칭하는 PMOS 트랜지스터(P8)와, 상기 노드(Nd4)의 신호에 의해 상기 신호입력노드(Nd1)의 신호를 노드(Nd3)로 스위칭하는 PMOS 트랜지스터(P7)와, 상기 프리차지 신호(pse1i_eqb)에 의해 상기 노드(Nd3)(Nd4)를 등화시키는 PMOS 트랜지스터(P9)와, 프리차지 신호(pse1ib)에 의해 상기 노드(Nd3)의 신호를 노드(Nd5)로 스위칭하는 PMOS 트랜지스터(P10)와, 상기 프리차지 신호(pse1ib)에 의해 상기 노드(Nd4)의 신호를 노드(Nd6)로 스위칭하는 PMOS 트랜지스터(P11)와, 프리차지 신호(pse1i_eq)에 의해 상기 노드(Nd5)(Nd6)를 등화시키는 NMOS 트랜지스터(N1)와, 제 1 구동전류제어신호(con1)에 의해 상기 노드(Nd5)의 신호를 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(N2)와, 상기 NMOS 트랜지스터(N2)와 병렬로 접속되며 상기 제 1 구동전류제어신호(con1)에 의해 상기 노드(Nd5)의 신호를 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(N3)와, 상기 노드(Nd5)의 신호가 '전원 전압(Vcc) + 문턱전압(Vth)' 이상의 값을 가질 때 상기 노드(Nd5)의 신호를 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(N4)와, 제 2 구동전류제어신호(con2)에 의해 상기 노드(Nd6)의 신호를 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(N7)와, 상기 NMOS 트랜지스터(N7)와 병렬로 접속되며 상기 제 2 구동전류제어신호(con2)에 의해 상기 노드(Nd6)의 신호를 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(N6)와, 상기 노드(Nd6)의 신호가 '전원 전압(Vcc) + 문턱전압(Vth)' 이상의 값을 가질 때 상기 노드(Nd6)의 신호를 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(N5)와, 노드(Nd7)의 신호에 의해 상기 노드(Nd6)의 신호를 노드(Nd8)로 스위칭하는 NMOS 트랜지스터(N9)와, 상기 노드(Nd8)의 신호에 의해 상기 노드(Nd5)의 신호를 노드(Nd7)로 스위칭하는 NMOS 트랜지스터(N8)와, 상기 프리차지 신호(pse1i_eq)에 의해 상기 노드(Nd7)(Nd8)를 등화시키는 NMOS 트랜지스터(N10)와, 상기 전원 전압(Vcc)을 상기 노드(Nd7) 및 노드(Nd8)로 스위칭하는 NMOS 트랜지스터(N11)(N14)와, 프리차지 신호(pse1i)에 의해 상기 노드(Nd7)(Nd8)로 전원 전압(Vcc)을 스위칭하는 NMOS 트랜지스터(N12)(N13)로 구성된다.
도 5a는 도 4에 도시된 제 1 및 제 2 구동전류제어신호(con1)(con2)의 발생회로를 나타낸 회로도이다. 도 5a에 도시된 바와 같이, 그 구성은 전원 전압(Vcc)과 노드(Nd9) 사이에 직렬로 접속되며 칩 선택신호(CS)와 상기 노드(Nd9)의 신호에 의해 각각 스위칭되는 PMOS 트랜지스터(P21)(P22)와, 상기 노드(Nd9)와 노드(Nd10) 사이에 접속된 저항(R1)과, 상기 노드(Nd10)와 접지 전압(Vss) 사이에 접속된 저항(R2)과, 상기 노드(Nd9)와 상기 제 1 구동전류제어신호(con1)를 출력하는 단자 사이에 직렬로 접속된 다수개의 인버터(IV1-IV5)와, 상기 노드(Nd10)와 상기 제 2 구동전류제어신호(con2)를 출력하는 단자 사이에 직렬로 접속된 다수개의 인버터(IV6-IV10)로 구성된다.
도 5b는 도 5a에 도시된 제 1 및 제 2 구동전류제어신호(con1)(con2)의 동작 진리표이다. 도시된 바와 같이, 전원 전압(Vcc)이 2.8V 이하에서는 상기 제 1 및 제 2 구동전류제어신호(con1)(con2)가 모두 '하이' 값을 가지고, 전원 전압(Vcc)이 3.9V 이상에서는 상기 제 1 및 제 2 구동전류제어신호(con1)(con2)가 모두 '로우' 값을 가지며, 전원 전압(Vcc)이 2.8V-3.9V 사이에 있을 때 상기 제 1 구동전류제어신호(con1)는 '하이'값을 상기 제 2 구동전류제어신호(con2)는 '로우' 값을 가진다.
그러면, 상기 구성을 갖는 본 발명의 전류센스앰프회로의 동작을 전원 전압(Vcc)의 크기별로 나누어 설명하기로 한다.
먼저, 전원 전압(Vcc)이 2.8V 이하인 경우(저전원전압, 고이득)에서는 도 5b에 나타낸 것과 같이 상기 제 1 및 제 2 구동전류제어신호(con1)(con2)가 모두 '하이' 값을 갖는다. 따라서 NMOS 트랜지스터(N2)(N3)(N6)(N7)가 모두 턴온되어 풀다운으로 싱크(sink)하는 전류를 최대로 하여 높은 이득(High gain)을 얻고, 그에 따라 노드(Nd5) 및 노드(Nd6)의 레벨은 고전원전압 상태에서와 같이 빠른 속도로 ΔV가 생긴다. 이 ΔV는 다음단의 전압센스앰프에 의해 풀 전압 범위(full power range)로 증폭되어 데이타 센싱을 끝내게 된다.
다음으로, 전원 전압(Vcc)이 2.8V에서 3.9V 사이에 있는 경우(중간 전원전압, 정상이득) 도 5b에 나타낸 것과 같이, 상기 제 1 구동전류제어신호(con1)는 '하이'이고, 상기 제 2 구동전류제어신호(con2)는 '로우' 값을 갖는다. 따라서 NMOS 트랜지스터(N2)(N3)가 턴온되어 풀다운으로 싱크(sink)하는 전류를 중간 레벨로 조절한다. 그에 따라 노드(Nd5) 및 노드(Nd6)의 레벨은 안정적인 ΔV를 보이고 정상적인 속도를 얻을 수가 있다. 이 ΔV는 다음단의 전압센스앰프에 의해 풀 전압 범위(full power range)로 증폭되어 데이타 센싱을 끝내게 된다.
끝으로, 전원 전압(Vcc)이 3.9V 이상인 경우, 상기 제 1 및 제 2 구동전류제어신호(con1)(con2)는 모두 '로우' 값을 갖는다. 따라서 NMOS 트랜지스터(N2)(N3)(N6)(N7)가 모두 턴오프되어 풀다운으로 싱크(sink)하는 전류를 최소로 하여 낮은 이득(High gain)을 얻고, 그에 따라 노드(Nd5) 및 노드(Nd6)의 레벨은 저전원전압 상태에서와 같이 낮은 속도로 ΔV가 생긴다. 이 ΔV는 다음단의 전압센스앰프에 의해 풀 전압 범위(full power range)로 증폭되어 데이타 센싱을 끝내게 된다. 하지만, 이때는 고전원전압으로 인한 속도 증가로 센싱 속도로 인한 스피드 이슈(speed issue)는 없으므로 낮은 이득에서도 전체 성능에는 지장이 없다.
이와 같은 동작에서 보면, 낮은 전원전압에서는 충분한 전류를, 그리고 높은 전원전압에서는 과도한 전류가 싱크되는 것을 방지함으로써 센싱 속도와 동작의 신뢰성을 모두 만족시킬 수 있다. 이에 의해, 전류센스앰프회로의 설계를 용이하게 할 수 있고, 과도한 전류에 의한 전력 노이즈를 줄일 수 있다. 여기서 사용된 전압 레벨은 구동전류제어신호 발생회로에 의해 다른 전압 레벨로 튜닝(tuning)될 수 있어서 요구되는 레벨에 대응할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 전류센스앰프회로에 의하면, 저전원전압에서는 동작속도를 빠르게 할 수 있고 고전원전압에서는 안정적인 센싱 동작을 할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 풀업 드라이버단과 풀다운 드라이버단을 구비한 반도체 메모리 장치의 전류센스앰프회로에 있어서,
    비트라인 페어(BL,/BL)에 실린 셀 데이타를 센싱하며 구동전류제어신호에 의해 상기 풀다운 드라이버단으로 흐르는 전류의 량을 조절하는 풀다운구동전류 제어부를 구비한 센스 앰프부와,
    칩선택신호에 의해 인에이블되며 전원전압공급노드와 접지전압노드 사이에 직렬로 연결된 다수개의 저항 수단에 의해 전원 전압이 분압된 상기 구동전류제어신호를 발생하는 구동전류제어신호 발생부를 구비한 것을 특징으로 하는 전류센스앰프회로.
  2. 제 1 항에 있어서, 상기 구동전류제어신호는 제 1 구동전류제어신호와 제 2 구동전류제어신호를 포함하고,
    상기 풀다운구동전류 제어부는,
    상기 제 1 구동전류제어신호에 의해 상기 풀다운 드라이버단으로 흐르는 전류를 접지전압노드로 방출하는 다수개의 NMOS 트랜지스터와,
    상기 제 2 구동전류제어신호에 의해 상기 풀다운 드라이버단으로 흐르는 전류를 접지전압노드로 방출하는 다수개의 NMOS 트랜지스터로 구성된 것을 특징으로 하는 전류센스앰프회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 저항 수단은 적어도 1개 이상의 MOS 트랜지스터와 적어도 1개 이상의 저항으로 구성된 것을 특징으로 하는 전류센스앰프회로.
  5. 제 4 항에 있어서,
    상기 MOS 트랜지스터는 다이오드 구조를 갖는 PMOS 트랜지스터인 것을 특징으로 하는 전류센스앰프회로.
  6. 제 4 항에 있어서,
    상기 저항 수단에 의해 분압된 신호를 발생하는 제 1 및 제 2 노드와 상기 구동전류제어신호를 출력하는 단자 사이에 다수개의 인버터가 직렬로 접속된 것을 특징으로 하는 전류센스앰프회로.
  7. 제 1 항에 있어서,
    상기 구동전류제어신호는 제 1 및 제 2 구동전류제어신호를 포함하고, 상기 제 1 및 제 2 구동전류제어신호는 전원 전압이 제 1 기준전압 이하일 때는 모두 '하이'를 갖고, 상기 전원 전압이 제 2 기준전압 이상일 때는 모두 '로우'를 가지며, 상기 전원 전압이 상기 제 1 기준전압과 상기 제 2 기준전압 사이일 때는 각각 다른 전압레벨을 갖는 것을 특징으로 하는 전류센스앰프회로.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06103761A (ja) * 1992-09-17 1994-04-15 Seiko Instr Inc 半導体集積回路装置
KR0172517B1 (ko) * 1995-03-07 1999-03-30 김주용 전류감지증폭형 감지증폭기
KR20000003735A (ko) * 1998-06-29 2000-01-25 윤종용 메모리 집적 회로의 감지 증폭기
US6320798B1 (en) * 1999-09-02 2001-11-20 Samsung Electronics Co., Ltd. Sense amplifier of semiconductor memory device
KR20020039462A (ko) * 2000-11-21 2002-05-27 박종섭 센스 앰프 동작 제어회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06103761A (ja) * 1992-09-17 1994-04-15 Seiko Instr Inc 半導体集積回路装置
KR0172517B1 (ko) * 1995-03-07 1999-03-30 김주용 전류감지증폭형 감지증폭기
KR20000003735A (ko) * 1998-06-29 2000-01-25 윤종용 메모리 집적 회로의 감지 증폭기
US6320798B1 (en) * 1999-09-02 2001-11-20 Samsung Electronics Co., Ltd. Sense amplifier of semiconductor memory device
KR20020039462A (ko) * 2000-11-21 2002-05-27 박종섭 센스 앰프 동작 제어회로

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