KR100403348B1 - 계층적 구조를 갖는 비트라인 선택 회로 - Google Patents

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KR100403348B1 KR10-2001-0061884A KR20010061884A KR100403348B1 KR 100403348 B1 KR100403348 B1 KR 100403348B1 KR 20010061884 A KR20010061884 A KR 20010061884A KR 100403348 B1 KR100403348 B1 KR 100403348B1
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Abstract

본 발명은 반도체 메모리 장치의 비트라인 선택 회로에 관한 것으로, 계층적으로 공유된 비트라인 센스앰프 구조에서 서브 비트라인 선택 드라이버를 이용하여 비트라인을 선택하도록 함으로써, 신호의 로딩에 의해 동작 속도가 지연되는 것을 방지할 수 있다. 본 발명의 비트라인 선택 회로는 셀 어레이 블록과 비트라인 센스앰프 사이의 비트 라인을 스위칭 제어하는 비트라인 선택 트랜지스터부와, 센스앰프 인에이블신호와 제 1 및 제 2 블록신호를 수신하여 비트라인 이퀄라이징 신호를 발생하는 비트라인 이퀄라이징신호 발생부와, 상기 비트라인 이퀄라이징부의 출력 신호에 의해 구동되어 제 1 및 제 2 글로벌 선택신호와 제 1 및 제 2 글로벌 선택바 신호 및 비트라인 선택 프리차지신호를 발생하는 글로벌 비트라인 선택부와, 상기 제 2 글로벌 선택신호와 상기 제 1 글로벌 선택바 신호 및 상기 비트라인 선택 프리차지신호를 수신하여 상기 비트라인 선택 트랜지스터부를 제어하는 제어 신호를 발생하는 서브 비트라인 선택 드라이버부를 구비한 것을 특징으로 한다.

Description

계층적 구조를 갖는 비트라인 선택 회로{CIRCUIT FOR BIT LINE SELECTION HAVING HIERARCHICAL STRUCTURE}
본 발명은 반도체 메모리 장치의 계층적 구조를 갖는 비트라인 선택 회로에 관한 것으로, 특히 계층적으로 공유된 비트라인 센스앰프 구조에서 서브 비트라인 선택 드라이버를 이용하여 비트라인을 선택하도록 함으로써, 신호의 로딩(Loading)에 의해 동작 속도가 지연되는 것을 방지할 수 있는 계층적 구조를 갖는 비트라인 선택 회로에 관한 것이다.
일반적으로, 센스 앰프는 셀 어레이(cell array)에 저장되어 있는 미세한 데이터 신호가 비트 라인(BL) 및 비트바 라인(/BL)에 각각 실리게 되면 이를 감지·증폭한 후에 데이터 버스 라인(DB) 및 데이터 버스 라인바(/DB)로 전송하는 비트라인 센스앰프와, 상기 데이터 버스 라인(DB) 및 데이터 버스 라인바(/DB)에 실린 데이터를 한번 더 증폭하여 데이타 출력버퍼로 전달하는 데이터버스라인 센스앰프가 있다.
반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정을 살펴보면, 먼저 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드 라인이 액티브되고 일정한 시간후에 비트라인 센스 앰프가 동작하여 액티브된 워드 라인의 셀 데이터를 래치(latch) 시킨다.(이 시간이 로오 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트 라인 센스앰프의 정보를 데이터 라인을 통해서 데이터라인 센스앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다.
그러면 첨부 도면을 참조하여 종래의 비트라인 선택 회로의 동작 및 구성에대해 설명하고 그에 따른 문제점에 대해 알아보기로 한다.
도 1은 종래 기술에 따른 비트라인 선택 회로를 나타낸 구성도로서, 셀 어레이부(1a)(1b), 비트라인 이퀄라이징부(BLEQ)(2a)(2b), 비트라인 센스앰프부(3), 입출력부(I/O)(4), 비트라인 선택 트랜지스터(N4, N5)(N6, N7) 및 비트라인 선택신호 발생부(5a)(5b)가 도시되어 있다.
상기 비트라인 선택 트랜지스터(N4, N5)(N6, N7)는 비트라인 선택 신호(BS0)(BS1)에 의해 각각 제어되며, 컬럼 어드레스 신호에 의해 선택된 셀 어레이부(1a 또는 1b) 쪽의 비트라인 선택 트랜지스터가 동작된다.
상기 비트라인 선택신호 발생부(5a)(5b)는 상기 비트라인 선택신호(BS0)(BS1)를 발생하며, 이때 발생된 비트라인 선택신호(BS0)(BS1)는 비트라인 선택시 고전압(Vpp) 레벨을 갖고, 비트 라인이 선택되지 않았을 때에는 접지 전압(Vss) 레벨을 가지며, 또한 비트라인 프리차지(precharge)시에는 전원 전압(Vcc) 레벨을 갖는다. 이러한 동작은 다음과 같다.
먼저, 비트라인이 선택되지 않았을 경우, 비트라인 선택신호 발생부(5a)로 입력되는 신호(BSSUM0)는 '로직 하이'가 되어 N모스 트랜지스터(N3)를 턴-온(Turn-on)시켜 노드(Nd4)의 전압을 접지 전압(Vss)으로 끌어내린다.
반면, 비트라인이 선택되었을 경우에는 비트라인 선택신호 발생부(5a)로 입력되는 신호(BSSUM0)가 '로직 로우'가 되어 P모스 트랜지스터(P2)를 턴-온시키고 N모스 트랜지스터(N2)가 턴-온된 상태에서 상기 노드(Nd4)를 전원 전압(Vcc) 레벨로 끌어올리게 된다. 이때, '로직 로우'를 갖는 상기 입력 신호(BSSUM0)는 3단의 인버터(IV3-IV5)를 통해 입력 신호(N300)를 입력하는 NAND 게이트(NA1)로 입력된다. 상기 NAND 게이트(NA1)의 출력 신호는 다시 레벨 시프터부(6)를 지나 레벨 시프터되어 노드(Nd3)의 신호를 '로직 로우'로 만든다. 따라서, 턴-온 상태에 있던 상기 N모스 트랜지스터(N2)가 상기 노드(Nd3)의 신호('로우')에 의해 턴-오프되고, 고전압(Vpp)과 상기 노드(Nd4) 사이에 접속된 P모스 트랜지스터(P3)가 상기 노드(Nd3)의 신호('로우')에 의해 턴-온되어 상기 노드(Nd4)를 고전압(Vpp) 레벨까지 끌어올리게 된다.
따라서, 비트라인 센스앰프부(BLSA)(3)의 비트라인 선택 트랜지스터(N4, N5)를 선택하여 셀 데이타를 읽거나 셀에 데이타를 쓸수 있게 된다.
그런데, 상기 구성 및 동작을 갖는 종래 기술에 따른 비트라인 선택 회로는 선택된 비트라인 선택신호라인(BS0)(BS1)에 많은 비트라인센스앰프의 비트라인 선택 트랜지스터가 있기 때문에 메모리 밀도(density)가 커질수록 많은 로딩(Loading)이 걸리게 되며, 이로 인해 동작 속도가 늦어지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 계층적으로 공유된 비트라인 센스앰프 구조에서 서브 비트라인 선택 드라이버를 이용하여 비트라인을 선택하도록 함으로써, 신호의 로딩(Loading)에 의해 동작 속도가 지연되는 것을 방지할 수 있는 계층적 구조를 갖는 비트라인 선택 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 비트라인 선택 회로를 나타낸 구성도
도 2는 본 발명에 의한 비트라인 선택 회로를 나타낸 구성도
도 3은 도 2에 도시된 서브 비트라인 선택 드라이버부와 비트라인 선택 트랜지스터를 포함하고 있는 비트라인 센스앰프 블록부를 나타낸 구성도
도 4는 도 2에 도시된 비트라인 이퀄라이징부를 나타낸 회로도
도 5는 도 2에 도시된 글로벌 비트라인 선택부를 나타낸 회로도
도 6은 도 2에 도시된 각 신호들의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 비트라인 이퀄라이징부
110, 210 : 글로벌 비트라인 선택부 111, 112 : 레벨 시프터부
120I, 120J, 130I, 130J, 220I, 220J, 230I, 230J : 서브 비트라인 선택 드라이버부
300 : 로오 디코더부 310 : 서브 워드라인 드라이버부
상기 목적을 달성하기 위한, 본 발명의 비트라인 선택 회로는 셀 어레이 블록과 비트라인 센스앰프 사이의 비트 라인을 스위칭 제어하는 비트라인 선택 트랜지스터부와, 센스앰프 인에이블신호와 제 1 및 제 2 블록신호를 수신하여 비트라인 이퀄라이징 신호를 발생하는 비트라인 이퀄라이징신호 발생부와, 상기 비트라인 이퀄라이징부의 출력 신호에 의해 구동되어 제 1 및 제 2 글로벌 선택신호와 제 1 및 제 2 글로벌 선택바 신호 및 비트라인 선택 프리차지신호를 발생하는 글로벌 비트라인 선택부와, 상기 제 2 글로벌 선택신호와 상기 제 1 글로벌 선택바 신호 및 상기 비트라인 선택 프리차지신호를 수신하여 상기 비트라인 선택 트랜지스터부를 제어하는 제어 신호를 발생하는 서브 비트라인 선택 드라이버부를 구비한 것을 특징으로 한다.
상기 서브 비트라인 선택 드라이버부는 상기 제 1 글로벌 선택바 신호에 의해 상기 제 1 비트라인 선택 트랜지스터부를 제어하는 제 1 신호라인으로 고전압(Vpp)을 전송하는 풀업 트랜지스터와, 상기 제 2 글로벌 선택 신호에 의해 상기 제 1 신호라인의 신호를 접지 전압으로 방출하는 풀다운 트랜지스터와, 상기 비트라인 프리차지신호에 의해 상기 제 1 신호라인을 전원 전압으로 프리차지하는 프리차지 트랜지스터로 구성된 것을 특징으로 한다.
상기 풀업 트랜지스터는 P모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 풀다운 트랜지스터는 N모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 프리차지 트랜지스터는 N모스 트랜지스터로 구성된 것을 특징으로 한다.
상기 비트라인 이퀄라이징신호 발생부는 상기 센스앰프 인에이블신호와 제 1 및 제 2 블록신호를 수신하는 NOR 게이트로 구성된 플립플롭으로 구성된 것을 특징으로 한다.
상기 글로벌 비트라인 선택부는 상기 플립플롭의 출력 신호를 수신하여 레벨 시프터하고, 이 레벨 시프터된 신호를 논리 조합하여 상기 제 1 및 제 2 글로벌 선택신호, 상기 제 1 및 제2 글로벌 선택바 신호, 상기 비트라인 선택 프리차지신호를 각각 발생하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 비트라인 선택 회로를 나타낸 구성도로서, 비트라인 이퀄라이징부(100)(200), 글로벌 비트라인 선택부(110)(210), 서브 비트라인 선택 드라이버부(120I)(120J)(220I)(220J), 로오 디코더부(300), 서브 워드라인 드라이버부(310)를 구비한다.
상기 비트라인 이퀄라이징부(100)(200)는 센스앰프 인에이블신호(SAEN)와 블록신호(BLK0)(BLK1)를 수신하여 비트라인 이퀄라이징 신호를 발생하며, 상기 글로벌 비트라인 선택부(110)(210)는 상기 비트라인 이퀄라이징부(100)(200)에서 발생된 신호에 의해 구동되어 글로벌 선택신호(GBSI,GBSJ,/GBSI,/GBSJ) 및 비트라인 선택 프리차지신호(BS_PCH)를 발생한다.
상기 서브 비트라인 선택 드라이버부(120I)(220I)는 상기 글로벌선택신호(GBSJ,/GBSI)와 상기 비트라인 선택 프리차지신호(BS_PCH)를 수신하여 제 1 비트라인 선택 트랜지스터부를 제어하는 신호(SBSI)를 발생하고, 상기 서브 비트라인 선택 드라이버부(120J)(220J)는 상기 글로벌 선택신호(GBSI,/GBSJ)와 상기 비트라인 선택 프리차지신호(BS_PCH)를 수신하여 제 2 비트라인 선택 트랜지스터부를 제어하는 신호(SBSJ)를 발생한다.
그리고, 상기 로오 디코더부(300)는 로오 어드레스를 수신하여 상기 서브 워드라인 드라이버부(310)의 동작을 제어하는 신호를 발생한다. 상기 서브 워드라인 드라이버부(310)에 의해 메모리셀 어레이의 워드 라인이 선택되어 구동된다.
도 3은 도 2에 도시된 서브 비트라인 선택 드라이버부(120I)(120J)(220I)(220J)와 비트라인 선택 트랜지스터를 각각 포함하고 있는 다수개의 비트라인 센스앰프부(400_n)를 나타낸 구성도이다.
먼저, 상기 비트라인 센스앰프부(400_n)는 도시된 바와 같이, 상부 셀 어레이부(도시되지 않음)쪽에 위치한 제 1 비트라인 선택 트랜지스터부(N11,N12)와, 하부 셀 어레이부(도시되지 않음)쪽에 위치한 제 2 비트라인 선택 트랜지스터부(N13,N14)와, 상기 제 1 비트라인 선택 트랜지스터부(N11,N12)와 상기 제 2 비트라인 선택 트랜지스터부(N13,N14) 사이에 접속된 비트라인 센스앰프부(401) 및 비트라인 이퀄라이즈/프리차지부(402)를 포함하여 구성된다.
상기 서브 비트라인 선택 드라이버부는 상기 제 1 비트라인 선택 트랜지스터부(N11,N12)의 동작을 제어하기 위한 제 1 서브 비트라인 선택 드라이버부(120I)(220I)와, 상기 제 2 비트라인 선택 트랜지스터부(N13,N14)의 동작을 제어하기 위한 제 2 서브 비트라인 선택 드라이버부(120J)(220J)로 구성된다.
상기 제 1 서브 비트라인 선택 드라이버부(120I)(220I)는 상기 글로벌 선택신호(/GBSI)가 '로우'일 때 상기 제 1 비트라인 선택 트랜지스터부(N11,N12)를 제어하는 신호(SBSI)를 전송하는 노드(Nd1)로 고전압(Vpp)을 전송하는 P모스 트랜지스터로 구성된 풀업 트랜지스터(P21)와, 상기 글로벌 선택 신호(GBSJ)가 '하이'일 때 상기 노드(Nd1)의 신호를 접지 전압(Vss)으로 방출하는 N모스 트랜지스터로 구성된 풀다운 트랜지스터(N22)와, 상기 비트라인 프리차지신호(BS_PCH)가 '하이'일 때 상기 노드(Nd1)를 전원 전압(Vcc)으로 방출하는 N모스 트랜지스터로 구성된 프리차지 트랜지스터(N21)로 구성된다.
상기 제 2 서브 비트라인 선택 드라이버부(120J)(220J)는 상기 글로벌 선택신호(/GBSJ)가 '로우'일 때 상기 제 2 비트라인 선택 트랜지스터부(N13,N14)를 제어하는 신호(SBSJ)를 전송하는 노드(Nd2)로 고전압(Vpp)을 전송하는 P모스 트랜지스터로 구성된 풀업 트랜지스터(P31)와, 상기 글로벌 선택 신호(GBSI)가 '하이'일 때 상기 노드(Nd2)의 신호를 접지 전압(Vss)으로 방출하는 N모스 트랜지스터로 구성된 풀다운 트랜지스터(N32)와, 상기 비트라인 프리차지신호(BS_PCH)가 '하이'일 때 상기 노드(Nd2)를 전원 전압(Vcc)으로 프리차지하는 N모스 트랜지스터로 구성된 프리차지 트랜지스터(N31)로 구성된다.
상기 구성을 갖는 제 1 및 제 2 서브 비트라인 선택 드라이버부(120I, 220I 및 120J, 220J)의 동작은 다음과 같다.
먼저, 비트라인의 비선택시에 상기 글로벌 비트라인선택신호(GBSI)(GBSJ)가'로우'가 되면 상기 비트라인 프리차지신호(BS_PCH)는 '하이'가 되어 상기 서브 비트라인 선택 드라이버부(120I, 220I 및 120J, 220J)의 프리차지 트랜지스터(N21)(N31)를 턴-온시켜 상기 노드(Nd1) 및 상기 노드(Nd2)의 신호를 각각 전원전압(Vcc)으로 프리차지시킨다.
다음, 비트라인의 선택시에는 상기 비트라인 프리차지신호(BS_PCH)가 '로우'가 되고 상기 글로벌 비트라인선택신호(GBI 또는 GBSJ)중 상기 글로벌 비트라인선택신호(GBSI)가 선택되면 상기 글로벌 비트라인선택신호(GBSI)는 '하이'가 되고, 상기 글로벌 비트라인선택신호(/GBSI)는 '로우'가 된다.
따라서, 상기 제 1 서브 비트라인 선택 드라이버부(120I)(220I)의 풀업 트랜지스터(P21)를 구동시켜 상기 노드(Nd1)를 고전압(Vpp)으로 끌어 올리게 되며, 상기 제 2 서브 비트라인 선택 드라이버부(120J)(220J)의 풀다운 트랜지스터(N22)를 동작시켜 노드(Nd2)를 접지 전압(Vss)으로 끌어 내린다.
도 4는 도 2에 도시된 비트라인이퀄라이징신호 발생부(100)(200)를 나타낸 회로도이다. 상기 글로벌 비트라인 선택부(110)(210)는 도시된 바와 같이, 블록 신호(BLK0)와 센스앰프 인에이블신호(SAEN)를 2 입력하는 NOR 게이트(G1)와, 상기 센스앰프 인에이블신호(SAEN)와 블록 신호(BLK1)를 2 입력하는 NOR 게이트(G2)와, 상기 NOR 게이트(G1)의 출력 신호(A)와 노드(Nd2)의 신호(D)를 2 입력하는 NOR 게이트(G3)와, 상기 NOR 게이트(G2)의 출력 신호(B)와 노드(Nd1)의 신호(C)를 2 입력하는 NOR 게이트(G4)와, 상기 NOR 게이트(G3)의 출력 신호(C)를 수신하여 반전된 신호(/BEQENI)를 발생하는 인버터(G5)와, 상기 NOR 게이트(G4)의 출력 신호(D)를수신하여 반전된 신호(/BEQENJ)를 발생하는 인버터(G6)로 구성된다.
도 5는 도 2에 도시된 글로벌 비트라인 선택부(110)(210)를 나타낸 회로도이다. 상기 글로벌 비트라인 선택부(110)(210)는 도시된 바와 같이, 상기 비트라인이퀄라이징신호 발생부(100)(200)의 출력 신호(/BEQENI)를 수신하는 단자와 노드(Nd3) 사이에 직렬로 연결된 인버터(G7)(G8)와, 상기 인버터(G8)의 출력 신호를 수신하여 레벨 시프트된 신호를 노드(Nd4)로 발생하는 레벨 시프터부(111)와, 상기 비트라인이퀄라이징신호 발생부(100)(200)의 출력 신호(/BEQENJ)를 수신하는 단자와 노드(Nd6) 사이에 직렬로 연결된 인버터(G12)(G13)와, 상기 인버터(G13)의 출력 신호를 수신하여 레벨 시프트된 신호를 노드(Nd7)로 발생하는 레벨 시프터부(112)와, 상기 레벨 시프터부(111)의 출력 노드(Nd4)와 글로벌 비트라인 선택신호(/GBSI)를 전송하는 노드(Nd5) 사이에 직렬로 연결된 인버터(G9)(G10)와, 상기 노드(Nd5)의 신호(/GBSI)를 수신하여 반전된 글로벌 비트라인 선택신호(GBSI)를 발생하는 인버터(G11)와, 상기 레벨 시프터부(112)의 출력 노드(Nd7)와 글로벌 비트라인 선택신호(/GBSJ)를 전송하는 노드(Nd8) 사이에 직렬로 연결된 인버터(G14)(G15)와, 상기 노드(Nd8)의 신호(/GBSJ)를 수신하여 반전된 글로벌 비트라인 선택신호(GBSJ)를 발생하는 인버터(G16)와, 상기 노드(Nd4)와 노드(Nd7)의 신호를 2 입력하는 NAND 게이트(G17)와, 상기 노드(Nd5)와 상기 노드(Nd8)의 신호를 2 입력하는 NAND 게이트(G18)와, 상기 NAND 게이트(G18)의 출력 신호(Nd10)와 상기 NAND 게이트(G17)의 출력 신호를 2 입력하여 상기 비트라인 선택 프리차지신호(BS_PCH)를 발생하는 NOR 게이트(G19)로 구성된다. 여기서, 상기 레벨시프터부(111)(112), 상기 인버터(G9-G11)(G14-G16), NAND 게이트(G17)(G18) 및 NOR 게이트(G19)는 고전압(Vpp)을 전원으로 사용한다.
상기 비트라인이퀄라이징신호 발생부(100)(200)의 출력 신호(/BEQENI)가 '하이', 출력 신호(/BEQENj)가 '로우'이면, 상기 글로벌 비트라인 선택신호(/GBSI)는 '하이(Vpp)', 상기 상기 글로벌 비트라인 선택신호(GBSI)는 '로우(Vss)', 상기 글로벌 비트라인 선택신호(/GBSJ)는 '로우(Vss)', 상기 글로벌 비트라인 선택신호(GBSJ)는 '하이(Vpp)'이고, 상기 비트라인 선택 프리차지 신호(BS_PCH)는 '로우(Vss)'이다.
그리고, 상기 비트라인이퀄라이징신호 발생부(100)(200)의 출력 신호(/BEQENI)가 '로우', 출력 신호(/BEQENj)가 '하이'이면, 상기 글로벌 비트라인 선택신호(/GBSI)는 '로우(Vss)', 상기 상기 글로벌 비트라인 선택신호(GBSI)는 '하이(Vpp)', 상기 글로벌 비트라인 선택신호(/GBSJ)는 '하이(Vpp)', 상기 글로벌 비트라인 선택신호(GBSJ)는 '로우(Vss)'이고, 상기 비트라인 선택 프리차지 신호(BS_PCH)는 '로우(Vss)'이다.
또한, 상기 비트라인이퀄라이징신호 발생부(100)(200)의 출력 신호(/BEQENI)가 '하이', 출력 신호(/BEQENj)가 '하이'이면, 상기 글로벌 비트라인 선택신호(/GBSI)는 '하이(Vpp)', 상기 상기 글로벌 비트라인 선택신호(GBSI)는 '로우(Vss)', 상기 글로벌 비트라인 선택신호(/GBSJ)는 '하이(Vpp)', 상기 글로벌 비트라인 선택신호(GBSJ)는 '로우(Vss)'이고, 상기 비트라인 선택 프리차지 신호(BS_PCH)는 '하이(Vpp)'를 갖는다.
도 6은 도 2에 도시된 각 신호들의 동작 타이밍을 나타낸 것이다.
이상에서 설명한 바와 같이, 본 발명의 계층적 구조를 갖는 비트라인 선택 회로에 의하면, 계층적으로 공유된 비트라인 센스앰프 구조에서 서브 비트라인 선택 드라이버를 이용하여 비트라인을 선택하도록 함으로써, 신호의 로딩(Loading)에 의해 동작 속도가 지연되는 것을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 반도체 메모리 장치의 비트라인 선택 회로에 있어서,
    셀 어레이 블록과 비트라인 센스앰프 사이의 비트 라인을 스위칭 제어하는 비트라인 선택 트랜지스터부와,
    센스앰프 인에이블신호와 제 1 및 제 2 블록신호를 수신하여 비트라인 이퀄라이징 신호를 발생하는 비트라인 이퀄라이징신호 발생부와,
    상기 비트라인 이퀄라이징부의 출력 신호에 의해 구동되어 제 1 및 제 2 글로벌 선택신호와 제 1 및 제 2 글로벌 선택바 신호 및 비트라인 선택 프리차지신호를 발생하는 글로벌 비트라인 선택부와,
    상기 제 2 글로벌 선택신호와 상기 제 1 글로벌 선택바 신호 및 상기 비트라인 선택 프리차지신호를 수신하여 상기 비트라인 선택 트랜지스터부를 제어하는 제어 신호를 발생하는 서브 비트라인 선택 드라이버부를 구비한 것을 특징으로 하는 계층적 구조를 갖는 비트라인 선택 회로.
  2. 제 1 항에 있어서, 상기 서브 비트라인 선택 드라이버부는,
    상기 제 1 글로벌 선택바 신호에 의해 상기 제 1 비트라인 선택 트랜지스터부를 제어하는 제 1 신호라인으로 고전압(Vpp)을 전송하는 풀업 트랜지스터와,
    상기 제 2 글로벌 선택 신호에 의해 상기 제 1 신호라인의 신호를 접지 전압으로 방출하는 풀다운 트랜지스터와,
    상기 비트라인 프리차지신호에 의해 상기 제 1 신호라인을 전원 전압으로 프리차지하는 프리차지 트랜지스터로 구성된 것을 특징으로 하는 계층적 구조를 갖는 비트라인 선택 회로.
  3. 제 2 항에 있어서,
    상기 풀업 트랜지스터는 P모스 트랜지스터로 구성된 것을 특징으로 하는 계층적 구조를 갖는 비트라인 선택 회로.
  4. 제 2 항에 있어서,
    상기 풀다운 트랜지스터는 N모스 트랜지스터로 구성된 것을 특징으로 하는 계층적 구조를 갖는 비트라인 선택 회로.
  5. 제 2 항에 있어서,
    상기 프리차지 트랜지스터는 N모스 트랜지스터로 구성된 것을 특징으로 하는 계층적 구조를 갖는 비트라인 선택 회로.
  6. 제 1 항에 있어서, 상기 비트라인 이퀄라이징신호 발생부는,
    상기 센스앰프 인에이블신호와 제 1 및 제 2 블록신호를 수신하는 NOR 게이트로 구성된 플립플롭으로 구성된 것을 특징으로 하는 계층적 구조를 갖는 비트라인 선택 회로.
  7. 제 1 항에 있어서, 상기 글로벌 비트라인 선택부는,
    상기 플립플롭의 출력 신호를 수신하여 레벨 시프터하고, 이 레벨 시프터된 신호를 논리 조합하여 상기 제 1 및 제 2 글로벌 선택신호, 상기 제 1 및 제2 글로벌 선택바 신호, 상기 비트라인 선택 프리차지신호를 각각 발생하는 것을 특징으로 하는 계층적 구조를 갖는 비트라인 선택 회로.
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