KR20010005089A - 고속동작의 반도체메모리장치 - Google Patents

고속동작의 반도체메모리장치 Download PDF

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KR20010005089A
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Abstract

본 발명은 쓰기동작 및 읽기동작의 프리차지동작을 독립적으로 수행하여 각각의 프리차지시간을 길게 해주어 동작속도를 향상시킨 프리차지장치를 구비하는 반도체메모리장치를 제공하기 위한 것으로서, 이를 위한 본 발명은 반도체메모리장치에 있어서, 쓰기인에이블신호와 쓰기데이터에 응답하여 제1출력신호 및 제2출력신호를 생성하는 쓰기드라이버입력부; 상기 제1출력신호 및 상기 제2출력신호에 응답하여 상기 로컬데이터버스를 구동하는 쓰기드라이버구동부; 읽기동작에서 액티브되는 프리차지신호와 상기 제1출력신호 및 상기 제2출력신호에 응답하여 상기 로컬데이터버스의 프리차지동작을 제어하기 위한 로컬프리차지신호를 생성하는 프리차지제어부; 및 상기 로컬프리차지신호에 응답하여 상기 로컬데이터버스를 프리차지하는 로컬프리차지부를 구비하여 이루어진다.

Description

고속동작의 반도체메모리장치{High speed semiconductor memory device}
본 발명은 반도체메모리장치에 관한 것으로서, 특히 쓰기동작 및 읽기동작의 프리차지동작을 독립적으로 수행하여 각각의 프리차지시간을 길게 해주어 동작속도를 향상시킨 프리차지장치를 구비하는 반도체메모리장치에 관한 것이다.
일반적으로, 공정기술 및 설계기술이 발전해가면서 메모리가 고집적화되고 공급전원이 낮아지면서 고속동작화 되어가는 추세에서 다수의 메모리 셀어레이와 연결된 비트라인 및 로컬데이터버스의 프리차지에 걸리는 시간은 동작속도에 큰 영향을 미친다.
도1은 종래의 메모리의 코어 블럭의 회로도이다.
도1을 참조하면, 메모리 코어 블럭은 데이터를 저장하는 셀이 어레이로 구성되어 있는 셀 블럭(110)과, 읽기 동작에서 비트라인(BL, /BL)을 통해 상기 셀 블럭의 데이터가 출력되는 것을 증폭하는 비트라인센스앰프(120)와, 컬럼어드레스신호 (Yi)에 응답하여 상기 비트라인과 로컬데이터버스(lio, /lio)의 연결을 제어하는 컬럼셀렉터(130)와, 프리차지신호(precharge)에 응답하여 상기 로컬데이터버스를 프리차지하는 프리차지부(140)와, 쓰기동작에서 쓰기인에이블신호(wdrv_en)에 응답하여 외부에서 입력된 데이터(w_data)를 상기 로컬데이터버스로 구동하는 쓰기드라이버(150)와, 읽기동작에서 센스인에이블신호(iosa_en)에 응답하여 상기 로컬데이터버스를 통해 전달된 셀 데이터를 증폭하여 출력하는 입출력센스앰프(160)로 이루어진다.
도2a 및 도2b의 타이밍도를 참조하여 상기와 같은 구성을 갖는 메모리의 읽기 및 쓰기 동작에 대해서 살펴본다.
도2a는 쓰기동작의 타이밍도로서, 쓰기동작에서는 먼저 상기 프리차지신호(precharge)가 "하이"로 디스에이블되어 상기 로컬데이터버스(lio, /lio)가 VCC/2 레벨로서 플로우팅되고, 상기 쓰기인에이블신호(wdrv_en)이 "하이"로 액티브되어 상기 쓰기드라이버(150)로 인가된 외부 입력데이터가 상기 로컬 데이터버스로 구동된다.
상기 로컬데이터버스에 상기 입력데이터가 완전히 실린 후에 상기 컬럼어드레스(Yi)가 "하이"로 액티브되어 상기 로컬데이터버스와 상기 비트라인(BL, /BL) 사이의 전달 경로를 열어주면 상기 비트라인을 통해 선택된 메모리 셀에 데이터가 저장된다.
한편, 읽기 동작에서는 선택된 셀의 데이터가 상기 비트라인센스앰프(120)를 통해 증폭된 상태에서 상기 프리차지신호(precharge)가 "하이"로 디스에이블되어 상기 로컬데이터버스가 플로우팅되면 상기 컬럼어드레스(Yi)가 "하이"로 액티브되어 상기 컬럼셀렉터(130)가 인에이블되어 상기 비트라인에 실린 데이터를 상기 로컬데이터버스로 전달한다.
상기 로컬데이터버스에 데이터가 실려 소정의 전압차가 발생하면 상기 쓰기인에이블신호(iosa_en)가 "하이"로 액티브되면서 상기 입출력센스앰프(160)에서 상기 로컬데이터버스에 실린 데이터를 증폭하여 출력한다.
그러나, 상기와 같은 방법으로 고속동작을 구현하려 하는 경우 쓰기동작의 경우 로딩(loading)과 프리차지부의 구동력의 문제로 많이 벌어진 상기 로컬데이터버스를 프리차지시키기 위해서는 충분한 시간이 필요한데, 그 충분한 시간 이전에 도3의 타이밍도와 같이 읽기 동작이 시작되는 경우에는 프리차지동작이 중단된다.
따라서, 상기 로컬데이터버스가 완전히 프리차지되지 않은 상태에서 읽기 동작을 수행하는 경우에 상기 읽기동작의 데이터가 상기 쓰기동작의 데이터와 반대되는 경우에는 읽기동작에서 상기 로컬데이터버스에 데이터를 전달하는 시간이 일반적인 읽기 동작보다 길어진다.
한편, 상기 로컬데이터버스에서 데이터가 천이되기 이전에 상기 센스인에이블신호(iosa_en)이 액티브되어 상기 입출력센스앰프(160)가 증폭을 하는 경우에는 잘못된 데이터를 출력하여 패일(fail)을 유발시키므로, 동작속도를 빠르게 가져갈 수 없다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서,쓰기동작에서는 쓰기드라이버를 제어하는 쓰기인에이블신호에 응답하여 로컬데이터버스를 프리차지함으로서 프리차지 시간을 길게 해주어 동작속도를 향상시킨 반도체메모리장치를 구현하는데 그 목적이 있다.
도1은 종래의 메모리의 코어 블럭의 회로도.
도2a,도2b, 및 도3은 도1의 동작 타이밍도.
도4는 본 발명의 제1실시예에 따른 쓰기드라이버 및 로컬데이터버스 프리차지장치의 회로도.
도5는 도4의 동작 타이밍도.
도6a는 본 발명의 제2실시예에 따른 프리차지제어부의 회로도.
도6b는 본 발명의 제3실시예에 따른 프리차지제어부의 회로도.
도6c는 본 발명의 제4실시예에 따른 프리차지제어부의 회로도
* 도면의 주요 부분에 대한 부호의 설명
410 : 쓰기드라이버 411 : 쓰기드라이버입력부
412 : 쓰기드라이버구동부 430 : 프리차지제어부
450 : 로컬프리차지부
상기 목적을 달성하기 위한 본 발명은 반도체메모리장치에 있어서, 쓰기인에이블신호와 쓰기데이터에 응답하여 제1출력신호 및 제2출력신호를 생성하는 쓰기드라이버입력부; 상기 제1출력신호 및 상기 제2출력신호에 응답하여 상기 로컬데이터버스를 구동하는 쓰기드라이버구동부; 읽기동작에서 액티브되는 프리차지신호와 상기 제1출력신호 및 상기 제2출력신호에 응답하여 상기 로컬데이터버스의 프리차지동작을 제어하기 위한 로컬프리차지신호를 생성하는 프리차지제어부; 및 상기 로컬프리차지신호에 응답하여 상기 로컬데이터버스를 프리차지하는 로컬프리차지부를 구비하여 이루어진다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 제1실시예에 따른 쓰기드라이버 및 로컬데이터버스 프리차지장치의 회로도이다.
도4를 참조하면, 쓰기드라이버(410)는 쓰기드라이버입력부(411)와, 쓰기드라이버구동부(412)로 이루어지고, 로컬데이터버스 프리차지장치는 프리차지제어부 (430)와 로컬프리차지부(450)로 구성된다.
구체적으로, 상기 쓰기드라이버입력부(411)는 게이트로 쓰기인에이블신호 (wdrv_en)를 입력받아 소스-드레인 경로를 통해 공급전원을 제1출력신호(w_out1)로 전달하는 PMOS트랜지스터 PM41과, 게이트로 상기 쓰기인에이블신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 제2출력신호(w_out2)로 전달하는 PMOS트랜지스터 PM42와, 쓰기데이터(w_data)를 반전하는 인버터 INV41과, 게이트로 각각 상기 쓰기인에이블신호와 상기 인버터 INV41의 출력신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 접지전원을 상기 제1출력신호로 전달하는 직렬 연결된 NMOS트랜지스터 NM41 및 NM42와, 게이트로 각각 상기 쓰기인에이블신호와 상기 쓰기데이터를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 접지전원을 상기 제2출력신호로 전달하는 직렬 연결된 NMOS트랜지스터 NM43 및 NM44로 이루어진다.
상기 쓰기드라이버구동부(412)는 인버터 INV43 및 INV42를 구비하여 상기 제1출력신호(w_out1)를 래치하는 제1래치부(413)와, 인버터 INV46 및 INV45를 구비하여 상기 제2출력신호(w_out2)를 래치하는 제2래치부(414)와, 상기 제1래치부(413) 및 상기 제2래치부(416)의 출력신호에 응답하여 정로컬데이터버스 (lio)를 구동하는 제1구동부(415)와, 상기 제1래치부(413) 및 상기 제2래치부(414)의 출력신호에 응답하여 부로컬데이터버스(/lio)를 구동하는 제2구동부(416)를 포함하여 이루어진다.
상기 제1구동부(415)는 상기 제2래치부(414)의 출력신호를 반전하는 인버터 INV44와, 게이트로 상기 인버터 INV44의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 정로컬데이터버스로 전달하는 PMOS트랜지스터 PM43과, 게이트로 상기 제1래치부(413)의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 정로컬데이터버스로 전달하는 NMOS트랜지스터 NM45로 이루어진다.
상기 제2구동부(416)는 상기 제1래치부(413)의 출력신호를 반전하는 인버터 INV47과, 게이트로 상기 인버터 INV47의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 부로컬데이터버스로 전달하는 PMOS트랜지스터 PM44와, 게이트로 상기 제2래치부(414)의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 부로컬데이터버스로 전달하는 NMOS트랜지스터 NM46으로 이루어진다.
또한, 상기 프리차지제어부(430)는 읽기동작에서 액티브되는 프리차지신호(precharge)와 상기 제1출력신호(w_out1)와 상기 제2출력신호(w_out2)를 입력으로 하여 상기 로컬데이터버스프리차지부(450)의 프리차지동작을 제어하는 로컬프리차지신호(l_pre)를 생성하는 NAND게이트 ND41로 구성된다.
상기 로컬프리차지부(450)는 게이트로 상기 로컬프리차지신호를 입력받아 소스-드레인 경로를 통해 프리차지전압(Vpg)을 상기 정로컬데이터버스(lio)로 전달하는 PMOS트랜지스터 PM45와, 게이트로 상기 로컬프리차지신호를 입력받아 소스-드레인 경로를 통해 상기프리차지전압을 상기 부로컬데이터버스(/lio)로 전달하는 PMOS트랜지스터 PM46과, 게이트로 상기 로컬프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 정로컬데이터버스와 상기 부로컬데이터버스를 연결하는 PMOS트랜지스터 PM47로 이루어진다.
도5의 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 제1실시예에 따른 동작에 대해서 살펴본다.
동작이 시작되기 전에 상기 프리차지신호(precharge)와 상기 제1출력신호(w_out1)와 상기 제2출력신호(w_out2)가 각각 "하이"로 상기 프리차지제어부(430)로 입력되어 상기 로컬프리차지신호(l_pre)는 "로우"로 액티브되어 로컬데이터버스(lio, /lio)를 상기 프리차지전압(Vpg)로서 프리차지한다.
쓰기동작이 시작되어 상기 쓰기인에이블신호(wdrv_en)가 "하이"로 액티브되면 상기 쓰기데이터(w_data)에 따라 상기 제1출력신호(w_out1) 또는 상기 제2출력신호(w_out2)가 "로우" 로 떨어지고 상기 프리차지제어부(430)의 상기 NAND게이트 ND41은 이에 응답하여 상기 로컬프리차지신호(l_pre)를 "하이"로 디스에이블시켜 상기 로컬데이터버스를 플로우팅시킨다.
상기 로컬데이터버스가 플로우팅되고 상기 제1출력신호(w_out1) 및 상기 제2출력신호(w_out2)에 응답하여 상기 제1구동부(415) 및 상기 제2구동부(416)가 인에이블되어 상기 로컬데이터버스로 쓰기데이터를 전달한다.
상기 쓰기데이터가 "하이"로 인가되면 상기 제1출력신호(w_out1)는 "하이"를 유지하고, 턴-온된 상기 NMOS트랜지스터 NM43 및 NM44에 의하여 상기 제2출력신호(w_out2)는 "로우"로 풀다운된다.
상기 제2출력신호(w_out2)는 상기 제2래치부(414)의 상기 인버터 INV46에 의하여 반전되어 상기 NMOS트랜지스터 NM46을 턴-온시켜 상기 부로컬데이터버스 (/lio)를 "로우"로 인가하고, 상기 인버터 INV46의 출력신호는 상기 인버터 INV44에 의하여 다시 반전되어 상기 PMOS트랜지스터 PM43을 턴-온시켜 상기 정로컬데이터버스(lio)를 "하이"로 인가하고, 컬럼어드레스(Yi)가 "하이"로 액티브되면 비트라인을 거쳐 셀로 데이터를 전달한다.
상기 쓰기동작은 상기 쓰기 인에이블신호가 "로우"로 디스에이블되면 상기 제1출력신호(w_out1)와 상기 제2출력신호(w_out2)는 "하이"로 되어 상기 제1구동부(415)와 상기 제2구동부(416)를 디스에이블시키고, 상기 로컬프리차지신호를 "로우"로 인에이블시켜 상기 로컬데이터버스(lio, /lio)를 상기 프리차지전압(Vpg)로 프리차지한다.
읽기동작은 상기 프리차지신호(precharge)가 "로우"로 디스에이블되어 상기 로컬프리차지신호(l_pre)를 "하이"로 디스에이블시킴으로서 상기 로컬데이터버스를 플로우팅시켜 읽기 동작이 일어날 수 있도록 한다.
즉, 상기 로컬프리차지신호는 쓰기동작이 종료되면 바로 프리차지 됨으로써 충분한 프리차지시간을 갖을 수 있다. 또한, 읽기동작에서도 상기 로컬프리차지신호는 컬럼어드레스신호에 대해서만 고려해주면 되므로 더 많은 프리차지시간을 확보할 수 있다.
도6a는 본 발명의 제2실시예에 따른 프리차지제어부의 회로도이다.
도6a에 도시된 바와 같이 본 발명의 제2실시예에 따른 프리차지제어부(430)는, 프리차지신호(precharge)와 쓰기드라이버(410)의 제1출력신호(w_out1)와 제2출력신호(w_out2)를 입력으로 하여 상기 로컬프리차지신호(l_pre)를 생성하는 NOR게이트를 구비하여 이루어진다.
상기와 같은 구성을 갖는 본 발명의 제2실시예에 따른 프리차지제어부(430)의 동작을 살펴본다.
프리차지부(430)를 도6a의 제2실시예와 같이 구성하였을 경우, 프리차지동작에서 상기 로컬프리차지신호(l_pre)가 "하이"로 액티브되는 것으로서 상기 제1출력신호(w_out1)과 상기 제2출력신호(w_out2)는 "로우"로 프리차지되어 있고, 읽기동작에서 "하이"로 디스에이블되는 상기 프리차지신호도 "로우"로 인가되어야 한다.
따라서, 상기 쓰기드라이버(410) 및 상기 로컬프리차지부(450)의 회로도 이에 맞추어 변형되어 적용해야 한다. 쓰기동작이 시작되면 "로우"로 프리차지되어 있던 상기 제1출력신호(w_out1) 또는 상기 제2출력신호(w_out2)가 "하이"로 되어 상기 로컬프리차지신호(l_pre)가 "로우"로 디스에이블되어 로컬데이터버스(lio, /lio)가 플로우팅되어 쓰기동작을 수행한다.
읽기동작에서는 상기 프리차지신호가 "하이"로 디스에이블되면 상기 로컬프리차지신호(l_pre)가 "로우"로 디스에이블되어 상기 로컬데이터버스(lio, /lio)가 마찬가지로 플로우팅되며 읽기동작을 수행한다.
도6b는 본 발명의 제3실시예에 따른 프리차지제어부의 회로도이다.
도6b에 도시된 바와 같이 본 발명의 제3실시예에 따른 프리차지제어부(430)는, 쓰기드라이버(410)의 제1출력신호(w_out1)와 제2출력신호(w_out2)를 입력으로 하는 NAND게이트 ND62와, 프리차지신호(precharge)와 상기 NAND게이트 ND62의 출력신호를 입력으로 하여 상기 로컬프리차지신호(l_pre)를 생성하는 NOR게이트 NOR62를 구비하여 이루어진다.
상기와 같은 구성을 갖는 본 발명의 제3실시예에 따른 프리차지제어부(430)의 동작을 살펴본다.
프리차지동작이 수행되는 동안에는 상기 제1출력신호(w_data1)와 상기 제2출력신호(w_data2)는 "하이"로 프리차지되어 있고, 상기 프리차지신호(precharge)는 "로우"로 인가된다.
쓰기동작이 시작되면 상기 쓰기드라이버입력부(411)의 출력신호인 상기 제1출력신호(w_data1) 또는 상기 제2출력신호(w_data2)가 "로우"로 떨어지면 이에 응답하여 상기 로컬프리차지신호(l_pre)가 "로우"로 디스에이블되어 로컬데이터버스(lio, /lio)가 프리차지전압으로 플로우팅되며 쓰기드라이버를 통해 증폭된 데이터가 전달된다.
읽기동작에서는 상기 프리차지신호(precharge)가 "하이"로 디스에이블되면 상기 로컬프리차지신호(l_pre) 또한 "로우"로 디스에이블되어 상기 로컬데이터버스(lio, /lio)를 상기 프리차지전압으로 플로우팅시켜 셀로부터의 데이터 읽기 동작을 수행한다.
마찬가지로, 상기 쓰기드라이버(410)와, 상기 로컬프리차지부(450)는 상기와 같은 신호 조건을 만족시키기 위하여 회로를 구성한다.
도6c는 본 발명의 제4실시예에 따른 프리차지제어부의 회로도이다.
도6c에 도시된 바와 같이 본 발명의 제4실시예에 따른 프리차지제어부(430)는, 쓰기드라이버(410)의 제1출력신호(w_out1)와 제2출력신호(w_out2)를 입력으로 하는 NOR게이트 NOR63과, 프리차지신호(precharge)와 상기 NOR게이트 NOR63의 출력신호를 입력으로 하여 상기 로컬프리차지신호(l_pre)를 생성하는 NAND게이트 ND63을 구비하여 이루어진다.
상기와 같은 구성을 갖는 본 발명의 제4실시예에 따른 프리차지제어부(430)의 동작을 살펴본다.
프리차지동작시 상기 제1출력신호(w_data1)와 상기 제2출력신호(w_data2)는 "로우"로 프리차지되어 있고, 상기 프리차지신호(precharge)는 "하이"로 인가되어 상기 로컬프리차지신호(l_pre)는 "로우"로 액티브되어 상기 로컬프리차지부(450)를 액티브시킨다.
쓰기동작이 시작되면 상기 쓰기드라이버입력부(411)의 출력신호인 상기 제1출력신호(w_data1) 또는 상기 제2출력신호(w_data2)가 "하이"로 올라가고 이에 응답하여 상기 로컬프리차지신호(l_pre)가 "하이"로 디스에이블되어 로컬데이터버스(lio, /lio)가 프리차지전압으로 플로우팅되며 쓰기드라이버를 통해 증폭된 데이터가 전달된다.
읽기동작에서는 상기 프리차지신호(precharge)가 "로우"로 디스에이블되면 상기 로컬프리차지신호(l_pre) 또한 "하이"로 디스에이블되어 상기 로컬데이터버스(lio, /lio)를 상기 프리차지전압으로 플로우팅시켜 셀로부터의 데이터 읽기 동작을 수행한다.
마찬가지로, 상기 쓰기드라이버(410)와, 상기 로컬프리차지부(450)는 상기와 같은 신호 조건을 만족시키기 위하여 회로를 구성한다.
한편, 본 발명의 제1 내지 제4실시예의 로컬프리차지부(450)에서 상기 로컬프리차지신호(l_pre)에 응답하여 온-오프되고 로컬데이터버스(lio, /lio)사이에 위치하는 이퀄라이즈용 모스트랜지스터를 다수개 구비하여 프리차지동작을 더 빠르게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 쓰기동작 및 읽기동작의 프리차지동작을 독립적으로 수행하여 각각의 프리차지시간을 길게 해주어 동작속도를 향상시킨 프리차지장치를 구비하는 반도체메모리장치를 제공한다.

Claims (12)

  1. 반도체메모리장치에 있어서,
    쓰기인에이블신호와 쓰기데이터에 응답하여 제1출력신호 및 제2출력신호를 생성하는 쓰기드라이버입력부;
    상기 제1출력신호 및 상기 제2출력신호에 응답하여 상기 로컬데이터버스를 구동하는 쓰기드라이버구동부;
    읽기동작에서 액티브되는 프리차지신호와 상기 제1출력신호 및 상기 제2출력신호에 응답하여 상기 로컬데이터버스의 프리차지동작을 제어하기 위한 로컬프리차지신호를 생성하는 프리차지제어부; 및
    상기 로컬프리차지신호에 응답하여 상기 로컬데이터버스를 프리차지하는 로컬프리차지부
    를 구비하는 반도체메모리장치.
  2. 제1항에 있어서,
    상기 쓰기드라이버입력부는,
    게이트로 상기 쓰기인에이블신호를 입력받아 소스-드레인 경로를 통해 공급전원을 상기 제1출력신호로 전달하는 제1PMOS트랜지스터;
    게이트로 상기 쓰기인에이블신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 제2출력신호로 전달하는 제2PMOS트랜지스터;
    상기 쓰기데이터를 반전하는 제1인버터;
    게이트로 각각 상기 쓰기인에이블신호와 상기 제1인버터의 출력신호를 입력받아 직렬 연결된 소스-드레인 경로를 통해 접지전원을 상기 제1출력신호로 전달하는 직렬 연결된 제1NMOS트랜지스터 및 제2NMOS트랜지스터; 및
    게이트로 각각 상기 쓰기인에이블신호와 상기 쓰기데이터를 입력받아 직렬 연결된 소스-드레인 경로를 통해 상기 접지전원을 상기 제2출력신호로 전달하는 직렬 연결된 제3NMOS트랜지스터 및 제4NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  3. 제2항에 있어서,
    상기 쓰기드라이버구동부는,
    상기 제1출력신호를 래치하는 제1래치수단;
    상기 제2출력신호를 래치하는 제2래치수단;
    상기 제1래치수단 및 상기 제2래치수단의 출력신호에 응답하여 정로컬데이터버스를 구동하는 제1구동부; 및
    상기 제1래치수단 및 상기 제2래치수단의 출력신호에 응답하여 부로컬데이터버스를 구동하는 제2구동부
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  4. 제3항에 있어서,
    상기 제1구동부는,
    상기 제2래치수단의 출력신호를 반전하는 제2인버터;
    게이트로 상기 제2인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 정로컬데이터버스로 전달하는 제3PMOS트랜지스터; 및
    게이트로 상기 제1래치수단의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 정로컬데이터버스로 전달하는 제5NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  5. 제3항에 있어서,
    상기 제2구동부는,
    상기 제1래치수단의 출력신호를 반전하는 제3인버터;
    게이트로 상기 제3인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 부로컬데이터버스로 전달하는 제4PMOS트랜지스터; 및
    게이트로 상기 제2래치수단의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 상기 부로컬데이터버스로 전달하는 제6NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  6. 제1항에 있어서,
    상기 프리차지제어부는 읽기동작에서는 상기 프리차지신호에 응답하여 상기 로컬프리차지신호를 인에이블시키고, 쓰기동작에서는 상기 제1출력신호와 상기 제2출력신호에 응답하여 상기 로컬프리차지신호를 인에이블시키는 수단을 구비하는 것을 특징으로 하는 반도체메모리장치.
  7. 제6항에 있어서,
    상기 수단은 상기 프리차지신호와 상기 제1출력신호와 상기 제2출력신호를 입력으로 하여 상기 로컬프리차지신호를 생성하는 NAND게이트를 구비하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  8. 제6항에 있어서,
    상기 수단은 상기 프리차지신호와 상기 제1출력신호와 상기 제2출력신호를 입력으로 하여 상기 로컬프리차지신호를 생성하는 NOR게이트를 구비하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  9. 제6항에 있어서,
    상기 수단은,
    상기 제1출력신호와 상기 제2출력신호를 입력으로 하는 NAND게이트; 및
    상기 프리차지신호와 상기 NAND게이트의 출력신호를 입력으로 하여 상기 로컬프리차지신호를 생성하는 NOR게이트
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  10. 제6항에 있어서,
    상기 수단은,
    상기 제1출력신호와 상기 제2출력신호를 입력으로 하는 NOR게이트; 및
    상기 프리차지신호와 상기 NOR게이트의 출력신호를 입력으로 하여 상기 로컬프리차지신호를 생성하는 NAND게이트
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  11. 제6항에 있어서,
    상기 로컬프리차지부는,
    게이트로 상기 로컬프리차지신호를 입력받아 소스-드레인 경로를 통해 프리차지전압을 상기 정로컬데이터버스로 전달하는 제5PMOS트랜지스터;
    게이트로 상기 로컬프리차지신호를 입력받아 소스-드레인 경로를 통해 상기프리차지전압을 상기 부로컬데이터버스로 전달하는 제6PMOS트랜지스터; 및
    게이트로 상기 로컬프리차지신호를 입력받아 소스-드레인 경로를 통해 상기 정로컬데이터버스와 상기 부로컬데이터버스를 연결하는 제7PMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  12. 제11항에 있어서,
    상기 로컬프리차지부는 상기 제7PMOS트랜지스터와 같이 상기 정로컬데이터버스와 상기 부로컬데이터버스를 이퀄라이즈하여 프리차지동작을 빠르게 하는 모스트랜지스터를 다수개 구비하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100702767B1 (ko) * 2005-12-05 2007-04-03 주식회사 하이닉스반도체 반도체 메모리 장치의 고속 동작을 위한 로컬 데이터 버스프리차지 회로
KR100873614B1 (ko) * 2006-12-07 2008-12-12 주식회사 하이닉스반도체 로컬 입출력 라인 이퀄라이징 및 프리차징 회로
US10102900B2 (en) 2016-11-24 2018-10-16 SK Hynix Inc. Memory device with separate read active signal and write active signal having different activation periods used for word line selection during read and write operation

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