KR20210149194A - 감지 증폭기 신호 부스트 - Google Patents

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KR20210149194A
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찰스 인갈스
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마이크론 테크놀로지, 인크.
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Abstract

신호 부스트를 위한 장치들이 개시되며, 예시적인 장치는: 메모리 셀들에 결합된 제 1 및 제 2 디지트 라인들; 감지 증폭기로서, 제 1 디지트 라인에 동작 가능하게 결합된 게이트들 및 제 1 노드에 결합된 드레인들을 가진 제 1 및 제 2 트랜지스터들로서, 제 1 및 제 2 트랜지스터들의 소스는 각각 제 1 및 제 2 전력 공급 전압을 제공하는 제 1 및 제 2 제어 라인들에 결합되는, 상기 제 1 및 제 2 트랜지스터들; 및 제 2 디지트 라인에 결합된 게이트들 및 제 2 노드에 결합된 드레인들을 가진 제 3 및 제 4 트랜지스터들로서, 제 3 및 제 4 트랜지스터들의 소스들은 각각 제 1 및 제 2 제어 라인들에 결합되는, 상기 제 3 및 제 4 트랜지스터들을 포함한, 상기 감지 증폭기; 제 1 노드 및 제 2 노드에 결합된 전력 라인; 및 제 1 전력 공급 전압 및 제 1 전력 공급 전압보다 작은 제 3 전력 공급 전압을 전력 라인에 제공하는 전력 스위치를 포함한다.

Description

감지 증폭기 신호 부스트{SENSE AMPLIFIER SIGNAL BOOST}
메모리 디바이스들은 적어도 논리적으로, 로우들 및 컬럼들에 배열되는, 메모리 셀들의 하나 이상의 어레이들을 갖도록 구조화된다. 각각의 메모리 셀은 메모리 셀과 연관된 디지트 라인에 의해 액세스되는 전기 전하(electrical charge)로서 데이터를 저장한다. 하전된 메모리 셀은, 메모리 셀이 액세스될 때, 프리차지 전압(precharge voltage)에 대하여 연관된 디지트 라인 상에서 전압에서의 양의 변화를 야기하며, 하전되지 않은 액세스된 메모리 셀은 프리차지 전압에 대하여 연관된 디지트 라인 상에서 전압에서의 음의 변화를 야기한다. 디지트 라인 상에서 전압에서의 변화는 메모리 셀에 저장된 데이터 상태의 값을 나타내기 위해 감지 증폭기에 의해 감지되고 증폭될 수 있다.
종래의 감지 증폭기들은 통상적으로 다수의 메모리 셀들(도시되지 않음)이 연결되는 상보 디지트 라인들의 쌍에 결합된다. 도 1은 종래의 감지 증폭기 회로 및 상보 디지트 라인들의 쌍의 회로도이다. 이 기술분야에 알려진 바와 같이, 메모리 셀들이 액세스될 때, 메모리 셀들의 로우는 활성화되며 감지 증폭기들은 디지트 라인들이 상보적 논리 레벨들을 갖도록 전압 공급들에 선택된 컬럼의 디지트 라인들의 각각을 결합함으로써 활성화된 메모리 셀들의 각각의 컬럼에 대한 데이터 상태를 증폭시키기 위해 사용된다.
메모리 셀이 액세스될 때, 디지트 라인들 중 하나의 전압은, 디지트 라인에 결합된 메모리 셀이 하전되는지 여부에 의존하여, 약간 증가하거나 또는 감소하여, 디지트 라인들 사이에 전압 차를 야기한다. 하나의 디지트 라인의 전압이 약간 증가하거나 또는 감소하지만, 다른 디지트 라인은 그렇지 않으며 감지 동작을 위한 기준으로서 작용한다. 각각의 트랜지스터들은 전압 차로 인해 가능해지며, 그에 의해 반대 방향들로 디지트 라인들의 각각을 추가로 구동하고 선택된 디지트 라인 신호를 증폭시키기 위해 약간 더 높은 전압 디지트 라인을 공급 전압에 및 다른 디지트 라인을 접지와 같은, 기준 전압에 결합한다.
디지트 라인들은 프리차지 기간 동안 공급 전압의 1/2과 같은, 프리차지 전압으로 프리차징되며, 따라서 전압 차는 뒤 이은 감지 동작 동안 감지 노드들 상에서 정확하게 감지되고 증폭될 수 있다. 그러나, 메모리 셀로부터 저(low) 데이터 상태 신호가 약하게 시그널링 될 때, 감지 증폭기의 P-채널 트랜지스터들은 전압 임계(Vt) 효과에 약점을 갖지만, 디지트 라인들은 시기적절한 방식으로 로직 하이 또는 로우 레벨을 반영하기 위해 증폭되지 않을 수 있으며, 감지 노드들 상에서의 감지되고 증폭된 레벨들은 로컬 입력/출력(LIO) 노드들이 감지 노드들에 결합되는 동안 LIO 노드들 상에서 반영되지 않을 수 있다. 증폭에서의 이러한 지연은 감지 증폭기가 잘못된 방향으로 신호들을 잘못 제공하게 할 수 있다. 따라서, 메모리 셀로부터 약한 저 데이터 상태 신호에 대해서도 디지트 라인들을 시기 적절하게 증폭시키는 감지 증폭기 설계에 대한 요구가 있다.
도 1은 종래의 감지 증폭기 회로 및 상보 디지트 라인들의 쌍의 회로도이다.
도 2는 개시의 실시예에 따른 메모리 시스템의 일 부분의 블록도이다.
도 3은 개시의 실시예에 따른 판독/기록 증폭기의 개략도이다.
도 4는 개시의 실시예에 따른 감지 증폭기 및 상보적 디지트 라인들의 쌍의 개략도이다.
도 5는 개시의 실시예에 따른 감지 증폭기의 회로도이다.
도 6은 개시의 실시예에 따른, 도 5의 감지 증폭기에 관련된 제어 신호들 및 디지트 라인 신호들의 타이밍 도이다.
도 7은 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기에서 강한 셀에 결합된 디지트 라인들 및 LIO 노드들 상에서의 신호들의 타이밍 도이다.
도 8a 내지 도 8c는 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기에서 약한 셀, 거트 노드들 및 양쪽 모두에 결합된 디지트 라인들 상에서 신호들의 타이밍 도들이다.
도 9는 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기에서 약한 셀에 결합된 디지트 라인들 및 LIO 노드들 상에서의 신호들의 타이밍 도이다.
도 10은 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기에서 강한 셀과 약한 셀에 결합된 신호들의 타이밍 도이다.
도 11은 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기에서 약한 셀에 결합된 거트 노드들 상에서 실험 신호들의 타이밍 도이다.
도 12는 개시의 실시예에 따른 감지 증폭기의 회로도이다.
도 13은 개시의 실시예에 따른 메모리 셀 어레이들 및 복수의 감지 증폭기들의 배치도이다.
본 개시의 다양한 실시예들은 수반된 도면들을 참조하여 이하에서 상세하게 설명될 것이다. 다음의 상세한 설명은 예시로서, 본 발명이 실시될 수 있는 특정한 양상들 및 실시예들을 도시하는 수반된 도면들을 참조한다. 이들 실시예들은 이 기술분야의 숙련자들이 본 발명을 실시할 수 있게 하기 위해 충분히 상세하게 설명된다. 다른 실시예들이 이용될 수 있으며, 구조, 논리적 및 전기적 변화들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다. 여기에서 개시된 다양한 실시예들은, 몇몇 개시된 실시예들이 새로운 실시예들을 형성하기 위해 하나 이상의 다른 개시된 실시예들과 조합될 수 있으므로, 반드시 상호 배타적이지는 않다.
도 2는 개시의 실시예에 따른 메모리 시스템(200)의 일 부분의 블록도이다. 메모리 시스템(200)은, 예를 들어, DRAM 메모리 셀들, SRAM 메모리 셀들, 플래시 메모리 셀들, 또는 몇몇 다른 유형들의 메모리 셀들일 수 있는, 메모리 셀들의 어레이(202)를 포함한다. 메모리 시스템(200)은 명령 버스(208)를 통해 메모리 명령들을 수신하며 다양한 메모리 동작들을 실행하기 위해 메모리 시스템(200) 내에서 대응하는 제어 신호들을 생성하는 명령 디코더(206)를 포함한다. 로우 및 컬럼 어드레스 신호들은 어드레스 버스(220)를 통해 메모리 시스템(200)에 인가되며 어드레스 래치(210)로 제공된다. 어드레스 래치는 그 후 별개의 컬럼 어드레스 및 별개의 로우 어드레스를 출력한다.
로우 및 컬럼 어드레스들은 어드레스 래치(210)에 의해, 각각 로우 어드레스 디코더(222) 및 컬럼 어드레스 디코더(228)로 제공된다. 로우 어드레스 디코더(222)는 수신된 로우 어드레스들에 대응하는 어레이(202)에서의 메모리 셀들의 각각의 로우들을 활성화하는 워드 라인 드라이버(224)에 연결된다. 이에 응답하여, 어레이(202)의 메모리 셀들은 감지 증폭기들(232)에 의해 감지될 각각의 데이터 상태들에 대해 어레이(202)를 통해 연장된 디지트 라인들에 결합된다. 감지 증폭기들(232)은 발명의 실시예에 따른 적어도 하나의 감지 증폭기를 포함한다. 컬럼 어드레스 디코더(228)는 각각의 컬럼 어드레스들에 대응하는 디지트 라인들을 선택한다. 수신된 컬럼 어드레스에 대응하는 선택된 디지트 라인들은 입력-출력 데이터 버스(240)를 통해 판독 데이터를 데이터 출력 버퍼(234)에 제공하기 위해 판독/기록 회로(230)에 결합된다. 기록 데이터는 데이터 입력 버퍼(244) 및 메모리 어레이 판독/기록 회로(230)에 인가된다. 기록 데이터는 감지 증폭기들(232)을 통해 어레이(202)의 메모리 셀들로 기록된다. 명령 디코더(206)는 메모리 어레이(202) 상에서 다양한 동작들을 수행하기 위해 명령 버스(208)에 인가된 메모리 명령들에 응답한다. 특히, 명령 디코더(206)는 메모리 어레이(202)로부터 데이터를 판독하거나 또는 그것으로 데이터를 기록하도록 내부 제어 신호들을 발생시키기 위해 사용된다.
도 3은 개시의 실시예에 따른 판독/기록 증폭기(300)의 개략도이다. 판독/기록 증폭기(300)는 도 2에서 R/W 회로(230)에 포함될 수 있다. 판독/기록 증폭기(300)는 단지 예이며 대신에 종래의 판독/기록 증폭기가 R/W 회로(230)에서 이용될 수 있다. 판독/기록 증폭기(300)는 어레이 전력 공급 전압(VARY)과 기준 전력 공급 전압(VSS) 사이에 배치될 수 있으며, 또한 프리차지 신호로서 입력/출력 풀 업 신호(IOPUB)를 수신할 수 있다. 판독 동작에서, SelRd 신호가 READ 명령에 응답하여 활성화될 수 있으며 판독/기록 증폭기(300)는 Lio 및 LioF 노드들에 결합될 수 있는 감지 증폭기(예컨대, 감지 증폭기(232))의 n-채널 트랜지스터들의 게이트들에서 LIO 노드들로부터 상보적 로컬 입력/출력 신호 노드들(Lio 및 LioF)의 쌍에서 데이터 신호들을 수신할 수 있다. n-채널 트랜지스터들의 소스들이 SelRd 신호에 응답하여 기준 전력 공급 전압(VSS)에 결합될 수 있으므로, 데이터 신호들은 증폭되며 상보적 전역적 입력/출력 신호 노드들(GioF 및 Gio)의 쌍으로 제공될 수 있다. 유사하게, 기록 동작에서, SelWrt 신호는 WRITE 명령에 응답하여 활성화될 수 있으며 게이트들에서 SelWrt 신호를 수신할 수 있는 n-채널 트랜지스터들은 각각 상보적 로컬 입력/출력 신호 노드들(Lio 및 LioF)의 쌍에 상보적 전역적 입력/출력 신호 노드들(Gio 및 GioF)의 쌍을 결합할 수 있다.
도 4는 개시의 실시예에 따른 감지 증폭기(410)의 일 부분 및 실제 및 상보 디지트(또는 비트) 라인들(DL(420) 및 /DL(430))의 쌍이다. 감지 증폭기(410)는 디지트 라인들(DL(420) 및 /DL(430))에 결합된다. 메모리 셀들(440)은 각각의 액세스 디바이스들(예컨대, 트랜지스터들)(450)을 통해 디지트 라인(420 또는 430)에 결합된다. 동작 시, 메모리 셀(440)은 각각의 워드 라인(460)이 활성이 됨에 응답하여 각각의 액세스 디바이스(450)를 통해 디지트 라인(420 또는 430)에 결합된다. 메모리 셀(440)에 의해 저장된 데이터 상태는 상기 메모리 셀이 감지된 데이터 상태에 대응하는 고 또는 저 전압 레벨에 결합되는 디지트 라인을 구동하도록 감지 증폭기(410)에 의해 감지되고 증폭된다. 다른 디지트 라인은 상보 전압 레벨로 구동된다.
도 5는 개시의 실시예에 따른 감지 증폭기(500)의 회로도이다. 감지 증폭기(500)는 도 2의 감지 증폭기들(232)의 각각의 감지 증폭기로서 포함될 수 있다. 예를 들어, 감지 증폭기(500)는 각각, 제 2 유형의 트랜지스터들(예컨대, n-형 전계 효과 트랜지스터들(NFET))(512, 513)의 드레인들에 결합된 드레인들을 가진 제 1 유형의 트랜지스터들(예컨대, p-형 전계 효과 트랜지스터들(PFET))(510, 511)을 포함할 수 있다. 제 1 유형의 트랜지스터들(510, 511) 및 제 2 유형의 트랜지스터들(512, 513)은 트랜지스터들(510 및 512)을 포함한 제 1 인버터 및 트랜지스터들(511 및 513)을 포함한 제 2 인버터를 포함한 상보적 트랜지스터 인버터들을 형성한다. 제 1 유형의 트랜지스터들(510, 511)은 활성 "하이" 레벨에서 공급 전압(예컨대, 어레이 전압(VARY) : 셀 어레이들에 대한 Vcc)을 제공할 수 있는 Psense 증폭기 제어 라인(예컨대, 활성화 신호(ACT))에 결합될 수 있다. 제 2 유형의 트랜지스터들(512, 513)은 활성 "로우" 레벨에서 기준 전압(예컨대, GND)을 제공할 수 있는 Nsense 증폭기 제어 라인(예컨대, 로우 Nsense 래치 신호(RNL))에 결합될 수 있다. 감지 증폭기(500)는 각각, 디지트(또는 비트) 라인들(DL(520) 및 /DL(530))을 통해 감지 노드들(514, 515)에 인가된 데이터 상태를 감지하고 증폭시킬 수 있다. 제 2 유형의 트랜지스터들(512, 513)의 드레인들에 결합된 거트(gut) 노드들일 수 있는 노드들(516 및 517)은 아이솔레이션 신호들(ISO0 및 ISO1)에 의해 제어된, 아이솔레이션 트랜지스터들(551 및 552)을 통해 디지트 라인들(520 및 530)에 결합될 수 있다. 예를 들어, 디지트 라인들(520 및 530)(감지 노드들(514 및 515))은, 컬럼 선택 신호(CS)가 활성일 때 도전성이게 될 수 있는, 각각 제 2 유형의 트랜지스터들(561 및 562)을 통해 로컬 입력/출력 노드들 A 및 B(LIOA/B)에 결합될 수 있다. LIOA 및 LIOB는 각각 도 3의 Lio 및 LioF일 수 있다.
제 2 유형의 트랜지스터들(521, 522)은 감지 노드들(515 및 514)에 결합된 드레인들 및 각각 제 2 유형의 트랜지스터들(512 및 513)의 드레인들에 결합된 거트 노드들(516 및 517)에 결합된 소스들을 가질 수 있다. 제 2 유형의 트랜지스터들(521 및 522)의 게이트들은 신호(AABLCP)를 수신할 수 있으며 제 2 유형의 트랜지스터들(512 및 513) 사이에서 전압 임계치 불균형에 대한 전압 보상을 제공할 수 있다. 감지 증폭기(500)는 트랜지스터들(518 및 519)을 포함할 수 있으며, 여기에서 트랜지스터(518)는 전역적 전력 버스(550)에 거트 노드(516)를 결합할 수 있으며 트랜지스터(519)는 거트 노드(517)에 거트 노드(516)를 결합할 수 있다. 전역적 전력 버스(550)는 전력 스위치(540)에 결합될 수 있다. 전력 스위치(540)는 어레이 전압(VARY)에 결합된 노드와 비트 라인 프리차지 전압(VBLP)에 결합된 노드 사이에서 스위칭할 수 있다. 따라서, 전역적 전력 버스(550)는 어레이 전압(VARY) 또는 어레이 전압(VARY)보다 상당히 더 작은 비트 라인 프리차지 전압(VBLP)을 제공할 수 있다. 예를 들어, 비트 라인 프리차지 전압(VBLP)은 어레이 전압(VARY)의 대략 1/2일 수 있다. 예를 들어, 전력 스위치(540)는 어레이 전압(VARY)에 전역적 전력 버스(550)를 결합할 수 있는 제 1 유형의 트랜지스터(541) 및 비트 라인 프리차지 전압(VBLP)에 전역적 전력 버스(550)를 결합할 수 있는 제 2 유형의 트랜지스터(542)를 포함할 수 있다. 트랜지스터들(541 및 542)의 게이트들은 전력 스위치 신호(PwrSw)를 수신할 수 있으며, 트랜지스터들(541 및 542) 중 하나는 어레이 전압(VARY) 또는 비트 라인 프리차지 전압(VBLP)에 전역적 전력 버스(550)를 결합하기 위해 도전성일 수 있다. 트랜지스터들(518 및 519)은 트랜지스터들(518 및 519)의 게이트들 상에서 제공된 평형 신호들(AAGTEQ 및 AABLEQ)에 응답하여 거트 노드들(516 및 517)에 전역적 전력 버스(550)를 결합할 수 있다.
도 6은 개시의 실시예에 따른, 도 5의 감지 증폭기(500)에 관련된 제어 신호들 및 디지트 라인 신호들의 타이밍 도이다. 동작 시, T-1에서, 전역적 전력 버스(550)는 PwrSw 신호의 활성 상태(예컨대, 로직 하이 레벨)에 응답하여 비트 라인 프리차지 전압(VBLP)을 공급받을 수 있다. 뿐만 아니라, AABLCP 신호, ISO0 및 ISO1 신호들 및 AAGTEQ 및 AABLEQ 신호들은 각각 그것들의 활성 상태들에 있을 수 있다. 따라서, 디지트 라인들(520 및 530), 감지 노드들(514 및 515) 및 거트 노드들(516 및 517)의 각각은 프리차지 전압(VBLP)에서 프리차징될 수 있다. ISO0 및 ISO1 신호들 및 AAGTEQ 및 AABLEQ 신호들은 그 후 트랜지스터들(551, 552, 518 및 519)을 턴 오프하기 하기 위해 T0 이전에 각각의 비활성 상태로 설정될 수 있다. 다른 한편으로, 신호(AABLCP)는 각각, 거트 노드(517 및 516)에 노드들(514 및 515)을 결합할 수 있는, 트랜지스터들(521 및 522)을 턴 온하기 위해 T0까지 여전히 활성 상태에 있을 수 있으며, 트랜지스터(512)의 드레인 및 게이트가 결합될 수 있고 트랜지스터(513)의 드레인 및 게이트가 결합될 수 있다. T0에서, 신호(AABLCP)는 트랜지스터들(521 및 522)을 턴 오프하기 위해 비활성 상태로 설정될 수 있다. 뿐만 아니라, PwrSw 신호는 각각, 트랜지스터들(541 및 542)을 턴 온 및 오프하기 위해 비활성 레벨(로직 로우 레벨)로 변경될 수 있다. 전역적 전력 버스(550)는 그에 의해 어레이 전압(VARY)으로 증가될 수 있다.
T1에서 선택 레벨(예컨대, 로직 하이 레벨)을 수신한 워드 라인에 응답하여, 평형 신호들(AAGTEQ 및 AABLEQ)이 다시 활성 상태로 설정될 수 있다. 예를 들어, 전압 임계치 보상(VtC) 측정은 제 2 유형의 트랜지스터들(512 및 513)에 대해 실행될 수 있지만, 평형 신호들(AAGTEQ 및 AABLEQ)은 시간 T1에서 T2까지 활성 상태에 있다. 상기 설명된 바와 같이, PwrSw 신호는 AABLCP 신호가 비활성 상태에 있으며 평형 신호들(AAGTEQ 및 AABLEQ)이 T1에서 다시 활성 상태에 있는 동안 T0에서 비활성 상태로 설정될 수 있으며, 전역적 전력 버스(550)는 어레이 전압(VARY)을 제공할 수 있으며 트랜지스터들(518 및 519)은 전역적 전력 버스(550)를 거트 노드들(516, 517)에 결합할 수 있지만, 트랜지스터들(522 및 521)은 비활성 AABLCP 신호에 응답하여 거트 노드들(517 및 516)로부터 노드들(514 및 515)을 분리할 수 있고 아이솔레이션 트랜지스터들(551 및 552)은 비활성 아이솔레이션 신호들(ISO0 및 ISO1)에 응답하여 디지트 라인들(520 및 530)로부터 거트 노드들(517 및 516)을 분리할 수 있다. 따라서, 전역적 전력 버스(550)는 평형 신호들(AAGTEQ 및 AABLEQ)이 활성 상태에 있는 동안 비트 라인 프리차지 전압(VBLP)(
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½ VARY)보다 높은, 어레이 전압(VARY)을, 거트 노드들(516 및 517)에 제공할 수 있다. 전압 임계치 보상(VtC) 측정은 제 1 유형의 트랜지스터들(510 및 511)에 대해 실행되지 않을 수 있다. 따라서, 제 2 유형의 트랜지스터들(512 및 513)에 대한 측정된 전압 임계치(Vt)는 제 2 유형의 트랜지스터들(512 및 513) 사이에서 전압 임계치(Vt)의 불균형을 보상하기 위해 디지트 라인들(514 및 515) 상에서 제공될 수 있다. T2에서, AAGTEQ 및 AABLEQ 신호들은 트랜지스터들(518 및 519)을 턴 오프하기 위해 각각의 비활성 상태들로 설정될 수 있다. PwrSw 신호는 평형 신호들(AAGTEQ 및 AABLEQ)이 다시 활성 상태에 있는 동안(예컨대, T2 이전에) 활성 상태(로직 하이 레벨)로부터 비활성 상태(로직 로우 레벨)로 스위칭될 수 있다.
T3에서, 아이솔레이션 신호들(ISO0 및 ISO1)은 활성 상태로 설정될 수 있다. 더욱이, ACT 신호 및 RNL 신호는 활성화되며 각각 로직 하이 레벨(예컨대, 어레이 전압(VARY)) 및 로직 로우 레벨(GND)로 설정될 수 있다. 아이솔레이션 신호들(ISO0 및 ISO1)이 활성 상태에 있는 것에 응답하여, ISO 트랜지스터(551)는 제 1 유형의 트랜지스터(510) 및 제 2 유형의 트랜지스터(512)의 드레인들에 결합되는 거트 노드(516)에 디지트 라인(520)을 결합할 수 있으며 ISO 트랜지스터(552)는 제 1 유형의 트랜지스터(511) 및 제 2 유형의 트랜지스터(513)의 드레인들에 결합되는 거트 노드(517)에 디지트 라인(530)을 결합할 수 있다. 감지 및 증폭 동작들은 그 후 제 2 유형의 트랜지스터들(512 및 513)의 응답들의 균형을 맞추기 위해 임계 전압(Vt) 보상 전압을 갖고 수행된다. 예를 들면, 메모리 셀(440)이 그 각각의 액세스 디바이스(450)(도 4)를 통해 디지트 라인에 결합되는 것에 응답하여, 전압 차는 디지트 라인들(520 및 530)(거트 노드들(516 및 517)) 사이에 생성된다. 전압 차는 제 2 유형의 트랜지스터들(512, 513)의 소스들이 완전히 활성화된 RNL 신호를 통해 접지로 당겨지기 시작하며, 약간 더 높은 전압을 가진 디지트 라인에 결합된 게이트를 가진 제 2 유형의 트랜지스터들(512, 513) 중 하나가 전도하기 시작하므로, 제 2 유형의 트랜지스터들(512, 513)에 의해 감지된다. 예를 들어, 디지트 라인(520)을 통해 거트 노드(516)에 결합된 메모리 셀(예컨대, 메모리 셀(440))이 하이(high) 데이터 상태를 저장할 때, 트랜지스터(513)는 전도하기 시작할 수 있다. 부가적으로, 다른 트랜지스터(512)는 약간 더 낮은 전압을 가진 거트 노드(517)의 전압이 전도 트랜지스터(513)를 통해 감소하므로 덜 전도성이게 될 수 있다. 따라서, 약간 더 높은 및 더 낮은 전압들은 아이솔레이션 신호들(ISO0 및 ISO1)이 활성 상태에 있는 동안 로직 하이 및 로직 로우 전압들로 증폭된다.
CS 신호가 T4에서 활성화될 수 있으므로(예컨대, READ 명령에 응답하여), 디지트 라인들(520 및 530)(감지 노드들(514 및 515))은 LIO 노드들(LIOA 및 LIOB)에 결합될 수 있으며 데이터 출력은 LIO 노드들로 제공될 수 있다. 따라서, 데이터는 LIO 노드들로부터 독출될 수 있다. 판독 동작이 CS 신호를 비활성 상태로 설정함으로써 T5에서 완료된 후, 전력 스위치(540)에서 PwrSw 신호는 비트 라인 프리차지 전압(VBLP)을 전역적 전력 버스(550)에 공급하기 위해 T6에서 활성 상태로 설정될 수 있다. 그 후, 도 6에 도시되지 않지만, AABLCP, AAGTEQ 및 AABLEQ 신호들은 트랜지스터들(521, 522, 518 및 519)을 턴 온하기 위해 각각의 활성 레벨들로 다시 설정될 수 있다. 종래의 감지 증폭기(예컨대, 도 1에서)의 디지트 라인들은 CS 신호가 활성 상태에 있는 동안 증폭되지 않을 수 있는 반면, 감지 증폭기(500)의 디지털 라인들(디지트 라인 부스팅 SA)은 CS 신호가 도 6에 도시된 바와 같이 활성 상태에 있는 동안 급속하게 증폭된다. 그러므로, LIO 노드들은 종래의 감지 증폭기를 갖고 적절히 증폭된 감지 신호들을 수신하지 않을 수 있으며, 다른 한편으로, 감지 증폭기(500)는 충분한 레벨들로 감지 신호들을 시기 적절하게 증폭시키고 증폭된 신호들을 LIO 노드들에 제공할 수 있다. 이것은 이하에서 상세하게 논의될 것이다.
도 7은 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기(500)에서 강한 셀에 결합된 디지트 라인들 및 LIO 노드들 상에서의 신호들의 타이밍 도이다. 강한 셀은 전하들이 그것의 디지트 라인과 공유될 때 큰 전압을 생성하는 큰 저장된 전하로서 정의될 수 있다. 메모리 셀이 예를 들어 저 데이터 상태(예컨대, 0, 로직 로우 레벨, 더 낮은 전압)를 저장하는 강한 셀일 때, 디지트 라인(530)은 고 데이터 상태 신호(예컨대, 기준 신호보다 약간 더 높은 신호)를 제공할 수 있으며 트랜지스터(512)는 전도하기 시작할 수 있다. 동시에, 디지트 라인(520)은 저 데이터 상태 신호(예컨대, 기준 신호보다 약간 더 낮은 신호)를 제공할 수 있으며 다른 트랜지스터(513)는 약간 더 낮은 전압을 가진 거트 노드(516)의 전압이 전도 트랜지스터(512)를 통해 감소함에 따라 덜 전도성이 될 수 있다. 그 결과, CS 신호의 활성화 시, 하나의 감지 노드(514)에 결합된 LIOA 노드는 로직 로우 신호를 제공할 수 있으며 다른 감지 노드(515)에 결합된 LIOB 노드는 로직 하이 신호를 제공할 수 있다. 메모리 셀은 강한 셀이지만, 도 1의 종래의 감지 증폭기 및 도 5에서의 감지 증폭기(500)의 LIOA 노드 및 LIOB 노드는 도 7에 도시된 것과 유사한 전압 전환들을 취할 수 있다.
도 8a 내지 도 8c는 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기(500)에서 약한 셀, 거트 노드들, 및 양쪽 모두에 결합된 디지트 라인들 상에서 신호들의 타이밍 도들이다. 약한 셀은 전하들이 그것의 디지트 라인과 공유될 때 작은 전압을 생성하는 작은 저장된 전하로서 정의될 수 있다. 예를 들어, 도 8a에 도시된 바와 같이, 메모리 셀이 저 데이터 상태에 대해 약한 신호를 제공할 수 있는 약한 셀일 때, 디지트 라인(520)은 저 데이터 상태 신호(예컨대, 기준 신호보다 약간 더 낮은 신호)을 제공할 수 있으며 디지트 라인(530)은 메모리 셀에서 저 데이터 상태를 나타내기 위해 고 데이터 상태 신호(예컨대, 기준 신호보다 약간 더 높은 신호)를 제공할 수 있다. 그러나, 트랜지스터(512)의 드레인 노드에 결합된 거트 노드(516)의 전압이 도 8b에 도시된 바와 같이 비트 라인 프리차지 전압(VBLP)으로 설정된다면, 디지트 라인(520)의 저 데이터 상태 신호는 덜 전도성이도록 트랜지스터(513)를 턴 오프하기에 충분히 낮지 않을 수 있으며 디지트 라인(530)의 고 데이터 상태 신호는 도 8a에 도시된 바와 같이 트랜지스터(512)를 턴 온하기에 충분히 높지 않을 수 있다.
도 9는 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기(500)에서 약한 셀에 결합된 디지트 라인들 및 LIO 노드들 상에서의 신호들의 타이밍 도이다. 트랜지스터(512)의 드레인 노드에 결합된 거트 노드(516)의 전압이 도 8b에 도시된 바와 같이 더 높은 전압(예컨대, 어레이 전압(VARY))으로 설정되면, 트랜지스터(512)는 동시에 전도하기 시작할 수 있으며, 다른 트랜지스터(513)는 덜 전도성이 될 수 있다. 따라서, 도 8c에 도시된 바와 같이, 충분히 낮은 전압을 가질 수 있는 디지트 라인 상에서 저 상태 신호에서의 마진에 증가가 있다. 도 6 및 도 9에 도시된 바와 같이, CS 신호의 활성화 시, 감지 증폭기(500)는 LIOA 노드(514) 상에서 로직 로우 신호를 제공할 수 있으며 LIOB 노드(515) 상에서 로직 하이 신호를 제공할 수 있다.
도 10은 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기에서 강한 셀 및 약한 셀에 결합된 디지트 라인들 및 LIO 노드들 상에서의 신호들의 타이밍 도이다. 강한 셀의 경우에, 도 1의 종래의 감지 증폭기 및 도 5에서의 감지 증폭기(500)의 LIOA 및 LIOB 노드들은 도 10에 도시된 것과 유사한 전압 전환들을 취할 수 있다. 저 데이터 상태에서 약한 셀의 경우에, 도 1의 종래의 감지 증폭기의 LIOA 및 LIOB 노드들은 LIOA 및 LIOB 노드들의 전압을 낮출 수 없을 것이며 도 3의 판독 증폭기(300)의 트랜지스터들(M2 및 M5)은 시기 적절하게 턴 온/턴 오프 할 수 없을 것이다. 다른 한편으로, 도 5의 감지 증폭기(500)(부스팅된 SA)의 LIOA 및 LIOB 노드들은 LIOA 및 LIOB 노드들의 전압을 충분히 낮출 수 있으며 도 3의 판독 증폭기(300)의 트랜지스터들(M2 및 M5)은 시기 적절하게 턴 온/턴 오프 할 수 있다. 따라서, 약한 셀의 저 데이터 상태는 독출될 전역적 입력/출력 라인으로 적절히 전달될 수 있다.
도 11은 도 1의 종래의 감지 증폭기(종래 기술) 및 개시의 실시예에 따른 도 5의 감지 증폭기에서 약한 셀에 결합된 거트 노드들 상에서의 신호들의 타이밍 도이다. 신호들은 전압에서 거트 노드 부스트 레벨들의 변화들을 반영할 수 있다. 거트 부스트 레벨이 높을수록, CS 신호의 활성 상태 동안 거트 노드들(및 그에 따라 디지트 라인들)의 상승/하강은 더 빠를 수 있으며 더 높은 거트 부스트 레벨은 시기적절한 방식으로 더 빠르고 더 정확한 데이터 전달을 가능하게 할 수 있다.
도 12는 개시의 실시예에 따른 감지 증폭기(1200)의 회로도이다. 감지 증폭기(1200)는 도 2의 감지 증폭기들(232)의 각각의 감지 증폭기로서 포함될 수 있다. 예를 들어, 감지 증폭기(1200)는 각각, 제 2 유형의 트랜지스터들(예컨대, n-형 전계 효과 트랜지스터들(NFET))(1212, 1213)의 드레인들에 결합된 드레인들을 가진 제 1 유형의 트랜지스터들(예컨대, p-형 전계 효과 트랜지스터들(PFET))(1210, 1211)을 포함할 수 있다. 제 1 유형의 트랜지스터들(1210, 1211) 및 제 2 유형의 트랜지스터들(1212, 1213)은 트랜지스터들(1210 및 1212)을 포함한 제 1 인버터 및 트랜지스터들(1211 및 1213)을 포함한 제 2 인버터를 포함한 상보적 트랜지스터 인버터들을 형성한다. 제 1 유형의 트랜지스터들(1210, 1211)은 활성 "하이" 레벨에서 공급 전압(예컨대, 어레이 전압(VARY): 메모리 셀 어레이들에 대한 Vcc)을 제공할 수 있는 Psense 증폭기 제어 라인(예컨대, 활성화 신호(ACT))에 결합될 수 있다. 제 2 유형의 트랜지스터들(1212, 1213)은 활성 "로우" 레벨에 있는 기준 전압(예컨대, GND)을 제공할 수 있는 Nsense 증폭기 제어 라인(예컨대, 로우 Nsense 래치 신호(RNL))에 결합될 수 있다. 감지 증폭기(1200)는 각각 디지트(또는 비트) 라인들(DL(1220) 및 /DL(1230))을 통해 감지 노드들(1214, 1215)에 인가된 데이터 상태를 감지하고 증폭시킬 수 있다. 제 2 유형의 트랜지스터들(1212, 1213)의 드레인들에 결합된 거트 노드들일 수 있는 노드들(1216 및 1217)은 아이솔레이션 신호들(ISO0 및 ISO1)에 의해 제어된, 아이솔레이션 트랜지스터들(1251 및 1252)을 통해 디지트 라인들(1220 및 1230)에 결합될 수 있다. 예를 들어, 디지트 라인들(1220 및 1230)(감지 노드들(1214 및 1215))은 각각 제 2 유형의 트랜지스터들(1261 및 1262)을 통해 로컬 입력/출력 노드들(A 및 B)(LIOA/B)에 결합될 수 있으며, 이것은 컬럼 선택 신호(CS)가 활성일 때 전도성일 수 있다.
감지 증폭기(1200)는 트랜지스터들(1218 및 1219)을 포함할 수 있으며, 여기에서 트랜지스터(1218)는 전역적 전력 버스(1250)에 거트 노드(1216)를 결합시키고 트랜지스터(1219)는 거트 노드(1217)에 거트 노드(1216)를 결합시킬 수 있다. 전역적 전력 버스(1250)는 전력 스위치(1240)에 결합될 수 있다. 전력 스위치(1240)는 어레이 전압(VARY)에 결합된 노드와 비트 라인 프리차지 전압(VBLP)에 결합된 노드 사이에서 스위칭할 수 있다. 따라서, 전역적 전력 버스(1250)는 어레이 전압(VARY) 또는 비트 라인 프리차지 전압(VBLP)을 제공할 수 있다. 예를 들어, 비트 라인 프리차지 전압(VBLP)은 어레이 전압(VARY)보다 작을 수 있다(예컨대, 1/2). 예를 들어, 전력 스위치(1240)는 어레이 전압(VARY)에 전역적 전력 버스(1250)를 결합시킬 수 있는 제 1 유형의 트랜지스터(1241) 및 비트 라인 프리차지 전압(VBLP)에 전역적 전력 버스(1250)를 결합할 수 있는 제 2 유형의 트랜지스터(1242)를 포함할 수 있다. 트랜지스터들(1241 및 1242)의 게이트들은 전력 스위치 신호(PwrSw)를 수신할 수 있으며 트랜지스터들(1241 및 1242) 중 하나는 어레이 전압(VARY) 또는 비트 라인 프리차지 전압(VBLP)에 전역적 전력 버스(1250)를 결합하기 위해 전도성일 수 있다. 트랜지스터들(1218 및 1219)은 트랜지스터들(1218 및 1219)의 게이트들 상에 제공된 평형 신호들(AAGTEQ 및 AABLEQ)에 응답하여 거트 노드들(1216 및 1217)에 전역적 전력 버스(1250)를 결합시킬 수 있다.
도 13은 개시의 실시예에 따른 메모리 셀 어레이들 및 복수의 감지 증폭기들의 배치도이다. 예를 들어, 어레이 코어들은 도 2의 메모리 어레이(202)에 포함될 수 있다. 메모리 어레이 코어들은 복수의 메모리 셀들을 포함할 수 있다. 도 2에서의 감지 증폭기들(232)과 같은, 감지 증폭기들(Sen Amps)의 그룹은 인접한 어레이 코어들 사이에 배치될 수 있다. 감지 증폭기들(Sen Amps)의 그룹의 각각의 감지 증폭기는 도 5에서의 감지 증폭기(500) 또는 도 12에서의 감지 증폭기(1200)일 수 있다. 도 5의 전력 스위치(540) 또는 도 12의 전력 스위치(1240)는 감지 증폭기들(Sen Amps) 사이에서의 영역들 중 하나에 또는 메인 갭에 포함될 수 있으며, 감지 증폭기들(Sense Amp)의 영역들 및 그룹들은 도 5에서의 전역적 전력 버스(550) 또는 도 12의 전역적 전력 버스(1250)일 수 있는, 전역적 전력 버스에 결합될 수 있다.
본 발명은 특정한 바람직한 실시예들 및 예들의 맥락에서 개시되었지만, 이 기술분야에서의 숙련자들에 의해 발명의 다른 대안적인 실시예들 및/또는 사용들 및 분명한 수정들과 그것의 등가물들에 대해 구체적으로 개시된 실시예들을 넘어 연장된다는 것이 이해될 것이다. 또한, 본 발명의 범위 내에 있는 다른 수정들은 본 개시에 기초하여 이 기술분야의 숙련자들에게 쉽게 명백할 것이다.
앞서 말한 것으로부터, 발명의 특정 실시예들은 예시의 목적들을 위해 여기에서 설명되었지만, 다양한 수정들이 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 발명은 수반된 청구항들에 의한 경우를 제외하고 제한되지 않는다.
개시의 양상에서, 장치는 제 1 디지트 라인, 제 2 디지트 라인, 및 감지 증폭기를 포함한다. 제 1 및 제 2 디지트 라인들의 각각은 적어도 하나의 메모리 셀에 결합된다. 감지 증폭기는 제 1 및 제 2 트랜지스터들, 및 제 3 및 제 4 트랜지스터들을 포함한다. 제 1 및 제 2 트랜지스터들은 제 1 디지트 라인에 동작 가능하게 결합되도록 구성된 게이트들 및 제 1 노드에서 서로에 결합된 드레인들을 가지며, 여기에서 제 1 트랜지스터의 소스는 제 1 전력 공급 전압을 제공하도록 구성되는 제 1 감지 증폭기 제어 라인에 결합된다. 제 2 트랜지스터의 소스는 제 2 전력 공급 전압을 제공하도록 구성된 제 2 감지 증폭기 제어 라인에 결합된다. 제 3 트랜지스터 및 제 4 트랜지스터들은 제 2 디지트 라인에 동작 가능하게 결합되도록 구성된 게이트들 및 제 2 노드에서 서로에 결합된 드레인들을 가지며, 여기에서 제 3 트랜지스터의 소스는 제 1 감지 증폭기 제어 라인에 결합되며 제 4 트랜지스터의 소스는 제 2 감지 증폭기 제어 라인에 결합된다. 장치는 전력 라인 및 전력 라인에 결합된 전력 스위치를 추가로 포함한다. 전력 라인은 제 1 노드 및 제 2 노드에 결합되도록 구성된다. 전력 스위치는 전력 스위치 신호에 응답하여 제 1 전력 공급 전압 또는 제 1 전력 공급 전압보다 작은 제 3 전력 공급 전압에 전력 라인을 결합하도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 또한 제 1 디지트 라인의 적어도 하나의 메모리 셀에 결합된 워드 라인을 포함하며, 여기에서 전력 스위치는 워드 라인이 활성 모드로 설정되어 있거나 또는 설정된 이후에 제 1 전력 공급 전압에 전력 라인을 결합하도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 또한 제 2 노드와 제 1 디지트 라인 사이에 결합된 제 5 트랜지스터; 및 제 1 노드와 제 2 디지트 라인 사이에 결합된 제 6 트랜지스터를 포함한다. 제 5 트랜지스터 및 제 6 트랜지스터는 활성 상태에서의 워드 라인에 응답하여 비-전도성이 되도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 평형 신호에 응답하여 제 1 및 제 2 노드들에 전력 라인을 결합하도록 구성된 제 5 트랜지스터를 포함한다. 평형 신호는 제 1 시간에 활성 모드에서의 워드 라인에 응답하여 활성 상태로 설정되며, 평형 신호는 또한 제 1 감지 증폭기 제어 라인이 제 1 전력 공급 전압으로 설정되기 전에 비활성 상태로 설정된다.
부가적으로, 및/또는 대안적으로, 전력 스위치는 제 1 시간 후 제 2 시간에 평형 신호가 활성 상태로 설정되기 전에 제 3 전력 공급 전압에 전력 라인을 결합하도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 제 1 입력/출력 라인 및 제 2 입력/출력 라인을 포함한다. 활성 상태에서의 제어 신호에 응답하여 제 1 디지트 라인은 제 1 입력/출력 라인에 결합되도록 구성되며 제 2 디지트 라인은 제 2 입력/출력 신호에 결합되도록 구성된다.
부가적으로, 및/또는 대안적으로, 전력 스위치는 제어 신호가 비활성 상태로 설정된 후 제 3 전력 공급 전압에 전력 라인을 결합하도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는, 활성 상태에서의 적어도 하나의 아이솔레이션 신호에 응답하여, 각각 제 1 및 제 2 노드들로부터 제 1 및 제 2 디지트 라인들을 결합하거나 또는 분리하도록 구성된 제 1 및 제 2 아이솔레이션 트랜지스터들을 포함한다. 제 1 감지 증폭기 제어 라인은 적어도 하나의 아이솔레이션 신호가 활성 상태가 된 후 제 1 전력 공급 전압으로 설정된다.
부가적으로, 및/또는 대안적으로, 전력 스위치는 제 1 유형의 제 1 스위치 트랜지스터 및 제 1 유형과 상이한 제 2 유형의 제 2 스위치 트랜지스터를 포함한다. 제 1 스위치 트랜지스터 및 제 2 스위치 트랜지스터의 드레인들은 전력 라인에 결합되는 반면, 제 1 스위치 트랜지스터의 소스는 제 1 전력 공급 전압에 결합되고 제 2 스위치 트랜지스터의 소스는 제 3 전력 공급 전압에 결합된다. 뿐만 아니라, 제 1 스위치 트랜지스터 및 제 2 스위치 트랜지스터의 게이트들은 전력 스위치 신호를 수신하도록 구성된다.
부가적으로, 및/또는 대안적으로, 제 3 전력 공급 전압은 제 1 전력 공급 전압의 대략 1/2이다.
개시의 또 다른 양상에서, 장치는 복수의 메모리 어레이들, 복수의 감지 증폭기 블록들, 전역적 전력 버스 및 전력 스위치를 포함한다. 복수의 메모리 어레이들의 각각의 메모리 어레이는 적어도 하나의 메모리 셀을 포함한다. 복수의 감지 증폭기 블록들의 각각의 감지 증폭기 블록은 복수의 메모리 어레이들 중 두 개의 메모리 어레이들 사이에 배치되며 적어도 하나의 감지 증폭기를 포함한다. 전역적 전력 버스는 복수의 감지 증폭기 블록들의 감지 증폭기들에 결합된다. 전력 스위치는 전역적 전력 버스에 결합된 입력 노드를 포함하며, 여기에서 전력 스위치는 제 1 전력 공급 전압 또는 제 1 전력 공급 전압보다 작은 제 2 전력 공급 전압을 제공하도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 제 1 디지트 라인 및 제 2 디지트 라인을 포함하며, 여기에서 제 1 및 제 2 디지트 라인들의 각각의 디지트 라인은 적어도 하나의 메모리 셀에 결합된다. 적어도 하나의 감지 증폭기는 제 1 트랜지스터, 제 2 트랜지스터 및 전력 라인을 포함한다. 제 1 트랜지스터는 제 1 디지트 라인에 결합된 게이트 및 제 1 노드에 결합된 드레인을 가지며, 여기에서 제 1 트랜지스터의 소스는 제 3 전력 공급 전압을 제공하도록 구성된 제 1 감지 증폭기 제어 라인에 결합된다. 제 2 트랜지스터는 제 3 디지트 라인에 결합된 게이트 및 제 2 노드에 결합된 드레인을 가지며, 여기에서 제 2 트랜지스터의 소스는 제 1 감지 증폭기 제어 라인에 결합된다. 전력 라인은 제 1 노드 및 제 2 노드에 결합되도록 구성되며, 또한 전력 스위치로부터 제 1 전력 공급 전압 또는 제 2 전력 공급 전압을 수신하도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 제 1 비트 라인의 적어도 하나의 메모리 셀에 결합된 워드 라인을 포함하며, 여기에서 전력 스위치는 워드 라인이 활성 모드로 설정되어 있거나 또는 설정된 이후에 제 1 전력 공급 전압에 전력 라인을 결합하도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 제 1 노드에 결합된 소스 및 제 1 디지트 라인에 결합된 드레인을 가진 제 3 트랜지스터; 및 제 2 노드에 결합된 소스 및 제 2 디지트 라인에 결합된 드레인을 가진 제 4 트랜지스터를 포함한다. 제 3 트랜지스터 및 제 4 트랜지스터는 활성 상태에서의 워드 라인에 응답하여 비-전도성이 되도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 평형 신호에 응답하여 제 1 및 제 2 노드들에 전력 라인을 결합하도록 구성된 제 3 트랜지스터를 포함한다. 평형 신호는 제 1 시간에 대기 모드에서의 워드 라인에 응답하여 활성 상태로 설정된다. 평형 신호는 또한 제 2 감지 증폭기 제어 라인이 제 3 전력 공급 전압으로 설정되기 전에 비활성 상태로 설정된다.
부가적으로, 및/또는 대안적으로, 전력 스위치는 평형 신호가 제 1 시간 후 제 2 시간에서 활성 상태로 설정되기 전에 제 2 전력 공급 전압을 전력 라인에 제공하도록 구성된다.
부가적으로, 및/또는 대안적으로, 장치는 제 1 입력/출력 라인 및 제 2 입력/출력 라인을 포함하며, 여기에서 활성 상태에서의 제어 신호에 응답하여, 제 1 디지트 라인은 제 1 입력/출력 라인에 결합되도록 구성되고 제 2 디지트 라인은 제 2 입력/출력 라인에 결합되도록 구성된다.
개시의 또 다른 양상에서, 방법은 프리차지 기간에서 감지 증폭기의 제 1 노드 및 제 2 노드에 프리차지 전압을 제공하는 단계를 포함한다. 제 1 노드 및 제 2 노드는, 활성화 명령에 응답하여, 각각 제 1 디지트 라인 및 제 2 디지트 라인에 결합되도록 구성된다. 방법은 또한, 제 1 시간에 제 1 노드 및 제 2 노드에 부스트 전압을 제공하는 단계; 제 1 시간 후 제 2 시간에 활성화 명령을 수신하는 단계; 및 활성화 명령에 응답하여 제 1 디지트 라인 및 제 2 디지트 라인에 제 1 노드 및 제 2 노드를 결합하는 단계를 포함한다.
부가적으로, 및/또는 대안적으로, 부스트 전압은 활성 모드로 설정된 워드 라인에 응답하여 제공된다.
부가적으로, 및/또는 대안적으로, 방법은, 제 2 시간 후 제 3 시간에 판독 명령을 수신하는 단계; 및 판독 명령에 응답하여, 제 1 디지트 라인 및 제 2 디지트 라인을 각각 제 1 입력/출력 라인 및 제 2 입력/출력 라인에 결합하는 단계를 포함한다.
개시의 또 다른 양상에서, 장치는 제 1 디지트 라인과 제 2 디지트 라인, 및 제 1 및 제 2 디지트 라인들에 결합된 감지 증폭기를 포함한다. 감지 증폭기는 제 1 노드와 제 2 노드; 제 1 전력 제어 라인과 제 2 전력 제어 라인; 제 1 전력 제어 라인과 제 1 노드 사이에 결합된 제 1 트랜지스터로서, 상기 제 1 트랜지스터는 제 2 노드에 결합된 게이트를 갖는, 상기 제 1 트랜지스터; 제 1 전력 제어 라인과 제 2 노드 사이에 결합된 제 2 트랜지스터로서, 상기 제 2 트랜지스터는 제 1 디지트 라인에 결합된 게이트를 갖는, 상기 제 2 트랜지스터; 제 2 전력 제어 라인과 제 1 노드 사이에 결합된 제 3 트랜지스터로서, 상기 제 3 트랜지스터는 제 2 디지트 라인에 결합된 게이트를 갖는, 상기 제 3 트랜지스터; 제 2 전력 제어 라인과 제 2 노드 사이에 결합된 제 4 트랜지스터로서, 상기 제 4 트랜지스터는 제 1 디지트 라인에 결합된 게이트를 갖는, 상기 제 4 트랜지스터; 제 1 디지트 라인과 제 1 노드 사이에 결합된 제 5 트랜지스터로서, 상기 제 5 트랜지스터는 제 1 제어 신호를 공급받는 게이트를 갖는, 상기 제 5 트랜지스터; 제 2 디지트 라인과 제 2 노드 사이에 결합된 제 6 트랜지스터로서, 상기 제 6 트랜지스터는 제 2 제어 신호를 공급받는 게이트를 갖는, 상기 제 6 트랜지스터; 및 프리차징 회로를 포함한다. 프리차징 회로는 제 1 디지트 라인이 선택된 메모리 셀로부터 데이터를 수신하기 전에, 제 1 및 제 2 노드들의 각각을 제 1 전압 레벨로 프리차징하고, 제 1 및 제 2 디지트 라인들의 각각을 제 1 전압 레벨과 상이한 제 2 전압 레벨로 프리차징하도록 구성된다.
부가적으로, 및/또는 대안적으로, 프리차징 회로는 또한 제 1 및 제 2 노드들의 각각을 제 2 전압 레벨로 프리차징하며 그 후 제 1 및 제 2 노드들의 각각을 제 1 전압 레벨로 프리차징하도록 구성된다.
부가적으로, 및/또는 대안적으로, 제 1 및 제 2 노드들의 각각이 제 2 전압 레벨로 프리차징될 때, 제 5 및 제 6 트랜지스터들은 제 1 및 제 2 디지트 라인들의 각각을 제 2 전압 레벨로 프리차징하도록 턴 온 된다.
부가적으로, 및/또는 대안적으로, 제 5 및 제 6 트랜지스터들은 제 1 및 제 2 노드들의 각각이 제 1 전압 레벨로 프리차징될 때 턴 오프 된다.
부가적으로, 및/또는 대안적으로, 프리차징 회로는, 제 1 및 제 2 노드들 사이에 결합된 제 7 트랜지스터로서, 상기 제 7 트랜지스터는 제 3 제어 신호를 공급받는 게이트를 갖는, 상기 제 7 트랜지스터; 제 1 및 제 2 전압 레벨들 중 선택된 전압 레벨을 공급받는 전력 버스; 및 전력 버스와 제 1 및 제 2 노드들 중 하나 사이에 결합된 제 8 트랜지스터로서, 상기 제 8 트랜지스터는 제 4 제어 신호를 공급받는 게이트를 갖는, 상기 제 8 트랜지스터를 포함한다.
부가적으로, 및/또는 대안적으로, 제 1 전압 레벨은 제 2 전압 레벨보다 크다.
부가적으로, 및/또는 대안적으로, 제 2 전압 레벨은 제 1 전압 레벨의 대략 절반이다.
부가적으로, 및/또는 대안적으로, 제 1 및 제 2 트랜지스터들의 각각은 제 1 유형이며 제 3, 제 4, 제 5 및 제 6 트랜지스터들의 각각은 제 2 유형이다.
실시예들의 특정 특징들 및 양상들의 다양한 조합 또는 서브-조합이 이루어질 수 있으며 여전히 발명들의 범위 내에 있다는 것이 또한 고려된다. 개시된 실시예들의 다양한 특징들 및 양상들은 개시된 발명의 가변 모드를 형성하기 위해 서로 조합되거나 또는 대체될 수 있다는 것이 이해되어야 한다. 따라서, 여기에서 개시된 본 발명의 적어도 일부는 상기 설명된 특정한 개시된 실시예들에 의해 제한되지 않아야 한다는 것이 의도된다.

Claims (20)

  1. 방법으로서,
    전역적 전력 버스를 통해 감지 증폭기의 제1 노드 및 제2 노드에 프리차지 기간 내의 프리차지 전압을 제공하는 단계 - 상기 제1 노드 및 상기 제2 노드는 각각 활성화 명령에 응답하여 제1 디지트 라인 및 제2 디지트 라인에 결합되도록 구성됨 -; 및
    상기 프리차지 기간 후의 제1 시간에 상기 전역적 전력 버스를 통해 상기 제1 노드 및 상기 제2 노드에 부스트 전압을 제공하는 단계; 및
    상기 제1 시간 이후의 제2 시간에 상기 활성화 명령을 수신하는 단계;
    상기 활성화 명령에 응답하여 상기 제1 노드 및 상기 제2 노드를 상기 제1 디지트 라인 및 상기 제2 디지트 라인에 결합하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 부스트 전압은 활성 모드로 설정된 워드 라인에 응답하여 제공되는, 방법.
  3. 제1항에 있어서, 상기 프리차지 전압은 상기 부스트 전압의 약 절반인, 방법.
  4. 제1항에 있어서, 상기 프리차지 전압을 제공하는 단계는 활성 전력 스위칭 신호에 응답하고, 상기 부스트 전압을 제공하는 단계는 비활성 전력 스위칭 신호에 응답하는, 방법.
  5. 제4항에 있어서, 상기 프리차지 전압을 제공하는 단계는 상기 전력 스위칭 신호의 활성화에 응답하여 제1 트랜지스터를 통해 상기 전역적 전력 버스를 비트 라인 프리차지 전압에 결합하는 단계를 포함하고, 상기 전력 스위칭 신호는 상기 제1 트랜지스터의 게이트에 결합되고, 상기 비트 라인 프리차지 전압 및 상기 전역적 전력 버스는 상기 제1 트랜지스터의 드레인/소스에 결합되는, 방법.
  6. 제5항에 있어서, 상기 부스트 전압을 제공하는 단계는 상기 비활성 전력 스위칭 신호에 응답하여 상기 전역적 전력 버스를 제2 트랜지스터를 통해 어레이 전압에 결합하는 단계를 포함하고, 상기 전력 스위칭 신호는 상기 제2 트랜지스터의 게이트에 결합되고, 상기 어레이 전압 및 상기 전역적 전력 버스는 상기 제2 트랜지스터의 드레인/소스에 결합되는, 방법.
  7. 제1항에 있어서, 상기 프리차지 전압을 상기 제1 및 제2 노드들에 제공하는 단계는 각각 제1 평형 신호에 응답하여 상기 전역적 전력 버스를 상기 제1 노드에 결합하고 제2 평형 신호에 응답하여 상기 전역적 전력 버스를 상기 제2 노드에 결합하는 단계를 포함하고;
    상기 제1 평형 신호는 상기 전역적 전력 버스와 상기 제1 노드 사이에 결합된 제3 트랜지스터의 게이트에 결합되고;
    상기 제2 평형 신호는 상기 제1 노드와 상기 제2 노드 사이에 결합된 제4 트랜지스터의 게이트에 결합되는, 방법.
  8. 제7항에 있어서, 상기 부스트 전압을 상기 제1 및 제2 노드들에 제공하는 단계는 각각 상기 제1 평형 신호에 응답하여 상기 전역적 전력 버스를 상기 제1 노드에 결합하는 단계 및 상기 제2 평형 신호에 응답하여 상기 전역적 전력 버스를 상기 제2 노드에 결합하는 단계를 포함하는, 방법.
  9. 제1항에 있어서, 상기 활성화 명령은,
    제1 아이솔레이션 트랜지스터가 상기 제1 노드를 상기 제1 디지트 라인에/상기 제1 디지트 라인으로부터 결합/분리하게 하도록 구성된 제1 아이솔레이션 신호; 및
    제2 아이솔레이션 트랜지스터가 상기 제2 노드를 상기 제2 디지트 라인에/상기 제2 디지트 라인으로부터 결합/분리하게 하도록 구성된 제2 아이솔레이션 신호를 포함하는, 방법.
  10. 제9항에 있어서, 상기 제1 디지트 라인 또는 상기 제2 디지트 라인을 통해 하나 이상의 감지 노드의 데이터 상태를 감지 및 증폭하는 단계를 더 포함하는 방법.
  11. 제1항에 있어서, 컬럼 선택 신호에 응답하여 상기 제1 및 제2 디지트 라인들을 제1 및 제2 로컬 입력/출력 노드들에 각각 결합하는 단계를 더 포함하는 방법.
  12. 장치로서,
    전역적 전력 버스;
    제1 노드 및 제2 노드를 포함하는 감지 증폭기;　
    활성화 명령에 응답하여, 상기 감지 증폭기의 상기 제1 노드 및 상기 제2 노드에 각각 결합되도록 구성된 제1 디지트 라인 및 제2 디지트 라인; 및
    상기 전역적 전력 버스에 결합되는 전력 스위치를 포함하고,
    상기 전력 스위치는,
    상기 전역적 전력 버스를 통해 상기 감지 증폭기의 상기 제1 노드 및 상기 제2 노드에 프리차지 기간 내의 프리차지 전압을 제공하고;
    상기 전역적 전력 버스를 통해 상기 프리차지 기간 후의 제1 시간에 부스트 전압을 상기 제1 노드 및 상기 제2 노드에 제공하도록 구성되고,
    상기 감지 증폭기는,
    상기 제1 시간 이후의 제2 시간에 상기 활성화 명령을 수신하고;
    상기 활성화 명령에 응답하여 상기 제1 노드 및 상기 제2 노드를 상기 제1 디지트 라인 및 상기 제2 디지트 라인에 결합하도록 구성되는, 장치.
  13. 제12항에 있어서, 상기 전력 스위치는 활성 모드로 설정된 워드 라인에 응답하여 상기 부스트 전압을 제공하도록 구성되는, 장치.
  14. 제12항에 있어서, 상기 전력 스위치는 활성 전력 스위칭 신호에 응답하여 상기 프리차지 전압을 제공하도록 구성되고, 비활성 전력 스위칭 신호에 응답하여 상기 부스트 전압을 제공하도록 추가로 구성되는, 장치.
  15. 제14항에 있어서, 상기 전력 스위치는 제1 스위치 트랜지스터 및 제2 스위치 트랜지스터를 포함하고,
    상기 제1 스위치 트랜지스터의 소스/드레인 및 상기 제2 스위치 트랜지스터의 소스/드레인은 상기 전역적 전력 버스에 결합되고,
    상기 제1 스위치 트랜지스터의 드레인/소스는 어레이 전압에 결합되고, 상기 제2 스위치 트랜지스터의 드레인/소스는 비트라인 프리차지 전압에 결합되고,　
    상기 제1 스위치 트랜지스터 및 상기 제2 스위치 트랜지스터의 게이트들은 상기 전력 스위치 신호를 수신하기 위해 공통 노드에 결합되는,　장치.
  16. 제15항에 있어서,
    상기 전역적 전력 버스와 상기 제1 노드 사이에 결합되고, 제1 평형 신호에 응답하여 상기 프리차지 전압 또는 상기 부스트 전압을 상기 제1 노드에 제공하도록 구성되는 제3 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에 결합되고, 제2 평형 신호에 응답하여 상기 프리차지 또는 상기 부스트 전압을 상기 제2 노드에 제공하도록 구성되는 제4 트랜지스터
    를 더 포함하는 장치.
  17. 제12항에 있어서, 상기 활성화 명령은 제1 아이솔레이션 신호 및 제2 아이솔레이션 신호를 포함하는, 장치.
  18. 제17항에 있어서, 상기 제1 노드와 상기 제1 디지트 라인 사이, 및 상기 제2 노드와 상기 제2 디지트 라인 사이에 각각 결합된 제1 아이솔레이션 트랜지스터 및 제2 아이솔레이션 트랜지스터를 더 포함하고,
    상기 제1 아이솔레이션 트랜지스터는 상기 제1 아이솔레이션 신호에 응답하여 상기 제1 노드를 상기 제1 디지트 라인에 결합/분리하도록 구성되고;
    상기 제2 아이솔레이션 트랜지스터는 상기 제2 아이솔레이션 신호에 응답하여 상기 제2 노드를 상기 제2 디지트 라인에 결합/분리하도록 구성되는, 장치.
  19. 제18항에 있어서, 상기 감지 증폭기는 상기 제1 디지트 라인 또는 상기 제2 디지트 라인을 통해 하나 이상의 감지 노드의 데이터 상태를 감지 및 증폭하도록 구성되는, 장치.
  20. 제12항에 있어서, 열 선택 신호에 응답하여 상기 제1 및 제2 디지트 라인을 제1 및 제2 로컬 입력/출력 노드들에 각각 결합하도록 구성되는, 장치.
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