CN116564381A - 放大电路、控制方法和存储器 - Google Patents

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CN116564381A CN202210102965.6A CN202210102965A CN116564381A CN 116564381 A CN116564381 A CN 116564381A CN 202210102965 A CN202210102965 A CN 202210102965A CN 116564381 A CN116564381 A CN 116564381A
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Abstract

本公开涉及半导体电路设计领域，特别涉及一种放大电路、控制方法和存储器，包括：感测放大电路，包括读出节点、互补读出节点、第一节点和第二节点；隔离电路被配置为，在感测放大阶段，将读出节点耦合至位线，并将互补读出节点耦合至互补位线；偏移消除电路被配置为，在偏移消除阶段，将位线耦合至互补读出节点，并将互补位线耦合至读出节点；第一电源提供电路，与第一节点耦合，包括第一电源和第二电源，第一电源的电源电压高于第二电源的电源电压；第一电源提供电路被配置为，在偏移消除阶段，将第一电源与第一节点耦合，在感测放大阶段，将第二电源与第一节点耦合，以缩短偏移消除阶段的处理时间，从而优化存储器的性能。

Description

放大电路、控制方法和存储器
技术领域
本公开涉及半导体电路设计领域，特别涉及一种放大电路、控制方法和存储器。
背景技术
动态随机存取存储存储器(Dynamic Random Access Memory，DRAM)通过单元电容中的电荷来存储数据；单元电容耦合位线和互补位线，在DRAM中，当执行读写操作或刷新操作时，放大电路需要读出并放大位线和互补位线之间的电压差。
构成放大电路的晶体管可能由于工艺变化、温度等因素而具有不同的器件特征，例如，相适配的晶体管具有不同的阈值电压，这种不同的器件特征会导致放大电路中产生偏移噪声；由于放大电路中存在偏移噪声，会降低放大电路的有效读出裕度，从而降低DRAM的性能。
发明内容
通过在感测放大阶段前新增偏移消除阶段，以消除放大电路中的偏移噪声，但偏移消除阶段需要额外占用数据处理时间，会影响存储器的数据处理时序，如何保证偏移消除的准确性，并减少偏移消除阶段的处理时间，对存储器的性能提升具有重大意义。
本公开实施例提供一种放大电路、控制方法和存储器，在保证偏移消除准确性的同时，缩短偏移消除阶段的处理时间，从而优化存储器的性能。
本公开实施例提供了一种放大电路，与位线和互补位线耦合，包括：感测放大电路，包括读出节点、互补读出节点、第一节点和第二节点，在感测放大阶段和偏移消除阶段，第一节点用于接收高电平，第二节点用于接收低电平；隔离电路，与读出节点、互补读出节点、位线和互补位线耦合；隔离电路被配置为，在感测放大阶段，将读出节点耦合至位线，并将互补读出节点耦合至互补位线；偏移消除电路，与读出节点、互补读出节点、位线和互补位线耦合；偏移消除电路被配置为，在偏移消除阶段，将位线耦合至互补读出节点，并将互补位线耦合至读出节点；第一电源提供电路，与第一节点耦合，包括第一电源和第二电源，第一电源的电源电压高于第二电源的电源电压；第一电源提供电路被配置为，在偏移消除阶段，将第一电源与第一节点耦合，在感测放大阶段，将第二电源与第一节点耦合。
在偏移消除阶段，将第一电源耦合至第一节点，通过第一电源向第一节点提供高电平，感测放大电路基于第一节点提供高电平放大位线和互补位线之间的电压差；在感测放大阶段，将第二电源耦合至第一节点，通过第二电源向第一节点提供高电平，感测放大电路基于第一节点提供高电平放大位线和互补位线之间的电压差；由于第一电源的电源电压大于第二电源的电源电压，相比于在偏移消除阶段和感测放大阶段采用相同电源的方式，本实施例通过在偏移消除阶段提供电源电压更大的第一电源，以提高在偏移消除阶段第一节点与第二节点之间的电压差，以提高感测放大电路在位线和互补位线之间产生补偿电压的速率，消除放大电路内的晶体管对中的晶体管制造差异造成的偏差，从而减少偏移消除完成所需的时间，进而在进行存储器设计时，可以缩短偏移消除阶段的时间，以优化存储器的性能。
另外，第一电源提供电路，包括：第一电源控制电路，与电源节点和第一节点耦合；第一电源控制电路被配置为，在偏移消除阶段和感测放大阶段，将电源节点与第一节点耦合；第一选择电路，与电源节点耦合，包括第一电源和第二电源；第一选择电路被配置为，在偏移消除阶段向电源节点提供第一电源，并在感测放大阶段向电源节点提供第二电源。
另外，第一电源控制电路包括：第一控制晶体管，源极或漏极的其中一端子耦合电源节点，另一端子耦合第一节点；上拉控制电路，与第一控制晶体管的栅极耦合；上拉控制电路被配置为，在偏移消除阶段和感测放大阶段，导通第一控制晶体管。
另外，第一选择电路，包括：第一控制子电路，被配置为基于第一控制指令提供第一选择信号或第二选择信号；第一选择子电路，与第一控制子电路、电源节点和第一电源耦合；第一选择子电路被配置为，基于第一选择信号，向电源节点提供第一电源；第二选择子电路，与第一控制子电路、电源节点和第二电源耦合；第二选择子电路被配置为，基于第二选择信号，向电源节点提供第二电源。
另外，第一选择子电路包括：第一选择晶体管；第一选择晶体管源极或漏极中的其中一端子耦合第一电源，另一端子耦合电源节点，栅极耦合第一控制子电路，用于接收第一选择信号；第二选择子电路包括：第二选择晶体管；第二选择晶体管源极或漏极中的其中一端子耦合第二电源，另一端子耦合电源节点，栅极耦合第一控制子电路，用于为接收第二选择信号。
另外，放大电路，还包括：第二电源控制电路，与地线节点和第二节点耦合；第二选择电路，与第二电源控制电路耦合，包括第一控制电源和第二控制电源，第一控制电源的电源电压高于第二控制电源的电源电压；第二选择电路被配置为，在偏移消除阶段，将第一控制电源耦合至第二电源控制电路，并在感测放大阶段，将第二控制电源耦合至第二电源控制电路；第二电源控制电路被配置为，基于第一控制电源或者第二控制电源，将地线节点与第二节点耦合。
在偏移消除阶段，通过第一控制电源将地线节点耦合至第二节点，地线节点向第二节点提供低电平，感测放大电路基于第二节点提供的低电平放大位线和互补位线之间的电压差；在感测放大阶段，通过第二控制电源将地线节点耦合至第二节点，地线节点向第二节点提供低电平，感测放大电路基于第二节点提供的低电平放大位线和互补位线之间的电压差；由于第一控制电源的电源电压大于第二控制电源的电源电压，相比于在偏移消除阶段和感测放大阶段采用相同控制电源的方式，本实施例通过在偏移消除阶段提供电源电压更大的第一控制电源，以提高在感测放大电路放大位线和互补位线之间产生补偿电压的速率，消除放大电路内的晶体管对中的晶体管制造差异造成的偏差，从而减少偏移消除完成所需的时间，进而在进行存储器设置时，可以缩短偏移消除阶段的设置时间，以优化存储器的性能。
另外，第二电源控制电路，包括：第二控制晶体管，源极或漏极的其中一端子耦合第二节点，另一端子耦合地线节点，栅极耦合第二选择电路。
另外，第二选择电路，包括：第二控制子电路，被配置为基于第二控制指令提供第三选择信号或第四选择信号；第三选择子电路，与第二控制子电路、第一控制电源和第二电源控制电路耦合；第三选择子电路被配置为，基于第三选择信号，向第二电源控制电路提供第一控制电源；第四选择子电路，与第二控制子电路、第二控制电源和第二电源控制电路耦合；第四选择子电路被配置为，基于第四选择信号，向第二电源控制电路提供第二控制电源。
另外，第三选择子电路包括：第三选择晶体管；第三选择晶体管源极或漏极中的其中一端子耦合第一控制电源，另一端子耦合第二电源控制电路，栅极耦合第二控制子电路，用于接收第三选择信号；第四选择子电路包括：第四选择晶体管；第四选择晶体管源极或漏极中的其中一端子耦合第二控制电源，另一端子耦合第二电源控制电路，栅极耦合第二控制子电路，用于接收第四选择信号。
另外，感测放大电路，包括：第一P型晶体管，源极或漏极中的其中一端子耦合第一节点，另一端子耦合互补读出节点，栅极耦合读出节点；第二P型晶体管，源极或漏极中的其中一端子耦合第一节点，另一端子耦合读出节点，栅极耦合互补读出节点；第一N型晶体管，源极或漏极中的其中一端子耦合第二节点，另一端子耦合互补读出节点，栅极耦合位线；第二N型晶体管，源极或漏极中的其中一端子耦合第二节点，另一端子耦合读出节点，栅极耦合互补位线；隔离电路，包括：第一隔离晶体管，源极或漏极中的其中一端子耦合位线，另一端子耦合读出节点，栅极用于接收隔离信号；第一隔离晶体管被配置为，在感测放大阶段，基于隔离信号导通，将读出节点耦合至位线；第二隔离晶体管，源极或漏极中的其中一端子耦合互补位线，另一端子耦合互补读出节点，栅极用于接收隔离信号；第二隔离晶体管被配置为，在感测放大阶段，基于隔离信号导通，将互补读出节点耦合至互补读出位线。
另外，偏移消除电路，包括：第一偏移消除晶体管，源极或漏极中的其中一端子耦合位线，另一端子耦合互补读出节点，栅极用于接收偏移消除信号；第一偏移消除晶体管被配置为，在偏移消除阶段，基于偏移消除信号导通，将互补读出节点耦合至位线；第二偏移消除晶体管，源极或漏极中的其中一端子耦合互补位线，另一端子耦合读出节点，栅极用于接收偏移消除信号；第二偏移消除晶体管被配置为，在偏移消除阶段，基于偏移消除信号导通，将读出节点耦合至互补位线。
另外，放大电路，还包括：预处理电路，耦合至读出节点和互补读出节点；在充电阶段，预处理电路耦合读出节点或互补读出节点中的至少一者，被配置为，基于预充电信号，将位线、互补位线、读出节点和互补读出节点预充电至预设电压；在均衡阶段，预处理电路同时耦合读出节点和互补读出节点，被配置为，基于均衡信号，同步读出节点的节点电压和互补读出节点的节点电压。
另外，预处理电路，包括：充电晶体管，源极或漏极中的其中一端子耦合读出节点或互补读出节点，另一端子耦合提供预设电压的节点，栅极用于接收充电信号；充电晶体管被配置为，在充电阶段，基于充电信号导通，将位线、互补位线、读出节点和互补读出节点预充电至预设电压；均衡晶体管，源极或漏极中的其中一端子耦合读出节点，另一端子耦合互补读出节点，栅极用于接收均衡信号；均衡晶体管被配置为，在均衡阶段，基于均衡信号导通，同步读出节点的节点电压和互补读出节点的节点电压。
本公开实施例提供了一种控制方法，应用于上述实施例提供的放大电路，包括：在偏移消除阶段，基于第一电源向第一节点提供高电平；在感测放大阶段，基于第二电源向第一节点提供高电平；第一电源的电源电压高于第二电源的电源电压。
另外，在偏移消除阶段，基于第一选择信号，控制将第一电源耦合至第一控制晶体管；在感测放大阶段，基于第二选择信号，控制将第二电源耦合至第一控制晶体管；在偏移消除阶段和感测放大阶段，第一控制晶体管基于上拉控制电源提供的上拉控制信号导通，将第一电源或第二电源耦合至第一节点。
另外，控制方法，还包括：在偏移消除阶段，基于第一控制电源将第二节点耦合至地线节点；在感测放大阶段，基于第二控制电源将第二节点耦合至地线节点；第一控制电源的电源电压高于第二控制电源的电源电压。
另外，在偏移消除阶段，基于第三选择信号，控制将第一控制电源耦合至第二控制晶体管；在感测放大阶段，基于第四选择信号，控制将第二控制电源耦合至第二控制晶体管；在偏移消除阶段和感测放大阶段，第二控制晶体管基于第一控制电源或第二控制电源提供的下拉控制信号导通，将地线节点耦合至第二节点。
本公开实施例提供了一种存储器，包含上述实施例提供的放大电路，放大电路被配置为进行数据的读写操作，以在保证偏移消除准确性的同时，缩短偏移消除阶段的处理时间，从而优化存储器的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领缺普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的放大电路的虚拟结构示意图；
图2为本公开一实施例提供的放大电路的一种电路结构示意图；
图3为本公开一实施例提供的放大电路的另一种电路结构示意图；
图4为本公开一实施例提供的第一电源提供电路的结构示意图；
图5为本公开一实施例提供的第二电源控制电路的结构示意图；
图6为本公开一实施例提供的第二选择电路的结构示意图；
图7为本公开另一实施例提供的放大电路在数据读写时各信号时序示意图；
图8为本公开另一实施例提供的控制方法的流程示意图；
图9为本公开又一实施例的存储器的结构示意图。
具体实施方式
构成放大电路的晶体管可能由于工艺变化、温度等因素而具有不同的器件特征，例如，相适配的晶体管具有不同的阈值电压，这种不同的器件特征会导致放大电路中产生偏移噪声；由于放大电路中存在偏移噪声，会降低放大电路的有效读出裕度，从而降低DRAM的性能。
通过在感测放大阶段前新增偏移消除阶段，以消除放大电路中的偏移噪声，但偏移消除阶段需要额外占用数据处理时间，会影响存储器的数据处理时序，如何保证偏移消除的准确性，并减少偏移消除阶段的处理时间，对存储器的性能提升具有重大意义。
本公开一实施例提供了一种放大电路，在保证偏移消除准确性的同时，缩短偏移消除阶段的处理时间，从而优化存储器的性能。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的放大电路的虚拟结构示意图，图2为本实施例提供的放大电路的一种电路结构示意图，图3为本实施例提供的放大电路的另一种电路结构示意图，图4为本实施例提供的第一电源提供电路的结构示意图，图5为本实施例提供的第二电源控制电路的结构示意图，图6为本实施例提供的第二选择电路的结构示意图，以下结合附图对本实施例提供的放大电路作进一步详细说明，具体如下：
参考图1～图3，放大电路，与位线BL和互补位线BLB耦合，包括：
感测放大电路101，包括读出节点SABL、互补读出节点SABLB、第一节点PCS和第二节点NCS，在感测放大阶段和偏移消除阶段，第一节点PCS用于接收高电平，第二节点NCS用于接收低电平。
具体地，通过将第一节点PCS耦合至电源节点，以接收电源节点提供的高电平；通过将第二节点NCS耦合至地线节点，以接收地线节点提供的低电平。
隔离电路102，与读出节点SABL、互补读出节点SABLB、位线BL和互补位线BLB耦合，隔离电路102被配置为，在感测放大阶段，将读出节点SABL耦合至位线BL，并将互补读出节点SABLB耦合至互补位线BLB。
偏移消除电路103，与读出节点SABL、互补读出节点SABLB、位线BL和互补位线BLB耦合，偏移消除电路103被配置为，在偏移消除阶段，将位线BL耦合至互补读出节点SABLB，并将互补位线BLB耦合至读出节点SABL。
第一电源提供电路200，与第一节点PCS耦合，包括第一电源和第二电源，第一电源的电源电压高于第二电源的电源电压；第一电源提供电路被配置为，在偏移消除阶段，将第一电源与第一节点PCS耦合，在感测放大阶段，将第二电源与第一节点PCS耦合。
在偏移消除阶段，将第一电源耦合至第一节点PCS，通过第一电源向第一节点PCS提供高电平，感测放大电路基于第一节点PCS提供高电平放大位线BL和互补位线BLB之间的电压差；在感测放大阶段，将第二电源耦合至第一节点PCS，通过第二电源向第一节点PCS提供高电平，感测放大电路基于第一节点PCS提供高电平放大位线BL和互补位线BLB之间的电压差；由于第一电源的电源电压大于第二电源的电源电压，相比于在偏移消除阶段和感测放大阶段采用相同电源的方式，本实施例通过在偏移消除阶段提供电源电压更大的第一电源，以提高在偏移消除阶段第一节点PCS与第二节点NCS之间的电压差，以提高感测放大电路101在位线BL和互补位线BLB之间产生补偿电压的速率，消除放大电路内的晶体管对中的晶体管制造差异造成的偏差，从而减少偏移消除完成所需的时间，进而在进行存储器设计时，可以缩短偏移消除阶段的时间，以优化存储器的性能。
参考图2，图2所示的感测放大电路101中仅包括一个第一节点PCS和一个第二节点NCS，参考图3，图3所示的感测放大电路101中包括多个第一节点PCS和多个第二节点NCS，采用多个第一节点PCS和多个第二节点NCS分别提供高电平和低电平；需要说明的是，图3所示电路结构以三个第一节点PCS和三个第二节点NCS为例进行具体说明，并不构成对本实施例的限定。
参考图3，并结合图4，第一电源提供电路200，包括：
第一电源控制电路201，与电源节点V和第一节点PCS耦合；第一电源控制电路201被配置为，在偏移消除阶段和感测放大阶段，将电源节点V与第一节点PCS耦合。
第一选择电路202，与电源节点V耦合，包括第一电源V1和第二电源V2；第一选择电路202被配置为，在偏移消除阶段向电源节点V提供第一电源V1，并在感测放大阶段向电源节点V提供第二电源V2。
参考图4，第一电源控制电路201包括：第一控制晶体管<41>，源极或漏极的其中一端子耦合电源节点V，另一端子耦合第一节点PCS；上拉控制电路211，与第一控制晶体管<41>的栅极耦合，上拉控制电路211被配置为，在偏移消除阶段和感测放大节点，导通第一控制晶体管<41>。
具体地，上拉控制电路211基于上拉控制信号K1导通，上拉控制信号K1由放大电路所属存储器提供，在偏移消除阶段和感测放大阶段，存储器提供上拉控制信号K1以导通第一控制晶体管<41>，以将电源节点V耦合至第一节点PCS。
另外，本实施例基于图3所示的电路进行说明，因此适配于图3所示电路的三个第一节点PCS，具有三个控制器实现对三个第一控制晶体管<41>的控制；在一些实施例中，上拉控制信号K1还用于选择导通第一控制晶体管<41>。
需要说明的是，第一控制晶体管<41>可以设置为NMOS管，也可以设置为PMOS管，由于PMOS管的上拉能力相比于NMOS管的上拉能力更优秀，在本实施例中，第一控制晶体管<41>采用PMOS管设置。
参考图4，第一选择电路202包括：第一控制子电路232，被配置为，基于第一控制指令提供第一选择信号或第二选择信号。第一选择子电路212，与第一控制子电路232、电源节点V和第一电源V1耦合；第一选择子电路212被配置为，基于第一选择信号，向电源节点V提供第一电源V1。第二选择子电路222，与第一控制子电路232、电源节点V和第二电源V2耦合；第二选择子电路222被配置为，基于第二选择信号，向电源节点V提供第二电源V2。
具体地，第一控制子电路232基于第一控制指令生成相应的选择信号以导通第一选择子电路212或第二选择子电路222，第一控制指令由放大电路所属存储器提供，在偏移消除阶段和感测放大阶段，存储器通过第一控制指令选择导通第一选择子电路212或第二选择子电路222，从而实现在偏移消除阶段，向第一节点PCS提供第一电源V1，在感测放大阶段，向第一节点PCS提供第二电源V2。
参考图4，第一选择子电路212包括：第一选择晶体管<51>；第一选择晶体管<51>源极或漏极中的其中一端子耦合第一电源V1，另一端子耦合电源节点V，栅极耦合第一控制子电路232，用于接收第一选择信号。第二选择子电路222包括：第二选择晶体管<52>；第二选择晶体管<52>源极或漏极中的其中一端子耦合第二电源V2，另一端子耦合电源节点V，栅极耦合第一控制子电路232，用于接收第二选择信号。
具体地，第一选择晶体管<51>基于第一选择信号导通，将第一电源V1耦合至电源节点V，第二选择晶体管<52>基于第二选择信号导通，将第二电源V2耦合至电源节点V。
参考图5和图6，并结合图3，放大电路，还包括：第二电源控制电路301，与地线节点GND和第二节点NCS耦合。第二选择电路311，与第二电源控制电路301耦合，包括第一控制电源VK1和第二控制电源VK2，第一控制电源VK1的电源电压高于第二控制电源VK2的电源电压。第二选择电路311被配置为，在偏移消除阶段，将第一控制电源VK1耦合至第二电源控制电路301，并在感测放大阶段，将第二控制电源VK2耦合至第二电源控制电源301。第二电源控制电路301被配置为，基于第一控制电源VK1或第二控制电源VK2，将地线节点GND与第二节点NCS耦合。
在偏移消除阶段，通过第一控制电源VK1将地线节点GND耦合至第二节点NCS，地线节点GND向第二节点NCS提供低电平，感测放大电路101基于第二节点NCS提供的低电平放大位线BL和互补位线BLB之间的电压差；在感测放大阶段，通过第二控制电源VK2将地线节点GND耦合至第二节点NCS，地线节点GND向第二节点NCS提供低电平，感测放大电路101基于第二节点NCS提供的低电平放大位线BL和互补位线BLB之间的电压差；由于第一控制电源VK1的电源电压大于第二控制电源VK2的电源电压，相比于在偏移消除阶段和感测放大阶段采用相同控制电源的方式，本实施例通过在偏移消除阶段提供电源电压更大的第一控制电源VK1，以提高感测放大电路101在位线BL和互补位线BLB之间产生补偿电压的速率，消除放大电路内的晶体管对中的晶体管制造差异造成的偏差，从而减少偏移消除完成所需的时间，进而在进行存储器设计时，可以缩短偏移消除阶段的时间，以优化存储器的性能。
需要说明的是，在一些实施例中，仅通过上述提供的第一电源提供电路200即可优化存储器的性能；在一些实施例中，仅通过上述提供的第二电源控制电路301和第二选择电路311即可优化存储器的性能；在一些实施例中，上述提供的第一电源提供电路200、第二电源控制电路301和第二选择电路311可以配合实施，以进一步优化存储器的性能。
参考图5，第二电源控制电路301，包括：第二控制晶体管<42>，源极或漏极的其中一端子耦合第二节点NCS，另一端子耦合地线节点GND，栅极耦合第二选择电路311。
具体地，第二控制晶体管<42>基于第二选择提供311提供的下拉控制信号K2导通，其中，下拉控制信号K2由第一控制电源VK1或第二控制电源VK2提供，在偏移消除阶段，第二控制晶体管<42>基于第一控制电源VK1提供的下拉控制信号K2导通，将地线节点GND耦合至第二节点NCS，在感测放大阶段，第二控制晶体管<42>基于第二控制电源VK2提供的下拉控制信号K2导通，将地线节点GND耦合至第二节点NCS；由于第一控制电源VK1的电源电压大于第二控制电源VK2的电源电压，第二控制晶体管<42>基于第一控制电源VK1导通时，相比于第二控制晶体管<42>基于第二控制电源VK2导通时，第二控制晶体管<42>的沟道宽度更大。
需要说明的是，本实施例以第二控制晶体管<42>基于高电平导通，即第二控制晶体管<42>为NMOS管为例，并不构成对本实施例的限定，由于NMOS管的下拉能力相比于PMOS管的下拉能力更优秀，将第二控制晶体管<42>设置为NMOS管可以提高感测放大电路101在位线BL和互补位线BLB之间产生补偿电压的速率；在其他实施例中，第二控制晶体管也可以设置为PMOS管，相应地，此时第一控制电源的电源电压小于第二控制电源的电源电压。
参考图5和图6，第二选择电路311包括：第二控制子电路332，被配置为，基于第二控制指令提供第三选择信号或第四选择信号。第三选择电路312，与第二控制子电路332、第一控制电源VK1和第二电源控制电路301耦合；第三选择电路312被配置为，基于第三选择信号，向第二电源控制电路301提供第一控制电源VK1。第四选择电路322，与第二控制子电路332、第二控制电源VK2和第二电源控制电路301耦合；第四选择电路322被配置为，基于第四选择信号，向第二电源控制电路301提供第二控制电源VK2。
具体地，第二控制子电路332基于第二控制指令生成相应的选择信号以导通第三选择子电路312或第四选择子电路322，第二控制指令由放大电路所属存储器提供，在偏移消除阶段和感测放大阶段，存储器通过第二控制指令选择导通第三选择子电路312或第四选择子电路322，从而实现在偏移消除阶段，基于第一控制电源VK1将地线节点GND耦合至第二节点NCS，在感测放大阶段，基于第二控制电源VK2将地线节点GND耦合至第二节点NCS。
参考图6，第三选择子电路312包括：第三选择晶体管<53>；第三选择晶体管<53>源极或漏极中的其中一端子耦合第一控制电源VK1，另一端子耦合第二电源控制电路301，栅极耦合第二控制子电路311，用于接收第三选择信号。第四选择子电路322包括：第四选择晶体管<54>；第四选择晶体管<54>源极或漏极中的其中一端子耦合第二控制电源VK2，另一端子耦合第二电源控制电路301，栅极耦合第二控制子电路311，用于接收第四选择信号。
具体地，第三选择晶体管<53>基于第三选择信号导通，将第一控制电源VK1耦合至第二电源控制电路301；第四选择晶体管<54>基于第四选择信号导通，将第二控制电源VK2耦合至第二电源控制电路301。
继续参考图2和图3，在本实施例中，感测放大电路101，包括：第一P型晶体管<P1>，源极或漏极中的其中一端子耦合第一节点PCS，另一端子耦合互补读出节点SABLB，栅极耦合读出节点SABL；第二P型晶体管<P2>，源极或漏极中的其中一端子耦合第一节点PCS，另一端子耦合读出节点SABL，栅极耦合互补读出节点SABLB；第一N型晶体管<N1>，源极或漏极中的其中一端子耦合第二节点NCS，另一端子耦合另一端子耦合互补读出节点SABLB，栅极耦合位线BL；第二N型晶体管<N2>，源极或漏极中的其中一端子耦合第二节点NCS，另一端子耦合读出节点SABL，栅极耦合互补位线BLB。
继续参考图2和图3，在本实施例中，隔离电路102，包括：第一隔离晶体管<11>，源极或漏极中的其中一端子耦合位线BL，另一端子耦合读出节点SABL，栅极用于接收隔离信号(Isolation Cancellation，ISO)；第一隔离晶体管<11>被配置为，在感测放大阶段，基于隔离信号ISO导通，将读出节点SABL耦合至位线BL。第二隔离晶体管<12>，源极或漏极中的其中一端子耦合互补位线BLB，另一端子耦合互补读出节点SABLB，栅极用于接收隔离信号ISO；第二隔离晶体管<12>被配置为，在感测放大阶段，基于隔离信号ISO导通，将互补读出节点SABLB耦合至互补位线BLB。
继续参考图2和图3，在本实施例中，偏移消除电路103，包括：第一偏移消除晶体管<21>，源极或漏极中的其中一端子耦合位线BL，另一端子耦合互补读出节点SABLB，栅极用于接收偏移消除信号(Offset Cancellation，OC)；第一偏移消除晶体管<21>被配置为，在偏移消除阶段，基于偏移消除信号OC导通，将互补读出节点SABLB耦合至位线BL。第二偏移消除晶体管<22>，源极或漏极中的其中一端子耦合互补位线BLB，另一端子耦合读出节点SABL，栅极用于接收偏移消除信号OC；第二偏移消除晶体管<22>被配置为，在偏移消除阶段，基于偏移消除信号OC导通，将读出节点SABL耦合至互补位线BLB。
需要说明的是，第一隔离晶体管<11>、第二隔离晶体管<12>、第一偏移消除晶体管<21>和第二偏移消除晶体管<22>可以设置为NMOS管，也可以设置为PMOS管，本实施例并不对第一隔离晶体管<11>、第二隔离晶体管<12>、第一偏移消除晶体管<21>和第二偏移消除晶体管<22>的具体类型进行限定。
继续参考图2和图3，在本实施例中，放大电路，还包括：预处理电路104，耦合至读出节点SABL和互补读出节点SABLB；在充电阶段，预处理电路104耦合读出节点SABL或互补读出节点SABLB中的至少一者，被配置为，基于预充电信号(Precharge Cancellation，PRE)，将位线BL、互补位线BLB、读出节点SABL和互补读出节点SABLB预充电至预设电压Vdd；在均衡阶段，预处理电路104同时耦合读出节点SABL和互补读出节点SABLB，被配置为，基于均衡信号(Equilibrium Cancellation，EQ)，同步读出节点SABL的节点电压和互补读出节点SABLB的节点电压。
需要说明的是，预设电压Vdd为放大电路所属存储器的内部电源电压。
具体地，预处理电路，包括：充电晶体管<31>，源极或漏极中的其中一端子耦合读出节点SABL或互补读出节点SABLB，另一端子耦合提供预设电压Vdd的节点，栅极用于接收充电信号PRE；充电晶体管<31>被配置为，在充电阶段，基于充电信号PRE导通，将位线BL、互补位线BLB、读出节点SABL和互补读出节点SABLB预充电至预设电压Vdd。均衡晶体管<32>，源极或漏极中的其中一端子耦合读出节点SABL，另一端子耦合互补读出节点SABLB，栅极用于接收均衡信号EQ；均衡晶体管<32>被配置为，在均衡阶段，基于均衡信号EQ导通，同步读出节点SABL的节点电压和互补读出节点SABLB的节点电压。
需要说明的是，充电晶体管<31>和均衡晶体管<32>可以设置为NMOS管，也可以设置为PMOS管，本实施例并不对充电晶体管<31>和均衡晶体管<32>的具体类型进行限定。
对于本实施例，由于第一电源V1的电源电压大于第二电源V2的电源电压，相比于在偏移消除阶段和感测放大阶段采用相同电源的方式，本实施例通过在偏移消除阶段提供电源电压更大的第一电源V1，以提高在偏移消除阶段第一节点PCS与第二节点NCS之间的电压差，以提高感测放大电路101在位线BL和互补位线BLB之间产生补偿电压的速率，消除放大电路内的晶体管对中的晶体管制造差异造成的偏差，从而减少偏移消除完成所需的时间，进而在进行存储器设计时，可以缩短偏移消除阶段的时间，以优化存储器的性能。
另外，由于第一控制电源VK1的电源电压大于第二控制电源VK2的电源电压，相比于在偏移消除阶段和感测放大阶段采用相同控制电源的方式，本实施例通过在偏移消除阶段提供电源电压更大的第一控制电源VK1，以提高感测放大电路101在位线BL和互补位线BLB之间产生补偿电压的速率，消除放大电路内的晶体管对中的晶体管制造差异造成的偏差，从而减少偏移消除完成所需的时间，进而在进行存储器设计时，可以缩短偏移消除阶段的时间，以优化存储器的性能。
本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本公开的创新部分，本实施例中并没有将与解决本公开所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
需要说明的是，上述实施例所提供的放大电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的放大电路实施例。
本公开另一实施例提供一种控制方法，应用上述实施例提供的放大电路，以在保证偏移消除准确性的同时，缩短偏移消除阶段的处理时间，从而优化存储器的性能。
图7为本实施例提供的放大电路在数据读写时各信号时序示意图，图8为本实施例提供的控制方法的流程示意图，以下结合附图对本实施例提供的控制方法作进一步详细说明，具体如下：
参考图7并结合图2和图3，对于上述实施例提供的放大电路：
在S1阶段，即充电阶段，提供隔离信号ISO、偏移消除信号OC、均衡信号EQ，以将位线BL、互补位线BLB、读出节点SABL和互补读出节点SABLB相互耦合，并提供充电信号PRE以将位线BL、互补位线BLB、读出节点SABL和互补读出节点SABLB预充电至预设电压Vdd。
需要说明的是，预设电压Vdd为放大电路所属存储器的内部电源电压。
在S2阶段，即偏移消除阶段，用于以消除放大电路中的偏移噪声。
具体地，参考图8，步骤401，基于第一电源V1向第一节点PCS提供高电平，第一电源V1的电源电压大于第二电源V2的电源电压。
更具体地，结合图4，基于第一选择信号，控制将第一电源V1耦合至第一控制晶体管<41>，第一控制晶体管<41>基于上拉控制信号K1导通，将第一电源V1耦合至第一节点PCS，其中，上拉控制信号K1由放大电路所属存储器提供。
由于第一电源V1的电源电压大于第二电源V2的电源电压，相比于在偏移消除阶段和感测放大阶段采用相同电源的方式，本实施例通过在偏移消除阶段提供电源电压更大的第一电源V1，以提高在偏移消除阶段第一节点PCS与第二节点NCS之间的电压差，以提高感测放大电路101在位线BL和互补位线BLB之间产生补偿电压的速率，消除放大电路内的晶体管对中的晶体管制造差异造成的偏差，从而减少偏移消除完成所需的时间，进而在进行存储器设计时，可以缩短偏移消除阶段的时间，以优化存储器的性能。
在一些实施例中，参考图8，步骤401还包括：基于第一控制电源VK1将第二节点NCS耦合至地线节点GND，第一控制电源VK1的电源电压大于第二控制电源VK2的电源电压。
具体地，结合图5和图6，基于第三选择信号，控制将第一控制电源VK1耦合至第二控制晶体管<42>，第二控制晶体管<42>基于第一控制电源VK1提供的下拉控制信号K2导通，将地线节点GND耦合至第二节点NCS。
由于第一控制电源VK1的电源电压大于第二控制电源VK2的电源电压，相比于在偏移消除阶段和感测放大阶段采用相同控制电源的方式，本实施例通过在偏移消除阶段提供电源电压更大的第一控制电源VK1，以提高在感测放大电路101放大位线BL和互补位线BLB之间产生补偿电压的速率，消除放大电路内的晶体管对中的晶体管制造差异造成的偏差，从而减少偏移消除完成所需的时间，进而在进行存储器设计时，可以缩短偏移消除阶段的时间，以优化存储器的性能。
在S3阶段，即电荷分享阶段，打开字线WL以导通相应存储单元，将存储单元中存储的电荷分享至位线BL或互补位线BLB上，然后基于隔离信号ISO将位线BL耦合至读出节点SABL，将互补位线BLB耦合至互补读出节点SABLB。
在S4阶段，即感测放大阶段，用于放大位线BL和互补位线BLB之间的电压差。
具体地，参考图8，步骤402，基于第二电源V2向第一节点PCS提供高电平，第一电源V1的电源电压大于第二电源V2的电源电压。
更具体地，结合图5，基于第一选择信号，控制将第二电源V2耦合至第一控制晶体管<41>，第一控制晶体管<41>基于上拉控制信号K1导通，将第二电源V2耦合至第一节点PCS，其中，上拉控制信号K1由放大电路所属存储器提供。
在一些实施例中，参考图8，步骤402还包括：基于第二控制电源VK2将第二节点NCS耦合至地线节点GND，第一控制电源VK1的电源电压大于第二控制电源VK2的电源电压。
具体地，结合图5和图6，基于第四选择信号，控制将第二控制电源VK2耦合至第二控制晶体管<42>，第二控制晶体管<42>基于第二控制电源VK2提供的下拉控制信号K2导通，将地线节点GND耦合至第二节点NCS。
在S5阶段，即感测放大阶段末尾，用于读出/写入数据。
需要说明的是，在一些实施例中，仅通过向第一节点PCS提供更大的电源的方案即可优化存储器的性能；在一些实施例中，仅通过基于更大的电源将第二节点NCS耦合至地线节点GND即可优化存储器的性能；在一些实施例中，上述两种控制方法可以配合实施，以进一步优化存储器的性能。
需要说明的是，上述实施例所提供的控制方法中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的控制方法实施例。
本公开又一实施例提供一种存储器，包含上述实施例提供的放大电路，放大电路被配置为进行数据的读写操作，以在保证偏移消除准确性的同时，缩短偏移消除阶段的处理时间，从而优化存储器的性能。
图9为本实施例的存储器的结构示意图，以下结合附图对本实施例提供的存储器作进一步详细说明，具体如下：
参考图9，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2 SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3 SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。
存储器装置可以响应于从例如存储器控制器的外部装置接收的控制命令CMD、地址信号Address，而通过数据线DQ输入/输出数据。存储器装置包括存储器单元阵列10、命令解码器30、控制逻辑40、地址缓冲器20、行解码器21、列解码器22、放大电路50以及数据输入输出电路60。
存储器单元阵列10包括以多行多列排列的矩阵形式提供的多个存储器单元。存储器单元阵列10包括连接至存储器单元的多个字线WL和多个位线BL。多个字线WL可以连接至存储器单元的各行，并且多个位线BL可以连接至存储器单元的各列。
命令解码器30可以解码从例如存储器控制器的外部装置接收的写使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、片选信号/CS等，并且可以允许控制逻辑40产生对应于控制命令CMD的控制信号。
其中，控制命令CMD可以包括激活命令、读取命令、写入命令、预充电命令等。
地址缓冲器20从作为外部装置的存储器控制器接收地址信号Address。地址信号Address包括对存储器单元阵列10的行进行寻址的行地址RA和对存储器单元阵列10的列进行寻址的列地址CA。地址缓冲器120可以将行地址RA发送至行解码器21，以及将列地址CA发送至列解码器22。
行解码器21可以选择连接至存储器单元阵列10的多个字线WL中的任一个。行解码器21可以解码从地址缓冲器120接收到的行地址RA、选择与行地址RA对应的任一字线并激活所选择的字线WL。
列解码器22可以从存储器单元阵列10的多个位线BL中选择预定数量的位线。列解码器22可以解码从地址缓冲器120接收到的列地址CA，并且选择与接收到的列地址CA对应的预定数量的位线BL。
放大电路50连接至存储器单元阵列10的位线BL。放大电路50可以读出多个位线BL中所选择的位线的电压的变化、放大电压的变化并输出放大的电压变化。
数据输入输出电路60可以基于由放大电路50读出和放大的电压通过数据线DQ输出数据。
放大电路50可以从控制逻辑40接收隔离信号ISO和偏移消除信号OC等。放大电路50可以响应于隔离信号ISO和偏移消除信号OC执行偏移消除操作。例如，偏移表示构成放大电路50的半导体装置之间的特性差异，例如不同半导体装置的阈值电压之间的差。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (18)

1.一种放大电路，与位线和互补位线耦合，其特征在于，包括：
感测放大电路，包括读出节点、互补读出节点、第一节点和第二节点，在感测放大阶段和偏移消除阶段，所述第一节点用于接收高电平，所述第二节点用于接收低电平；
隔离电路，与所述读出节点、所述互补读出节点、所述位线和所述互补位线耦合；所述隔离电路被配置为，在感测放大阶段，将所述读出节点耦合至所述位线，并将所述互补读出节点耦合至所述互补位线；
偏移消除电路，与所述读出节点、所述互补读出节点、所述位线和所述互补位线耦合；所述偏移消除电路被配置为，在偏移消除阶段，将所述位线耦合至所述互补读出节点，并将所述互补位线耦合至所述读出节点；
第一电源提供电路，与所述第一节点耦合，包括第一电源和第二电源，所述第一电源的电源电压高于所述第二电源的电源电压；所述第一电源提供电路被配置为，在所述偏移消除阶段，将所述第一电源与所述第一节点耦合，在所述感测放大阶段，将所述第二电源与所述第一节点耦合。
2.根据权利要求1所述的放大电路，其特征在于，所述第一电源提供电路，包括：
第一电源控制电路，与电源节点和所述第一节点耦合；所述第一电源控制电路被配置为，在所述偏移消除阶段和所述感测放大阶段，将所述电源节点与所述第一节点耦合；
第一选择电路，与所述电源节点耦合，包括所述第一电源和所述第二电源；所述第一选择电路被配置为，在所述偏移消除阶段向所述电源节点提供所述第一电源，并在所述感测放大阶段向所述电源节点提供所述第二电源。
3.根据权利要求2所述的放大电路，其特征在于，所述第一电源控制电路包括：
第一控制晶体管，源极或漏极的其中一端子耦合所述电源节点，另一端子耦合所述第一节点；
上拉控制电路，与所述第一控制晶体管的栅极耦合；所述上拉控制电路被配置为，在所述偏移消除阶段和所述感测放大阶段，导通所述第一控制晶体管。
4.根据权利要求2所述的放大电路，其特征在于，所述第一选择电路，包括：
第一控制子电路，被配置为基于第一控制指令提供第一选择信号或第二选择信号；
第一选择子电路，与所述第一控制子电路、所述电源节点和所述第一电源耦合；所述第一选择子电路被配置为，基于所述第一选择信号，向所述电源节点提供所述第一电源；
第二选择子电路，与所述第一控制子电路、所述电源节点和所述第二电源耦合；所述第二选择子电路被配置为，基于所述第二选择信号，向所述电源节点提供所述第二电源。
5.根据权利要求4所述的放大电路，其特征在于，包括：
所述第一选择子电路包括：第一选择晶体管；所述第一选择晶体管源极或漏极中的其中一端子耦合所述第一电源，另一端子耦合所述电源节点，栅极耦合所述第一控制子电路，用于接收所述第一选择信号；
所述第二选择子电路包括：第二选择晶体管；所述第二选择晶体管源极或漏极中的其中一端子耦合所述第二电源，另一端子耦合所述电源节点，栅极耦合所述第一控制子电路，用于为接收所述第二选择信号。
6.根据权利要求1所述的放大电路，其特征在于，还包括：
第二电源控制电路，与地线节点和所述第二节点耦合；
第二选择电路，与所述第二电源控制电路耦合，包括第一控制电源和第二控制电源，所述第一控制电源的电源电压高于所述第二控制电源的电源电压；
所述第二选择电路被配置为，在所述偏移消除阶段，将所述第一控制电源耦合至所述第二电源控制电路，并在所述感测放大阶段，将所述第二控制电源耦合至所述第二电源控制电路；
所述第二电源控制电路被配置为，基于所述第一控制电源或者所述第二控制电源，将所述地线节点与所述第二节点耦合。
7.根据权利要求6所述的放大电路，其特征在于，所述第二电源控制电路，包括：第二控制晶体管，源极或漏极的其中一端子耦合所述第二节点，另一端子耦合所述地线节点，栅极耦合所述第二选择电路。
8.根据权利要求6所述的放大电路，其特征在于，所述第二选择电路，包括：
第二控制子电路，被配置为基于第二控制指令提供第三选择信号或第四选择信号；
第三选择子电路，与所述第二控制子电路、所述第一控制电源和所述第二电源控制电路耦合；所述第三选择子电路被配置为，基于所述第三选择信号，向所述第二电源控制电路提供所述第一控制电源；
第四选择子电路，与所述第二控制子电路、所述第二控制电源和所述第二电源控制电路耦合；所述第四选择子电路被配置为，基于所述第四选择信号，向所述第二电源控制电路提供所述第二控制电源。
9.根据权利要求8所述的放大电路，其特征在于，包括：
所述第三选择子电路包括：第三选择晶体管；所述第三选择晶体管源极或漏极中的其中一端子耦合所述第一控制电源，另一端子耦合所述第二电源控制电路，栅极耦合所述第二控制子电路，用于接收所述第三选择信号；
所述第四选择子电路包括：第四选择晶体管；所述第四选择晶体管源极或漏极中的其中一端子耦合所述第二控制电源，另一端子耦合所述第二电源控制电路，栅极耦合所述第二控制子电路，用于接收所述第四选择信号。
10.根据权利要求1所述的放大电路，其特征在于，所述感测放大电路，包括：
第一P型晶体管，源极或漏极中的其中一端子耦合所述第一节点，另一端子耦合所述互补读出节点，栅极耦合所述读出节点；
第二P型晶体管，源极或漏极中的其中一端子耦合所述第一节点，另一端子耦合所述读出节点，栅极耦合所述互补读出节点；
第一N型晶体管，源极或漏极中的其中一端子耦合所述第二节点，另一端子耦合所述互补读出节点，栅极耦合所述位线；
第二N型晶体管，源极或漏极中的其中一端子耦合所述第二节点，另一端子耦合所述读出节点，栅极耦合所述互补位线；
所述隔离电路，包括：
第一隔离晶体管，源极或漏极中的其中一端子耦合所述位线，另一端子耦合所述读出节点，栅极用于接收隔离信号；所述第一隔离晶体管被配置为，在所述感测放大阶段，基于所述隔离信号导通，将所述读出节点耦合至所述位线；
第二隔离晶体管，源极或漏极中的其中一端子耦合所述互补位线，另一端子耦合所述互补读出节点，栅极用于接收所述隔离信号；所述第二隔离晶体管被配置为，在所述感测放大阶段，基于所述隔离信号导通，将所述互补读出节点耦合至所述互补读出位线。
11.根据权利要求1所述的放大电路，其特征在于，所述偏移消除电路，包括：
第一偏移消除晶体管，源极或漏极中的其中一端子耦合所述位线，另一端子耦合所述互补读出节点，栅极用于接收偏移消除信号；所述第一偏移消除晶体管被配置为，在所述偏移消除阶段，基于所述偏移消除信号导通，将所述互补读出节点耦合至所述位线；
第二偏移消除晶体管，源极或漏极中的其中一端子耦合所述互补位线，另一端子耦合所述读出节点，栅极用于接收所述偏移消除信号；所述第二偏移消除晶体管被配置为，在所述偏移消除阶段，基于所述偏移消除信号导通，将所述读出节点耦合至所述互补位线。
12.根据权利要求1所述的放大电路，其特征在于，还包括：预处理电路，耦合至所述读出节点和所述互补读出节点；
在充电阶段，所述预处理电路耦合所述读出节点或所述互补读出节点中的至少一者，被配置为，基于预充电信号，将所述位线、所述互补位线、所述读出节点和所述互补读出节点预充电至预设电压；
在均衡阶段，所述预处理电路同时耦合所述读出节点和所述互补读出节点，被配置为，基于均衡信号，同步所述读出节点的节点电压和所述互补读出节点的节点电压。
13.根据权利要求12所述的放大电路，其特征在于，所述预处理电路，包括：
充电晶体管，源极或漏极中的其中一端子耦合所述读出节点或所述互补读出节点，另一端子耦合提供所述预设电压的节点，栅极用于接收所述充电信号；
所述充电晶体管被配置为，在所述充电阶段，基于所述充电信号导通，将所述位线、所述互补位线、所述读出节点和所述互补读出节点预充电至预设电压；
均衡晶体管，源极或漏极中的其中一端子耦合所述读出节点，另一端子耦合所述互补读出节点，栅极用于接收所述均衡信号；
所述均衡晶体管被配置为，在所述均衡阶段，基于所述均衡信号导通，同步所述读出节点的节点电压和所述互补读出节点的节点电压。
14.一种控制方法，应用权利要求1～13任一项所述的放大电路，其特征在于，包括：
在偏移消除阶段，基于第一电源向第一节点提供高电平；
在感测放大阶段，基于第二电源向所述第一节点提供高电平；
所述第一电源的电源电压高于所述第二电源的电源电压。
15.根据权利要求14所述的控制方法，其特征在于，包括：
在所述偏移消除阶段，基于第一选择信号，控制将所述第一电源耦合至第一控制晶体管；
在所述感测放大阶段，基于第二选择信号，控制将所述第二电源耦合至所述第一控制晶体管；
在所述偏移消除阶段和所述感测放大阶段，所述第一控制晶体管基于上拉控制电源提供的上拉控制信号导通，将所述第一电源或所述第二电源耦合至所述第一节点。
16.根据权利要求14所述的控制方法，其特征在于，还包括：
在所述偏移消除阶段，基于第一控制电源将第二节点耦合至地线节点；
在所述感测放大阶段，基于第二控制电源将所述第二节点耦合至所述地线节点；
所述第一控制电源的电源电压高于所述第二控制电源的电源电压。
17.根据权利要求16所述的控制方法，其特征在于，包括：
在所述偏移消除阶段，基于第三选择信号，控制将所述第一控制电源耦合至第二控制晶体管；
在所述感测放大阶段，基于第四选择信号，控制将所述第二控制电源耦合至第二控制晶体管；
在所述偏移消除阶段和所述感测放大阶段，所述第二控制晶体管基于所述第一控制电源或所述第二控制电源提供的下拉控制信号导通，将地线节点耦合至所述第二节点。
18.一种存储器，其特征在于，包含如权利要求1～13任一项所述的放大电路，所述放大电路被配置为进行数据的读写操作。
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