JP2011090750A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】階層化されたデータ線間におけるデータ転送を低消費電力で行う。
【解決手段】サブデータ線ＬＩＯとメインデータ線ＭＩＯとの間に設けられたスイッチトランジスタ４１，４２を備え、データを転送する際、スイッチトランジスタ４１，４２を導通状態とするときにはゲート電極にＶＰＰレベルを供給し、スイッチトランジスタ４１，４２を非導通状態とするときにはゲート電極にＶＰＥＲＩレベルを供給する。本発明によれば、スイッチトランジスタ４１，４２を非導通状態とする際、ゲート電極をＶＳＳレベルまで低下させていないことから、ゲート容量の充放電電流を低減することが可能となる。しかも、スイッチトランジスタ４１，４２を導通状態とする際にはＶＰＰレベルを与えていることから、転送後のレベルがしきい値電圧分だけ降下することもない。
【選択図】図３

Description

本発明は半導体装置及びその制御方法に関し、特に、階層データ線構造を有する半導体装置及びその制御方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリは、ワード線及びビット線によって選択される多数のメモリセルを有しており、メモリセルから読み出されたリードデータは、ビット線から種々の信号経路を経由してデータ端子に出力される。通常、ビット線からデータ端子に至る信号経路は階層化されており、異なる階層間にそれぞれ設けられたスイッチ回路を経由してデータの転送が行われる。

一例として、特許文献１の図２には、信号経路がサブデータ線ＬＩＯとメインデータ線ＧＩＯに階層化された例が示されており、サブデータ線ＬＩＯとメインデータ線ＧＩＯはスイッチトランジスタ６１，６２を介して接続されている。スイッチトランジスタ６１，６２はＮチャンネル型のＭＯＳトランジスタであり、そのゲート電極には接続信号ＩＯＳＷが供給されている。したがって、接続信号ＩＯＳＷがハイレベルである場合にはサブデータ線ＬＩＯとメインデータ線ＧＩＯが接続状態となり、接続信号ＩＯＳＷがローレベルである場合にはサブデータ線ＬＩＯとメインデータ線ＧＩＯが切断状態となる。

特開２００４−２３４７０４号公報

しかしながら、特許文献１に記載された半導体装置では、サブデータ線ＬＩＯとメインデータ線ＧＩＯの接続と切断を繰り返す度に、接続信号ＩＯＳＷのレベルがハイレベルとローレベルとの間でフルスイングすることから、スイッチトランジスタ６１，６２のゲート容量の充放電電流が大きいという問題があった。しかも、スイッチトランジスタ６１，６２はＮチャンネル型のＭＯＳトランジスタであることから、ハイレベルの信号を転送する場合、転送後のレベルがしきい値電圧分だけ降下するという問題もあった。

本発明による半導体装置は、サブデータ線とメインデータ線との接続及び非接続を制御することにより第１及び第２の電位間で振幅するデータの転送を行う階層データ線構造を有する半導体装置であって、前記サブデータ線と前記メインデータ線との間に設けられたスイッチトランジスタと、前記データを転送する前に前記サブデータ線又は前記メインデータ線の少なくとも一方を前記第２の電位にプリチャージするプリチャージ回路と、前記スイッチトランジスタの制御電極に与える電位を制御する制御部と、を備え、前記制御部は、前記データを転送する際、前記スイッチトランジスタを導通状態とするときには前記制御電極に前記第２の電位よりも絶対値の大きい第３の電位を供給し、前記スイッチトランジスタを非導通状態とするときには前記制御端子に少なくとも前記第１の電位よりも絶対値が大きく前記スイッチトランジスタが導通状態となる第４の電位よりも絶対値が小さい第５の電位を供給することを特徴とする。

本発明による半導体装置の制御方法は、サブデータ線とメインデータ線との間に接続されたスイッチトランジスタの導通及び非導通を制御することにより、第１及び第２の電位間で振幅するデータの転送を行う階層データ線構造を有する半導体装置の制御方法であって、前記スイッチトランジスタの前記制御電極に前記第２の電位よりも絶対値の大きい第３の電位を供給し、次いで、前記制御端子に少なくとも前記第１の電位よりも絶対値が大きく前記スイッチトランジスタが導通状態となる第４の電位よりも絶対値が小さい第５の電位を供給し、次いで、前記制御電極に第３の電位を供給する、ことを特徴とする。

本発明によれば、データ転送時においてスイッチトランジスタを非導通状態とするときには、第１の電位よりも大きい第５の電位を制御電極に供給していることから、スイッチトランジスタのゲート容量の充放電電流を低減することが可能となる。しかも、データ転送時においてスイッチトランジスタを導通状態とするときには、第２の電位よりも大きい第３の電位を制御電極に供給していることから、転送後のレベルがしきい値電圧分だけ降下することもない。

本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。 メモリセル領域１０の主要部の構成を示す回路図である。 アシストアンプ５０及びスイッチ回路４０の回路図である。 制御部６１の回路図である。 本発明の好ましい実施形態による半導体装置のリード時における動作を説明するためのタイミング図である。 本発明の好ましい実施形態による半導体装置のライト時における動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。本実施形態は、本発明による半導体装置をＤＲＡＭに適用した場合の一例であるが、本発明の適用対象がＤＲＡＭに限られるものではなく、階層データ線構造を備える半導体装置全般に適用可能である。例えば、他の半導体メモリであるＳＲＡＭ、フラッシュメモリ、ＰＲＡＭ、ＭＲＡＭに適用することも可能であるし、ＣＰＵなどのロジック系半導体装置に適用することも可能である。

図１に示す半導体装置は、メモリセル領域１０とメモリセル領域外に位置する周辺回路領域２０を有している。メモリセル領域１０は、Ｘ方向及びＹ方向にマトリクス状にレイアウトされた複数のメモリセルアレイ３０と、Ｘ方向に隣接するメモリセルアレイ３０，３０間に配置されたセンスアンプＳＡ（ＳＡ０，ＳＡ１・・・）及びカラムスイッチＹＳ（ＹＳ０，ＹＳ１・・・）と、Ｙ方向に隣接するメモリセルアレイ３０，３０間に配置されたワードドライバＷＤとを含む。

メモリセルアレイ３０は、ワードドライバＷＤに接続された複数のワード線ＷＬと、センスアンプＳＡに接続された複数のビット線ＢＬＴ，ＢＴＢ（ＢＬＴ０／ＢＴＢ０，ＢＬＴ１／ＢＴＢ１・・・）と、ワード線ＷＬ及びビット線ＢＬＴ又はＢＴＢに接続されたメモリセルＭＣとを含む。

図１に示すように、メモリセル領域１０内にはＹ方向に配線された相補のサブデータ線ＬＩＯＴ，ＬＩＯＢ（ＬＩＯＴ０／ＬＩＯＢ０，ＬＩＯＴ１／ＬＩＯＢ１・・・）が複数設けられている。サブデータ線ＬＩＯＴ，ＬＩＯＢは下層のデータ配線に相当し、カラムスイッチＹＳを介してそれぞれビット線ＢＬＴ，ＢＴＢに接続される。

さらに、メモリセル領域１０内にはＸ方向に配線された相補のメインデータ線ＭＩＯＴ，ＭＩＯＢが設けられている。メインデータ線ＭＩＯＴ，ＭＩＯＢは上層のデータ配線に相当し、スイッチ回路４０を介してそれぞれサブデータ線ＬＩＯＴ，ＬＩＯＢに接続される。

かかる構成により、ビット線ＢＬＴ，ＢＴＢから読み出されたリードデータは、まずカラムスイッチＹＳを介してサブデータ線ＬＩＯＴ，ＬＩＯＢに転送され、さらに、スイッチ回路４０を介してメインデータ線ＭＩＯＴ，ＭＩＯＢに転送される。メインデータ線ＭＩＯＴ，ＭＩＯＢに転送されたリードデータは、周辺回路領域２０に設けられたデータアンプＤＡＭＰによってシングルエンド方式の信号に変換され、最上位のデータ配線であるリードライトバスＲＷＢＳに出力される。

ライトデータの転送経路はこの逆であり、リードライトバスＲＷＢＳに供給されたシングルエンド方式のライトデータがライトバッファＷＢＵＦによって相補の信号に変換され、これがメインデータ線ＭＩＯＴ，ＭＩＯＢ、サブデータ線ＬＩＯＴ，ＬＩＯＢを経由してビット線ＢＬＴ，ＢＴＢに書き込まれる。

また、周辺回路領域２０には、外部電源端子２１より供給される外部電源ＶＤＤを受けて、内部電位ＶＰＥＲＩ及びＶＰＰをそれぞれ生成する内部電源発生回路２２，２３を備えている。これら電位の絶対値の大小関係は、ＶＰＰ＞ＶＤＤ≧ＶＰＥＲＩである。内部電位ＶＰＥＲＩ及びＶＰＰは、それぞれ所定の回路ブロックに供給される。

図２は、メモリセル領域１０の主要部の構成を示す回路図である。

図２に示すように、センスアンプＳＡは、２つのＰチャンネル型のＭＯＳトランジスタと２つのＮチャンネル型のＭＯＳトランジスタがクロスカップルされたフリップフロップ構成を有しており、一方の入出力ノードはビット線ＢＬＴに接続され、他方の入出力ノードはビット線ＢＬＢに接続されている。ビット線ＢＬＴ，ＢＴＢはＸ方向に配線されており、Ｙ方向に配線されたワード線ＷＬとの交点にはメモリセルＭＣが接続されている。メモリセルＭＣは、セルトランジスタＴとセルキャパシタＣが直列接続された構成を有しており、セルトランジスタＴのゲート電極は対応するワード線ＷＬに接続され、セルトランジスタＴのソース／ドレインは対応するビット線ＢＬＴ又はＢＴＢに接続されている。かかる構成により、ロウアドレスに基づいて所定のワード線ＷＬの活性化されると、ビット線ＢＬＴ，ＢＴＢ間に微小な電位差が生じ、これがセンスアンプＳＡによって増幅されることになる。

ビット線ＢＬＴ，ＢＴＢ及びセンスアンプＳＡは、カラムスイッチＹＳを介してサブデータ線ＬＩＯＴ，ＬＩＯＢにそれぞれ接続される。カラムスイッチＹＳはＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極には対応するカラム選択信号ＹＳＷ（ＹＳＷ０，ＹＳＷ１・・・）が供給される。カラム選択信号ＹＳＷは、カラムアドレスに基づき生成される信号であり、一対のサブデータ線ＬＩＯＴ，ＬＩＯＢにつき１つのカラム選択信号ＹＳＷが活性化される。これにより、センスアンプＳＡによって増幅されたリードデータは、カラムスイッチＹＳを介してサブデータ線ＬＩＯＴ，ＬＩＯＢに転送されることになる。

図１に戻って、Ｙ方向に配線されたサブデータ線ＬＩＯＴ，ＬＩＯＢは、いわゆる「クロスエリア」に配置されたアシストアンプ５０及びスイッチ回路４０に接続される。クロスエリアとは、Ｘ方向に延在して設けられたワードドライバＷＤとＹ方向に延在して設けられたセンスアンプＳＡ及びカラムスイッチＹＳとの交点部分を指す。クロスエリアには、ワードドライバＷＤ、センスアンプＳＡ、カラムスイッチＹＳなどが配置されないことから、アシストアンプ５０及びスイッチ回路４０の配置に適している。

図３は、アシストアンプ５０及びスイッチ回路４０の回路図である。

図３に示すように、アシストアンプ５０は、２つのＮチャンネル型であるアシストトランジスタ５１，５２がクロスカップルされた構成を有しており、活性化信号ＣＡＡＥ（ＣＡＡＥ１，ＣＡＡＥ２・・・）によって活性化される。より具体的には、アシストトランジスタ５１のドレイン及びゲート電極がサブデータ線ＬＩＯＴ，ＬＩＯＢにそれぞれ接続され、アシストトランジスタ５２のドレイン及びゲート電極がサブデータ線ＬＩＯＢ，ＬＩＯＴにそれぞれ接続され、アシストトランジスタ５１，５２のソースがＮチャンネル型のＭＯＳトランジスタ５３を介して接地電位ＶＳＳ（第１の電位）に接続されている。活性化信号ＣＡＡＥは、トランジスタ５３のゲート電極に供給される。

かかる構成により、対応する活性化信号ＣＡＡＥがハイレベルになると、アシストアンプ５０はサブデータ線ＬＩＯＴ，ＬＩＯＢのうち、より電位が低い方を接地電位ＶＳＳに駆動する。リード動作時においてアシストアンプ５０が活性化される前の期間においては、サブデータ線ＬＩＯＴ，ＬＩＯＢはセンスアンプＳＡによって駆動されており、これによってサブデータ線ＬＩＯＴ，ＬＩＯＢに生じる電位差がアシストアンプ５０によって増幅されることになる。

一方、スイッチ回路４０は、サブデータ線ＬＩＯＴとメインデータ線ＭＩＯＴとの間に接続されたＮチャンネル型のスイッチトランジスタ４１と、サブデータ線ＬＩＯＢとメインデータ線ＭＩＯＢとの間に接続されたＮチャンネル型のスイッチトランジスタ４２によって構成される。スイッチトランジスタ４１，４２のゲート電極には接続信号ＬＩＯＴＧ（ＬＩＯＴＧ１，ＬＩＯＴＧ２・・・）が共通に供給されており、接続信号ＬＩＯＴＧの電位によって導通又は非導通となる。但し、接続信号ＬＩＯＴＧの電位は２値ではなく３値を取る。その詳細については後述する。

スイッチ回路４０を構成するスイッチトランジスタ４１，４２と、アシストアンプ５０を構成するアシストトランジスタ５１，５２及びトランジスタ５３は、いずれもＮチャンネル型のＭＯＳトランジスタである。本発明においてこれらトランジスタを全てＮチャンネル型とすることは必須でないが、本実施形態ではＮチャンネル型のＭＯＳトランジスタのみを用いていることから、Ｎチャンネル型のＭＯＳトランジスタとＰチャンネル型のＭＯＳトランジスタを分離するための素子分離領域を設ける必要がなく、占有面積を抑えることが可能となる。

また、本実施形態では、アシストアンプ５０を構成するアシストトランジスタ５１，５２のゲート絶縁膜の膜厚よりも、スイッチ回路４０を構成するスイッチトランジスタ４１，４２のゲート絶縁膜の膜厚の方が厚く設計されている。図３において、スイッチトランジスタ４１，４２のゲート電極を太く表示しているのはこれを表すものである。これにより、スイッチトランジスタ４１，４２のゲート−ソース間耐圧は、アシストトランジスタ５１，５２のゲート−ソース間耐圧よりも高められている。このような設計を行っているのは、後述するように、サブデータ線ＬＩＯＴ，ＬＩＯＢを伝送する信号の振幅よりも、接続信号ＬＩＯＴＧの振幅の方が大きいためである。

アシストアンプ５０及びスイッチ回路４０に供給される活性化信号ＣＡＡＥ及び接続信号ＬＩＯＴＧは、図１に示す制御部６１，６２・・・より供給される。図１に示すように、制御部６１，６２・・・はアシストアンプ５０及びスイッチ回路４０ごとに設けられており、どのサブデータ線ＬＩＯＴ，ＬＩＯＢのデータをメインデータ線ＭＩＯＴ，ＭＩＯＢに転送するかは、制御部６１，６２・・・により制御される。制御部６１，６２・・・にはそれぞれ対応する選択信号ＭＳ１，ＭＳ２・・・が入力されており、制御部６１，６２・・・のいずれか一つが活性化される。これにより、いずれか一対のサブデータ線ＬＩＯＴ，ＬＩＯＢのデータがメインデータ線ＭＩＯＴ，ＭＩＯＢに転送されることになる。

図４は制御部６１の回路図である。他の制御部６２，６３・・・の回路構成は、選択信号ＭＳ１の代わりに選択信号ＭＳ２，ＭＳ３・・・が用いられる他は、図４に示す制御部６１の回路構成と同じである。

図４に示すように、制御部６１には活性化信号ＣＡＡＥ、接続信号ＣＬＩＯＴＧ及び選択信号ＭＳ１が入力され、これらに基づいて、活性化信号ＣＡＡＥ１及び接続信号ＬＩＯＴＧ１が生成される。ここで、選択信号ＭＳ１とは、アクティブ（ＡＣＴ）コマンドに応答して活性化されるロウ系の信号であり、対応する行のセンスアンプＳＡ等を活性化するタイミングを示す信号である。また、活性化信号ＣＡＡＥ及び接続信号ＣＬＩＯＴＧは、リード（ＲＥＡＤ）コマンド又はライト（ＷＲＩＴＥ）コマンドに応答して活性化されるカラム系の信号であり、アシストアンプ５０及びスイッチ回路４０の動作タイミングをそれぞれ規定する信号である。

制御部６１の回路構成について具体的に説明すると、活性化信号ＣＡＡＥ及び選択信号ＭＳ１がＮＡＮＤ回路７０に入力され、インバータ列７１を経由したＮＡＮＤ回路７０の出力が活性化信号ＣＡＡＥ１として用いられる。また、接続信号ＣＬＩＯＴＧ及び選択信号ＭＳ１とＮＡＮＤ回路７０の出力は、ＮＡＮＤ回路７２に供給される。ＮＡＮＤ回路７２の出力はレベルシフタ８０に供給され、これによって信号の振幅がＶＰＥＲＩ−ＶＳＳからＶＰＰ−ＶＳＳレベルに拡大される。ここでＶＰＰとＶＰＥＲＩの絶対値の大小関係は、ＶＰＰ＞ＶＰＥＲＩ、好ましくはＶＰＰ＞ＶＰＥＲＩ＋Ｖｔ（Ｖｔはスイッチトランジスタ４１，４２のしきい値電圧）であり、ＶＳＳを第１の電位、ＶＰＥＲＩを第２の電位とした場合、ＶＰＰを第３の電位と呼ぶことがある。レベルシフタ８０の出力は、Ｐチャンネル型のＭＯＳトランジスタ９２のゲート電極に供給される。

一方、接続信号ＣＬＩＯＴＧ及び反転された選択信号ＭＳ１とＮＡＮＤ回路７０の出力は、複合ゲート回路７３に供給される。複合ゲート回路７３の出力はレベルシフタ８１に供給され、これによって信号の振幅がＶＰＥＲＩ−ＶＳＳからＶＰＰ−ＶＳＳレベルに拡大される。レベルシフタ８１の出力は、Ｐチャンネル型のＭＯＳトランジスタ９３のゲート電極に供給される。また、反転された選択信号ＭＳ１は、インバータ列７４を介してＮチャンネル型のＭＯＳトランジスタ９１のゲート電極に供給される。

図４に示すように、トランジスタ９１〜９３のドレインは共通接続されており、該接点から接続信号ＬＩＯＴＧ１が出力される。トランジスタ９１のソースには第１の電位であるＶＳＳが与えられ、トランジスタ９２のソースには第２の電位であるＶＰＥＲＩが与えられ、トランジスタ９３のソースには第３の電位であるＶＰＰが与えられる。

このような回路構成により、活性化信号ＣＡＡＥ及び選択信号ＭＳ１がハイレベルになると、活性化信号ＣＡＡＥ１のレベルは第２の電位であるＶＰＥＲＩに活性化される。その他の場合においては、活性化信号ＣＡＡＥ１のレベルは第１の電位であるＶＳＳに非活性化される。

さらに、接続信号ＣＬＩＯＴＧ及び選択信号ＭＳ１がハイレベルであり、且つ、活性化信号ＣＡＡＥがローレベルである場合には、トランジスタ９２がオンし、接続信号ＬＩＯＴＧ１のレベルは第２の電位であるＶＰＥＲＩに設定される。また、選択信号ＭＳ１がハイレベルであり、且つ、接続信号ＣＬＩＯＴＧがローレベル又は活性化信号ＣＡＡＥがハイレベルである場合には、トランジスタ９３がオンし、接続信号ＬＩＯＴＧ１のレベルは第３の電位であるＶＰＰに設定される。その他の場合においては、接続信号ＬＩＯＴＧ１のレベルは第１の電位であるＶＳＳに非活性化される。

図５は、本実施形態による半導体装置のリード時における動作を説明するためのタイミング図である。

図５に示すように、外部からアクティブ（ＡＣＴ）コマンドが発行されると、これに応答して時刻ｔ１０にて選択信号ＭＳ１がハイレベルに変化する。この時、活性化信号ＣＡＡＥ及び接続信号ＣＬＩＯＴＧはローレベルのままである。これにより、図４に示すトランジスタ９３がオンするため、接続信号ＬＩＯＴＧ１がＶＳＳレベルからＶＰＰレベルに変化する。その結果、図３に示すスイッチ回路４０がオンするため、サブデータ線ＬＩＯＴ，ＬＩＯＢ及びメインデータ線ＭＩＯＴ，ＭＩＯＢは同電位にプリチャージされる。プリチャージレベルは第２の電位であるＶＰＥＲＩであり、データアンプＤＡＭＰ及びライトバッファＷＢＵＦに隣接して設けられたプリチャージ回路６０によってプリチャージが行われる。但し、プリチャージは、サブデータ線ＬＩＯＴ，ＬＩＯＢ側から行っても構わないし、メインデータ線ＭＩＯＴ，ＭＩＯＢ及びサブデータ線ＬＩＯＴ，ＬＩＯＢの両方から行っても構わない。

次に、リード（ＲＥＡＤ）コマンドが発行されると、これに応答して時刻ｔ１１から時刻ｔ１４の期間において接続信号ＣＬＩＯＴＧがハイレベルとなり、時刻ｔ１２から時刻ｔ１５の期間において活性化信号ＣＡＡＥがハイレベルとなる。これにより、時刻ｔ１１〜ｔ１２において、図４に示すトランジスタ９２がオンするため、接続信号ＬＩＯＴＧ１がＶＰＰレベルからＶＰＥＲＩレベルに変化する。その結果、図３に示すスイッチ回路４０がオフするため、サブデータ線ＬＩＯＴ，ＬＩＯＢとメインデータ線ＭＩＯＴ，ＭＩＯＢは一旦切断される。この間にカラム選択信号ＹＳＷ０が活性化し、センスアンプＳＡによって増幅されたビット線ＢＬＴ，ＢＴＢの電位がサブデータ線ＬＩＯＴ，ＬＩＯＢに転送される。この時、スイッチ回路４０がオフしていることから、センスアンプＳＡが駆動すべき負荷は小さく、サブデータ線ＬＩＯＴ，ＬＩＯＢの電位は速やかに変化する。ここで、時刻ｔ１１においてサブデータ線ＬＩＯＴ，ＬＩＯＢの電位が低下しているのは、センスアンプＳＡの駆動電圧（ＶＢＬ）がＶＰＥＲＩよりもやや低いためである。

そして、時刻ｔ１２になると、図４に示すトランジスタ９３がオンするため、接続信号ＬＩＯＴＧ１は再びＶＰＰレベルとなる。これにより、図３に示すスイッチ回路４０がオンするため、サブデータ線ＬＩＯＴ，ＬＩＯＢとメインデータ線ＭＩＯＴ，ＭＩＯＢは再接続される。その結果、サブデータ線ＬＩＯＴ，ＬＩＯＢ上のリードデータがメインデータ線ＭＩＯＴ，ＭＩＯＢに転送される。この動作と同時に、或いはこの動作に先行して、活性化信号ＣＡＡＥ１がハイレベルとなり、図３に示すアシストアンプ５０が活性化する。これにより、サブデータ線ＬＩＯＴ，ＬＩＯＢ及びメインデータ線ＭＩＯＴ，ＭＩＯＢの電位変化が加速する。アシストアンプ５０が活性化は、接続信号ＬＩＯＴＧ１のＶＰＰレベルへの変化タイミングよりもやや先行するよう、タイミングを微調整することが好ましい。これによれば、サブデータ線ＬＩＯＴ，ＬＩＯＢ上のリードデータの増幅量が拡大された後に再接続が行われることから、データの反転を効果的に防止することが可能となる。

そして、メインデータ線ＭＩＯＴ，ＭＩＯＢに十分な電位差が生じる時刻ｔ１３にてデータイネーブル信号ＤＥがハイレベルとなり、データアンプＤＡＭＰが活性化する。これにより、リードライトバスＲＷＢＳにリードデータが出力される。

その後、時刻ｔ１６にてデータイネーブル信号ＤＥ及びカラム選択信号ＹＳＷ０がローレベルに戻り、時刻ｔ１７にて選択信号ＭＳ１がローレベルに戻る。これにより、図４に示すトランジスタ９１がオンするため、接続信号ＬＩＯＴＧ１がＶＳＳレベルからＶＳＳレベルに変化し、一連のリード動作を完了する。

このように本実施形態のリード動作においては、ビット線ＢＬＴ，ＢＴＢからサブデータ線ＬＩＯＴ，ＬＩＯＢにリードデータを転送する際、接続信号ＬＩＯＴＧのレベルを一旦ＶＰＥＲＩに低下させることによりスイッチ回路４０をオフさせていることから、カラムスイッチＹＳの接続時において容量の大きいメインデータ線ＭＩＯＴ，ＭＩＯＢが切り離される。これにより、データの消失や反転が防止されるとともに、速やかなデータ転送が可能となる。

しかも、スイッチ回路４０をオフさせる際、接続信号ＬＩＯＴＧをＶＳＳレベルまで低下させるのではなく、ＶＰＥＲＩレベルにとどめていることから、スイッチトランジスタ４１，４２のゲート容量の充放電電流を抑制することも可能となる。さらに、スイッチ回路４０をオンさせる際、接続信号ＬＩＯＴＧをＶＰＰレベルに設定していることから、スイッチ回路４０による電圧降下が発生することもない。

尚、本実施形態では、時刻ｔ１１〜ｔ１２において接続信号ＬＩＯＴＧ１をＶＰＥＲＩレベルに設定しているが、本発明がこれに限定されるものではなく、サブデータ線ＬＩＯＴ，ＬＩＯＢのうちいずれか電位の低い方のレベルをＶＬとした場合、接続信号ＬＩＯＴＧ１のレベルは、
ＶＳＳ＜Ｖｇ＜ＶＬ＋Ｖｔ
を満たす電位Ｖｇに設定すれば足りる。ここで、ＶＬ＋Ｖｔは、スイッチトランジスタ４１，４２が導通状態となる電位（第４の電位）であり、これよりも絶対値が小さい電位（第５の電位）であり、かつ、ＶＳＳレベル（第１の電位）よりも高い電位であればよい。

図６は、本実施形態による半導体装置のライト時における動作を説明するためのタイミング図である。

図６に示すように、ライト動作時においては、時刻ｔ２３〜ｔ２４において活性化信号ＣＡＡＥがハイレベルとなるが、接続信号ＣＬＩＯＴＧについてはローレベルに固定される。このため、接続信号ＬＩＯＴＧ１は、時刻ｔ２０〜時刻ｔ２６までＶＰＰレベルに固定される。

この間、時刻ｔ２１〜ｔ２５においてライトイネーブル信号ＷＥがハイレベルとなり、これによってライトバッファＷＢＵＦが活性化する。これにより、リードライトバスＲＷＢＳに供給されたライトデータがメインデータ線ＭＩＯＴ，ＭＩＯＢに転送され、メインデータ線ＭＩＯＴ，ＭＩＯＢの一方がＶＰＥＲＩレベル、他方がＶＳＳレベルにフルスイングする。かかるライトデータは、サブデータ線ＬＩＯＴ，ＬＩＯＢに転送される。そして、やや遅れて時刻ｔ２２にカラム選択信号ＹＳＷ０が活性化し、サブデータ線ＬＩＯＴ，ＬＩＯＢからビット線ＢＬＴ，ＢＴＢへの転送が行われる。その後、時刻ｔ２３〜ｔ２４において活性化信号ＣＡＡＥがハイレベルとなることから、アシストアンプ５０が活性化し、サブデータ線ＬＩＯＴ，ＬＩＯＢの一方が急速にＶＳＳレベルに駆動される。つまり、サブデータ線ＬＩＯＴ，ＬＩＯＢの一方がＶＰＥＲＩレベル、他方がＶＳＳレベルにフルスイングする。

このように、本実施形態では、ライト動作時においてもアシストアンプ５０が活性化することから、サブデータ線ＬＩＯＴ，ＬＩＯＢを速やかにフルスイングさせることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、ＶＰＥＲＩ−ＶＳＳの振幅を有するサブデータ線ＬＩＯＴ，ＬＩＯＢに対し、アクセス前にＶＰＥＲＩレベルにプリチャージするとともに、アシストアンプ５０を用いて一方をＶＳＳレベルに駆動しているが、これとは逆に、アクセス前にＶＳＳレベルにプリチャージするとともに、アシストアンプを用いて一方をＶＰＥＲＩレベルに駆動しても構わない。この場合には、アシストアンプ及びスイッチ回路を構成するトランジスタをＰチャンネル型とすればよい。但し、Ｎチャンネル型の方がＰチャンネル型よりも単位面積当たりの電流供給能力が高いことから、本実施形態による方式の方が回路規模を小さく抑える上で有利である。

また、本発明においてアシストアンプを設けることは必須でなく、これを省略しても構わない。さらに、本発明においてサブデータ線及びメインデータ線が相補のデータ配線である必要はなく、シングルエンド型のデータ配線であっても構わない。さらに、使用するトランジスタはＭＯＳトランジスタである必要はなく、他の種類のトランジスタであっても構わない。

１０ メモリセル領域
２０ 周辺回路領域
２１ 外部電源端子
２２，２３ 内部電源発生回路
３０ メモリセルアレイ
４０ スイッチ回路
４１，４２ スイッチトランジスタ
５０ アシストアンプ
５１，５２ アシストトランジスタ
６０ プリチャージ回路
６１，６２・・・ 制御部
８０，８１ レベルシフタ
ＬＩＯＴ，ＬＩＯＢ サブデータ線
ＭＩＯＢ，ＭＩＯＴ メインデータ線
ＳＡ センスアンプ
ＤＡＭＰ データアンプ
ＷＢＵＦ ライトバッファ
ＷＤ ワードドライバ
ＹＳ カラムスイッチ

Claims (19)

1. サブデータ線とメインデータ線との接続及び非接続を制御することにより第１及び第２の電位間で振幅するデータの転送を行う階層データ線構造を有する半導体装置であって、
   前記サブデータ線と前記メインデータ線との間に設けられたスイッチトランジスタと、
   前記データを転送する前に前記サブデータ線又は前記メインデータ線の少なくとも一方を前記第２の電位にプリチャージするプリチャージ回路と、
   前記スイッチトランジスタの制御電極に与える電位を制御する制御部と、を備え、
   前記制御部は、前記データを転送する際、前記スイッチトランジスタを導通状態とするときには前記制御電極に前記第２の電位よりも絶対値の大きい第３の電位を供給し、前記スイッチトランジスタを非導通状態とするときには前記制御端子に少なくとも前記第１の電位よりも絶対値が大きく前記スイッチトランジスタが導通状態となる第４の電位よりも絶対値が小さい第５の電位を供給することを特徴とする半導体装置。
2. 前記サブデータ線の電位を前記第１の電位に駆動するアシストアンプをさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記アシストアンプを構成するアシストトランジスタ及び前記スイッチトランジスタは、互いに導電型が同じであることを特徴とする請求項２に記載の半導体装置。
4. 前記アシストトランジスタ及び前記スイッチトランジスタは、いずれもＮチャンネル型のＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体装置。
5. 前記アシストトランジスタのゲート絶縁膜の膜厚よりも、前記スイッチトランジスタのゲート絶縁膜の膜厚の方が厚いことを特徴とする請求項４に記載の半導体装置。
6. 外部電源が供給される外部電源端子と、前記外部電源を受け前記第２の電位を生成する第１の内部電源発生回路と、前記外部電源を受け前記第３の電位を生成する第２の内部電源発生回路とをさらに備え、前記第２の電位は前記外部電源の電位以下であり、前記第３の電位は前記外部電源の電位より大きいことを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
7. 前記第２の電位と前記第５の電位が等しいことを特徴とする請求項５に記載の半導体装置。
8. マトリクス状にレイアウトされた複数のメモリセルアレイと、
   第１の方向に隣接するメモリセルアレイ間に配置されたセンスアンプ及びカラムスイッチと、
   第２の方向に隣接するメモリセルアレイ間に配置されたワードドライバと、をさらに備え、
   前記メモリセルアレイは、前記ワードドライバに接続されたワード線と、前記センスアンプに接続されたビット線と、前記ワード線及び前記ビット線に接続されたメモリセルとを含み、
   前記カラムスイッチは、前記センスアンプと前記サブデータ線との間に接続されていることを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
9. 前記サブデータ線は、前記第２の方向に沿って配線されていることを特徴とする請求項８に記載の半導体装置。
10. 前記メインデータ線は、前記第１の方向に沿って配線されていることを特徴とする請求項９に記載の半導体装置。
11. 前記スイッチトランジスタ及び前記アシストアンプは、第１の方向に延在して設けられた前記ワードドライバと第２の方向に延在して設けられた前記センスアンプ及びカラムスイッチとの交点に配置されていることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
12. 前記メインデータ線を駆動するデータアンプ回路をさらに備え、前記データアンプと前記プリチャージ回路は、前記メモリセルアレイ、前記センスアンプ、前記カラムスイッチ及び前記ワードドライバが設けられたメモリセル領域の外部において互いに隣接して配置されていることを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置。
13. 前記サブデータ線から前記メインデータ線に前記データを転送する場合、前記制御部は、第１の期間においては前記制御電極に前記第５の電位を供給し、前記第１の期間に続く第２の期間においては前記制御電極に前記第３の電位を供給することを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
14. 前記カラムスイッチは、前記第１の期間において非導通状態から導通状態に変化することを特徴とする請求項１３に記載の半導体装置。
15. 前記アシストアンプは、前記第１の期間において非活性状態から活性状態に変化することを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記制御部は、前記第１の期間の直前である第３の期間においては前記制御電極に前記第３の電位を供給することを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
17. 前記制御部は、前記第３の期間の直前及び第２の期間の直後においては前記制御電極に前記第１の電位を供給することを特徴とする請求項１６に記載の半導体装置。
18. 前記メインデータ線から前記サブデータ線に前記データを転送する場合、前記制御部は、前記制御電極に供給する電位を前記第３の電位に固定することを特徴とする請求項８乃至１７のいずれか一項に記載の半導体装置。
19. サブデータ線とメインデータ線との間に接続されたスイッチトランジスタの導通及び非導通を制御することにより、第１及び第２の電位間で振幅するデータの転送を行う階層データ線構造を有する半導体装置の制御方法であって、
    前記スイッチトランジスタの前記制御電極に前記第２の電位よりも絶対値の大きい第３の電位を供給し、
    次いで、前記制御端子に少なくとも前記第１の電位よりも絶対値が大きく前記スイッチトランジスタが導通状態となる第４の電位よりも絶対値が小さい第５の電位を供給し、
    次いで、前記制御電極に第３の電位を供給する、ことを特徴とする半導体装置の制御方法。

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