JP2012027983A - 半導体装置 - Google Patents

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Abstract

【課題】センスアンプから伝送回路を介して増幅回路に信号を伝送するときに十分な振幅を確保し、高速動作及びマージンの向上を実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、センスアンプ２０と、リードアンプ２１と、フローティングボディ型のトランジスタＱＦとを備えるとともに、その間の伝送回路を構成するローカル入出力線ＬＩＯ、メイン入出力線ＭＩＯ、スイッチであるトランジスタＱ１０、Ｑ１２、Ｑ１４及びプリチャージ回路であるトランジスタＱ１１、Ｑ１３を備えて構成される。トランジスタＱＦは、ゲートが入力ノードＮ１に接続され、ソース・ドレインに制御信号ＣＦが印加されている。リードアンプ２１の増幅動作時に、制御信号ＣＦが、トランジスタＱＦのゲート容量を低く保つ第１の電圧レベルから、トランジスタＱＦのゲート容量を増加方向に導く第２の電圧レベルに遷移するように制御される。
【選択図】図２

Description

本発明は、メモリセルの読み出し信号を増幅するセンスアンプと、センスアンプの出力信号を増幅するリードアンプとを備えた半導体装置に関する。
近年、ＤＲＡＭ等の半導体装置の微細化と大容量化に伴い、メモリセルアレイ内に膨大な数のビット線を配置する必要があることから、ビット線に接続されるセンスアンプの回路規模も大きくなる傾向にある。そのため、従来の差動型のセンスアンプに代え、シングルエンド型のセンスアンプを配置することにより回路規模を縮小可能な構成が提案されている（例えば、特許文献１参照）。通常、センスアンプにより増幅された信号は、ローカル入出力線やメイン入出力線などのＩＯ構成を経由してリードアンプに伝送される。上述したように、ＤＲＡＭにおいてシングルエンド型のセンスアンプを採用する場合は、センスアンプの後段のＩＯ構成やリードアンプについてもシングルエンド型とすることが望ましい。このように、センスアンプと後段の回路を含めてシングルエンド型で構成すれば、ＤＲＡＭの回路規模を縮小する効果がある。
特開２０１０−５５７２９号公報
ＤＲＡＭにおいて上記のリードアンプをシングルエンド型で構成する場合は、差動型で入力される参照電位を用いることができないので、センスアンプから入出力線を経由してデータをリードアンプに伝送するときに十分な振幅を確保する必要がある。この場合、リードアンプの入力ノードに例えば補助容量を接続し、補助容量を介した電荷転送により、入出力線の振幅を拡大して電位変化の大きい信号をリードアンプに転送し、転送された信号をリードアンプで増幅することができる。しかしながら、上記の補助容量として一般的なＭＯＳトランジスタを用いることを想定すると、ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓが閾値電圧の近傍領域にない限りゲート容量が増大する特性を持つ。そのため、リードアンプの増幅動作に先立って、入力ノードにはＭＯＳトランジスタのゲート容量が見えるため、その影響で伝送信号の振幅の減少を招く結果、リードアンプの動作マージンが小さくなる。このように、入出力線とリードアンプをシングルエンド型で構成する場合、ＭＯＳトランジスタの特性に制約されない補助容量により、伝送信号の十分な振幅を確保して動作マージンの向上を実現することが課題となっていた。
上記課題を解決するために、本発明の半導体装置は、メモリセルからビット線に読み出される信号を増幅するセンスアンプと、前記センスアンプにより増幅された信号を伝送する伝送回路と、前記伝送回路を介して伝送された信号を増幅する増幅回路と、ゲートが前記増幅回路の入力ノードに接続され、ソース及びドレインの一方又は両方に第１の制御信号が印加され、前記ソース及び前記ドレインの間のボディが電気的に浮いた状態であるフローティングボディ型の第１のトランジスタとを備えて構成される。本発明の半導体装置においては、前記増幅回路の増幅動作時に、前記第１の制御信号を、前記第１のトランジスタのゲート容量を低く保つ第１の電圧レベルから、前記ゲート容量を増加方向に導く第２の電圧レベルに遷移させる制御が行われる。
本発明の半導体装置によれば、センスアンプで増幅された信号が伝送回路を経て増幅回路の入力ノードに伝送されたとき、フローティングボディ型の第１のトランジスタに供給される第１の制御信号は、第１の電圧レベルに設定された状態から増幅動作時に第２の電圧レベルに推移するように制御される。このとき、第１のトランジスタが補助容量として機能し、最初は第１のトランジスタのゲート容量が非常に小さいのに対し、第２の電圧レベルに推移後にはゲート容量が増加して入力ノードの電位変化をブーストする。よって、第１の制御信号が第１の電圧レベルに設定される初期時点では、フローティングボディ型の第１のトランジスタのゲート容量を見えない状態にでき、例えば、プレーナ型を用いる場合に比べて信号変化の高速化が可能であり、増幅回路の動作マージンを大きくすることができる。
本発明は多様な構成に対して適用可能であるが、例えば、上記伝送回路を、第１のスイッチ、第１の入出力線、第２のスイッチ、第２の入出力線、第３のスイッチの順に接続する構成に対し適用可能である。このような構成は、半導体装置としてのＤＲＡＭにおいて一般的に採用されるものである。特に本発明は、センスアンプと、伝送回路と、増幅回路の全てをシングルエンド型の構成とする場合に適している。
以上述べたように本発明によれば、半導体装置においてセンスアンプと伝送回路と増幅回路とを含む構成のうち、増幅回路の入力ノードにフローティングボディ型の第１トランジスタを接続して補助容量として用い、ＣＶ特性において第１のトランジスタのゲート容量が見えない領域を有効に活用することで、入力ノードにおける信号の振幅を拡大し、増幅タイミングを早めて高速動作を実現することができる。また、第１のトランジスタで得られる信号の差電位の分だけ、センスアンプのサイズを相対的に小さくすることができ、チップ面積の小型化を図ることができる。
第１実施形態のＤＲＡＭのうちメモリセルアレイ及びカラム系回路の概略の構成を示すブロック図である。 第１実施形態のＤＲＡＭのうちカラム系回路を構成する部分の具体的な回路構成を示す図である。 図２のセンスアンプの具体的な回路構成例を示す図である。 フローティングボディ型のＭＯＳトランジスタを用いる場合のＣＶ特性について説明する図である。 第１実施形態のＤＡＲＭにおける読み出し動作時の動作波形を示す図である。 第２実施形態のＤＲＡＭのうちカラム系回路を構成する部分の具体的な回路構成を示す図である。 第２実施形態のＤＡＲＭにおける読み出し動作時の動作波形を示す図である。 ＳＯＩ構造を用いたＭＯＳトランジスタの構造例を示す図である。 ＦｉｎＦＥＴ構造を用いたＭＯＳトランジスタの構造例を示す図である。 ピラー状の構造を用いたＭＯＳトランジスタの構造例を示す図である。
以下、本発明の好ましい実施形態について説明する。以下では、本発明を適用した半導体装置の２つの実施形態についてそれぞれ添付図面を参照しながら詳しく説明する。以下の各実施形態においては、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用する場合を説明する。
［第１実施形態］
以下、本発明の第１実施形態について説明する。図１は、第１実施形態のＤＲＡＭのうち、主にメモリセルアレイ及びカラム系回路の概略の構成をブロック図で示している。図１のブロック図においては、複数のメモリセルアレイ１０と、各々のメモリセルアレイ１０に付随するセンスアンプ列１１、ワードドライバ１２、所定数のカラム選択回路１３、スイッチ回路１４、アレイ制御回路１５が設けられている。また、カラム系回路の全体に付随するカラムデコーダ１６、スイッチ回路１７、カラム制御回路１８、リードアンプ列１９が設けられている。各々のメモリセルアレイ１０はセンスアンプ列１１と一体となって、ＤＲＡＭのレイアウトにおいてビット線方向に並んで配置される。
各々のメモリセルアレイ１０には、複数のワード線ＷＬと、これに直交する複数のビット線ＢＬが配置され、これらの交点に多数のメモリセルＭＣが形成されている。各々のビット線ＢＬは、センスアンプ列１１に含まれる各々のセンスアンプに接続される。メモセルアレイ１０において選択されたワード線ＷＬは、ワードドライバ１２により駆動され、対応するメモリセルＭＣからビット線ＢＬに信号が読み出される。そして、ビット線ＢＬに接続されるセンスアンプは、読み出された信号を増幅して保持する。
カラム選択回路１３は、カラムデコーダ１６（図１の右端）から供給されるカラム選択信号ＹＳに応じて、ビット線ＢＬとローカル入出力線ＬＩＯとの間の接続を制御する。カラムデコーダ１６は、複数のメモリセルアレイ１０の一端に配置され、所定数のカラム選択信号ＹＳの中からＹアドレスのデコード結果に対応する１本のカラム選択信号ＹＳを活性化する。図１の例では、各々のメモリセルアレイ１０に対応して、４本のローカル入出力線ＬＩＯ（ＬＩＯ０〜ＬＩＯ３）が並列して配置されている。よって、各々のカラム選択回路１３に、４本のビット線ＢＬと４本ローカル入出力線ＬＩＯが接続される構成になっている。
スイッチ回路１４は、アレイ制御回路１５から供給されるゲート制御信号Ｇ１に応じて、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間の接続を制御する。図１の例では、スイッチ回路１４は、４本のローカル入出力線ＬＩＯ（ＬＩＯ０〜ＬＩＯ３）と４本のメイン入出力線ＭＩＯ（ＭＩＯ０〜ＭＩＯ３）との間の接続を制御する。図１に示すように、複数のメモリセルアレイ１０に対応する複数のローカル入出力線ＬＩＯは、複数のスイッチ回路１４を経由して共通のメイン入出力線ＭＩＯに接続されている。
なお、図１では、４本のローカル入出力線ＬＩＯ（ＬＩＯ０〜ＬＩＯ３）及び４本のメイン入出力線ＭＩＯ（ＭＩＯ０〜ＭＩＯ３）が存在する場合を示しているが、これらの本数は４本に限られず所定数を設けることができる。
スイッチ回路１７は、カラム制御回路１８から供給されるゲート制御信号Ｇ２に応じて、メイン入出力線ＭＩＯとリードアンプ列１９との間の接続を制御する。リードアンプ列１９は、各々のローカル入出力線ＬＩＯと各々のメイン入出力線ＭＩＯとを伝送される信号を増幅する複数のリードアンプを含んでいる。
次に、第１実施形態のＤＲＡＭにおいて、図１のカラム系回路のうち読み出し動作に関連する回路部分の具体的な回路構成について図２を参照して説明する。図２に示す回路部分には、図１のセンスアンプ列１１の１つのセンスアンプ２０と、このセンスアンプ２０から順次接続される１本のローカル入出力線ＬＩＯ（本発明の第１の入出力線）及び１本のメイン入出力線ＭＩＯ（本発明の第２の入出力線）と、その範囲内のカラム選択回路１３、スイッチ回路１４、１７の各スイッチと、リードアンプ列１９の１つのリードアンプ２１のそれぞれに対応する回路部分を含んでいる。
まず、センスアンプ２０は、選択されたメモリセルＭＣ（図１）からビット線ＢＬに読み出される信号を増幅し、増幅された信号をノードＮ０に出力する。ここで、図３に示すように、センスアンプ２０は、３個のＰＭＯＳ型のトランジスタＱ２０、Ｑ２３、Ｑ２５と７個のＮＭＯＳ型のトランジスタＱ２１、Ｑ２２、Ｑ２４、Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９を含むシングルエンド型の回路構成を有する。トランジスタＱ２０は、ゲートに印加される制御信号ＰＣＳに応じて、ビット線ＢＬを内部電源電圧ＶＰＥＲＩにプリチャージする。トランジスタＱ２１は、ゲートに印加される制御信号Ｓａに応じて、ビット線ＢＬとノードＮａとの間の接続を制御する。また、トランジスタＱ２２は、ゲートに印加される制御信号Ｓｂに応じて、ビット線ＢＬとノードＮｂとの間の接続を制御する。
トランジスタＱ２３、Ｑ２４、Ｑ２５、Ｑ２６はラッチ回路を構成し、ビット線ＢＬの信号電圧を２値で判定してラッチする。１対のトランジスタＱ２３、Ｑ２４はノードＮａを入力とするインバータを構成し、１対のトランジスタＱ２５、Ｑ２６はノードＮｂを入力とするインバータを構成し、これら２つのインバータの入出力が互いにクロスカップルされている。ノードＮａとノードＮ０の間には、書き込み動作用のトランジスタＱ２７が接続され、そのゲートにライトイネーブル信号ＷＥが入力される。また、ノードＮ０とグランド電位ＶＳＳＳＡの間には、読み出し動作用の２つのトランジスタＱ２８、Ｑ２９が直列接続されている。トランジスタＱ２８のゲートはノードＮｂに接続され、トランジスタＱ２９のゲートにはリードイネーブル信号ＲＥが印加されている。
図２に戻って、ＮＭＯＳ型のトランジスタＱ１０は、カラム選択回路１３に含まれるスイッチ（本発明の第１のスイッチ）であり、センスアンプ２０の出力ノードであるノードＮ０とローカル入出力線ＬＩＯとの間の接続を制御する。トランジスタＱ１０は、ゲートに印加されるカラム選択信号ＹＳに応じて制御され、カラム選択信号ＹＳがハイのときにノードＮ０とローカル入出力線ＬＩＯが接続される。ＮＭＯＳ型のトランジスタＱ１１は、ローカル入出力線ＬＩＯをプリチャージ電圧ＶＢＬＰにプリチャージする（本発明の第２のプリチャージ回路）。トランジスタＱ１１は、ゲートに印加される制御信号ＰＣＬに応じて制御され、制御信号ＰＣＬがハイのときにローカル入出力線ＬＩＯがプリチャージ電圧ＶＢＬＰにプリチャージされる。ＮＭＯＳ型のトランジスタＱ１２は、スイッチ回路１４に含まれるスイッチ（本発明の第２のスイッチ）であり、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間の接続を制御する。トランジスタＱ１２は、ゲートに印加されるゲート制御信号Ｇ１に応じて制御され、ゲート制御信号Ｇ１が所定の電位に制御されたときにローカル入出力線ＬＩＯとメイン入出力線ＭＩＯが接続される。
ＮＭＯＳ型のトランジスタＱ１３は、メイン入出力線ＭＩＯをプリチャージ電圧ＶＢＬＰにプリチャージする（本発明の第３のプリチャージ回路）。トランジスタＱ１３は、ゲートに印加される制御信号ＰＣＭに応じて制御され、制御信号ＰＣＭがハイのときにメイン入出力線ＭＩＯがプリチャージ電圧ＶＢＬＰにプリチャージされる。ＮＭＯＳ型のトランジスタＱ１４は、スイッチ回路１７に含まれるスイッチ（本発明の第３のスイッチ）であり、メイン入出力線ＭＩＯとリードアンプ２１の入力ノードであるノードＮ１との間の接続を制御する。トランジスタＱ１４は、ゲートに印加されるゲート制御信号Ｇ２に応じて制御され、ゲート制御信号Ｇ２が所定の電位に制御されたときにメイン入出力線ＭＩＯとノードＮ１が接続される。
なお、ローカル入出力線ＬＩＯ及びメイン入出力線ＭＩＯは、スイッチ群であるトランジスタＱ１０、Ｑ１２、Ｑ１４と相まって、本発明の伝送回路を構成する。
ＮＭＯＳ型のトランジスタＱＦ（本発明の第１のトランジスタ）は、ゲートがリードアンプ２１のノードＮ１に接続され、ソース及びドレインには制御信号ＣＦ（本発明の第１の制御信号）が共通に印加されたフローティングボディ型のトランジスタである。すなわち、トランジスタＱＦは、基板上に絶縁膜を挟んでボディがフローティング状態となるフローティングボディ構造を有し、ゲート及びソース・ドレインの電位関係に応じてゲート容量を制御可能な補助容量として機能する。第１実施形態では、リードアンプ２１のノードＮ１にフローティングボディ型のトランジスタＱＦを接続することで、補助容量のカップリングによってリードアンプ２１への入力信号に対して十分な振幅を付与するものであるが、具体的な動作については後述する。
なお、図２では、トランジスタＱＦのソース及びドレインに共通の制御信号ＣＦを印加する接続形態を示しているが、トランジスタＱＦのソース及びドレインのいずれか一方のみに制御信号ＣＦを印加する接続形態としてもよい。
リードアンプ２１（本発明の増幅回路）は、トランジスタＱ１５〜Ｑ１８とラッチ回路Ｌにより構成される。ノードＮ２とグランド電位ＶＳＳの間に直列接続された２つのトランジスタＱ１６、Ｑ１７は、リードアンプ２１の増幅動作を担っている。トランジスタＱ１６（本発明の第２のトランジスタ）のゲートはノードＮ１に接続され、トランジスタＱ１７（本発明の第３のトランジスタ）のゲートにはラッチ制御信号ＬＴＣが印加される。ノードＮ１からリードアンプ２１に入力された信号はトランジスタＱ１６により増幅され、トランジスタＱ１６のドレイン電流がトランジスタＱ１７を介して流れることでノードＮ２に信号が伝送される。ノードＮ１の電位に応じてトランジスタＱ１６がオンしたとき、ラッチ制御信号ＬＴＣをハイに制御すると、ノードＮ１の信号がノードＮ２に伝送される。ノードＮ２はラッチ回路Ｌの入力端子と直結され、ラッチ回路ＬでラッチされたデータＲＤが出力端子から反転出力される。
一方、ＰＭＯＳ型のトランジスタＱ１５は、ノードＮ１を内部電源電圧ＶＰＥＲＩにプリチャージする（本発明の第１のプリチャージ回路）。トランジスタＱ１５は、ゲートに印加される制御信号ＰＣ１に応じて制御され、制御信号ＰＣ１がローのときにノードＮ１が内部電源電圧ＶＰＥＲＩにプリチャージされる。ＰＭＯＳ型のトランジスタＱ１８は、リードアンプ２１内のノードＮ２を内部電源電圧ＶＰＥＲＩにプリチャージする。トランジスタＱ１８は、ゲートに印加される制御信号ＰＣ２に応じて制御され、制御信号ＰＣ２がローのときにノードＮ２が内部電源電圧ＶＰＥＲＩにプリチャージされる。
次に、図２のノードＮ１の補助容量として用いられるフローティングボディ型のトランジスタＱＦの特性について説明する。図４は、一般的なフローティングボディ型のトランジスタにおけるＣＶ特性（ゲート・ソース間電圧とゲート容量の関係）の一例を表すグラフである。図４では、他の構造のＮＭＯＳトランジスタの特性との比較のため、フローティングボディ型のトランジスタのＣＶ特性に重ねて、プレーナ型のトランジスタのＣＶ特性を示している。図４では、横軸のゲート・ソース間電圧Ｖｇｓ（以下、単にＶｇｓと呼ぶ）は中央の閾値電圧Ｖｔ（＝０．３Ｖ）が基準となっている。なお、横軸に示すＶｇｓの電圧値は一例であって適宜に調整することができる。
図４に示すように、Ｖｇｓが閾値電圧Ｖｔを上回る領域では、フローティングボディ型トランジスタとプレーナ型トランジスタのそれぞれのゲート容量はほぼ等しくなり、Ｖｇｓの増加に伴い、ゲート容量が所定レベルに達するまで急激に増加している。これは、Ｖｇｓが閾値電圧Ｖｔを上回る領域では、フローティングボディ型とプレーナ型のそれぞれのゲート容量においてＭＯＳトランジスタの反転層との間の容量が支配的となるためである。
これに対し、Ｖｇｓが閾値電圧Ｖｔ以下である領域では、フローティングボディ型トランジスタとプレーナ型トランジスタではゲート容量の変化が異なっている。すなわち、図４に示すように、フローティングボディ型のトランジスタにおいてＶｇｓが閾値電圧Ｖｔ以下となる領域Ｒ１においては、ソースとドレインの間のボディがフローティング状態を保つので基板との間の容量が見えず、ゲート容量がほぼ０となる。一方、プレーナ型のトランジスタにおいては、Ｖｇｓが閾値電圧Ｖｔとなる近辺でゲート容量が減少するが、それよりＶｇｓが低下する領域では、基板との間の容量の影響が大きくなり、ゲート容量が増加していく。
図２の回路において、リードアンプ２１の入力ノードであるノードＮ１の信号を増加方向にアシストするには、フローティングボディ型のトランジスタＱＦの特性を図４の左側から右側に遷移させることで、ゲート容量を増加方向に制御して電荷転送を生じさせる必要がある。このように制御するには、図２のトランジスタＱＦのソース及びドレインに印加される制御信号ＣＦを、高電位から低電位へと遷移させる必要がある。一方、同じ制御をプレーナ型トランジスタに対して適用したとしても、図４の左側の領域でゲート容量が相対的に高いため、制御信号ＣＦが当初の高電位に設定されている状態でノードＮ１から高いゲート容量が見え、それにより電位変化を妨げることが問題となる。従って、本実施形態では、フローティングボディ型のトランジスタＱＦを採用することで、ノードＮ１の信号を増加方向にアシストする初期時点のゲート容量をほぼゼロに抑え、信号の電位変化の高速化を図るものである。
次に、図２に示す回路の読み出し動作について図５を参照して説明する。図５は、図２の回路各部の動作波形を示しており、メモリセルＭＣに保持されるローのデータの読み出し動作（図５の左側）とハイのデータの読み出し動作（図５の右側）のそれぞれに対応する。図５においては、上段にカラム選択信号ＹＳ及びゲート制御信号Ｇ１、Ｇ２、制御信号ＰＣＬ、ＰＣＭの各動作波形を示し、中段に制御信号ＣＦ、ＰＣ１、ＰＣ２、ラッチ制御信号ＬＴＣの各動作波形を示し、下段にローカル入出力線ＬＩＯ、メイン入出力線ＭＩＯ、リードアンプ２１のノードＮ１、Ｎ２及びデータＲＤの各動作波形を示している。なお、図５の動作波形のうち多くは、ハイレベルが内部電源電圧ＶＰＥＲＩで与えられ、ローレベルがグランド電位ＶＳＳで与えられる。
図５の初期時点では、制御信号ＰＣＬ、ＰＣＭがともにハイであり、ローカル入出力線ＬＩＯ及びメイン入出力線ＭＩＯはいずれもプリチャージ電圧ＶＢＬＰにプリチャージされている。この状態でメモリセルＭＣからローのデータを読み出す場合、リードコマンドを受けてリードイネーブル信号ＲＥ（図３）がハイになり、制御信号ＰＣＬがローになってローカル入出力線ＬＩＯのプリチャージが解除される。続いて、タイミングｔ０でカラム選択信号ＹＳがハイになると同時に、制御信号ＰＣＭがローになってメイン入出力線ＭＩＯのプリチャージが解除される。このとき、トランジスタＱ１２のゲートに印加されるゲート制御信号Ｇ１と、トランジスタＱ１４のゲートに印加されるゲート制御信号Ｇ２とが、ともにプリチャージ電圧ＶＢＬＰにＮＭＯＳの閾値電圧Ｖｔｎを加えた電圧値（ＶＢＬＰ＋Ｖｔｎ）となるように制御される。これにより、センスアンプ２０に保持されるデータは、ノードＮ０、ローカル入出力線ＬＩＯ、メイン入出力線ＭＩＯを経由してリードアンプ２１の入力ノードであるノードＮ１に伝送される。
メモリセルＭＣからローのデータを読み出す場合は、センスアンプ２０内のノードＮｂがローとなる。よって、センスアンプ２０において、トランジスタＱ２９のゲートに印加されるリードイネーブル信号ＲＥ（図３）がハイになったとしても、トランジスタＱ２８がオフを保つので、ローカル入出力線ＬＩＯの電荷はグランド電位ＶＳＳＳＡに引き抜かれることはない。そのため、ローカル入出力線ＬＩＯはプリチャージ電圧ＶＢＬＰに保たれるため、ゲート電位との関係でトランジスタＱ１２はオンしない。同様に、メイン入出力線ＭＩＯもプリチャージ電圧ＶＢＬＰに保たれるため、トランジスタＱ１４もオンしない。さらに、トランジスタＱ１４がオフであるため、ノードＮ１の電位はオフ電流の影響で若干低下するものの、基本的には内部電源電圧ＶＰＥＲＩに保たれる。
図５に示すように、タイミングｔ１でトランジスタＱＦのソース及びドレインに印加される制御信号ＣＦがハイの内部電源電圧ＶＰＥＲＩ（本発明の第１の電圧レベル）からローのグランド電位ＶＳＳ（本発明の第２の電圧レベル）遷移する。このときの制御信号ＣＦに応じてトランジスタＱＦのゲート容量が増加方向に変化し、トランジスタＱＦとノードＮ１とのカップリングによってノードＮ１の電位は緩やかに低下していく。そして、タイミングｔ２でトランジスタＱ１７のゲートに印加されるラッチ制御信号ＬＴＣがハイになり、トランジスタＱ１６で増幅された信号がノードＮ２を介してラッチ回路Ｌに伝送される。この場合、タイミングｔ２でトランジスタＱ１６がオン状態を十分に保持するように、トランジスタＱＦの閾値電圧及び各種パラメータを調整しておく必要がある。これにより、ノードＮ２の電荷がトランジスタＱ１７、Ｑ１６を介して引き抜かれ、ノードＮ２の電位がハイからローに変化する。従って、ラッチ回路Ｌのラッチ状態が反転し、ラッチ回路Ｌから出力されるデータＲＤはローからハイに反転される。
ここで、フローティングボディ型のトランジスタＱＦを用いる場合のノードＮ１の動作波形との比較のため、トランジスタＱＦをプレーナ型のトランジスタに置き換えた場合のノードＮ１の動作波形Ａ（Ｎ１）と、ノードＮ１にトランジスタＱＦを接続しない場合のノードＮ１の動作波形Ｂ（Ｎ１）とを図５に重ねて示している。ローのデータの読み出し動作時のタイミングｔ１〜ｔ２の範囲では、動作波形Ｂ（Ｎ１）がノードＮ１の電位よりも高くなっているが、動作波形Ａ（Ｎ１）がノードＮ１の電位と概ね一致している。すなわち、ローのデータの読み出し動作時には、フローティングボディ型とプレーナ型の特性の違いが電位変化の差にはそれほど反映されない。また、動作波形Ｂ（Ｎ１）に関しては、タイミングｔ１〜ｔ２の範囲でトランジスタＱＦによるカップリングがない分だけ電位変化が緩やかになる。
その後、ゲート制御信号Ｇ１、Ｇ２の電位がローに戻され、ローカル入出力線ＬＩＯ、メイン入出力線ＭＩＯ、ノードＮ１は互いに切り離される。続いて、カラム選択信号ＹＳとラッチ制御信号ＬＴＣがハイからローになり、制御信号ＰＣＭ、ＰＣＬがローからハイになって、ローカル入出力線ＬＩＯ及びメイン入出力線ＭＩＯがいずれもプリチャージ電圧ＶＢＬＰに再びプリチャージされる。同時に、制御信号ＣＦがローからハイに戻るので、トランジスタＱＦのゲート容量が減少方向に変化し、これによりノードＮ１の電位が緩やかに上昇する。その後、ラッチ回路Ｌのラッチ状態が再び反転し、ラッチ回路Ｌから出力されるデータＲＤはローに戻る。
次に、メモリセルＭＣからハイのデータを読み出す場合は、タイミングｔ３の前後において上述したタイミングｔ０の場合と概ね同様の制御が行われる。このとき、センスアンプ２０内のノードＮｂがハイとなり、トランジスタＱ１０とセンスアンプ２０内のトランジスタＱ２８、Ｑ２９がそれぞれタイミングｔ３でオンとなっているため、これらを経由してローカル入出力線ＬＩＯの電荷がグランド電位ＶＳＳＳＡに引き抜かれる。そのため、図５の下段に示すように、ローカル入出力線ＬＩＯの電位が十分に低下するため、ゲート電位との関係でトランジスタＱ１２がオンし、メイン入出力線ＭＩＯの電荷も同様に引き抜かれ始める。これにより、メイン入出力線ＭＩＯの電位は緩やかに低下していき、ゲート電位との関係でトランジスタＱ１４がオンし、リードアンプ２１のノードＮ１の電荷も同様に引き抜かれ始める。
ノードＮ１からメイン入出力線ＭＩＯを介してローカル入出力線ＬＩＯに至る電荷転送動作では、ローカル入出力線ＬＩＯに引き抜かれる電荷が主にノードＮ１から補われるため、メイン入出力線ＭＩＯの電位変化に比べてノードＮ１の電位変化が大きくなっている。一方、タイミングｔ４で制御信号ＣＦがハイからローに遷移すると、トランジスタＱＦのゲート容量が増加方向に変化する。これにより、トランジスタＱＦとノードＮ１とのカップリングによってノードＮ１の電位変化が更に大きくなり急速に減少していく。そして、タイミングｔ５でラッチ制御信号ＬＴＣがハイになったとき、ノードＮ１に接続されるトランジスタＱ１６のゲート電位が低下してトランジスタＱ１６、Ｑ１７に十分な電流が流れず、ラッチ回路Ｌを反転させることができなくなる。従って、リードアンプ２１は初期の状態に保たれ、ラッチ回路Ｌから出力されるデータＲＤはローを保持する。その後、ゲート制御信号Ｇ１、Ｇ２の電位がローに戻されて以降の動作については、ローのデータの読み出し動作の場合と概ね同様に行われる。
ここで、ハイのデータの読み出し動作に関しても、フローティングボディ型のトランジスタＱＦを用いる場合のノードＮ１の動作波形は、図５に示すように、プレーナ型のトランジスタで置き換えた場合の動作波形Ａ（Ｎ１）及びトランジスタＱＦを接続しない場合の動作波形Ｂ（Ｎ１）とは異なっている。すなわち、タイミングｔ３〜ｔ４の範囲では、動作波形Ａ（Ｎ１）はノードＮ１の電位よりも緩やかに減少している。これは、プレーナ型のトランジスタの場合、トランジスタＱＦのＶｇｓが低い領域でゲート容量が見えるため（図３のグラフの左側）、電位変化を抑制するものである。一方、タイミングｔ４〜ｔ５の範囲では、制御信号ＣＦに応じてトランジスタＱＦのＶｇｓが高い領域に遷移してフローティングボディ型とプレーナ型はほぼ同様のゲート容量になるため（図４のグラフの右側）、制御信号ＣＦをローにした後の両者の電位変化の傾きが概ね一致するが、タイミングｔ３〜ｔ４の範囲で付与された両者の電位の差を補うことはできない。また、動作波形Ｂ（Ｎ１）に関しては、タイミングｔ４〜ｔ５の範囲でトランジスタＱＦによるカップリングがない分だけ電位変化が緩やかになる。
以上から、タイミングｔ５において、内部電源電圧ＶＰＥＲＩに対する差電位は、比較対象である動作波形Ａ（Ｎ１）、Ｂ（Ｎ１）に比べ、フローティングボディ型のトランジスタＱＦを用いる場合のノードＮ１が最大となることがわかる。従って、ラッチ回路Ｌの反転タイミングは、動作波形Ａ（Ｎ１）、Ｂ（Ｎ１）に比べ、トランジスタＱＦを用いる場合のノードＮ１の動作波形の方が早くなる。これにより、リードアンプ２１による読み出し動作を高速化することができる。また、トランジスタＱＦを用いる場合の読み出し動作時のタイミングを動作波形Ａ（Ｎ１）、Ｂ（Ｎ１）の場合と同じにする場合は、その分だけ動作マージンを向上させることができる。なお、以上述べた第１実施形態の作用効果については、以下の第２実施形態においても基本的に共通である。
［第２実施形態］
以下、本発明の第２実施形態について説明する。第２実施形態のＤＲＡＭに関し、第１実施形態で説明した図１の構成は共通であるため、その説明を省略する。図６は、第２実施形態のＤＲＡＭにおいて、読み出し動作に関連する回路部分の具体的な回路構成を示している。図６に示す回路部分のうち、センスアンプ２０及びリードアンプ２１を含む多くの部分の回路構成は第１実施形態の図２と同様であり、ノードＮ１に対して逆極性のプリチャージを行う構成が図２とは異なっている。すなわち、図６に示すように、図２のＮＭＯＳ型のトランジスタＱ１１に代え、ＰＭＯＳ型のトランジスタＱ３０、Ｑ３１が設けられ、図２のＮＭＯＳ型のトランジスタＱ１４に代え、ＰＭＯＳ型のトランジスタＱ３２が設けられ、図２のリードアンプ２１のＰＭＯＳ型のトランジスタＱ１５に代え、ＮＭＯＳ型のトランジスタＱ３３が設けられ、図２のＮＭＯＳ型のトランジスタＱＦに代え、ＰＭＯＳ型のトランジスタＱＦ’が設けられている。
トランジスタＱ３０は、ローカル入出力線ＬＩＯを内部電源電圧ＶＰＥＲＩにプリチャージする（本発明の第２のプリチャージ回路）。トランジスタＱ３０は、ゲートに印加される制御信号ＰＣＬに応じて制御され、制御信号ＰＣＬがローのときにローカル入出力線ＬＩＯが内部電源電圧ＶＰＥＲＩにプリチャージされる。トランジスタＱ３１は、ゲートに接続されるローカル入出力線ＬＩＯの電位に応じて、内部電源電圧ＶＰＥＲＩとメイン入出力線ＭＩＯとの間の接続を制御する。トランジスタＱ３２（本発明の第３のスイッチ）は、メイン入出力線ＭＩＯとノードＮ１との間の接続を制御する。トランジスタＱ３２は、ゲートに印加されるゲート制御信号Ｇ２に応じて制御され、ゲート制御信号Ｇ２が所定の電位に制御されたときにメイン入出力線ＭＩＯとノードＮ１が接続される。リードアンプ２１のトランジスタＱ３３は、ノードＮ１をグランド電位ＶＳＳにプリチャージする（本発明の第１のプリチャージ回路）。トランジスタＱ３３は、ゲートに印加される制御信号ＰＣ１に応じて制御され、制御信号ＰＣ１がハイのときにノードＮ１がグランド電位ＶＳＳにプリチャージされる。
補助容量として機能するＰＭＯＳ型のトランジスタＱＦ’は、ゲートがリードアンプ２１のノードＮ１に接続され、ソース及びドレインには制御信号ＣＦが共通に印加されたフローティングボディ型のトランジスタである。図６のトランジスタＱＦ’のＣＶ特性については、図４に示すＣＶ特性においてＶｇｓの極性を逆にして考えればよい。よって、リードアンプ２１の増幅動作時に、図２の場合は、制御信号ＣＦを高電位から低電位へと遷移させたのに対し、図６の場合は、制御信号ＣＦを低電位から高電位に遷移させればよい。
次に、図６に示す回路の読み出し動作について図７を参照して説明する。図７は、図６の回路各部の動作波形を示しており、図５に対応する図である。図７の動作波形の多くは図５と共通であるため、以下では主に図７の動作波形のうち図５と異なる点を説明する。まず、メモリセルＭＣからローのデータを読み出す場合は、初期時点で制御信号ＰＣＬがロー、制御信号ＰＣＭがハイであり、既に述べたトランジスタＱ３０、Ｑ３１、Ｑ１３の動作により、ローカル入出力線ＬＩＯが内部電源電圧ＶＰＥＲＩにプリチャージされ、メイン入出力線ＭＩＯがプリチャージ電圧ＶＢＬＰにプリチャージされている。また初期時点で制御信号ＰＣ１がハイであり、リードアンプ２１のノードＮ１がグランド電位ＶＳＳにプリチャージされている。なお、これらのプリチャージ状態は、制御信号ＰＣＬ、ＰＣＭ、ＰＣ１の反転制御により順次解除される。
メモリセルＭＣからローのデータを読み出す場合、上述の電位関係に基づき、ローカル入出力線ＬＩＯは内部電源電圧ＶＰＥＲＩを保持し、メイン入出力線ＭＩＯはプリチャージ電圧ＶＢＬＰを保持する。また、タイミングｔ０〜ｔ２の範囲でノードＮ１の電位変化が図５とは逆極性になっている。すなわち、タイミングｔ１で制御信号ＣＦがローのグランド電位ＶＳＳ（本発明の第１の電圧レベル）からハイの内部電源電圧ＶＰＥＲＩ（本発明の第２の電圧レベル）に遷移するので、トランジスタＱＦ’のゲート容量が増加方向に変化し、トランジスタＱＦ’とノードＮ１とのカップリングによってノードＮ１の電位は緩やかに上昇していく。そして、タイミングｔ２でラッチ制御信号ＬＴＣがハイになるが、このときのトランジスタＱ１６がオフ状態を十分に保持するように、トランジスタＱＦ’の閾値電圧及び各種パラメータを調整しておく必要がある。これにより、ノードＮ１に接続されるトランジスタＱ１６のゲート電位が低く保たれてノードＮ２の電荷が引き抜かれず、ラッチ回路Ｌのラッチ状態が維持されて、データＲＤがローに保たれる。
次に、メモリセルＭＣからハイのデータを読み出す場合は、タイミングｔ３の前後において上述したタイミングｔ０の場合と概ね同様の制御が行われる。このとき、ローカル入出力線ＬＩＯの電荷が引き抜かれる点は図５の場合と同様であるが、その電位は当初の内部電源電圧ＶＰＥＲＩからグランド電位ＶＳＳまで急激に低下していく。これにより、トランジスタＱ３１がオンするので、メイン入出力線ＭＩＯがトランジスタＱ３１を介してチャージされていく。このとき、メイン入出力線ＭＩＯの電位がプリチャージ電圧ＶＢＬＰより高くなるので、ゲート電位との関係でトランジスタＱ３２がオンし、リードアンプ２１のノードＮ１がチャージされていく。
この場合、図６における電荷転送の経路は図２の場合とは逆方向になり、主にローカル入出力線ＬＩＯから供給される電荷がノードＮ１に奪われ、メイン入出力線ＭＩＯの電位変化に比べてノードＮ１の電位変化が大きくなっている。一方、タイミングｔ４で制御信号ＣＦがローからハイに遷移すると、トランジスタＱＦ’のゲート容量が増加方向に変化し、上述の作用によりノードＮ１の電位変化が更に大きくなり急速に増加していく。そして、タイミングｔ５でラッチ制御信号ＬＴＣがハイになったとき、ノードＮ１に接続されるトランジスタＱ１６のゲート電位が増加してトランジスタＱ１６、Ｑ１７に十分な電流が流れ、ラッチ回路Ｌが反転する。よって、ラッチ回路Ｌから出力されるデータＲＤはローからハイに反転する。その後の動作については、ローのデータの読み出し動作の場合と概ね同様に行われる。
なお、図７において、フローティングボディ型のトランジスタＱＦ’を用いる場合のノードＮ１の動作波形に関し、トランジスタを接続しない場合の動作波形Ｂ（Ｎ１）を図５と同様に示している。この場合、図７における動作波形Ｂ（Ｎ１）は、図５の場合と逆の電位関係に対応していることがわかる。以上のように、第２実施形態のＤＲＡＭにおいても、第１実施形態のＤＲＡＭと同様の効果を享受することができる。
［デバイス構造］
以下、第１及び第２実施形態で用いるフローティングボディ型のトランジスタのデバイス構造について図８〜図１０を参照して説明する。図８は、ＳＯＩ(Silicon on Insulator)構造を用いたＭＯＳトランジスタの構造例を示している。図８の構造例においては、シリコン基板１００上に絶縁膜１０１が形成され、絶縁膜１０１の上部には、両側に例えばＮ型のソース・ドレイン拡散層１０２、１０３が形成されている。そして、ソース・ドレイン拡散層１０２、１０３に挟まれた領域には、例えばＰ型のボディ領域１０４が形成されている。ボディ領域１０４の上部にはゲート絶縁膜１０５を挟んでゲート電極１０６が形成されている。上述したようにボディ領域１０４は周囲から電気的に分離されてフローティング状態になる。
図９は、ＦｉｎＦＥＴ構造を用いたＭＯＳトランジスタの構造例を斜視図により示している。図９の構造例においては、シリコン基板２００上に絶縁膜２０１が形成され、絶縁膜２０１の上部には、両側のソース・ドレイン電極２０２、２０３に挟まれたＦｉｎがボディとして機能する。Ｆｉｎの上部にはゲート絶縁膜２０４を挟んでゲート電極２０５が形成されている。ゲート電極２０５の下方のボディは、周囲から電気的に分離されてフローティング状態になる。
図１０は、ピラー状の構造を用いたＭＯＳトランジスタの構造例を示している。図１０の構造例においては、シリコン基板３００の上部のピラー状の領域のうち下層側と上層側には例えばＮ＋型のソース・ドレイン領域３０１、３０２が形成され、その間には例えばＰ型の領域であるボディ３０３が形成されている。ピラー状の領域の周囲は層間絶縁膜３０４で覆われ、その中にゲート絶縁膜３０５を挟んでボディ３０３を取り囲むゲート電極３０６が形成されている。ソース・ドレイン領域３０２の上部には、例えばビット線となる配線層３０７が形成されている。この構造例でも、ボディ３０３は周囲から電気的に分離されてフローティング状態になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、図２及び図６において、センスアンプ２０及びリードアンプ２１の各回路構成は適宜に変更することができる。また、ローカル入出力線ＬＩＯ及びメイン入出力線ＭＩＯを含む伝送回路の形態ついても、半導体装置の仕様に応じて適宜に変更可能である。
本発明を適用可能な半導体装置は、ＤＲＡＭに加えて、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般が含まれる。また、本発明を適用可能な半導体装置の構造としては、ＳＯＣ(System on Chip)、ＭＣＰ(Multi chip package)、ＰＯＰ(Package on Package)等が含まれる。さらに、本実施形態の各トランジスタは、例えば、電界効果トランジスタ（Field Effect Transistor : FET）を用いることができ、ＭＯＳ（Metal Oxide Semiconductor）以外に、ＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴを用いることができる。
１０…メモリセルアレイ
１１…センスアンプ列
１２…ワードドライバ
１３…カラム選択回路
１４、１７…スイッチ回路
１５…アレイ制御回路
１６…カラムデコーダ
１８…カラム制御回路
１９…リードアンプ列
２０…センスアンプ
２１…リードアンプ
１００、２００、３００…シリコン基板
１０１、２０１…絶縁膜
１０２、１０３、２０２、２０３、３０１、３０２…ソース・ドレイン拡散層（電極）
１０４、３０３…ボディ（領域）
１０５、２０４、３０５…ゲート絶縁膜
１０６、２０５、３０６…ゲート電極
３０４…層間絶縁膜
３０７…配線層
ＢＬ…ビット線
Ｇ１、Ｇ２…ゲート制御信号
Ｌ…ラッチ回路
ＬＩＯ…ローカル入出力線
ＬＴＣ…ラッチ制御信号
ＭＩＯ…メイン入出力線
Ｎａ、Ｎｂ、Ｎ０、Ｎ１、Ｎ２…ノード
ＰＣＬ、ＰＣＭ、ＣＦ、ＰＣ１、ＰＣ２、ＰＣＳ、Ｓａ、Ｓｂ…制御信号
Ｑ１０〜Ｑ１８、Ｑ２０〜Ｑ２９、Ｑ３０〜Ｑ３３…トランジスタ
ＱＦ、ＱＦ’ …フローティングボディ型のトランジスタ
ＶＰＥＲＩ…内部電源電圧
ＶＢＬＰ…プリチャージ電圧
ＶＳＳ、ＶＳＳＳＡ…グランド電位
ＹＳ…カラム選択信号

Claims (15)

  1. メモリセルからビット線に読み出される信号を増幅するセンスアンプと、
    前記センスアンプにより増幅された信号を伝送する伝送回路と、
    前記伝送回路を介して伝送された信号を増幅する増幅回路と、
    ゲートが前記増幅回路の入力ノードに接続され、ソース及びドレインの一方又は両方に第１の制御信号が印加され、前記ソース及び前記ドレインの間のボディが電気的に浮いた状態であるフローティングボディ型の第１のトランジスタと、
    を備え、前記増幅回路の増幅動作時に、前記第１の制御信号を、前記第１のトランジスタのゲート容量を低く保つ第１の電圧レベルから、前記ゲート容量を増加方向に導く第２の電圧レベルに遷移させることを特徴とする半導体装置。
  2. 前記第１のトランジスタはＮＭＯＳ型のトランジスタであり、前記第１の電圧レベルが前記第２の電圧レベルより高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のトランジスタはＰＭＯＳ型のトランジスタであり、前記第１の電圧レベルが前記第２の電圧レベルより低いことを特徴とする請求項１に記載の半導体装置。
  4. 前記増幅回路は、
    ゲートが前記入力ノードに接続され、前記入力ノードの電位に応じたドレイン電流が流れる第２のトランジスタ、
    を含んで構成されることを特徴とする請求項１に記載の半導体装置。
  5. 前記増幅回路は、
    入力端子に入力された信号をラッチして反転出力するラッチ回路と、
    ラッチ制御信号が印加されるゲートと、前記第１のトランジスタのドレインと前記ラッチ回路の入力端子との間に挿入されたソース・ドレイン通路とを有する第３のトランジスタと、
    を更に含んで構成されることを特徴とする請求項４に記載の半導体装置。
  6. 前記増幅回路は、前記入力ノードに第１のプリチャージ電圧を供給する第１のプリチャージ回路を含んで構成されることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１のプリチャージ電圧は、前記第１の電圧レベルに等しいことを特徴とする請求項６に記載の半導体装置。
  8. 前記伝送回路は、
    前記センスアンプにより増幅された信号を伝送する第１の入出力線と、
    前記第１の入出力線を介して伝送された前記信号を伝送する第２の入出力線と、
    前記センスアンプの出力ノードと前記第１の入出力線の一端との間の接続を制御する第１のスイッチと、
    前記第１の入出力線の他端と前記第２の入出力線の一端との間の接続を制御する第２のスイッチと、
    前記第２の入出力線の他端と前記増幅回路の入力ノードとの間の接続を制御する第３のスイッチと、
    を含んで構成されることを特徴とする請求項１に記載の半導体装置。
  9. 前記伝送回路は、
    前記第１の入出力線に第２のプリチャージ電圧を供給する第２のプリチャージ回路と、
    前記第２の入出力線に第３のプリチャージ電圧を供給する第３のプリチャージ回路と、
    を更に含むことを特徴とする請求項８に記載の半導体装置。
  10. 前記第２のスイッチは、第１のゲート制御信号が印加されるゲートと、前記第１の入出力線の他端と前記第２の入出力線の一端との間に挿入されたソース・ドレイン通路とを有する第４のトランジスタであり、
    前記第３のスイッチは、第２のゲート制御信号が印加されるゲートと、前記第２の入出力線の他端と前記増幅回路の入力ノードとの間に挿入されたソース・ドレイン通路とを有する第５のトランジスタである、
    ことを特徴とする請求項９に記載の半導体装置。
  11. 前記第４及び第５のトランジスタは、ＮＭＯＳ型のトランジスタであり、
    前記増幅回路の増幅動作時に、前記第１及び第２のゲート制御信号が、所定の電圧に閾値電圧を加えた電圧値に制御されることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２及び第３のプリチャージ電圧と、前記所定の電圧とが互いに等しいことを
    特徴とする請求項１１に記載の半導体装置。
  13. 前記第５のトランジスタは、ＰＭＯＳ型のトランジスタであり、
    前記増幅回路の増幅動作時に、前記第２のゲート制御信号が、所定の電圧から閾値電圧を引いた電圧値に制御されることを特徴とする請求項１０に記載の半導体装置。
  14. 前記第３のプリチャージ電圧は、前記所定の電圧と等しく、
    前記第２のプリチャージ電圧は、前記第３のプリチャージ電圧より高いことを特徴とする請求項１３に記載の半導体装置。
  15. 前記センスアンプは、１対のトランジスタからなる第１のインバータと１対のトランジスタからなる第２のインバータとの入出力を互いにクロスカップルして接続したラッチ回路を含むシングルエンド型のセンスアンプであることを特徴とする請求項１に記載の半導体装置。
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