JPH1012838A - 半導体装置 - Google Patents

半導体装置

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JPH1012838A
JPH1012838A JP8162068A JP16206896A JPH1012838A JP H1012838 A JPH1012838 A JP H1012838A JP 8162068 A JP8162068 A JP 8162068A JP 16206896 A JP16206896 A JP 16206896A JP H1012838 A JPH1012838 A JP H1012838A
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electrode
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JP8162068A
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Yoichi Hida
洋一 飛田
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Mitsubishi Electric Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation

Abstract

(57)【要約】 【課題】 容量素子の面積効率を改善する。 【解決手段】 メモリセルキャパシタとストレージノー
ドと同様の構成を備える導電層（６ａ１〜６ａｎ）を互
いに分離して配置しかつ第３の導電層（１４ａ）に電気
的に共通に接続する。これらの第１の導電層上にキャパ
シタ絶縁膜（１７ａ）を介してメモリセルキャパシタの
セルプレートに相当する第２導電層（９ａ）を形成す
る。第１の導電層と第２の導電層の対向表面面積が大き
くなり、限られた面積内で数多くの並列単位容量素子を
形成し、面積効率の優れた容量素子を実現することがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は面積効率が優れた
容量素子の構成に関して、特に、１トランジスタ／１キ
ャパシタ型メモリセルを備えるダイナミック型半導体記
憶装置において用いるのに適した低占有面積の容量素子
およびこの容量素子の利用に関する。
【０００２】
【従来の技術】パーソナルコンピュータなどのＤＲＡＭ
（ダイナミック型半導体記憶装置）を利用する応用製品
においては、情報を高速で処理するために、高速動作化
および情報ビット数の増大が図られている。このような
応用製品の要求に応えるために、応用製品において主記
憶装置などとして用いられるＤＲＡＭも同様に、高速動
作化および多Ｉ／Ｏ化（データ入力／出力ビット数（入
出力ノードの数）の増加）が進められている。
【０００３】高速動作はＤＲＡＭ内の信号線の高速充放
電をもたらし、また、多Ｉ／Ｏ化は同時に動作する入力
／出力バッファ回路の数の増大をもたらすため、電源線
からの充電電流および接地電位への放電電流が増大す
る。このため、ＤＲＡＭチップ上の電源線および接地線
上の電圧ノイズが大きくなり、装置の内部回路が安定に
動作する電圧範囲を定める動作マージンが小さくなり、
ＤＲＡＭを安定に動作させるのが困難となる。たとえ
ば、電源電圧が５Ｖで電圧ノイズが０．５Ｖのとき、電
源電圧が４．５Ｖにおいても装置が安定に動作している
状態を考える。同じ条件下で電圧ノイズが１．０Ｖと大
きくなると、電源電圧が５Ｖのとき、この電圧ノイズに
より回路が４Ｖの電源電圧に従って動作するため、電源
電圧が５Ｖよりも低下すると電圧ノイズにより内部回路
の安定動作が保証されない。
【０００４】特に、１６ＭビットＤＲＡＭ以降の世代の
ＤＲＡＭにおいては、外部電源電圧を降圧して内部電源
電圧を生成する内部電源回路を設ける方式が主流となっ
ている。この内部電源回路においては、外部電源ノード
と内部電源線の間にＭＯＳトランジスタ（絶縁ゲート型
電界効果トランジスタ）が設けられる。このＭＯＳトラ
ンジスタのゲート電位を内部電源線上の電圧のレベルに
従って調整し、外部電源ノードから内部電源線へ流れる
電流量を調整することにより、所望の電圧レベルの内部
電源電圧を生成する。
【０００５】内部回路が動作し、内部電源線から内部回
路へ充電電流が流れるとき、この充電電流は外部電源ノ
ードからＭＯＳトランジスタを介して供給される。ＭＯ
Ｓトランジスタにはチャネル抵抗が存在する。したがっ
て、内部電源回路が設けられていないものに比べて、内
部電源線のインピーダンスが、このチャネル抵抗により
高くなり、充電電流が生じたときの内部電源線上の電圧
低下量がこのインピーダンス成分によりさらに大きくな
り（電圧降下量はインピーダンス成分Ｚと充電電流Ｉの
積で与えられる）、電圧ノイズがより大きくなり、この
電圧ノイズによる動作マージンの減少という問題がより
顕著となる。
【０００６】上述のような電源線および接地線上の電圧
ノイズの影響を抑制するために、電源線と接地線との間
にデカップリング容量が設けられる。このようなデカッ
プリング容量は、電源線上の電源電圧と接地線上の接地
電圧を両動作電源電圧として動作する内部回路の近傍に
配置される。内部回路が動作して、電源線の電流を消費
し、この電源線上の電源電圧が低下する場合、デカップ
リング容量はその蓄積電荷により電流を電源線を介して
内部回路へ供給する。これにより、内部回路が消費する
電流が補償されることになり、電源線の電源電圧の変動
が抑制される。
【０００７】一方、内部回路の動作時において放電電流
により接地線の接地電圧レベルが上昇する場合には、こ
のデカップリング容量が内部回路からの放電電流を吸収
し、接地線上の接地電圧の変動を抑制する。
【０００８】また、半導体装置においては、一般に所定
の内部ノードの電圧を安定に維持するための安定化容量
および所定のレベルの電圧を発生するためにチャージポ
ンプ容量が用いられることが多い。このようなチャージ
ポンプ容量を用いる回路としては、ＤＲＡＭにおいて選
択ワード線上に伝達される昇圧電圧を発生するためのチ
ャージポンプ回路、およびメモリセルアレイの基板領域
へ印加される基板バイアス用負電圧を発生するためのチ
ャージポンプ回路などがある。
【０００９】
【発明が解決しようとする課題】上述のデカップリング
容量が供給または吸収する電流は、その蓄積電荷量によ
り決定される。したがって、デカップリング容量による
電圧ノイズの抑制効果は、このデカップリング容量の容
量値が大きいほど大きい（Ｑ＝Ｃ・Ｖの関係から：Ｑは
蓄積電荷量、Ｃは静電容量、Ｖは容量に印加される電
圧）。
【００１０】一般に、容量の容量値は電極の対向面積に
比例するため、このデカップリング容量の容量値を大き
くすると、容量の占有面積が増大し、応じてチップ面積
が増大するためチップコストが上昇する。
【００１１】また、安定化容量およびチャージポンプ容
量においてもその機能を十分に実現するためには、その
容量値は大きくすることが必要である。したがって、デ
カップリング容量と同様、これらの容量の容量値を大き
くする場合にも、占有面積増加によるチップコストの上
昇という問題が生じる。
【００１２】特開昭６４−８００６６号公報において
は、ＭＯＳトランジスタの上部に、ＤＲＡＭメモリセル
のスタック型キャパシタの電極層と同一配線層の導電層
を用いて容量を形成することにより製造工程の増加を伴
うことなく容量の占有面積を低減する構成が示されてい
る。しかしながら、この特開昭６４−８００６６号公報
においては、スタック型キャパシタのストレージノード
電極層およびセルプレート電極層と同一配線層の導電層
を対向電極として利用しているだけであり、等価的に平
行平板電極型容量を構成しており、小占有面積で十分な
大きさの容量値を実現するのは困難である。
【００１３】また、容量の絶縁膜は、メモリセルキャパ
シタの絶縁膜と同じ膜厚であるため、この場合、容量の
耐圧は電源電圧ＶＣＣの１／２となり、電源線および接
地線のノイズを抑制するためのデカップリング容量とし
て利用するのは困難である。
【００１４】また特開平７−１０６５１８号公報におい
ては、ＤＲＡＭメモリセルのスタック型キャパシタと同
一製造工程で電源バイパスキャパシタすなわちデカップ
リング容量を形成する構成が示されている。しかしなが
ら、この特開平７−１０６５１８号公報においては、デ
カップリング容量の耐圧を大きくするために、メモリセ
ルキャパシタの製造工程に加えて、さらにこの耐圧を増
加するための誘電体膜を電源バイパスキャパシタ製造時
に形成する必要があり、全く同じ製造工程のみで電源バ
イパスキャパシタを形成することはできない。また、こ
の特開平７−１０６５１８号公報においても、電源バイ
パスキャパシタは、平行電極型キャパシタの構成を備え
ており、小占有面積で十分な大きさの容量値を実現する
のは困難である。
【００１５】それゆえ、この発明の目的は、面積効率の
優れた容量素子を備える半導体装置を提供することであ
る。
【００１６】この発明の他の目的は、ＤＲＡＭにおいて
用いるのに適した面積効率の優れた容量素子構造を実現
することである。
【００１７】この発明のさらに他の目的は、スタックト
キャパシタを有するメモリセルを備えるＤＲＡＭにおい
て用いるのに適した面積効率の優れた容量素子を提供す
ることである。
【００１８】この発明のさらに他の目的は、面積効率に
優れたかつ信頼性の高い安定化容量、デカップリング容
量または結合容量を備える半導体装置を提供することで
ある。
【００１９】
【課題を解決するための手段】請求項１に係る半導体装
置は、一方電極ノードと他方電極ノードとを有する容量
素子を含む。この容量素子は、一方電極ノードに電気的
に接続される第１導電型の半導体基板領域表面に、互い
に間をおいて配置される複数の第１導電型の第１の不純
物領域と、これら複数の第１の不純物領域にそれぞれ電
気的に接続されかつ半導体基板領域表面上に所定形状に
形成されかつ互いに物理的に分離して配置される複数の
第１の導電層と、これら複数の第１の導電層と絶縁膜を
介して対向して配置されかつ他方電極ノードに電気的に
接続される第２の導電層を備える。
【００２０】請求項２に係る半導体装置は、一方電極ノ
ードと他方電極ノードとを有する容量素子を含む。この
容量素子は、半導体基板領域表面上に各々が所定形状に
形成されかつ互いに間をおいて配置される複数の第１の
導電層と、これら複数の第１の導電層上に絶縁膜を介し
てこれら複数の第１の導電層と対向して配置されかつ一
方電極ノードに電気的に接続される第２の導電層と、こ
れら複数の第１の導電層と半導体基板領域との間に形成
されかつ複数の第１の導電層に共通に電気的に接続され
かつ他方電極ノードに電気的に接続される第３の導電層
を備える。
【００２１】請求項３に係る半導体装置は、請求項１ま
たは２の装置が、容量素子形成領域と別な領域に形成さ
れる行列状に配置される複数のメモリセルを含む。これ
ら複数のメモリセルの各々は、第１導電層と同一配線層
に形成されかつ第１導電層と同一材料で形成される、情
報電荷を格納するためのストレージノード電極と、第２
導電層と同一配線層に形成されかつ第２導電層と同一材
料で形成されかつ予め定められた一定電位を受けるセル
プレート電極とを有するメモリセルキャパシタを含む。
【００２２】請求項４に係る半導体装置は、請求項２に
係る半導体装置が、容量素子の形成領域と別の領域に形
成される、行列状に配置される複数のメモリセルを含
む。これら複数のメモリセルの各々は、第１導電層と同
一配線層に形成されかつ第１導電層と同一材料で形成さ
れる、情報電荷を格納するためのストレージノード電極
と、第２導電層と同一配線層に形成されかつ第２導電層
と同一材料で形成されかつさらに予め定められた一定電
位を受けるセルプレート電極とを有するメモリセルキャ
パシタを含む。
【００２３】この請求項４の半導体装置は、さらに、メ
モリセル列に対応して配置され、第３導電層と同一配線
層に第３の導電層と同一材料で形成されるビット線とし
ての導電層を備える。
【００２４】請求項５に係る半導体装置は、請求項２の
装置が、容量素子形成領域と別の領域に形成される、行
列状に配置される複数のメモリセルを含む。これら複数
のメモリセルの各々は、第１導電層と同一配線層に形成
されかつ第１導電層と同一材料で形成される、情報電荷
を格納するためのストレージノード電極と、第２導電層
と同一配線層に形成されかつ第２導電層と同一材料で形
成されかつさらに予め定められた一定電位を受けるセル
プレート電極とを有するメモリセルキャパシタを含む。
【００２５】この請求項５に係る半導体装置は、さら
に、メモリセル行に対応して配置され、第３導電層と同
一配線層に形成されかつ第３の導電層と同一材料で形成
されるワード線としての導電層を備える。
【００２６】請求項６に係る半導体装置は、請求項１な
いし５のいずれかの第３導電層が、低抵抗の高融点金属
層を含む。
【００２７】請求項７に係る半導体装置は、請求項４の
半導体装置が、さらに、第３導電層と半導体基板領域と
の間に第３の導電層と対向して配置されかつ一方電極ノ
ードに電気的に接続される第４の導電層を備える。
【００２８】請求項８に係る半導体装置は、請求項７の
メモリセルが、第４導電層と配線および材料が同じ導電
層をゲート電極として備えるＭＯＳトランジスタと、上
記メモリセルキャパシタとを有する１トランジスタ／１
キャパシタ型メモリセルである。
【００２９】請求項９に係る半導体装置は、請求項５の
半導体装置が、さらに、第３の導電層と第１の導電層と
の接続部下部の半導体基板領域表面に対応する領域に局
所的に形成される膜厚の厚い絶縁膜を備える。
【００３０】請求項１０に係る半導体装置は、請求項２
ないし４のいずれかの装置が、さらに、第３導電層下の
半導体基板領域表面に形成されるＭＯＳトランジスタを
さらに備える。このＭＯＳトランジスタは第３導電層下
に形成されるゲート電極を備える。
【００３１】請求項１１に係る半導体装置は、請求項９
の膜厚の厚い絶縁膜は、メモリセル分離のために形成さ
れる素子分離絶縁膜と同一材料および同一膜厚を有す
る。
【００３２】請求項１２に係る半導体装置は、請求項１
ないし１１のいずれかの装置が、さらに、第１の電圧源
ノード上の電圧と第２の電圧源ノード上の電圧とを両動
作電源電圧として動作し、信号入力ノードに与えられた
入力信号と基準電圧入力ノードに与えられる基準電圧と
の電圧差に応じた信号を出力する電圧比較回路を備え
る。容量素子はこの基準電圧入力ノードと第１と第２の
電圧源ノードの一方との間に接続される。
【００３３】請求項１３に係る半導体装置は、請求項１
ないし１１のいずれかの装置が、第１の電圧源ノード上
の電圧と第２の電圧源ノード上の電圧とを両動作電源電
圧として動作し、第１の電圧源ノードからの電圧を昇圧
し、この第１の電圧源ノードの電圧の実質的に１．５倍
の昇圧電圧を生成する昇圧電圧発生回路を備える。容量
素子はこの昇圧電圧発生回路の昇圧電圧を出力するノー
ドと第１の電圧源ノードとの間に接続される。
【００３４】請求項１４に係る半導体装置は、請求項
３、５、９、１１のいずれかの半導体装置が、さらに、
メモリセルの列各々に対応して設けられ、各々に対応の
列のメモリセルが接続される複数のビット線と、第１の
電圧源ノードの電圧と第２の電圧源ノードの電圧を両動
作電源電圧として動作し、第１の電圧源の電圧と第２の
電圧源の電圧の差の実質的に１／２の電圧レベルの中間
電圧を生成する中間電圧発生回路を含む。この中間電圧
は、スタンバイ時にビット線へ伝達される。容量素子
は、この中間電圧発生回路の中間電圧を出力するノード
と第１および第２の電圧源のノードの一方との間に接続
される。
【００３５】請求項１５に係る半導体装置は、請求項
４、６ないし８および１０のいずれかの装置が、さら
に、第１の電圧源ノードの電圧と第２の電圧源ノードの
電圧を両動作電源電圧として動作し、第１の電圧源の電
圧と第２の電圧源の電圧の差の実質的に１／２の電圧レ
ベルの中間電圧を生成する。この中間電圧は、ビット線
としての導電層へこの半導体装置のスタンバイ状態時に
与えられる。容量素子は中間電圧出力ノードと第１およ
び第２の電圧源ノードの一方との間に接続される。
【００３６】請求項１６に係る半導体装置は、さらに、
請求項１２ないし１５のいずれかの装置が、さらに、外
部からの電源電圧を降圧し、該降圧した電源電圧を第１
の電源ノードへ伝達する内部降圧回路を備える。
【００３７】請求項１７に係る半導体装置は、請求項１
ないし１１のいずれかの装置が、さらに、外部からの第
１の電源電圧を受ける第１の電源ノードと第２の電源電
圧を受ける第２の電源ノードとの間に結合されかつ第１
および第２の電源電圧を動作電源電圧として動作して第
１の電源電圧を降圧して第１の電源電圧と第２の電源電
圧の差の実質的に２／３の内部電源電圧を生成して内部
回路へ一方動作電源電圧として供給する内部降圧回路を
含む。容量素子はこの内部降圧回路の内部電源電圧出力
ノードと第１の電源ノードとの間に接続される。
【００３８】請求項１８に係る半導体装置は、請求項１
ないし１１のいずれかの容量素子の一方電極ノードと他
方電極ノードとの間に、この半導体装置の動作電源電圧
の実質的に１／２の電圧が印加される。
【００３９】請求項１９に係る半導体装置は、半導体基
板表面上に各々が所定形状に形成されかつ互いに間をお
いて配置される複数の第１の導電層と、これら複数の第
１の導電層上に絶縁膜を介して複数の第１の導電層と対
向して配置されかつ一方電極ノードに電気的に接続され
る第２の導電層と、複数の第１の導電層と半導体基板領
域との間に形成されかつ複数の第１の導電層に共通に電
気的に接続されかつ他方電極ノードに電気的に接続され
る第３の導電層と、この第３の導電層と対向して半導体
基板領域表面に形成される厚い絶縁膜を備える。
【００４０】請求項２０に係る半導体装置は、請求項１
ないし１１および１９のいずれかの容量素子が少なくと
も２個電気的に直列に接続されて実現された合成容量素
子を備える。
【００４１】請求項２１に係る半導体装置は、容量素子
形成領域と別の領域に形成される行列状に配置される複
数のメモリセルを含む。これら複数のメモリセルの各々
は、第１導電層と同一配線層に形成されかつ第１導電層
と同一配列に形成される、情報電荷を格納するためのス
トレージノード電極と、第２導電層と同一配線層に形成
されかつ第２導電層と同一材料で形成されかつさらに予
め定められた一定電位を受けるセルプレート電極とを有
するメモリセルキャパシタを含む。この半導体装置は、
さらに、メモリセル列に対応して配置され、第３導電層
と同一配線層に第３の導電層と同一材料で形成されるビ
ット線としての導電層を備える。
【００４２】請求項２２に係る半導体装置は、請求項１
９の半導体装置が、さらに、容量素子の形成領域と別の
領域に形成される行列状に配置される複数のメモリセル
を含む。これら複数のメモリセルの各々は、第１導電層
と同一配線層に形成されかつ第１導電層と同一材料で形
成される、情報電荷を格納するためのストレージノード
電極と、第２導電層と同一配線層に形成されかつ第２導
電層と同一材料で形成されかつ予め定められた一定電位
を受けるセルプレート電極とを有するメモリセルキャパ
シタを含む。この半導体装置は、さらに、メモリセル行
に対応して配置され、第３導電層と同一配線層に第３の
導電層と同一材料で形成されるワード線としての導電層
を備える。
【００４３】請求項２３に係る半導体装置は、請求項２
０の合成容量素子の一方および他方電極ノードは、半導
体装置の第１および第２の電源電圧をそれぞれ受ける。
【００４４】請求項２４の半導体装置は、請求項２３の
第１の電圧源ノードへは、外部からの電源電圧を降圧し
た内部降圧電圧が内部電源電圧として与えられる。
【００４５】請求項２５に係る半導体装置は、請求項２
０の合成容量素子の一方電極ノードは２値レベルの間で
変化する制御信号を受ける。
【００４６】請求項２６に係る半導体装置は、請求項２
５の合成容量素子の他方電極ノードが一定電圧を受け
る。
【００４７】請求項２７に係る半導体装置は、請求項２
５の合成容量素子の他方電極ノードがこの制御信号に対
応する信号を出力するノードに電気的に接続される。
【００４８】請求項２８に係る半導体装置は、請求項２
０の合成容量素子の一方および他方電極ノードはそれぞ
れ互いに異なる一定の電圧を受ける。
【００４９】請求項２９に係る半導体装置は、請求項２
０の半導体装置が、メモリセル列各々に対応して配置さ
れ、各々に対応の列のメモリセルが接続される複数のビ
ット線対と、これら複数のビット線対各々に設けられ、
第１および第２の信号線を介して与えられる第１および
第２の活性化信号の活性化に応答して活性化され、対応
のビット線対の電位を差動的に増幅する複数のセンスア
ンプと、第１の電源ノードと合成容量素子の一方電極ノ
ードの間に接続される第１のスイッチングトランジスタ
と、第２の電源ノードと合成容量素子の他方電極の間に
設けられる第２のスイッチングトランジスタと、これら
第１および第２のスイッチングトランジスタの導通／非
導通を制御する信号を発生する第１の制御信号発生手段
と、合成容量素子の一方電極ノードと第１の信号線との
間に設けられる第３のスイッチングトランジスタと、合
成容量素子の他方電極ノードと第２の信号線との間に設
けられる第４のスイッチングトランジスタと、これら第
３および第４のスイッチングトランジスタの導通／非導
通を制御する信号を発生する第２の制御信号発生手段を
さらに備える。
【００５０】請求項３０に係る半導体装置は、請求項５
の容量素子の直列体からなる合成容量素子を含む。この
合成容量素子は、各々が請求項５の容量素子である第１
および第２の容量素子を含む。合成容量素子は、第１お
よび第２の容量素子の第２導電層を相互接続し、第２の
容量素子の半導体基板領域と第１の容量素子の第３の導
電層とを一方電極に接続し、かつ第１の容量素子の半導
体基板領域と第２の容量素子の第３の導電層とを他方電
極に電気的に接続することにより構成される。
【００５１】請求項３１の半導体装置は、請求項３０の
半導体装置が、さらに、第２の容量素子の第１導電型の
半導体基板領域にそれぞれが形成される第１導電型およ
び第２導電型の不純物領域を含む。これら第１導電型お
よび第２導電型の不純物領域は共通に一方電極ノードに
電気的に接続される。第１の容量素子の半導体基板領域
は第１導電型の不純物領域を介して他方電極に電気的に
接続される。
【００５２】請求項３２に係る半導体装置は、請求項３
０の半導体装置の第１および第２の容量素子の第１導電
型の半導体基板領域にそれぞれ、第１導電型の不純物領
域および第２導電型の不純物領域が形成される。第１の
容量素子の第１および第２導電型の不純物領域は共通に
一方電極ノードに電気的に接続され、第２の容量素子の
半導体基板領域に形成された第１導電型および第２導電
型の不純物領域が共通に他方電極ノードに電気的に接続
される。
【００５３】請求項３３に係る半導体装置は、請求項３
０の第１導電層と第３導電層の接続部下の半導体基板領
域表面に局所的に形成される厚い絶縁膜を備える。
【００５４】請求項３４に係る半導体装置は、請求項７
のメモリセルを２つ直列に電気的に接続した合成容量素
子を備える。この合成容量素子は、第１の容量素子の第
３の導電層および半導体基板領域を他方電極ノードに電
気的に接続しかつ第４の導電層を一方電極ノードに接続
する。第１および第２の容量素子の第２の導電層は相互
接続される。第２の容量素子の半導体基板領域および第
３導電層は一方電極ノードに接続され、かつ第４導電層
は他方電極ノードに電気的に接続される。
【００５５】請求項３５に係る半導体装置は、請求項３
４の装置において、第２の容量素子の第１導電型の半導
体基板領域表面に形成される第１および第２導電型の不
純物領域を含む。これら第１および第２導電型の不純物
領域は共通に他方電極ノードに電気的に接続される。第
１の容量素子の半導体基板領域は第１導電型の不純物領
域を介して一方電極ノードに電気的に接続される。
【００５６】請求項３６に係る半導体装置は、請求項３
４の装置が、第１および第２の容量素子の半導体基板領
域それぞれにおいて、第１および第２導電型の不純物領
域を含む。第２の容量素子の第１および第２導電型の不
純物領域は共通に他方電極ノードに結合され、第１の容
量素子の半導体基板領域に形成された第１および第２導
電型の不純物領域は一方電極ノードに電気的に接続され
る。
【００５７】請求項３７に係る半導体装置は、請求項１
９の容量素子が２個直列に電気的に接続されて、合成容
量素子を構成する。第１および第２の容量素子の第３導
電層は同一導電層で構成されて相互接続され、第１およ
び第２の容量素子の第２導電層が一方および他方電極ノ
ードにそれぞれ電気的に接続される。
【００５８】請求項３８に係る半導体装置は、請求項１
９の容量素子が２個直列に電気的に接続されて構成され
る合成容量素子を備える。この合成容量素子は、第１お
よび第２の容量素子の第２の導電層を相互接続し、かつ
第１および第２の容量素子の第３の導電層がそれぞれ一
方および他方電極ノードとされる。
【００５９】請求項３９に係る半導体装置は、請求項１
９の容量素子を２個直列に電気的に接続して構成される
合成容量素子を備える。この合成容量素子は、第１の容
量素子の第２の導電層を第２の容量素子の第３導電層に
電気的に接続し、第１容量素子の第３導電層を一方電極
ノードに電気的に接続し、かつ第２の容量素子の第２の
導電層を他方電極ノードに電気的に接続することにより
構成される。
【００６０】請求項４０に係る半導体装置は、請求項１
９に係る容量素子を２個直列に電気的に接続して構成さ
れる合成容量素子を備える。この合成容量素子は、第１
および第２の容量素子の第３の導電層を同一導電層で構
成して相互接続し、かつ第１および第２の容量素子の第
２の導電層をそれぞれ一方および他方電極ノードに電気
的に接続することにより構成される。
【００６１】請求項４１に係る半導体装置は、請求項１
９の容量素子が２個直列に電気的に接続されて構成され
る合成容量素子を備える。この合成容量素子は、第１お
よび第２の容量素子の第２導電層が相互接続され、第１
および第２の容量素子の第３の導電層がそれぞれ一方お
よび他方電極ノードに電気的に接続される。
【００６２】請求項４２に係る半導体装置は、請求項１
９の容量素子が２個直列に電気的に接続されて構成され
る合成容量素子を備える。この合成容量素子は、第１の
容量素子の第３の導電層が一方電極ノードに電気的に接
続され、第２の容量素子の第２の導電層が他方電極ノー
ドに電気的に接続される。第１の容量素子の第２の導電
層と第２の容量素子の第３の導電層とは電気的に相互接
続される。
【００６３】請求項４３に係る半導体装置は、請求項１
ないし４２のいずれかの装置において、第１の導電層が
平面レイアウトにおいて一方方向の第１辺とこの一方方
向と直交する他方方向の第２辺とを有する。第１辺と第
２辺の長さの比は実質的に１対１である。また、これら
１辺および他辺は実質的にこの半導体装置の設計規則の
最小寸法の長さを有する。
【００６４】請求項４４に係る半導体装置は、請求項２
０、２１−２４、２８、および３０−４３のいずれかの
合成容量素子の容量素子間の接続ノードに、各容量素子
の電極間電圧差が、合成容量素子の電極間電圧の実質的
に、容量素子の数の逆数倍以下となる電圧を印加する中
間電圧印加手段を備える。
【００６５】請求項４５に係る半導体装置は、請求項２
９の装置が、さらに、合成容量素子の容量素子間の接続
ノードへ、第１電源ノードの電圧と第２電源ノードの電
圧の差の容量素子の数の逆数倍の以下の電圧が各容量素
子の電極間に印加されるように、電圧を印加する中間電
圧印加手段と、第２制御信号発生手段の出力する制御信
号を遅延する遅延手段と、第１制御信号発生手段の発生
する制御信号による第１および第２のスイッチングトラ
ンジスタの非導通から遅延手段からの遅延制御信号の活
性化までの間中間電圧印加手段の電圧印加を禁止する手
段を備える。遅延手段の遅延制御信号の活性化は、第２
制御信号発生手段の制御信号による第３および第４のス
イッチングトランジスタの導通に対応する。
【００６６】請求項４６に係る半導体装置は、第１およ
び第２のノードの間に直列に接続される複数の容量素子
と、これら複数の容量素子の容量素子間の接続ノード
に、各容量素子の電極間電圧が第１および第２のノード
の電圧差のこれら複数の容量素子の数の逆数倍以下とな
るように、第１および第２のノード電圧の間の電圧を印
加する手段を備える。
【００６７】請求項４７に係る半導体装置は、請求項４
６の第１および第２のノードへは、互いに値の異なる一
定の電圧が印加される。
【００６８】請求項４８に係る半導体装置は、請求項４
６または４７の電圧印加手段が、各接続ノードに対応し
て設けられる電圧印加回路を含む。この電圧印加回路
は、第１および第２のノード間の電圧の間の電圧レベル
の第１および第２の制御電圧を発生する手段と、第１お
よび第２の制御電圧と出力ノードの電圧との差に従って
プッシュプル態様で動作する第１および第２のトランジ
スタ素子とを含む。この出力ノードが対応の容量素子間
接続ノードに接続される。
【００６９】請求項４９に係る半導体装置は、請求項４
８の半導体装置において、第１および第２のトランジス
タ素子は、絶対値がＶｔｈｎおよびＶｔｈｐのしきい値
電圧を各々が有しかつ第１および第２の制御電圧をそれ
ぞれのゲートに受けるｎチャネルＭＯＳトランジスタお
よびｐチャネルＭＯＳトランジスタである。第１および
第２の制御電圧の差は、実質的に、Ｖｔｈｎ＋Ｖｔｈｐ
に等しい。
【００７０】請求項５０に係る半導体装置は、請求項４
４ないし４９のいずれかの装置が、さらに、第１および
第２のノードを電気的にフローティング状態とする容量
結合形成手段と、この容量結合形成手段による第１およ
び第２のノードの電気的フローティング化の間、電圧印
加手段による電圧印加を停止させる手段を含む。
【００７１】請求項５１に係る半導体装置は、請求項５
０の装置が、さらに、少なくとも１列に配置される複数
のメモリセルと、この列に対応して配置されてその列の
メモリセルが接続されるビット線対と、活性化時ビット
線対の電位を差動的に増幅するためのセンスアンプと、
動作タイミング信号に応答して電気的にフローティング
状態とされた第１および第２のノードをセンスアンプの
両電源ノードへそれぞれ電気的に結合してこのセンスア
ンプを活性化するセンスアンプ活性化手段を備える。
【００７２】請求項５２に係る半導体装置は、請求項５
１の装置における容量結合形成手段が、メモリセル選択
動作開始指示信号の非活性化およびセンス動作完了指示
信号の活性化の一方に応答して電圧印加手段の電圧印加
停止状態を解放する手段を含む。
【００７３】第２導電層と絶縁膜を介して複数の第１の
導電層を対向して配置することにより、この第１導電層
と第２導電層の対向面積が増大し、面積効率のよい容量
素子を実現することができる。特に、この第１および第
２導電層をメモリセルキャパシタのストレージノード電
極およびセルプレート電極と同一導電層とすることによ
り、製造工程を増加させることなく面積効率のよい容量
素子を実現することができる。
【００７４】またこの容量素子を直列に電気的に接続す
ることにより、合成容量素子の耐圧はメモリセルキャパ
シタの耐圧の２倍とすることができ、容易にデカップリ
ング容量、および電源電圧レベルの電圧の安定化を行な
う安定化容量などを実現することができる。
【００７５】また、合成容量素子の容量素子の接続ノー
ドへ一定の電圧を供給することにより、容量素子に含ま
れる単位容量素子に不良が生じ、大きなリーク電流が流
れる場合においても、このリーク電流を補償して容量素
子接続ノードを一定の電圧レベルに保持することがで
き、この容量素子の電極間ノードの電圧差を一定に保持
することができ、容量素子の耐圧特性が保証され、合成
容量素子の信頼性が確保される。また、この容量素子の
接続ノードを一定電圧に保持し、フローティング状態と
なるのを防止することにより、ノイズなどの影響によ
り、この接続ノード電位が変動し、応じて合成容量素子
の電極ノード電位が変動するのを抑制することができ
る。
【００７６】
【発明の実施の形態】
［発明の原理的構成］図１は、この発明が適用される半
導体装置であるＤＲＡＭのメモリセルの構成を示す図で
ある。図１において、メモリセルＭＣは、ビット線ＢＬ
とワード線ＷＬの交差部に対応して配置される。後にＤ
ＲＡＭの全体の構成については説明するが、メモリセル
ＭＣは、行列状に配置される。ワード線ＷＬは、メモリ
セルの各行に対応して配置され、それぞれに対応の行の
メモリセルＭＣが接続される。ビット線ＢＬは、メモリ
セルの列それぞれに対応して配置され、各々に対応の列
のメモリセルが接続される。通常、ビット線ＢＬは、対
をなして配置され、対をなす他方ビット線（補のビット
線）は、このビット線ＢＬに対する、メモリセルデータ
読出時の基準電位を与える。
【００７７】メモリセルＭＣは、情報を電荷の形態で格
納するためのメモリセルキャパシタＭＳと、ワード線Ｗ
Ｌの選択時導通し、メモリセルキャパシタＭＳのストレ
ージノードＳＮをビット線ＢＬ（または補のビット線／
ＢＬ）に接続するｎチャネルＭＯＳトランジスタで構成
されるアクセストランジスタＭＴを含む。メモリセルキ
ャパシタＭＳの他方電極ノード（セルプレート電極ノー
ド）へは、中間電圧（セルプレート電圧）ＶＣＰが印加
される。この中間電圧ＶＣＰは、ＤＲＡＭの動作電源電
圧ＶＣＣと接地電圧ＧＮＤの差の１／２の電圧レベルで
ある。以下の説明において、動作電源電圧は、外部から
与えられる電源電圧および内部で外部電源電圧を降圧し
て生成される内部電源電圧両者のいずれであってもよ
く、動作電源電圧と用いられる電圧を示す。また、電圧
レベルは、接地電圧を基準として特定する。
【００７８】メモリキャパシタＭＳは、小占有面積で大
きな容量値を実現するため、そのキャパシタ絶縁膜は薄
くされる。薄いキャパシタ絶縁膜を有するメモリセルキ
ャパシタＭＳの耐圧を保証するために、中間電圧レベル
のセルプレート電圧ＶＣＰがセルプレート電極ノードＳ
Ｃへ印加される。一方、ワード線ＷＬの電位は、後に説
明するが、動作電源電圧レベルよりも高い電圧レベルま
で選択時に昇圧される。したがって、このアクセストラ
ンジスタＭＴのゲート絶縁膜は、その耐圧を保証するた
め、メモリセルキャパシタＭＳのそれよりも厚くされ
る。
【００７９】図２は、アクセストランジスタＭＴを用い
るキャパシタ（ゲートキャパシタ）とメモリセルキャパ
シタＭＳの単位面積当りの容量値とＤＲＡＭの記憶容量
との関係を示す図である。図２において、横軸にＤＲＡ
Ｍの記憶容量を示し、縦軸に単位面積（μｍ2 ）当りの
容量値（単位ｆＦ）を示す。アクセストランジスタＭＴ
を用いるゲートキャパシタは、その耐圧は電源電圧以上
である。このゲートキャパシタに用いられるトランジス
タは周辺回路または論理回路に含まれるＭＯＳトランジ
スタと同様のものであってもよい。したがって、図２に
おいては、アクセストランジスタＭＴ、周辺回路または
論理回路であるＭＯＳトランジスタを用いたキャパシタ
Ｃｇの単位容量値Ｃ０が示される。一方、メモリセルキ
ャパシタＭＳは、小占有面積で十分大きい容量値を実現
するため、セルプレートが中間電圧ＶＣＣ／２（＝ＶＣ
Ｐ）である。このメモリセルキャパシタＭＳの耐圧は、
したがってＶＣＣ／２である。このＭＯＳトランジスタ
と同一用途にメモリセルキャパシタＭＳを利用する場
合、この耐圧特性を電源電圧ＶＣＣとするため、２個の
メモリセルキャパシタＭＳを直列に接続して用いる。こ
の場合、その容量値の直列接続による低下を補償するた
めに、メモリセルキャパシタＭＳの面積が２倍とされ
る。したがって、メモリセルキャパシタＭＳを用いる場
合、曲線III に示すように、Ｃ０＝ＣＳ／４の関係が満
たされる。すなわち、実際のメモリセルキャパシタＭＳ
の容量値ＣＳは、図２に示す縦軸の値の１／４の値とな
る（図２に示す縦軸の容量値Ｃ０は単位面積当りの容量
値を示している）。
【００８０】図２に示すように、ＭＯＳトランジスタを
用いるゲートキャパシタおよびメモリセルキャパシタＭ
Ｓいずれにおいても、ＤＲＡＭの記憶容量が増加するに
つれて、その容量値ＣｇおよびＣＳは増加する。ゲート
キャパシタの場合、ゲート絶縁膜の膜厚およびチャネル
幅／チャネル長がスケーリング則に沿ってスケールダウ
ンされる。したがって、高集積化が進んでも、その容量
値は増加するが、その増加の程度は比較的小さい（曲線
Ｉ参照）。一方、メモリセルキャパシタＭＳの場合、Ｄ
ＲＡＭの記憶容量が増加するにつれて、その占有面積が
低減されても、以下に述べる理由のために、ほぼ同じ大
きさの容量値を実現するため、ＤＲＡＭの記憶容量の増
加に伴って、その単位容量値Ｃ０はＭＯＳキャパシタの
それに比べて急速に増加する（曲線II参照）。
【００８１】ＤＲＡＭにおいては、メモリセルＭＣの記
憶情報の読出は、ビット線ＢＬ（または／ＢＬ）に現れ
る電圧（読出電圧）ΔＶを検知増幅することにより行な
われる。この読出電圧ΔＶは、メモリセルキャパシタＭ
Ｓの容量値ＣＳとビット線ＢＬ（または／ＢＬ）の容量
値ＣＢの比、ＣＳ／ＣＢ、が大きくなるほど、その絶対
値が大きくなる。ビット線容量ＣＢは、ビット線ＢＬ
（または／ＢＬ）の長さおよびそれに接続されるアクセ
ストランジスタＭＴの数により決定される。このビット
線容量ＣＢをできるだけ小さくするために、通常、ＤＲ
ＡＭにおいては、ブロック分割方式などが取られ、ビッ
ト線の長さが短くされかつそれに接続されるメモリセル
の数が小さくされる。しかしながら、このビット線容量
ＣＢの値を小さくするにも限度がある。したがって、メ
モリセルキャパシタＭＳの容量値ＣＳをできるだけ大き
くすることが、読出電圧ΔＶの絶対値を大きくするため
に必要となる。
【００８２】また、ＤＲＡＭにおいては、入射α線によ
り正孔・電子対の生成による蓄積電荷量の変化が生じる
と、読出電圧ΔＶの値が変化し、メモリセルデータの正
確な読出ができなくなる。スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）においては、メモリセルは
フリップフロップの構成を備えており、またフラッシュ
メモリ（不揮発性半導体記憶装置）のメモリセルはフロ
ーティングゲートの蓄積電荷によりメモリトランジスタ
のしきい値電圧を決定しており、これらのメモリセルに
対する入射α線の影響はＤＲＡＭメモリセルに比べて小
さい。このα線の影響を低減し、また十分な読出電圧Δ
Ｖを生成するために、ＤＲＡＭにおいては、メモリセル
キャパシタＭＳの蓄積電荷量はできるだけ大きくされ
る。特に、動作電源電圧ＶＣＣが２．５Ｖまたは１．２
Ｖと小さくなると、このメモリセルキャパシタＭＳの蓄
積電荷量が低減するため、十分な大きさのメモリセルキ
ャパシタＭＳの容量値が必要とされる。
【００８３】上述のような観点から、ＤＲＡＭのメモリ
セルキャパシタの容量値は、集積度にかかわらずほぼ一
定の大きさ（３０〜３５ｆＦ）の値が必要とされる。
【００８４】図２においては、直線Ｉは、ＭＯＳキャパ
シタの容量値Ｃｇを示し、直線ＩＩは、メモリセルキャ
パシタを２個直列にした場合の単位面積当りの容量値を
示し、直線ＩＩＩは、実際のメモリセルキャパシタの容
量値を示す。メモリセルキャパシタＭＳおよびＭＯＳキ
ャパシタの単位面積当りの容量値Ｃ０の値を図２におい
て合わせて示す。
【００８５】この図２に示すように、たとえば１６Ｍビ
ットＤＲＡＭにおいては、メモリセルキャパシタＭＳを
用いる容量の容量値はゲートキャパシタの容量値の０．
８倍であり、６４ＭビットＤＲＡＭの場合、メモリセル
キャパシタＭＳを用いる容量の単位面積当りの容量値は
ゲートキャパシタの単位面積当りの容量値の１．５倍と
なり、２５６ＭビットＤＲＡＭにおいては、メモリセル
キャパシタＭＳを用いる容量の単位面積当りの容量値は
ゲートキャパシタの単位面積当りの容量値の約２．５倍
となる。すなわち、６４ＭビットＤＲＡＭ以降の世代の
ＤＲＡＭにおいては、メモリセルキャパシタＭＳを用い
る容量の方がゲートキャパシタに比べて面積効率が優れ
ており、かつＤＲＡＭの記憶容量の増大に伴って急激に
両者の容量値の差が大きくなる。本発明はこのメモリセ
ルキャパシタＭＳのゲートキャパシタに対する特徴を有
効に活かして面積効率に優れた容量素子を実現する。特
に、本発明においては、１６Ｍビットよりも記憶容量の
小さいＤＲＡＭのメモリセルキャパシタであっても、ゲ
ートキャパシタよりも十分に大きな容量値を小占有面積
で実現する面積効率に優れた容量素子を実現する。
【００８６】［本発明の適用例１］図３（Ａ）および
（Ｂ）は、この発明の容量素子が適用される回路の構成
を示す図である。図３（Ａ）においては、入力ノードＮ
ａへ与えられる入力信号ＩＮと基準電圧入力ノードＮｂ
に与えられる基準電圧Ｖｒｅｆを比較する比較回路ＣＭ
Ｐが示される。この比較回路ＣＭＰは、電源ノードＶＣ
Ｃ上の電源電圧ＶＣＣと接地ノードＶＳＳ上の接地電圧
ＶＳＳ（ノードとその上の電圧を同じ符号で示す）を両
動作電源電圧として動作し、入力信号ＩＮが基準電圧Ｖ
ｒｅｆよりも電圧レベルが高い場合にはその出力信号Ｏ
ＵＴをＨレベルとし、逆に、入力信号ＩＮが基準電圧Ｖ
ｒｅｆよりも低い場合には、出力信号ＯＵＴをＬレベル
とする。この基準電圧入力ノードＮｂと接地ノードＶＳ
Ｓの間に、この発明に従うメモリセルキャパシタを利用
する容量ＣＳＴが設けられる。
【００８７】高速で信号を伝達するために、この入力信
号ＩＮの振幅および電圧レベルが小さくされる。特に、
最近では、入力信号ＩＮのＨレベルが１．２Ｖであり、
入力信号ＩＮの振幅が０．８Ｖのようなインタフェース
が用いられている。このような入力信号ＩＮの論理レベ
ルを判定し、対応の論理レベルの出力信号ＯＵＴを生成
するために、インタフェース部に、図３（Ａ）に示すよ
うな比較回路ＣＭＰが設けられる。
【００８８】図３（Ｂ）は、この図３（Ａ）に示す比較
回路ＣＭＰの内部構成の一例を示す図である。図３
（Ｂ）において、比較回路ＣＭＰは、カレントミラー回
路を構成するｐチャネルＭＯＳトランジスタＰＱａおよ
びＰＱｂと、入力信号ＩＮと基準電圧Ｖｒｅｆを比較す
る比較段を構成するｎチャネルＭＯＳトランジスタＮＱ
ａおよびＮＱｂを備える。ｐチャネルＭＯＳトランジス
タＰＱａおよびＰＱｂのゲートは、ｎチャネルＭＯＳト
ランジスタＮＱａのドレインに接続される。入力信号Ｉ
ＮがｎチャネルＭＯＳトランジスタＮＱａのゲートへ与
えられ、基準電圧ＶｒｅｆがｎチャネルＭＯＳトランジ
スタＮＱｂのゲートへ与えられる。
【００８９】この図３（Ｂ）に示す比較回路は、カレン
トミラー型差動増幅回路としても知られている。入力信
号ＩＮが基準電圧Ｖｒｅｆよりも高い場合には、ＭＯＳ
トランジスタＮＱａのコンダクタンスがＭＯＳトランジ
スタＮＱｂのそれよりも大きくなり、ＭＯＳトランジス
タＮＱａを流れる電流量が、ＭＯＳトランジスタＮＱｂ
を介して流れる電流量よりも大きくなる。ＭＯＳトラン
ジスタＰＱａおよびＰＱｂはカレントミラー回路を構成
しており、このＭＯＳトランジスタＮＱａを流れる電流
量と同じ大きさの電流（ＭＯＳトランジスタＰＱａおよ
びＰＱｂのサイズが同じとき）が、ＭＯＳトランジスタ
ＰＱｂを介してＭＯＳトランジスタＮＱｂへ与えられ
る。したがってこの状態においては、出力信号ＯＵＴの
電位レベルは上昇する。逆に、入力信号ＩＮが基準電圧
Ｖｒｅｆよりもその電圧レベルが低い場合には、ＭＯＳ
トランジスタＮＱｂのコンダクタンスがＭＯＳトランジ
スタＮＱａのそれよりも大きくなり、ＭＯＳトランジス
タＮＱｂは、ＭＯＳトランジスタＰＱｂを介して供給さ
れる電流量よりも大きな電流を放電する。これにより、
出力信号ＯＵＴの電位レベルが低下する。この基準電圧
Ｖｒｅｆは電源電圧ＶＣＣの１／２の電圧レベルに設定
される。比較回路ＣＭＰからの出力信号ＯＵＴが、内部
回路の動作する電源電圧レベルに応じた信号レベルに変
換される。
【００９０】このような比較回路ＣＭＰの比較動作を正
確かつ安定に行なうためには、この入力信号ＩＮの論理
レベルの比較基準となる基準電圧Ｖｒｅｆの電圧レベル
を安定化させることが重要である。
【００９１】この基準電圧Ｖｒｅｆの電圧レベルを不安
定する主要因は、この基準電圧Ｖｒｅｆが供給される配
線に隣接する他の信号線とこの基準電圧伝達線との間の
容量結合に起因する容量結合性ノイズである。このよう
なノイズに対する安定性を増加させるために、基準電圧
入力ノードＮｂと接地ノードＶｓｓの間に容量素子ＣＳ
Ｔを設ける。この容量素子ＣＳＴに、後に詳細に説明す
るメモリセルキャパシタ構造と同一構造のキャパシタを
利用する。基準電圧Ｖｒｅｆは、ＶＣＣ／２の電圧レベ
ルである。したがって、メモリセルキャパシタの絶縁膜
と同じ絶縁膜をこの容量ＣＳＴに利用しても、この容量
ＣＳＴの耐圧特性は保障される。また、メモリセルキャ
パシタは、先の図２に示すように、面積効率が優れてい
るため、少占有面積で必要とされる容量値を備える安定
化容量をこの容量素子ＣＳＴを用いて実現することがで
きる。
【００９２】［変更例］図４は、この適用例１の第１の
変更例の構成を示す図である。図４に示す構成において
は、容量ＣＳＴが比較回路ＣＭＰの基準電圧入力ノード
Ｎｂと電源ノードＶＣＣの間に接続される。基準電圧Ｖ
ｒｅｆは、ＶＣＣ／２の電圧レベルである。したがっ
て、この電源ノードＶＣＣと基準電圧Ｖｒｅｆの電圧差
は、ＶＣＣ／２程度であり、したがってこの基準電圧入
力ノードＮｂと電源ノードＶＣＣの間に容量素子ＣＳＴ
を接続しても、同様この基準電圧Ｖｒｅｆを安定化する
ための容量を実現することができる。
【００９３】［適用例２］図５（Ａ）は、この発明の適
用例２の構成を概略的に示す図である。図５（Ａ）にお
いて、半導体装置は、内部ロウアドレス信号をデコード
するロウデコード回路ＲＤと、タイミング信号φＸに従
ってワード線駆動信号φＷを生成するφＷ発生回路ＲＸ
Ｄと、ロウデコード回路ＲＤの出力信号に応答して、ワ
ード線ドライブ信号φＷを対応のワード線ＷＬへ伝達す
るワード線ドライブ回路ＷＤを含む。ワード線ＷＬとビ
ット線ＢＬの交差部には、メモリセルＭＣが設けられ
る。このメモリセルＭＣは、図１に示す構成と同じ１ト
ランジスタ／１キャパシタ型のメモリセル構造を備え
る。
【００９４】この半導体装置は、さらに、電源ノード
（電源線）ＶＣＣ上の電源電圧ＶＣＣと接地ノード上の
接地電圧ＶＳＳを両動作電源電圧として動作し、電源電
圧ＶＣＣよりも高い高電圧ＶＰＰを生成するＶＰＰ発生
回路ＶＰＣを含む。このＶＰＰ発生回路ＶＰＣは、通
常、チャージポンプキャパシタを含み、クロック信号に
応答して、チャージポンプ動作を行なって所定の電圧レ
ベルの高電圧ＶＰＰを生成する。この高電圧ＶＰＰは、
通常電源電圧ＶＣＣのほぼ１．５倍の電圧レベルとされ
る。ＶＰＰ発生回路ＶＰＣからの高電圧ＶＰＰがφＷ発
生回路ＲＸＤへ与えられる。このφＷ発生回路ＲＸＤ
は、タイミング信号φＸの活性化時、この高電圧ＶＰＰ
レベルのワード線ドライブ信号φＷＣを生成してワード
線ドライブ回路ＷＤへ与える。
【００９５】ワード線ドライブ回路ＷＤは、ロウデコー
ド回路ＲＤの出力信号を受けるインバータ回路ＩＶと、
ロウデコード回路ＲＤの出力信号を通過させるｎチャネ
ルＭＯＳトランジスタＮＱｃと、ＭＯＳトランジスタＮ
Ｑｃの通過させる電圧レベルに応答して導通し、ワード
線ドライブ信号φＷをワード線ＷＬへ伝達するｎチャネ
ルＭＯＳトランジスタＮＱｄと、インバータ回路ＩＶの
出力信号がＨレベルのときに導通し、ワード線ＷＬを接
地電位レベルへ駆動するｎチャネルＭＯＳトランジスタ
ＮＱｅを含む。ＭＯＳトランジスタＮＱｃのゲートへ
は、電源電圧ＶＣＣが与えられる。
【００９６】この高電圧ＶＰＰを出力するノードＮｃと
電源ノード（電源線）ＶＣＣの間に、安定化容量ＣＳＴ
が設けられる。この安定化容量ＣＳＴは、後に詳細に説
明する構造を備え、メモリセルキャパシタと同様の構成
を備える。
【００９７】次に図５（Ｂ）に示す動作波形図を参照し
て、この図５（Ａ）に示す回路の動作について説明す
る。
【００９８】図示しないロウアドレスストローブ信号／
ＲＡＳがＨレベルからＬレベルに立下がると、このＤＲ
ＡＭは選択状態とされて、内部でメモリセル選択動作が
開始される。このロウアドレスストローブ信号／ＲＡＳ
の立下がりに応答して、外部からのアドレス信号がロウ
アドレス信号として取込まれ、内部ロウアドレス信号が
生成されてロウデコード回路ＲＤへ与えられる。ロウデ
コード回路ＲＤは、与えられた内部ロウアドレス信号を
デコードし、対応のワード線がアドレス指定されたとき
にはＨレベルの信号を出力する。このロウデコード回路
ＲＤからの出力信号がワード線ドライブ回路ＷＤへ与え
られる。
【００９９】次に、このロウアドレスストローブ信号／
ＲＡＳの立下がりに応答して、所定時間経過後に、タイ
ミング信号φＸが活性状態のＨレベルとされ、φＷ発生
回路ＲＸＤから高電圧ＶＰＰレベルのワード線駆動信号
φＷが出力される。ワード線ドライブ回路ＷＤの選択時
には、インバータ回路ＩＶの出力信号がＬレベルとな
り、ＭＯＳトランジスタＮＱｃを介してＨレベルの電圧
がＭＯＳトランジスタＮＱｄのゲートへ伝達される。Ｍ
ＯＳトランジスタＮＱｄが導通し、ワード線ドライブ信
号φＷをワード線ＷＬ上に伝達する。ＭＯＳトランジス
タＮＱｃは、ゲートに電源電圧ＶＣＣを受けており、Ｈ
レベルの信号をＭＯＳトランジスタＮＱｄのゲートへ与
えた場合には、非導通状態である。したがって、高電圧
ＶＰＰレベルのワード線駆動信号φＷがＭＯＳトランジ
スタＮＱｄのソースへ与えられたときには、このＭＯＳ
トランジスタＮＱｄのセルフブートストラップ作用によ
り、ＭＯＳトランジスタＮＱｄのゲート電位が上昇し、
高電圧ＶＰＰレベルのワード線駆動信号φＷが対応のワ
ード線ＷＬへ伝達され、選択ワード線ＷＬ上の電圧レベ
ルは高電圧ＶＰＰレベルとされる。
【０１００】このワード線ＷＬ上に高電圧ＶＰＰを伝達
することにより、メモリセルＭＣに含まれるアクセスト
ランジスタのしきい値電圧の損失を伴うことなく、電源
電圧ＶＣＣレベルの電圧をビット線からメモリセルキャ
パシタのストレージノードへ伝達することができる。こ
の選択ワード線ＷＬに接続されるメモリセルＭＣのアク
セストランジスタが導通し、メモリセルキャパシタのス
トレージノードの電荷がビット線ＢＬ上に伝達される。
このビット線ＢＬに読出されたデータが、図示しないセ
ンスアンプにより検知増幅され、かつラッチされる。こ
の後、図示しないコラムデコーダが動作し、この選択行
のうちの列を選択して、メモリセルのデータの読出また
は書込が行なわれる。
【０１０１】この高電圧ＶＰＰは、φＷ発生回路ＲＸＤ
を介して、選択ワード線ＷＬ上に伝達される。したがっ
て、ワード線ＷＬの選択時には、高電圧ＶＰＰが消費さ
れるため、このＶＰＰ発生回路ＶＰＣから出力される高
電圧ＶＰＰの電圧レベルが低下することが考えられる。
この高電圧ＶＰＰの出力レベルの低下を防止するため
に、安定化容量ＣＳＴを設ける。この安定化容量ＣＳＴ
として、メモリセルキャパシタ構造を利用することによ
り、低占有面積の安定化容量を実現することができる。
この高電圧ＶＰＰは、電源電圧ＶＣＣの１．５倍の電圧
レベルを備える。したがって、高電圧ＶＰＰの出力ノー
ドＮｃと電源ノード（電源線）ＶＣＣの間に安定化容量
ＣＳＴを設ける場合、この電源ノード（電源線）ＶＣＣ
と出力ノードＮｃの間の電圧差は、０．５ＶＣＣであ
り、メモリセルキャパシタ構造を利用してこの安定化容
量ＣＳＴを形成しても、何らその耐圧上問題は生じな
い。
【０１０２】また、図５（Ａ）に示すワード線ドライブ
回路ＷＤにおいて、ＭＯＳトランジスタＮＱｃのゲート
へは、高電圧ＶＰＰが与えられてもよい。この場合に
は、ロウデコード回路ＲＤの出力段にはレベル変換回路
が設けられており、その出力段から高電圧ＶＰＰレベル
のワード線選択信号が出力される。また、φＷ発生回路
ＲＸＤは、タイミング信号φＸに加えてアドレス信号を
受け、このアドレス信号をデコードして、選択ワード線
に対してのみ、活性状態のワード線ドライブ信号を伝達
するように構成されてもよい。
【０１０３】［適用例３］図６（Ａ）は、この発明の容
量素子の第３の適用例の構成を示す図である。図６にお
いて、半導体装置（ＤＲＡＭ）は、対をなして配置され
るビット線ＢＬおよび／ＢＬと、ワード線ＷＬと、ワー
ド線ＷＬとビット線ＢＬの交差部に対応して配置される
メモリセルＭＣと、センスアンプ活性化信号φＳＡに応
答して活性化され、ビット線ＢＬおよび／ＢＬの電位差
を増幅するセンスアンプＳＡと、プリチャージ／イコラ
イズ指示信号φＥＱに応答して活性化され、ビット線Ｂ
Ｌおよび／ＢＬを中間電位ＶＢＬにプリチャージしかつ
イコライズするプリチャージ／イコライズ回路ＰＥを含
む。このビット線ＢＬおよび／ＢＬは、いわゆる「折返
しビット線」構成を備え、１つの行においてビット線Ｂ
Ｌおよび／ＢＬの一方のみにメモリセルＭＣが接続され
るが、図６（Ａ）において、ワード線ＷＬとビット線Ｂ
Ｌの交差部に対応して配置されるメモリセルＭＣのみ代
表的に示す。
【０１０４】プリチャージ／イコライズ回路ＰＥは、プ
リチャージ／イコライズ指示信号φＥＱに応答して導通
し、中間電圧ＶＢＬをビット線ＢＬおよび／ＢＬにそれ
ぞれ伝達するｎチャネルＭＯＳトランジスタＮＱｇおよ
びＮＱｈと、プリチャージ／イコライズ指示信号φＥＱ
に応答して導通し、ビット線ＢＬおよび／ＢＬを電気的
に短絡するｎチャネルＭＯＳトランジスタＮＱｆを含
む。この中間電圧ＶＢＬは、通常、電源電圧ＶＣＣの１
／２の電圧レベルである。
【０１０５】ビット線プリチャージ電圧発生回路は、電
源ノードＶＣＣと接地ノードＶＳＳの間に結合され、第
１の制御電圧ＶＣＣ／２＋ＶＴＮおよび第２の制御電圧
ＶＣＣ／２−｜ＶＴＰ｜を生成する制御電圧発生回路Ｃ
ＶＧと、この制御電圧発生回路ＣＶＧからの第１および
第２の制御電圧に従って中間電圧ＶＢＬを生成する中間
電圧発生回路ＭＶＧと、この中間電圧出力ノードＮｄと
接地ノードＶＳＳの間に接続される安定化容量ＣＳＴを
含む。
【０１０６】制御電圧発生回路ＣＶＧは、電源ノードＶ
ＣＣに一方端が接続される高抵抗抵抗素子Ｚ１と、抵抗
素子Ｚ１の他方端とノードＮｅの間に接続されるダイオ
ード接続されたｎチャネルＭＯＳトランジスタＮＱｉ
と、接地ノードＶＳＳに一方端が接続される高抵抗抵抗
素子Ｚ２と、高抵抗抵抗素子Ｚ２の他方端とノードＮｅ
の間に接続される、ダイオード接続されたｐチャネルＭ
ＯＳトランジスタＰＱｉを含む。ＭＯＳトランジスタＮ
ＱｉおよびＰＱｉは、それぞれしきい値電圧ＶＴＮおよ
びＶＴＰを備える。ノードＮｅの電位レベルは、ほぼＶ
ＣＣ／２である。抵抗素子Ｚ１およびＺ２は高抵抗であ
り、ＭＯＳトランジスタＮＱ１およびＰＱ１はダイオー
ドモードで動作して、それぞれそのしきい値電圧の絶対
値の電圧降下を生じさせる。したがって、このＭＯＳト
ランジスタＮＱｉのゲートおよびドレイン電位は、ＶＣ
Ｃ／２＋ＶＴＮとなり、ＭＯＳトランジスタＰＱｉのゲ
ートおよびドレイン電位は、ＶＣＣ／２−｜ＶＴＰ｜と
なる。
【０１０７】中間電圧発生回路ＭＶＧは、電源ノードＶ
ＣＣと出力ノードＮｄの間に接続され、そのゲートに第
１の制御電圧を受けるｎチャネルＭＯＳトランジスタＮ
Ｑｊと、出力ノードＮｄと接地ノードＶＳＳの間に接続
されかつそのゲートに第２の制御電圧を受けるｐチャネ
ルＭＯＳトランジスタＰＱｊを含む。ＭＯＳトランジス
タＮＱｊおよびＰＱｊは、ソースフォロアモードで動作
する。出力ノードＮｄの電圧レベルが、ＶＣＣ／２より
も高くなると、ＭＯＳトランジスタＮＱｊのゲート−ソ
ース間電位は、このＭＯＳトランジスタＮＱｊのしきい
値電圧よりも小さくなり、ＭＯＳトランジスタＮＱｊは
非導通状態となる。一方、ＭＯＳトランジスタＰＱｊの
ゲート−ソース間電圧の絶対値は、このＭＯＳトランジ
スタＰＱｊのしきい値電圧の絶対値よりも大きくなり、
ＭＯＳトランジスタＰＱｊが導通し、出力ノードＮｄの
電位レベルを低下させる。逆に、出力ノードＮｄの電位
レベルがＶＣＣ／２よりも低下すると、ＭＯＳトランジ
スタＮＱｊが導通し、一方ＭＯＳトランジスタＰＱｊが
非導通状態とされる。したがって、出力ノードＮｄから
出力される中間電圧ＶＢＬは、ほぼ、電源電圧ＶＣＣの
１／２の電圧レベルとなる。次にこの図６（Ａ）に示す
半導体装置の動作について図６（Ｂ）に示す動作波形図
を参照して説明する。
【０１０８】ロウアドレスストローブ信号／ＲＡＳがＬ
レベルに立下がると、メモリサイクルが始まり、プリチ
ャージ／イコライズ指示信号φＥＱがＬレベルとされ、
プリチャージ／イコライズ回路ＰＥに含まれるＭＯＳト
ランジスタＮＱｆ〜ＮＱｈがすべて非導通状態とされ
る。これにより、ビット線ＢＬおよび／ＢＬは、中間電
圧ＶＢＬでフローティング状態とされる。次いで、ワー
ド線ＷＬの電位が上昇し、メモリセルＭＣの記憶情報
が、ビット線ＢＬに読出される。図６（Ｂ）において
は、メモリセルＭＣが、Ｈレベルの情報を記憶してお
り、ビット線ＢＬの電位が上昇する場合の動作波形が一
例として示される。次いで、ビット線ＢＬおよび／ＢＬ
の電位差が十分拡大されると、センスアンプ活性化信号
φＳＡが活性状態とされてセンスアンプＳＡが活性化さ
れ、ビット線ＢＬおよび／ＢＬの電位差を拡大し、ビッ
ト線ＢＬおよび／ＢＬの電位差が電源電圧ＶＣＣおよび
接地電圧ＶＳＳレベルに駆動される。この後、図示しな
い列選択回路および読出／書込回路を介してデータの読
出／書込が実行される。
【０１０９】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルに立上がると、メモリサイクルが完了し、選択ワ
ード線ＷＬの電位がＬレベルに立下がり、センスアンプ
活性化信号φＳＡがＬレベルの非活性状態とされる。こ
れにより、センスアンプＳＡによりラッチされた情報が
メモリセルＭＣに書込まれた後（リストア後）、センス
アンプＳＡが非活性状態とされる。次いでプリチャージ
／イコライズ指示信号φＥＱがＨレベルの活性状態とさ
れ、プリチャージ／イコライズ回路ＰＥが活性状態とさ
れ、ビット線ＢＬおよび／ＢＬが中間電圧ＶＢＬレベル
にプリチャージされる。
【０１１０】ＤＲＡＭにおいて、ビット線ＢＬおよび／
ＢＬの数は多く、ビット線プリチャージ電圧発生回路か
らの中間電圧ＶＢＬが、これらの数多くのビット線ＢＬ
および／ＢＬに供給される。したがって、このビット線
ＢＬおよび／ＢＬのプリチャージ時に、中間電圧ＶＢＬ
が消費される。イコライズ用のＭＯＳトランジスタＮＱ
ｆにより、ビット線ＢＬおよび／ＢＬの間で電荷が移動
し、ビット線ＢＬおよび／ＢＬの電位レベルが中間電位
レベルへ駆動されるが、依然、プリチャージのために中
間電圧ＶＢＬは消費される。中間電圧ＶＢＬの電圧レベ
ルが低下するのを防止し、安定に所定の電圧レベルにビ
ット線ＢＬおよび／ＢＬをプリチャージしかつその中間
電圧レベルに保持するために、出力ノードＮｄに安定化
容量ＣＳＴを設ける。この安定化容量ＣＳＴとして、後
にその構成を詳細に説明するメモリセルキャパシタ構造
を利用する。これにより、面積効率の優れた安定化容量
を実現することができる。この中間電圧ＶＢＬは電源電
圧ＶＣＣの１／２の電圧レベルである。したがって、安
定化容量ＣＳＴの両電極間に印加される電圧レベルは、
ＶＣＣ／２であり、メモリセルキャパシタ構造を利用し
ても、この安定化容量ＣＳＴの耐圧特性は保障される。
【０１１１】なお、図６（Ａ）に破線で示すように、安
定化容量ＣＳＴは電源ノードＶＣＣと出力ノードＮｄの
間に設けられても、同様の効果を得ることができる。
【０１１２】［適用例４］図７は、この発明の第４の適
用例の半導体装置の要部の構成を示す図である。図７に
おいて、半導体装置は、外部電源ノードｅｘｔＶＣＣに
与えられる外部電源電圧ｅｘｔＶＣＣを降圧し、内部電
源電圧ｉｎｔＶＣＣを生成する内部降圧回路ＶＤＣを含
む。この内部降圧回路ＶＤＣは、基準電圧Ｖｒｅｆと内
部電源電圧ｉｎｔＶＣＣを比較する比較回路ＣＭＰと、
比較回路ＣＭＰの出力信号に従って外部電源ノードｅｘ
ｔＶＣＣから出力ノード（内部電源線）Ｎｆへ電流を供
給するｐチャネルＭＯＳトランジスタで構成されるドラ
イブトランジスタＰＤを含む。内部電源電圧ｉｎｔＶＣ
Ｃが基準電圧Ｖｒｅｆよりも高い場合には、比較回路Ｃ
ＭＰの出力信号がＨレベルとなり、ドライブトランジス
タＰＤが非導通状態とされる。一方、内部電源電圧ｉｎ
ｔＶＣＣの電圧レベルが基準電圧Ｖｒｅｆよりも低い場
合には、比較回路ＣＭＰの電圧レベルが低下し、ドライ
ブトランジスタＰＤのコンダクタンスが大きくされ、外
部電源ノードｅｘｔＶＣＣから出力ノード（内部電源
線）Ｎｆへ電流を供給し、内部電源電圧ｉｎｔＶＣＣの
電圧レベルを上昇させる。したがって、この内部電源電
圧ｉｎｔＶＣＣの電圧レベルは、基準電圧Ｖｒｅｆとほ
ぼ同じ電圧レベルとされる。通常、この内部電源電圧ｉ
ｎｔＶＣＣ、すなわち基準電圧Ｖｒｅｆの電圧レベル
は、外部電源電圧ｅｘｔＶＣＣの約２／３の電圧レベル
に設定される。したがって、外部電源電圧ｅｘｔＶＣＣ
と内部電源電圧ｉｎｔＶＣＣの電圧差は、ｅｘｔＶＣＣ
／３となる。一方、メモリセルキャパシタのセルプレー
トに印加される電圧は、ｉｎｔＶＣＣ／２＝ｅｘｔＶＣ
Ｃ／３となる。
【０１１３】したがって、外部電源電圧ｅｘｔＶＣＣと
内部電源電圧ｉｎｔＶＣＣの電圧差は、メモリセルキャ
パシタの両電極間に印加される電圧と同じとなる。した
がって、図７に示すように、この内部降圧回路ＶＤＣの
出力ノード（内部電源線）Ｎｆと外部電源ノードｅｘｔ
ＶＣＣの間に安定化容量ＣＳＴを設け、この安定化容量
としてメモリセルキャパシタ構造を利用しても、その耐
圧特性は十分に保障される。したがって、ビット線充放
電時において大きな電流が流れ、内部電源電圧ｉｎｔＶ
ＣＣが低下する場合においても、この安定化容量ＣＳＴ
を用いて内部電源電圧ｉｎｔＶＣＣの変動を抑制するこ
とができる。特に、メモリセルキャパシタ構造を利用す
ることにより、面積効率の優れた安定化容量ＣＳＴを実
現することができる。次にこの発明に従う容量素子の具
体的構成について以下に順に説明する。
【０１１４】［メモリセル構造］この発明が適用される
半導体装置の１つであるＤＲＡＭのメモリセル構造は、
スタックトキャパシタ構造のメモリセルキャパシタを備
える。このスタックトキャパシタには、フィン型、円筒
型およびＴ型構造のいずれの構造が用いられてもよい。
また、ストレージノードを構成する電極層表面が球状の
凹凸表面を有する構造であってもよい。図８において
は、Ｔ字形スタックトキャパシタを備えるメモリセルの
構造を代表例として示す。
【０１１５】図８において、Ｐ型半導体基板領域１の表
面上に互いに間をおいて複数（３つ）の高濃度Ｎ型不純
物領域２ａ，２ｂおよび２ｃが配置される。半導体基板
領域１は、半導体基板そのものであってもよく、またエ
ピタキシャル層であってもよく、またウェル領域であっ
てもよい。この半導体基板領域１は、いずれの構造であ
ってもよく、メモリセルに対する基板として作用する機
能を備えていればよい。
【０１１６】不純物領域２ａおよび２ｂの間の半導体基
板領域１表面上に、ゲート絶縁膜４ａを介して所定形状
にパターニングされたゲート電極層（ワード線）３ａが
配設され、また不純物領域２ｂおよび２ｃの間の半導体
基板領域１表面上にゲート絶縁膜４ｂを介してゲート電
極層（ワード線）３ｂが配設される。ゲート電極層３ａ
および３ｂは、不純物が導入された低抵抗のポリシリコ
ンで構成される。また、これに代えて、これらのゲート
電極層３ａおよび３ｂは、タングステンまたはモリブデ
ンなどの高融点金属とポリシリコンとの低抵抗の複合構
造であってもよく、また低抵抗の高融点金属シリサイド
構造であってもよい。後に詳細に説明するように、メモ
リセルは行および列のマトリクス状に配列されており、
これらのゲート電極層３ａおよび３ｂは、メモリセルの
各行に対応して配置され、それぞれの対応の行のメモリ
セルが接続される。
【０１１７】不純物領域２ａには、メモリセルキャパシ
タのストレージノードを構成する導電層６ａが配置さ
れ、また不純物領域２ｃには、同様、断面Ｔ字形の形状
を有するストレージノードとなる導電層６ｂが形成され
る。これらのストレージノードとなる導電層６ａおよび
６ｂは、不純物が導入された低抵抗のポリシリコンで構
成される。導電層６ａおよび６ｂは、対応の不純物領域
２ａおよび２ｃに電気的に接続され、その上部断面は、
比較的高さの高い矩形形状を有する（後に説明するセル
プレートとの対向面積を大きくするため）。ここで、
「電気的に接続される」という用語は、領域相互間で電
気信号の授受が可能なように接続される態様を示す。間
に別の配線層（たとえばバリア層）が存在してもよく、
またスイッチングトランジスタを介して相互接続される
構成であってもよい。
【０１１８】不純物領域２ｂには、ビット線となる導電
層５が電気的に接続される。この導電層５は、ゲート電
極層３ａおよび３ｂとストレージノードの上部との間に
配設されるように示される。しかしながら、このビット
線となる導電層５は、ストレージノードおよびセルプレ
ート（後に説明する）よりも上方に配設されるように構
成されてもよい。このビット線となる導電層５は、タン
グステンなどの高融点金属とポリシリコンとの複合構造
または高融点金属シリサイド構造のいずれかの構造を有
してもよい。この導電層５は、メモリセルの列方向に延
在するように各列に対応して配置され、それぞれに対応
の列のメモリセルが接続される。
【０１１９】不純物領域２ａおよび２ｃに隣接して、隣
接メモリセルとの分離を実現するためのたとえばＬＯＣ
ＯＳ膜（局所表面酸化シリコン膜）で構成される素子分
離膜８ａおよび８ｂが形成される。これらの素子分離膜
８ａおよび８ｂ上には、隣接行のメモリセルに対応して
配置されるゲート電極層（ワード線）３ｃおよび３ｄが
配設される。
【０１２０】ストレージノードとなる導電層６ａおよび
６ｂ表面に、絶縁膜７ａおよび７ｂを介して対向するよ
うにセルプレートとなる導電層９が配設される。このセ
ルプレートとなる導電層９は、不純物が導入された低抵
抗のポリシリコンで構成される。キャパシタ絶縁膜７ａ
および７ｂは、シリコン窒化膜およびシリコン酸化膜の
２層構造を備え、その大きな誘電率により、キャパシタ
絶縁膜の実効膜厚の厚膜化が図られる。
【０１２１】図８に示す構成において、不純物領域２
ａ、２ｂ、ゲート絶縁層３ａ、ストレージノードとして
の導電層６ａ、絶縁膜７ａおよびセルプレートとしての
導電層９により、１つのメモリセルが形成される。他方
のメモリセルが、不純物領域２ｂおよび２ｃ、ゲート絶
縁層３ｂ、導電層６ｂ、絶縁膜７ｂ、および導電層９に
より構成される。隣接メモリで１つの不純物領域２ｂを
共有することにより、メモリセル占有面積の低減を図
る。
【０１２２】この図８に示す構成から明らかなように、
メモリセルのトランジスタ、すなわちアクセストランジ
スタと平面図的に見て重なり合うようにメモリセルキャ
パシタが配置される。このような３次元的なセル構造と
することにより、セル占有面積の低減が図られる。一
方、ストレージノードを構成する導電層６ａおよび６ｂ
は、比較的その上部の膜厚が厚くされる。これにより、
セルプレートとなる導電層９との対向面積が大きくされ
る。平面図的に見た占有面積の増大をもたらすことなく
対向面積を増大させ、メモリセルキャパシタの容量値の
増大が図られる。すなわち、スタックトキャパシタ構造
のキャパシタは、面積効率の優れたキャパシタを実現す
る。本発明は、このメモリセルキャパシタの構造を利用
する。
【０１２３】［実施の形態１］ ［容量素子１］図９（Ａ）および（Ｂ）は、この発明の
実施の形態１に従う容量素子の構成を概略的に示す図で
ある。図９（Ａ）において、Ｐ型半導体基板領域１の表
面上に、第１導電型の半導体基板領域としてのＮウェル
（Ｎ型半導体層）１０が形成される。このＮウェル１０
を基板領域として、図８に示すメモリセルと同一の構造
を有する容量素子が形成される。すなわち、Ｎウェル１
０の表面に互いに間隔をおいて高濃度Ｎ型不純物領域２
ｄ〜２ｇが形成される。不純物領域２ｄ〜２ｇは、図８
に示すメモリセルの不純物領域２ａ〜２ｃと同一製造プ
ロセスにおいて形成される。以下の説明において、図８
に示す構成要素と図９（Ａ）に示す構成要素において、
添字を除いて同じ参照数字が付される構成要素は同一の
製造プロセスで形成される。
【０１２４】不純物領域２ｆに隣接して、素子分離用の
たとえば熱酸化膜である素子分離膜８ｄが形成される。
また、不純物領域２ｄおよび２ｇの間に素子分離膜８ｃ
が形成され、また、不純物領域２ｇ外部に接して素子分
離膜８ｅが形成される。この素子分離膜８ｅおよび８ｄ
により、容量素子形成領域が規定される。不純物領域２
ｄおよび２ｅの間の半導体基板領域（Ｎウェル）１０上
に、ゲート絶縁膜４ｅを介して第３または第４の導電層
としてのゲート電極層３ｅが形成される。不純物領域２
ｅおよび２ｆの間の半導体領域１０表面上にゲート絶縁
膜４ｆを介して導電層３ｆが形成される。また、素子分
離膜８ｃおよび８ｄ上に導電層３ｉおよび３ｊが形成さ
れる。このような導電層３ｅ，３ｆ，３ｉおよび３ｊ
は、図８に示すゲート電極層３ａおよび３ｂと同様の不
純物が導入された低抵抗のポリシリコン高融点金属また
は高融点金属シリサイド層で構成され、同一配線層に形
成される。すなわち、この導電層３ｅ，３ｆ，３ｉおよ
び３ｊは、ワード線に相当する導電層である。
【０１２５】不純物領域２ｄおよび２ｆに対し、断面が
Ｔ字形形状を有する第１の導電層６ｃおよび６ｄがそれ
ぞれ形成され、これらの第１の導電層６ｃおよび６ｄは
不純物領域２ｄおよび２ｆにそれぞれ電気的に接続され
る。これらの第１の導電層６ｃおよび６ｄの各々は、対
応の不純物領域２ｄおよび２ｆと電気的に接続するため
のプラグ部分（足部分）と、実際に容量を形成するため
の、比較的大きな表面面積を有するフラット部分を有す
る。この導電層６ｃおよび６ｄは、図８に示すメモリセ
ルのストレージノードを構成する導電層６ａおよび６ｂ
と同一の製造プロセスで形成されかつ同一の構造および
材料（不純物ドープトポリシリコン）を有する。第１導
電層６ｃおよび６ｄは、所定形状にパターニングされて
おり、互いに層間絶縁膜により分離されている。
【０１２６】導電層６ｃおよび６ｄ上に、絶縁膜７ｃを
介して導電層６ｃおよび６ｄ表面に対向して低抵抗の高
濃度に不純物がドープされたポリシリコンで構成される
第２導電層９ａが形成される。この第２導電層９ａは、
一方電極ノードＶＡに電気的に接続される。
【０１２７】一方、半導体基板領域１０表面に形成され
た不純物領域２ｇが、他方電極ノードＶＢに接続され
る。
【０１２８】さらに、不純物領域２ｅは、図の水平方向
に沿って延在する第３の導電層５ａに電気的に接続され
る。この第３の導電層５ａは図８に示すメモリセルのビ
ット線を構成する導電層５に対応し、同一製造プロセス
で構成され、かつこのビット線に対応する導電層５と同
一材料の高融点金属シリサイドなどで構成される。
【０１２９】図９（Ａ）に示す構成においては、第２の
導電層９ａが一方電極を形成し、第１導電層６ｃおよび
６ｄが不純物領域２ｄおよび２ｆを介してＮウェル（半
導体基板領域）１０に電気的に接続されて他方電極ノー
ドＶＢにさらに電気的に接続される。したがって、領域
ＡおよびＢに形成される容量が互いに並列に電極ノード
ＶＡおよびＶＢの間に接続される。この電極ノードＶＡ
およびＶＢに、電圧差ＶＣＣ／２の電圧が印加されるノ
ードを接続することにより、安定化容量を実現すること
ができる。
【０１３０】この図９（Ａ）に示す容量素子は、メモリ
セルと同一の構造を備えており、領域ＡおよびＢに形成
される容量素子の占有面積は十分小さくされている。キ
ャパシタ絶縁膜７ｃはメモリセルのキャパシタ絶縁膜７
ａおよび７ｂと同様、シリコン窒化膜およびシリコン酸
化膜の２層構造を備えており、十分大きな容量値を低占
有面積で実現することができる。
【０１３１】また、領域ＡおよびＢに形成される容量素
子は、メモリセルと同一の構成を備えているため、半導
体基板領域（Ｎウェル）１０の形成を除いてすべてメモ
リセルの対応構成要素の製造工程と同一の工程でそれら
の構成要素を形成することができ、ＤＲＡＭにおいて製
造工程数を増加させることなく面積効率の優れた容量を
実現することができる。
【０１３２】図９（Ｂ）は、図９（Ａ）に示す容量素子
の平面レイアウトを示す図である。図９（Ａ）におい
て、不純物領域２ｄおよび２ｅの間に、導電層３ｅが配
設され、不純物領域２ｅおよび２ｆの間に導電層３ｆが
配設される。不純物領域２ｅは、コンタクト孔１５を介
してビット線に相当する導電層５ａに電気的に接続され
る。導電層３ｅおよび３ｆと導電層５ａとは互いに直交
する方向に配設される。これは、先に説明したように、
容量素子はメモリセルと同一構成を備えており、導電層
３ｅおよび３ｆがワード線に相当し、導電層５ａがビッ
ト線に相当するためである。不純物領域２ｄは、破線で
示すプラグ部分を介して導電層６ｃに電気的に接続さ
れ、不純物領域２ｆは、破線で示すプラグ部分を介して
導電層６ａに電気的に接続される。導電層６ｃおよび６
ｄ上に導電層９ａが配置される。容量の電極ノードを構
成する導電層６ｃおよび６ｄはともに導電層３ｅおよび
３ｆ上にまで延在している。また、図９（Ａ）に示すよ
うに、この導電層６ｃおよび６ｄの上側平坦部分は膜厚
が厚くされており、その側面の表面積が十分大きくされ
ている。したがって、導電層９ａおよび導電層６ｃおよ
び６ｄの対向面積が十分大きくされる。すなわち、ＤＲ
ＡＭのメモリセルキャパシタの特徴である小占有面積で
大きな容量値を実現するという特徴を備える容量を得る
ことができる。この図９（Ａ）および（Ｂ）に示す容量
素子がメモリセルのアレイ構成と同様、必要な数だけ行
および列方向に配置される。
【０１３３】図１０（Ａ）および（Ｂ）は、１つの単位
容量素子の電気的等価回路およびこの発明に従う容量素
子の電気的等価回路を示す図である。図１０（Ａ）に示
すように、１つの単位容量素子は、導電層９ａと導電層
６（６ｃまたは６ｄ）とで形成される容量ＣＳ（メモリ
セルキャパシタＭＳに相等）と、導電層３（３ｅ，３
ｆ）と半導体基板領域（Ｎウェル）１０とで形成される
容量Ｃｐを含む。容量Ｃｐおよび容量ＣＳは、半導体基
板領域１０に並列に接続される。容量ＣＳの一方電極が
ノードＶＡに接続される。半導体基板領域１０は、他方
電極ノードＶＢに接続される。
【０１３４】容量Ｃｐを形成する導電層３（３ｅ，３
ｆ，３ｉ，３ａ）はフローティング状態とされてもよ
く、また一定の電位に固定的に接続されてもよい。容量
Ｃｐは、メモリセルのアクセストランジスタのゲート容
量に相当する。したがって、容量Ｃｐの耐圧は、電源電
圧ＶＣＣ以上であり、導電層３に固定的に電源電圧ＶＣ
Ｃが与えられても何ら信頼性が損なわれることはない。
一方、メモリセルキャパシタに対応する容量ＣＳは、そ
の絶縁膜が十分薄くされており、耐圧は小さい。しかし
ながら、電極ノードＶＡおよびＶＢの間に印加される電
圧はＶＣＣ／２の電圧レベルであり、その信頼性は何ら
損なわれることはない。
【０１３５】図１０（Ｂ）において、電源ノードＶＡお
よびＶＢの間に、容量ＣＳが複数個並列に接続される。
図１０（Ｂ）においては、容量Ｃｐは、容量ＣＳに比べ
て小さいため示していない。図１０（Ｂ）に示すよう
に、容量ＣＳが並列に複数個電源ノードＶＡおよびＶＢ
の間に接続される。この容量ＣＳの数をＸとすると、こ
の容量素子は、Ｘ・ＣＳの容量値を与える。したがっ
て、メモリセルキャパシタに相当する単位容量素子ＣＳ
を並列に必要な数だけ接続することにより、必要とされ
る容量値を有する容量素子を低占有面積で容易に実現す
ることができる。
【０１３６】以上のように、この発明に従う第１の容量
素子において、メモリセルと同一構成を利用し、特にメ
モリセルキャパシタと同一構成を利用して、このメモリ
セルキャパシタを複数個並列に接続しているため、容易
に低占有面積で必要とされる容量値を有する容量素子を
実現することができる。また、メモリセルと同一製造プ
ロセスでこれら容量素子を実現することができ、何ら製
造プロセスを増加させることがなく、コスト増加はもた
らさない。
【０１３７】［容量素子２］図１１（Ａ）は、この発明
に従う容量素子の第２の構成を概略的に示す図である。
図１１（Ａ）に示す構成においては、図９（Ａ）に示す
メモリセルを分離するための素子分離膜に対応するフィ
ールド絶縁膜８ｃおよび８ｄは設けられない。したがっ
て図９（Ａ）に示すフィールド絶縁膜８ｃおよび８ｄ上
に配置されている導電層３ｉおよび３ｊは、それぞれ半
導体基板領域１０表面上にゲート絶縁膜を介して配置さ
れる。半導体基板領域（Ｎウェル）１０を電極ノードＶ
Ｂに接続させるための不純物領域２ｄに隣接して、フィ
ールド絶縁膜８ｅおよび８ｆが形成される。フィールド
絶縁膜８ｆは、不純物領域２ｇを他の単位容量素子を形
成するための不純物領域と分離するために設けられてい
るだけである。半導体基板領域（Ｎウェル）１０がこの
不純物領域２ｇを介して電極ノードＶＢに接続されるた
め、フィールド絶縁膜８ｆは特に設けられなくてもよ
い。フィールド絶縁膜が設けられていた領域に不純物領
域２ｊを形成し、半導体基板領域（Ｎウェル）の表面抵
抗を小さくする。
【０１３８】素子分離膜はメモリセルなどを分離するた
めに用いられる。半導体基板領域（Ｎウェル）１０の表
面に形成される不純物領域はすべて電気的に接続され
る。したがって、このような素子分離膜が除去されて
も、何ら問題は生じない。素子分離膜に対するフィール
ド絶縁膜は、ゲート絶縁膜に比べてその膜厚が十分厚
い。したがって、導電層３ｉおよび３ｊと半導体基板領
域（Ｎウェル）１０の間の距離を小さくすることがで
き、これらの導電層３ｉおよび３ｊとＮウェル（半導体
基板領域）１０との間に形成される容量の容量値を大き
くすることができ、容量素子の容量値をさらに大きくす
ることができる。
【０１３９】図１１（Ｂ）は、図１１（Ａ）に示す容量
素子の電気的等価回路を示す図である。図１１（Ｂ）に
おいて、ノードＶＡと半導体基板領域１０の間に、領域
Ａに形成された単位容量素子による容量ＣＳＡおよび領
域Ｂに形成された容量ＣＳＢが互いに並列に接続され
る。容量ＣＳＡおよびＣＳＢには、それぞれ導電層３ｅ
および３ｆによる容量ＣＰＡおよびＣＰＢが並列に接続
される。この半導体基板領域（Ｎウェル）１０に対しさ
らに、素子分離膜に対するフィールド絶縁膜を除去した
ことにより、導電層３ｉおよび３ｊにより形成される容
量ＣＰｉおよびＣＰｊが接続される。半導体基板領域１
０は、電極ノードＶＢに電気的に接続される。
【０１４０】図１１（Ｂ）から明らかなように、素子分
離膜に対応するフィールド絶縁膜を除去し、導電層３ｉ
および３ｊと半導体基板領域（Ｎウェル）１０との間の
距離を小さくすることにより、容量ＣＰｉおよびＣＰｊ
の容量値が大きくなり、これらの容量が半導体基板領域
（Ｎウェル）１０に並列に接続されるため、電極ノード
ＶＡおよびＶＢ間の容量値を大きくすることができ、小
占有面積でより容量値の大きな容量素子を実現すること
ができる。
【０１４１】［容量素子３］図１２は、この発明に従う
第３の容量素子の構成を概略的に示す図である。図１２
に示す構成においては、ビット線に相当する導電層５ａ
は設けられていない。同様に、ビット線に相当する導電
層５ａが接続される不純物領域も設けられていない。ス
トレージノードに相当する導電層６ｃおよび６ｄがそれ
ぞれ電気的に接続される不純物領域２ｄおよび２ｆの間
の基板表面領域の長さが長くなる。この不純物領域２ｄ
および２ｆの間の領域の半導体基板領域（Ｎウェル）１
０上にゲート絶縁膜４ｍを介して導電層３ｍが配設され
る。この導電層３ｍは、導電層３ｉおよび３ｊと同一製
造プロセスおよび同一材料で構成される。他の構成は、
図１１（Ａ）に示す構成と同じであり、同一参照番号を
付し、その詳細説明は省略する。
【０１４２】図１２に示す構成に従えば、ビット線に相
当する導電層を接続する不純物領域が設けられておら
ず、これに代えて、この領域にワード線に相当する導電
層３ｍが延在して配置される。したがって、図１１
（Ａ）に示す構成に比べて、導電層３ｍ、ゲート絶縁膜
４ｍおよび半導体基板領域（Ｎウェル）１０により形成
される容量の容量値は、図１１（Ａ）に示す導電層３
ｅ、ゲート絶縁膜４ｅおよび半導体基板領域（Ｎウェ
ル）１０が形成する容量と導電層３ｆ、ゲート絶縁膜４
ｆおよび半導体基板領域（Ｎウェル）１０が形成する容
量の容量値の和よりも大きくなる。すなわち、図１１
（Ｂ）に受ける容量ＣＰＡおよびＣＰＢの容量値の和よ
りも大きな容量値を有する容量が半導体基板領域（Ｎウ
ェル）１０に電気的に接続される。したがって、電極ノ
ードＶＡおよびＶＢの間の容量値がより大きくなり、小
占有面積でより大きな容量値を有する容量素子を実現す
ることができる。
【０１４３】以上のように、この容量素子３の構成に従
えば、ビット線に相当する導電層が接続する不純物領域
が削除され、その領域上にはワード線に相当する導電層
を延在するように構成しているため、このワード線相当
の追加の導電層と半導体基板領域（Ｎウェル）との間の
容量がより大きくなり、より大きな容量値を有する容量
素子を実現することができる。
【０１４４】［容量素子４］図１３は、この発明に従う
第４の容量素子の構成を概略的に示す図である。この図
１３に示す構成においても、ビット線に相当する導電層
は配置されない。ビット線に相当する導電層が接続する
不純物領域２ｅに対し、ストレージノードに相当する導
電層６ｇが配置される。この導電層６ｇは、対応の不純
物領域２ｅに電気的に接続されるプラグ部分（足部分）
と、表面の容量を形成するための平坦部分とを有する。
セルプレートに相当する導電層９ａは、導電層６ｃ、６
ｄおよび６ｇの表面に対向して絶縁膜７ｃを介して配置
される。残りの構成は、図９（Ａ）に示す構成と同じで
あり、対応する部分には同一参照番号を付しその詳細説
明は省略する。
【０１４５】この図１３に示す構成においては、導電層
６ｇにより、導電層９ａに対向するストレージノードに
相当する導電層の表面面積が増大する。導電層６ｃおよ
び６ｄの平坦部分の面積は、その間に新たに導電層６ｇ
が挿入されるため少し小さくされる。しかしながら、こ
の導電層６ｃおよび６ｄの表面面積の低下は、挿入され
た導電層６ｇの平坦部分の表面積により補償されかつこ
の導電層６ｇの平坦部分の側面の表面面積に対向して導
電層９ａが配置されるため、導電層６ｇの平坦部分の側
面の表面面積だけ容量値が大きくなる。したがって、ビ
ット線に相当する導電層が接続される不純物領域に対
し、ストレージノードに相当する導電層を接続しこれを
容量素子として利用することにより、容量素子の占有面
積の増加を伴うことなくより大きな容量値を有する容量
素子を実現することができる。
【０１４６】［容量素子５］図１４は、この発明に従う
第５の容量素子の構成を概略的に示す図である。この図
１４に示す構成においては、２つのメモリセルに相当す
る領域ＡおよびＢに形成される単位容量素子の構成を代
表的に示す。この容量素子は、Ｎウェル１０ａ内に形成
され、このＮウェル１０ａは、フィールド絶縁膜８ｅお
よび８ｄによりその領域と分離される。図１４に示す構
成においては、フィールド絶縁膜８ｃおよび８ｄの表面
に、ワード線に相当する導電層３ｉおよび３ｊが形成さ
れる。他の構成は、図９（Ａ）に示す構成と同じであ
る。単に、Ｎウェル（半導体基板領域）１０ａおよび導
電層９ａが接続される電極ノードが反対に変えられてい
るだけである。したがって、この図１４に示す容量素子
の構成は、実質的に図９（Ａ）に示す容量素子と等価で
ある。電極ノードが切換えられても、容量素子の電極間
に印加される電圧は同じであり、また、Ｎウェル１０ａ
と基板領域が順方向にバイアスされることはなく、何ら
問題は生じない。
【０１４７】したがって、この図１４に示す構成におい
ても、メモリセル構造を利用して容量素子を形成してい
るため、小占有面積で面積効率の優れた必要とされる容
量値を有する容量素子を実現することができる。
【０１４８】特に、Ｎウェル１０ａの面積を小さくする
ことにより、このＮウェル１０ａの表面面積を小さくす
ることができ、応じてこのＮウェル１０ａの表面の抵抗
成分に起因する電圧低下およびＮウェル１０ａと基板領
域１の間の接合容量の影響を排除して、ＲＣ遅延を伴う
ことなく高速で電荷の吸収／供給を行なうことができ、
周波数応答特性に優れた容量素子を実現することができ
る。
【０１４９】［容量素子６］図１５は、この発明に従う
第６の容量素子の構成を概略的に示す図である。この図
１５に示す構成は、以下の点で図１４に示す構成と異な
る。まず、ビット線に相当する導電層は設けられていな
い。ビット線に相当する導電層が電気的に接続する不純
物領域２ｅに対しては、ストレージノードに相当する導
電層６ｉが設けられてそれに電気的に接続される。セル
プレートに相当する導電層９ａが、導電層６ｃ，６ｉお
よび６ｄそれぞれの表面上に絶縁膜７ｃを介して対向し
て配置される。
【０１５０】他の構成は、図１４に示す構成と同じであ
り、対応する部分には同一の参照番号を付す。この容量
素子６の構成に従えば、先の図１３に示す構成と同様、
容量素子の電極対向面積が増大し、大きな容量値を実現
することができる。
【０１５１】［容量素子７］図１６は、この発明に従う
第７の容量素子の構成を概略的に示す図である。この図
１６に示す容量素子の構成は、図１４に示す容量素子と
以下の点で異なっている。ビット線に相当する導電層が
設けられていない。また、このビット線に相当する導電
層が接続する不純物領域（図１４の不純物領域２ｅ）は
設けられていない。半導体基板領域（Ｎウェル）１０ａ
において、不純物領域２ｄおよび２ｆの間の半導体基板
（Ｎウェル）１０ａ表面上に、ゲート絶縁膜４ｍを介し
てワード線に相当する導電層（ゲート電極層）３ｍが配
設される。
【０１５２】この図１６に示す構成においては、図１４
に示す構成に比べて、導電層３ｍと半導体基板領域（Ｎ
ウェル）１０ａの間に容量が形成され、容量素子の容量
値を大きくすることができる。これにより、より面積効
率の優れた容量素子を実現することができる。
【０１５３】［容量素子８］図１７（Ａ）は、この発明
に従う第８の容量素子の構成を概略的に示す図である。
この図１７（Ａ）においては、１つの単位容量素子の構
成が代表的に示される。図１７（Ａ）において、半導体
基板領域（Ｎウェル）１０ａ表面に、高濃度Ｎ型不純物
領域２ｘおよび２ｙが形成される。不純物領域２ｙに
は、ストレージノードに相当する導電層６が電気的に接
続される。導電層６の表面に絶縁膜７ｃを介してセルプ
レート層に相当する導電層９ａが配置される。
【０１５４】不純物領域２ｘおよび２ｙの間の半導体基
板領域（Ｎウェル）１０（１０ａ）表面上に、ワード線
に相当する導電層３が形成される。この導電層３は、導
電層９ａに電気的に接続される。このワード線に相当す
る導電層３はすべてセルプレート層に相当する導電層９
ａに電気的に接続される。導電層３は、半導体基板領域
（Ｎウェル）１０（１０ａ）との間の容量を形成するた
め、導電層９ａおよび導電層６およびその間の絶縁膜７
ｃで形成される容量ＣＳと半導体基板領域（Ｎウェル）
１０（１０ａ）とその間のゲート絶縁膜とで形成される
容量ＣＷが互いに並列に接続される。したがって、容量
素子の容量値をより大きくすることができる。
【０１５５】図１７（Ｂ）は、この図１７（Ａ）に示す
容量素子の単位容量素子の接続形態を示す図である。セ
ルプレート層に相当する導電層９ａと半導体基板領域
（Ｎウェル）１０（１０ａ）の間に、単位容量素子ＣＳ
と単位容量素子ＣＷが互いに並列に接続される。このワ
ード線に相当する導電層３とセルプレートに相当する導
電層９ａとを電気的に接続することにより、この容量Ｃ
Ｗを単純な寄生容量として機能させるのではなく、確実
に容量ＣＳと並列な容量として機能させることができ、
この容量素子の容量値を大きくすることができる。なお
電極ノードＶＡおよびＶＢは入換えられてもよい。
【０１５６】［容量素子９］図１８は、この発明に従う
第９の容量素子の構成を概略的に示す図である。図１８
においては、複数の単位容量素子（図において○で示
す）が行および列のマトリクス状に配置される。これら
の単位容量素子は、ＤＲＡＭメモリセルと同様の構成を
備える。単位容量素子の各行に対応してワード線に相当
する導電層３０ａ〜３０ｆが配設される。ビット線に相
当する導電層５０ａ〜５０ｆが列方向に延在するように
配設される。単位容量素子は、メモリセルと同様の配列
を有するため、ビット線に相当する導電層は対をなして
配置される。対をなす導電層（たとえば導電層５０ａお
よび５０ｂ）とワード線に相当する導電層３０ａ〜３０
ｆの交差部に対応して単位容量素子が配置される。ワー
ド線に相当する導電層３０ａ〜３０ｆは、その両端にお
いて低抵抗のたとえばアルミニウムで構成される配線５
６ａおよび５６ｂにより相互接続される。配線５６ａが
共通ノード５２ａに電気的に接続される。
【０１５７】これらのワード線に相当する導電層３０ａ
〜３０ｆに対応してその上層にセルプレートに相当する
導電層９ａが配設される。この導電層９ａは、ノード５
５ａ（電極ノードＶＡまたはＶＢ）に電気的に接続され
る。ノード５２ａおよび５５ａが低抵抗配線５７ａによ
り相互接続される。図示しない半導体基板領域が、他方
電極ノード（ＶＢまたはＶＡ）に電気的に接続される。
【０１５８】この図１８に示す接続配置は、図１７
（Ｂ）に示す構成と電気的に等価となる。単位容量素子
としてメモリセル構造と同じ構造を利用することによ
り、効率的に単位容量素子を配置して、小占有面積で必
要とされる容量値を有する容量素子を容易に実現するこ
とができる。また、メモリセルと同様に、単位容量素子
をマトリクス状に効率的に配置することができ、面積効
率の優れた容量素子を実現することができる。
【０１５９】［容量素子１０］図１９は、この発明に従
う第１０の容量素子の構成を概略的に示す図である。こ
の図１９に示す構成は、図１８に示す構成と、ビット線
に相当する導電層５０ａ〜５０ｆがその両端において低
抵抗の配線５８ａおよび５８ｂにより電気的に相互接続
される点が異なる。他の構成は同じであり、対応する部
分には同一の参照番号を付す。ただし、図１９において
は、単位容量素子は示していないが、図１８に示す単位
容量素子と同様に、メモリセル配列と同様に単位容量素
子が配置される。この図１９に示す構成において、導電
層５０ａ〜５０ｆの１つにおいてノイズが発生しても、
低抵抗の配線５８ａおよび５８ｂによりこのノイズが分
散されて結果としてノイズが吸収されることになり、ノ
イズに強い構造を実現することができる。また、このビ
ット線に相当する導電層５０ａ〜５０ｆは、対応の不純
物領域を介して半導体基板領域に電気的に接続される。
導電層５０ａ〜５０ｆは、ビット線に相当する導電層で
あり、低抵抗である。したがって、半導体基板領域の表
面抵抗が実効的にこれらの導電層５０ａ〜５０ｆにより
低減され、容量素子の電極の抵抗を低減することができ
る。これにより、電荷を高速で充放電することができ
（半導体基板領域における電荷移動におけるＲＣ遅延が
低減される）、周波数特性の優れた容量素子を実現する
ことができる。
【０１６０】［実施の形態２］ ［容量素子１］図２０（Ａ）は、この発明の実施の形態
２に従う第１の容量素子の構成を概略的に示す図であ
る。図２０（Ａ）において、Ｐ型半導体基板領域１表面
に、容量素子の基板領域として機能するＮウェル（以
下、単にＮウェルと称す）１０ａが形成される。このＮ
ウェル１０ａは、フィールド絶縁膜８ｅおよび８ｄによ
り、その周辺領域が規定される。Ｎウェル１０ａの表面
ほぼ全域にわたってゲート絶縁膜１４ａを介して、ワー
ド線に相当する導電層１３ａが形成される。Ｎウェル１
０ａは、その周辺部に形成された高濃度Ｎ型不純物領域
２ｇを介して電極ノードＶＢに電気的に接続され、一
方、導電層１３ａは、電極ノードＶＡに接続される。こ
の導電層１３ａ、ゲート絶縁膜１４ａおよびＮウェル１
０ａにより、従来と同様のゲートキャパシタＣａが実現
される。
【０１６１】図２０（Ａ）において、さらに、導電層１
３ａ上に、ストレージノードに相当する導電層６ａ１〜
６ａｎが形成される。これらの導電層６ａ１〜６ａｎ
は、メモリセルのストレージノードと同様、Ｔ型の断面
形状を備えている。メモリセルキャパシタ形成時におい
て、アクセストランジスタのゲート電極層（ワード線）
を形成した後、このストレージノードが形成される。こ
のストレージノード形成時において、アクセストランジ
スタの不純物領域とのコンタクトをとるためのコンタク
ト孔が形成される。したがってこの図２０（Ａ）に示す
構成においても、先の実施の形態１における容量素子形
成のための不純物領域とストレージノード相当の導電層
との電気的接続をとるためのコンタクト孔形成プロセス
を利用して、このストレージノードに相当する導電層６
ａ１〜６ａｎと導電層１３ａとの電気的コンタクトをと
るためのコンタクト孔を形成することができる。したが
って、メモリセルのストレージノード形成時と同一のプ
ロセスでこれらのストレージノード相当導電層６ａ１〜
６ａｎを形成することができる。したがって、マスクの
数および工程数を増加させる必要はない。
【０１６２】ストレージノードに相当する導電層６ａ１
〜６ａｎ上に、メモリセルのキャパシタ絶縁膜に相当す
る絶縁膜１７ａを介してセルプレートに相当する導電層
９ａが形成される。この導電層６ａ１〜６ａｎと導電層
９ａにより容量が形成されるのは、先の実施の形態１と
同じである。１つの導電層６ａｉと導電層９ａの間に単
位容量素子ＣＳが形成される。この導電層９ａは、電極
ノードＶＢに電気的に接続される。
【０１６３】この図２０（Ａ）に示す構成の場合、その
電気的等価回路を図２０（Ｂ）に示すように、電極ノー
ドＶＡおよびＶＢの間に、容量素子Ｃａおよび単位容量
素子ＣＳ１〜ＣＳｎが互いに並列に電気的に接続され
る。ストレージノードに相当する導電層６ａ１〜６ａｎ
と絶縁膜１７ａと導電層９ａとで構成される容量素子
は、導電層１３ａ、絶縁膜１４ａおよびＮウェル１０ａ
により形成されるＭＯＳキャパシタの上部に形成され
る。したがって、従来のようなＭＯＳキャパシタの上部
に階層的に追加の容量素子が形成されるため、何ら面積
増加を伴うことなく、容量素子の容量値を増大させるこ
とができる。
【０１６４】この図２０（Ａ）に示す容量素子の構成に
おいても、電極ノードＶＡおよびＶＢの間には、電源電
圧ＶＣＣのほぼ１／２の電圧が印加される。耐圧特性を
損なうことなく、低占有面積の面積効率の良い容量素子
を実現することができる。
【０１６５】［容量素子２］図２１（Ａ）は、この発明
の実施の形態２に従う第２の容量素子の構成を概略的に
示す図である。この図２１（Ａ）に示す構成において
は、Ｎウェル１０ａ表面上に、絶縁膜１４ａを介してワ
ード線に相当する導電層１３ａがＮウェル１０ａの表面
上にわたって形成される。この導電層１３ａ上に、層間
絶縁膜２６ａを介して、ビット線に相当する導電層２５
ａがこの導電層１３ａとほぼ全面にわたって対向するよ
うに形成される。この導電層２５ａ上に、ストレージノ
ードに相当する導電層６ａ１〜６ａｎが形成され、これ
らの導電層６ａ１〜６ａｎが、導電層２５ａに共通に電
気的に接続される。メモリセルのストレージノードの容
量形成部分（頭部の平坦部分）は、ビット線よりも上部
に形成される。したがって、メモリセル製造プロセスに
おいて、このストレージノードは、ビット線製造後形成
される。したがって、この図２１（Ａ）に示す容量素子
の構成においても、先の実施の形態１における単位容量
素子と対応の不純物領域を接続するためのコンタクト孔
形成と同様に、メモリセルキャパシタ製造プロセスと同
一製造プロセスでこの導電層６ａ１〜６ａｎとビット線
に相当する導電層２５ａと電気的に接続するためのコン
タクト孔を形成することができる。したがって、この図
２１（Ａ）に示す構成においても、マスク数および製造
プロセス数を増加させることはない。
【０１６６】Ｎウェル１０ａは、不純物領域２ｇを介し
て電極ノードＶＢに接続され、導電層１３ａが電極ノー
ドＶＡに電気的に接続され、導電層２５ａが電極ノード
ＶＢに電気的に接続される。
【０１６７】この図２１（Ａ）に示す容量素子の構成に
おいては、ワード線に相当する導電層１３ａとビット線
に相当する導電層２５ａと層間絶縁膜２６ａにより容量
Ｃｑが形成される。ストレージノードに相当する導電層
６ａ１〜６ａｎと導電層９ａは、先の図２０（Ａ）に示
す構成と同様ｎ・ＣＳの容量を実現する。導電層２５ａ
が形成されていても、導電層６ａ１〜６ａｎと導電層９
ａにより形成される容量は、その導電層６ａ１〜６ａｎ
の頭部の平坦部分の表面面積により容量値が決定される
ため、この導電層９ａと導電層６ａ１〜６ａｎと絶縁膜
１７ａにより形成される容量の容量値は、先の図２０
（Ａ）に示す容量のそれから変化しない。
【０１６８】この図２１（Ａ）に示す容量素子の構成に
おいて、図２１（Ｂ）にその電気的等価回路を示すよう
に、電極ノードＶＡおよびＶＢの間に、容量Ｃａ、ＣＳ
１、…、ＣＳｎおよびＣｑが並列に接続される。したが
って、導電層２５ａ、層間絶縁膜２６ａおよび導電層１
３ａにより形成される容量Ｃｑの容量値だけ容量値を増
加させることができる。層間絶縁膜２６ａの膜厚はゲー
ト絶縁膜１４ａよりも約２０倍程度厚くされている。こ
れは、配線間の寄生容量による容量結合を防止するため
である。したがって、容量Ｃｑの容量値は容量Ｃａの容
量値の５％程度の値となり、この図２１（Ａ）に示す容
量素子の容量値は、図２０（Ａ）に示す容量素子の容量
値を５％程度増大させることができる。
【０１６９】また、ビット線に相当する導電層２５ａ
は、タングステンまたはモリブデンなどの高融点金属と
ポリシリコンとの複合構造または高融点金属シリサイド
構造のいずれの構成を備えていてもよい。これは、ワー
ド線に相当する導電層１３ａについても同様である。
【０１７０】［容量素子３］図２２（Ａ）は、この発明
の実施の形態２の第３の容量素子の構成を概略的に示す
図である。図２２（Ａ）において、Ｐ型半導体基板１表
面に、Ｎウェル１０ａａが形成される。このＮウェル１
０ａａは、Ｎウェル１０ａに比べてその表面不純物濃度
は低くされる。チャネルを形成しやすくするためであ
る。このＮウェル１０ａａのほぼ全表面上にわたって、
ゲート絶縁膜１４ａを介して、ワード線に相当する導電
層１３ａが形成される。この導電層１３ａ上に、ストレ
ージノードに相当する導電層６ａ１〜６ａｎが形成され
る。これらの導電層６ａ１〜６ａｎ上に、絶縁膜１７ａ
を介してストレージノードに相当する導電層９ａが形成
される。Ｎウェル１０ａａの周辺部に、高濃度Ｎ型不純
物領域２ｇおよび高濃度Ｐ型不純物領域２ｇａが形成さ
れる。これらの不純物領域２ｇおよび２ｇａは電極ノー
ドＶＡに電気的に接続される。導電層１３ａが電極ノー
ドＶＢに接続され、また導電層９ａが電極ノードＶＡに
電気的に接続される。
【０１７１】Ｎウェル１０ａａは、その表面不純物濃度
が比較的低くされており、チャネル領域７０ａがその表
面に形成される。したがって、導電層１３ａ、ゲート絶
縁膜１４ａおよびＮウェル１０ａａ表面のチャネル領域
７０ａにより、ＭＯＳキャパシタが形成される。先の説
明したＮウェル１０ａまたはＮウェル１０においては、
その表面にはチャネル領域が形成されておらず、Ｎウェ
ル１０または１０ａの表面が電極として利用されてお
り、その表面抵抗は比較的小さくされている。一方、こ
の図２２（Ａ）に示すように、Ｎウェル１０ａａの表面
不純物濃度を比較的低くし、チャネル領域７０ａを形成
することにより、このチャネル領域７０ａに図示しない
空乏層領域が形成されるため、このＭＯＳキャパシタ
は、その空乏層容量がゲート絶縁膜により形成される容
量値に付加されることになり、容量値が大きくされ、容
量素子の容量値を大きくすることができる。
【０１７２】すなわち、図２２（Ｂ）に示すように、電
極ノードＶＡおよびＶＢの間に、単位容量素子ＣＳ１，
…，ＣＳｎおよびＭＯＳキャパシタＣｍが電気的に並列
に接続された、面積効率のより優れた容量素子を実現す
ることができる。この場合、チャネル領域７０ａを形成
するため、電極ノードＶＢに印加される電圧は、電極ノ
ードＶＡに印加される電圧よりも低くされる。また、不
純物領域２ｇを介して、このＭＯＳキャパシタの基板領
域がこのＭＯＳキャパシタの電極（ＭＯＳトランジスタ
のソース／ドレイン）に電気的に接続されるため、この
ＭＯＳキャパシタを構成するＭＯＳトランジスタのしき
い値電圧に対する基板効果をなくし、安定に一定の容量
値を実現することができる。
【０１７３】［容量素子４］図２３（Ａ）は、この発明
の実施の形態２に従う第４の容量素子の構成を概略的に
示す図である。この図２３（Ａ）に示す容量素子の構成
は、図２２（Ａ）に示す構成と以下の点で異なってい
る。すなわち、ワード線に相当する導電層１３ａ上に、
層間絶縁膜２６ａを介してこの導電層１３ａと対向する
ようにビット線に相当する導電層２５ａが形成される。
ストレージノードに相当する導電層６ａ１〜６ａｎは、
共通にこの導電層２５ａに電気的に接続される。導電層
２５ａは電極ノードＶＡに電気的に接続され、また導電
層９ａが電極ノードＶＢに電気的に接続される。他の構
成は、図２２（Ａ）に示す構成と同じであり、対応する
部分には同一の参照番号を付す。この図２３（Ａ）に示
す容量素子の構成においては、図２３（Ｂ）にその電気
的等価回路を示すように、導電層２５ａ、層間絶縁膜２
６ａおよび導電層１３ａにより形成される容量Ｃｑが単
位容量素子ＣＳ１，…，ＣＳｎおよびＭＯＳキャパシタ
Ｃｍと並列に電極ノードＶＡおよびＶＢの間に接続され
る。したがって、この図２２（Ａ）に示す容量素子の構
成に比べて、容量Ｃｑの容量値だけ容量値が大きくな
る。作用効果は図２２（Ａ）に示す容量素子と同じであ
る。
【０１７４】［容量素子５］図２４（Ａ）は、この発明
の実施の形態２の第５の容量素子の構成を概略的に示す
図である。図２４（Ａ）において、Ｐ型半導体基板領域
１表面に、Ｎウェル８０ａが形成される。このＮウェル
８０ａの領域は、フィールド絶縁膜８ｅおよび８ｄによ
り規定される。Ｎウェル８０ａ表面に、その表面不純物
濃度が比較的低くされたＰウェル１０ａｂが形成され
る。このＰウェル１０ａｂのほぼ全面にわたってその表
面上にワード線に相当する導電層１３ａがゲート絶縁膜
１４ａを介して形成される。この導電層１３ａ上に、ス
トレージノードに相当する導電層６ａ１〜６ａｎが形成
され、これらの導電層６ａ１〜６ａｎは、導電層１３ａ
に電気的に接続される。導電層６ａ１〜６ａｎ上に、絶
縁膜１７ａを介してセルプレートに相当する導電層９ａ
がこれらの導電層６ａ１〜６ａｎの表面に対向するよう
に形成される。
【０１７５】Ｐウェル１０ａｂの周辺領域に、高濃度Ｎ
型不純物領域２ｇｂが形成され、この不純物領域２ｇｂ
の外部に、高濃度Ｐ型不純物領域２ｇｃが形成される。
さらに、Ｎウェル８０ａに高濃度Ｎ型不純物領域２ｇが
形成される。不純物領域２ｇおよび導電層１３ａが電極
ノードＶＡに電気的に接続される。一方、不純物領域２
ｇｂおよび２ｇｃおよび導電層９ａが電極ノードＶＢに
電気的に接続される。電極ノードＶＡに印加される電圧
は電極ノードＶＢに印加される電圧よりも高くされる。
Ｐウェル１０ａｂの表面の不純物濃度が比較的低くされ
ており、このＰウェル１０ａｂ表面に、チャネル領域７
２ａが形成される。
【０１７６】したがって、この図２４（Ａ）に示す構成
においては、導電層１３ａ、ゲート絶縁膜１４ａ、チャ
ネル領域７２ａおよび不純物領域２ｇｂにより、ｎチャ
ネルＭＯＳトランジスタを用いたＭＯＳキャパシタが形
成される。ストレージノードに相当する導電層６ａ１〜
６ａｎと導電層９ａと絶縁膜１７ａにより形成されるキ
ャパシタは、先の実施の形態２の各容量素子と同じであ
る。
【０１７７】Ｐ型半導体基板領域１は、メモリセルアレ
イ領域まで延在しており、このメモリセル領域のアクセ
ストランジスタの基板電位とこの容量素子のＰウェル１
０ａｂの電位とを分離するためにＮウェル８０ａが設け
られる。加えて、このＮウェル８０ａを不純物領域２ｇ
を介して電極ノードＶＡに電気的に接続することによ
り、Ｐウェル１０ａｂとＮウェル８０ａの間の接合容量
Ｃｊを単なる寄生容量ではなく容量素子に利用すること
ができる。すなわち、この図２４（Ａ）に示す容量素子
の構成においては、図２４（Ｂ）にその電気的等価回路
を示すように、電極ノードＶＡおよびＶＢの間に、容量
Ｃｊ、ＣＳ１〜ＣＳｎおよびＭＯＳキャパシタによる容
量Ｃｍが並列に接続される。したがって、より容量値の
大きな容量素子を実現することができる。なお、このＰ
型半導体基板領域１は、メモリセルアレイ領域にまでわ
たって延在している場合、通常、負電位にバイアスされ
る。したがって、電極ノードＶＡに印加される電圧は、
電極ノードＶＢに印加される電圧よりも高くされるた
め、このＮウェル８０ａと基板領域１との間が順方向に
バイアスされるのは確実に防止される。
【０１７８】［容量素子６］図２５（Ａ）は、この発明
の実施の形態２の第６の容量素子の構成を概略的に示す
図である。この図２５（Ａ）に示す構成は、図２４に示
す容量素子と以下の点において異なっている。すなわ
ち、ワード線に相当する導電層１３ａ上に層間絶縁膜２
６ａを介してビット線に相当する導電層２５ａが形成さ
れる。この導電層２５ａにストレージノードに相当する
導電層６ａ１〜６ａｎが電気的に接続される。またこの
導電層２５ａが電極ノードＶＢに接続され、セルプレー
トに相当する導電層９ａが電極ノードＶＡに電気的に接
続される。他の構成は、図２４（Ａ）に示す構成と同じ
であり、対応する部分には同一参照番号を付しその詳細
説明は省略する。
【０１７９】この図２５（Ａ）に示す容量素子の構成に
おいて、図２５（Ｂ）に示す電気的等価回路から明らか
なように、ワード線に相当する導電層１３ａと層間絶縁
膜２６ａとビット線に相当する導電層２５ａにより形成
される容量Ｃｑが電極ノードＶＡおよびＶＢの間にさら
に接続される。したがって、この容量Ｃｑの容量値だけ
この容量素子の容量値は大きくされる。
【０１８０】［容量素子７］図２６は、この発明の実施
の形態２の第７の容量素子の構成を概略的に示す図であ
る。この図２６に示す容量素子においては、ストレージ
ノードに相当する導電層６ａ１〜６ａｎとワード線に相
当する導電層１３ａの電気的接続部に対応する領域下部
のＮウェル１０ａ表面領域に、フィールド絶縁膜８０ａ
ａ、８０ａｂおよび８０ａｃが形成される。他の構成
は、図２０に示す構成と同じであり、対応する部分には
同一参照番号を付す。この図２６に示す容量素子の構成
の場合、導電層６ａ１〜６ａｎと導電層１３ａとの電気
的接続をとるためのコンタクト孔形成時において導電層
１３ａが過剰にエッチングされた場合に、導電層６ａ１
〜６ａｎとＮウェル１０ａとが電気的に短絡され、この
電極ノードＶＡと電極ノードＶＢが短絡されるのをフィ
ールド絶縁層８０ａａ〜８１０ａｃにより防止する。Ｎ
ウェル１０ａ表面に、薄いゲート絶縁膜１０ａを介して
ワード線に相当する導電層１３ａを形成し、この導電層
１３ａを一方電極ノードとして利用する場合において
も、ストレージノードに相当する導電層６ａ１〜６ａｎ
が、この導電層１３ａを貫通してＮウェル１０ａ表面に
接続されるのを防止することができ、信頼性の高い容量
素子を実現することができる。
【０１８１】これらのフィールド絶縁膜８ｄおよび８ｅ
は、メモリセルアレイ領域内においてメモリセルを互い
に分離するための素子分離膜と同一製造プロセスで形成
される。したがって、これらのフィールド絶縁膜８０ａ
ａ〜８０ａｃを形成する場合においても、何ら製造プロ
セスの数は増加しない。また、フィールド絶縁膜８０ａ
ａ〜８０ａｃを形成するために、このフィールド絶縁膜
形成領域を規定するためのマスクが必要とされる。しか
しながらこのようなマスクは、メモリセルアレイ領域に
おいてフィールド絶縁膜を形成するマスクと同じマスク
とすることができ、マスクの数も増加しない。
【０１８２】この導電層６ａ１〜６ａｎと導電層１３ａ
の接続部下部のＮウェル表面領域部にフィールド絶縁膜
を設ける構成は、図２２および図２４に示すＭＯＳキャ
パシタを形成する構成にも利用することができる。この
場合、フィールド絶縁膜８０ａａ〜８０ａｃ下部には、
チャネルストッパ用の領域は形成されないため、ウェル
領域表面に形成されたチャネル領域はこのフィールド絶
縁膜下部を介して相互接続され、何らそのＭＯＳキャパ
シタのチャネル領域がフィールド絶縁膜により分断され
ることはなく、安定に動作する容量素子を実現すること
ができる。
【０１８３】また、図２１および図２６に示す構成にお
いて、このＮウェル１０ａおよびＮ型高濃度不純物領域
２ｇがＰ型領域とされても同様の効果を得ることができ
る。
【０１８４】以上のように、この発明の実施の形態２に
従えば、ワード線に相当する導電層と半導体基板領域と
してのウェル領域との間に容量を形成し、さらにその上
部に階層的にメモリセルキャパシタと同一構成の容量素
子を複数個並列に電気的に接続するように構成している
ため、面積効率の優れた容量素子を実現することができ
る。
【０１８５】［実施の形態３］ ［容量素子１］図２７（Ａ）は、この発明の実施の形態
３の第１の容量素子の構成を概略的に示す図である。こ
の図２７（Ａ）においては、２つの容量素子Ｃ１および
Ｃ２が用いられる。これらの容量素子Ｃ１およびＣ２
は、実施の形態２の第１の容量素子と同様の構成を備え
る。すなわち、容量素子Ｃ１およびＣ２は、Ｐ型半導体
基板１上にフィールド絶縁膜８ｄにより互いに間をおい
て形成されるＮウェル１０ａおよび１０ｂ内にそれぞれ
形成される。Ｎウェル１０ａのほぼ全表面上にわたっ
て、ゲート絶縁膜１４ａを介してワード線に相当する導
電層１３ａが形成される。この導電層１３ａは、タング
ステンおよびモリブデンなどの高融点金属とポリシリコ
ンとの複合構造を備えていてもよく、また高融点金属シ
リサイド構造を備えていてもよい。この導電層１３ａ上
に、ストレージノードに相当する導電層６ａ１〜６ａｎ
が形成される。これらの導電層６ａ１〜６ａｎは共通に
導電層１３ａに電気的に接続される。この導電層６ａ１
〜６ａｎ上に、絶縁膜１７ａを介してセルプレートに相
当する導電層９ａが形成される。これらの導電層６ａ１
〜６ａｎの表面が、導電層９ａと対向するように導電層
９ａが形成される。導電層６ａ１〜６ａｎは、先の実施
の形態２と同様、断面形状がＴ字形の構成を備える。Ｎ
ウェル１０ａは、その周辺部に形成された高濃度Ｎ型不
純物領域２０ａを介して電極ノードＶＢに電気的に接続
される。
【０１８６】一方、Ｎウェル１０ｂのほぼ表面全体にわ
たってゲート絶縁膜１４ｂを介してワード線に相当する
導電層１３ｂが形成される。導電層１３ｂ上に、ストレ
ージノードに相当する導電層６ｂ１〜６ｂｎが形成さ
れ、これらの導電層６ｂ１〜６ｂｎが共通に導電層１３
ｂに電気的に接続される。導電層６ｂ１〜６ｂｎは表面
に対向して、絶縁膜１７ｂを介してセルプレートに相当
する導電層９ｂが形成される。Ｎウェル１０ｂは、高濃
度Ｎ型不純物領域２０ｂを介して電極ノードＶＡに電気
的に接続される。Ｎウェル１０ａおよび１０ｂの外周に
フィールド絶縁膜８ａおよび８ｆが形成される。
【０１８７】導電層１３ａが電極ノードＶＡに接続さ
れ、導電層１３ｂが電極ノードＶＢに電気的に接続され
る。導電層９ａおよび９ｂが互いに相互接続される。こ
の図２７（Ａ）に示す接続においては、図２７（Ｂ）に
示す電気的等価回路に示すように、電極ノードＶＡと電
極ノードＶＢの間に、導電層１３ａ、ゲート絶縁膜１４
ａおよびＮウェル１０ａより形成される容量ＣＷ１が接
続され、また導電層１３Ｐ、ゲート絶縁膜１４ｂおよび
Ｎウェル１０ｂより形成される容量ＣＷ２が電極ノード
ＶＡおよびＶＢの間に電気的に接続される。
【０１８８】一方、導電層９ａおよび９ｂは相互接続さ
れているため、電極ノードＶＡおよびＶＢの間に、導電
層９ａ、絶縁膜１７ａおよび導電層６ａ１〜６ａｎによ
り形成される容量ｎ・ＣＳ１と導電層９ｂ、絶縁膜１７
ｂおよび導電層６ｂ１〜６ｂｎにより形成される容量ｎ
・ＣＳ２が電気的に直列に接続される。導電層６ａ１〜
６ａｎ、６ｂ１〜６ｂｎはメモリセルキャパシタのスト
レージノードに相当し、導電層９ａおよび９ｂはメモリ
セルキャパシタのセルプレートに相当する。したがっ
て、これらの容量の耐圧は電源電圧ＶＣＣの１／２であ
る。これらの容量を直列に接続することにより、耐圧Ｖ
ＣＣの容量を実現することができる。導電層１３ａおよ
び１３ｂはワード線相当の導電層であり、したがって容
量ＣＷ１およびＣＷ２の耐圧は電源電圧ＶＣＣ以上であ
る。したがって、この図２７（Ａ）に示す容量素子の構
成によれば、電極ノードＶＡに電源電圧ＶＣＣを印加
し、他方電極ノードＶＢに接地電圧ＶＳＳを印加して
も、何ら絶縁破壊は生じない。したがって、この図２７
（Ａ）に示す（合成）容量素子を電圧差が電源電圧ＶＣ
Ｃレベルであるノード間に接続して、これらのノードの
電圧の安定化を図る安定化容量またはデカップリング容
量を実現することができる。特に、容量素子Ｃ１および
Ｃ２の各々は、実施の形態２の第１の容量素子と同一様
の構成を備えており、面積効率に優れた容量素子を実現
している。したがって、この図２７（Ａ）に示す容量を
利用することにより、面積効率に優れた耐圧が電源電圧
ＶＣＣレベルの容量を実現することができる。
【０１８９】なお、図２７（Ａ）に示す構成において
は、導電層９ａと導電層９ｂが互いに分離して形成され
るように示される。しかしながら、これらの導電層９ａ
および９ｂは同一導電層で構成されてもよい。すなわ
ち、１つの導電層９が容量素子Ｃ１およびＣ２形成領域
全面にわたって延在して形成されてもよい。
【０１９０】［容量素子２］図２８（Ａ）は、この発明
の実施の形態３の第２の容量素子の構成を示す図であ
る。この図２８（Ａ）に示す容量素子は、図２１に示す
容量素子を２つ利用する。この図２８（Ａ）に示す容量
素子の構成は、以下の点で、図２７（Ａ）に示す容量素
子と異なっている。すなわち、容量素子Ｃ１において、
導電層１３ａ上に、層間絶縁膜２６ａを介してビット線
に相当する導電層２５ａが形成される。この導電層２５
ａに共通にストレージノードに相当する導電層６ａ１〜
６ａｎが電気的に接続される。導電層２５ａは電極ノー
ドＶＢに電気的に接続される。
【０１９１】容量素子Ｃ２においても、導電層１３ｂ上
に層間絶縁膜２６ｂを介してビット線に相当する導電層
２５ｂが形成される。この導電層２５ｂに、ストレージ
ノードに相当する導電層６ｂ１〜６ｂｎが電気的に接続
される。導電層２５ｂは電極ノードＶＡに電気的に接続
される。他の構成は、図２７（Ａ）に示す構成と同じで
あり、対応する部分には同一の参照番号を付す。
【０１９２】この図２８（Ａ）に示す容量素子の構成に
おいては、導電層２５ａと導電層１３ａの間に容量Ｃｑ
１が形成され、また導電層２５ｂと導電層１３ｂの間に
容量Ｃｑ２が形成される。したがって、その電気的等価
回路を図２８（Ｂ）に示すように、電極ノードＶＡおよ
びＶＢの間に、容量Ｃｑ１およびＣｑ２が並列に接続さ
れる。また図２７（Ａ）に示す構成と同様、電極ノード
ＶＡおよびＶＢの間に、互いに並列に容量ＣＷ１および
ＣＷ２が電気的に並列に接続される。さらに、電極ノー
ドＶＡおよびＶＢの間に、容量ｎ・ＣＳ１およびｎ・Ｃ
Ｓ２が電気的に直列に接続される。
【０１９３】層間絶縁膜２６ａおよび２６ｂの膜厚はゲ
ート絶縁膜１４ａおよび１４ｂの膜厚よりも十分厚くさ
れている。したがって、容量Ｃｑ１およびＣｑ２の耐圧
は電源電圧ＶＣＣ以上である。したがって、この図２８
（Ａ）に示す容量素子を利用することにより、面積効率
のより優れた電源電圧レベルの耐圧特性を有する安定化
容量またはデカップリング容量を実現することができ
る。
【０１９４】［容量素子３］図２９（Ａ）は、この発明
の実施の形態３に従う第３の容量素子の構成を示す図で
ある。この図２９（Ａ）に示す容量素子においては、図
２７（Ａ）に示す容量素子と以下の点において異なって
いる。すなわち、容量素子Ｃ２において、半導体基板領
域としてのＮウェル１０ｂａの表面不純物濃度は先の図
２８（Ａ）に示すＮウェル１０ｂのそれよりも低くされ
る。このＮウェル１０ｂａの周辺領域に、高濃度Ｐ型不
純物領域２０ｂａが設けられ、この不純物領域２０ｂａ
の外部に、高濃度Ｎ型不純物領域２０ｂｂが設けられ
る。不純物領域２０ｂａおよび２０ｂｂは共通に電極ノ
ードＶＡに接続される。他の構成は、図２７（Ａ）に示
す構成と同じであり、対応する部分には同一参照番号を
付す。
【０１９５】この図２９（Ａ）に示す構成において、Ｎ
ウェル１０ｂａ表面にゲート絶縁膜１４ｂを介して形成
される導電層１３ｂは接地電圧ＶＳＳを受ける電極ノー
ドＶＢに電気的に接続される。一方、このＮウェル１０
ｂａに形成された不純物領域２０ｂａおよび２０ｂｂは
電源電圧ＶＣＣを受ける電極ノードＶＡに電気的に接続
される。したがって、この構成において、導電層１３ｂ
下のＮウェル１０ｂａ表面には、チャネル領域７０ｂが
形成される。したがって、この導電層１３ｂ、ゲート絶
縁膜１４ｂ、チャネル領域７０ｂおよび不純物領域２０
ｂａによりＭＯＳキャパシタＣｍが形成される。
【０１９６】したがって、この図２９（Ｂ）にその電気
的等価回路を示すように、電極ノードＶＢにゲート電極
が電気的に接続され、電極ノードＶＡにそのソース／ド
レイン領域が電気的に接続されるｐチャネルＭＯＳトラ
ンジスタで構成されるＭＯＳキャパシタが配置されるこ
とになる。ＭＯＳキャパシタは、通常の平行平板電極型
キャパシタに比べてその容量値を大きくすることができ
る。したがって、この場合においても、面積効率の優れ
た容量値を実現することができる。なお、不純物領域２
０ｂｂを設けているが、このＮウェル１０ｂａに電源電
圧ＶＣＣを印加し、ＭＯＳキャパシタを構成するｐチャ
ネルＭＯＳトランジスタの基板電位をそのソース電位と
同じとすることにより基板効果をなくし、このＭＯＳキ
ャパシタの基板効果をなくし、ＭＯＳトランジスタのし
きい値電圧を一定とし、応じてＭＯＳキャパシタの容量
値を安定に保持する（空乏層容量を一定に保持する）。
【０１９７】［容量素子４］図３０（Ａ）は、この発明
の実施の形態３の第４の容量素子の構成を概略的に示す
図である。この図３０（Ａ）に示す容量素子は、以下の
点において図２９（Ａ）に示す容量素子の構成と異なっ
ている。すなわち、容量素子Ｃ１，Ｃ２それぞれにおい
て、ワード線に相当する導電層１３ａ，１３ｂ上に層間
絶縁膜２６ａ，２６ｂを介してビット線に相当する導電
層２５ａ，２５ｂが形成される。ビット線に相当する導
電層２５ａはストレージノードに相当する導電層６ａ１
〜６ａｎに共通に電気的に接続される。ビット線に相当
する導電層２５ｂは電極ノードＶＡに共通に接続されか
つストレージノードに相当する導電層６ｂ１〜６ｂｎに
共通に電気的に接続される。他の構成は、図２９（Ａ）
に示す構成と同じであり、対応する部分には同一参照番
号を付す。この図３０（Ａ）に示す構成においては、容
量素子Ｃ１の導電層２５ａと導電層１３ａの間および容
量素子Ｃ２の導電層２５ｂと導電層１３ｂの間各々に容
量Ｃｑが形成される。したがって、その電気的等価回路
を図３０（Ｂ）に示すように、図２９（Ｂ）に示す電気
的等価回路においてさらに容量Ｃｑ１，Ｃｑ２が電極ノ
ードＶＡおよびＶＢの間に接続される。したがって、こ
の図３０（Ａ）に示す構成の場合、このビット線に相当
する導電層２５ａ，２５ｂとワード線に相当する導電層
１３ａ，１３ｂと層間絶縁膜２６ａ，２６ｂにより形成
される容量Ｃｑ（Ｃｑ１，Ｃｑ２）の容量値だけより容
量素子の容量を大きくすることができる。
【０１９８】［容量素子５］図３１（Ａ）は、この発明
の実施の形態３の第５の容量素子の構成を示す図であ
る。この図３１（Ａ）に示す構成は、図２９（Ａ）に示
す構成と以下の点において異なっている。すなわち、容
量素子Ｃ１が、Ｐ型半導体基板１表面に形成されるＮウ
ェル８０ａの表面に形成されるＰウェル１０ａｂ内に形
成される。このＰウェル１０ａｂは、その表面不純物濃
度は少し低くされる。このＰウェル１０ａｂの周辺部
に、高濃度Ｎ型不純物領域２０ａａが形成され、この不
純物領域２０ａａ外部にこれと隣接して高濃度Ｐ型不純
物領域２０ａｂが形成される。不純物領域２０ａａおよ
び２０ａｂは共通に電極ノードＶＢに電気的に接続され
る。Ｎウェル８０ａは、高ノードＮ型不純物領域２ｇを
介して電極ノードＶＡに接続される。このＮウェル８０
ａは、Ｐウェル１０ａｂの電位が、Ｐ型半導体基板１の
他の領域において形成されるメモリセルアレイのメモリ
セルの基板電位（アクセストランジスタの基板電位）に
影響を及ぼさないために設けられる。他の構成は、図２
９（Ａ）に示す構成と同じであり、対応する部分には同
一参照番号を付す。
【０１９９】容量素子Ｃ１においては、Ｐウェル１０ａ
ｂの表面不純物濃度は比較的低くされ、ＭＯＳトランジ
スタと等価な構造を与える。導電層１３ａは電極ノード
ＶＡに電気的に接続され、この電極ノードＶＡは電源電
圧ＶＣＣを受ける。一方、電極ノードＶＢは、接地電圧
ＶＳＳを受けている。したがって、このＰウェル１０ａ
ｂの表面にチャネル７２ａが形成され、容量の電極とし
て作用する。すなわち、このＰウェル１０ａｂ内に、ｐ
チャネルＭＯＳトランジスタを用いたＭＯＳキャパシタ
を形成する。したがって、図３１（Ｂ）にこの電気的等
価回路を示すように、電極ノードＶＡと電極ノードＶＢ
の間に、キャパシタＣＷに代えてｎチャネルＭＯＳトラ
ンジスタで構成されるＭＯＳキャパシタが接続される。
加えて、Ｐウェル１０ａｂとＮウェル８０ａとの間の接
合容量ＣｊがノードＶＡおよびＶＢの間に接続される。
したがって、容量Ｃ１としてトリプルウェル構造のこの
ＭＯＳキャパシタを利用することにより、容量素子の容
量をより大きくすることができ、面積効率の優れた容量
素子を実現することができる。
【０２００】［容量素子６］図３２（Ａ）は、この発明
の実施の形態３の第６の容量素子の構成を示す図であ
る。この図３２（Ａ）に示す容量素子は、図３１（Ａ）
に示す容量素子と以下の点において異なっている。すな
わち、容量素子Ｃ１において、ワード線に相当する導電
層１３ａ上に層間絶縁膜２６ａを介してビット線に相当
する導電層２５ａが形成される。この導電層２５ａに、
ストレージノードに相当する導電層６ａ１〜６ａｎが共
通に電気的に接続される。導電層２５ａは、電極ノード
ＶＢに電気的に接続される。
【０２０１】一方、容量素子Ｃ２においても、ワード線
に相当する導電層１３ｂ上に、層間絶縁膜２６ｂを介し
てビット線に相当する導電層２５ｂが形成される。この
導電層２５ｂ上に、ストレージノードに相当する導電層
６ｂ１〜６ｂｎが形成され、これらの導電層６ｂ１〜６
ｂｎが共通に導電層２５ｂに電気的に接続される。導電
層２５ｂは電極ノードＶＡに電気的に接続される。他の
構成は、この図３１（Ａ）に示す容量素子の構成と同じ
であり、対応する部分には同一の参照番号を付す。
【０２０２】この図３２（Ａ）に示す構成においては、
導電層２５ａ、層間絶縁膜２６ａおよび導電層１３ａに
より容量Ｃｑが形成される。同様、導電層２５ｂ、層間
絶縁膜２６ｂおよび導電層１３ｂにより容量Ｃｑが形成
される。したがって、図３２（Ｂ）に示す電気的等価回
路から明らかなように、導電層１３ａ、層間絶縁膜２６
ａおよび導電層２５ａにより形成される容量Ｃｑ１が電
極ノードＶＡおよびＶＢの間に電気的に接続される。ま
た、導電層１３ｂ、層間絶縁膜２６ｂおよび導電層２５
ｂにより形成される容量Ｃｑ２が電極ノードＶＡおよび
ＶＢの間に電気的に接続される。したがって、この容量
Ｃｑ１およびＣｑ２の容量値だけ図３２（Ａ）に示す容
量素子は、その容量値が図３１（Ａ）に示す容量素子よ
りも大きくされ、面積効率の良い容量素子を実現するこ
とができる。
【０２０３】［容量素子７］図３３は、この発明の実施
の形態３の第７の容量素子の構成を概略的に示す図であ
る。この図３３に示す容量素子の構成は、図２７（Ａ）
に示す容量素子と以下の点が異なっている。すなわち、
容量素子Ｃ１において、導電層１３ａと導電層６ａの電
気的接続部下部のＮウェル１０ａ表面に、フィールド絶
縁膜８０ａａ，８０ａｂおよび８０ａｃが形成される。
この容量素子Ｃ１の構成は、図２６に示す容量素子の構
成と同じである。単に、電極ノードの接続が異なるだけ
である。容量素子Ｃ２においても、導電層１３ｂと導電
層６ｂ１〜６ｂｎそれぞれとの電気的接続部下部のＮウ
ェル１０ｂ表面に、フィールド絶縁膜８０ｂａ，８０ｂ
ｂおよび８０ｂｃが形成される。他の構成は、図２７
（Ａ）に示す構成と同じであり、対応する部分には同一
参照番号を付す。
【０２０４】この図３３に示す容量素子の構成の場合、
先の図２６に示す容量素子の構成と同様、導電層６ａ１
〜６ａｎと導電層１３ａとの間の電気的接続および導電
層６ｂ１〜６ｂｎと導電層１３ｂとの電気的接続をとる
コンタクト形成時において、過剰に導電層１３ａおよび
１３ｂがエッチング除去された場合でも、この導電層６
ａ１〜６ａｎおよび６ｂ１〜６ｂｎがＮウェル１０ａお
よび１０ｂにそれぞれ電気的に接続されるのを防止する
ことができる。これにより、容量素子の信頼性を改善す
ることができる。
【０２０５】この図３３に示すようなフィールド絶縁膜
８０ａａ〜８０ａｃおよび８０ｂａ〜８０ｂｃを形成す
る構成は、図３１（Ａ）に示す構成においても適用する
ことができる。この図３１（Ａ）に示す構成の場合、Ｎ
ウェル内にフィールド絶縁膜が形成されても、Ｎウェル
下部にチャネルストッパとしての不純物層が形成されな
いため、Ｎウェル表面に連続的にチャネルが形成され、
ＭＯＳキャパシタとしての作用に対し何ら悪影響は生じ
ない。
【０２０６】以上のように、この発明の実施の形態３に
従えば、半導体基板領域表面に、薄いゲート絶縁膜を介
して導電層を形成し、その上部に、メモリセルキャパシ
タと同一構造の容量を複数個互いに並列に電気的に接続
するように構成したため、小占有面積で必要とされる容
量値を有する容量素子を実現することができる。特に、
この実施の形態３の電気的等価回路においては示さなか
ったが、ＮウェルとＰ型半導体基板の間に、大きな接合
容量が形成される。この接合容量は、電極ノード間に接
続されるのではなく、一方の電極ノードに接続される大
きな寄生容量として作用する。したがって、この容量素
子を安定化容量またはデカップリング容量として用いる
とき、その大きな寄生容量により、より容量値を大きく
することができ、安定化およびデカップリング動作をよ
り確実に実現することができる。
【０２０７】なお、実施の形態３において、Ｎウェル内
に容量素子を形成する場合を示している。しかしなが
ら、Ｐウェル内に容量素子を形成しても、同様の作用効
果を生じる。
【０２０８】また、この実施の形態３において、メモリ
セルキャパシタに相当するキャパシタを直列に接続して
いるため、その耐圧は電源電圧ＶＣＣレベルとすること
ができ、電源電圧レベルの電圧が印加されるノード間に
接続しても、安定化容量およびデカップリング容量とし
ての機能を十全に発揮することができる。
【０２０９】［実施の形態４］ ［容量素子１］図３４（Ａ）は、この発明の実施の形態
４に従う第１の容量素子の構成を概略的に示す図であ
る。図３４（Ａ）において、Ｐ型半導体基板領域１表面
に、メモリセル分離用の素子分離膜に対応するフィール
ド絶縁膜８０が形成される。このフィールド絶縁膜８０
上にさらにゲート絶縁膜に相当する絶縁膜１４が形成さ
れる。このゲート絶縁膜１４上に、ワード線に相当する
導電層１３が形成される。この導電層１３上に、ストレ
ージノードに相当する導電層６ａ１〜６ａｎおよび６ｂ
１〜６ｂｎが互いに間をおいて配置される。これらの導
電層６ａ１〜６ａｎおよび６ｂ１〜６ｂｎは、それぞれ
行列状に配置されてもよい（図１８および図１９参
照）。導電層６ａ１〜６ａｎ上に、メモリセルキャパシ
タ絶縁膜に相当する絶縁膜１７ａを介してセルプレート
に相当する導電層９ａが形成される。導電層６ｂ１〜６
ｂｎ表面上に、キャパシタ絶縁膜に対応する絶縁膜１７
ｂを介して導電層９ｂが形成される。導電層９ａおよび
９ｂは互いに分離される。導電層９ａが電極ノードＶＡ
に電気的に接続され、導電層９ｂが電極ノードＶＢに電
気的に接続される。電極ノードＶＡおよびＶＢには、一
定の電圧が印加されず、信号が与えられる。
【０２１０】図３４（Ａ）に示す容量素子の構成におい
ては、その電気的等価回路を図３４（Ｂ）に示すよう
に、電極ノードＶＡと電極ノードＶＢの間に、２つの容
量素子Ｃ１およびＣ２が電気的に直列に接続される。こ
れらの容量素子Ｃ１およびＣ２各々は、メモリセルキャ
パシタに相当する単位容量素子を互いに複数個並列に接
続した構成と等価である。
【０２１１】Ｐ型半導体基板領域１表面にＮウェルを形
成し、その上にゲート絶縁膜１４を介して導電層１３を
形成した場合、このＮウェルとＰ型半導体基板領域との
間に大きな接合容量が形成される。図３４（Ｂ）におい
て、この寄生容量を破線の容量Ｃｐｒで示す。ＰＮ接合
容量は、導電層１３と半導体基板領域との間に形成され
る。ＰＮ接合の大部分は、この空乏層容量により実現さ
れる。フィールド絶縁膜８０の膜厚はこのような空乏層
の幅（厚さ）よりも十分厚い。したがって、導電層１
３、ゲート絶縁膜１４フィールド絶縁膜８０およびＰ型
半導体基板領域１により形成される寄生容量Ｃｐｒの容
量値は、ＮウェルとＰ型半導体基板領域により形成され
るＰＮ接合容量の容量値よりも十分に小さくされる。し
たがって、電極ノードＶＡおよびＶＢの信号電位が高速
で変化する場合、この導電層１３に付随する寄生容量Ｃ
ｐｒを十分小さくすることができ、高速で電極（導電層
９ａおよび９ｂ）の一方の電位変化を他方の電極へ高速
で伝達することができ、周波数特性の優れた容量素子を
実現することができる。また、結合容量として利用する
とき電荷の寄生容量への分散を伴うことなく、電荷を電
極ノード間で伝達することができ、電荷転送効率のよい
結合容量を実現することができる。
【０２１２】［容量素子２］図３５（Ａ）は、この発明
の実施の形態４に従う第２の容量素子の構成を示す図で
ある。この図３５（Ａ）に示す構成においては、ストレ
ージノードに相当する導電層６ａ１〜６ａｎおよび６ｂ
１〜６ｂｎに共通にセルプレートに相当する導電層９ａ
ｂが絶縁膜１７ａおよび１７ｂを介して形成される。一
方、フィールド絶縁膜８０上にゲート絶縁膜１４を介し
て形成されるワード線に相当する導電層は、導電層６ａ
１〜６ａｎに対して設けられる導電層１３ａと、導電層
６ｂ１〜６ｂｎに対して設けられる導電層１３ｂに分割
される。導電層１３ａが電極ノードＶＡに電気的に接続
され、導電層１３ｂが電極ノードＶＢに電気的に接続さ
れる。この図３５（Ａ）に示す容量素子の構成の場合、
図３５（Ｂ）に示すその電気的等価回路から明らかなよ
うに、導電層１３ａとＰ型半導体基板領域１の間に形成
される寄生容量Ｃｐｒ１は、電極ノードＶａと基板領域
の間に形成され、一方、導電層１３ｂと半導体基板領域
１の間に形成される寄生容量Ｃｐｒ２は、電極ノードＶ
ｂに接続される。これらの寄生容量Ｃｐｒ１およびＣｐ
ｒ２は、膜厚の厚いフィールド絶縁膜８０により、その
容量値が十分小さくされる。したがって電極ノードＶａ
およびＶｂの信号は高速で変化し、周波数特性の優れた
容量素子を実現することができる。
【０２１３】また、電極ノードＶａおよびＶｂの間に、
２つの容量素子Ｃ１およびＣ２が直列に接続されるた
め、メモリセルキャパシタに相当する単位容量素子を複
数個並列に接続して構成される容量素子を用いても、電
源電圧レベルの耐圧を有する容量素子を実現することが
できる。
【０２１４】［容量素子３］図３６（Ａ）は、この発明
の実施の形態４の第３の容量素子の構成を示す図であ
る。この図３６（Ａ）に示す容量素子においては、フィ
ールド絶縁膜８０およびゲート絶縁膜１４上に形成され
るワード線相当の導電層は、ストレージノードに相当す
る導電層６ａ１〜６ａｎに対して設けられる導電層１３
ａと、ストレージノードに相当する導電層６ｂ１〜６ｂ
ｎに対して設けられる導電層１３ｂに分割される。同
様、導電層６ａ１〜６ａｎに対しては、絶縁膜１７ａを
介してセルプレートに相当する導電層９ａが形成され、
導電層６ｂ１〜６ｂｎに対して、絶縁膜１７ｂを介して
導電層９ｂが形成される。これらの導電層９ａおよび９
ｂは互いに分離される。導電層９ａが低抵抗の配線９０
を介して導電層１３ｂに電気的に接続される。導電層１
３ａが電極ノードＶａに電気的に接続され、導電層９ｂ
が電極ノードＶｂに電気的に接続される。
【０２１５】この図３６（Ａ）に示す容量素子の構成に
おいては、その電気的等価回路を図３６（Ａ）に示すよ
うに、導電層１３ａおよび１３ｂと半導体基板領域１と
の間に形成される寄生容量Ｃｐｒ１およびＣｐｒ２は、
それぞれ電極ノードＶａおよび内部ノード（低抵抗配線
９０）に接続される。しかしながら、これらの寄生容量
Ｃｐｒ１およびＣｐｒ２は厚い膜厚のフィールド絶縁膜
８０により十分容量値を小さくすることができる。導電
層１３ａおよび９ａを両電極として有する容量素子Ｃ１
と導電層９ｂおよび１３ｂを両電極として有する容量素
子Ｃ２は電極ノードＶＡおよびＶＢの間に電気的に直列
に接続される。この場合において、寄生容量Ｃｐｒ１お
よびＣｐｒ２の容量値は十分小さくされるため、電極ノ
ードＶａに与えられる信号は低抵抗配線９０を介して容
量素子Ｃ２へ伝達され、次いで容量素子Ｃ２を介して電
極ノードＶｂへ伝達される。逆に、電極ノードＶｂに伝
達される信号は、低抵抗配線９０および容量素子Ｃ１を
介して電極ノードＶａに伝達される。したがって、周波
数特性に優れた容量素子を実現することができる。ま
た、容量素子Ｃ１およびＣ２の各々は、メモリセルキャ
パシタに相当する単位容量素子を複数個並列に接続して
構成されるため、それらの面積効率は優れており、小占
有面積で周波数応答特性の優れた容量素子を実現するこ
とができる。また、電極ノードＶａおよびＶｂの間に容
量素子Ｃ１およびＣ２が直列に接続されるため、電極ノ
ードＶａおよびＶｂの間の電圧差は電源電圧ＶＣＣレベ
ルとすることができる。したがって、ＭＯＳレベルの信
号に対するカップリング容量としてもこの容量素子を用
いることができる。
【０２１６】［容量素子４］図３７（Ａ）は、この発明
の実施の形態４の第４の容量素子の構成を示す図であ
る。この図３７（Ａ）に示す構成においては、フィール
ド絶縁膜８０上に、ゲート絶縁膜および層間絶縁膜を含
む比較的膜厚の厚い絶縁膜２９が形成される。この絶縁
膜２９上に、ビット線に相当する導電層２５が配置され
る。この導電層２５上に、メモリセルキャパシタのスト
レージノードに相当する導電層６ａ１〜６ａｎおよび６
ｂ１〜６ｂｎが互いに分離して配置される。これらの導
電層６ａ１〜６ａｎおよび６ｂ１〜６ｂｎは共通に導電
層２５に電気的に接続される。導電層６ａ１〜６ａｎ上
に絶縁膜１７ａを介してセルプレートに相当する導電層
９ａが形成される。導電層６ｂ１〜６ｂｎに対して、絶
縁膜１７ｂを介してメモリセルキャパシタのセルプレー
トに相当する導電層９ｂが形成される。これらの導電層
９ａおよび９ｂは互いに分離される。導電層９ａが電極
ノードＶａに接続され、導電層９ｂが電極ノードＶｂに
電気的に接続される。
【０２１７】この図３７（Ａ）に示す容量素子の構成
は、図３４（Ａ）に示す構成に示すワード線相当の導電
層１３ａに代えてビット線に相当する導電層２５が用い
られる構成と等価である。ビット線はワード線よりも上
層に形成される。したがって、この導電層２５とフィー
ルド絶縁膜８０の間の絶縁膜２９の膜厚をゲート絶縁膜
よりも十分厚くすることができる（層間絶縁膜を含むた
め）。
【０２１８】したがって、図３７（Ｂ）に示す電気的等
価回路において、この導電層２５とＰ型半導体基板領域
１の間に形成される寄生容量Ｃｐｒの容量値は、図３４
に示す容量素子の寄生容量よりも十分小さくすることが
できる。これにより、より周波数特性の優れた容量素子
を実現することができる。なお、ここで、容量素子Ｃ１
は、導電層９ａ、絶縁膜１７ａおよび導電層２５により
形成され、容量素子Ｃ２は、導電層２５、導電層６ｂ１
〜６ｂｎおよび導電層９ｂにより形成される。
【０２１９】［容量素子５］図３８（Ａ）は、この発明
の実施の形態４の第５の容量素子の構成を示す図であ
る。この図３８（Ａ）に示す容量素子の構成において
は、導電層は、ストレージノードに相当する導電層６ａ
１〜６ａｎに対して設けられる導電層２５ａと、導電層
６ｂ１〜６ｂｎに対して設けられる導電層２５ｂとに分
割される。導電層６ａ１〜６ａｎおよび６ｂ１〜６ｂｎ
に対しては、共通にセルプレートに相当する導電層９ａ
ｂが絶縁膜１７ａｂを介して形成される。導電層２５ａ
が電極ノードＶａに電気的に接続され、導電層２５ｂが
電極ノードＶｂに電気的に接続される。他の構成は図３
７（Ａ）に示す構成と同じである。
【０２２０】この図３８（Ａ）に示す容量素子の構成の
場合、その電気的等価回路を図３８（Ｂ）に示すよう
に、寄生容量は、導電層２５ａと半導体基板領域１の間
に形成される寄生容量Ｃｐｒ１および導電層２５ｂと半
導体基板領域１の間に形成される寄生容量Ｃｐｒ２を含
む。寄生容量Ｃｐｒ１は、電極ノードＶａに接続され、
寄生容量Ｃｐｒ２は電極ノードＶｂに接続される。これ
らの寄生容量Ｃｐｒ１およびＣｐｒ２の容量値はフィー
ルド絶縁膜８０および厚い膜厚の絶縁膜２９により十分
小さくされ、これらの電極ノードＶａおよびＶｂに存在
する寄生容量の値は十分小さくすることができ、したが
ってこの電極ノードＶａおよびＶｂの電位を高速で変化
させることができ、周波数応答特性の優れた容量素子を
実現することができる。
【０２２１】［容量素子６］図３９（Ａ）は、この発明
の実施の形態４に従う第６の容量素子の構成を示す図で
ある。この図３９（Ａ）に示す容量素子の構成において
は、導電層２５が、ストレージノードに相当する導電層
６ａ１〜６ａｎに対する導電層２５ａと、導電層６ｂ１
〜６ｂｎに対して設けられる導電層２５ｂに分割され
る。ストレージノードに相当する導電層６ａ１〜６ａｎ
に対して設けられるセルプレートに相当する導電層９ａ
と導電層２５ｂが低抵抗配線９０を介して電気的に接続
される。ストレージノードに相当する導電層６ｂ１〜６
ｂｎに対して、セルプレートに相当する導電層９ｂが形
成される。導電層２５ａが電極ノードＶａに電気的に接
続され、導電層９ｂが電極ノードＶｂに電気的に接続さ
れる。
【０２２２】この図３９（Ａ）に示す容量素子の構成
は、図３９（Ｂ）に示す電気的等価回路から明らかなよ
うに、電極ノードＶａと電極ノードＶｂの間に２つの容
量素子Ｃ１およびＣ２が直列に接続される。導電層２５
ａと半導体基板領域１の間に形成される寄生容量Ｃｐｒ
１は、電極ノードＶａに接続され、一方、導電層２５ｂ
と基板領域１の間に形成される寄生容量Ｃｐｒ２は内部
配線９に等価的に接続される。この場合においても、導
電層２５ｂと半導体基板領域１の間は、膜厚の十分に厚
いフィールド絶縁膜８０および絶縁膜２９が形成されて
いるため、これらの寄生容量Ｃｐｒ１およびＣｐｒ２の
容量値は十分小さくすることができる。したがって、こ
の場合においても、周波数応答特性の優れた容量素子を
実現することができる。
【０２２３】なお、この実施の形態４においては、Ｐ型
半導体基板領域１上にフィールド絶縁膜８０が形成され
ている。しかしながら、このＰ型半導体基板領域１は、
Ｎ型半導体基板領域であってもよい。
【０２２４】［実施の形態４の容量素子の適用例］ ［適用例１］図４０（Ａ）は、この発明に従う半導体装
置の構成を示し、図４０（Ｂ）は、この図４０（Ａ）に
示す半導体装置の動作を示す信号波形図である。この半
導体装置は、この発明の実施の形態４に従うメモリセル
キャパシタに相当する容量素子が直列に接続される容量
素子を利用する。図４０（Ａ）において、半導体装置
は、入力ノード１００と内部ノード９９の間に接続され
る容量Ｃと、内部ノード９９と接地ノードの間に接続さ
れるダイオードＤ１と、内部ノード９９と出力ノード１
０１の間に接続されるダイオードＤ２を含む。容量Ｃ
は、メモリセルキャパシタと同様の構成を備える複数個
の容量素子Ｃ１およびＣ２が直列に接続される。この容
量素子Ｃ１およびＣ２は、先の実施の形態４において説
明した容量素子である。ダイオードＤ１は、内部ノード
９９にそのアノードが接続され、そのカソードが接地ノ
ードに接続される。ダイオードＤ２は、内部ノード９９
にカソードが接続され、出力ノード１０１にアノードが
接続される。次に、この半導体装置の動作を図４０
（Ｂ）に示す動作波形図を参照して説明する。
【０２２５】入力ノード１００へ与えられる図示しない
信号源からのクロック信号φは接地電圧ＶＳＳと電源電
圧ＶＣＣの間で所定のパルス幅および周期を有して変化
する。クロック信号φがハイレベルに立上がると、内部
ノード９９は容量Ｃのチャージポンプ動作によりその電
位が上昇する。内部ノード９９の電位が出力ノード１０
１の電位よりも高くなり、ダイオードＤ２が逆バイアス
状態とされてオフ状態とされる。一方、ダイオードＤ１
が導通し、内部ノード９９の電位をＶＦの電圧レベルに
低下させる。ここで、ＶＦはダイオードＤ１およびＤ２
の順方向降下電圧を示す。
【０２２６】クロック信号φがローレベル（０Ｖ）に立
下がると、内部ノード９９の電圧ＶＦが容量Ｃのチャー
ジポンプ動作によりＶＦ−ＶＣＣの電圧レベルに低下す
る。この状態においては、ダイオードＤ２が導通し、出
力ノード１０１から内部ノード９９へ正電荷が流れ込
み、出力ノード１０１の電圧ＶＢＢが低下する。出力ノ
ード１０１と内部ノード９９の電位差がＶＦとなると、
ダイオードＤ２がオフ状態となる。再び、クロック信号
φがハイレベルに立上がり内部ノード９９の電位が上昇
し、ダイオードＤ１により内部ノード９９の電位がＶＦ
の電圧レベルへクランプされる。この動作を繰返すこと
により、出力ノード１０１からの電圧ＶＢＢは、−ＶＣ
Ｃ＋２・ＶＦの電圧レベルに低下する。
【０２２７】この電圧ＶＢＢは負電圧である。この負電
圧ＶＢＢは、ＤＲＡＭのメモリアレイ部の基板領域へ印
加されるバイアス電圧として利用される。また、ワード
線の誤選択を防止するため、非選択ワード線へ負電圧Ｖ
ＢＢを伝達する構成が用いられることもある。このよう
な負電圧発生回路はＤＲＡＭにおいてはオンチップに設
けられる。したがって、その占有面積はできるだけ小さ
いのが望ましい。容量Ｃの電荷注入量（チャージポンプ
率）はその容量値に比例する。したがってこの実施の形
態３および４において説明した面積効率の優れた容量
（合成容量素子）Ｃを利用することにより、低占有面積
で効率的に所望電圧レベルの負電圧ＶＢＢを生成する負
電圧発生回路を実現することができる。
【０２２８】特に、この実施の形態４においては、電極
ノードに接続される寄生容量の値は小さく、クロック信
号φに応答して、チャージポンプ動作を効率的に行なう
ことができ、高速で所望の電圧レベルの負電圧ＶＢＢを
生成することができる（寄生容量が大きい場合、その寄
生容量にチャージポンプ動作による電荷が分散されるた
め）。
【０２２９】［適用例２］図４１（Ａ）は、この発明に
従う半導体装置の構成を示し、図４１（Ｂ）は、この図
４１（Ａ）に示す半導体装置の動作波形を示す図であ
る。図４１（Ａ）において、入力ノード１００と内部ノ
ード１０２の間に容量Ｃが接続され、電源ノードＶＣＣ
と内部ノード１０２の間にダイオードＤ３が接続され、
内部ノード１０２と出力ノード１０３の間にダイオード
Ｄ４が接続される。入力ノード１００へは、クロック信
号φが与えられる。ダイオードＤ３は、そのアノードが
電源ノードＶＣＣに接続され、そのカソードが内部ノー
ド１０２に接続される。ダイオードＤ４はアノードが内
部ノード１０２に接続され、そのカソードが出力ノード
１０３に接続される。容量Ｃは直列に接続される容量素
子Ｃ１およびＣ２を含む。この容量素子Ｃ１およびＣ２
は、この実施の形態４において示した容量素子である。
次に、この図４１（Ａ）に示す半導体装置の動作をその
動作波形図である図４１（Ｂ）を参照して説明する。
【０２３０】クロック信号φがローレベルのとき、内部
ノード１０２の電位はローレベルに低下する。このと
き、ダイオードＤ３が導通し、内部ノード１０２はダイ
オードＤ３によりＶＣＣ−ＶＦの電圧レベルへクランプ
される。ここで、ＶＦはダイオードＤ３およびＤ４の順
方向降下電圧を示す。この状態においては、内部ノード
１０２の電圧レベルは出力ノード１０３の電圧ＶＰＰの
電圧レベルより低いため、ダイオードＤ４はオフ状態に
ある。クロック信号φがハイレベルに立上がると、内部
ノード１０２の電圧レベルは２・ＶＣＣ−ＶＦの電圧レ
ベルに上昇し、ダイオードＤ４が導通する。これによ
り、内部ノード１０２から出力ノード１０３へ正電荷が
流れ、電圧ＶＰＰの電圧レベルが上昇する。内部ノード
１０２の電圧レベルがＶＰＰ＋ＶＦとなると、ダイオー
ドＤ４がオフ状態となる。クロック信号φが再びローレ
ベルとなると、容量Ｃのチャージポンプ動作によりノー
ド１０２の電位レベルは低下し、ダイオードＤ３が導通
し、内部ノード１０２はＶＣＣ−ＶＦの電圧レベルにプ
リチャージされる。再びクロック信号φの電圧レベルが
上昇すると、容量Ｃのチャージポンプ動作により内部ノ
ード１０２の電圧レベルが上昇する。以降この動作を繰
返すことにより、出力ノードからの電圧ＶＰＰは、２・
ＶＣＣ−２・ＶＦの電圧レベルにまで上昇する。
【０２３１】この電圧ＶＰＰは、電源電圧ＶＣＣよりも
高い電圧レベルであり、ＤＲＡＭにおいて選択ワード線
に伝達されるワード線駆動信号を形成するために利用さ
れる（図５（Ａ）参照）。また、この高電圧ＶＰＰは、
たとえばシェアードセンスアンプ構成において選択ブロ
ックのビット線対をセンスアンプに接続するための接続
制御信号を生成するためにも利用される。このような高
電圧ＶＰＰを発生するための回路はオンチップに設けら
れる。したがって、小占有面積の高電圧発生回路が要求
される。この高電圧発生回路は、負電圧発生回路と同
様、容量Ｃのチャージポンプ動作を利用している。クロ
ック信号φの１サイクルにおいて注入される電荷量は容
量Ｃの容量値に比例する。また内部ノード１０２に注入
される電荷量はこの内部ノード１０２に接続する容量に
保持される。したがって、効率的に電荷を利用して高電
圧を発生するためには、この内部ノード１０２の寄生容
量はできるだけ小さい方が望ましい。したがって、この
実施の形態４に示す容量素子を利用することにより、効
率的に電荷を注入することができ、高速で安定な高電圧
ＶＰＰを生成することのできる小占有面積の高電圧発生
回路を実現することができる。
【０２３２】［適用例３］図４２（Ａ）は、この発明の
実施の形態４の容量素子を利用する半導体装置の構成を
示し、図４２（Ｂ）は、図４２（Ａ）に示す半導体装置
の動作を示す信号波形図である。図４２（Ａ）におい
て、半導体装置は、信号入力ノード１０４に与えられる
制御信号（クロック信号φ１）をバッファ処理して内部
ノード１０６へ伝達するバッファＢ１と、信号入力ノー
ド１０５へ与えられる制御信号（クロック信号）φ２を
バッファ処理して容量Ｃを介して内部ノード１０６へ伝
達するバッファＢ２と、出力ノード１０７と接地ノード
との間に接続される負荷容量ＣＬを含む。容量Ｃは、直
列に接続される容量素子Ｃ１およびＣ２を含む。次に、
この図４２（Ａ）に示す半導体装置の動作を図４２
（Ｂ）に示す信号波形図を参照して説明する。
【０２３３】信号入力ノード１０４へ与えられる制御信
号φ１が電源電圧ＶＣＣレベルのハイレベルに立上がる
と、バッファＢ１によりノード１０６の電位が立上が
り、負荷容量ＣＬが電源電圧ＶＣＣレベルに充電され
る。このときはまだ、制御信号φ２はローレベルであ
る。次いで、制御信号φ２がハイレベルへ立上がると、
バッファＢ２から電源電圧ＶＣＣレベルの信号が容量Ｃ
へ与えられる。容量Ｃは、このバッファＢ２からのハイ
レベルの信号に従ってチャージポンプ動作を行なってノ
ード１０６の電位を上昇させる。容量Ｃから供給される
電荷は負荷容量ＣＬへ供給される。これにより、出力ノ
ード１０７の信号φＰの電圧レベルが電源電圧ＶＣＣレ
ベルよりもさらに上昇する。この電圧レベルは次式で求
められる。容量Ｃにより、ノード１０６へはＣ・Ｖの電
荷が注入される。ノード１０６（出力ノード１０７）の
容量は（Ｃ＋ＣＬ）である。したがって、この注入され
た電荷Ｃ・Ｖによりノード１０６（すなわち出力ノード
１０７）の電位上昇ΔＶは、電荷保存則から、 Ｃ・Ｖ＝ΔＶ・（ＣＬ＋Ｃ） で与えられる。すなわち、 ΔＶ＝Ｃ・ＶＣＣ／（ＣＬ＋Ｃ） 制御信号φ１およびφ２がローレベルへ立下がると、出
力ノード１０７の電位は接地電位レベルのローレベルに
低下する。この出力ノード１０７から出力される信号φ
Ｐは、ワード線昇圧信号（選択ワード線の電圧レベルが
ハイレベルになったときに、続いてワード線電位をさら
に上昇させる）などに用いられる。容量Ｃの容量値が大
きくなるほどまた寄生容量が小さいほど昇圧電圧レベル
が高くなる。このような制御信号φＰを生成する回路に
おいても容量Ｃとして本実施の形態４の容量素子を利用
することにより、内部ノード１０６の寄生容量値を小さ
くすることができ、高速で所望の電圧レベルの制御信号
φＰを生成する昇圧回路を実現することができる。
【０２３４】［適用例４］図４３（Ａ）は、この発明の
実施の形態４の容量素子を利用する半導体装置の第４の
構成を示し、図４３（Ｂ）は、この図４３（Ａ）に示す
半導体装置の動作を示す信号波形図である。図４３
（Ａ）において、半導体装置は、制御信号φ３を受ける
入力ノード１１０と内部ノード１１２の間に接続される
容量素子Ｃ１，Ｃ２の直列体からなる容量Ｃと、電源ノ
ードＶＣＣと内部ノード１１２の間に接続されるダイオ
ード接続されたｎチャネルＭＯＳトランジスタＮＱ１
と、内部ノード１１２に接続される一方導通ノードと制
御信号φ４を受ける入力ノード１１１に結合されるゲー
トと、出力ノード１１３に接続される他方導通ノードと
を有するｐチャネルＭＯＳトランジスタＰＱ１と、出力
ノード１１３に接続される一方導通ノードと、制御信号
入力ノード１１１に接続されるゲートと、接地電位を受
けるように結合される他方導通ノードとを有するｎチャ
ネルＭＯＳトランジスタＮＱ２を含む。出力ノード１１
３と接地ノードの間には、負荷容量ＣＬが設けられる。
ＭＯＳトランジスタＮＱ１は、そのゲートおよびドレイ
ンに電源電圧ＶＣＣを受ける。ＭＯＳトランジスタＰＱ
１およびＮＱ２は、インバータを構成し、内部ノード１
１２上の電圧および接地電圧を両動作電源電圧として動
作する。次にこの図４３（Ａ）に示す半導体装置の動作
を図４３（Ｂ）に示す動作波形図を参照して説明する。
【０２３５】クロック信号φ３がローレベルのとき、内
部ノード１１２は、ＭＯＳトランジスタＮＱ１によりＶ
ＣＣ−ＶＴＮの電圧レベルに充電される。ここで、ＶＴ
ＮはＭＯＳトランジスタＮＱ１のしきい値電圧である。
制御信号φ４が電源電圧ＶＣＣレベルのハイレベルのと
き、ＭＯＳトランジスタＰＱ１がオフ状態（ＶＣＣ＞Ｖ
ＣＣ−ＶＴＮ）、ＭＯＳトランジスタＮＱ２がオン状態
となり、出力ノード１１３からの制御信号φＰはローレ
ベルにある。
【０２３６】制御信号φ４がハイレベルからローレベル
に立上がると、ＭＯＳトランジスタＮＱ２がオフ状態、
ＭＯＳトランジスタＰＱ１がオン状態となる。これによ
り、出力ノード１１３はＭＯＳトランジスタＰＱ１を介
して充電され、制御信号φＰは内部ノード１１２上の電
圧ＶＣＣ−ＶＴＮの電圧レベルまで上昇する。次いで、
制御信号φ３が電源電圧ＶＣＣレベルのハイレベルに立
上がると、容量Ｃのチャージポンプ動作により内部ノー
ド１１２の電圧レベルが２・ＶＣＣ−ＶＴＮの電圧レベ
ルまで上昇する。内部ノード１１２上の電位上昇は、Ｍ
ＯＳトランジスタＰＱ１を介して出力ノード１１３へ伝
達される。
【０２３７】ＭＯＳトランジスタＮＱ１はオフ状態にあ
り（内部ノード１１２の電圧レベルが電源電圧ＶＣＣよ
りも高くなるため）、出力ノード１１３の制御信号φＰ
の電圧レベルが内部ノード１１２からＭＯＳトランジス
タＰＱ１を介して与えられる電荷により上昇する。この
制御信号φＰの電圧レベルの上昇は、負荷容量ＣＬの容
量値と容量Ｃの容量値により決定される。したがって、
この負荷容量ＣＬの充電電位すなわち制御信号φＰの電
圧レベルは、クロック信号φ３によりＣ・ＶＣＣ／（Ｃ
Ｌ＋Ｃ）の電圧レベルだけ上昇する。
【０２３８】制御信号φ４が電源電圧ＶＣＣレベルに立
上がると、ＭＯＳトランジスタＮＱ２がオン状態とな
り、負荷容量ＣＬの充電電位が放電され、制御信号φＰ
が接地電圧レベルのローレベルに立下がる。このとき、
制御信号φ３がまだハイレベルにあれば、内部ノード１
１２の電圧レベルが電源電圧ＶＣＣよりも高い状態のと
き、ＭＯＳトランジスタＰＱ１はオン状態となる。この
場合、内部ノード１１２から接地ノードへＭＯＳトラン
ジスタＰＱ１およびＮＱ２を介して電荷が放電され、内
部ノード１１２の電圧レベルが低下する。制御信号φ３
が接地電圧レベルのローレベルに立下がると、内部ノー
ド１１２の電圧レベルも接地電圧レベルに低下し、ＭＯ
ＳトランジスタＰＱ１は完全にオフ状態とされる。この
とき、内部ノード１１２は、ＭＯＳトランジスタＮＱ１
によりＶＣＣ−ＶＴＮの電圧レベルに充電される。
【０２３９】この図４３（Ａ）に示す半導体装置は、制
御信号φ３およびφ４に従って所定期間のみ昇圧レベル
のハイレベルとされる制御信号を発生する回路に用いら
れる。容量Ｃは、容量素子Ｃ１およびＣ２の直列体を含
む。したがってこの制御信号φ３およびφ４に従って高
速で制御信号φＰを変化させることができる。この制御
信号φＰは、ワード線駆動信号またはシェアードセンス
アンプにおけるビット線とセンスアンプとの接続を行な
うための制御信号を発生するために用いられる。
【０２４０】この図４３（Ａ）に示す半導体装置におい
ても、容量Ｃのチャージポンプ動作により内部ノード１
１２の電圧レベルを上昇させている。この内部ノード１
１２の電圧レベルは容量Ｃと内部ノード１１２に存在す
る寄生容量の容量とにより決定される。容量Ｃは、この
実施の形態４においては、その寄生容量は十分小さくさ
れている。したがって、内部ノード１１２へ効率的に電
荷を注入することができ、電荷注入効率の優れた容量Ｃ
を実現することができる。また、この容量Ｃは、この内
部ノード１１２に接続される寄生容量成分が少ないた
め、この内部ノード１１２に注入された電荷をＭＯＳト
ランジスタＰＱ１を介して出力ノード１１３へ伝達する
ことができ、この制御信号φＰの電圧レベルを所望の電
圧レベルまで高速で変化させることができる。
【０２４１】また、容量Ｃは、この実施の形態４におい
て用いられる容量素子Ｃ１およびＣ２を利用しており、
面積効率に優れているため、低占有面積で所望の電圧レ
ベルへ高速で変化する昇圧制御信号を発生する昇圧回路
を実現することができる。
【０２４２】［適用例５］図４４は、この発明の実施の
形態４の容量素子の第５の適用例の構成を示す図であ
る。図４４において、ＤＲＡＭのセンスアンプおよびセ
ンスアンプ駆動部の構成が示される。
【０２４３】図４４において、ビット線ＢＬおよび／Ｂ
Ｌとワード線ＷＬの交差部に対応してメモリセルＭＣが
配置される。このメモリセルＭＣは、既に説明したよう
に、１トランジスタ１キャパシタ型のメモリセル構造を
備え、またこのキャパシタはスタックトキャパシタ構造
を備える。
【０２４４】また、ビット線ＢＬおよび／ＢＬに対し
て、プリチャージ／イコライズ指示信号φＥＱに応答し
て活性化され、ビット線ＢＬおよび／ＢＬを所定の中間
電圧ＶＢＬにプリチャージしかつイコライズするビット
線プリチャージ／イコライズ回路ＰＥが設けられる。こ
の部分の構成は、先の図６に示す構成と同じである。
【０２４５】ビット線ＢＬおよび／ＢＬに対し、また、
このビット線ＢＬおよび／ＢＬの電位差を増幅するため
センスアンプＳＡが設けられる。センスアンプＳＡは、
第１の信号線としてのセンスアンプ活性化信号線ＳＡＬ
ａ上の信号の活性化時活性化され、ビット線ＢＬおよび
／ＢＬの高電位のビット線電位を電源電圧ＶＣＣレベル
へ駆動するＰセンスアンプ部分と、第２の信号線として
のセンスアンプ活性化信号線ＳＡＬｂ上の信号の活性化
時活性化され、ビット線ＢＬおよび／ＢＬの低電位のビ
ット線電位を接地電位レベルへ駆動するＮセンスアンプ
部分を含む。
【０２４６】Ｐセンスアンプ部分は、センスアンプ活性
化信号線ＳＡＬａとビット線ＢＬの間に接続されかつそ
のゲートがビット線／ＢＬに接続されるｐチャネルＭＯ
ＳトランジスタＰＴ１と、センスアンプ活性化信号線Ｓ
ＡＬａとビット線／ＢＬとの間に接続されかつそのゲー
トがビット線ＢＬに接続されるｐチャネルＭＯＳトラン
ジスタＰＴ２を含む。Ｎセンスアンプ部分は、センスア
ンプ活性化信号線ＳＡＬｂとビット線ＢＬの間に接続さ
れかつそのゲートがビット線／ＢＬに接続されるｎチャ
ネルＭＯＳトランジスタＮＴ１と、センスアンプ活性化
信号線ＳＡＬｂとビット線／ＢＬの間に設けられかつそ
のゲートがビット線ＢＬに接続されるｎチャネルＭＯＳ
トランジスタＮＴ２を含む。図４４においては、１対の
ビット線ＢＬおよび／ＢＬに対するセンスアンプＳＡの
みを代表的に示す。センスアンプ活性化信号線ＳＡＬａ
およびＳＡＬｂは、このワード線ＷＬと交差して配置さ
れるビット線対各々に対して設けられるセンスアンプに
共通に設けられる。
【０２４７】センスアンプ活性化信号線ＳＡＬａおよび
ＳＡＬｂに対し、さらに、イコライズ指示信号φＥおよ
びプリチャージ指示信号φＰに応答して活性化され、こ
のセンスアンプ活性化信号線ＳＡＬａおよびＳＡＬｂを
中間電圧ＶＢＬにプリチャージしかつイコライズするセ
ンスアンプ用プリチャージ／イコライズ回路ＳＰＥが設
けられる。このプリチャージ／イコライズ回路ＳＰＥ
は、イコライズ指示信号φＥに応答して導通し、センス
アンプ活性化信号線ＳＡＬａおよびＳＡＬｂを電気的に
短絡するｎチャネルＭＯＳトランジスタＮＴ３と、プリ
チャージ指示信号φＰに応答して導通し、センスアンプ
活性化信号線ＳＡＬａおよびＳＡＬｂへ中間電圧ＶＢＬ
を伝達するｎチャネルＭＯＳトランジスタＮＴ４および
ＮＴ５を含む。イコライズ指示信号φＥおよびプリチャ
ージ指示信号φＰは同じ信号であってもよく、ビット線
プリチャージ／イコライズ指示信号φＥＱと等価な信号
である。
【０２４８】このセンスアンプ活性化信号線ＳＡＬａお
よびＳＡＬｂ上の信号を活性化するために、プリチャー
ジ指示信号／φＰに応答して導通し、センスアンプ電源
線ＳＰＬへ電源電圧ＶＣＣを伝達するｐチャネルＭＯＳ
トランジスタＱＰ１と、プリチャージ指示信号φＰに応
答して導通し、センスアンプ接地線ＳＧＬを接地電位レ
ベルへ放電するｎチャネルＭＯＳトランジスタＱＮ１
と、センスアンプ電源線ＳＰＬとセンスアンプ接地線Ｓ
ＧＬの間に接続される容量Ｃを含む。この容量Ｃは、本
実施の形態４の容量素子を用いて構成される合成容量素
子である。プリチャージ指示信号／φＰは、プリチャー
ジ指示信号φＰの反転信号である。なお、ＭＯＳトラン
ジスタＱＰ１およびＱＮ１が、それぞれ第１および第２
のスイッチングトランジスタに対応する。
【０２４９】センスアンプ駆動部は、さらに、センスア
ンプ活性化信号／φＳに応答して導通し、センスアンプ
電源線ＳＰＬとセンスアンプ活性化信号線ＳＡＬａとを
電気的に接続するｐチャネルＭＯＳトランジスタＱＰ２
と、この遅延センスアンプ活性化信号／φＳＤに応答し
て導通し、センスアンプ活性化信号線ＳＡＬａへ電源電
圧ＶＣＣを伝達するｐチャネルＭＯＳトランジスタＱＰ
３と、センスアンプ活性化信号φＳの活性化時導通し、
センスアンプ活性化信号線ＳＡＬｂとセンスアンプ接地
線ＳＧＬとを電気的に接続するｎチャネルＭＯＳトラン
ジスタＱＮ１と、遅延センスアンプ活性化信号φＳＤの
活性化に応答して、このセンスアンプ活性化信号線ＳＡ
Ｌｂを接地ノードＶＳＳに電気的に接続するｎチャネル
ＭＯＳトランジスタＱＮ３を含む。制御信号発生部は、
メモリセル選択動作開始指示信号としての信号／ＲＡＳ
に応答してプリチャージ／イコライズ指示信号φＰ，／
φＰ，φＥ，φＥＱを出力する制御回路１１１と、制御
回路１１１の出力信号に応答してセンスアンプ活性化信
号φＳ，／φＳを出力する制御回路１１２と、センスア
ンプ活性化信号φＳ，／φＳの活性化を遅延して遅延セ
ンスアンプ活性化信号φＳＤ，／φＳＤを出力する制御
回路１１３を含む。
【０２５０】次に、この図４４に示すＤＲＡＭのセンス
動作について図４５に示す動作波形図を参照して説明す
る。ここで、図４５においては、メモリセルＭＣにＨレ
ベルの情報が格納されている場合のデータ読出動作が示
される。
【０２５１】時刻ｔ０ないしｔ１の間において、ＤＲＡ
Ｍはスタンバイ状態にある。この状態においては、プリ
チャージ指示信号φＰならびにイコライズ指示信号φＥ
およびφＥＱはＨレベルの活性状態にある。したがっ
て、ビット線プリチャージ／イコライズ回路ＰＥが活性
化され、ビット線ＢＬおよび／ＢＬは中間電圧ＶＢＬに
プリチャージされかつイコライズされる。また、センス
アンプ用プリチャージ／イコライズ回路ＳＰＥにおいて
も、ｎチャネルＭＯＳトランジスタＮＴ３〜ＮＴ５が導
通状態であり、センスアンプ活性化信号線ＳＡＬａおよ
びＳＡＬｂは、中間電圧ＶＢＬレベルにプリチャージさ
れかつイコライズされる。また、ＭＯＳトランジスタＱ
Ｐ１およびＱＮ１が導通状態であり、センスアンプ電源
線ＳＰＬは電源電圧ＶＣＣレベルにプリチャージされ、
またセンスアンプ接地線ＳＧＬは、接地電圧ＶＳＳレベ
ルにプリチャージされる。センスアンプＳＡにおいて
は、ＭＯＳトランジスタＰＴ１，ＰＴ２，ＮＴ１および
ＮＴ２の各々は、ソース、ドレインおよびゲート電圧が
すべて等しく、非導通状態を維持する。
【０２５２】時刻ｔ１において図示しないローアドレス
ストローブ信号／ＲＡＳが活性化されてメモリサイクル
が始まると、時刻ｔ２においてプリチャージ指示信号φ
Ｐおよびイコライズ指示信号φＥ，φＥＱがＬレベルに
立下がり、またプリチャージ指示信号／φＰがＨレベル
に立上がる。これにより、プリチャージ／イコライズ回
路ＰＥおよびＳＰＥが非活性状態とされ、ビット線Ｂ
Ｌ，／ＢＬおよびセンスアンプ活性化信号線ＳＡＬａお
よびＳＡＬｂが中間電圧ＶＢＬレベルでフローティング
状態とされる。またＭＯＳトランジスタＱＰ１およびＱ
Ｎ１が非導通状態され、センスアンプ電源線ＳＰＬおよ
びセンスアンプ接地線ＳＧＬがそれぞれ電源電圧ＶＣＣ
レベルおよび接地電圧ＶＳＳレベルでフローティング状
態とされる。
【０２５３】次いで、アドレス信号に従って行選択動作
が行なわれ、選択ワード線ＷＬの電位が時刻ｔ３におい
て立上がり、このワード線ＷＬに接続されるメモリセル
ＭＣの情報がビット線ＢＬに読出される。メモリセルＭ
Ｃは、Ｈレベルの情報を記憶しているため、ビット線Ｂ
Ｌの電位が上昇する。ビット線ＢＬの電位上昇時には、
メモリセルＭＣに含まれるメモリセルキャパシタに含ま
れていた電圧がビット線ＢＬの寄生容量Ｃｂａに移動
し、メモリセルキャパシタのストレージノード電位と寄
生容量Ｃｂａの充電電位とが等しくされる。このビット
線ＢＬに現われる読出電圧ΔＶは、メモリセルＭＣのメ
モリセルキャパシタの容量値とビット線ＢＬの寄生容量
Ｃｂａの容量値と電源電圧ＶＣＣの値により決定される
（ΔＶ＝ＶＣＣ・ＣＳ／２ＣＢ：ＣＳは、メモリセルキ
ャパシタの容量値を示し、ＣＢは、ビット線ＢＬの容量
値、すなわち寄生容量Ｃｂａの容量値を示す）。
【０２５４】時刻ｔ４において、センスアンプ活性化信
号φＳおよび／φＳが活性状態とされ、ＭＯＳトランジ
スタＱＰ２およびＱＮ２が導通状態となり、センスアン
プ活性化信号線ＳＡＬａおよびＳＡＬｂが、それぞれセ
ンスアンプ電源線ＳＰＬおよびセンスアンプ接地線ＳＧ
Ｌに電気的に接続される。これにより、センスアンプＳ
Ａが活性化されて、ビット線ＢＬおよび／ＢＬの電位差
の増幅動作が行なわれる。ここで、ビット線／ＢＬに
は、メモリセルは接続されていないため、ビット線／Ｂ
Ｌは、中間電圧ＶＢＬの電圧レベルを維持している。
【０２５５】センスアンプＳＡが活性化されると、ＭＯ
ＳトランジスタＮＴ２のコンダクタンスは、ＭＯＳトラ
ンジスタＮＴ１のコンダクタンスよりも大きく、またＭ
ＯＳトランジスタＰＴ１のコンダクタンスがＭＯＳトラ
ンジスタＰＴ２のコンダクタンスよりも大きく、これら
のコンダクタンスの大きいＭＯＳトランジスタＮＴ２お
よびＰＴ１がより強い導通状態とされる。このため、セ
ンスアンプＳＡのセンス動作時、ビット線／ＢＬの寄生
容量Ｃｂｂの格納する電荷がＭＯＳトランジスタＮＴ
２、センスアンプ活性化信号線ＳＡＬｂ、ＭＯＳトラン
ジスタＱＮ２を介して接地電圧レベルのセンスアンプ接
地線ＳＧＬに伝達される。ＭＯＳトランジスタＱＮ１が
非導通状態であり、このセンスアンプ接地線ＳＧＬに伝
達された電荷は容量Ｃを介してその容量結合によりセン
スアンプ電源線ＳＰＬに伝達される。そのセンスアンプ
電源線ＳＰＬに容量Ｃを介して伝達された電荷はＭＯＳ
トランジスタＱＰ２、センスアンプ活性化信号線ＳＡＬ
ａおよびＭＯＳトランジスタＰＴ１を介してビット線Ｂ
Ｌの寄生容量Ｃｂａに伝達される。この伝達された電荷
およびプリチャージされていた信号線ＳＡＬａの電荷に
より、寄生容量Ｃｂａの電位が上昇する。
【０２５６】一方、寄生容量Ｃｂｂの電荷の放出のため
にビット線／ＢＬの電位が低下する。この電荷の移動
は、時刻ｔ４ないしｔ５の間のセンスアンプ活性化信号
φＳおよび／φＳの過渡期において大きく生じ、これら
のセンスアンプ活性化信号φＳおよび／φＳがそれぞれ
電源電圧ＶＣＣおよび接地電圧ＶＳＳレベルに確定状態
とされると、センスアンプ活性化信号線ＳＡＬｂおよび
ＳＡＬａの電位レベルがほぼ一定の電圧レベルとなる。
【０２５７】この電荷移動時において、センスアンプ接
地線ＳＧＬからセンスアンプ電源線ＳＰＬへ容量Ｃを介
して電荷を伝達している。センスアンプ電源線ＳＰＬお
よびセンスアンプ接地線ＳＧＬには、それぞれ、寄生容
量ＣｐｒａおよびＣｐｒｂが接続される。容量Ｃとして
この実施の形態４の容量素子を用いることによりこの寄
生容量ＣｐｒａおよびＣｐｒｂを十分小さくすることが
できる。したがって、この電荷転送時寄生容量Ｃｐｒａ
およびＣｐｒｂに蓄積される電荷量を大幅に低減するこ
とができる。したがって、ビット線寄生容量Ｃｂｂから
伝達された電荷を効率的にビット線寄生容量Ｃｂａへ伝
達することができ、この電荷の移動において、一方の寄
生容量Ｃｂｂの蓄積電荷がすべて他方の寄生容量Ｃｂａ
に伝達されると、一方の寄生容量Ｃｂｂの充電電位が接
地電圧レベルとなり、他方の寄生容量Ｃｂａの充電電位
は、電源電圧ＶＣＣレベルとなる。しかしながら、実際
には電荷の損失がその他の配線の寄生容量等により生
じ、ビット線ＢＬの到達電位は電源電圧ＶＣＣよりもΔ
ＶＨだけ低い電圧レベルとなり、一方ビット線／ＢＬの
到達電位は、接地電圧ＶＳＳよりもΔＶＬ高い電圧レベ
ルとなる。
【０２５８】時刻ｔ６において、遅延センスアンプ活性
化信号／φＳＤおよびφＳＤをそれぞれＬレベルおよび
Ｈレベルとして、ＭＯＳトランジスタＱＰ３およびＱＮ
３を導通状態とする。これによりセンスアンプ活性化信
号ＳＡＬａが電源ノードＶＣＣに電気的に接続され、ま
たセンスアンプ活性化信号ＳＡＬｂが接地ノードＶＳＳ
に電気的に接続される。これにより、ビット線ＢＬおよ
び／ＢＬの電位レベルはそれぞれ電源電圧ＶＣＣおよび
接地電圧ＶＳＳレベルに駆動される。遅延センスアンプ
活性化信号φＳＤおよび／φＳＤの活性化時、電源ノー
ドＶＣＣおよび接地ノードＶＳＳに電圧ΔＶＨおよびΔ
ＶＬに対応する電流が流れるが、これらの値は、極めて
小さい。特に、容量Ｃの電極ノードに存在する寄生容量
が小さく、この寄生容量ＣｐｒａおよびＣｐｒｂの値を
十分小さくすることができるため、電圧ΔＶＨおよびΔ
ＶＬの値は十分小さくされる。したがってセンスアンプ
動作時において、電源線および接地線に流れる電流を十
分小さくすることができ、この電源線および接地線の電
圧ノイズの発生を抑制することができ、センスアンプ動
作時における回路誤動作を防止することができ、低消費
電流で安定にセンス動作を行なうＤＲＡＭを実現するこ
とができる。
【０２５９】なお、この図４４に示す構成において、Ｍ
ＯＳトランジスタＱＰ１〜ＱＰ３は、その制御信号の極
性を逆にし、Ｈレベルを電源電圧ＶＣＣよりもしきい値
電圧ＶＴＮ以上高い電圧レベルとすればｎチャネルＭＯ
Ｓトランジスタを用いて構成されてもよい。同様に、ｎ
チャネルＭＯＳトランジスタＱＮ１〜ＱＮ３について
も、その制御信号φＳ，φＰおよびφＳＤの電圧レベル
および極性を適当に選ぶことによりｐチャネルＭＯＳト
ランジスタを用いても構成することができる。
【０２６０】さらに、この図４４に示す構成において、
トランジスタＱＰ１〜ＱＰ３およびＱＮ１〜ＱＮ３なら
びに容量Ｃは１つのワード線ＷＬと交差するビット線に
対して設けられるセンスアンプＳＡに共通に設けられて
いる。しかしながら、このＭＯＳトランジスタＱＰ２，
ＱＮ２および容量Ｃをセンスアンプそれぞれに対応して
設けるように構成してもよい。なお、適用例１〜５に実
施の形態３の容量素子が用いられてもよい。
【０２６１】以上のように、この発明の実施の形態４に
従えば、一方電極となる導電層と半導体基板との間に膜
厚の厚い絶縁膜を形成し、この導電層上にメモリセルキ
ャパシタの構成と同様の構成の単位容量素子を複数個並
列に接続しこの並列体を２つ直列に接続しているため、
電源電圧ＶＣＣレベルの耐圧特性を有し面積効率に優れ
かつ周波数特性の優れた電極の寄生容量の小さい容量素
子を実現することができる。
【０２６２】なお、この実施の形態４に従う容量素子
は、周波数特性に優れているが、当然、電源電圧などの
一定電圧を安定化するための安定化容量としても利用す
ることができる。
【０２６３】［実施の形態１ないし３の比較］図４６
は、この発明の実施の形態１ないし３の容量素子の単位
面積あたりの容量値を示すグラフである。図４６におい
て、曲線Ｉは、従来のアクセストランジスタのゲート電
極層および基板領域を両電極とするキャパシタ（ゲート
キャパシタ）の単位面積あたりの容量値を示す。曲線Ｉ
Ｉはメモリセルキャパシタの単位面積あたりの容量値を
示し、実施の形態１の容量素子の単位面積あたりの容量
値を示す。曲線ＩＩＩは、実施の形態２のゲートキャパ
シタおよびメモリセルキャパシタ両者を用いる容量素子
の容量値を示す。曲線ＩＶは、メモリセル容量を示す。
この曲線ＩＶは、ゲートキャパシタの容量値と対応させ
るため、その容量素子の耐圧を電源電圧レベルとするた
め、２個直列にメモリセルキャパシタを接続しかつ個々
の容量素子の電極面積を２倍としている。したがって、
この曲線ＩＶは、曲線ＩＩに示すメモリセルキャパシタ
の単位面積あたりの４倍の容量値を備える。曲線Ｖは、
実施の形態３の容量素子の直列体とゲートキャパシタの
両者を用いる容量素子の単位面積あたりの容量値を示
す。
【０２６４】この図４６において、ＤＲＡＭの記憶容量
が１Ｍビット、４Ｍビット、１６Ｍビット、６４Ｍビッ
ト、２５６Ｍビットと増加すると、実施の形態２（曲線
ＩＩＩ）の容量素子の容量値は、曲線Ｉのゲートキャパ
シタの容量値の１．９５倍、２．６倍、４．３倍、６．
９倍および１１．７倍となる。実施の形態３の場合に
は、ＤＲＡＭの記憶容量が１Ｍビット、４Ｍビット、１
６Ｍビット、６４Ｍビットおよび２５６Ｍビットと増加
すると、１．２３倍、１．４倍、１．８倍、２．５倍、
および３．７倍とその単位面積あたりの容量値が大きく
なる。実施の形態１の場合には、６４Ｍビットの記憶容
量を備えるＤＲＡＭ以降において、その容量素子の単位
面積あたりの容量値がゲートキャパシタのそれよりも大
きくなる。したがって、この図４６に示すグラフから明
らかなように、実施の形態２および３において、ゲート
キャパシタよりも面積効率の優れた容量素子を実現する
ことができる。実施の形態１においては、６４Ｍビット
以降のＤＲＡＭの設計レベルに従うことにより、ゲート
キャパシタよりも面積効率の優れた容量素子を実現する
ことができる。
【０２６５】［実施の形態５］図４７（Ａ）は、この発
明の実施の形態５に従う半導体装置の平面レイアウトを
示し、図４７（Ｂ）は、図４７（Ａ）の線Ａ−Ａに沿っ
た断面構造を示し、図４７（Ｃ）は、図４７（Ａ）およ
び（Ｂ）に示す半導体装置の電気的等価回路を示す図で
ある。図４７（Ａ）において、この半導体装置は、ｎチ
ャネルＭＯＳトランジスタ形成領域２００ａと、ｐチャ
ネルＭＯＳトランジスタ形成領域２００ｂを含む。ｎチ
ャネルＭＯＳトランジスタ形成領域２００ａにおいて、
その水平方向に配設される接地電圧を伝達する接地線２
７０にコンタクト孔２３０ａｂを介して接続される不純
物領域と、入力信号ＩＮを伝達するたとえば第１のポリ
シリコン配線層で構成されるゲート電極層２１３と、コ
ンタクト孔２３０ａｂ形成領域とゲート電極配線層２１
３を介して対向して配置され、コンタクト孔２３０ａａ
を介して電極配線層２５０ａに接続される不純物領域を
含む。この電極配線層２５０ａは出力配線層２５０ｃに
形成される。
【０２６６】このトランジスタ形成領域２００ａにおい
て、ゲート電極配線層２１３の上にビット線と同一配線
層に形成される導電層２２５ａがゲート電極配線層２１
３と平行に配設される。導電層２２５ａは、コンタクト
孔２２０ａを介して接地線２７０に接続される。この導
電層２２５ａは、入力信号ＩＮを伝達するゲート電極配
線層２１３と平行に配設され、図において逆Ｌ字型に配
設される。この導電層２２５ａ上にメモリセルキャパシ
タのストレージノードと同一配線層に導電層２０６が形
成され、この導電層２０６がコンタクト孔２１０を介し
て導電層２２５ａに電気的に接続される。この導電層２
２５ａ上に形成された導電層２０６の表面と対向するよ
うに、すなわちビット線に相当する導電層２２５ａと平
行にメモリセルキャパシタのセルプレートに相当する
（同一配線層の）導電層２０９が形成される。このセル
プレートに相当する導電層２０９はｐチャネルＭＯＳト
ランジスタ形成領域２００ｂにまで延在して配置され
る。したがってこのセルプレートと同一配線層の、すな
わちセルプレートに相当する導電層２０９はコの字型の
形状を有する。
【０２６７】ｐチャネルＭＯＳトランジスタ形成領域２
００ｂは、コンタクト孔２３０ｂａを介して電極配線層
２５０ｂに接続される不純物領域と、入力信号ＩＮを伝
達するゲート電極配線層２１３と、このゲート電極配線
層２１３に関し、コンタクト孔２３０ｂａに接続される
不純物領域と対向して形成され、コンタクト孔２３０ｂ
ｂを介して電源電圧ＶＣＣを伝達する電源線２６０に接
続される不純物領域と、コンタクト孔２３５を介して電
源配線に結合され、このｐチャネルＭＯＳトランジスタ
の基板領域へ電源電圧ＶＣＣを印加する不純物領域を含
む。入力信号ＩＮを伝達するゲート電極配線層２１３は
ｎチャネルＭＯＳトランジスタ形成領域２００ａから連
続的に延在してｐチャネルＭＯＳトランジスタ形成領域
２００ｂにまで配設される。したがってこのゲート電極
配線層２１３は、セルプレートと同一配線層の導電層２
０９と同様、コの字型の形状を備える。この入力信号Ｉ
Ｎを与える回路部分（図示せず）にゲート電極配線層２
１３が接続される。ｐチャネルＭＯＳトランジスタ形成
領域２００ｂにおいても、このゲート電極配線層２１３
上にこのゲート電極配線層２１３と平行にビット線と同
一配線層の導電層２２５ｂが配設される。このビット線
に相当する導電層２２５ｂは、逆Ｌ字型の形状を有し、
ゲート電極配線層２１３と平行に配設される。しかしな
がら、この導電層２２５ｂと導電層２２５ａは分離され
る。
【０２６８】この導電層２２５ｂ上に所定の間隔でメモ
リセルキャパシタのストレージノードと同層の導電層２
０６が形成され、この導電層２０６が導電層２２５ｂに
コンタクト孔２１０を介して接続される。この導電層２
０６上にセルプレートに相当する導電層２０９がこの導
電層２１３と平行に配設される。導電層２２５ｂは、コ
ンタクト孔２２０ｂを介して電源配線２６０に接続され
る。電極配線２５０ａおよび２５０ｂは出力信号配線層
２５０ｃにより相互接続される。
【０２６９】図４７（Ｂ）において、ｎチャネルＭＯＳ
トランジスタ形成領域２００ａは、ｐ型半導体基板３０
０表面に形成された高濃度Ｎ型不純物領域３１２および
３１４を含む。不純物領域３１２は、コンタクト孔２２
０ａに形成された低抵抗のたとえばアルミニウム配線層
で構成される電極配線を介して接地線２７０に電気的に
接続される。不純物領域３１４は、コンタクト孔２３０
ａａに形成される電極配線２５０ａを介して上層に形成
される出力配線層２５０ｃに接続される。不純物領域３
１２および３１４の間の領域上に、図示しないゲート絶
縁膜を介してゲート電極配線層２１３が形成される。こ
のゲート電極配線層２１３上に層間絶縁膜（図示せず）
を介してビット線と同一配線層の導電層２２５ａが形成
される。この導電層２２５ａにストレージノードに相当
する（ストレージノードと同一配線層）の導電層２０６
が形成され、導電層２０６と導電層２２５ａが電気的に
接続される。この導電層２０６上にセルプレートと同一
配線層の導電層２０９が形成される。
【０２７０】一方、ｐチャネルＭＯＳトランジスタ形成
領域２００ｂは、ｐ型半導体基板領域３００表面に形成
されたＮウェル３１０内に形成される。ｐチャネルＭＯ
Ｓトランジスタ形成領域２００ａとＮウェル３１０とは
フィールド絶縁膜３２２により分離される。このＮウェ
ル領域３１０の他方端には、フィールド絶縁膜３２４が
形成され、このＮウェル３１０の領域が画定される。Ｎ
ウェル３１０の表面に、高濃度Ｐ型不純物領域３１６お
よび３１８が間をおいて形成される。不純物領域３１６
はコンタクト孔２３０ａｂに形成された電極配線層２５
０ｂを介して出力信号配線層２５０ｃに電気的に接続さ
れる。不純物領域３１８はコンタクト孔２３０ｂｂに形
成されたたとえば低抵抗のアルミニウム配線層で形成さ
れる電極配線を介して電源線２６０に電気的に接続され
る。この不純物領域３１６および３１８の間のＮウェル
領域３１０表面上に図示しないゲート絶縁膜を介してゲ
ート電極配線層２１３が形成される。このゲート電極配
線層２１３上に層間絶縁膜を介してビット線と同一配線
層の導電層２２５ｂが形成される。この導電層２２５ｂ
上にストレージノードに相当する導電層２０６が形成さ
れ、この導電層２０６がコンタクト孔２１０を介して導
電層２２５ｂに電気的に接続される。導電層２０６上に
絶縁膜を介してこの導電層２０６の表面と対向するよう
にセルプレートに相当する導電層２０９が形成される。
領域２００ａおよび２００ｂに形成されるゲート電極配
線層２１３は同一配線層であり、連続的にこのゲート電
極配線層が延在している。セルプレートに相当する導電
層２０９も連続的に領域２００ａおよび２００ｂの間に
わたって延在している。一方、導電層２２５ａおよび２
２５ｂは互いに分離されており、図４７（Ａ）に示すよ
うに、フィールド絶縁膜領域２９０において互いに分離
されている。
【０２７１】Ｎウェルには、さらに、このＮウェル３１
０に電源電圧ＶＣＣを印加するため高濃度Ｎ型不純物領
域３２０が設けられる。このＮ型不純物領域３２０はコ
ンタクト孔２３５に形成された電極配線を介して電源配
線層２６０に電気的に接続される。
【０２７２】図４７（Ｃ）に示すように、この半導体装
置は、ｐチャネルＭＯＳトランジスタＰＱとｎチャネル
ＭＯＳトランジスタＮＱで構成されるＣＭＯＳインバー
タの構成を備える。ＭＯＳトランジスタＰＱおよびＮＱ
のドレインが配線層２５０（２５０ａ，２５０ｃ，２５
０ｂ）を介して共通接続されて出力ノードを形成する。
ＭＯＳトランジスタＰＱのソースは電源ノードＶＣＣに
電気的に接続され、ＭＯＳトランジスタＮＱのソースが
接地ノードＶＳＳに接続される。ＭＯＳトランジスタＰ
ＱおよびＮＱのゲートへ入力信号ＩＮが配線層２１３を
介して与えられる。
【０２７３】この電源ノードＶＣＣと接地ノードＶＳＳ
の間に容量Ｃ１およびＣ２が直列に接続される。容量Ｃ
１は、ビット線と同一配線層の導電層２２５ａとセルプ
レートと同一配線層の導電層２０９との間に形成され
る。容量素子Ｃ２は、このセルプレートと同一配線層の
導電層２０９とビット線と同一配線層の導電層２２５ｂ
との間に形成される。この容量素子Ｃ１およびＣ２は電
源電圧ＶＣＣおよび接地電圧ＶＳＳの安定化、すなわち
デカップリング容量としての機能を備える。ＭＯＳトラ
ンジスタＰＱが導通し、電源ノードＶＣＣから出力ノー
ド（出力配線層２５０）へ電流が流れるとき、電源ノー
ドＶＣＣからの電流に加えて、容量素子Ｃ１から導電層
２２５ａを介して電荷が供給される。これにより、電源
電圧ＶＣＣの急激な低下を防止する。一方、ＭＯＳトラ
ンジスタＮＱが導通し、接地ノードＶＳＳへ電流が流れ
たとき、容量素子Ｃ２が導電層２２５ｂを介してこの電
流を吸収する。これにより、接地電圧ＶＳＳの上昇を抑
制する。容量素子Ｃ１およびＣ２は、それぞれメモリセ
ルキャパシタと同じ耐圧特性を備えており、電源ノード
ＶＣＣと接地ノードＶＳＳの間に直列接続することによ
り、この電源電圧ＶＣＣおよび接地電圧ＶＳＳを安定化
するための安定化容量として機能することができる。
【０２７４】特に、メモリセルキャパシタに相当する容
量素子をＭＯＳトランジスタ形成領域のゲート電極配線
層上に形成することにより、この容量素子を形成ための
面積増加を抑制することができる。さらに、ＭＯＳトラ
ンジスタ形成領域の端部に、入力信号を伝達するゲート
電極配線層上（フィールド絶縁膜が形成されている領
域）２９０においてメモリセルキャパシタと同様の構成
を備える容量素子を形成することにより、より容量素子
Ｃ１およびＣ２の容量値を大きくすることができ、ま
た、これらのフィールド領域２９０においては、ゲート
電極配線層２１３上に容量素子が形成されているため、
面積増加を伴うことなく必要とされる容量値を有する容
量素子を形成することができる。
【０２７５】なお、図４７（Ｂ）に示す断面構造におい
て、低抵抗のアルミニウム配線層を用いて接地配線層２
７０および電源配線層２６０および出力配線層２５０ｃ
が形成されている。これらの配線層は直接半導体基板領
域表面に形成された不純物領域に電気的に接続されるよ
うに示されている。しかしながら、コンタクト孔のアス
ペクト比の観点から、不純物領域に対しビット線と同一
配線層の導電層を用いて電気的コンタクトをとり、この
導電層に対し配線層２６０、２５０ｃおよび２７０と電
気的にコンタクトをとる２段階の構成が用いられてもよ
い。なおビット線と同一配線層の導電層２２５ａおよび
２２５ｂがそれぞれ電源ノードＶＣＣ（電源配線層２６
０）および接地ノードＶＳＳ（または接地配線層２７
０）に電気的に接続されている。これは電源ノードＶＣ
Ｃおよび接地ノードＶＳＳに付随する配線抵抗を低減
し、高速で電荷の吸収および放出を行なうためである。
【０２７６】［変更例］図４８（Ａ）および（Ｂ）は、
この発明の実施の形態５の変更例の構成を示す図であ
る。図４８（Ａ）において、ＮＡＮＤ回路３４０の電源
ノードＶＣＣと接地ノードＶＳＳの間に直列に容量素子
Ｃ１およびＣ２が接続される。図４８（Ｂ）において
は、ＮＯＲ回路３４５の電源ノードＶＣＣおよび接地ノ
ードＶＳＳの間に容量素子Ｃ１およびＣ２が直列に接続
される。これらの図４８（Ａ）および（Ｂ）に示す多入
力論理回路の構成の場合、個々に形成されるＭＯＳトラ
ンジスタの数は図４７（Ｃ）に示すＭＯＳインバータよ
りも多くなる。したがってこれらのＭＯＳトランジスタ
形成領域上に容量素子を階層的に形成することにより、
より多くの単位容量素子（メモリセルキャパシタに相当
する容量素子）を形成することができ、十分な大きさの
容量値を有する安定化容量を実現することができる。
【０２７７】［変更例２］図４９は、この発明の実施の
形態５の第３の変更例の構成を示す図である。図４９に
おいて、この半導体装置は、メモリセルアレイおよび周
辺回路ならびに内部データ読出回路を含むメモリ回路３
５０からの出力信号ＯＵＴおよび／ＯＵＴに従って外部
読出データＱを生成する出力回路を含む。この出力回路
は、メモリ回路３５０からの出力信号ＯＵＴに応答して
導通し、電源電圧ＶＣＣレベルの読出データＱを生成す
るｎチャネルＭＯＳトランジスタＮＱａと、メモリ回路
３５０からの出力信号／ＯＵＴに応答して導通し、接地
電圧ＶＳＳレベルの外部読出データＱを生成するｎチャ
ネルＭＯＳトランジスタＮＱｂを含む。ＭＯＳトランジ
スタＮＱａおよびＮＱｂで構成される出力回路の電源ノ
ードＶＣＣと接地ノードＶＳＳの間に容量素子Ｃ１およ
びＣ２が直列に接続される。容量素子Ｃ１およびＣ２
は、図４７（Ｃ）に示す等価回路のそれと同じである。
【０２７８】ＭＯＳトランジスタＮＱａおよびＮＱｂで
構成される出力回路の出力ノードは、電源パッドおよび
ピン端子を介して装置外部の信号線に接続される。この
ため、この出力回路（ＭＯＳトランジスタＮＱａおよび
ＮＱｂ）の出力ノードには比較的大きな容量性負荷が存
在する。この容量性負荷は５０ｐＦないし１００ｐＦ程
度の容量値を有する。出力回路は高速でこの容量性負荷
を充放電することが要求されるため、ＭＯＳトランジス
タＮＱａおよびＮＱｂの電流駆動力は比較的大きくされ
る。したがって、メモリ回路３５０からの出力信号ＯＵ
Ｔおよび／ＯＵＴに従ってこのＭＯＳトランジスタＮＱ
ａおよびＮＱｂが動作するとき、比較的大きな充放電電
流が流れ、電源ノードＶＣＣまたは接地ノードＶＳＳに
電圧ノイズが発生する。この電圧ノイズを抑制するため
に、出力回路と内部のメモリ回路３５０の電源線を別々
にするなどの対策がとられている。
【０２７９】この図４９に示す構成においては、電源ノ
ードＶＣＣと接地ノードＶＳＳの間に容量素子Ｃ１およ
びＣ２を直列に接続する。ＭＯＳトランジスタＮＱａお
よびＮＱｂは、ゲート幅Ｗがたとえば数１００μｍと十
分大きくされている。したがって、この容量素子Ｃ１お
よびＣ２をＭＯＳトランジスタＮＱａおよびＮＱｂの上
部に階層的に設ける場合においても、図４７（Ａ）およ
び（Ｂ）に示すように単位容量素子をこの出力ＭＯＳト
ランジスタＮＱａおよびＮＱｂのゲート電極配線上に並
列に配設することができ、必要とされる大きさの容量を
実現することができ、電源電圧ＶＣＣおよび接地電圧Ｖ
ＳＳを安定化するための安定化容量を面積増加を伴うこ
となく容易に実現することができる。
【０２８０】［変更例３］図５０は、この発明の実施の
形態５の第３の変更例の構成を示す図である。この図５
０に示す構成においては、内部回路であるメモリ回路３
５０は、外部電源電圧ｅｘｔＶＣＣを降圧する降圧回路
３６０からの内部電源電圧ｉｎｔＶＣＣおよび接地電圧
ＶＳＳを両動作電源電圧として動作する。出力回路は、
外部とのインタフェースをとるためおよび高速で出力ノ
ードを充放電するため、外部電源電圧ｅｘｔＶＣＣおよ
び接地電圧ＶＳＳを両動作電源電圧として動作する。外
部電源電圧ｅｘｔＶＣＣは、通常、内部電源電圧ｉｎｔ
ＶＣＣの１．５倍の電圧レベルを備える。したがってこ
の図５０に示す構成においては、出力回路の電源ノード
ｅｘｔＶＣＣと接地ノードＶＳＳの間に３つの容量素子
Ｃ１，Ｃ２およびＣ３が直列に接続される。これらの容
量素子Ｃ１，Ｃ２およびＣ３は、図４７（Ａ）および
（Ｂ）に示すような配置を備える。容量素子Ｃ１〜Ｃ３
の個々に印加される電圧は内部電源電圧ｉｎｔＶＣＣの
１／２となり、耐圧特性が保証される。
【０２８１】その接続態様において、容量素子Ｃ１およ
びＣ２は、図４７（Ｃ）に示す容量素子Ｃ１およびＣ２
の接続態様と同じである。新たに追加される容量素子Ｃ
３はセルプレートと同一の配線層の導電層がＣ１のセル
プレートに相当する導電層に電気的に接続される。ま
た、容量素子Ｃ３のビット線と同一配線層の導電層が容
量素子Ｃ２のセルプレートに対応する導電層に電気的に
接続される。これにより、電源ノードｅｘｔＶＣＣと接
地ノードＶＳＳの間に容量素子Ｃ１，Ｃ３およびＣ２が
直列に接続される。
【０２８２】容量素子Ｃ３として、図４７（Ａ）に示す
フィールド領域２９０に形成される容量素子を利用する
ことにより、容易に３個の容量素子が直列に接続される
構成は面積増加を伴うことなく実現することができる。
【０２８３】［変更例４］図５１（Ａ）は、この発明の
実施の形態５の第４の変更例の断面構造を示し、図５１
（Ｂ）は、その平面レイアウトを示す。図５１（Ａ）に
おいて、ビット線と同一配線層に形成される導電層２２
５はその近傍に形成される接地電圧ＶＳＳを受ける高濃
度Ｎ型不純物領域３７０に電気的に接続される。この導
電層２２５下にゲート電極配線層２１３が形成される。
導電層２２５上方にはストレージノードに相当する導電
層２０６が形成され、この導電層２０６が導電層２２５
に電気的に接続される。導電層２０６上に図示しないキ
ャパシタ絶縁膜を介してセルプレートに相当する導電層
２０９が形成される。
【０２８４】図５１（Ｂ）に示すように、不純物領域３
７０と平行にゲート電極配線層２１３が配設される場
合、この不純物領域３７０と平行に接地電圧ＶＳＳを伝
達する接地配線層２７０が形成される。この接地電圧Ｖ
ＳＳを伝達する接地配線層２７０はコンタクト孔３７４
を介して不純物領域３７０に電気的に接続される。この
接地配線層２７０は、導電層２２５よりも上層の配線層
である。したがってこの導電層２２５近傍に接地電圧を
受ける不純物領域が形成されるため、この導電層２２５
を配線形成時、直接不純物領域３７０に接触領域３７５
において電気的に接続する。コンタクト孔を用いない直
接コンタクトにより、導電層２２５の長さ方向（延在方
向）に沿って比較的長い部分を不純物領域３７０に接続
して、接触抵抗をできるだけ小さくし、かつ導電層２２
５の電位を確実に接地電位レベルに保持する。これによ
り、導電層２２５と接地電圧を伝達する接地配線層との
距離が短くされる。安定化容量として利用する場合、こ
のビット線に相当する導電層と接地ノードとの間の距離
を短くすることができ、等価的にこの安定化容量の電極
ノードと接地ノードとの間の距離を小さくすることがで
き、その配線抵抗を十分小さくすることができ、高速で
電荷を移動させることができる。
【０２８５】図５１（Ａ）においては、高濃度Ｎ型不純
物領域にビット線に相当する導電層２２５が電気的に接
続されている。したがって、これは容量素子Ｃ２を構成
する導電層２２５の構成に対応する。容量素子Ｃ１に対
応する構成の場合、不純物領域３７０は、電源電圧ＶＣ
Ｃを受けるように接続される。なお、この図５１（Ａ）
および（Ｂ）に示す構成において、導電層２２５が不純
物領域３７０に電気的に接続されている。この導電層２
２５は上層の接地配線層２７０または電源配線層のいず
れかに電気的に接続されるように構成されてもよい。す
なわち、最上層の接地配線層が不純物領域３７０と電気
的にコンタクトがとられる場合、このコンタクト領域は
２層構造とされる。すなわちコンタクト孔のアスペクト
比を改善するために、まず第１の電極配線層を用いて不
純物領域３７０に対し電気的な接続がとられる。次い
で、この第１の電極配線層と上層の接地配線層または電
源配線層との電気的接続が形成される。この第１の電極
配線層とビット線に相当する導電層とを電気的に接続す
ることにより、等価的にこのビット線に相当する導電層
２２５がこの第１の電極配線層に対する接続と異なる領
域で上層の接地配線層または電源配線層に電気的に接続
されてもよい。
【０２８６】［変更例５］図５２は、この発明の実施の
形態５の第５の変更例の構成を示す図である。図５２に
おいては、図４９または図５０に示す出力回路のＭＯＳ
トランジスタＮＱａおよびＮＱｂの一方のＭＯＳトラン
ジスタおよび１つの容量素子が代表的に示される。図５
２において、ＭＯＳトランジスタは、半導体基板領域表
面に形成される高濃度Ｎ型不純物領域３８０ａおよび３
８０ｂと、これらの領域の間にゲート絶縁膜（図示せ
ず）を介して形成されるゲート電極配線層２１３を含
む。不純物領域３８０ｂは電極配線層３９０を介して出
力ノードＯＵＴに電気的に接続される。不純物領域３８
０ａは電極配線層３９２ａを介して接地ノードＶＳＳ
（または電源ノードＶＣＣ）に電気的に接続される。こ
の電極配線層３９０および３９２ａの各々は、１つのコ
ンタクト孔を介して不純物領域３８０ｂおよび３８０ａ
にそれぞれ接続されるのではなく、２段階の電極配線層
を介して不純物領域３８０ｂおよび３８０ａにそれぞれ
電気的に接続される構成が用いられてもよい。
【０２８７】出力回路においては、出力端子に生じる静
電気による破壊防止のため、このゲート電極配線層２１
３と出力ノードＯＵＴに接続する電極配線層３９０の間
の距離Ｌは十分大きくされる。静電気を不純物領域３８
０ｂでできるだけ吸収し、大きな電界がこの不純物領域
３８０ｂとゲート電極層２１３との間に印加され、この
ゲート絶縁膜が破壊されるのを防止するためである。し
たがって、この不純物領域３８０ｂ上のゲート電極配線
層２１３と電極配線層３９０の間の距離Ｌは十分大き
く、このゲート電極配線層２１３および不純物領域３８
０ｂ上の領域に層間絶縁膜を介してビット線と同一配線
層の導電層２２５が形成される。この導電層２２５上に
メモリセルキャパシタのストレージノードに相当する導
電層２０６ａおよび２０６ｂが互いに分離して配置され
る。これらの導電層２０６ａおよび２０６ｂ上にキャパ
シタ絶縁膜（図示せず）を介してセルプレートに相当す
る導電層２０９が形成される。導電層２２５は電極配線
層３９２ａに電極配線層３９２ｂを介して電気的に接続
される。この電極配線層３９０、３９２ａおよび３９２
ｂは低抵抗のアルミニウム配線で構成される。導電層２
２５をゲート電極配線層２１３上部のみならず、この不
純物領域３８０ｂ上の空き領域上にわたって延在させる
ことにより、容量素子形成領域の面積を確保することが
でき、大きな容量値を有する容量素子を実現することが
できる。
【０２８８】なお、低抵抗のアルミニウム配線層を電極
配線３９２ｂとして用いて、この導電層２２５を接地ノ
ードＶＳＳ（または電源ノードＶＣＣ）に電気的に接続
する。これにより、容量素子の電極の抵抗値を小さくす
ることができ、高速で電荷の吸収または放出を行なうこ
とができ、応答特性の優れた容量値の大きい安定化容量
を実現することができる。特に、アルミニウムのような
低抵抗配線層を用いて導電層２２５端部から接地電圧Ｖ
ＳＳまたは電源電圧ＶＣＣを伝達する接地配線層または
電源配線層に直接接続することにより、この導電層２２
５を延在させて電極配線層３９２ａに電気的に接続する
構成に比べて抵抗値をより小さくすることが可能とな
る。
【０２８９】［変更例６］図５３は、この発明の実施の
形態５の第６の変更例の構成を示す図である。図５３に
おいて、半導体装置は、電源ノードＶＣＣと接地ノード
ＶＳＳの電圧ＶＣＣおよびＶＳＳを両動作電源電圧とし
て動作し、入力信号ＩＮを反転して出力信号ＯＵＴを生
成するＣＭＯＳインバータを含む。このＣＭＯＳインバ
ータは、ｐチャネルＭＯＳトランジスタＴＰおよびｎチ
ャネルＭＯＳトランジスタＴＮを含む。電源ノードＶＣ
Ｃと接地ノードＶＳＳの間に、さらに、直列に容量素子
Ｃ１およびＣ２が接続される。容量素子Ｃ１およびＣ２
の接続点が基準電圧Ｖｒｅｆ（＝ＶＣＣ／２）を受け
る。容量素子Ｃ１およびＣ２には、それぞれＶＣＣ／２
の電圧が印加される。このＣＭＯＳインバータは、出力
回路と比べ、それほど大きな電流駆動力は要求されな
い。したがって電源ノードＶＣＣおよび接地ノードＶＳ
Ｓにおける電源ノイズがＭＯＳトランジスタＴＰおよび
ＴＮ動作時に発生する可能性は少ない。容量素子Ｃ１お
よびＣ２は、これらのＭＯＳトランジスタＴＰおよびＴ
Ｎの上部に階層的に形成される。容量素子Ｃ１およびＣ
２は、したがって比較的大きな容量値を備えており、そ
の電源電圧ＶＣＣおよび接地電圧ＶＳＳも安定であるた
め、基準電圧Ｖｒｅｆを安定に維持することができる。
したがって、出力回路と異なる内部論理回路などの領域
に、メモリセルキャパシタと同一構造の単位容量素子を
用いて構成される容量素子Ｃ１およびＣ２を電源ノード
ＶＣＣおよび接地ノードＶＳＳの間に直列に接続し、こ
れらの容量素子Ｃ１およびＣ２の接続点を基準電圧が伝
達されるノードに接続することにより、基準電圧Ｖｒｅ
ｆを安定化させることができる。
【０２９０】なお、この図５３に示す構成において、容
量素子Ｃ１およびＣ２は、一方のみが設けられてもよい
（実施の形態１と同様）。
【０２９１】以上のように、この発明の実施の形態５に
従えば、周辺回路構成要素であるＭＯＳトランジスタ上
層部にメモリセルキャパシタと同様の構成を備える単位
容量素子で構成される容量素子を形成したため、容量素
子形成のための面積増大を抑制して、面積効率のよい必
要とされる容量値を有する容量素子を容易に実現するこ
とができる。
【０２９２】［実施の形態６］図５４は、この発明の実
施の形態６に従う半導体装置の要部の構成を示す図であ
る。図５３において、容量素子を構成するストレージノ
ードの配置を示す。図５４（Ａ）において、ＤＲＡＭメ
モリセルキャパシタのストレージノードの平面レイアウ
トが示され、図５４（Ｂ）において、この発明の実施の
形態６に従う容量素子に用いられるストレージノードに
相当する導電層の平面レイアウトが示される。
【０２９３】図５４（Ａ）において、ワード線ＷＬａ〜
ＷＬｃが所定の間隔（ワード線ピッチ）をおいてＸ方向
に沿って配置される。このワード線ＷＬａ〜ＷＬｃと交
差する方向、すなわちＹ方向に沿って一定の間隔（ビッ
ト線ピッチ）をもってビット線ＢＬａおよびＢＬｂが配
設される。メモリセルは１本のワード線と１対のビット
線の交差部に対応して配置される。したがって、Ｙ方向
に沿っては、メモリセルは２本のワード線のピッチをも
って配置される。一方、Ｘ方向に沿っては、メモリセル
はビット線ピッチで配置される。したがって、このメモ
リセルに対応して設けられるストレージノードは、Ｘ方
向の長さがＹ方向の長さのほぼ１／２とされる。この図
５４（Ａ）に示す配置において、ワード線ＷＬａの選択
時ストレージノード６−１の記憶情報がビット線ＢＬａ
に読出される。ワード線ＷＬｂの選択時、ストレージノ
ード６−２の記憶情報がビット線ＢＬｂに読出される。
ワード線ＷＬｃの選択時、ストレージノード６−３の記
憶情報がビット線ＢＬａに読出される。これらのストレ
ージノード６は、コンタクト孔４０６を介して対応のア
クセストランジスタの不純物領域（ビット線に接続され
る不純物領域と異なる不純物領域）に電気的に接続され
る。このストレージノード６を対応のワード線を越えて
延在させることにより、そのストレージノードとセルプ
レートとの対向面積をできるだけ大きくする（図８参
照）。
【０２９４】ワード線ＷＬａ〜ＷＬｃおよびビット線Ｂ
ＬａおよびＢＬｂは、ストレージノードの平坦部より下
部に形成される。本発明の容量素子においては、このよ
うなメモリセルの配置による制限は存在しない。
【０２９５】したがって、図５４（Ｂ）に示すように、
本発明に従う容量素子において、ストレージノードに相
当する導電層４１６のＸ方向およびＹ方向の長さは実質
的に同じ値とされる。スタック構造のキャパシタである
ため、この導電層４１６の側面面積を大きくすることが
できる。図５４（Ｂ）に示す構成では、図５４（Ａ）に
示すストレージノード６（６−１〜６−３）を２つに分
割する構成と等価であるため、この２つに分割されたス
トレージノードの新たに出現した側面を容量素子の電極
表面として利用することができる。すなわち、図５４
（Ｃ）に示すように、導電層４１６の斜線で示す側面面
積をストレージノード６の側面面積よりも多く容量素子
の電極面積として利用することができる。したがって、
この導電層４１６のＸ方向およびＹ方向の比を実質的に
１とすることにより、単位容量素子の容量値を大きく増
加させることができる。特に、本実施の形態２〜５の容
量素子においては、この導電層４１６がビット線に相当
する導電層またはワード線に相当する導電層に電気的に
接続されるため、このメモリセルアレイにおけるワード
線、およびビット線ならびにメモリセルの配置の影響を
受けることがなく、このＸ方向およびＹ方向の長さを所
望の値に容易に設定することができる。
【０２９６】また容量素子の容量値については、この図
５４（Ｂ）に示す導電層４１６を数多く設けることによ
り、容量値を大きくすることができる。したがって、こ
のＸ方向およびＹ方向の導電層４１６の長さをできるだ
け小さくすることにより、単位容量素子を数多く限られ
た面積内に配置することができる。したがってこの導電
層４１６のＸ方向およびＹ方向の長さを、最小寸法（設
計規則における最小線幅で、設計ルールと呼ばれるレベ
ル）に設定することにより、単位面積あたりの容量素子
の容量値を最も大きくすることが可能となり、面積効率
の優れた容量素子を実現することができる。
【０２９７】特に、１６ＭビットＤＲＡＭの集積度で
は、１０％程度の容量値の増大が期待されるが、このＤ
ＲＡＭの記憶容量が多くなるほど、ストレージノード６
の側面の面積の容量に対し占める割合がその上面の面積
の占める割合に比べて大きくなり（集積度／密度が上が
るにつれて、この上面面積が小さくされるため）、この
図５４（Ｂ）に示すような導電層のレイアウトを用いる
ことにより、容量素子の容量値をより大きくすることが
可能となる。
【０２９８】以上のように、この発明の実施の形態６に
従えば、容量素子の単位容量素子を構成するストレージ
ノードに相当する導電層のＸ方向およびＹ方向の長さを
ほぼ１対１としかつ最小設計寸法としたため、面積効率
の優れた容量素子を容易に実現することができる。この
図５４（Ｂ）に示す導電層４１６は、実施の形態２ない
し５いずれの容量素子に用いられてもよい。
【０２９９】［実施の形態７］図５５は、この発明の実
施の形態７に従う半導体装置の構成を概略的に示す図で
ある。図５５において、容量Ｃは、一方電極ノードＶＡ
と他方電極ノードＶＢの間に直列に接続される容量素子
Ｃ１およびＣ２を含む。これらの容量素子Ｃ１およびＣ
２としては、実施の形態１ないし６のいずれの構成の容
量素子が用いられてもよい。容量素子Ｃ１は、一方電極
ノードＶＡと接続ノード５０１の間に互いに並列に接続
される単位容量素子Ｃａ１〜Ｃａｍを含み、容量素子Ｃ
２は、接続ノード５０１と他方電極ノードＶＢの間に互
いに並列に接続される単位容量素子Ｃｂ１〜Ｃｂｍを含
む。
【０３００】この容量素子Ｃ１およびＣ２の接続ノード
５０１に対し、中間電圧ＶＭを印加するための中間電圧
印加回路５００が設けられる。この中間電圧印加回路５
００は、一方電極ノードＶＡと他方電極ノードＶＢの間
に互いに直列に接続される抵抗素子ＲａおよびＲｂを含
む。これらの抵抗素子ＲａおよびＲｂは、大きな抵抗値
を有し、その抵抗値も実質的に同じである。したがっ
て、この中間電圧印加回路５００の出力ノード５００ａ
からの中間電圧ＶＭは、ノードＶＡおよびＶＢに印加さ
れる電圧の１／２の電圧レベルである。
【０３０１】容量素子Ｃ１およびＣ２に含まれる単位容
量素子Ｃａ１〜ＣａｍおよびＣｂ１〜Ｃｂｍは、メモリ
セルキャパシタ構造を利用して形成される。すなわち、
この容量素子Ｃ１およびＣ２は、メモリセルと同じ製造
プロセスで形成される。メモリセルアレイに含まれるメ
モリセルには、製造工程中に混入する異物等により不良
メモリセルが存在する。この場合、単位容量素子Ｃａ１
〜ＣａｍおよびＣｂ１〜Ｃｂｍにおいても、同様に異物
がキャパシタ絶縁膜に付着し、メモリセル不良と同様、
単位容量素子の絶縁不良が生じる可能性がある。このメ
モリセルキャパシタにおいて、そのキャパシタ絶縁膜が
正常に形成された場合には、そのキャパシタ絶縁膜を介
して流れる電流は、通常、１０-12 Ａオーダの電流であ
る。一方、キャパシタ絶縁膜に不良が生じた場合、たと
えば１０-6Ａオーダのリーク電流が流れる。したがっ
て、このようなキャパシタの絶縁膜不良が生じた場合、
大きなリーク電流ＩＧが流れる。今、図５５において、
たとえば単位容量素子Ｃａ１の絶縁膜が不良の場合、電
極ノードＶＡから接続ノード５０１に対しリーク電流Ｉ
Ｇが流れる。中間電圧印加回路５００が設けられていな
い場合、このリーク電流ＩＧにより、接続ノード５０１
の電位が上昇する（ここでノードＶＡの電位は、ノード
ＶＢの電位よりも高いと想定している）。この場合、接
続ノード５０１の電圧はこの電極ノードＶＡの電圧ＶＡ
（ノードとそこへ与えられる電圧は同じ符号で示してい
る）にまで上昇する。この状態では、単位容量素子Ｃｂ
１〜Ｃｂｍそれぞれの両電極間に電圧ＶＡ−ＶＢが印加
される。容量素子Ｃ１およびＣ２が直列に接続されてい
るのは、この容量素子Ｃ１およびＣ２、すなわち単位容
量素子Ｃａ１〜ＣａｍおよびＣｂ１〜Ｃｂｍの絶縁耐圧
が（ＶＡ−ＶＢ）／２のためである。したがって、この
接続ノード５０１の電圧がＶＡレベルにまで上昇する
と、これらの単位容量素子Ｃｂ１〜Ｃｂｍの耐圧以上の
電圧がこれらの単位容量素子Ｃｂ１〜Ｃｂｍの両電極間
に印加されることになり、これらの単位容量素子Ｃｂ１
〜Ｃｂｍの絶縁膜の破壊が生じ、これらの絶縁破壊を生
じた単位容量素子により、接続ノード５０１から他方電
極ノードＶＢへ、リーク電流ＩＧよりも大きな電流が流
れ、この接続ノード５０１の電位が低下し、単位容量素
子Ｃａ２〜Ｃａｍの絶縁破壊が引起こされ、容量Ｃの絶
縁破壊が生じる。
【０３０２】この中間電圧印加回路５００を設け、接続
ノード５０１を中間電圧ＶＭレベルに保持することによ
り、たとえ単位容量素子Ｃａ１に絶縁不良が生じてお
り、リーク電流ＩＧが流れても、このリーク電流ＩＧ
が、中間電圧印加回路５００により吸収され、接続ノー
ド５０１は中間電圧ＶＭに保持される。これにより、単
位容量素子Ｃｂ１〜Ｃｂｍの絶縁破壊が防止され、容量
Ｃの絶縁破壊を防止する。この場合、不良の単位容量素
子Ｃａ１を除く残りの正常な単位容量素子を正常状態に
保持することができ、容量Ｃの歩留りおよび信頼性が改
善される。
【０３０３】この抵抗素子ＲａおよびＲｂは、リーク電
流ＩＧよりも少し大きい電流を駆動することのできる抵
抗値を有するようにその抵抗値が設定されれば、１０-6
Ａのオーダのリーク電流ＩＧが流れても、このリーク電
流ＩＧを中間電位印加回路５００より吸収することがで
き、接続ノード５０１の中間電圧ＶＭの電圧レベルを変
化させることなく一定値に保持することがてきる。容量
素子Ｃ１において単位容量素子の絶縁破壊が生じた場
合、このリーク電流ＩＧは、中間電圧印加回路５００の
抵抗素子Ｒｂにより吸収される。一方、容量素子Ｃ２に
含まれる単位容量素子の絶縁破壊が生じている場合に
は、このリーク電流は、抵抗性素子Ｒａから供給され
る。
【０３０４】［変更例１］図５６は、図５５に示す中間
電圧印加回路５００の変更例の構成を示す図である。図
５６において、中間電圧印加回路５００は、一方電極ノ
ードＶＡと出力ノード５００ａの間に接続され、かつそ
のゲートが他方電極ノードＶＢに結合されるｐチャネル
ＭＯＳトランジスタＰＲと、出力ノード５００ａと他方
電極ノードＶＢの間に接続され、かつそのゲートが一方
電極ノードＶＡに接続されるｎチャネルＭＯＳトランジ
スタＮＲを含む。これらのＭＯＳトランジスタＰＲおよ
びＮＲは、ほぼ同じ程度のチャネル抵抗を有しかつリー
ク電流ＩＧ（１０-6Ａのオーダの電流）を流すことので
きるゲート幅を有している。ＭＯＳトランジスタＰＲお
よびＮＲを抵抗性素子として利用することにより、ポリ
シリコン抵抗などを用いる構成に比べて、その大きなチ
ャネル抵抗により、中間電圧印加回路５００の占有面積
を低減することができる。なお、この図５６において
も、一方電極ノードＶＡの電圧レベルは、他方電極ノー
ドＶＢの電圧レベルよりも高いことを想定している。
【０３０５】また図５６に示す構成において、ＭＯＳト
ランジスタＰＲおよびＮＲが、それぞれゲートに一定の
電圧を受ける代わりに、これらのＭＯＳトランジスタＰ
ＲおよびＮＲのゲートおよびドレインが相互接続される
抵抗接続の構成が用いられてもよい。
【０３０６】［変更例２］図５７は、この発明の実施の
形態７の第２の変更例の構成を示す図である。図５７に
おいて、中間電圧印加回路５００は、電極ノードＶＡお
よびＶＢ上の電圧を利用して、これらの電圧ＶＡおよび
ＶＢの間の制御電圧ＶＨおよびＶＬを生成する制御電圧
発生回路５１０と、電極ノードＶＡと出力ノード５００
ａとの間に接続されかつそのゲートに制御電圧ＶＨを受
けるｎチャネルＭＯＳトランジスタＴＮａと、出力ノー
ド５００ａと電極ノードＶＢとの間に接続されかつその
ゲートに制御電圧ＶＬを受けるｐチャネルＭＯＳトラン
ジスタＴＰａを含む。ＭＯＳトランジスタＴＮａは、し
きい値電圧ＶＴＮを有し、ＭＯＳトランジスタＴＰａは
しきい値電圧ＶＴＰを有する。容量Ｃは、先の図５５に
示す構成と同じく、容量素子Ｃ１およびＣ２の直列体を
含むが、図５７において、単に容量Ｃおよび接続ノード
５０１の参照符号のみを示す。
【０３０７】ＭＯＳトランジスタＴＮａは、そのゲート
へ与えられる制御電圧ＶＨと出力ノード５００ａの中間
電圧ＶＭの差がしきい値電圧ＶＴＮよりも大きくなると
導通し、電極ノードＶＡから電流を出力ノード５００ａ
へ供給する。一方、この制御電圧ＶＨと中間電圧ＶＭの
差がしきい値電圧ＶＴＮよりも小さくなると、このＭＯ
ＳトランジスタＴＮａは非導通状態となる。すなわちこ
のＭＯＳトランジスタＴＮａは、出力ノード５００ａの
中間電圧ＶＭの下側電圧をＶＨ−ＶＴＮにクランプする
機能を備える。言い換えると、ＭＯＳトランジスタＴＮ
ａはソースフォロワモードで動作し、ゲートへ与えられ
た電圧ＶＨをしきい値電圧ＶＴＮだけ低下させてそのソ
ースへ伝達している。
【０３０８】ＭＯＳトランジスタＴＰａは、中間電圧Ｖ
Ｍが制御電圧ＶＬよりもそのしきい値電圧の絶対値｜Ｖ
ＴＰ｜以上高くなると導通し、この出力ノード５００ａ
から電極ノードＶＢへ電流を流し、中間電圧ＶＭの電圧
レベルを低下させる。この中間電圧ＶＢと制御電圧ＶＬ
の差がしきい値電圧の絶対値｜ＶＴＰ｜よりも小さくな
ると、ＭＯＳトランジスタＴＰａは非導通状態となる。
このＭＯＳトランジスタＴＰａは、したがって中間電位
ＶＭの上側電圧をＶＬ＋｜ＶＴＰ｜レベルにクランプす
る機能を備える。すなわち、このＭＯＳトランジスタＴ
Ｐａは、ソースフォロワモードで動作している。また、
以下に特に断らない限り、電極ノードＶＡの電圧ＶＡ
は、電極ノードＶＢの電圧よりも高い。したがって、中
間電圧ＶＭは、次式で示される電圧範囲にクランプされ
る。
【０３０９】ＶＨ−ＶＴＮ≦ＶＭ≦ＶＬ＋｜ＶＴＰ｜ 中間電圧ＶＭがこの電圧範囲内に存在する場合には、Ｍ
ＯＳトランジスタＮＱａおよびＰＱａはともに非導通状
態にあり、中間電圧印加回路５００においてはＭＯＳト
ランジスタＴＮａおよびＴＰａを介して電流は流れな
い。中間電圧ＶＭが上式の示す電圧範囲よりも高くなっ
た場合には、ＭＯＳトランジスタＴＰａが導通状態とな
り、一方ＭＯＳトランジスタＴＮａは非導通状態にあ
る。また、中間電圧ＶＭが、上式の電圧範囲よりも低く
なると、ＭＯＳトランジスタＴＮａが導通し、一方ＭＯ
ＳトランジスタＴＰａが非導通状態となる。出力ノード
５００ａの電圧、すなわち接続ノード５０１の電圧が上
式の電圧範囲よりもずれたときのみこの中間電圧印加回
路５００の出力段のＭＯＳトランジスタＴＮａおよびＴ
Ｐａの一方が導通する。したがって、このＭＯＳトラン
ジスタＴＮａおよびＴＰａを介して常時電流は流れず、
消費電流が低減される。これらの制御電圧ＶＨおよびＶ
Ｌは、ＭＯＳトランジスタＴＮａおよびＴＰａがプッシ
ュプル動作をしかつＭＯＳトランジスタＴＮａおよびＴ
Ｐａが同時に導通状態とならないような値に設定され
る。これらの制御電圧ＶＨおよびＶＬは、次式を満足す
る値に設定される。
【０３１０】ＶＨ−ＶＬ＝ＶＴＮ＋｜ＶＴＰ｜ ＭＯＳトランジスタＴＮａおよびＴＰａのゲート幅は大
きな電流駆動力を有するように十分大きくされ、接続ノ
ード５０１にたとえば１０-3Ａのオーダの電流が流れて
も、この中間電圧ＶＭの電圧値は変化しないようにされ
る。
【０３１１】ＭＯＳトランジスタＴＮａおよびＴＰａの
電流駆動力が大きくされても、ＭＯＳトランジスタＴＮ
ａおよびＴＰａが同時に導通状態とはされず、またリー
ク電流ＩＧのオーダが１０-6Ａのオーダの電流であれ
ば、この接続ノード５０１、すなわち出力ノード５００
ａの中間電圧ＶＭが変化しても、高速で所定の電圧レベ
ルにクランプされ、ＭＯＳトランジスタＴＮａまたはＴ
Ｐａが導通状態となる期間は極めて短く、この中間電圧
印加回路５００を介して流れる電流は十分小さく、した
がってこの中間電圧印加回路５００および容量Ｃを介し
て貫通電流が流れる期間（電極ノードＶＡおよびＶＢの
間の電流）は極めて小さくなる。
【０３１２】図５８（Ａ）および（Ｂ）は、図５７に示
す制御電圧発生回路５１０の構成の一例を示す図であ
る。図５８（Ａ）は、制御電圧ＶＨ発生部の構成を示
し、図５８（Ｂ）は、制御電圧ＶＬ発生部の構成を示
す。
【０３１３】図５８（Ａ）において、制御電圧ＶＨ発生
部は、電極ノードＶＡと内部出力ノード５１０ａの間に
接続される高抵抗抵抗素子Ｚａと、内部出力ノード５１
０ａに一方端が接続される高抵抗抵抗素子Ｚｂと、高抵
抗抵抗素子Ｚｂと他方電極ノードＶＢの間に直列に接続
されるｎチャネルＭＯＳトランジスタＮＱｂおよびＮＱ
ｃを含む。ＭＯＳトランジスタＮＱｂおよびＮＱｃの各
々は、そのゲートおよびドレインが相互接続される。高
抵抗抵抗素子ＺａおよびＺｂは実質的に同じ抵抗値を備
える。ＭＯＳトランジスタＮＱｂおよびＮＱｃは、ダイ
オードモードで動作し、各々しきい値電圧ＶＴＮの電圧
降下を生じさせる。したがって、ＭＯＳトランジスタＴ
Ｎｂのゲート／ドレインのノードの電圧は、２・ＶＴＮ
＋ＶＢである。したがって、この内部出力ノード５１０
ａからの制御電圧ＶＨは、次式で与えられる。
【０３１４】 ＶＨ＝ＶＡ−｛ＶＡ−（ＶＢ＋２・ＶＴＮ）｝／２ ＝ＶＡ／２＋ＶＢ／２＋ＶＴＮ 図５８（Ｂ）において、制御電圧ＶＬ発生部は、他方電
極ノードＶＢと内部出力ノード５１０ｂの間に接続され
る高抵抗抵抗素子Ｚｃと、内部出力ノード５１０ｂに一
方端が接続される高抵抗抵抗素子Ｚｄと、一方電極ノー
ドＶＡと抵抗素子Ｚｄの他方端との間に直列に接続され
るｐチャネルＭＯＳトランジスタＴＰｂおよびＴＰｃを
含む。ＭＯＳトランジスタＴＰｂおよびＴＰｃの各々
は、そのゲートおよびドレインが相互接続される。高抵
抗抵抗素子ＺｃおよびＺｄは、互いにほぼ等しい高抵抗
の抵抗値を備えている。この状態においては、ＭＯＳト
ランジスタＴＰｂおよびＴＰｃは、ダイオードモードで
動作し、これらのＭＯＳトランジスタＴＰｂおよびＴＰ
ｃは、それぞれそのそのしきい値電圧の絶対値｜ＶＴＰ
｜の電圧降下を生じさせる。したがって、この内部出力
ノード５１０ｂから出力される制御電圧ＶＬは、制御電
圧ＶＨの場合と同様にして、次式で与えられる。
【０３１５】 ＶＬ＝（ＶＡ−２・｜ＶＴＰ｜−ＶＢ）／２＋ＶＢ ＝ＶＡ／２＋ＶＢ／２−｜ＶＴＰ｜ 上２式から次式が得られる。
【０３１６】ＶＨ−ＶＬ＝ＶＴＮ＋｜ＶＴＰ｜ したがって、中間電圧ＶＭは、先の不等式から、 ＶＭ〜ＶＡ／２＋ＶＢ／２ となり、中間電圧ＶＭは、電極ノードＶＡおよびＶＢに
印加される電圧ＶＡおよびＶＢのほぼ中間の電圧とな
る。
【０３１７】ＭＯＳトランジスタＴＮａおよびＴＰａ
は、電圧駆動トランジスタであり、制御電圧発生回路５
１０は、この電圧を発生すればよく、電流を発生する必
要はない。したがって、高抵抗抵抗素子Ｚａ〜Ｚｄの抵
抗値を十分大きくすることができ、この制御電圧発生回
路５１０において、電極ノードＶＡおよびＶＢ間に流れ
る電流は十分小さくすることができ、その消費電流はほ
ぼ無視することができる程度となる。
【０３１８】したがって、この図５７および図５８に示
す中間電位印加回路の構成を利用することにより、抵抗
分割により中間電圧を発生する構成に比べて、その貫通
電流を十分小さくすることができ、半導体装置の消費電
流の増加を抑制することができる。
【０３１９】［変更例３］ ［制御電圧発生回路の変更例１］図５９は、図５７に示
す制御電圧発生回路の第１の変更例の構成を示す図であ
る。図５９において、制御電圧発生回路５１０は、一方
電極ノードＶＡと内部出力ノード５１０ａの間に接続さ
れる高抵抗の抵抗素子Ｚｅと、内部出力ノード５１０ａ
と内部ノード５１１の間に接続されるｎチャネルＭＯＳ
トランジスタＴＮｄと、内部ノード５１１と内部出力ノ
ード５１０ｂの間に接続されるｐチャネルＭＯＳトラン
ジスタＴＰｄと、内部出力ノード５１０ｂと他方電極ノ
ードＶＢの間に接続される高抵抗抵抗性素子Ｚｆを含
む。ＭＯＳトランジスタＴＮｄおよびＴＰｄは、それぞ
れのゲートおよびドレインが相互接続される。高抵抗抵
抗性素子ＺｅおよびＺｆは、十分大きな抵抗値を有して
おり、ＭＯＳトランジスタＴＮｄおよびＴＰｄは、ダイ
オードモードで動作する。
【０３２０】高抵抗抵抗性素子ＺｅおよびＺｆは、それ
ぞれの抵抗値はほぼ等しく、またＭＯＳトランジスタＴ
ＮｄおよびＴＰｄのチャネル抵抗がほぼ等しいとする
と、内部ノード５１１の電圧は、（ＶＡ＋ＶＢ）／２の
中間電圧レベルとなる。したがって、制御電圧ＶＨおよ
びＶＬは、次式で求められる。
【０３２１】ＶＨ＝ＶＡ／２＋ＶＢ／２＋ＶＴＮ ＶＬ＝ＶＡ／２＋ＶＢ／２−｜ＶＴＰ｜ この図５９に示す構成の場合、１つの回路部分のみで２
つの制御電圧ＶＨおよびＶＬを生成することができ、回
路規模が低減される。また１つの回路部分の抵抗性素子
ＺｅおよびＺｆを介してのみ電流が流れるわけであり、
消費電流がさらに低減される。このときまた高抵抗抵抗
性素子ＺｅおよびＺｆの抵抗値は十分大きいため、その
消費電流はほぼ無視することのできる程度である。
【０３２２】この半導体装置がＤＲＡＭの場合、中間電
圧レベルのセルプレート電圧ＶＣＰおよびビット線プリ
チャージ電圧ＶＢＬを内部で生成している。これらの電
圧ＶＣＰおよびＶＢＬは、それぞれメモリセルキャパシ
タのセルプレートおよびスタンバイ時のビット線へ与え
られている。これらの中間電圧ＶＣＰおよびＶＢＬを発
生する回路部分は、大きな負荷を駆動する必要があり、
その出力の安定化が図られている。したがってこの中間
電圧ＶＭとして、セルプレート電圧ＶＣＰおよびビット
線プリチャージ電圧ＶＢＬを用いてもよい。
【０３２３】［実施の形態７の変更例１］図６０は、こ
の発明の実施の形態７の第１の変更例の構成を示す図で
ある。図６０において、電極ノードＶＡおよびＶＢの間
に３個の容量素子Ｃ１，Ｃ２およびＣ３が直列に接続さ
れる。これらの容量素子Ｃ１〜Ｃ３には、先の実施の形
態１ないし６のいずれかの構成の容量素子が用いられ
る。したがって、容量素子Ｃ１〜Ｃ３の各々の電極間に
は、（ＶＡ−ＶＢ）／３の電圧が印加されるようにす
る。たとえば、電極ノードＶＡには、外部電源電圧また
は高電圧ＶＰＰが印加される。
【０３２４】容量素子Ｃ１〜Ｃ３のそれぞれの接続ノー
ドＣＮａおよびＣＮｂそれぞれに対し、中間電圧印加回
路６００および６１０が設けられる。これらの中間電圧
印加回路６００および６１０に対し、共通に分圧回路６
１５が設けられる。この分圧回路６１５は、電極ノード
ＶＡおよびＶＢの間に互いに直列に接続される高抵抗抵
抗性素子ＺＦ１，ＺＦ２およびＺＦ３を含む。抵抗性素
子ＺＦ１およびＺＦ２の接続ノードＦ１から電圧ＶＦ１
が出力され、抵抗性素子ＺＦ２およびＺＦ３の接続ノー
ドＦ２から電圧ＶＦ２が出力される。この分圧回路６１
５は、後に説明するように、制御電圧ＶＦ１およびＶＦ
２のみを発生することが要求され、電流を発生すること
は要求されない。したがってこれらの高抵抗抵抗性素子
ＺＦ１〜ＺＦ３の抵抗値は数ＭΩ以上の高抵抗値を有す
るようにされる。電圧ＶＦ１およびＶＦ２は、これらの
抵抗性素子ＺＦ１〜ＺＦ３の抵抗値が実質的に等しいた
め、これらの抵抗性素子ＺＦ１〜ＺＦ３それぞれに印加
される電圧はほぼ等しく、（ＶＡ−ＶＢ）／３であるた
め、電圧ＶＦ１およびＶＦ２はそれぞれ次式で与えられ
る。
【０３２５】 ＶＦ１≒ＶＡ−（ＶＡ−ＶＢ）／３ ≒２・ＶＡ／３＋ＶＢ／３ ＶＦ２≒ＶＢ＋（ＶＡ−ＶＢ）／３ ≒ＶＡ／３＋２・ＶＢ／３ 中間電圧印加回路６００は、電圧ＶＦ１に従って制御電
圧ＶＦ３およびＶＦ４を出力する制御電圧発生部６００
ａと、この制御電圧発生部６００ａからの制御電圧ＶＦ
３およびＶＦ４に従って接続ノードＣＮａに印加される
電圧ＶＦ７を出力ノードＦ７から出力する電圧発生部６
００ｂを含む。制御電圧発生部６００ａは、電極ノード
ＶＡと内部ノードＦ３の間に接続される高抵抗の抵抗性
素子ＺＦ４と、内部ノードＦ３と電極ノードＶＢの間に
接続されかつそのゲートに電圧ＶＦ１を受けるｐチャネ
ルＭＯＳトランジスタＰＦ１と、電極ノードＶＡと内部
ノードＦ４の間に接続されかつそのゲートに電圧ＶＦ１
を受けるｎチャネルＭＯＳトランジスタＮＦ１と、内部
ノードＦ４と電極ノードＶＢの間に接続される高抵抗抵
抗性素子ＺＦ５を含む。抵抗性素子ＺＦ４およびＺＦ５
Ｆは十分大きな抵抗値を有しており、その抵抗値は、抵
抗性素子ＺＦ１〜ＺＦ３と同様、数ＭΩ以上の高抵抗値
を有する。この状態においては、ＭＯＳトランジスタＰ
Ｆ１およびＮＦ１が、ソースフォロワモードで動作し、
内部ノードＦ３およびＦ４からの電圧ＶＦ３およびＶＦ
４は、それぞれ次式で与えられる。
【０３２６】 ＶＦ３＝ＶＦ１＋｜ＶＴＰ｜ ＝２・ＶＡ／３＋ＶＢ／３＋｜ＶＴＰ｜ ＶＦ４＝ＶＦ１−ＶＴＮ ＝２・ＶＡ／３＋ＶＢ／３−ＶＮＴ 電圧発生部６００ｂは、電極ノードＶＡと出力ノードＦ
７の間に接続されかつそのゲートに制御電圧ＶＦ３を受
けるｎチャネルＭＯＳトランジスタＮＦ２と、出力ノー
ドＦ７と他方電極ノードＶＢの間に接続されかつそのゲ
ートに制御電圧ＶＦ４を受けるｐチャネルＭＯＳトラン
ジスタＰＦ２を含む。ＭＯＳトランジスタＮＦ２および
ＰＦ２は、比較的大きな電流駆動力を有している（図５
７参照）。これらのＭＯＳトランジスタＮＦ２およびＰ
Ｆ２は、ソースフォロワモードで動作するため、この出
力ノードＦ７からの電圧ＶＦ７は、次式の不等式を満た
す。
【０３２７】 ＶＦ７≧ＶＦ３−ＶＴＮ ≧２・ＶＡ／３＋ＶＢ／３＋｜ＶＴＰ｜−ＶＴＮ ＶＦ７≦ＶＦ４＋｜ＶＴＰ｜ ≦２・ＶＡ／３＋ＶＢ／３−ＶＴＮ＋｜ＶＴＰ｜ したがって、 ＶＦ７〜２・ＶＡ／３＋ＶＢ／３−ＶＴＮ＋｜ＶＴＰ｜ 接続ノードＣＮｂに対する電圧印加回路６１０は、電圧
ＶＦ２に従って制御電圧ＶＦ５およびＶＦ６を生成する
制御電圧発生部６１０ａと、この制御電圧発生部６００
ａおよび６１０ａからの制御電圧ＶＦ５およびＶＦ６に
従って電圧ＶＦ８を生成する電圧発生部６１０ｂを含
む。制御電圧発生部６１０ａは、電極ノードＶＡと内部
ノードＦ５の間に接続される高抵抗抵抗性素子ＺＦ６
と、内部ノードＦ５と電極ノードＶＢの間に接続されか
つそのゲートに電圧ＶＦ２を受けるｐチャネルＭＯＳト
ランジスタＰＦ３と、電極ノードＶＡと内部ノードＦ６
の間に接続されかつそのゲートに電圧ＶＦ２を受けるｎ
チャネルＭＯＳトランジスタＮＦ３と、内部ノードＦ６
と電極ノードＶＢの間に接続される、高抵抗抵抗性素子
ＺＦ７を含む。高抵抗抵抗性素子ＺＦ６およびＺＦ７
は、たとえば数ＭΩ以上の高抵抗値を有する。したがっ
て、この制御電圧発生部６１０ａにおいても、ＭＯＳト
ランジスタＰＦ３およびＮＦ３が、ソースフォロワモー
ドで動作し、制御電圧ＶＦ５およびＶＦ６をそれぞれ次
式で表わされる電圧レベルにクランプする。
【０３２８】 ＶＦ５＝ＶＦ２＋｜ＶＴＰ｜ ＝ＶＡ／３＋２・ＶＢ／３＋｜ＶＴＰ｜ ＶＦ６＝ＶＦ２−ＶＴＮ ＝ＶＡ／３＋２・ＶＢ／３−ＶＴＮ 電圧発生部６１０ｂは、電極ノードＶＡと出力ノードＦ
８の間に接続されかつそのゲートに制御電圧ＶＦ５を受
けるｎチャネルＭＯＳトランジスタＮＦ４と、出力ノー
ドＦ８と電極ノードＶＢの間に接続されかつそのゲート
に制御電圧ＶＦ６を受けるｐチャネルＭＯＳトランジス
タＰＦ４を含む。これらのＭＯＳトランジスタＮＦ４お
よびＰＦ４は、電圧発生部６００ｂと同様、ソースフォ
ロワモードで動作し、電圧ＶＦ８を、それぞれ次式で示
される電圧レベルにクランプする。
【０３２９】 ＶＦ８≧ＶＦ５−ＶＴＮ ≧ＶＡ／３＋２・ＶＢ／３＋｜ＶＴＰ｜−ＶＴＮ ＶＦ８≦ＶＦ６＋｜ＶＴＰ｜ ≦ＶＡ／３＋２・ＶＢ／３−ＶＮＴ＋｜ＶＴＰ｜ したがって、この電圧ＶＦ８は、次式で与えられる。
【０３３０】 ＶＦ８〜ＶＡ／３＋２・ＶＢ／３−ＶＮＴ＋｜ＶＴＰ｜ しきい値電圧の絶対値ＶＴＮおよび｜ＶＴＰ｜がほぼ等
しいとすると、この接続ノードＣＮａおよびＣＮｂへ与
えられる電圧ＶＦ７およびＶＦ８は、それぞれ次式で与
えられる。
【０３３１】ＶＦ７〜２・ＶＡ／３＋ＶＢ／３ ＶＦ８〜ＶＡ／３＋２・ＶＢ／３ したがって、容量素子Ｃ１〜Ｃ３それぞれの電極間に印
加される電圧は、（ＶＡ−ＶＢ）／３となり、その耐圧
特性は保証される。
【０３３２】この図６０に示す電圧印加回路の構成にお
いて、電圧回路６１５からの電圧ＶＦ１およびＶＦ２
は、ＭＯＳトランジスタＰＦ１，ＰＦ３，ＮＦ１および
ＮＦ３のゲートへ与えられている。これらの電圧ＶＦ１
およびＶＦ２は、その電圧レベルが保持されていればよ
く、したがって分圧回路６１５は電流を発生することは
要求されない。したがって、この分圧回路６１５に含ま
れる抵抗性素子ＺＦ１〜ＺＦ３における抵抗値を十分大
きくすることにより、分圧回路６１５における消費電流
はほぼ無視することのできる値に保持することができ
る。
【０３３３】また制御電圧発生部６００ａ，６１０ａか
らの制御電圧ＶＦ３、ＶＦ４、ＶＦ５およびＶＦ６は、
電圧発生部６００ｂ，６１０ｂに含まれるＭＯＳトラン
ジスタＮＦ２、ＰＦ２、ＮＦ４およびＰＦ４のゲートへ
それぞれ与えられており、したがってこれらの制御電圧
ＶＦ３〜ＶＦ６は同様のその電圧レベルが保持されれば
よく、制御電圧発生部６１０ａは、電流を駆動すること
を要求されない。したがって、抵抗性素子ＺＦ４、ＺＦ
５、ＺＦ６およびＺＦ７の抵抗値が十分大きく、これら
の制御電圧発生部６００ａおよび６１０ａにおける消費
電流をほぼ無視することのできる値に設定することがで
きる。
【０３３４】電圧発生部６００ｂおよび６１０ｂに含ま
れるＭＯＳトランジスタＮＦ２，ＰＦ２，ＮＦ４および
ＰＦ４は、それぞれ比較的大きな電流駆動力を要求され
る（接続ノードＣＮａおよびＣＮｂにおけるリーク電流
を補償するため）。しかしながら、ＭＯＳトランジスタ
ＮＦ２およびＰＦ２はプッシュプル態様で動作し、同時
に導通状態とならず、またＭＯＳトランジスタＮＦ４お
よびＰＦ４もプッシュプル態様で動作し、同時に導通状
態とされない。したがって、この電圧発生部６００ｂお
よび６１０ｂにおける電極ノードＶＡおよびＶＢ間の貫
通電流は生じず、消費電流は小さい。この接続ノードＣ
ＮａおよびＣＮｂの電圧レベルが変化したときにのみ電
圧発生部６００ｂおよび６１０ｂそれぞれにおいて、Ｍ
ＯＳトランジスタＮＦ２，ＰＦ２，ＮＦ４およびＰＦ４
が選択的に導通状態とされる。この容量Ｃに含まれる容
量性素子Ｃ１〜Ｃ３のリーク電流よりも比較的大きな電
流を駆動する能力をこのＭＯＳトランジスタＮＦ２，Ｐ
Ｆ２，ＮＦ４およびＰＦ４が備えていれば、これらの電
圧発生部６００ｂおよび６１０ｂにおいてＭＯＳトラン
ジスタが導通する期間は十分短くすることができ、これ
らの電圧発生部６００ｂおよび６１０ｂにおいて電極ノ
ードへ流れる平均電流は十分小さくすることができる。
【０３３５】［実施の形態７の変更例２］図６１は、こ
の発明の実施の形態７の第２の変更例の構成を示す図で
ある。この図６１に示す構成は、図４４に示すセンスア
ンプ駆動部の構成と、センスアンプ電源線ＳＰＬおよび
センスアンプ接地線ＳＧＬの間に接続される容量性素子
Ｃ１およびＣ２の接続ノードに中間電圧ＶＭが印加され
る点が異なっている。他の部分の構成は、図４４に示す
構成と同じである。対応する部分には同一参照番号を付
し、その説明は省略する。容量素子Ｃ１およびＣ２の直
列体が、図４４に示す容量Ｃに対応する。
【０３３６】中間電圧発生部は、電源ノードＶＣＣおよ
び接地ノードＶＳＳを動作電源電圧として動作して、制
御電圧ＶＨおよびＶＬを生成する制御電圧発生回路６５
０と、遅延センスアンプ活性化信号／φＳＤの活性化時
導通状態となり、電源電圧ＶＣＣを伝達するｐチャネル
ＭＯＳトランジスタ６５０ａと、プリチャージ指示信号
／φｐの活性化時導通状態とされ、電源電圧ＶＣＣを伝
達するｐチャネルＭＯＳトランジスタ６５０ｂと、制御
電圧発生回路６５０からの制御電圧ＶＨをゲートに受
け、ＭＯＳトランジスタ６５０ａおよび６５０ｂの導通
時これらを介して電源ノードＶＣＣから電流を供給され
てソースフォロワモードで動作するｎチャネルＭＯＳト
ランジスタ６５０ｃと、遅延センスアンプ活性化信号φ
ＳＤの活性化時導通し、接地電位ＶＳＳを伝達するｎチ
ャネルＭＯＳトランジスタ６５０ｄと、プリチャージ指
示信号φＰの活性化時導通し、接地電圧ＶＳＳを伝達す
るｎチャネルＭＯＳトランジスタφＰと、制御電圧発生
回路６５０からの制御電圧ＶＬをゲートに受け、ＭＯＳ
トランジスタ６５０ｄおよび６５０ｅの導通時これらを
介してソースフォロワモードで動作し、中間電圧ＶＭを
クランプするｐチャネルＭＯＳトランジスタ６５０ｆを
含む。
【０３３７】制御電圧発生回路６５０には図５８および
図５９のいずれの構成が用いられてもよい。ＭＯＳトラ
ンジスタ６５０ｃおよび６５０ｆは、図５７に示すプッ
シュプル動作するＭＯＳトランジスタＴＮａおよびＴＰ
ａに対応する。したがって、これらのＭＯＳトランジス
タ６５０ｃおよび６５０ｆは、ＭＯＳトランジスタ６５
０ａ，６５０ｂ，６５０ｄおよび６５０ｅの導通時、電
源ノードＶＣＣおよび接地ノードＶＳＳにそれぞれ結合
されてソースフォロワモードで動作し、プッシュプル動
作を行なう。ＭＯＳトランジスタ６５０ａ，６５０ｂ，
６５０ｄおよび６５０ｅがすべて非導通状態とされたと
きには、これらのＭＯＳトランジスタ６５０ｃおよび６
５０ｆは電源ノードＶＣＣおよび接地ノードＶＳＳから
分離されるため、この中間電圧ＶＭのクランプ動作は禁
止され（停止され）、容量素子Ｃ１およびＣ２の接続ノ
ードはフローティング状態とされる。次に動作について
説明する。
【０３３８】この図６１に示すセンスアンプ駆動部の動
作は、先の図４５に示す動作波形図に示すものと同じで
あり、図４５に示す動作波形図を参照して説明する。ス
タンバイ状態時（ロウアドレスストローブ信号／ＲＡＳ
がＨレベル）においては、信号／φＰおよびφＳＤがＬ
レベルにあり、信号φＰおよび／φＳＤがＨレベルにな
る。この状態においては、ＭＯＳトランジスタ６５０ｂ
および６５０ｅが導通状態となり、ＭＯＳトランジスタ
６５０ｃおよび６５０ｆは、それぞれ電源ノードＶＣＣ
および接地ノードＶＳＳに接続され、制御電圧発生回路
６５０からの制御電圧ＶＨおよびＶＬに従ってソースフ
ォロワモードで動作する。この制御電圧ＶＨおよびＶＬ
は、先の図５８および図５９に示す制御電圧発生回路の
構成において、電圧ＶＡおよびＶＢを、それぞれ電源電
圧ＶＣＣおよび接地電圧ＶＳＳに置換えることにより与
えられる。したがって、中間電圧ＶＭは、ほぼ（ＶＣＣ
＋ＶＳＳ）／２の電圧レベルに保持される。
【０３３９】時刻ｔ１において、ロウアドレスストロー
ブ信号／ＲＡＳが活性状態とされると、プリチャージ指
示信号φＰがＬレベル、信号／φＰがＨレベルに変化
し、ＭＯＳトランジスタ６５０ｂおよび６５０ｅが非導
通状態となる（時刻ｔ２）。この状態において、信号／
φＳＤがＨレベル、信号φＳＤはＬレベルにあり、ＭＯ
Ｓトランジスタ６５０ａおよび６５０ｄはともに非導通
状態である。したがって、ＭＯＳトランジスタ６５０ｃ
および６５０ｆは、電源ノードＶＣＣおよび接地ノード
ＶＳＳから分離されるため、この中間電圧ＶＭの発生動
作（電流供給動作）すなわちクランプ動作は停止され
る。したがってこの状態においては、容量素子Ｃ１およ
びＣ２の接続ノードは電気的にフローティング状態とさ
れる。
【０３４０】時刻ｔ３において、ワード線が選択され、
選択ワード線ＷＬの電位が上昇し、ビット線ＢＬの電位
がΔＶだけ上昇する。
【０３４１】この時刻ｔ４においてセンスアンプ活性化
信号φＳおよび／φＳが活性化され、ＭＯＳトランジス
タＱＰ２およびＱＮ２が導通状態となり、ビット線ＢＬ
の寄生容量Ｃｂａに格納された電荷が、容量性素子Ｃ２
およびＣ１を介してビット線／ＢＬの寄生容量Ｃｂｂへ
伝達される。このとき、容量素子Ｃ１およびＣ２の接続
ノードはフローティング状態とされているため、この電
荷転送動作に何ら影響を及ぼすことなく確実に、センス
アンプ接地線ＳＧＬからセンスアンプ電源線ＳＰＬへ電
荷が転送される。
【０３４２】時刻ｔ５においてビット線ＢＬおよび／Ｂ
Ｌの電荷転送が完了すると、時刻ｔ６において遅延セン
スアンプ活性化信号φＳＤおよび／φＳＤが活性状態と
される。この遅延センスアンプ活性化信号φＳＤおよび
／φＳＤの活性化は、センスアンプ電源線ＳＰＬおよび
センスアンプ接地線ＳＧＬにおける寄生容量Ｃｐｒａお
よびＣｐｒｂによる電荷吸収を補償するために行なわれ
ており、この信号φＳＤおよび／φＳＤは、センス動作
完了指示信号としてみることができる。この遅延センス
アンプ活性化信号φＳＤおよび／φＳＤの活性化に従っ
て、ＭＯＳトランジスタＱＰ３およびＱＮ３が導通し、
センスアンプ活性化信号線ＳＡＬａおよびＳＡＬｂがそ
れぞれ電源電圧ＶＣＣおよび接地電圧ＶＳＳに駆動さ
れ、ビット線ＢＬおよび／ＢＬが、それぞれ電源電圧Ｖ
ＣＣおよび接地電圧ＶＳＳレベルに駆動される。一方、
この遅延センスアンプ活性化信号／φＳＤおよびφＳＤ
の活性化に従って、ＭＯＳトランジスタ６５０ａおよび
６５０ｄが導通し、ＭＯＳトランジスタ６５０ｃおよび
６５０ｆが電源ノードＶＣＣおよび接地ノードＶＳＳへ
それぞれ電気的に接続される。したがってこの状態から
再び、制御電圧ＶＨおよびＶＬに従って、ＭＯＳトラン
ジスタ６５０ｃおよび６５０ｆのプッシュプル動作が始
まり、中間電圧ＶＭが所定電圧レベルに保持される。
【０３４３】次いで、メモリセルデータの書込または読
出が行なわれると、メモリセル選択動作が完了し、ワー
ド線ＷＬの電位が低下し、センスアンプ活性化信号φＳ
および／φＳが非活性状態とされ、また遅延センスアン
プ活性化信号φＳＤおよび／φＳＤも非活性状態とされ
る。これにより、ＭＯＳトランジスタ６５０ａおよび６
５０ｄが非導通状態とされる。次いで、プリチャージ指
示信号／φＰおよびφＰが活性状態となり、ＭＯＳトラ
ンジスタ６５０ｂおよび６５０ｅが導通し、ＭＯＳトラ
ンジスタ６５０ｃおよび６５０ｆのソースフォロワ動作
が活性状態とされ、中間電圧ＶＭが所定電圧レベルに保
持される。したがって、この中間電位ＶＭは、メモリセ
ル選択動作開始からセンス動作完了までの間の時間ｔ２
ないしｔ６の間その中間電圧ＶＭの発生（クランプ動
作）が禁止されて、容量素子Ｃ１およびＣ２の接続ノー
ドが電気的にフローティング状態とされる。容量素子Ｃ
１およびＣ２の接続ノードが電気的にフローティング状
態とされる期間（時間ｔ２ないしｔ６の間）は、２０〜
３０ｎｓの短い期間であり、容量素子Ｃ１およびＣ２に
おいて、絶縁不良によるリーク電流が流れ、１０-6Ａの
オーダの電流が流れても、この容量素子Ｃ１およびＣ２
の接続ノードの電圧変化は極めて小さい。
【０３４４】たとえば、容量素子Ｃ１およびＣ２のそれ
ぞれの容量値を１０００ｐＦ、リーク電流ＩＧを１μ
Ａ、容量素子Ｃ１およびＣ２の電極間電圧の変化量をΔ
Ｖａ＝１．６５Ｖとすると、この電圧変化量ΔＶａ＝
１．６５Ｖを生じさせるために必要とされる時間Δｔは
次式で与えられる。
【０３４５】Δｔ＝Ｃ１（またはＣ２）・ΔＶａ／ＩＧ
＝１０００・１０-12 ・１．６５／１・１０-6＝１．６
５ｍｓ したがって、このΔｔは、時間ｔ２ないしｔ６の時間２
０〜３０ｎｓよりも十分長く、このセンスアンプ接地線
ＳＧＬからセンスアンプ電源線ＳＰＬへの電荷転送動作
時における容量素子Ｃ１またはＣ２におけるリーク電流
ＩＧの影響は無視することができる（容量性素子Ｃ１お
よびＣ２の電極間電圧はほとんど変化しない）。
【０３４６】またこの容量素子Ｃ１およびＣ２に絶縁不
良が生じない場合においても、基板上のリーク電流など
の影響により、接続ノードの電位が変化する場合におい
ても、この中間電圧印加回路を設けておくこにより、容
量素子Ｃ１およびＣ２の接続ノードを中間電圧ＶＭレベ
ルに保持することができ、安定に必要とされる特性で電
荷転送動作を行なうことができる。
【０３４７】［中間電圧発生部の変更例１］図６２は、
図６１に示す中間電圧発生部の変更例の構成を示す図で
ある。図６２に示す中間電圧発生部の構成においては、
制御電圧ＶＨをゲートに受けるｎチャネルＭＯＳトラン
ジスタ６５０ｃと出力ノード６５０ｘの間に、それぞれ
が信号／φＳＤおよび／φＰを受けるｐチャネルＭＯＳ
トランジスタ６５０ａおよび６５０ｂが設けられる。ま
た、制御電圧ＶＬをゲートに受けるｐチャネルＭＯＳト
ランジスタ６５０ｆと出力ノード６５０ｘの間に、それ
ぞれが制御信号φＳＤおよびφＰをゲートに受けるｎチ
ャネルＭＯＳトランジスタ６５０ｄおよび６５０ｅが設
けられる。出力ノード６５０ｘは、図６１に示す容量素
子Ｃ１およびＣ２の接続ノードに接続される。
【０３４８】この図６２に示す構成においても、出力ノ
ード６５０ｘは、ＭＯＳトランジスタ６５０ａ，６５０
ｂ，６５０ｄおよび６５０ｅにより確実に電気的にフロ
ーティング状態とされる。したがって、この図６１に示
す容量素子Ｃ１およびＣ２の電荷転送時において、これ
らの接続ノードに対し、確実にＭＯＳトランジスタ６５
０ｃおよび６５０ｆの接合容量が影響を及ぼすのを防止
することができる。なお、このＭＯＳトランジスタ６５
０ａ，６５０ｂ，６５０ｄおよび６５０ｅは、導通時、
ＭＯＳトランジスタ６５０ｃおよび６５０ｆのクランプ
動作に対し悪影響を及ぼさないように、そのチャネル抵
抗は十分小さくされ、またその電流供給力は、十分大き
くされる。
【０３４９】［中間電圧発生部の変更例２］図６３は、
図６１に示す中間電圧発生部の第２の変更例の構成を示
す図である。図６３に示す構成においては、制御電圧Ｖ
Ｈをゲートに受けるｎチャネルＭＯＳトランジスタ６５
０ｃと制御電圧ＶＬをゲートに受けるｐチャネルＭＯＳ
トランジスタ６５０ｆが、電源ノードＶＣＣと接地ノー
ドＶＳＳの間に直列に接続される。したがってこの図６
３に示す中間電圧発生部の構成は、図５７に示す中間電
圧印加回路５００の構成と実質的に同じである。
【０３５０】図６３に示す中間電圧印加回路は、さら
に、内部ノード６５０ｚと出力ノード６５０ｙの間に、
ＭＯＳトランジスタ６５０ａ，６５０ｂ，６５０ｄおよ
び６５０ｅが並列に接続される。ＭＯＳトランジスタ６
５０ａ，６５０ｂ，６５０ｄ，６５０ｅは、それぞれの
ゲートに制御信号／φＳＤ、／φＰ、φＳＤおよびφＰ
を受ける。出力ノード６５０ｙが、図６１に示す容量素
子Ｃ１およびＣ２の接続ノードに接続される。出力ノー
ド６５０ｙと内部ノード６５０ｚの間に、等価的にＣＭ
ＯＳトランスミッションゲートを配置することにより、
この出力ノード６５０ｙのフローティング状態時、確実
にこの出力ノード６５０ｙと内部ノード６５０ｚとを電
気的に分離することができる。またこのＣＭＯＳトラン
スミッションゲートの構成により、これらのＭＯＳトラ
ンジスタ６５０ａ，６５０ｂ，６５０ｄおよび６５０ｅ
の導通時、この出力ノード６５０ｙと内部ノード６５０
ｚの間を低インピーダンス状態とすることができ、ＭＯ
Ｓトランジスタ６５０ｃおよび６５０ｆは、それぞれ制
御電圧ＶＨおよびＶＬと中間電圧ＶＭに従ってクランプ
動作を確実に行なうことができる。
【０３５１】また、この中間電圧印加回路の構成におい
て、遅延センスアンプ活性化信号φＳＤおよびプリチャ
ージ指示信号φＰの一方の活性状態のときに、中間電圧
ＶＭの発生が禁止される（クランプ動作が禁止される）
構成であれば任意の回路構成を利用することができる。
たとえば、図６３において、出力ノード６５０ｙと内部
ノード６５０ｚの間に、１つのＣＭＯＳトランスミッシ
ョンゲートを設け、このＣＭＯＳトランスミッションゲ
ートの導通／非導通を、遅延センスアンプ活性化信号φ
ＳＤおよびプリチャージ指示信号φＰを受けるＯＲ回路
の出力信号に従って制御するように構成されてもよい。
【０３５２】なお、この直列に接続される容量素子の接
続ノードへ中間電圧を印加する構成は、本実施の形態に
おける単位容量素子が複数個並列に接続される容量素子
構造でなく、一般の容量素子の直列接続に対しても適用
可能である。直列に接続される容量素子の接続ノードの
フローティング状態によるノイズおよびリーク電流によ
る誤動作を防止することができる。
【０３５３】以上のように、この発明の実施の形態７に
従えば、第１のノードと第２のノードの間に直列に接続
される複数の容量素子に対し、この容量素子の接続ノー
ドに各容量素子の電極間電圧が第１のノードと第２のノ
ードの電圧差の容量素子の逆数倍以下となるように電圧
を印加しているため、容量素子の絶縁不良が生じている
場合においても、確実に接続ノードの電位を一定電位に
保持することができ、容量としての信頼性を確保するこ
とができる。
【０３５４】
【発明の効果】以上のように、この発明に従えば、面積
効率に優れた安定化またはデカップリングまたは結合容
量を実現することが可能となる。
【０３５５】すなわち、請求項１に係る発明に従えば、
半導体基板表面に形成される複数の第１導電型の第１の
不純物領域に、互いに物理的に分離して配置される複数
の第１の導電層をそれぞれ電気的に接続しかつこれらの
複数の第１の導電層上に絶縁膜を介して対向して第２の
導電層を形成したため、ＤＲＡＭのメモリセルキャパシ
タを複数個並列に接続する構成と同様の構成が得られ、
面積効率に優れた容量素子を実現することができる。
【０３５６】請求項２に係る発明に従えば、各々が所定
形状に形成されかつ互いに間をおいて配置される複数の
第１の導電層に対しこれらの複数の第１の導電層上に絶
縁膜を介して対向して第２の導電層を配置しかつこれら
複数の第１の導電層下に、これらの複数の第１の導電層
に共通に電気的に接続される第３の導電層を形成したた
め、この第１の導電層をメモリセルキャパシタと同様の
構成とすることにより、メモリセルキャパシタを複数個
互いに並列に接続する構成と同様の容量素子を実現する
ことができ、面積効率に優れた容量素子を実現すること
ができる。
【０３５７】請求項３に係る発明に従えば、請求項１ま
たは２の第１および第２の導電層をメモリセルのストレ
ージノード電極層およびセルプレート電極層と同一配線
層に同一材料で形成するように構成しているため、何ら
追加の工程をもたらすことなくメモリセル製造プロセス
と同一製造プロセスで容量素子を実現することが可能と
なる。
【０３５８】請求項４に係る発明に従えば、請求項１ま
たは２の第１、第２および第３の導電層を、それぞれメ
モリセルキャパシタのストレージノード電極層、メモリ
セルキャパシタのセルプレート電極層およびビット線と
同一配線層に同一材料で形成したため、容量素子を形成
するために、余分の製造プロセスが必要とされず、容易
に容量素子を実現することができる。
【０３５９】請求項５に係る発明に従えば、請求項２の
第１、第２および第３の導電層を、メモリセルアレイの
ストレージノード電極層、メモリセルキャパシタのセル
プレート電極層およびメモリセルアレイのワード線各々
と同一配線層にそれぞれ同一材料で形成するように構成
したため、これらの容量素子をメモリセルアレイの製造
プロセスと同一製造プロセスで形成することができ、工
程数およびマスクの数の増加はもたらされず、コスト上
昇は抑制される。
【０３６０】請求項６に係る発明に従えば、請求項２な
いし５の半導体素子における第３導電層を低抵抗の高融
点金属層を含むように構成しているので、容量素子の電
気抵抗を小さくすることができ、周波数特性に優れた容
量素子を実現することができる。
【０３６１】請求項７に係る発明に従えば、請求項４の
装置において、第３導電層と半導体基板領域との間にさ
らにその半導体基板領域に対向している第４導電層を形
成しているため、この第４導電層と半導体基板領域との
間にゲートキャパシタが形成され、容量素子の容量値を
増加させることができる。さらに、このゲートキャパシ
タ上部に階層的に容量素子が形成されるため、何ら面積
増加はもたらされることはない。
【０３６２】請求項８に係る発明に従えば、メモリセル
は、この第４導電層をゲート電極層とするアクセストラ
ンジスタを含む１トランジスタ１キャパシタ型メモリセ
ルであり、この第４導電層も、メモリセル製造プロセス
と同一製造プロセスで形成することができる。
【０３６３】請求項９に係る発明に従えば、請求項５の
装置において、この第３導電層と第１導電層との接続部
下部の半導体基板領域表面に膜厚の厚い絶縁膜を形成し
ているため、この第１導電層と第３導電層との接続のた
めのエッチング工程において第３導電層がオーバエッチ
ングされても、この第１導電層と半導体基板領域とが電
気的に接続されるのが防止され、容量素子の信頼性が確
保される。
【０３６４】請求項１０に係る発明に従えば、請求項２
ないし４のいずれかの装置において、第３導電層下にさ
らに半導体基板領域表面に絶縁ゲート型電界効果トラン
ジスタを構成しているため、この容量素子は、周辺回路
に用いられるＭＯＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）形成領域上部に形成することができ、
容量素子形成のための面積増大をもたらすことはない。
【０３６５】請求項１１に係る発明に従えば、請求項９
における膜厚の厚い絶縁膜はメモリセル分離のための素
子分離絶縁膜と同一材料および同一膜厚であり、したが
ってそのオーバエッチングによる短絡防止のための膜厚
の厚い絶縁膜はメモリセル製造プロセスと同一製造プロ
セスで形成することができる。
【０３６６】請求項１２に係る発明に従えば、請求項１
ないし１１のいずれかの容量素子が、信号入力ノードと
基準電圧入力ノードとに与えられる基準電圧との電圧差
において信号出力する電圧比較回路の両動作電源電圧印
加ノードの一方と基準電圧入力ノードとの間に容量素子
を接続しているため、この基準電圧を安定に保持するこ
とができ、比較回路の比較動作の信頼性が改善される。
【０３６７】請求項１３に係る発明に従えば、請求項１
ないし１１のいずれかの容量素子を、第１の電圧源の電
圧の１．５倍の昇圧電圧を生成する昇圧回路の出力ノー
ドとこの第１の電圧源ノードとの間に接続しているた
め、この昇圧電圧を安定に保持することができる。
【０３６８】請求項１４に係る発明に従えば、メモリセ
ルのビット線プリチャージのための中間電圧を発生する
プリチャージ電圧発生回路の出力ノードとこのプリチャ
ージ電圧発生回路の一方および他方動作電源電圧印加ノ
ードの一方の電源ノードの間に接続しているため、この
ビット線プリチャージ電圧を安定に保持することができ
る。
【０３６９】請求項１５に係る発明に従えば、請求項１
４の発明と同様、安定にビット線プリチャージ電圧を保
持することができる。
【０３７０】請求項１６に係る発明に従えば、外部電源
電圧を降圧する内部降圧回路を備える装置においても、
同様安定化容量を容易に実現することができる。
【０３７１】請求項１７に係る発明に従えば、請求項１
ないし１１のいずれかの容量素子を、外部電源電圧を降
圧して内部電源電圧を生成する内部降圧回路の出力ノー
ドと外部電源電圧入力ノードの間に接続しているため、
内部電源電圧を安定に保持するができる。
【０３７２】請求項１８に係る発明に従えば、請求項１
ないし１１のいずれかの容量素子が、電圧差が動作電源
電圧の実質的に１／２の電圧が印加されるノード間に接
続されるため、その耐圧特性が損なわれることなく面積
効率に優れた安定化容量素子を実現することができる。
【０３７３】請求項１９に係る発明に従えば、互いに分
離して配置される第１の導電層を所定形状に形成し、そ
れらの第１の導電層を共通に厚い絶縁膜を介して半導体
基板領域上に形成される第３の導電層と電気的に接続し
かつこれらの複数の第１の導電層を絶縁膜を介して第２
の導電層と対向して配置しているため、半導体基板領域
と第３の導電層の間の寄生容量を低減することができ、
周波数特性に優れた容量素子を実現することができる。
特にこの容量素子を電気的に直列に接続することによ
り、電源電圧レベルの耐圧特性を有する周波数特性に優
れた容量素子を実現することができる。
【０３７４】請求項２０に係る発明に従えば、請求項１
ないし１１のいずれかの容量素子が互いに直列に電気的
に接続されたため、電源電圧レベルの耐圧特性を有する
面積効率が優れた容量素子を実現することができる。
【０３７５】請求項２１に係る発明に従えば、請求項１
９の容量素子の第３導電層が、メモリセルアレイのビッ
ト線と同一配線層に形成される導電層で形成しているの
で、容量素子をメモリセルアレイ製造プロセスと同一製
造プロセスで形成することができる。
【０３７６】請求項２２に係る発明に従えば、この第３
導電層をメモリセルアレイのワード線と同一配線層で同
一材料で形成しているため、メモリセルアレイ製造プロ
セスと同一の製造プロセスで容量素子を実現することが
できる。
【０３７７】請求項２３に係る発明に従えば、請求項２
０−２２の容量素子は第１、第２の電圧源間に接続され
ており、面積効率のすぐれた安定化容量が得られる。
【０３７８】請求項２４に係る発明に従えば、請求項２
３の容量素子は内部降圧電圧を受けており、同様、この
場合でも面積効率のよい安定化容量が実現される。
【０３７９】請求項２５に係る発明に従えば、この請求
項２０の容量素子が２値レベルの間で変化する制御信号
を受けているため、その優れた周波数応答特性に従って
高速で制御信号に応じた変化を他方電極ノードに生じさ
せることができる。
【０３８０】請求項２６に係る発明に従えば、容量素子
他方電極ノードへは一定電圧が供給されたため、高速で
この一定電圧を制御信号に合わせて変化させることがで
き、この他方電極ノード電位を寄生容量の影響を受ける
ことなく正確に変化させることができる。
【０３８１】請求項２７に係る発明に従えば、請求項２
５の発明において、他方電極ノードに入力制御信号に対
応する信号が出力されるため、制御信号を直接に容量結
合に伝達することができる周波数特性に優れた容量素子
を実現することができる。
【０３８２】請求項２８に係る発明に従えば、請求項２
０の容量素子は、その両電極間に一定の異なる電圧が供
給されるため、安定化容量として利用することができ
る。
【０３８３】請求項２９に係る発明に従えば、センスア
ンプ活性化信号線に対する電源電圧および接地電圧を供
給するセンスアンプ電源線およびセンスアンプ接地線の
間にこの発明に従う容量素子を用いているため、一方の
ビット線から他方のビット線へ効率的に電荷を伝達する
ことができ、ビット線充放電時のリーク電流を大幅に低
減することができ、電源線および接地線におけるノイズ
の発生を抑制することができる。特に、この容量素子
は、電極ノードの寄生容量が小さいため、一方のビット
線から渡された電荷を他方のビット線へ伝達することが
できる。
【０３８４】請求項３０に係る発明に従えば、請求項５
の容量素子を直列に接続しているため、面積効率の優れ
た、耐圧特性が電源電圧レベルの容量素子を実現するこ
とができる。
【０３８５】請求項３１に係る発明に従えば、この直列
に接続される容量素子の一方のゲートキャパシタをＭＯ
Ｓキャパシタで構成しているため、このＭＯＳキャパシ
タにより容量値を大きくすることができ、より容量値の
大きな容量素子を実現することができる。
【０３８６】請求項３２に係る発明に従えば、請求項３
０の装置において、この直列に接続される容量素子両者
のゲートキャパシタをＭＯＳキャパシタとなるように形
成しているため、より容量値の大きな容量素子を実現す
ることができる。
【０３８７】請求項３３に係る発明に従えば、第１導電
層と第３導電層との接続部下部の半導体基板領域表面に
局所的厚い絶縁膜を形成しているため、第１導電層と第
３導電層の接続のためのエッチング工程において第３導
電層がオーバエッチングされて、この第１導電層が第３
導電層を突き抜けても、この第１導電層と半導体基板領
域とは電気的に分離されるため、短絡が生じず、容量素
子の信頼性が確保される。
【０３８８】請求項３４に係る発明に従えば、請求項７
の容量素子を２個直列に電気的に接続しているので、電
源電圧レベルの耐圧特性を有する面積効率の優れた容量
素子を実現することができる。
【０３８９】請求項３５に係る発明に従えば、請求項３
４の容量素子の一方の容量素子をゲートキャパシタをＭ
ＯＳキャパシタとして機能させているため、容量値を大
きくすることができ、より面積効率の優れた半導体容量
素子を実現することができる。
【０３９０】請求項３６に係る発明に従えば、この直列
に接続される容量素子のゲートキャパシタをＭＯＳキャ
パシタとして作用させているため、容量素子の容量値を
より大きくすることができ、面積効率がより改善され
る。
【０３９１】請求項３７に係る発明に従えば、請求項１
９の容量素子を２個直列に接続しているため、周波数応
答特性に優れた耐圧特性が電源電圧レベルの容量素子を
実現することができる。特に、第２導電層を電極ノード
として利用するように直列接続することにより、この電
極ノードの抵抗を小さくすることができ、高速で電荷の
吸収／放出を行なうことができ、周波数特性に優れた容
量素子を実現することができる。
【０３９２】請求項３８に係る発明に従えば、請求項１
９の容量素子を２個直接に電気的に接続し、その場合第
３導電層を両電極ノードとしているため、その電極の抵
抗を小さくすることができ高速で電荷の吸収／放出を行
なうことができ、応答特性の優れた容量素子を実現する
ことができる。
【０３９３】請求項３９に係る発明に従えば、請求項１
９の容量素子を２個直列に接続して１つの容量を実現し
ているため、周波数応答特性に優れた面積効率のよい容
量素子を実現することができる。
【０３９４】請求項４０に係る発明に従えば、請求項１
９の容量素子を２個直列に接続して１つの容量を実現し
ているため、面積効率に優れた周波数特性に優れた容量
素子を実現することができる。
【０３９５】請求項４１に係る発明に従えば、請求項１
９の容量素子を２個直列に接続して１つの容量素子を実
現し、かつこれらの個々の容量素子の低抵抗の導電層を
それぞれ電極として用いているため、電荷を高速で吸収
／放出することができ、面積効率のよい周波数特性の優
れた容量素子を実現することができる。
【０３９６】請求項４２に係る発明に従えば、請求項１
９の容量素子を２個直列に接続して１つの容量素子を実
現しているため、面積効率のよい周波数特性の優れた容
量素子を実現することができる。
【０３９７】請求項４３に係る発明に従えば、単位容量
素子の一方電極ノードを構成する導電層の第１および第
２の方向の辺の長さを最小設計寸法としているため、こ
れらの導電層の側面面積を増加させることができ、単位
面積あたりにおける単位容量素子の数を多く配置するこ
とができ、面積効率のすぐれた容量素子を実現すること
ができる。
【０３９８】請求項４４に係る発明に従えば、合成容量
素子の容量素子の接続ノードに、各容量素子の電極間電
圧がこの合成容量素子の電極間電圧の実質的に容量素子
の数の逆数倍以下となる電圧を印加するように構成して
いるため、この容量素子に含まれる単位容量素子に絶縁
不良が生じている場合においても、確実にこの絶縁不良
を補償して正常単位容量素子が絶縁破壊を生じるのを防
止することができ、信頼性の高い合成容量素子を実現す
ることができる。
【０３９９】請求項４５に係る発明に従えば、センスア
ンプ電源線および接地線間を結合する合成容量素子の容
量素子の接続ノードに、この合成容量素子を介して電荷
転送を行なえる期間以外一定の中間電圧を印加するよう
に構成しているため、この合成容量素子の容量素子の単
位容量素子の絶縁不良が生じている場合においても、こ
の絶縁不良を補償して、安定に合成容量素子を機能させ
ることができる。
【０４００】請求項４６に係る発明に従えば、第１およ
び第２のノード間に直列に接続される複数の容量素子の
容量素子間接続ノードに、これらの複数の容量素子の各
々の電極間電圧が、第１および第２のノードの電圧差の
容量素子の数の逆数倍以下となるようにこれらの接続ノ
ードに電圧を印加しているため、１つの容量素子におけ
る絶縁不良により、複数の容量素子がすべて絶縁破壊が
生じるのを防止することができ、複数の容量素子の信頼
性を補償することができる。また、１つの容量素子にお
いて絶縁不良が生じている場合においても、この絶縁不
良を補償して容量素子を用いることができ、歩留りを改
善することができる。
【０４０１】請求項４７に係る発明に従えば、第１およ
び第２のノードへは、互いに値の異なる一定電圧が印加
されており、これらの第１および第２のノードの電圧を
安定に確実に保持することができる。
【０４０２】請求項４８に係る発明に従えば、この電圧
印加手段として、第１および第２のノードの電圧の間の
電圧レベルの制御電圧を発生し、これらの制御電圧に従
って第１および第２のトランジスタ素子をプッシュプル
態様で動作させて接続ノードへ印加される電圧を発生す
るように構成しているため、第１および第２のトランジ
スタ素子が同時に導通することがなく、貫通電流を抑制
することができ、また制御電圧に従って第１および第２
のトランジスタ素子を駆動しており、電流は必要とされ
ないため、この制御電圧発生部の消費電流を低減するこ
とができる。
【０４０３】請求項４９に係る発明に従えば、第１およ
び第２のトランジスタ素子は、ｎチャネルおよびｐチャ
ネルＭＯＳトランジスタで構成し、第１および第２の制
御電圧の差を、これらのＭＯＳトランジスタのしきい値
電圧の絶対値の和にほぼ等しくするように構成している
ため、これらのＭＯＳトランジスタをプッシュプル態様
で確実に動作させることができ、かつ制御電圧かつこの
出力電圧を、第１および第２のトランジスタ素子のゲー
トに与えられる制御電圧のほぼ中間電圧レベルに保持す
ることができる。
【０４０４】請求項５０に係る発明に従えば、動作タイ
ミング信号に従って容量素子が結合される第１および第
２のノードがフローティング状態とされたとき、この中
間電圧発生回路からの電圧印加を禁止するように構成し
ていたため、これら複数の容量素子を、確実に結合容量
として機能させることができ、第１および第２のノード
間で確実に電荷転送を行なわせることができる。
【０４０５】請求項５１に係る発明に従えば、この複数
の容量素子を、センスアンプ電源線およびセンスアンプ
接地線の間に接続し、センスアンプの活性化時において
は、この複数の容量素子を介してセンスアンプ電源線お
よびセンスアンプ接地線の間で電荷転送を行なわせるこ
とができ、一方のビット線から他方のビット線へこのセ
ンスアンプを介して電荷を転送することができ、センス
アンプ動作時におけるピーク電流を低減することができ
る。
【０４０６】請求項５２に係る発明に従えば、このセン
スアンプのセンス動作完了時およびスタンバイ状態時に
おいては、その電圧発生回路の接続ノードへの電圧印加
禁止を解除するように構成しており、これら複数の容量
素子の電極間電圧とそれぞれ所定の電圧レベルに保持す
ることができ、リーク電流などの影響を生じることなく
確実にこれらの電極間電圧を一定に保持して、複数の容
量素子を安定に動作させることができる。また、リーク
電流などが生じても、容量素子の接続ノード電位は一定
電位レベルに保持されており、確実に、所望の電気的特
性をもって電荷を転送することができる。
【図面の簡単な説明】
【図１】 この発明が適用されるＤＲＡＭのメモリセル
の構成を示す図である。
【図２】 ＤＲＡＭのゲートキャパシタとメモリセルキ
ャパシタの単位面積あたりの容量との関係を示す図であ
る。
【図３】 この発明に従う半導体装置の構成の一例を示
す図である。
【図４】 図３に示す半導体装置の変更例の構成を示す
図である。
【図５】 （Ａ）はこの発明に従う半導体装置の他の構
成を示し、（Ｂ）はその動作波形を示す図である。
【図６】 （Ａ）はこの発明が適用されるさらに他の構
成を示し、（Ｂ）はその動作を示す波形図である。
【図７】 この発明に従う半導体装置のさらに他の構成
を示す図である。
【図８】 この発明が適用されるＤＲＡＭのメモリセル
の断面構造を概略的に示す図である。
【図９】 この発明の実施の形態１の容量素子の断面構
造および平面レイアウトを示す図である。
【図１０】 （Ａ）はこの発明の実施の形態１の容量素
子の単位容量素子の電気的等価回路を示し、（Ｂ）はこ
の発明に従う容量素子の電気的等価回路を示す図であ
る。
【図１１】 この発明の実施の形態１の第１の変更例お
よびその単位容量素子の電気的等価回路を示す図であ
る。
【図１２】 この発明の実施の形態１の第２の変更例の
構成を示す図である。
【図１３】 この発明の実施の形態１の第３の変更例の
構成を概略的に示す図である。
【図１４】 この発明の実施の形態１の第４の変更例の
構成を概略的に示す図である。
【図１５】 この発明の実施の形態１の第５の変更例の
構成を概略的に示す図である。
【図１６】 この発明の実施の形態１の第６の変更例の
構成を概略的に示す図である。
【図１７】 この発明の実施の形態１の第７の変更例の
構成の電気的等価回路を示す図である。
【図１８】 この発明の実施の形態１の容量素子の平面
配置を示す図である。
【図１９】 この発明の実施の形態１の容量素子の他の
平面レイアウトを示す図である。
【図２０】 この発明の実施の形態２の容量素子の断面
構造および電気的等価回路を示す図である。
【図２１】 この発明の実施の形態２の第１の変更例の
概略断面構造および電気的等価回路を示す図である。
【図２２】 この発明の実施の形態２の第２の変更例の
概略断面構造および電気的等価回路を示す図である。
【図２３】 この発明の実施の形態２の第３の変更例の
概略断面構造および電気的等価回路を示す図である。
【図２４】 この発明の実施の形態２の第４の変更例の
概略断面構造および電気的等価回路を示す図である。
【図２５】 この発明の実施の形態２の第５の変更例の
概略断面構造および電気的等価回路を示す図である。
【図２６】 この発明の実施の形態２の第７の変更例の
概略断面構造を示す図である。
【図２７】 この発明の実施の形態３の容量素子の概略
断面構造および電気的等価回路を示す図である。
【図２８】 この発明の実施の形態３の第１の変更例の
概略断面構造および電気的等価回路を示す図である。
【図２９】 この発明の実施の形態３の第２の変更例の
概略断面構造および電気的等価回路を示す図である。
【図３０】 この発明の実施の形態３の第３の変更例の
概略断面構造および電気的等価回路を示す図である。
【図３１】 この発明の実施の形態３の第４の変更例の
概略断面構造および電気的等価回路を示す図である。
【図３２】 この発明の実施の形態３の第５の変更例の
概略断面構造および電気的等価回路を示す図である。
【図３３】 この発明の実施の形態３の第７の変更例の
概略断面構造を示す図である。
【図３４】 この発明の実施の形態４の容量素子の概略
断面構造および電気的等価回路を示す図である。
【図３５】 この発明の実施の形態４の第１の変更例の
概略断面構造および電気的等価回路を示す図である。
【図３６】 この発明の実施の形態４の第２の変更例の
概略断面構造および電気的等価回路を示す図である。
【図３７】 この発明の実施の形態４の第５の変更例の
概略断面構造および電気的等価回路を示す図である。
【図３８】 この発明の実施の形態４の第６の変更例の
概略断面構造および電気的等価回路を示す図である。
【図３９】 この発明の実施の形態４の第７の変更例の
概略断面構造および電気的等価回路を示す図である。
【図４０】 この発明の実施の形態４の容量素子を備え
る半導体装置の概略構成およびその動作波形を示す図で
ある。
【図４１】 この発明の実施の形態４の容量素子を備え
る半導体装置の他の構成およびその動作波形を示す図で
ある。
【図４２】 この発明の実施の形態４の容量素子を備え
る半導体装置のさらに他の構成およびその動作波形を示
す図である。
【図４３】 この発明の実施の形態４の容量素子を備え
る半導体装置のさらに他の構成およびその動作波形を示
す図である。
【図４４】 この発明の実施の形態４の容量素子を備え
る半導体装置のさらに他の構成を示す図である。
【図４５】 図４４に示す半導体装置の動作を示す信号
波形図である。
【図４６】 この発明の実施の形態１ないし３の容量素
子の単位面積あたりの容量とＤＲＡＭの記憶容量との関
係を示す図である。
【図４７】 この発明の実施の形態５に従う容量素子の
平面レイアウト、断面構造および電気的等価回路を示す
図である。
【図４８】 この発明の実施の形態５の半導体装置の他
の構成を示す図である。
【図４９】 この発明の実施の形態５の半導体装置のさ
らに他の構成を示す図である。
【図５０】 この発明の実施の形態５の半導体装置のさ
らに他の構成を示す図である。
【図５１】 この発明の実施の形態５の変更例の構成を
示す図である。
【図５２】 この発明の実施の形態５の変更例の構成を
概略的に示す図である。
【図５３】 この発明の実施の形態５のさらに他の変更
例の構成を概略的に示す図である。
【図５４】 この発明の実施の形態６の容量素子と一方
電極ノードおよびＤＲＡＭメモリセルキャパシタのスト
レージノードのレイアウトおよびこの発明の実施の形態
６の効果を説明するための図である。
【図５５】 この発明の実施の形態７に従う容量素子の
構成を概略的に示す図である。
【図５６】 図５５に示す中間電圧印加回路の変更例の
構成を示す図である。
【図５７】 図５５に示す中間電圧印加回路のさらに他
の構成を示す図である。
【図５８】 （Ａ）および（Ｂ）は、図５７に示す制御
電圧発生回路の内部構成を示す図である。
【図５９】 図５７に示す制御電圧発生回路の変更例の
構成を示す図である。
【図６０】 この発明の実施の形態７の変更例の構成を
示す図である。
【図６１】 この発明の実施の形態７に従う半導体装置
のさらに他の構成を概略的に示す図である。
【図６２】 図６１に示す中間電圧印加回路の変更例の
構成を示す図である。
【図６３】 図６１に示す中間電圧印加回路のさらに他
の変更例の構成を示す図である。
【符号の説明】
ＭＣ メモリセル、ＭＴ アクセストランジスタ、ＭＳ
メモリセルキャパシタ、ＢＬ ビット線、ＷＬ ワー
ド線、Ｎａ 信号入力ノード、Ｎｂ 基準電圧入力ノー
ド、ＣＳＴ 容量素子、ＶＰＣ ＶＰＰ発生回路、ＲＸ
Ｄ φＷ発生回路、 ＲＤ ロウデコード回路、ＷＤ
ワード線ドライブ回路、ＣＶＧ 制御電圧発生回路、Ｍ
ＶＧ 中間電圧発生回路、ＰＥ プリチャージ／イコラ
イズ回路、ＳＡ センスアンプ、１ 半導体基板領域、
２ａ〜２ｊ 不純物領域、３ａ〜３ｄ ワード線、３ｅ
〜３ｊ ワード線相当導電層、６ａ，６ｂ ストレージ
ノード、６ｅ，６ｄ ストレージ相当の第１導電層、８
ａ〜８ｅ フィールド絶縁膜、９ セルプレート、９ａ
セルプレート相当の第２導電層、３ｎ ワード線相当
導電層、１０，１０ａ，１０ｂａ Ｎウェル、３０ａ〜
３０ｆ ワード線相当導電層、５０ａ〜５０ｆ ビット
線相当導電層、６ａ１〜６ａｎ 第１導電層、２５ａ
ビット線相当導電層、１３ａ ワード線相当導電層、２
ｇａ，２ｇｂ，２ｇｃ 不純物領域、８０ａ Ｎウェ
ル、１０ａｂ Ｐウェル、８０ａａ〜８０ａｃ フィー
ルド絶縁膜、６ｂ１〜６ｂｎ 第１導電層、１３ｂ ワ
ード線相当導電層、９ｂ セルプレート相当導電層（第
２導電層）、２５ｂ ビット線相当導電層、２０ｂａ，
２０ｂｂ，２０ａ 不純物領域、１０ｂａ Ｎウェル、
２０ａｂ，２０ａａ 不純物領域、８０ｂａ〜８０ｂｃ
フィールド絶縁膜、８１フィールド絶縁膜、８３ ワ
ード線相当導電層、２９ 絶縁膜、２５ ビット線相当
導電層、Ｑａｂ セルプレート相当導電層、Ｃ 容量素
子、ＱＰ１〜ＱＰ３ ｐチャネルＭＯＳトランジスタ、
ＱＮ１〜ＱＮ３ ｎチャネルＭＯＳトランジスタ、ＳＰ
Ｅ センスアンプ用プリチャージ／イコライズ回路、２
００ａ，２００ｂ ＭＯＳトランジスタ形成領域、２０
６ 第１導電層、２０９ セルプレート相当第２導電
層、２１３ ワード線相当電極配線層、２２５ａ ビッ
ト線相当導電層、２６０ 電源配線層、２７０ 接地
線、２９０ フィールド絶縁膜上容量素子形成領域、３
００ 半導体基板領域、３１０ Ｎウェル、３１２，３
１４，３１６，３１８，３２０ 不純物領域、２５０，
２５０ａ，２５０ｂ，２５０ｃ 低抵抗電極配線層、Ｎ
Ｑａ，ＮＱｂ ｎチャネルＭＯＳトランジスタ、３５０
メモリ回路、３６０ 降圧回路、３８０ａ，３８０ｂ
不純物領域、３９０，３９２ａ，３９２ｂ 低抵抗電
極配線層、４１６ 第１導電層、５００ 中間電圧印加
回路、５００ａ 出力ノード、５０１ 接続ノード、５
１０ 制御電圧発生回路、ＴＮａ，ＴＰａ ＭＯＳトラ
ンジスタ、Ｚａ〜Ｚｆ，ＺＦ１〜ＺＦ７ 高抵抗抵抗性
素子、ＰＦ１〜ＰＦ４，ＮＦ１〜ＮＦ４ ＭＯＳトラン
ジスタ、６５０ 制御電圧発生回路、６５０ａ〜６５０
ｆ ＭＯＳトランジスタ、６５０ｘ，６５０ｙ 出力ノ
ード。

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 一方電極ノードと他方電極ノードとを有
    する容量素子を備える半導体装置であって、 前記容量素子は、 前記一方電極ノードに電気的に接続される第１導電型の
    半導体基板領域表面に互いに間をおいて配置される複数
    の第１導電型の第１の不純物領域、 前記第１の不純物領域に電気的に接続されかつ前記半導
    体基板領域表面上に所定形状に形成されかつさらに互い
    に物理的に分離して配置される複数の第１の導電層、お
    よび前記複数の第１の導電層と絶縁膜を介して対向して
    配置されかつ前記他方電極ノードに電気的に接続される
    第２の導電層を備える、半導体装置。
  2. 【請求項２】 一方電極ノードと他方電極ノードとを有
    する容量素子を備える半導体装置であって、 前記容量素子は、 半導体基板領域表面上に各々が所定形状に形成されかつ
    互いに間をおいて物理的に分離して配置される複数の第
    １の導電層、 前記複数の第１の導電層上に絶縁膜を介して前記第１の
    導電層と対向して配置されかつ前記一方電極ノードに電
    気的に接続される第２の導電層、および前記複数の第１
    の導電層と前記半導体基板領域との間に形成されかつ前
    記複数の第１の導電層に共通に電気的に接続されかつ前
    記他方電極ノードに電気的に接続される第３の導電層を
    備える、半導体装置。
  3. 【請求項３】 前記半導体装置は、前記容量素子の形成
    領域と別の領域に形成される行列状に配置される複数の
    メモリセルを含み、 前記複数のメモリセルの各々は、前記第１導電層と同一
    配線層に形成されかつ前記第１導電層と同一材料で形成
    される、情報電荷を格納するためのストレージノード電
    極と、前記第２導電層と同一配線層に形成されかつ前記
    第２導電層と同一材料で形成されかつさらに予め定めら
    れた一定電位を受けるセルプレート電極とを有するメモ
    リセルキャパシタを含む、請求項１または２記載の半導
    体装置。
  4. 【請求項４】 前記半導体装置は、前記容量素子の形成
    領域と別の領域に形成される行列状に配置される複数の
    メモリセルを含み、 前記複数のメモリセルの各々は、（ｉ）前記第１導電層
    と同一配線層に形成されかつ前記第１導電層と同一材料
    で形成される、情報電荷を格納するためのストレージノ
    ード電極と、（ii）前記第２導電層と同一配線層に形成
    されかつ前記第２導電層と同一材料で形成されかつさら
    に予め定められた一定電位を受けるセルプレート電極と
    を有するメモリセルキャパシタを含み、さらに前記メモ
    リセル列に対応して配置され、前記第３導電層と同一配
    線層に前記第３の導電層と同一材料で形成されるビット
    線としての導電層を備え、前記ビット線には、対応のメ
    モリセル列のメモリセルが接続される、請求項２記載の
    半導体装置。
  5. 【請求項５】 前記半導体装置は、前記容量素子の形成
    領域と別の領域に形成される行列状に配置される複数の
    メモリセルを含み、前記複数のメモリセルの各々は、
    （ｉ）前記第１導電層と同一配線層に形成されかつ前記
    第１導電層と同一材料で形成される、情報電荷を格納す
    るためのストレージノード電極と、（ii）前記第２導電
    層と同一配線層に形成されかつ前記第２導電層と同一材
    料で形成されかつさらに予め定められた一定電位を受け
    るセルプレート電極とを有するメモリセルキャパシタを
    含み、さらに前記メモリセル行に対応して配置され、前
    記第３導電層と同一配線層に形成されかつ前記第３の導
    電層と同一材料で形成されるワード線としての導電層を
    備え、前記ワード線には、対応の行のメモリセルが接続
    される、請求項２記載の半導体装置。
  6. 【請求項６】 前記第３導電層は低抵抗の高融点金属層
    を含む、請求項２ないし５のいずれかに記載の半導体装
    置。
  7. 【請求項７】 前記第３導電層と前記半導体基板領域と
    の間に前記第３導電層と対向して配置されかつ前記一方
    電極ノードに電気的に接続される第４の導電層をさらに
    備える、請求項４記載の半導体装置。
  8. 【請求項８】 前記メモリセルは、前記第４導電層と同
    一配線層に形成されかつ前記第４の導電層と同一材料で
    形成される導電層をゲート電極とする絶縁ゲート型電界
    効果トランジスタと、前記メモリセルキャパシタとを有
    する１トランジスタ／１キャパシタ型メモリセルであ
    る、請求項７記載の半導体装置。
  9. 【請求項９】 前記半導体基板領域の前記第３導電層と
    前記第１導電層との接続部に対応する表面領域に局所的
    に形成される膜厚の厚い絶縁膜をさらに備える、請求項
    ５記載の半導体装置。
  10. 【請求項１０】 前記第３導電層下の前記半導体基板領
    域表面に形成される絶縁ゲート型電界効果トランジスタ
    をさらに備え、前記絶縁ゲート型電界効果トランジスタ
    は前記第３導電層下に形成されるゲート電極層を有す
    る、請求項２ないし４のいずれかに記載の半導体装置。
  11. 【請求項１１】 前記膜厚の厚い絶縁膜は、前記メモリ
    セルの分離のために用いられる素子分離絶縁膜と同一材
    料および同一膜厚を有する、請求項９記載の半導体装
    置。
  12. 【請求項１２】 信号入力ノードと基準電圧入力ノード
    とを有し、かつ第１の電圧源ノード上の電圧と第２の電
    圧源ノード上の電圧とを両動作電源電圧として動作し、
    前記信号入力ノードに与えられた入力信号と前記基準電
    圧入力ノードに与えられる基準電圧との電圧差に応じた
    信号を出力する電圧比較回路をさらに備え、 前記容量素子は前記基準電圧入力ノードと前記第１およ
    び第２の電圧源ノードの一方との間に接続される、請求
    項１ないし１１のいずれかに記載の半導体装置。
  13. 【請求項１３】 第１の電圧源ノード上の電圧と第２の
    電圧源ノード上の電圧とを両動作電源電圧として動作
    し、前記第１の電圧源ノードからの電圧を昇圧して実質
    的に前記第１の電圧源ノードの電圧の１．５倍の昇圧電
    圧を生成する昇圧電圧発生回路をさらに備え、 前記容量素子は、前記昇圧電圧発生回路の前記昇圧電圧
    を出力するノードと前記第１の電圧源ノードとの間に接
    続される、請求項１ないし１１のいずれかに記載の半導
    体装置。
  14. 【請求項１４】 前記メモリセルの列各々に対応して設
    けられ、各々に対応の列のメモリセルが接続される複数
    のビット線と、 第１の電圧源ノードの電圧と第２の電圧源ノードの電圧
    を両動作電源電圧として動作し、前記第１の電圧源の電
    圧と前記第２の電圧源の電圧の差の実質的に１／２の電
    圧レベルの中間電圧を生成する中間電圧発生回路をさら
    に備え、前記中間電圧はスタンバイ状態時前記ビット線
    へ印加され、 前記容量素子は、前記中間電圧発生回路の前記中間電圧
    を出力するノードと前記第１および第２の電圧源ノード
    の一方との間に接続される、請求項３、５、９および１
    １のいずれかに記載の半導体装置。
  15. 【請求項１５】 第１の電圧源ノードの電圧と第２の電
    圧源ノードの電圧を両動作電源電圧として動作し、前記
    第１の電圧源の電圧と前記第２の電圧源の電圧の差の実
    質的に１／２の電圧レベルの中間電圧を生成して、スタ
    ンバイ状態時前記ビット線としての導電層へ伝達するた
    めの中間電圧発生回路をさらに含み、 前記容量素子は前記中間電圧発生回路の前記中間電圧を
    出力するノードと前記第１および第２の電圧源ノードの
    一方との間に接続される、請求項４、６ないし８および
    １０のいずれかに記載の半導体装置。
  16. 【請求項１６】 外部からの電源電圧を降圧し、該降圧
    した電源電圧を前記第１の電圧源ノードへ伝達する内部
    降圧回路をさらに備える、請求項１２ないし１５のいず
    れかに記載の半導体装置。
  17. 【請求項１７】 外部からの第１の電源電圧を受ける第
    １の電源ノードと第２の電源電圧を受ける第２の電源ノ
    ードとの間に結合されかつ前記第１および第２の電源電
    圧を動作電源電圧として動作して前記第１の電源電圧を
    降圧して前記第１の電源電圧と前記第２の電源電圧の差
    の実質的に２／３の内部電源電圧を生成して内部回路へ
    一方動作電源電圧として供給する内部降圧回路をさらに
    含み、前記容量素子は、前記内部降圧回路の前記内部電
    源電圧の出力するノードと前記第１の電源ノードとの間
    に接続される、請求項１ないし１１のいずれかに記載の
    半導体装置。
  18. 【請求項１８】 前記一方電極ノードと前記他方電極ノ
    ードとの間には、前記半導体装置の動作電源電圧の実質
    的に１／２の電圧が印加される、請求項１ないし１１の
    いずれかに記載の半導体装置。
  19. 【請求項１９】 半導体基板領域表面上に所定形状に形
    成され、かつ互いに物理的に分離して配置される複数の
    第１の導電層と、 前記第１の導電層と絶縁膜を介して対向して配置される
    第２の導電層と、 前記第１の導電層下に前記複数の第１の導電層に共通に
    形成されかつ前記複数の第１の導電層に共通に電気的に
    接続される第３の導電層と、 前記第３の導電層と前記半導体基板領域との間に前記第
    ３導電層と対向して形成される厚い絶縁膜を備える、半
    導体装置。
  20. 【請求項２０】 請求項１ないし１１および１９のいず
    れかに記載の容量素子が少なくとも２個電気的に直列に
    接続されて構成される合成容量素子を備える、半導体装
    置。
  21. 【請求項２１】 前記容量素子の形成領域と別の領域に
    形成される行列状に配置される複数のメモリセルを含
    み、前記複数のメモリセルの各々は、前記第１導電層と
    同一配線層に形成されかつ前記第１導電層と同一材料で
    形成される情報電荷を格納するためのストレージノード
    電極と、前記第２導電層と同一配線層に形成されかつ前
    記第２導電層と同一材料で形成されかつさらに予め定め
    られた一定電位を受けるセルプレート電極とを有するメ
    モリセルキャパシタを含み、さらに前記メモリセル列に
    対応して配置され、前記第３導電層と同一配線層に前記
    第３の導電層と同一材料で形成されるビット線としての
    導電層を備える、請求項１９記載の半導体装置。
  22. 【請求項２２】 前記容量素子の形成領域と別の領域に
    形成される行列状に配置される複数のメモリセルをさら
    に含み、前記複数のメモリセルの各々は、前記第１導電
    層と同一配線層に形成されかつ前記第１導電層と同一材
    料で形成される、情報電荷を格納するためのストレージ
    ノード電極と、前記第２導電層と同一配線層に形成され
    かつ前記第２導電層と同一材料で形成されかつ予め定め
    られた一定電位を受けるセルプレート電極とを有するメ
    モリセルキャパシタを含み、さらに、 前記メモリセル行に対応して配置され、前記第３導電層
    と同一配線層に前記第３の導電層と同一材料で形成され
    るワード線としての導電層を備える、請求項１９記載の
    半導体装置。
  23. 【請求項２３】 前記合成容量素子の一方および他方電
    極ノードは、前記半導体装置の第１および第２の電圧源
    からの電圧をそれぞれ受ける、請求項２０ないし２２の
    いずれかに記載の半導体装置。
  24. 【請求項２４】 前記第１の電圧源ノードは外部からの
    電源電圧を降圧した電圧を内部電源電圧として受ける、
    請求項２３記載の半導体装置。
  25. 【請求項２５】 前記一方電極ノードは２値レベルの間
    で変化する制御信号を受ける、請求項２０記載の半導体
    装置。
  26. 【請求項２６】 前記他方電極ノードは一定電圧を受け
    る、請求項２５記載の半導体装置。
  27. 【請求項２７】 前記他方電極ノードは前記制御信号に
    対応する信号を出力するノードに接続される、請求項２
    ５記載の半導体装置。
  28. 【請求項２８】 前記一方および他方電極ノードはそれ
    ぞれ互いに異なる一定の電圧を受ける、請求項２０記載
    の半導体装置。
  29. 【請求項２９】 行列状に配列される複数のメモリセ
    ル、 前記メモリセル列各々に対応して配置され、各々に対応
    の列のメモリセルが接続される複数のビット線対、 前記複数のビット線対各々に設けられ、第１および第２
    の信号線を介して与えれる第１および第２の活性化信号
    に応答して活性化され、対応のビット線対の電位を差動
    的に増幅する複数のセンスアンプ、 第１の電源ノードと前記合成容量素子の一方電極の間に
    設けられる第１のスイッチングトランジスタ、 第２の電源ノードと前記合成容量素子の他方電極の間に
    設けられる第２のスイッチングトランジスタ、 前記第１および第２のスイッチングトランジスタの導通
    ／非導通を制御する信号を発生する第１の制御信号発生
    手段、 前記合成容量素子の前記一方電極ノードと前記第１の信
    号線との間に設けられる第３のスイッチングトランジス
    タ、 前記合成容量素子の前記他方電極ノードと前記第２の信
    号線との間に設けられる第４のスイッチングトランジス
    タ、および前記第３および第４のスイッチングトランジ
    スタの導通／非導通を制御する信号を発生する第２の制
    御信号発生手段をさらに備える、請求項２０記載の半導
    体装置。
  30. 【請求項３０】 請求項５の容量素子を電気的に直列に
    ２個接続して構成される合成容量素子を含む半導体装置
    であって、 前記合成容量素子は、 前記２個の容量素子の第１および第２の容量素子の第２
    導電層を相互接続し、 前記第２の容量素子の前記半導体基板領域と前記第１の
    容量素子の第３の導電層とを一方電極とし、かつ前記第
    １の容量素子の前記半導体基板領域と前記第２の容量素
    子の前記第３の導電層とを他方電極とすることにより構
    成される、半導体装置。
  31. 【請求項３１】 前記半導体基板領域は第１導電型であ
    り、前記第２の容量素子の前記半導体基板領域に形成さ
    れかつ前記一方電極に電気的に接続される第２導電型の
    不純物領域と、 前記第２の容量素子の前記半導体基板領域に形成され、
    前記一方電極に電気的に接続される第１導電型の不純物
    領域を更に含み、 前記第１の容量素子の前記半導体基板領域は前記第１導
    電型の不純物領域を介してのみ前記他方電極に電気的に
    接続される、請求項３０記載の半導体装置。
  32. 【請求項３２】 前記半導体基板領域は第１導電型であ
    り、 前記第２の容量素子の前記半導体基板領域に形成されか
    つ前記一方電極と電気的に接続される第２導電型不純物
    領域と、 前記第２容量素子の前記半導体基板領域に形成されかつ
    前記一方電極に電気的に接続される第１導電型の不純物
    領域と、 前記第１容量素子の前記半導体基板領域に形成されかつ
    前記他方電極に電気的に接続される第２導電型の不純物
    領域と、 前記第１容量素子の前記半導体基板領域に形成されかつ
    前記他方電極に電気的に接続される第１導電型の不純物
    領域をさらに備える、請求項３０記載の半導体装置。
  33. 【請求項３３】 前記第１導電層と前記第３導電層の接
    続部下の前記半導体基板領域表面に局所的に形成される
    厚い絶縁膜をさらに備える、請求項３０記載の半導体装
    置。
  34. 【請求項３４】 請求項７の容量素子を電気的に直列に
    ２個接続して構成される合成容量素子を含む半導体装置
    であって、 前記合成容量素子は、 前記２個の容量素子の第１および第２の容量素子の第２
    導電層を相互接続し、 前記第２の容量素子の前記半導体基板領域および前記第
    ３の導電層とを一方電極とし、かつ前記第４導電層を他
    方電極に接続し、 前記第１の容量素子の前記半導体基板領域および前記第
    ３の導電層とを他方電極とし、かつ前記第４導電層を一
    方電極とすることにより構成される、半導体装置。
  35. 【請求項３５】 前記半導体基板領域は第１導電型であ
    り、 前記第２の容量素子の前記半導体基板領域に形成されか
    つ前記一方電極に電気的に接続される第２導電型不純物
    領域と、 前記第２の容量素子の前記半導体基板領域に形成され、
    前記一方電極に電気的に接続される第１導電型不純物領
    域と、 前記第１の容量素子の前記半導体基板領域に形成され、
    前記第１の容量素子の前記半導体基板領域を前記他方電
    極に電気的に接続する第１導電型の不純物領域をさらに
    備える、請求項３４記載の半導体装置。
  36. 【請求項３６】 前記半導体基板領域は第１導電型であ
    り、 前記第２の容量素子の前記半導体基板領域に形成されか
    つ前記一方電極に電気的に接続される第２導電型不純物
    領域と、 前記第２の容量素子の前記半導体基板領域に形成され、
    前記一方電極に電気的に接続される第１導電型不純物領
    域と、 前記第１の容量素子の前記半導体基板領域に形成され、
    前記他方電極に電気的に接続される第２導電型の不純物
    領域と、 前記第１の容量素子の前記半導体基板領域に形成され、
    かつ前記他方電極に電気的に接続される第１導電型の不
    純物領域とをさらに備える、請求項３４記載の半導体装
    置。
  37. 【請求項３７】 請求項１９の容量素子を２個直列に電
    気的に接続して構成される合成容量素子を備える半導体
    装置であって、 前記直列に接続される容量素子の第１および第２の容量
    素子それぞれの第３の導電層を同一の導電層として相互
    接続し、かつそれぞれの第２の導電層を一方および他方
    電極に電気的に接続することにより、前記合成容量素子
    を構成する、半導体装置。
  38. 【請求項３８】 請求項１９の容量素子を２個直列に電
    気的に接続して構成される合成容量素子を備える半導体
    装置であって、 前記合成容量素子は、 前記２個の直列に接続される容量素子の第１および第２
    の容量素子の各前記第２導電層を相互接続し、 かつ前記第１および第２の容量素子の前記第３の導電層
    をそれぞれ一方および他方電極に電気的に接続すること
    により構成される、半導体装置。
  39. 【請求項３９】 請求項１９の容量素子を２個直列に電
    気的に接続して構成される合成容量素子を備える半導体
    装置であって、 前記合成容量素子は、 前記２個の直列に接続される容量素子の第１の容量素子
    の前記第２の導電層を前記２個の容量素子の第２の容量
    素子の前記第３の導電層に電気的に接続し、 前記第１の容量素子の前記第３の導電層を一方電極に電
    気的に接続し、かつ前記第２の容量素子の前記第２の導
    電層を他方電極に電気的に接続することにより構成され
    る、半導体装置。
  40. 【請求項４０】 請求項１９の容量素子を２個直列に電
    気的に接続することにより構成される合成容量素子を備
    える半導体装置であって、 前記合成容量素子は、 前記２個の直列に電気的に接続される容量素子の第１お
    よび第２の容量素子の前記第３の導電層を同一導電層と
    してそれぞれ相互接続し、 前記第１および第２の容量素子のそれぞれの前記第２の
    導電層をそれぞれ一方および他方電極に電気的に接続す
    ることにより構成される、半導体装置。
  41. 【請求項４１】 請求項１９の容量素子を２個直列に電
    気的に接続することにより構成される合成容量素子を備
    える半導体装置であって、 前記合成容量素子は、 前記２個の直列に接続される容量素子の第１および第２
    の容量素子の前記第２の導電層を同一の導電層で構成し
    て相互接続し、 前記第１および第２の容量素子の前記第３の導電層をそ
    れぞれ一方および他方電極に電気的に接続することによ
    り構成される、半導体装置。
  42. 【請求項４２】 請求項１９の容量素子を２個直列に電
    気的に接続することにより構成される合成容量素子を備
    える半導体装置であって、 前記合成容量素子は、 前記２個の容量素子の第１の容量素子の前記第３の導電
    層を一方電極に電気的に接続し、 前記２個の容量素子の第２の容量素子の前記第２の導電
    層を他方電極に電気的に接続し、 前記第１の容量素子の前記第２の導電層と前記第２の容
    量素子の前記第３の導電層とを電気的に相互接続するこ
    とにより構成される、半導体装置。
  43. 【請求項４３】 前記第２の導電層は平面レイアウトに
    おいて一方方向の第１辺と前記一方方向と直交する他方
    方向の第２辺とを有し、前記第１辺と前記第２辺の長さ
    は実質的に等しく、かつ前記１辺および他辺は実質的に
    前記半導体装置の設計規則の最小寸法の長さを有する、
    請求項１ないし４２のいずれかに記載の半導体装置。
  44. 【請求項４４】 前記合成容量素子の容量素子間の接続
    ノードに、各容量素子の電極間電圧差が、前記合成容量
    素子の電極間電圧の実質的に、前記容量素子の数の逆数
    倍以下となる電圧を印加する中間電圧印加手段をさらに
    備える、請求項２０、２１ないし２４、２８、３０ない
    し４３のいずれかに記載の半導体装置。
  45. 【請求項４５】 前記合成容量素子の容量素子間の接続
    ノードへ、前記第１電源ノードの電圧と前記第２電源ノ
    ードの電圧の差の前記容量素子の数の逆数倍の以下の電
    圧が各前記容量素子の電極間に印加されるように電圧を
    印加する中間電圧印加手段、 前記第２制御信号発生手段の出力する制御信号を遅延す
    る遅延手段、 前記第１制御信号発生手段の発生する制御信号による前
    記第１および第２のスイッチング素子の非導通から前記
    遅延手段からの遅延制御信号の活性化までの間前記中間
    電圧印加手段の電圧印加を停止する手段をさらに備え、 前記遅延手段の遅延制御信号の活性化は前記第２制御信
    号発生手段の制御信号による前記第３および第４のスイ
    ッチングトランジスタの導通に対応する、請求項２９記
    載の半導体装置。
  46. 【請求項４６】 第１のノードと第２のノードとの間に
    直列に接続される複数の容量素子、および前記複数の容
    量素子の容量素子間の接続ノードに、各前記容量素子の
    電極間電圧が前記第１および第２のノードの電圧差の前
    記複数の容量素子の逆数倍以下となるように、前記第１
    および第２のノードの電圧の間の中間電圧を印加する手
    段を備える、半導体装置。
  47. 【請求項４７】 前記第１および第２のノードへは、互
    いに値の異なる一定の電圧が印加される、請求項４６記
    載の半導体装置。
  48. 【請求項４８】 前記電圧印加手段は、各接続ノードに
    対応して設けられる電圧印加回路を含み、 前記電圧印加回路は、 前記第１および第２のノード間の電圧の間の電圧レベル
    の第１および第２の制御電圧を発生する手段と、 前記第１および第２の制御電圧と出力ノードの電圧の差
    に従ってプッシュ・プル態様で動作する第１および第２
    のトランジスタ素子とを含み、前記出力ノードが対応の
    接続ノードに接続される、請求項４６または４７記載の
    半導体装置。
  49. 【請求項４９】 前記第１および第２のトランジスタ素
    子は、絶対値がＶｔｈｎおよびＶｔｈｐのしきい値電圧
    をそれぞれが有しかつ前記第１および第２の制御電圧を
    それぞれのゲートに受けるｎチャネルの絶縁ゲート型電
    界効果トランジスタおよびｐチャネルの絶縁ゲート型電
    界効果トランジスタであり、前記第１および第２の制御
    電圧の差は、実質的にＶｔｈｎ＋Ｖｔｈｐに等しい、請
    求項４８記載の半導体装置。
  50. 【請求項５０】 前記第１および第２のノードを電気的
    にフローティング状態とする容量結合形成手段と、 前記容量結合形成手段による前記第１および第２のノー
    ドの電気的フローティング状態への設定に応答して、前
    記電圧印加手段による電圧印加を停止する手段をさらに
    備える、請求項４４ないし４９のいずれかに記載の半導
    体装置。
  51. 【請求項５１】 少なくとも１列の複数のメモリセル、 前記列に対応して配置されるビット線対、 活性化時前記ビット線対の電位を差動的に増幅するセン
    スアンプ、および動作タイミング信号に応答して前記電
    気的にフローティング状態とされた前記第１および第２
    のノードを前記センスアンプの両電源ノードへそれぞれ
    電気的に結合して前記センスアンプを活性化するセンス
    アンプ活性化手段をさらに備える、請求項５０記載の半
    導体装置。
  52. 【請求項５２】 前記容量結合形成手段は、メモリセル
    選択動作開始指示信号の非活性化および前記センスアン
    プのセンス動作の完了を示すセンス動作完了指示信号の
    活性化の一方に応答して前記電圧印加手段の電圧印加を
    停止を解放する手段を含む、請求項５１記載の半導体装
    置。
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