JP2010067661A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、周辺回路素子領域に配置した補償容量素子により信号遅延が生じる問題があった。
【解決手段】本発明にかかる半導体装置は、メモリセルが配置される第１の領域と、機能回路が配置される第２の領域１０と、第１の領域に形成されるセルコンデンサと、第２の領域１０に形成される補償容量素子（３６〜３８）と、を備え、補償容量素子（３６〜３８）は、セルコンデンサと同一の下部電極３６と、容量絶縁膜３７と、上部電極３８とからなり、機能回路のトランジスタのドレイン拡散層４４、４６又はゲート電極３２の上方を除いて、第２の領域１０の上層を覆うように形成される。
【選択図】図４

Description

本発明にかかる半導体装置は、特に２つの配線間に接続され、配線の電位変動を補償する補償容量素子を内蔵する半導体装置に関する。

近年、半導体装置では、回路規模の増加及び動作速度の高速化に起因して消費電流が大きくなってきている。そのため、大きな消費電流による電源電圧変動が大きくなっている。一方、半導体装置では、動作電源電圧の低電圧化が進んでいる。このような半導体装置では少しの電源電圧変動であっても、電源電圧に対する影響が大きいため、電源電圧変動により回路の動作が不安定になる問題が顕在化している。

そこで、半導体装置の電源配線と接地配線との間に設けられ、電源電圧変動を抑制する補償容量素子を半導体装置に内蔵することが提案されている。このように半導体装置に補償容量素子を内蔵することで、半導体装置内の電源電圧変動を効率よく抑制することができる。そこで、特許文献１、２に半導体装置に補償容量素子を内蔵した例が開示されている。

特許文献１では、メモリセルと能動回路とを有する半導体装置において、メモリセルが配置される領域以外の領域に補償容量素子を形成する。さらに、この補償容量素子をメモリセルのコンデンサと略同一のパターンを有する。また、特許文献２では、ＤＲＡＭ領域とロジック領域とを混載する半導体装置において、ロジック領域に補償容量を形成する。このように、特許文献１、２では、メモリセルが配置される領域以外の領域に補償容量素子を形成することで、より大きな容量値を形成する。
特開２００４−１１９８５７号公報 特開２００８−４７８１１号公報

しかしながら、特許文献１、２のようにメモリセル以外の領域に補償容量素子を配置した場合において信号経路の近くに補償容量素子が配置されてしまうと、信号経路における寄生容量が増加する。そのため、この寄生容量の増加に伴い半導体装置では信号遅延が大きくなる。この信号遅延は回路動作の具合の一因となる。特に、近年の高速動作が要求される半導体装置においては、信号遅延の問題はより顕著な問題となる。

本発明にかかる半導体装置の一態様は、メモリセルが配置される第１の領域と、機能回路が配置される第２の領域と、前記第１の領域に形成されるセルコンデンサと、前記第２の領域に形成される補償容量素子と、を備え、前記補償容量素子は、前記セルコンデンサと同一の下部電極と、容量絶縁膜と、上部電極とからなり、前記機能回路のトランジスタのドレイン拡散層又はゲート電極の上方を除いて、前記第２の領域の上層を覆うように形成される。

本発明にかかる半導体装置では、補償容量素子は、トランジスタのドレイン拡散層又はゲート絶縁膜の上層を除く領域に形成される。そのため、機能回路の信号経路の寄生容量の増加を防止することができる。つまり、本発明にかかる半導体装置によれば、信号経路の信号遅延を抑制しながら、より大きな補償容量素子を形成することができる。

本発明にかかる半導体装置によれば、信号遅延を増加させることなく半導体装置の電源電圧を安定化させることができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置１の概略図を示す。図１に示すように、半導体装置１は、第２の領域（例えば、周辺回路素子領域）１０、第３の領域（例えば、周辺回路素子外領域）２０、第１の領域（例えば、メモリセル領域）を有する。

周辺回路素子領域１０には、半導体装置１の機能を実現する機能回路が配置される。機能回路は、トランジスタ、抵抗、コンデンサを含む。また、コンデンサには、電源電圧変動を抑制するための補償容量素子が含まれる。周辺回路素子外領域２０は、機能回路を構成する半導体素子は配置されず、いわゆる空き領域である。そこで、本実施の形態では、この空き領域にも補償容量素子を配置することとする。

メモリセル領域には、メモリセル１１、ワード線アドレスデコーダ１２（図中のＸ−ＤＥＣ）、ワード線制御回路１３（図中のＳＷＤ）、センスアンプ１４（図中のＳＡ）、ビット線アドレスデコーダ１５（図中のＹ−ＤＥＣ）が配置される。なお、メモリセル領域に配置されるメモリは、半導体装置１又は外部から接続される装置において記憶領域として利用されるものとする。

メモリセル１１には格子状にメモリセルが配置される。本実施の形態では、配置するメモリセルとしてＤＲＡＭ（Dynamic Random Access Memory）を用いる。そのため、メモリセル１１には、データを蓄積するセルコンデンサと、セルコンデンサへの電流の入出力を制御するゲートトランジスタとが配置される。ワード線アドレスデコーダ１２は、他の回路から入力されるワード線アドレスをデコードすることで得られる制御信号によりワード線制御回路１３を制御する。ワード線制御回路１３は、制御信号に応じてワード線を活性化させる。そして、活性化されたワード線に接続されるゲートトランジスタは導通状態となり、セルコンデンサへのアクセスが行われる。センスアンプ１４は、活性化したワード線に接続されたメモリセルから読み出される信号を増幅する。ビット線アドレスデコーダ１５は、他の回路から入力されるビット線アドレスをデコードして、いずれのビット線に対してデータを読み出す、又は、書き込むかを制御する。

ここで、本実施の形態にかかる半導体装置１では、補償容量素子の配置に特徴を有する。そこで、図１のＩＩ−ＩＩで示す線に沿った半導体装置１の断面図を図２に示し、本実施の形態にかかる半導体装置１における補償容量素子の配置について説明する。なお、図２において同一の層にある同じハッチングを付したものは同じものであるため、詳細な説明を省略する。

図２に示す断面図では、メモリセル１１、センスアンプ１４、周辺回路素子領域１０、周辺回路素子外領域２０が示されている。また、図２に示すように、半導体装置１は、複数の層（図中のＬ０〜Ｌ５）から形成される。半導体基板層Ｌ０には、Ｐ型半導体で形成される半導体基板層の表面付近に、素子分離領域３０、サブコンタクト領域３１ｐ、ウェルコンタクト領域３１ｎ、ドレイン拡散層４６、セル拡散層５０が形成される。素子分離領域３０は、例えば酸化膜で形成された絶縁膜である。サブコンタクト領域３１ｐは、周辺回路素子領域１０のＮＭＯＳ形成領域及びセンスアンプ１４に形成される。サブコンタクト領域３１ｐは、Ｐ型半導体で形成される拡散領域であって、ｎ型トランジスタのバックゲート及び半導体基板に接地電位を与えるための接地配線が接続される。ウェルコンタクト領域３１ｎは、周辺回路素子領域１０のＰＭＯＳ形成領域に形成される。ウェルコンタクト領域３１ｎは、Ｎ型半導体で形成される拡散領域であって、ｐ型トランジスタのバックゲートで電源電位を与えるための電源配線が接続される。ドレイン拡散層４６は、トランジスタのドレイン端子を構成する拡散領域である。セル拡散層５０は、メモリセル１１のゲートトランジスタのソース拡散層又はドレイン拡散層である。

基板表面層Ｌ１は、半導体基板層Ｌ０の上層に形成される。基板表面層Ｌ１には、ゲート電極３２、コンタクト配線３３、セルゲート５１、セルコンタクト配線５２が形成される。ゲート電極３２は、周辺回路素子領域１０に配置されるトランジスタのゲート電極である。ゲート電極３２は、ゲート酸化膜、ゲート電極材、サイドウォールから構成される。コンタクト配線３３は、基板表面層Ｌ１よりも上層に形成される配線と半導体基板層Ｌ０に形成される素子とを接続する縦方向の配線である。セルゲート５１は、メモリセル１１のゲートトランジスタのゲート電極である。セルゲート５１は、ゲート酸化膜、ゲート電極材、サイドウォールから構成される。セルコンタクト配線５２は、セル拡散層５０と上層に形成される配線とを接続するための配線である。

第１の配線層Ｌ２は、基板表面層Ｌ１の上層に形成される。第１の配線層Ｌ２には、第１のメタル配線３４ａ、３４ｂ、容量コンタクト３５、セルコンデンサ及び補償容量素子が形成される。第１のメタル配線３４ａは、例えば信号配線である。また、第１のメタル配線３４ｂは、例えば接地配線である。本実施の形態では、第１のメタル配線３４ａは、コンタクト配線３３を介してトランジスタのドレイン拡散層４６に接続されるものとする。一方、第１のメタル配線３４ｂは、容量コンタクト３５を介して補償容量素子に接続されるものとする。

セルコンデンサ及び補償容量素子は、第１の配線層Ｌ２に形成された溝の内壁及び底面に沿って下部電極３６が形成され、下部電極３６の内側に容量絶縁膜３７が形成され、容量絶縁膜３７の内側に上部電極３８が形成されるものである。また、上部電極３８は、第１の配線層Ｌ２の上層に形成される第２の配線層Ｌ３にその表面が露出する用に形成される。ここで、セルコンデンサはメモリセル１１に形成される。そしてセルコンデンサは、下部電極３６がゲートトランジスタに接続され、上部電極３８が基準電圧源に接続される。一方、補償容量素子は、周辺回路素子領域１０及び周辺回路素子外領域２０に形成される。そして、補償容量素子は、下部電極３６が接地配線に接続され、上部電極３８が電源配線に接続される。つまり、セルコンデンサ及び補償容量素子は、同一の構造を有するものの、配置される領域及び接続される配線が異なる。

また、本実施の形態では、周辺回路素子外領域２０に形成される補償容量素子は、周辺素子外領域の範囲に亘って形成される。一方、周辺回路素子領域１０に形成される補償容量素子は、トランジスタのドレイン拡散層４６及びゲート電極３２のうち少なくとも一方の上層を除く領域に形成される。より具体的には、周辺回路素子領域１０に形成される補償容量素子は、サブコンタクト領域３１ｐ及びウェルコンタクト領域３１ｎの上層に形成される。

第２の配線層Ｌ３には、セルコンデンサ及び補償容量素子の上部電極３８、第１のビア配線が形成される。第１のビア配線３９は、セルコンデンサ及び補償容量素子の上部電極と、上層に形成されるメタル配線とを接続する縦方向の配線である。第３の配線層Ｌ４には、第２のメタル配線４０と第２のビア配線４１が形成される。第２のメタル配線４０は信号配線及び中間配線を含む。信号配線は、トランジスタ等の半導体素子間の信号の伝送を行うための配線である。中間配線は、下層の配線と上層の配線とを接続するための配線である。第３の配線層Ｌ５には、第３のメタル配線４２が形成される。第３のメタル配線４２は、電源配線、基準電圧配線を含む。電源配線は、半導体素子に電源を供給するための配線である。基準電圧配線は、メモリセル１１のセルコンデンサの上部電極に基準電圧を供給するための配線である。

次に、周辺回路素子領域１０における補償容量素子の配置方法についてさらに詳しく説明する。図３に図２で示した断面図付近の周辺回路素子領域１０の平面レイアウトの概略図を示す。図３においてＩＩ−ＩＩで示す線に沿った半導体装置の断面が図２の断面図に相当する。図３では、トランジスタ及びトランジスタに関する拡散層の平面レイアウトを示す。図３に示すように、ＰＭＯＳ配置領域にはＰＭＯＳトランジスタが配置され、ＮＭＯＳ配置領域にはＮＭＯＳトランジスタが配置される。また、本実施の形態では、ウェルコンタクト領域３１ｎ及びサブコンタクト領域３１ｐが図面横方向に延在する。そして、ＰＭＯＳトランジスタは、ウェルコンタクト領域３１ｎに挟まれる領域に配置される。また、ＮＭＯＳトランジスタは、サブコンタクト領域３１ｐに挟まれる領域に配置される。

ＰＭＯＳトランジスタは、ゲート電極３２、ソース拡散層４３、ドレイン拡散層４４を有する。ＰＭＯＳトランジスタのソース拡散層４３及びドレイン拡散層４４は、例えば、Ｐ型の半導体で形成される。ＮＭＯＳトランジスタは、ゲート電極３２、ソース拡散層４５、ドレイン拡散層４６を有する。ＰＭＯＳトランジスタのソース拡散層４５及びドレイン拡散層４６は、例えば、Ｎ型の半導体で形成される。なお、トランジスタのゲート電極、ソース拡散層、ドレイン拡散層、サブコンタクト領域３１ｐ、ウェルコンタクト領域３１ｎは、それぞれコンタクト配線３３が設けられ、コンタクト配線３３を介して対応する配線に接続される。

次いで、図３に示す平面レイアウトに対して補償容量素子を配置した場合の平面レイアウトの概略図を図４に示す。なお、図４においてＩＩ−ＩＩで示す線に沿った断面図は、図２の断面図に相当する。図４に示すように、本実施の形態にかかる半導体装置１では、周辺回路素子領域１０に配置する補償容量素子をウェルコンタクト領域３１ｎ及びサブコンタクト領域３１ｐの上層であって、トランジスタの上層を除く領域に配置する。図４では、補償容量素子のうち上部電極３８の配置について示した。この上部電極３８の下には溝が形成され、その溝を利用して補償容量素子は形成される。

ここで、補償容量素子の形状について説明するために、図４においてＶ−Ｖで示す線に沿った断面図を図５に示す。なお、図５では各構成要素について図２と同じ符号を付して、各構成要素に関する詳細な説明は省略する。図５に示すように補償容量素子は、上部電極が連続する距離に応じて複数の溝が形成される。そして、複数の溝のそれぞれに容量素子が形成される。このように、溝を利用して補償容量素子を形成することで、容量素子の表面積を大きくすることができ、容量素子をレイアウト面積に対する容量値の効率を高めることができる。

上記説明より、本実施の形態にかかる半導体装置１では、周辺回路素子領域１０において、ウェルコンタクト領域３１ｎ及びサブコンタクト領域３１ｐの上層であって、トランジスタの上層を除く領域に補償容量素子を形成する。ウェルコンタクト領域３１ｎ及びサブコンタクト領域３１ｐには直流電圧である接地電圧又は電源電圧が供給される。そのため、このウェルコンタクト領域３１ｎ及びサブコンタクト領域３１ｐの上層に補償容量素子を配置しても、交流電圧又は電圧変動がある信号が伝達される信号配線と補償容量素子との距離を大きくとることができるため、半導体装置１において信号遅延を増大させる寄生容量が増大する問題は発生しない。

また、本実施の形態にかかる半導体装置１では、トランジスタの上層を除く領域に補償容量素子を配置するため、トランジスタにおいて電位変動が生じるドレイン端子及びゲート電極と補償容量素子との間の距離を大きくとることができる。従って、半導体装置１では、補償容量素子を配置してもトランジスタのドレイン端子に寄生する寄生容量及びゲート電極の寄生容量を増大させることがない。つまり、半導体装置１では、信号配線のみならずトランジスタにおいても寄生容量の増大がないため、信号遅延が増大する問題は発生しない。なお、信号遅延の増加を許容される範囲内に納めることができるのであれば、ドレイン拡散層又はゲート電極の上層に補償容量素子を配置しても構わない。特に、信号遅延よりも電源電圧変動に対する要求が高い場合は、補償容量素子の面積拡大は有効である。しかし、信号遅延に対する要求が高い場合は、寄生容量の増加を避けるためにドレイン拡散及びゲート電極の上層に補償容量素子を配置することは避けることが好ましい。

一方、半導体装置１では、電源電圧が供給されるウェルコンタクト領域３１ｎ及び接地電圧が供給されるサブコンタクト領域３１ｐの上層に容量素子を配置するため、補償容量素子の下部電極と接地配線及び補償容量素子の上部電極と電源配線との間の距離を短くすることができる。そのため、周辺回路素子領域に配置される補償容量素子は小さな配線抵抗で接地配線及び電源配線と接続される。従って、半導体装置１では、補償容量素子を用いた電源配線の電位変動の抑制を効率よく行うことができる。

なお、半導体装置１で用いられる補償容量素子は、メモリセル領域に配置されるセルコンデンサと同一の構造を有しているため、この補償容量素子を形成するために新たな製造工程を必要としない。また、補償容量素子は、溝を利用した構造を有しているためレイアウト面積に対する容量値の効率を向上させることができる。

実施の形態２
実施の形態２にかかる半導体装置における補償容量素子の平面レイアウトの一例を図６に示す。図６に示す平面レイアウトは、図４に示した平面レイアウトを実施の形態２の形態に応じて変形したものである。実施の形態１では、周辺回路素子領域１０のトランジスタの上層を除く領域を補償容量素子の配置領域としたが、実施の形態２では、トランジスタのソース拡散層の上層を補償容量素子の配置領域として追加する。

図６に示すように、実施の形態２にかかる平面レイアウトでは、周辺回路素子領域１０に配置されるトランジスタのソース拡散層の一部の上層にも補償容量素子が配置される。このように補償容量素子の配置領域を拡大することで補償容量素子の容量値を大きくすることができる。補償容量素子は容量値が大きいほど電位変動を抑制する効果がある。そのため、実施の形態２にかかる半導体装置は、実施の形態１にかかる半導体装置よりも電位変動を効率よく抑制することができる。

ここで、図６においてＶＩＩ−ＶＩＩで示す線に沿った半導体装置の断面図を図７に示す。図６に示すように、実施の形態２では、ウェルコンタクト領域３１ｎの上層及びソース拡散層４３の上層に補償容量素子（下部電極３６、容量絶縁膜３７、上部電極３８を含む）が形成される。また、図７に示す断面図では、補償容量素子は、ソース拡散層４３をすべて覆うのではなく、ソース拡散層４３の上層の一部を除く領域に形成されている。そして。ソース拡散層４３の上層において補償容量素子が形成されていない領域を用いてソース拡散層４３への電源供給を行うためのビア配線３９及びコンタクト配線３３が形成される。

なお、実施の形態２においても、トランジスタのドレイン拡散層の上層には補償容量素子を配置しない。これにより、実施の形態２においてもトランジスタのドレイン端子に寄生する寄生容量の増大を防止することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態において説明した補償容量素子は電源の安定化以外の用途に用いることも可能である。例えば、信号の立ち上がり又は立ち下がりに所定の時定数を設定する時定数回路や、基準電圧を安定化させるための容量素子として上記実施の形態で説明した補償容量を用いることも可能である。

実施の形態１にかかる半導体装置の概略図である。 図１のＩＩ−ＩＩで示す線に沿った実施の形態１にかかる半導体装置の断面図である。 実施の形態１にかかる半導体装置の周辺回路素子領域の補償容量素子を配置しない場合の平面レイアウトの概略図である。 実施の形態１にかかる半導体装置の周辺回路素子領域の補償容量素子を配置した場合の平面レイアウトの概略図である。 図４においてＶ−Ｖで示す線に沿った実施の形態１にかかる半導体装置の断面図である。 実施の形態２にかかる半導体装置の平面レイアウトの概略図である。 図６においてＶＩＩ−ＶＩＩで示す線に沿った実施の形態２にかかる半導体装置の断面図である。

符号の説明

１ 半導体装置
１０ 周辺回路素子領域
１１ メモリセル
１２ ワード線アドレスデコーダ
１３ ワード線制御回路
１４ センスアンプ
１５ ビット線アドレスデコーダ
２０ 周辺回路素子外領域
３０ 素子分離領域
３１ｎ ウェルコンタクト領域
３１ｐ サブコンタクト領域
３２ ゲート電極
３３ コンタクト配線
３４ａ、３４ｂ メタル配線
３５ 容量コンタクト
３６ 下部電極
３７ 容量絶縁膜
３８ 上部電極
３９、４０ ビア配線
４０、４２ メタル配線
４３、４５ ソース拡散層
４４、４６ ドレイン領域
５０ セル拡散層
５１ セルゲート
５２ セルコンタクト配線
Ｌ０ 半導体基板層
Ｌ１ 基板表面層
Ｌ２〜Ｌ５ 配線層

Claims (7)

1. メモリセルが配置される第１の領域と、
   機能回路が配置される第２の領域と、
   前記第１の領域に形成されるセルコンデンサと、
   前記第２の領域に形成される補償容量素子と、を備え、
   前記補償容量素子は、前記セルコンデンサと同一の下部電極と、容量絶縁膜と、上部電極とからなり、前記機能回路のトランジスタのドレイン拡散層又はゲート電極の上方を除いて、前記第２の領域の上層を覆うように形成される半導体装置。
2. 前記補償容量素子は、前記機能回路を構成するトランジスタのサブコンタクト領域及びウェルコンタクト領域とのうち少なくとも一方の領域と前記トランジスタのソース拡散層の上層とに形成される請求項１に記載の半導体装置。
3. 前記補償容量素子は、前記機能回路が配置されない第３の領域及び前記第２の領域に形成される請求項１又は２に記載の半導体装置。
4. 前記補償容量素子は、接地配線に一方の電極が接続され、電源配線に他方の電極が接続される請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記補償容量素子は、前記補償容量素子が配置される層に形成された溝の側壁及び底面に沿って形成される前記容量絶縁膜を有する請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記セルコンデンサは、前記セルコンデンサが配置される層に形成された溝の側壁及び底面に沿ってキャパシタ膜が形成される請求項５に記載の半導体装置。
7. 前記メモリセルは、ＤＲＡＭ（Dynamic Random Access Memory）である請求項１乃至６のいずれか１項に記載の半導体装置。

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