JP2004134451A

JP2004134451A - 半導体装置及びその製造方法

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Publication number: JP2004134451A
Application number: JP2002294940A
Authority: JP
Inventors: Takeshi Ishikawa; 石川　剛; Masaru Hisamoto; 久本　大; Kenji Furusawa; 古澤　健志; Yuichi Matsui; 松井　裕一; Daisuke Kodama; 児玉　大介
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-10-08
Filing date: 2002-10-08
Publication date: 2004-04-30

Abstract

【課題】Ｃｕ配線上に誘電体層Ｔａ_２Ｏ_５を用いたＭＩＭキャパシタにおいて、Ｔａ_２Ｏ_５の誘電率を高く保ったままで、熱処理によるＴａ_２Ｏ_５中の酸素の拡散防止に適したバリア層材料とそれを用いたＭＩＭキャパシタの製造方法を提供することである。
【解決手段】Ｃｕ膜とＴａ_２Ｏ_５膜７間にＣｕの拡散防止・酸化防止のためのＴａ膜５を挿入することにより、キャパシタのリーク電流密度を低減した。また、Ｔａ膜５とＴａ_２Ｏ_５膜７の間にＡｌ_２Ｏ_３膜６を挿入することにより、ＭＩＭキャパシタ形成後の熱処理によるＴａ_２Ｏ_５膜７中の酸素がＴａ膜５中へ拡散するのを抑制し、熱処理後のＭＩＭキャパシタのリーク電流を低減することができる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、金属−絶縁体−金属（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；ＭＩＭ）容量素子の大容量化、プロセスの低温化に係る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
モバイル機器やデジタル家電向けのＬＳＩとしてデジタル・アナログ回路混載化が検討されている。特にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）向けアナログ回路ではＭＯＳトランジスタだけでなく、受動素子であるキャパシタ・インダクタ・抵抗などの集積化や高性能化（低損失化）が必要となる。その実現のためには、基板との寄生容量を低減する観点から、出来る限り基板から離れた上部配線層間へ上下の電極を導電化した多結晶シリコンではなく、金属で形成したＭＩＭ構造キャパシタを配置することが望ましい。特に低抵抗なＣｕ配線プロセスと整合性をもつキャパシタの製造方法は強く求められている技術である。
【０００３】
例えば、不揮発性メモリをもったＬＳＩでは、メモリセルへの書き込み・消去動作などを行うため高電圧を発生させる必要がある。例えば３．３Ｖの外部電圧に対して昇圧し１５Ｖ程度の電圧を発生させるには、メモリのマット面積に対し約１／４もの面積の容量が必要になり、チップサイズを決める要因になる。よって、高密度容量素子はこうした高電圧を必要とするＬＳＩにとって必須である。また、一般にＬＳＩでは電源として２０００ｐＦ程度の容量を持っている。これは容量密度１ｆＦ／μｍ^２の容量では、２×１０^６μｍ^２が必要となり負担となる。そのためここでも高密度容量素子は有効である。
【０００４】
しかし、配線層形成後の熱処理プロセスは、配線材料の耐熱性のため比較的低温（４００℃以下）に限定されてしまう。そのため、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）用電荷蓄積素子として研究開発されてきたＴａ_２Ｏ_５を誘電体層として用いた場合、誘電体層を結晶化することで良好なキャパシタを形成するこれまでのプロセスは適用することが出来ない。そこで低温プロセスでも十分な信頼性をもったキャパシタの製造方法を提供することが重要である。
【０００５】
例えば、Ｃｕは絶縁物や半導体上で非常に大きい拡散係数を示すため、Ｃｕ電極上へ直接誘電体層Ｔａ_２Ｏ_５層を堆積させＭＩＭキャパシタを形成すると、ＣｕとＴａ_２Ｏ_５の界面で合金を形成し、その界面で障壁低下が生じキャパシタ特性を劣化させることが知られている。そこで、特許文献１に記載のようにＣｕの拡散防止を目的とするバリア層としてＴａＮ層を挿入する手段をとった、ＭＩＭキャパシタの製造方法が考案されている。
またＬＳＩ形成プロセスではキャパシタ形成後も、層間絶縁膜形成時やＣｕ配線の抵抗率を下げるための不活性雰囲気中でのアニール処理など、４００℃程度と低温であるが様々な熱処理工程が施される。そこでキャパシタもこの熱処理に対する耐性を持つことが必須である。例えばＴａ上に誘電体層Ｔａ_２Ｏ_５を直接堆積した場合には、熱処理によりＴａ_２Ｏ_５から金属Ｔａ電極への酸素拡散が起き、酸素欠損欠陥が生じるため、Ｔａ_２Ｏ_５／Ｔａ界面で酸素欠損欠陥を介して流れるリーク電流が増加して所望の耐圧が確保できなくなる。
そのため特許文献２に記載のように、熱処理時の非晶質Ｔａ_２Ｏ_５から下部電極金属中への酸素拡散を防止するために、Ｔａ_２Ｏ_５へ不純物を添加する手法を用いたＭＩＭキャパシタの製造方法が考えられている。
【０００６】
【特許文献１】
特開２００１−８５６４５号公報
【特許文献２】
特開平１０−２５６０８１号公報
【特許文献３】
特開２００１−２３７３７５号公報
【特許文献４】
米国特許第６，０７２，２１０号明細書
【特許文献５】
米国特許第６，１６８，９９１Ｂ１号明細書
【０００７】
【発明が解決しようとする課題】
本発明の目的は、誘電体層にＴａ_２Ｏ_５を用いて、Ｃｕ配線プロセスを用いたＬＳＩ集積化プロセスと融和したＭＩＭキャパシタの製造方法を提供することである。
【０００８】
具体的な課題を以下に説明する。
特許文献１に記載のようにＣｕは絶縁物や半導体上で非常に大きい拡散係数を示すため、Ｃｕ電極上へ直接誘電体層Ｔａ_２Ｏ_５膜を堆積させＭＩＭキャパシタを形成すると、ＣｕとＴａ_２Ｏ_５の界面で合金を形成し、その界面で障壁低下が生じキャパシタを劣化させる原因となる。そこで、特許文献１に記載のようにＣｕの拡散防止を目的とするバリア層としてＴａＮ層を挿入する手段をとり、ＭＩＭキャパシタの製造方法を提供している。しかし、上記従来技術で用いられているＣｕ拡散防止バリア層のＴａＮは、金属電極Ｃｕの抵抗率と比較して高くＭＩＭキャパシタの損失を増大させてしまうという問題点があった。本発明の目的は、Ｃｕ拡散防止層として抵抗率が低く、ＭＩＭキャパシタの損失増大を伴わない材料を提供することである。
【０００９】
また、特許文献２に記載のように誘電体層としてＴａ_２Ｏ_５を用いたＭＩＭキャパシタでは２００℃以上の熱処理で劣化が起こる。これはＴａ_２Ｏ_５中の酸素が下部の電極へ拡散して酸素欠損欠陥が生じ、ＭＩＭキャパシタの耐圧低下及び、リーク電流の増加を引き起こしていると考えられている。そこで、特許文献２に記載のように誘電体層Ｔａ_２Ｏ_５に窒素またはシリコンをドーピングして、誘電体層中の酸素が熱処理により拡散するのを抑制している。しかしながら上記従来技術では、誘電体層の誘電率が低下してしまい高誘電率材料であるＴａ_２Ｏ_５の利点を生かしきれておらず、キャパシタの容量密度の低下を招いていた。
【００１０】
本発明の目的は、誘電体層Ｔａ_２Ｏ_５の誘電率は高く保ったままで、熱処理による誘電体層の酸素拡散防止のためのバリア層に適した材料を提供することである。
【００１１】
【課題を解決するための手段】
上記課題は、図１に例示するように、Ｃｕ電極上にＴａ膜を形成する第１の工程と、前記Ｔａ膜上にＡｌ_２Ｏ_３膜を形成する第２の工程と、前記Ａｌ_２Ｏ_３膜上にＴａ_２Ｏ_５膜を形成する第３の工程と、前記の膜を形成後に不活性雰囲気中または微量酸素雰囲気で熱処理する第４の工程とを有することを特徴とする半導体装置およびその製造方法によって解決される。
【００１２】
前記第１の工程で形成するＴａ膜は誘電体層形成時、及び形成後にＣｕが拡散して誘電体層まで到達するのを抑制する働きと、Ｃｕ電極が酸化されるのを抑制する働きをする。ＭＩＭキャパシタにおいて、Ｃｕと誘電体層の間にＣｕの拡散防止層を挿入することは公知であり、例えば特許文献３、特許文献４及び特許文献４記載されている。しかし、これらの公知例では拡散防止層の材料としてＴａ以外にもＴｉやＷなどを列記しており、これらの拡散防止層の目的はＣｕの拡散防止を目的としたものである。また、反応防止の機能についても、Ｃｕなどの金属材料に限定しており、酸素の拡散防止については考慮されていない。
前記第２の工程で形成するＡｌ_２Ｏ_３膜は、Ｔａ_２Ｏ_５中の酸素が熱処理により、下部Ｔａ膜へ拡散して、酸素欠損欠陥を生じて欠陥を通したリーク電流密度の上昇を抑制する働きをする。
【００１３】
また、上記した半導体装置の製造方法においてＡｌ_２Ｏ_３を用いているが、前記Ａｌ_２Ｏ_３を形成する工程は、例えばＡｌＮでも同様の効果を得ることができる。
【００１４】
また、上記した半導体装置の製造方法において、更に上部へＣｕの電極を用いる際には誘電体層Ｔａ_２Ｏ_５を形成する第３の工程の後、その上部にＡｌ_２Ｏ_３膜を形成する第４の工程と、前記Ａｌ_２Ｏ_３膜上にＴａ膜を形成する第５の工程と、前記Ｔａ膜上にＣｕ電極を形成する第６の工程とを有することを特徴とする半導体装置の製造方法としてもよい。すなわち、Ｔａ_２Ｏ_５形成時の下地への影響が最も強く現れるため、下部電極に酸素拡散防止膜であるＡｌ_２Ｏ_３膜を堆積することが有効であるが、上部電極側にも酸素拡散防止膜を挿入することで効果を高めることができる。
【００１５】
Ｔａ_２Ｏ_５膜の形成方法としては、化学的気相成長法（ＣＶＤ法）やスパッタリング法が挙げられる。下地の酸化を抑制するためには、Ｔａ_２Ｏ_５膜を低温で形成する必要がある。ＣＶＤ法ではＴａの有機金属、例えばペントエトキシタンタルと酸素を原料として、加熱した基板上にＴａ_２Ｏ_５膜を堆積する。Ｔａの有機化合物を十分に分解して、膜中に残留する炭素量を低減するためには、４００℃以上の温度が必要である。このため、ＣＶＤ法によるＴａ_２Ｏ_５膜の形成では下地が酸化されやすい。一方、スパッタリング法の場合、基板温度が３００℃以下でも絶縁性の高いＴａ_２Ｏ_５膜が形成できるため、下地の酸化を抑制することができる。
【００１６】
このため、前記第２の工程のＴａ_２Ｏ_５膜の形成工程は、スパッタリング法により、３００℃以下の形成温度で行うことが望ましい。ただし、ＡＬＣＶＤ法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｃｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）などの低温化が可能な形成方法を用いてもよい。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について実施例に基づいて説明する。
【００１８】
本発明の効果を実証するために、電極にＣｕ、誘電体膜にＴａ_２Ｏ_５を用いたＭＩＭキャパシタを製作してその電気特性を評価した。
まず、ＭＩＭキャパシタの形成工程を図１に従って説明する。
シリコン基板１上に、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、膜厚が５ｎｍのＴａＮ膜２と膜厚が２５ｎｍのＴａ膜３を形成した。ＴａＮ膜２は、ＡｒとＮ_２の混合雰囲気中での反応性スパッタリングによって形成した。
次に、電極として膜厚が１００ｎｍのＣｕ膜４と、反応防止層として膜厚が２５ｎｍのＴａ膜５を順に形成した。
【００１９】
次に、酸素拡散防止層として膜厚が３ｎｍのＡｌ_２Ｏ_３膜６を形成した。
次に、Ｔａ金属ターゲットを用い、ＡｒとＯ_２の混合雰囲気中で反応性スパッタリング法によって、膜厚が１６ｎｍのＴａ_２Ｏ_５膜７を形成した。形成条件は、形成温度が室温、ＡｒガスとＯ_２ガスの比率が７０：１５である。
Ｔａ_２Ｏ_５膜７の形成後、後熱処理を行った。後熱処理の条件は、Ｎ_２ガス気流中４００℃で３分間である。後熱処理後に、Ａｕ上部電極８を蒸着し、キャパシタを完成させた。
【００２０】
電気的特性を図２から図４で説明する。
図２は反応防止層のＴａ膜５上に直接Ｔａ_２Ｏ_５形成したキャパシタにおける、リーク電流密度の熱処理による変化を示した図である。図中の積層表記は基板に近い層を、後に“／”により区切って表現することにする（図中の表記ではＴａよりも下の層の積層構造は省略しており、Ｔａ膜の下には図２から図４のいずれの図面でもＣｕ／Ｔａ／ＴａＮ／Ｓｉが省略されている）。Ｔａ_２Ｏ_５膜の形成後に熱処理を行わない場合（ａｓ−ｄｅｐｏ）、リーク電流密度は低くＴａの反応防止膜がＣｕの拡散を抑制してキャパシタの劣化を防いでいることが分かる。しかし、Ｎ_２中４００℃の後熱処理を行うと、正電圧印加側でリーク電流密度が増加している。これは、下部Ｔａ膜と、Ｔａ_２Ｏ_５膜の間で後熱処理によってＴａ_２Ｏ_５中酸素が下部Ｔａ中へ拡散してその界面で酸素欠損欠陥が生じて、その欠陥を通してリーク電流が流れやすくなったためである。
【００２１】
図３は反応防止層のＴａ膜５と誘電体層Ｔａ_２Ｏ_５膜７の間に、酸素拡散防止層としてＡｌ_２Ｏ_３、またはＡｌＮを挿入した場合と、何も挿入しない場合のキャパシタの後熱処理後のリーク電流密度の差を示した図である。酸素拡散防止層として何も挿入しない場合にはＮ_２中４００℃の後熱処理により、正電圧印加側でリーク電流密度が増加している。一方、酸素拡散防止層としてＡｌ_２Ｏ_３、またはＡｌＮ膜を挿入した場合では、後熱処理後もリーク電流密度は低く抑えられており、酸素拡散防止層が誘電体層Ｔａ_２Ｏ_５中の酸素が下部Ｔａ層へ拡散するのを抑制していることが分かる。
【００２２】
図４は酸素拡散防止膜としてＡｌ_２Ｏ_３、またはＡｌＮを挿入した場合のキャパシタの容量密度の周波数依存性について示した図である。酸素拡散防止層としてＡｌ_２Ｏ_３膜を用いた場合には周波数１ＭＨｚ付近まで良好な特性を示していることが分かる。一方、ＡｌＮ膜を用いた場合には周波数１００ｋＨｚ付近から容量密度の低下が生じている。
【００２３】
以上、具体的な実験結果を示しながら本発明の効果を説明したが、膜の形成条件や熱処理条件は、本発明の内容を大きく逸脱しない範囲内で変更が可能であることは言うまでもない。
例えば、Ａｌ_２Ｏ_３膜の形成方法は、スパッタリング法に限らず、ＣＶＤ法を用いてもよい。ただし下地の酸化を抑制するために、形成温度は３００℃以下にすることが望ましい。
【００２４】
また、Ｔａ_２Ｏ_５膜の形成方法は、スパッタリング法に限らず、ＣＶＤ法を用いてもよい。ただし、下地の酸化を抑制するために、形成温度は３００℃以下にすることが望ましい。
また上部、下部電極材料については、Ｃｕ、Ａｌ、Ｐｔ、Ｒｕの中から選択することができるが、Ａｌを選択した際には、バリア層としてＴｉＮを用いるとよい。
【００２５】
＜実施例１＞
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
実施例１を図５で説明する。これは、例えば半導体基板にＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が形成された半導体集積回路装置の製造方法に本発明を適用したものである。
【００２６】
まず、単結晶シリコン基板に、素子分離領域、ＭＩＳＦＥＴ、およびＭＩＳＦＥＴの半導体領域に接続されたプラグ９を形成する。本実施の形態では、ここまでの工程は省略し、以下ではプラグ９形成以降の工程を示す。
【００２７】
まず、半導体基板の全面に、たとえばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚が約１００ｎｍのエッチストッパ膜１０を形成する。エッチストッパ膜１０は、その上層の絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎによって下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。
【００２８】
次に、エッチストッパ膜１０の表面にＣＶＤ法でフッ素を添加した酸化シリコン（ＳｉＯＦ）膜を堆積し、膜厚が約４００ｎｍの絶縁膜１１を堆積する。絶縁膜１１としてＳｉＯＦ膜を用いた場合、そのＳｉＯＦ膜は低誘電率膜であるので、半導体集積回路装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善できる。
【００２９】
次に、エッチストッパ膜１０および絶縁膜１１を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、配線溝（溝部）を形成する。
次に、配線溝の底部に露出するプラグ９の表面の反応層を除去するために、アルゴン（Ａｒ）雰囲気中にてスパッタエッチングによる半導体基板の表面処理を行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ（Ｐｌａｓｍａ　ＴｅｔｒａｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。なお、本実施例１においては、アルゴン雰囲気中におけるスパッタエッチングによりプラグの表面の反応層を除去する場合を例示したが、たとえば水素（Ｈ_２）や一酸化炭素（ＣＯ）のような還元性ガスや、還元性ガスと不活性ガスとの混合雰囲気中でのアニール処理により反応層を十分に除去できるなら、このアニール処理とスパッタエッチング処理を置き換えてもよい。アニール処理の場合は、スパッタエッチング時による絶縁膜１１の損失や、電子によるゲート酸化膜のチャージングダメージを防ぐことができる。
【００３０】
次に、半導体基板の全面にバリア導電性膜（第１導電性膜）１２ａとなる、例えばＴａＮ膜を堆積する。バリア導電性膜１２ａの膜厚は、配線溝の内部を除いた絶縁膜１１の表面において約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
バリア導電性膜１２ａは、スパッタリング法により堆積してもよいし、無機または有機材料を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により堆積してもよい。
なお本実施例ではバリア導電性膜１２ａにＴａＮ膜を用いる例を示したが、このバリア導電性膜はＴａ膜でもよいし、絶縁膜１１表面へ、先ずＴａＮを堆積し、その上へＴａを堆積すると言った積層膜構造を用いてもよい。
【００３１】
次に、Ｃｕのシード膜を堆積する（図示せず）。このシード膜は、半導体基板の温度を約０℃〜１００℃程度、好ましくは約１００℃程度に保ち、約３×１０^−２Ｐａ程度以下の圧力下における長距離スパッタリング法によって堆積する。その膜厚は、配線溝の内部を除いたバリア導電性膜１２ａの表面において約１００ｎｍ〜２００ｎｍ程度、好ましくは約１５０ｎｍ程度となるようにする。本実施の形態においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよい。
【００３２】
次に、Ｃｕシード膜が堆積された半導体基板の全面に、Ｃｕ膜を配線溝に埋め込むように形成し、この埋め込み膜とシード膜とを合わせて導電性膜（第２導電性膜）１２ｂとする。Ｃｕの埋め込み膜は、たとえば電解めっき法にて形成する。めっき液としては、たとえば硫酸（Ｈ_２ＳＯ_４）に１０％の硫酸銅（ＣｕＳＯ_４）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。導電性膜１２ｂの形成に電解めっき法を用いた場合、成長速度を電気的に制御できるので、配線溝の内部における導電性膜１２ｂのカバレージを向上することができる。
【００３３】
なお、本実施例においては、導電性膜１２ｂの堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。無電解めっき法を用いた場合、電荷の印加を必要としないので、電界印加に起因する半導体基板のダメージを、電解めっき法を用いた場合よりも低減することができる。
また、導電性膜１２ｂを形成する工程に続けて、アニール処理によってその銅膜を流動化させることにより、導電性膜１２ｂの配線溝への埋め込み性をさらに向上させることもできる。
【００３４】
次に、絶縁膜１１上の余分なバリア導電性膜１２ａ、および導電性膜１２ｂを除去し、配線溝内にバリア導電性膜１２ａ、および導電性膜１２ｂを残すことで埋め込み配線１２を形成する。バリア導電性膜１２ａ、および導電性膜１２ｂの除去は、ＣＭＰ法を用いた研磨により行う。
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒および銅を除去した後、埋め込み配線１２および絶縁膜１１上に窒化シリコン膜を堆積してバリア絶縁膜１３を形成する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。バリア絶縁膜１３は、埋め込み配線１２の導電性膜１２ｂを構成する銅の拡散を抑制する機能を有する。これによりバリア導電性膜１２ａとともに絶縁膜１１および後で説明する絶縁膜１４への銅の拡散を防止してそれらの絶縁性を保持し、半導体集積回路装置の信頼性を高めることができる。また、バリア絶縁膜１３は、後の工程において、エッチングを行なう際のエッチストッパ層としても機能する。
【００３５】
次に、バリア絶縁膜１３の表面に、膜厚が７０〜１００ｎｍ程度の絶縁膜１４を堆積する。この絶縁膜１４は、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。
次に、ＭＩＭキャパシタシタを埋め込むための溝部１４ａを形成する。溝部１４ａは、フォトリソグラフィ技術およびドライエッチング技術を用いて加工して形成する（図５）。
続いて、溝部１４ａの底部に露出した埋め込み配線１２の表面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。
【００３６】
次に、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、Ｔａ膜１５を堆積する。このＴａ膜は、Ｃｕからなる導電性膜１２ｂの拡散を抑制する拡散防止層としての機能を有する。また、後で形成するＡｌ_２Ｏ_３膜１６の堆積時および後熱処理時に、Ｃｕからなる導電性膜１２ｂが酸化されるのを防止する機能を有する。
【００３７】
本実施例においては、Ｔａ膜１５の堆積にＤＣスパッタリング法を用いる場合を例示したが、ＣＶＤ法を用いてもよい。また、Ｔａ膜１５の膜厚は、約１０ｎｍ〜５０ｎｍ程度、好ましくは約２５ｎｍとなるようにする。
次に、Ａｌ_２Ｏ_３膜１６を堆積する。このＡｌ_２Ｏ_３膜１６は、Ａｌ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気におけるＤＣ反応性スパッタリング法によって堆積する。
【００３８】
本実施例においては、Ａｌ_２Ｏ_３膜１６の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ａｌ_２Ｏ_３膜１６の膜厚は、約１ｎｍ〜６ｎｍ程度、好ましくは約３ｎｍとなるようにする。
【００３９】
次に、Ｔａ_２Ｏ_５膜１７を堆積する。このＴａ_２Ｏ_５膜１７は、半導体基板の温度を約０℃〜３００℃程度、好ましくは約５０℃程度に保ち、Ｔａ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気中におけるＤＣ反応性スパッタリング法によって堆積する。
【００４０】
本実施例においては、Ｔａ_２Ｏ_５膜１７の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ｔａ_２Ｏ_５膜１７の膜厚は、約５ｎｍ〜２０ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
次に、Ａｌ_２Ｏ_３膜１６を堆積した工程と同様の工程により、Ａｌ_２Ｏ_３膜１８を堆積する。このＡｌ_２Ｏ_３膜１８は、後で形成するＴａ膜１９へＴａ_２Ｏ_５中の酸素が熱処理により拡散することを抑制する機能を有する。
次に、Ｔａ膜１５を堆積した工程と同様の工程により、Ｔａ膜１９を堆積する。このＴａ膜１９は、後で形成するＣｕ膜２５ｂの拡散と酸化を抑制する機能を有する。
【００４１】
次に、絶縁膜１４上の余分なＴａ膜１５、Ａｌ_２Ｏ_３膜１６、Ｔａ_２Ｏ_５膜１７、Ａｌ_２Ｏ_３膜１８、及びＴａ膜１９を除去し、溝内にＴａ膜１５、Ａｌ_２Ｏ_３膜１６、Ｔａ_２Ｏ_５膜１７、Ａｌ_２Ｏ_３膜１８、及びＴａ膜１９を残すことでＭＩＭキャパシタを形成する。Ｔａ膜１５、Ａｌ_２Ｏ_３膜１６、Ｔａ_２Ｏ_５膜１７、Ａｌ_２Ｏ_３膜１８、及びＴａ膜１９の除去は、ＣＭＰ法を用いた研磨により行う。（図６）
続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒を除去する。
【００４２】
次に、ＭＩＭキャパシタおよび、絶縁膜１４上へ膜厚が約４００ｎｍの絶縁膜２０を堆積する。この絶縁膜２０は、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。
【００４３】
次に、絶縁膜２０上に窒化シリコン膜を堆積してエッチストッパ膜２１を形成する。この窒化シリコン膜の堆積には、たとえばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。エッチストッパ膜２１は、後で説明する埋め込み配線２５の配線溝２４を形成する際に、掘りすぎ過ぎを回避するためのものである。
次に、エッチストッパ膜２１の表面に膜厚が約４００ｎｍの絶縁膜２２を堆積する。この絶縁膜２２は、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。
【００４４】
次に、エッチストッパ膜２１および絶縁膜２２を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、コンタクト孔２３を形成する。
次に、エッチストッパ膜２１および絶縁膜２２を、フォトリソグラフィ技術およびドライエッチング技術を用いて加工し、配線溝２４を形成する
次に、コンタクト孔２３の底部の露出面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ酸化膜に換算して約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。
【００４５】
次に、半導体基板の全面にバリア導電性膜（第１導電性膜）２５ａとなる、例えばＴａＮ膜を堆積する。バリア導電性膜２５ａの膜厚は、コンタクト孔２３および配線溝２４の内部を除いた絶縁膜２２の表面において約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
バリア導電性膜２５ａは、スパッタリング法により堆積してもよいし、無機または有機材料を用いたＣＶＤ法により堆積してもよい。
なお本実施例ではバリア導電性膜２５ａにＴａＮ膜を用いる例を示したが、このバリア導電性膜はＴａ膜でもよいし、絶縁膜２２表面へ、先ずＴａＮを堆積し、その上へＴａを堆積すると言った積層膜構造を用いてもよい。
【００４６】
次に、Ｃｕのシード膜を堆積する（図示せず）。このシード膜は、半導体基板の温度を約０℃〜１００℃程度、好ましくは約１００℃程度に保ち、約３×１０^−２Ｐａ程度以下の圧力下における長距離スパッタリング法によって堆積する。その膜厚は、コンタクト孔２３および配線溝２４の内部を除いたバリア導電性膜２５ａの表面において約１００ｎｍ〜２００ｎｍ程度、好ましくは約１５０ｎｍ程度となるようにする。本実施例においては、シード膜の堆積に長距離スパッタリング法を用いる場合を例示するが、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法を用いてもよい。また、シード膜の堆積はＣＶＤ法によって行ってもよい。
【００４７】
次に、Ｃｕシード膜が堆積された半導体基板の全面に、Ｃｕ膜をコンタクト孔２３および配線溝２４に埋め込むように形成し、この埋め込み膜とシード膜とを合わせて導電性膜（第２導電性膜）２５ｂとする。Ｃｕの埋め込み膜は、たとえば電解めっき法にて形成する。
また、導電性膜２５ｂを形成する工程に続けて、アニール処理によってその銅膜を流動化させることにより、導電性膜２５ｂのコンタクト孔２３および配線溝２４への埋め込み性をさらに向上させることもできる。
【００４８】
次に、絶縁膜２２上の余分なバリア導電性膜２５ａ、および導電性膜２５ｂを除去し、コンタクト孔および配線溝内にバリア導電性膜２５ａ、および導電性膜２５ｂを残すことで埋め込み配線２５を形成する。バリア導電性膜２５ａ、および導電性膜２５ｂの除去は、ＣＭＰ法を用いた研磨により行う。
上記、コンタクト孔と配線溝を形成し、プラグと配線を同時に形成した構造を一般にデュアルダマシン構造と呼ぶ。本実施例では、コンタクト孔２３を形成し、続いて配線溝２４を形成し、その後コンタクト孔２３と配線溝２４へ同時に導電性膜を埋め込む手法を用いているが、デュアルダマシン構造の他の形成方法を用いてもよい。
【００４９】
以上の工程により、Ｃｕからなる下部電極（導電性膜１２ｂ）、Ｔａからなる反応防止層（Ｔａ膜１５）、Ａｌ_２Ｏ_３からなる酸素拡散防止層（Ａｌ_２Ｏ_３膜１６）、Ｔａ_２Ｏ_５からなる誘電体層（Ｔａ_２Ｏ_５膜１７）、Ａｌ_２Ｏ_３からなる酸素拡散防止膜（Ａｌ_２Ｏ_３膜１８）、Ｔａからなる反応防止層（Ｔａ膜１９）、およびＣｕからなる上部電極（Ｃｕ膜２５ｂ）で構成されるＭＩＭ構造キャパシタが完成する。（図７）
ここで、Ｔａ膜１５、Ａｌ_２Ｏ_３膜１６、Ｔａ_２Ｏ_５膜１７、Ａｌ_２Ｏ_３膜１８、Ｔａ膜１９の加工について付け加えておく。
本実施例においては、ＭＩＭキャパシタを溝の中へ埋め込んで形成する工程を説明したが、キャパシタとしての機能を失わない形状に加工されるのであれば、これに限らない。ただし、ＭＩＭキャパシタ形成溝１４ａの上から見た形状はＣｕからなる導電性膜１２ｂよりも大きい形状に加工して、そこにＴａ膜が埋め込まれる必要がある。これは、Ｃｕからなる導電性膜１２ｂが露出すると、絶縁膜中に拡散するためである。また、Ｃｕ膜２５ｂは、Ｔａ膜１９によってＴａ_２Ｏ_５膜１７と分離されなければならない。一部でも接していると、ＣｕがＴａ_２Ｏ_５膜１７中に拡散するためである。
【００５０】
また、絶縁膜１４上の余分なＴａ膜１５、Ａｌ_２Ｏ_３膜１６、Ｔａ_２Ｏ_５膜１７、Ａｌ_２Ｏ_３膜１８、及びＴａ膜１９をＣＭＰ法を用いて除去した後の形状は図１６（ａ）に示す様になっており、Ｔａ膜１５とＴａ膜１８の間の距離はＡｌ_２Ｏ_３膜１６、Ｔａ_２Ｏ_５膜１７、Ａｌ_２Ｏ_３膜１８の膜厚を足した距離しか離れておらず、ＭＩＭキャパシタの耐圧が低下する場合には、図１６（ｂ）に示す様に、Ｔａ膜１５とＴａ膜１８をフッ硝酸を用いたウエットエッチングで約５ｎｍ程度除去して、Ｔａ膜１５とＴａ膜１８間の物理的距離を大きくすることで、ＭＩＭキャパシタの耐圧を向上することが可能である。
【００５１】
以上の工程により、本実施例の半導体集積回路装置が略完成する。図７の断面図に示す構造の平面図を図１２に示す。図１２（ａ）では、ＭＩＭキャパシタ１４３の下部電極１４２下層へと続くビア１３９と接続されている。また上部電極１４１は上層へと続くビア１４０に接続さている様子を示している。図１２（ｂ）では、下部電極１４２は上層へ続くビア１４０と接続されている様子を示してる。このように、ＭＩＭキャパシタよりも上層の配線層でＭＩＭキャパシタの下部電極とコンタクトをとってもよい。
ここでは、図および本文でも触れてはいないが、下部Ｃｕ電極を形成する際に、ディッシングを防ぐために、電極形成溝中に絶縁膜のパターンを一部残しておくことで、下部電極表面のディッシングを防ぐことが可能である。
また、大きな容量を持つキャパシタを形成する際に、その大容量のキャパシタを１つの大きな面積をもつ素子で実現しても構わないが、断面図を図１３に、平面図を図１４へ示す様に小さな短冊状のＭＩＭキャパシタ１３０を並べることで櫛状のキャパシタを形成しＭＩＭ構造を実現して、ＭＩＭ構造形成時のＣＭＰ工程において素子表面がディッシングを起こして平坦性が損なわれるのを抑制して、大容量キャパシタを実現することも可能である。
【００５２】
また、本実施例を適用すれば、図１５に示す様にＭＩＭキャパシタ１３２、１３３は任意の配線層へ形成が可能なので、アナログ用途向けやデジタル用途向けといった使用用途の違いによるキャパシタ仕様の違い、例えば耐圧・容量密度の異なるキャパシタをそれぞれ異なる配線層に形成したり、対基板寄生容量を低く抑えたい場合には、出来るだけ上層の配線層へ形成したりすることができる。アナログ・デジタル混載ＬＳＩを実現することが可能である。
また、本実施例のＭＩＭ構造キャパシタは、寄生抵抗を低減するために金属電極を用いているが、キャパシタをローパスフィルタなどのフィルタを構成する一部の素子として用いる場合には、ＭＩＭ構造の下部Ｔａ膜１５の下、および上部Ｔａ膜１９上のどちらか一方、もしくは両方にＴａＮなどの抵抗率の高い金属堆積して、これを抵抗素子として用いることにより容量素子と抵抗素子で構成されるフィルタを容易に形成することが可能となる。
【００５３】
本実施例１によれば、Ｃｕ配線とＴａ_２Ｏ_５誘電体膜の間にＴａからなる反応防止層と、Ｔａ_２Ｏ_５誘電体膜とＴａ膜の間にＡｌ_２Ｏ_３からなる酸素拡散防止層を挿入することにより、Ｃｕの拡散と酸化を抑制し、またＴａ_２Ｏ_５中の酸素がＴａ中へ拡散することを抑制できるため、キャパシタのリーク電流密度を低減することができる。
【００５４】
なお本実施例では、Ｔａ_２Ｏ_５膜形成後の熱処理については触れなかったが、ＬＳＩ製造プロセスでは様々な熱処理がある。配線層形成後の層間絶縁膜形成時には、還元雰囲気中で４００℃程度の熱処理をされたことになる。これが、Ｔａ_２Ｏ_５形成後の熱処理に相当する。
なお、本発明によれば、上述の本実施例に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００５５】
＜実施例２＞
発明の実施例２では、ＭＩＭキャパシタの形成工程が実施例１と異なる。それ以外の埋め込み配線などの形成工程は、実施の形態１と同様であるので以下の説明では省略する。本実施例を説明する図８では、単結晶シリコン基板に、素子分離領域、ＭＩＳＦＥＴ、およびＭＩＳＦＥＴの半導体領域に接続されたプラグを形成するまでの工程は、図示、説明伴に省略し、以下ではプラグおよび下部電極形成以降の工程のみを示す。
【００５６】
ＭＩＭキャパシタ形成溝３０ａを形成するまでの工程は、実施例１と同じであるので、ここまでの工程の説明は省略する。
まず、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、絶縁膜２９表面、および配線２８表面上へＴａ膜３１を堆積する。このＴａ膜は、Ｃｕからなる導電性膜２８ｂの拡散を抑制する拡散防止層としての機能を有する。また、後で形成するＡｌ_２Ｏ_３膜３２の堆積時および後熱処理時に、Ｃｕからなる導電性膜２８ｂが酸化されるのを防止する機能を有する。
【００５７】
本実施例においては、Ｔａ膜３１の堆積にＤＣスパッタリング法を用いる場合を例示したが、ＣＶＤ法を用いてもよい。また、Ｔａ膜３１の膜厚は、約１０ｎｍ〜５０ｎｍ程度、好ましくは約２５ｎｍとなるようにする。
次に、Ａｌ_２Ｏ_３膜３２を堆積する。このＡｌ_２Ｏ_３膜３２は、Ａｌ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気におけるＤＣ反応性スパッタリング法によって堆積する。
【００５８】
本実施例においては、Ａｌ_２Ｏ_３膜３２の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ａｌ_２Ｏ_３膜３２の膜厚は、約１ｎｍ〜６ｎｍ程度、好ましくは約３ｎｍとなるようにする。
【００５９】
次に、Ｔａ_２Ｏ_５膜３３を堆積する。このＴａ_２Ｏ_５膜３３は、半導体基板の温度を約０℃〜３００℃程度、好ましくは約５０℃程度に保ち、Ｔａ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気中におけるＤＣ反応性スパッタリング法によって堆積する。
【００６０】
実施例においては、Ｔａ_２Ｏ_５膜３３の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ｔａ_２Ｏ_５膜３３の膜厚は、約５ｎｍ〜２０ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
次に、Ａｌ_２Ｏ_３膜３２を堆積した工程と同様の工程により、Ａｌ_２Ｏ_３膜３４を堆積する。このＡｌ_２Ｏ_３膜３４は、後で形成するＴａ膜３５へＴａ_２Ｏ_５膜３３中の酸素が熱処理により拡散することを抑制する機能を有する。
【００６１】
次に、Ｔａ膜３１を堆積した工程と同様の工程により、Ｔａ膜３５を堆積する。このＴａ膜３５は、後で形成するＣｕ膜３９ｂの拡散と酸化を抑制する機能を有する。
【００６２】
次に、フォトリソグラフィ技術、ドライエッチング技術およびウエットエッチング技術を用いて、Ｔａ膜３１、Ａｌ_２Ｏ_３膜３２、Ｔａ_２Ｏ_５膜３３、Ａｌ_２Ｏ_３膜３４、Ｔａ膜３５を所望の形状に加工する。
この後の、上部電極コンタクトおよび、埋め込み配線形成工程は前記本実施例１と同様なので省略する。
【００６３】
以上をもって、Ｃｕからなる下部電極（導電性膜２８ｂ）、Ｔａからなる反応防止層（Ｔａ膜３１）、Ａｌ_２Ｏ_３からなる酸素拡散防止層（Ａｌ_２Ｏ_３膜３２）、Ｔａ_２Ｏ_５からなる誘電体層（Ｔａ_２Ｏ_５膜３３）、Ａｌ_２Ｏ_３からなる酸素拡散防止膜（Ａｌ_２Ｏ_３膜３４）、Ｔａからなる反応防止層（Ｔａ膜３５）、およびＣｕからなる上部電極（Ｃｕ膜３９ｂ）で構成されるＭＩＭ構造キャパシタが完成する。（図８）
ここで、Ｔａ膜３１、Ａｌ_２Ｏ_３膜３２、Ｔａ_２Ｏ_５膜３３、Ａｌ_２Ｏ_３膜３４、およびＴａ膜３５を加工する手順について付け加えておく。
【００６４】
本実施例１でも述べたように、Ｔａ膜３１、Ａｌ_２Ｏ_３膜３２、Ｔａ_２Ｏ_５膜３３、Ａｌ_２Ｏ_３膜３４、Ｔａ膜３５を一括して加工する工程を例示したが、キャパシタとしての機能を失わない形状に加工されるのであれば、これに限らない。ただし、Ｔａ膜３１は、Ｃｕからなる導電性膜２８ｂよりも大きい形状に加工する必要がある。これは、Ｃｕからなる導電性膜２８ｂが露出すると、絶縁膜中に拡散するためである。また、Ｃｕ膜３９ｂは、Ｔａ膜３５によってＴａ_２Ｏ_５膜３３と分離されなければならない。一部でも接していると、ＣｕがＴａ_２Ｏ_５膜３３中に拡散するためである。
以上の工程により、本実施例の半導体集積回路装置ができる。
【００６５】
本実施例によれば、Ｃｕ配線とＴａ_２Ｏ_５誘電体膜の間にＴａからなる反応防止層と、Ｔａ_２Ｏ_５誘電体膜とＴａ膜の間にＡｌ_２Ｏ_３からなる酸素拡散防止層を挿入することにより、Ｃｕの拡散と酸化を抑制し、またＴａ_２Ｏ_５中の酸素がＴａ中へ拡散することを抑制できるため、キャパシタのリーク電流密度を低減することができる。
なお、本発明によれば、上述の本実施例に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００６６】
＜実施例３＞
前記２つの実施例では、ＭＩＭキャパシタの下部Ｔａ膜１５および３１と、上部Ｔａ膜１９および３５はそれぞれその間にあるＡｌ_２Ｏ_３膜、Ｔａ_２Ｏ_５膜とＡｌ_２Ｏ_３膜の膜厚の和の距離だけ離れており、非常に接近しているため前記２つの実施例ではＭＩＭキャパシタの耐圧が低下する場合もある。そこで、実施例３では下部Ｔａ膜と上部Ｔａ膜の距離を大きくする方法を提供する。以下、実施例３を図９で説明する。
なお、埋め込み配線などの形成工程は、実施例１と同様であるので以下の説明では省略する。本実施例を説明する図９では、単結晶シリコン基板に、素子分離領域、ＭＩＳＦＥＴ、およびＭＩＳＦＥＴの半導体領域に接続されたプラグを形成するまでの工程は、図示、説明伴に省略し、以下ではプラグ形成以降の工程のみを説明する。
【００６７】
埋め込み配線４２を形成するまでの工程は実施例１と同様なので、本実施例の説明は、埋め込み配線４２形成後の工程から説明をする。
埋め込み配線４２形成後、埋め込み配線４２および絶縁膜４１上に窒化シリコン膜を堆積してバリア絶縁膜４３を形成する。この窒化シリコンの堆積には、例えばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。バリア絶縁層４３は埋め込み配線４２の導電性膜４２ｂを構成するＣｕの拡散を抑制する機能を有する。これによりバリア導電性膜４２ａとともに絶縁膜４１および後で説明する絶縁膜４５へのＣｕの拡散を防止してそれらの絶縁性を保持し、半導体集積回路装置の信頼性を高めることができる。また、バリア絶縁膜４３は、後の工程において、エッチングを行う際のエッチストッパ層としても機能する。
【００６８】
次にバリア絶縁膜４３をフォトリソグラフィ技術およびドライエッチング技術を用いて加工して埋め込み配線４２の上に溝を形成する。
次に、露出した埋め込み配線４２の表面の反応層を除去するためのスパッタエッチングを行う。
【００６９】
次に、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、Ｔａ膜４４を堆積する。このＴａ膜４４は、Ｃｕからなる導電性膜４２ｂの拡散を抑制する拡散防止層としての機能を有する。また、後で形成するＡｌ_２Ｏ_３膜４６の堆積時および後熱処理時に、Ｃｕからなる導電性膜４２ｂが酸化されるのを防止する機能を有する。
【００７０】
本実施例においては、Ｔａ膜４４の堆積にＤＣスパッタリング法を用いる場合を例示したが、ＣＶＤ法を用いてもよい。また、Ｔａ膜４４の膜厚は約１０ｎｍ〜５０ｎｍ程度、好ましくは約２５ｎｍとなるようにする。
次にＴａ膜４４を、フォトリソグラフィ技術およびドライエッチング技術を用いて所望の形状に加工する。（図９（ａ））
次に、Ｔａ膜４４および、バリア絶縁膜４３の表面に、膜厚が約１００ｎｍの絶縁膜４５を堆積する。この絶縁膜４５は、たとえばフッ素を添加したＣＶＤ酸化膜などのＳｉＯＦ膜とする。
次に、フォトリソグラフィ技術およびドライエッチング技術もしくはウエットエッチング技術を用いて絶縁膜４５を所望の形状に加工する。
次に、Ｔａ膜４４および絶縁膜４５表面へＡｌ_２Ｏ_３膜４６を堆積する。このＡｌ_２Ｏ_３膜４６は、Ａｌ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気におけるＤＣ反応性スパッタリング法によって堆積する。
本実施例においては、Ａｌ_２Ｏ_３膜４６の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ａｌ_２Ｏ_３膜４６の膜厚は、約１ｎｍ〜６ｎｍ程度、好ましくは約３ｎｍとなるようにする。
次に、Ｔａ_２Ｏ_５膜４７を堆積する。このＴａ_２Ｏ_５膜４７は、半導体基板の温度を約０℃〜３００℃程度、好ましくは約５０℃程度に保ち、Ｔａ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気中におけるＤＣ反応性スパッタリング法によって堆積する。
【００７１】
本実施例においては、Ｔａ_２Ｏ_５膜４７の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ｔａ_２Ｏ_５膜４７の膜厚は、約５ｎｍ〜２０ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
次に、Ａｌ_２Ｏ_３膜４６を堆積した工程と同様の工程により、Ａｌ_２Ｏ_３膜４８を堆積する。このＡｌ_２Ｏ_３膜４８は、後で形成するＴａ膜４９へＴａ_２Ｏ_５膜４７中の酸素が熱処理により拡散することを抑制する機能を有する。
【００７２】
次に、Ｔａ膜４４を堆積した工程と同様の工程により、Ｔａ膜４９を堆積する。このＴａ膜４９は、後で形成するＣｕ膜５３ｂの拡散と酸化を抑制する機能を有する。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、Ａｌ_２Ｏ_３膜４６、Ｔａ_２Ｏ_５膜４７、Ａｌ_２Ｏ_３膜４８、Ｔａ膜４９を所望の形状に加工する。（図９（ｂ））
以下、絶縁膜５０を堆積した後、デュアルダマシン構造による埋め込み配線および、プラグ形成の工程は、実施例１と同様であるので省略する。
【００７３】
以上をもって、Ｃｕからなる下部電極（導電性膜４２ｂ）、Ｔａからなる反応防止層（Ｔａ膜４４）、Ａｌ_２Ｏ_３からなる酸素拡散防止層（Ａｌ_２Ｏ_３膜４６）、Ｔａ_２Ｏ_５からなる誘電体層（Ｔａ_２Ｏ_５膜４７）、Ａｌ_２Ｏ_３からなる酸素拡散防止膜（Ａｌ_２Ｏ_３膜４８）、Ｔａからなる反応防止層（Ｔａ膜４９）、およびＣｕからなる上部電極（Ｃｕ膜５３ｂ）で構成されるＭＩＭ構造キャパシタが完成する。（図９（ｃ））
ここで、Ｔａ膜４４、Ａｌ_２Ｏ_３膜４６、Ｔａ_２Ｏ_５膜４７、Ａｌ_２Ｏ_３膜４８、およびＴａ膜４９を加工する手順について付け加えておく。
【００７４】
本実施例においては、Ａｌ_２Ｏ_３膜４６、Ｔａ_２Ｏ_５膜４７、Ａｌ_２Ｏ_３膜４８、Ｔａ膜４９を一括して加工する工程を例示したが、キャパシタとしての機能を失わない形状に加工されるのであれば、これに限らない。ただし、Ｔａ膜４４は、Ｃｕからなる導電性膜４２ｂよりも大きい形状に加工する必要がある。これは、Ｃｕからなる導電性膜４２ｂが露出すると、絶縁膜中に拡散するためである。また、Ｃｕ膜５３ｂは、Ｔａ膜４９によってＴａ_２Ｏ_５膜４７と分離されなければならない。一部でも接していると、ＣｕがＴａ_２Ｏ_５膜４７中に拡散するためである。以上の工程により、本実施例の半導体集積回路装置ができる。
【００７５】
実施例３によれば、Ｃｕ配線とＴａ_２Ｏ_５誘電体膜の間にＴａからなる反応防止層と、Ｔａ_２Ｏ_５誘電体膜とＴａ膜の間にＡｌ_２Ｏ_３からなる酸素拡散防止層を挿入することにより、Ｃｕの拡散と酸化を抑制し、またＴａ_２Ｏ_５中の酸素がＴａ中へ拡散することを抑制できるため、キャパシタのリーク電流密度を低減することができる。
なお、本発明によれば、上述の本実施例に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００７６】
＜実施例４＞
実施例４はＡｌ配線を上部電極・下部電極として用いた場合の製造方法を提供するものである。本実施例を説明する図１０では、単結晶シリコン基板に、素子分離領域、ＭＩＳＦＥＴ、およびＭＩＳＦＥＴの半導体領域に接続されたプラグを形成するまでの工程は、図示、説明伴に省略し、以下ではプラグ形成以降の工程をしている。
まず、半導体基板の全面にバリア導電性膜５４、例えばＴｉＮ膜を堆積する。バリア導電性膜５４の膜厚は、半導体基板表面において、約１００ｎｍ程度となるようにする。
バリア導電性膜５４は、スパッタリング法により堆積してもよいし、無機または有機材料を用いたＣＶＤ法により堆積してもよい。
次に、バリア導電性膜５４の上に導電性膜５５を、例えばＡｌとＣｕおよびＳｉ数パーセントを合金化したものをスパッタリング法を用いて堆積する。導電性膜５５の膜厚は、約８００ｎｍ程度となるようにする。
次に、バリア導電性膜５４を堆積したのと同様に、導電性膜５５の上に、バリア導電性膜５６を堆積する。
次に、バリア導電性膜５６の上に、Ｔａ金属ターゲットを用いたＤＣスパッタリング法によって、Ｔａ膜５７を堆積する。このＴａ膜５７は、後で形成するＡｌ_２Ｏ_３膜６２の堆積時および後熱処理時に、導電性膜５５が酸化されるのを防止する機能を有する。ただし、Ｃｕ配線と比べて酸化が少ないのでＴａ膜５７を挿入しなくともよい。
【００７７】
本実施例においては、Ｔａ膜５７の堆積にＤＣスパッタリング法を用いる場合を例示したが、ＣＶＤ法を用いてもよい。また、Ｔａ膜５７の膜厚は約１０ｎｍ〜５０ｎｍ程度、好ましくは約２５ｎｍとなるようにする。
次に、バリア導電性膜５４、導電性膜５５、バリア導電性膜５６、Ｔａ膜５７を、フォトリソグラフィ技術およびドライエッチング技術を用いて所望の形状に加工する。（図１０（ａ））
次に、半導体基板表面および、Ｔａ膜５７表面にＨＤＰ−ＣＶＤを用いてＳｉＯ_２膜を堆積し、膜厚が約４００ｎｍの絶縁膜５８を堆積する。
次に、ＣＭＰを用いて絶縁膜５８の表面を平坦化する。続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒を除去する。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、絶縁膜５８を加工してコンタクト孔５９を形成する。
次に、表面のコンタクト孔底部露出面の反応層を除去するためのスパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ酸化膜に換算して約２〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。
【００７８】
次に、Ｔａ膜５７および絶縁膜５８表面にバリア導電性膜６０、例えばＴｉＮをスパッタリング法を用いて堆積する。
次に、バリア導電性膜６０の上にＣＶＤ法を用いてＷ膜６１を堆積する。
次に、絶縁膜５８表面の余分なバリア導電性膜６０とＷ膜６１をＣＭＰ法を用いて除去する。続いて、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板の表面に付着した研磨砥粒を除去する。
【００７９】
次に、フォトリソグラフィ技術、およびドライエッチング技術を用いて、ＭＩＭキャパシタ形成溝６２を形成する。（図１０（ｂ））
次にＭＩＭキャパシタ形成溝の底部露出面の反応層を除去するために、スパッタエッチングを行う。このときのスパッタエッチング量は、Ｐ−ＴＥＯＳ酸化膜に換算して約２〜１８ｎｍ程度、好ましくは約１０ｎｍ程度とする。
【００８０】
次に、Ｔａ膜５７、絶縁膜５８、プラグ６０の表面上へＡｌ_２Ｏ_３膜６２を堆積する。このＡｌ_２Ｏ_３膜６２は、Ａｌ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気におけるＤＣ反応性スパッタリング法によって堆積する。
本実施の形態においては、Ａｌ_２Ｏ_３膜６２の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ａｌ_２Ｏ_３膜６２の膜厚は、約１ｎｍ〜６ｎｍ程度、好ましくは約３ｎｍとなるようにする。
次に、Ｔａ_２Ｏ_５膜６３を堆積する。このＴａ_２Ｏ_５膜６３は、半導体基板の温度を約０℃〜３００℃程度、好ましくは約５０℃程度に保ち、Ｔａ金属ターゲットを用いた、ＡｒとＯ_２の混合雰囲気中におけるＤＣ反応性スパッタリング法によって堆積する。
【００８１】
本実施例においては、Ｔａ_２Ｏ_５膜６３の堆積にＤＣ反応性スパッタリング法を用いる場合を例示したが、他のスパッタリング法を用いてもよいし、ＣＶＤ法を用いてもよい。また、Ｔａ_２Ｏ_５膜６３の膜厚は、約５ｎｍ〜２０ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
次に、Ａｌ_２Ｏ_３膜６２を堆積した工程と同様の工程により、Ａｌ_２Ｏ_３膜６４を堆積する。このＡｌ_２Ｏ_３膜６４は、後で形成するＴａ膜６５へＴａ_２Ｏ_５膜６３中の酸素が熱処理により拡散することを抑制する機能を有する。
【００８２】
次に、Ｔａ膜５７を堆積した工程と同様の工程により、Ｔａ膜６５を堆積する。このＴａ膜６５は、後で形成する導電性膜６７の酸化を抑制する機能を有する。
次に、フォトリソグラフィ技術、ドライエッチング技術およびウエットエッチング技術を用いて、Ａｌ_２Ｏ_３膜６２、Ｔａ_２Ｏ_５膜６３、Ａｌ_２Ｏ_３膜６４、Ｔａ膜６５を所望の形状に加工する。
【００８３】
次に、絶縁膜５８、プラグ６０、Ｔａ膜６５表面に、バリア導電性膜６６となる、例えばＴｉＮ膜を堆積する。バリア導電性膜６５の膜厚は、絶縁膜５８の表面において、約２ｎｍ〜１８ｎｍ程度、好ましくは約１０ｎｍとなるようにする。
次に、バリア導電性膜６６の上へ、導電性膜６７を、例えばＡｌとＣｕおよびＳｉ数パーセントを合金化したものをスパッタリング法を用いて堆積する。導電性膜６７の膜厚は、約５００ｎｍ〜８００ｎｍとなるようにする。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、バリア導電性膜６６、導電性膜６７を所望の形状に加工する。
【００８４】
以上をもって、Ａｌからなる下部電極（導電性膜５５）、Ｔａからなる反応防止層（Ｔａ膜５７）、Ａｌ_２Ｏ_３からなる酸素拡散防止層（Ａｌ_２Ｏ_３膜６２）、Ｔａ_２Ｏ_５からなる誘電体層（Ｔａ_２Ｏ_５膜６３）、Ａｌ_２Ｏ_３からなる酸素拡散防止膜（Ａｌ_２Ｏ_３膜６４）、Ｔａからなる反応防止層（Ｔａ膜６５）、およびＡｌからなる上部電極（導電性膜６７）で構成されるＭＩＭ構造キャパシタが完成する。（図１０（ｃ））
ここで、Ａｌ_２Ｏ_３膜６２、Ｔａ_２Ｏ_５膜６３、Ａｌ_２Ｏ_３膜６４、およびＴａ膜６５を加工する手順について付け加えておく。
【００８５】
本実施例においては、Ａｌ_２Ｏ_３膜６２、Ｔａ_２Ｏ_５膜６３、Ａｌ_２Ｏ_３膜６４、Ｔａ膜６５を一括して加工する工程を例示したが、キャパシタとしての機能を失わない形状に加工されるのであれば、これに限らない。
以上の工程により、本実施例の半導体集積回路装置ができる。
【００８６】
実施例４によれば、Ａｌ配線とＴａ_２Ｏ_５誘電体膜の間にＴａからなる反応防止層と、Ｔａ_２Ｏ_５誘電体膜とＴａ膜の間にＡｌ_２Ｏ_３からなる酸素拡散防止層を挿入することにより、Ａｌ配線の酸化を抑制し、またＴａ_２Ｏ_５中の酸素がＴａ中へ拡散することを抑制できるため、キャパシタのリーク電流密度を低減することができる。
なお、ここでのＡｌ配線をタングステン配線に置き換えても同様の効果が得られる。
なお、本発明によれば、上述の実施例に限らず、本願明細書の課題を解決する手段の欄にあげた各種手段がそれぞれ適用可能であることはいうまでもない。
【００８７】
＜実施例５＞
実施例５は、ＲＦアナログデバイスとＣＭＯＳロジックデバイスをワンチップ内に集積した半導体集積回路の１例であり、そのロジック部、アナログ部、メモリ部の断面構造図である。この実施例５においては、図１１の１１２、１１３、１１４が実施例１のＭＩＭキャパシタに対応したものとなっている。ここでは、ＣＭＯＳ構造を前提として説明するが、バイポーラトランジスタとＣＭＯＳとを混在したいわゆるＢｉＣＭＯＳ構造などにも本発明を適用できることはもちろんである。図１１では、一つのＰ型シリコン基板Ｐ−ＳＵＢ上にロジック部、アナログ部、メモリ部が形成されている。一つのＰ型シリコン基板Ｐ−ＳＵＢ内部には、Ｎウェル領域１０２、１０３、１０４が島状に形成され、さらにそれぞれのＮウェル領域の中に、Ｎウェル領域１０５、１０６、１０７およびＰウェル領域１０８、１０９、１１０が図のように形成されている。またＮウェル領域１０５、１０６、１０７にはＰＭＯＳトランジスタ、Ｐウェル領域１０８、１０９、１１０にはＮＭＯＳトランジスタが形成され、トランジスタの隣接部にはＮウェル、Ｐウェル領域への給電部が示されている。さらに、アナログ部には多結晶シリコン配線層１１５で形成した抵抗成分が示されており、その他にはゲート酸化膜１２８、シリサイド層１２６、サイドスペーサ１２７、シリコン窒化膜１２５等が図に示されている。
【００８８】
図１１において、ロジック部のようにトランジスタをシリサイド化すると、拡散層領域におけるリーク電流が増加することがある。したがって、シリサイド化したトランジスタをメモリセルに利用すると、メモリセルのデータ保持特性を悪化させる場合がある。このような場合は、図１１のようにＰウェル領域１１０に形成したＮＭＯＳトランジスタをシリサイド化せずにメモリセルを形成してもよい。また特に図示していないが、多結晶シリコン配線層１１５は、シリサイド化をしないと抵抗値が大きくなるので、多結晶シリコン配線１１５上にタングステンＷ等を積層した、いわゆるポリメタル構造としてもよい。さらに多結晶シリコン配線層１１５上だけを選択的にシリサイド化して、拡散層領域をシリサイド化しないトランジスタ構造としてもよい。もちろん、リーク電流が保持特性に悪影響を及ぼさない程度であれば、ロジック部のトランジスタと同様にシリサイドしてもよい。その場合、シリサイド化させないための追加マスクが不要となり、より低コスト化できる。
【００８９】
また、図１１におけるウェル構造は、いわゆる３重ウェル構造であり、ロジック部、アナログ部、メモリ部をそれぞれＮウェル領域１０２、１０３、１０４で分離している。これにより、ロジック部、アナログ部、メモリ部のそれぞれの領域は電気的に分離できるので互いの干渉を避けることができて安定に動作することが可能となる。また、それぞれの動作電圧に適したＮウェル、Ｐウェルの電位を設定できる。もちろん、このように３重ウェル構造が必要ない場合には、Ｎウェル領域１０２、１０３、１０４のないより単純な構成にしてもよいし、メモリ部のみ、あるいはメモリ部とアナログ部のみをＮウェル領域１０３、１０４で分離する、あるいは２つの領域を同じＮウェル領域で囲むなど必要に応じて種々の変形が可能である。
【００９０】
図１１において、基板の上に示した破線は、Ｃｕ配線層（１２０〜１２４）とそのコンタクト層（１１６〜１１９）の位置を示している。ＭＩＭキャパシタ１１２、１１３、１１４は、それぞれロジック部、アナログ部、メモリ部で利用されている。例えば、ロジック部では電源に接続される配線にキャパシタを設けることにより、電源の静電容量を増加させて電源を安定化することに利用できる。これをアナログ部やメモリ部にも使うことももちろん可能である。さらにアナログ部のキャパシタ素子や後述するようにメモリ部におけるメモリセルに応用することができる。
【００９１】
従来の１Ｔ１Ｃ型メモリセルにおいては、下部電極としては耐熱性等に優れた多結晶シリコンが主に用いられ、上部電極としてはＴｉＮなどの耐酸化性を有する金属を用いてメモリキャパシタを形成していた。したがって、ロジックで用いられるＣｕ配線層を、キャパシタの電極に用いることは困難であった。本実施例のＭＩＭキャパシタは、下部電極として例えば第３層のＣｕ配線層１２２を利用する。
【００９２】
Ｃｕ配線層を形成した後、反応防止層としてＴａ膜を形成する。続いて、酸素拡散防止層としてＡｌ_２Ｏ_３膜を形成する。続いて、Ｔａ_２Ｏ_５誘電体膜を形成する。続いて、酸素拡散防止層としてＡｌ_２Ｏ_３膜を形成する。続いて、反応防止層としてＴａ膜を形成し、さらに上部電極を形成する。このとき上部電極は第４層のＣｕ配線層１２３とＣｕ配線層１２２との間のビアホール１１８の層に形成される。このように、キャパシタの下部電極にＣｕ配線層を利用すれば、ロジック部、アナログ部、メモリ部におけるキャパシタの片方の電極形成において、特別なプロセスが不要となる。またメモリ部においては、従来の立体構造を有する１Ｔ１Ｃ型メモリセルとは異なり、キャパシタが平面構造であるためロジックのＣｕ配線層を容易に利用でき、さらに平面構造であることから加工が容易であり、歩留まり良くキャパシタを形成できる。
【００９３】
本実施例５では、単純な平面構造のキャパシタであるといったことから、加工が容易であるためプロセスコストが低減できる。さらに、Ｃｕ配線層をＭＩＭキャパシタの電極に利用することで、メモリ部、ロジック部、アナログ部のキャパシタを同様の構造、および同様の材料で形成、コスト低減、信頼性や歩留まりの向上が実現できる。
【００９４】
以上、本発明者によってなされた発明をその実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９５】
【発明の効果】
本発明によれば、誘電率の高いＴａ_２Ｏ_５を用いたＭＩＭキャパシタをＣｕ電極上に形成できる。そのため、容量密度の高いＭＩＭキャパシタを用いて高集積ＬＳＩを低コストで実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るキャパシタの縦断面図である。
【図２】Ｃｕ電極上に反応防止膜としてＴａ膜を堆積しその上へ直接Ｔａ_２Ｏ_５膜を形成したキャパシタにおいて、リーク電流密度の熱処理による変化を説明する図である。
【図３】酸素拡散防止層としてＡｌ_２Ｏ_３、ＡｌＮ膜を用いた場合、及び何も挿入しない場合のリーク電流密度の熱処理による変化を説明する図である。
【図４】酸素拡散防止層として、Ａｌ_２Ｏ_３を用いた場合とＡｌＮ場合の容量密度の周波数依存性の違いを説明する図である。
【図５】本発明の実施例１を説明する工程の縦断面図である。
【図６】本発明の実施例１を説明する工程の縦断面図である。
【図７】本発明の実施例１を説明する工程の縦断面図である。
【図８】本発明の実施例２を説明する工程の縦断面図である。
【図９】本発明の実施例３を説明する工程の縦断面図である。
【図１０】本発明の実施例４を説明する工程の縦断面図である。
【図１１】本発明の実施例５を説明する工程の縦断面図である。
【図１２】本発明の実施例１を説明する工程の平面図である。
【図１３】本発明の実施例１を説明する工程の縦断面図である。
【図１４】本発明の実施例１を説明する工程の平面図である。
【図１５】本発明の実施例１を説明する工程の縦断面図である。
【図１６】本発明の実施例１を説明する工程の縦断面図である。
【符号の説明】
１…シリコン基板、２…ＴａＮ膜、３…Ｔａ膜、４…Ｃｕ膜、５…Ｔａ膜、６，１６，１８…Ａｌ_２Ｏ_３膜、７，１７…Ｔａ_２Ｏ_５膜、８…Ａｕ電極、９…プラグ、１０，１３，２１…エッチストッパ膜、１１，１４，２０，２２…絶縁膜、１２ａ，２５ａ…バリア導電性膜（第１導電性膜）、１２ｂ…導電性膜（第２導電性膜）、１２，２５…埋め込み配線、１４ａ…ＭＩＭキャパシタ形成溝、１５，１９…Ｔａ膜、２３…コンタクト孔、２４…配線溝、２５ｂ…導電性膜（第２導電性膜）、３０ａ…ＭＩＭキャパシタ形成溝、３９ａ，４２ａ…バリア導電性膜（第１導電性膜）、３９ｂ、４２ｂ…導電性膜（第２導電性膜）、５４，５６…バリア導電性膜、５５，６７…導電性膜、６０ｂ…Ｗ膜、６０…プラグ、６１…ＭＩＭキャパシタ形成溝、１０１…Ｐ型シリコン基板、１０２，１０３…Ｎウェル領域、１１１…素子分離酸化膜、１１２，１１３…ＭＩＭキャパシタ、１１５…多結晶シリコン配線層、１１６，１１７…ビアホール、１２０…第１層のＣｕ配線層、１２１…第２層のＣｕ配線層、１２２…第３層のＣｕ配線層、１２３…第４層のＣｕ配線層、１２４…第５層のＣｕ配線層、１２５…シリコン窒化膜、１２６…シリサイド層、１２７…サイドスペーサ、１２８…ゲート酸化膜。

Claims

半導体基板上に形成された酸化物誘電体キャパシタを有する半導体装置において、
前記半導体基板上に形成された第１の金属電極と、
前記第１の金属電極上に形成されたＴａ膜と、
前記Ｔａ膜上に形成されたＴａ_２Ｏ_５膜と、
前記Ｔａ_２Ｏ_５膜上に形成された第２の金属電極とを備え、
前記Ｔａ膜と前記Ｔａ_２Ｏ_５膜との間に、前記Ｔａ_２Ｏ_５膜中の酸素が前記Ｔａ膜へ拡散するのを抑制する層を介在させることを特徴とする半導体装置。
前記第１の金属電極はＣｕからなり、前記Ｔａ_２Ｏ_５膜中の酸素が前記Ｔａ膜へ拡散するのを抑制する層がＡｌ_２Ｏ_３膜からなることを特徴とする請求項１に記載の半導体装置。
前記第１の金属電極はＡｌからなり、前記Ｔａ_２Ｏ_５膜中の酸素が前記Ｔａ膜へ拡散するのを抑制する層がＡｌ_２Ｏ_３膜からなることを特徴とする請求項１に記載の半導体装置。
前記第１の金属電極はＷからなり、前記Ｔａ_２Ｏ_５膜中の酸素が前記Ｔａ膜へ拡散するのを抑制する層がＡｌ_２Ｏ_３膜からなることを特徴とする請求項１に記載の半導体装置。
前記Ｔａ_２Ｏ_５膜中の酸素が前記Ｔａ膜へ拡散するのを抑制する層は、ＡｌＮ膜、ＳｉＯ_２膜、ＴｉＮ膜、Ｔｉ０_２膜、または酸化ハフニウムの何れかからなることを特徴とする請求項１に記載の半導体装置。
半導体基板上に形成された酸化物誘電体キャパシタを有する半導体装置において、
前記半導体基板上に形成されたＡｌ電極と、
前記Ａｌ電極上に形成されたＴａ_２Ｏ_５膜と、
前記Ｔａ_２Ｏ_５膜上に形成された金属電極とを備え、
前記Ａｌ電極と前記Ｔａ_２Ｏ_５膜との間に、Ａｌ_２Ｏ_３膜を介在させることを特徴とする半導体装置。
前記Ｔａ_２Ｏ_５膜は、非晶質な膜であることを特徴とする請求項１または６に記載の半導体装置。
前記Ｃｕ電極は、絶縁膜中に埋め込まれたダマシン配線構造であることを特徴とする請求項２に記載の半導体装置。
前記Ｔａ_２Ｏ_５膜上に、Ａｌ_２Ｏ_３膜が形成されていることを特徴とする請求項１または６に記載の半導体装置。
半導体基板上に形成された酸化物誘電体キャパシタを有する半導体装置の製造方法において、
前記半導体基板上に第１の金属電極を形成する工程と、
前記第１の金属電極上にＴａ膜を形成する工程と、
前記Ｔａ膜上にＴａ_２Ｏ_５膜形成する工程と、
前記Ｔａ_２Ｏ_５膜上に第２の金属電極を形成する工程とを備え、
前記Ｔａ膜と前記Ｔａ_２Ｏ_５膜との間に、前記Ｔａ_２Ｏ_５膜中の酸素が前記Ｔａ膜へ拡散するのを抑制する層を形成する工程を有することを特徴とする半導体装置の製造方法。
前記Ｔａ_２Ｏ_５膜中の酸素が前記Ｔａ膜へ拡散するのを抑制する層は、Ａｌ_２Ｏ_３膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。
前記Ｔａ_２Ｏ_５膜は、Ｔａターゲットを用いて酸素雰囲気中でスパッタリングにより形成され、その後不活性雰囲気中または微量酸素雰囲気中で前記Ｔａ_２Ｏ_５膜を熱処理する工程を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
前記Ｔａ_２Ｏ_５膜は、スパッタリング法により、酸素雰囲気で３００℃以下の温度で形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
前記Ａｌ_２Ｏ_３膜は、スパッタリングにより、酸素雰囲気で３００℃以下の温度で形成することを特徴とする請求項１１に記載の半導体装置の製造方法。