JP2011254049A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ポーラスＬｏｗ−ｋ膜の信頼性を向上させる。
【解決手段】プラズマＣＶＤ法によって層間絶縁膜ＩＬ２を形成する際にＣＶＤ装置内に供給するポロジェンの流量を、ポロジェンおよびメチルジエトキシシランの合計の流量の３０％以上６０％以下とすることで、層間絶縁膜ＩＬ２内に形成される空孔１０の大きさを小さくし、プロセスダメージによって層間絶縁膜ＩＬ２の表面に変質層ＣＬが形成されることを防ぐ。また、水分を含む変質層ＣＬの形成を抑えることで、各配線を構成するバリア膜および主導体膜の酸化を防ぎ、各配線間の耐圧の劣化を防ぐ。これにより、層間絶縁膜ＩＬ２に隣接して形成される配線のＥＭ寿命および前記配線の線間ＴＤＤＢ寿命の劣化を防ぐ。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、低い比誘電率膜を有する半導体装置の製造方法に適用して有効な技術に関するものである。

特許文献１（特開２００８−２６３１０５号公報）には、ポーラスＬｏｗ−ｋ膜を複数の絶縁層からなる積層構造とし、前記複数の絶縁層のそれぞれを、ＣＶＤ（Chemical Vapor Deposition）法等で成膜した後、ポロジェン脱離処理を施して内部に空孔を設けることで形成することが開示されている。前記ポーラスＬｏｗ−ｋ膜を構成するそれぞれの絶縁層の膜厚を薄くすることで、ポーラスＬｏｗ−ｋ膜内に形成する複数の空孔同士が接触して連続的に接続されることを防ぐことが開示されている。すなわち、ここでは絶縁層の膜厚を薄くすることで、空孔同士が繋がることに起因するポーラスＬｏｗ−ｋ膜の機械的強度の低下およびポーラスＬｏｗ−ｋ膜の膜質の低下を防ぐことができるとしている。

特許文献２（特開２００７−３１８０６７号公報）には、ポロジェン（Porogen）を用いて、Ｌｏｗ−ｋ膜をＣＶＤ法により形成することが開示されている。

特開２００８−２６３１０５号公報 特開２００７−３１８０６７号公報

先端のシステムＬＳＩ（Large Scale Integration：大規模集積回路)においては、素子の微細化が進むにつれて、配線抵抗と配線の寄生容量との積に比例する配線遅延（ＲＣ（Resistance-Capacitance）遅延）の増大が問題となる。この問題への対策として、銅（Ｃｕ）を配線に用いることで配線抵抗を低減するとともに、比誘電率ｋが２．５以上３．１以下の低い比誘電率を有する絶縁膜（Ｌｏｗ−ｋ膜）を層間絶縁膜に用いることで寄生容量を低減する手法が盛んに取り入れられている。近年では、さらに比誘電率が低い材料として、Ｌｏｗ−ｋ膜中に空孔を導入したポーラスＬｏｗ−ｋ膜などが開発されている。

なお、前記特許文献１ではポーラスＬｏｗ−ｋ膜内に空孔を形成するためのポロジェンの量を加減することで、ポーラスＬｏｗ−ｋ膜の機械的強度の低下を防ぎ、ポーラスＬｏｗ−ｋ膜の比誘電率を低下させることができるとしているが、ポロジェンの流量を加減して形成する空孔の具体的な大きさに関する数値については記載されていない。

しかし、ポーラスＬｏｗ−ｋ膜は、エッチング、アッシング、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）、成膜または洗浄などによるプロセスダメージ耐性が低いため、ダメージを受けた領域が変質し、ポーラスＬｏｗ−ｋ膜の信頼性が低下する。ダメージを受けたポーラスＬｏｗ−ｋ膜が変質した場合、ポーラスＬｏｗ−ｋ膜の電気特性が劣化する。すなわち、エッチングまたはアッシングなどの処理を行うと、プラズマまたは薬液などに曝されたポーラスＬｏｗ−ｋ膜の膜質が低下する。

このとき、ダメージを受けたポーラスＬｏｗ−ｋ膜は親水性が高くなることで水分が吸着して比誘電率が高くなるため、ポーラスＬｏｗ−ｋ膜内に含まれる水分によってポーラスＬｏｗ−ｋ膜と隣接するダマシン配線の表面が酸化し、ダマシン配線内の銅がポーラスＬｏｗ−ｋ膜内に拡散するおそれがある。このことにより、ポーラスＬｏｗ−ｋ膜内を挟んで配置された配線間の線間ＴＤＤＢ（Time Dependent Dielectric Breakdown：経時絶縁破壊）寿命が短くなる。また、ポーラスＬｏｗ−ｋ膜内に含まれる水分によってポーラスＬｏｗ−ｋ膜と隣接するダマシン配線の表面が酸化することにより、ポーラスＬｏｗ−ｋ膜とダマシン配線との密着性が低下するおそれがある。この場合、ポーラスＬｏｗ−ｋ膜内に形成されたダマシン配線の配線ＥＭ（Electro Migration）寿命が短くなり、ポーラスＬｏｗ−ｋ膜の信頼性が低下する。また、ポーラスＬｏｗ−ｋ膜が水分を含みやすくなること、および、ポーラスＬｏｗ−ｋ膜内に銅が拡散することは、ポーラスＬｏｗ−ｋ膜を介して配置された配線間の耐圧が低下する原因となり、ポーラスＬｏｗ−ｋ膜の電気的特性の低下に繋がる。

本発明の目的は、半導体装置の信頼性を向上させることにある。特に、層間絶縁膜のダメージ耐性を向上させる。

また、本発明の他の目的は、半導体装置の性能を向上させることにある。特に、層間絶縁膜の電気特性を向上させる。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の好ましい一実施の形態である半導体装置の製造方法は、
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に、空孔形成剤を内包する複数の空孔を有する層間絶縁膜をＣＶＤ法を用いて形成する工程と、
（ｃ）前記空孔形成剤を前記複数の空孔内から前記層間絶縁膜の外に排出する工程と、
（ｄ）前記半導体基板上に配線を形成する工程と、
を有し、
前記配線および前記層間絶縁膜は接しており、
前記（ｂ）工程では、前記ＣＶＤ法による前記層間絶縁膜の成膜工程において、ＣＶＤ装置内に供給するメチルジエトキシシランと前記空孔形成剤とを足し合わせた流量に対し、前記空孔形成剤の流量の割合を３０％以上６０％以下とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

上記した本発明の好ましい一実施の形態によれば、
半導体装置の信頼性を向上させることができる。

本発明の一実施の形態である半導体装置の断面図である。 図１に示す半導体装置の一部を拡大して示す断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に示す製造工程中の半導体装置の一部を拡大して示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 図１５に続く半導体装置の製造方法を示す断面図である。 図１６に続く半導体装置の製造方法を示す断面図である。 比較例として示す半導体装置の一部を拡大して示す断面図である。 比較例として示す半導体装置の一部を拡大して示す断面図である。 比較例として示す半導体装置の断面図である。 ポロジェンの割合に対する層間絶縁膜の比誘電率の上昇率を示すグラフである。 ポロジェンの割合に対する層間絶縁膜の比誘電率を示すグラフである。 ポロジェンの割合に対する層間絶縁膜の配線間耐圧を示すグラフである。 ポロジェンの割合に対する線間ＴＤＤＢ寿命と累積分布との関係を示すグラフである。 ポロジェンの割合に対するＥＭ寿命と累積分布との関係を示すグラフである。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。

本発明の実施の形態による半導体装置の一例を図１を用いて説明する。図１は半導体基板上に電界効果トランジスタであるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、ＭＩＳＦＥＴ上の層間絶縁膜に形成された金属配線と、前記金属配線を囲むように形成された層間絶縁膜とを含む半導体装置の一部を示す断面図である。

図１に示すように、本実施の形態の半導体装置は半導体基板１Ｓ上にｎチャネル型のＭＩＳＦＥＴＱｎを形成したものである。半導体基板１Ｓ上にはゲート絶縁膜１を介してゲート電極２が形成され、ゲート電極２およびゲート絶縁膜１の側壁にはサイドウォール３が形成されている。サイドウォール３の下部の半導体基板１Ｓの上面にはゲート電極２の下部の半導体基板１Ｓを挟むように一対のエクステンション領域４が形成されており、ゲート電極２およびサイドウォール３のそれぞれの下部を除く半導体基板１Ｓの上面には拡散層５が形成されている。拡散層５およびゲート電極２の上面にはそれぞれシリサイド層６が形成されている。ここで、ゲート絶縁膜１、ゲート電極２、エクステンション領域４および拡散層５はＭＩＳＦＥＴＱｎを構成している。

ＭＩＳＦＥＴＱｎおよび半導体基板１Ｓの上面はストッパ絶縁膜７およびストッパ絶縁膜７上に形成された絶縁膜８からなるコンタクト層間絶縁膜ＣＩＬにより覆われている。コンタクト層間絶縁膜ＣＩＬは、コンタクト層間絶縁膜ＣＩＬの上面から拡散層５上のシリサイド層６の上面に達するコンタクトホールＣＨの内壁に形成されたバリア膜および前記バリア膜を介してコンタクトホールＣＨ内に埋め込まれた金属膜からなるコンタクトプラグＰＬＧ１が形成されている。ここで、コンタクトプラグＰＬＧ１およびコンタクト層間絶縁膜ＣＩＬのそれぞれの上面は同一の高さを有している。なお、図示していない他の領域では、ゲート電極２上のシリサイド層６上にもコンタクトプラグＰＬＧ１が形成されている。

コンタクト層間絶縁膜ＣＩＬ上にはストッパ絶縁膜ＢＦ、層間絶縁膜ＩＬ１、バリア絶縁膜ＢＩ１および層間絶縁膜ＩＬ２が順に形成されている。層間絶縁膜ＩＬ１およびストッパ絶縁膜ＢＦからなる絶縁層は、層間絶縁膜ＩＬ１の上面からコンタクトプラグＰＬＧ１およびコンタクト層間絶縁膜ＣＩＬのそれぞれの上面に達する配線溝ＷＤ１を有しており、配線溝ＷＤ１の内壁および底面にはバリア導体膜Ｂ１が形成されている。すなわち、配線溝ＷＤ１内において、層間絶縁膜ＩＬ１およびストッパ絶縁膜ＢＦのそれぞれの側壁並びにコンタクトプラグＰＬＧ１上およびコンタクト層間絶縁膜ＣＩＬ上にバリア導体膜Ｂ１が形成されている。配線溝ＷＤ１内には、バリア導体膜Ｂ１を介して形成された銅膜Ｃｕ１が埋め込まれており、銅膜Ｃｕ１およびバリア導体膜Ｂ１は第１配線Ｌ１を構成している。

層間絶縁膜ＩＬ２の上面には、層間絶縁膜ＩＬ２の上面から途中深さまで達する配線溝ＷＤ２が複数形成されており、それぞれの配線溝内には、配線溝ＷＤ１内と同様にバリア導体膜Ｂ２を介して銅膜Ｃｕ２が埋め込まれており、バリア導体膜Ｂ２および銅膜Ｃｕ２からなる第２配線Ｌ２が形成されている。また、第１配線Ｌ１と第２配線Ｌ２とが平面的に重なる領域の一部において、第１配線Ｌ１と第２配線Ｌ２との間には層間絶縁膜ＩＬ２およびバリア絶縁膜ＢＩ１を貫くビアホールＶ１が形成されており、ビアホールＶ１内には、配線溝ＷＤ２内と同様にバリア導体膜Ｂ２を介して銅膜Ｃｕ２が埋め込まれており、バリア導体膜Ｂ２および銅膜Ｃｕ２からなるコンタクトプラグＰＬＧ２が形成されている。また、層間絶縁膜ＩＬ２上および第２配線Ｌ２上には、バリア絶縁膜ＢＩ１と同様にバリア絶縁膜ＢＩ２が形成されている。

コンタクトプラグＰＬＧ２とコンタクトプラグＰＬＧ２上の第２配線Ｌ２とは一体になっており、コンタクトプラグＰＬＧ２および第２配線Ｌ２内の銅膜Ｃｕ２は第２配線Ｌ２の上面からコンタクトプラグＰＬＧ２の底部にかけて埋め込まれている。すなわち、配線溝ＷＤ２の底面の一部には、第１配線Ｌ１の上面に達するビアホールＶ１が形成されており、配線溝ＷＤ２およびビアホールＶ１のそれぞれの内壁および底面にはバリア導体膜Ｂ２が形成され、配線溝ＷＤ２およびビアホールＶ１のそれぞれの内側にはバリア導体膜Ｂ２を介して銅膜Ｃｕ２が形成されている。したがって、第２配線Ｌ２はコンタクトプラグＰＬＧ２、第１配線Ｌ１、コンタクトプラグＰＬＧ１およびシリサイド層６を介してＭＩＳＦＥＴＱｎの拡散層５と電気的に接続されている。

図１に示すＭＩＳＦＥＴＱｎはｎ型のチャネル領域を有するｎチャネル型ＭＩＳＦＥＴであり、例えば電気信号をスイッチングするスイッチング素子、電気信号を増幅するための増幅素子、メモリを選択する周辺回路などに使用されるものである。半導体基板１Ｓは例えばＳｉ（シリコン）からなり、上面にｐ型の半導体領域を有している。ゲート絶縁膜１、サイドウォール３および絶縁膜８はそれぞれ例えばＳｉＯ_２（酸化シリコン）からなる。ストッパ絶縁膜７はＳｉＮ（窒化シリコン）からなり、コンタクトプラグＰＬＧ１を埋め込むコンタクトホールＣＨをドライエッチングによって開口する際、エッチングストッパ膜として機能するものである。ゲート電極２は例えばＰ（リン）またはＡｓ（ヒ素）などのｎ型の不純物が導入された低抵抗のｎ型半導体膜（ドープトポリシリコン膜）であり、ＭＩＳＦＥＴＱｎのゲートとして機能するものである。エクステンション領域４および拡散層５はｎ型の不純物（例えばＰ（リン））が導入されたｎ型半導体領域であり、ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するものである。なお、エクステンション領域４は拡散層５よりも不純物濃度が低く、エクステンション領域４および拡散層５はＬＤＤ（Lightly Doped Drain）構造を有している。

シリサイド層６は、例えばＮｉ（ニッケル）とＳｉ（シリコン）の化合物であるＮｉＳｉ（ニッケルシリサイド）からなり、Ｗ（タングステン）からなる金属膜を主に含むコンタクトプラグＰＬＧ１と拡散層５とを電気的に接続している。コンタクトプラグＰＬＧ１の側面および底面に形成されたバリア膜は例えばＴｉ（チタン）またはＴｉ化合物からなり、コンタクトプラグＰＬＧ１内のＷ（タングステン）がコンタクト層間絶縁膜ＣＩＬ内に拡散することを防ぐ機能を有する。バリア導体膜Ｂ１は例えばＣＶＤ法により形成されるＳｉＣ（炭化シリコン）からなる絶縁膜であるが、ＳｉＣ以外の部材としては、ＳｉＮ（窒化シリコン）、ＳｉＣＮ（炭窒化シリコン）またはＳｉＯＣ（炭酸化シリコン）などを例示することができる。層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２は、コンタクト層間絶縁膜ＣＩＬよりも比誘電率が低いポーラスＬｏｗ−ｋ膜であり、例えば、内部に複数の空孔を有するＳｉＯＣ（炭酸化シリコン）膜からなる。

バリア導体膜Ｂ１、Ｂ２は主にＴａＮ（窒化タンタル、タンタルナイトライド）およびＴａ（タンタル）を順に積層して形成した積層構造を有する導電性の金属膜であり、銅膜Ｃｕ１、Ｃｕ２内のＣｕ（銅）が層間絶縁膜ＩＬ１、ＩＬ２、ストッパ絶縁膜ＢＦまたはコンタクト層間絶縁膜ＣＩＬなどに拡散することを防いでいる。銅膜Ｃｕ１、Ｃｕ２は主にＣｕ（銅）またはＣｕ（銅）と他の金属からなる合金からなる導電膜であり、拡散層５に所定の電位を供給する導電経路の一部である。

バリア絶縁膜ＢＩ１、ＢＩ２は、銅膜Ｃｕ１、Ｃｕ２内のＣｕ（銅）が銅膜Ｃｕ１、Ｃｕ２の上方の層間絶縁膜などに拡散することを防ぐ働きを有するライナー膜である。バリア絶縁膜ＢＩ１、ＢＩ２は、例えばＳｉＮ、ＳｉＣ、ＳｉＣＮまたはＳｉＯＣなどを含む絶縁膜である。

ここで、図１の層間絶縁膜ＩＬ２を拡大した断面図を図２に示す。図２に示すように、層間絶縁膜ＩＬ２内には、空孔１０が複数形成されている。本実施の形態の半導体装置では、層間絶縁膜ＩＬ２の部材として、膜内に多数の空孔１０を形成することでＬｏｗ−ｋ膜よりさらに比誘電率を低めたポーラスＬｏｗ−ｋ膜を用いている。これは、半導体装置内の配線の抵抗と配線の寄生容量との積に比例する配線遅延の発生を防ぐためであり、また、比誘電率が低いポーラスＬｏｗ−ｋ膜を用いることで、例えば第２配線Ｌ２同士の間の耐圧を高めることができる。

なお、図２に示すように、層間絶縁膜ＩＬ２内には、ＣＶＤ法によりＳｉＯＣ膜を形成する際にポロジェンの使用の有無に関係なく形成される微細な空孔１１が複数存在している。空孔１１は空孔１０よりも小さい空隙であり、ポーラスＬｏｗ−ｋ膜またはＬｏｗ−ｋ膜を形成した際にそれぞれの膜内に多数形成されるものである。複数の空孔１１の平均的な直径は０．６〜１．０ｎｍ程度である。また、図１に示す層間絶縁膜ＩＬ１も図２に示す構造と同様の構造を有している。

本実施の形態では、内部に空孔１１が形成され、空孔１０が形成されていない層間絶縁膜をＬｏｗ−ｋ膜と定義し、内部に空孔１１および空孔１０が形成されており、Ｌｏｗ−ｋ膜よりも低い比誘電率を有する層間絶縁膜をポーラスＬｏｗ−ｋ膜と定義して説明する。

次に、本実施の形態の半導体装置の製造方法について、図３〜図１７を用いて説明する。図３〜図５および図８〜図１７はＭＩＳＦＥＴＱｎを含む本実施の形態の半導体装置の製造方法を示す断面図であり、図６および図７は一層目の配線と同層に形成される絶縁膜を拡大して示す断面図である。なお、本発明は金属配線に隣接する層間絶縁膜に関する発明であるため、ここではＭＩＳＦＥＴを形成する詳しい工程の説明は省略する。

まず、図３に示すように、周知の技術を用いて半導体基板１Ｓの上面にＭＩＳＦＥＴＱｎを形成する。ＭＩＳＦＥＴＱｎは半導体基板１Ｓの上面上にゲート絶縁膜１を介して形成されたゲート電極２と、半導体基板１Ｓの上面に形成されたｎ型半導体領域であるエクステンション領域４および拡散層５を有するものである。ゲート電極２の側壁には酸化シリコンからなるサイドウォール３を形成し、ゲート電極２および拡散層５の上面にはそれぞれシリサイド層６を形成する。シリサイド層６は、周知のサリサイド技術により形成する。

次に、ゲート電極２、拡散層５、サイドウォール３およびシリサイド層６を含む半導体基板１Ｓの主面の全面を覆うようにストッパ絶縁膜７を形成する。ストッパ絶縁膜７は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。ストッパ絶縁膜７はＭＩＳＦＥＴＱｎ上にコンタクトホールを形成する際のエッチングストッパ膜として機能する。

その後、ストッパ絶縁膜７上にストッパ絶縁膜７よりも厚い絶縁膜８を形成し、ストッパ絶縁膜７および絶縁膜８からなるコンタクト層間絶縁膜ＣＩＬを形成する。絶縁膜８は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。その後、コンタクト層間絶縁膜ＣＩＬの表面をＣＭＰ法により研磨するなどして、コンタクト層間絶縁膜ＣＩＬの上面を平坦化する。下地段差に起因してコンタクト層間絶縁膜ＣＩＬの表面に凹凸形状が形成されていても、コンタクト層間絶縁膜ＣＩＬの表面をＣＭＰ法により研磨することにより、その表面が平坦化された絶縁膜を得ることができる。

次に、図４に示すように、コンタクト層間絶縁膜ＣＩＬ上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いてコンタクト層間絶縁膜ＣＩＬをドライエッチングすることにより、コンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホール（貫通孔、孔）ＣＨを形成する。コンタクトホールＣＨの底部では、半導体基板１Ｓの主面の一部、例えば拡散層５上のシリサイド層６の上面が露出され、図４に示していない領域では、ゲート電極２と同層のゲート接続部の上面のシリサイド層の上面が露出される。

その後、コンタクトホールＣＨ内およびコンタクト層間絶縁膜ＣＩＬ上にＴｉ（チタン）を含むバリア膜を形成した後、コンタクトホールＣＨ内にＷ（タングステン）膜を充填し、前記バリア膜および前記タングステン膜を研磨することでコンタクト層間絶縁膜ＣＩＬの上面を露出させ、前記バリア膜および前記タングステン膜からなるコンタクトプラグＰＬＧ１を形成する。

コンタクトプラグＰＬＧ１を形成するには、例えば、コンタクトホールＣＨの内部（底部および側壁上）を含むコンタクト層間絶縁膜ＣＩＬ上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、主導体膜である前記タングステン膜をＣＶＤ法などによって前記バリア膜上にコンタクトホールＣＨを埋めるように形成した後、コンタクト層間絶縁膜ＣＩＬ上の不要な前記タングステン膜および前記バリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＰＬＧ１を形成することができる。図示は省略するが、このとき、ゲート電極２と一体となってゲート電極２と同層に形成された接続部の上面にもシリサイド層が形成され、前記接続部上にはシリサイド層を介してコンタクトプラグが形成される。

次に、図５に示すように、コンタクトプラグＰＬＧ１が埋め込まれたコンタクト層間絶縁膜ＣＩＬ上に、ストッパ絶縁膜ＢＦおよび配線形成用の層間絶縁膜ＩＬ１を順次形成する。ストッパ絶縁膜ＢＦは層間絶縁膜ＩＬ１への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜ＩＬ１に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜ＢＦは、例えばプラズマＣＶＤ法により形成されるＳｉＮ（窒化シリコン）膜とし、層間絶縁膜ＩＬ１は、例えばプラズマＣＶＤ法により形成されるＳｉＯＣ（炭酸化シリコン）膜とすることができる。

ここで、層間絶縁膜ＩＬ１を形成する方法についてさらに詳しく説明する。層間絶縁膜ＩＬ１は、プラズマＣＶＤ装置内においてＳｉＯＣ膜を堆積することにより形成する。このＳｉＯＣ膜は内部に複数の空孔を有するポーラスＬｏｗ−ｋ膜であり、プラズマＣＶＤ法によりポロジェンガスを含む複数の空孔を有する絶縁膜を形成した後に、当該絶縁膜からポロジェンを脱離（排出）させることで形成することができる。

なお、ポロジェンは層間絶縁膜ＩＬ１内に多数の空孔を形成するための空孔形成剤であり、ポロジェンを含む絶縁膜を形成した後、ポロジェンを当該絶縁膜内から脱離させるキュア工程を行うことで、ポロジェンが含まれていた領域に空孔を形成し、図５に示す層間絶縁膜ＩＬ１を形成する。

半導体基板（半導体ウエハ）の直径を２００ｍｍとした場合の層間絶縁膜ＩＬ１の成膜条件は、プラズマ励起のためのＲＦパワーを３８０Ｗ、プラズマＣＶＤ装置内の気圧を８００Ｐａ、半導体基板１Ｓの温度を２５０℃とする。この条件下においてプラズマＣＶＤ装置内に、ポロジェンを含む層間絶縁膜ＩＬ１（図６参照）を形成するためのガスであるＯ_２（酸素）、Ｈｅ（ヘリウム）、Ｃ_５Ｈ_１４Ｏ_２Ｓｉ（メチルジエトキシシラン）およびポロジェンを供給することで層間絶縁膜ＩＬ１を成膜する。具体的には、Ｏ_２（酸素）を１２ｓｃｃｍ（standard cc/min）、Ｈｅ（ヘリウム）を４７０ｓｃｃｍ、Ｃ_５Ｈ_１４Ｏ_２Ｓｉ（メチルジエトキシシラン）を０．２ｇ／ｍｉｎ、ポロジェンを０．２５ｇ／ｍｉｎずつそれぞれ供給する。なお、酸素およびヘリウムの流量を示す単位であるｓｃｃｍは、１気圧、０℃の条件下において単位時間当たりに流れる物質の体積を表わすものである。

なお、ポロジェンを含む層間絶縁膜ＩＬ１を主に構成するのはメチルジエトキシシランおよびポロジェンだが、酸素もポロジェンを含んだ層間絶縁膜ＩＬ１を構成するガスである。また、ヘリウムはプラズマを発生させるために供給するものである。酸素の流量１２ｓｃｃｍは約０．０１７ｇ／ｍｉｎに換算でき、また、ヘリウムの流量４７０ｓｃｃｍは、約０．０４２ｇ／ｍｉｎに換算できる。

本実施の形態では、上記成膜工程におけるポロジェンの流量を、ポロジェンおよびメチルジエトキシシランの合計の流量の３０％以上６０％以下の流量とする。上記の成膜条件の場合、ポロジェンおよびメチルジエトキシシランの合計の流量は０．４５ｇ／ｍｉｎであり、そのうちのポロジェンの流量は０．２５ｇ／ｍｉｎであるので、ポロジェンの流量はポロジェンおよびメチルジエトキシシランの合計の流量の５６％程度となる。

ここで、ポロジェンの材料としては、分子量が８０以上１５０以下のＣ_ＸＨ_Ｙ（炭化水素）であって、例えばα−テルピネン（Ｃ_１０Ｈ_１６）、リモネン（Ｃ_１０Ｈ_１６）またはシクロオクタなどを用いることができる。また、ポロジェンを層間絶縁膜ＩＬ１から脱離させるキュア工程としては、ＵＶ（Ultraviolet：紫外線）照射、ＥＢ（Electron Beam：電子ビーム）照射、ランプなどを用いた熱処理またはプラズマなどによるキュア方法がある。なお、このキュア工程には、層間絶縁膜ＩＬ１の強度を高める役割もある。なお、ここで言うキュアとは、前述したＵＶ照射またはＥＢ照射などによって、層間絶縁膜内のポロジェンにエネルギーを印加することで、ポロジェンを層間絶縁膜の外に排出する工程のことを指す。

すなわち、図６に示すように、上記のプラズマＣＶＤ法による成膜工程によってストッパ絶縁膜ＢＦ（図示しない）上にポロジェンＰＧのガスを含む空孔および空孔１１をそれぞれ複数含む層間絶縁膜ＩＬ１を形成する。その後、例えば半導体基板１Ｓ（図示しない）の主面に向かって電子ビーム（ＥＢ）を照射し、ポロジェンＰＧを層間絶縁膜ＩＬ１内から排出させる（キュアする）ことで、図７に示すように、ポロジェンが内包されていた複数の空孔はそれぞれポロジェンが含まれない空孔１０となり、空孔１０および空孔１１を有するポーラスな層間絶縁膜ＩＬ１を形成することができる。

また、図７を用いて説明したキュア工程ではポロジェンが層間絶縁膜ＩＬ１の内部から最表面まで抜けていくが、ポロジェンが抜ける際の通り道に沿って延在する空隙が連続的に形成されるわけではなく、図７に示すように、ポロジェンが脱離した跡には空隙が点在するように複数形成される。

次に、図８に示すように、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示しない）をマスクとしたドライエッチングによって層間絶縁膜ＩＬ１およびストッパ絶縁膜ＢＦの所定の領域に、コンタクト層間絶縁膜ＣＩＬ、コンタクトプラグＰＬＧ１の上面を露出する配線溝ＷＤ１を形成する。

次に、図９に示すように、半導体基板１Ｓの主面上（すなわち配線溝ＷＤ１の底部および側壁上を含む層間絶縁膜ＩＬ１上）にＴａＮ（窒化タンタル、タンタルナイトライド）からなるバリア導体膜（バリアメタル膜）およびＴａ（タンタル）からなるバリア導体膜を順次形成し、前記ＴａＮ膜およびＴａ膜からなるバリア導体膜Ｂ１を形成する。バリア導体膜Ｂ１の膜厚は１０ｎｍ程度である。なお、バリア導体膜Ｂ１は、例えばＴａ（タンタル）、Ｔｉ（チタン）、Ｒｕ（ルテニウム）、Ｗ（タングステン）、Ｍｎ（マンガン）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。

続いて、ＰＶＤ法によりバリア導体膜Ｂ１上にＣｕ（銅）からなるＣｕシード膜（図示しない）を形成し、さらに電解メッキ法を用いて前記Ｃｕシード膜上に銅膜Ｃｕ１を形成することにより、銅膜Ｃｕ１によって配線溝ＷＤ１の内部を埋め込む。その後、Ｎ_２（窒素）などの不活性ガスの雰囲気において製造工程中の半導体装置を熱処理することで前記Ｃｕシード膜および銅膜Ｃｕ１を一体化させ、また、Ｃｕの結晶粒径を成長させて大きくする。

次に、図１０に示すように、配線溝ＷＤ１内以外の領域の銅膜Ｃｕ１、Ｃｕシード膜（図示しない）およびバリア導体膜Ｂ１をＣＭＰ法により除去して層間絶縁膜ＩＬ１の上面を露出することで、バリア導体膜Ｂ１、Ｃｕシード膜および銅膜Ｃｕ１からなり、銅を主導電材料とする第１層目の金属配線である第１配線Ｌ１を形成する。

なお、前述したＣｕシード膜および銅膜Ｃｕ１を一体化させる熱処理は、図１０を用いて説明したＣＭＰ法による研磨工程の前ではなく後に行っても良い。

その後、第１配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理を実施して、第１配線Ｌ１の表面および層間絶縁膜ＩＬ１の表面を清浄化する。続いて、図１１に示すように、第１配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１を形成する。このバリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜とＳｉＣＯ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。

そして、バリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２上にＣＭＰ保護膜ＣＭＰ１を形成する。具体的に、層間絶縁膜ＩＬ２は、例えば、空孔を有するＳｉＯＣ膜から形成されており、図５〜図７を用いて説明した方法と同様の条件を用いたプラズマＣＶＤ法により形成する。したがって、層間絶縁膜ＩＬ２は、内部に複数の空孔を有するＳｉＯＣ膜からなる低い比誘電率を有する膜である。ＣＭＰ保護膜ＣＭＰ１は、例えば、ＴＥＯＳ膜、あるいは、酸化シリコン膜から構成される。

続いて、図１２に示すように、ＣＭＰ保護膜ＣＭＰ１上にフォトレジスト膜ＦＲ１を形成する。そして、このフォトレジスト膜ＦＲ１に対して、露光・現像処理を施すことにより、フォトレジスト膜ＦＲ１をパターニングする。パターニングは、ビアホールを形成する領域を開口するように行なわれる。その後、パターニングしたフォトレジスト膜ＦＲ１をマスクにして、ＣＭＰ保護膜ＣＭＰ１および層間絶縁膜ＩＬ２をエッチングする。これにより、ＣＭＰ保護膜ＣＭＰ１および層間絶縁膜ＩＬ２を貫通して、バリア絶縁膜ＢＩ１を露出するビアホールＶ１を形成することができる。このようにバリア絶縁膜ＢＩ１は、エッチングの際にエッチングストッパとして機能することがわかる。

次に、図１３に示すように、パターニングしたフォトレジスト膜ＦＲ１を除去した後、ＣＭＰ保護膜ＣＭＰ１上にフォトレジスト膜ＦＲ２を形成し、このフォトレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、フォトレジスト膜ＦＲ２をパターニングする。フォトレジスト膜ＦＲ２のパターニングは、配線溝を形成する領域を開口するように行なわれる。

その後、図１４に示すように、パターニングしたフォトレジスト膜ＦＲ２をマスクとした異方性エッチングにより、ＣＭＰ保護膜ＣＭＰ１をエッチングする。そして、パターニングしたフォトレジスト膜ＦＲ２をプラズマアッシング処理により除去する。

続いて、図１５に示すように、エッチバック法により、ビアホールＶ１の底部に露出するバリア絶縁膜ＢＩ１を除去する。これにより、ビアホールＶ１の底部に第１配線Ｌ１の表面が露出することになる。このときのエッチバック法により、パターニングされたＣＭＰ保護膜ＣＭＰ１から露出している層間絶縁膜ＩＬ２の一部もエッチングされて配線溝ＷＤ２が形成される。

次に、図１６に示すように、配線溝ＷＤ２を形成したＣＭＰ保護膜ＣＭＰ１上に、バリア導体膜Ｂ１と同様の構造を有するバリア導体膜Ｂ２を形成する。

続いて、配線溝ＷＤ２の内部およびＣＭＰ保護膜ＣＭＰ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜Ｃｕ２を形成する。この銅膜Ｃｕ２は、配線溝ＷＤ２を埋め込むように形成される。この銅膜Ｃｕ２は、例えば、銅を主体とする膜から形成される。

続いて、図１７に示すように、ＣＭＰ保護膜ＣＭＰ１上に形成されている不要なバリア導体膜Ｂ２および銅膜Ｃｕ２をＣＭＰ法で除去する。これにより、層間絶縁膜ＩＬ２が露出し、かつ、配線溝ＷＤ２にバリア導体膜Ｂ２と銅膜Ｃｕ２を埋め込んだ第２配線Ｌ２と、ビアホールにバリア導体膜Ｂ２と銅膜Ｃｕ２を埋め込んだコンタクトプラグＰＬＧ２を形成することができる。その後、層間絶縁膜ＩＬ２上および第２配線Ｌ２上に、バリア絶縁膜ＢＩ１と同様の工程でバリア絶縁膜ＢＩ２を形成することで、図１に示す本実施の形態の半導体装置が完成する。なお、本実施の形態では説明を省略するが、前記第２層目の配線よりも上層の領域においては、前記第２層目の配線と同様の工程を行うことで、第２配線Ｌ２上に多層のＣｕ配線を形成することができる。

また、このときのＣＭＰ法による研磨圧力やスクラッチダメージに耐えるため、ＣＭＰ保護膜ＣＭＰ１は設けられている。ＣＭＰ法により露出される層間絶縁膜ＩＬ２は、ある程度、このＣＭＰ法による研磨圧力やスクラッチダメージに耐えられるが、ＣＭＰ保護膜ＣＭＰ１が設けられていない場合には、充分に耐えられないおそれがある。

次に、本実施の形態の半導体装置の効果について説明する。

まず、比較例として、ＣＶＤ法によりポロジェンを用いてポーラスＬｏｗ−ｋ膜を形成する場合の成膜工程において、ポロジェンの流量を多くし、内部に比較的大きい空孔を形成した層間絶縁膜を拡大した断面図を図１８に示す。図１８に示すように、層間絶縁膜ＩＬ２ａ内には、図２に示す空孔１０よりも大きい空孔１２と、図２に示す空孔１０よりも小さい空孔１１とが形成されている。

すなわち、この比較例では、層間絶縁膜ＩＬ２ａの形成工程において用いるポロジェンの流量を多くしているため、層間絶縁膜ＩＬ２ａ内に形成されるポロジェンを含む空孔の大きさが大きくなる。したがって、前記ポロジェンを層間絶縁膜ＩＬ２ａから脱離させたとき、層間絶縁膜ＩＬ２ａ内には比較的大きい空孔１２が形成される。

ここで、ポーラスＬｏｗ−ｋ膜を含むＬｏｗ−ｋ膜は、エッチング工程、アッシング工程、洗浄工程、成膜工程およびＣＭＰによる研磨工程などにおいてプラズマまたは薬液などに曝されることにより、プラズマまたは薬液などに曝された表面の膜質が変化する性質を有している。具体的には、図１７に示す層間絶縁膜ＩＬ２は、図１１を用いて説明した洗浄工程、図１２、図１４および図１５を用いて説明したエッチング工程、図１３および図１４を用いて説明したアッシング工程およびその後の洗浄工程、並びに、図１１、図１６および図１７を用いて説明したバリア絶縁膜ＢＩ２の成膜工程において、その表面にダメージを受ける。上記の工程の中では、ＣＭＰ工程または洗浄工程などは比較的層間絶縁膜に対するダメージよりも、層間絶縁膜に配線溝またはビアホールなどを形成するエッチング工程またはアッシング工程による層間絶縁膜へのダメージの方が特に大きい。比較例として図１８に示す変質層ＣＬａは、ダメージを受けて膜質が変化した層間絶縁膜ＩＬ２ａの表面に形成された膜である。

プラズマまたは薬液などに曝された（ダメージを受けた）層間絶縁膜は、その表面の材質が変化して親水性が高まり、水を含みやすい状態となる。なお、ダメージを受けた層間絶縁膜の親水性が高まるのは、層間絶縁膜に結合している疎水性の高いメチル基（ＣＨ_３基）が、プラズマまたは薬液などに曝されることにより、親水性の高いＯＨ基と置き換わるためである。ＯＨ基が結合している層間絶縁膜の変質層には、半導体基板が大気に曝露された際に水分が吸着しやすい。

ここで、図１８に示す層間絶縁膜ＩＬ２ａを用いた配線層を拡大した断面図を図１９に比較例として示す。図１９に示すバリア絶縁膜ＢＩ２ａ、第２配線Ｌ２ａ、銅膜Ｃｕ２ａ、バリア導体膜Ｂ２ａおよび層間絶縁膜ＩＬ２ａは、それぞれ図１に示すバリア絶縁膜ＢＩ２、第２配線Ｌ２、銅膜Ｃｕ２、バリア導体膜Ｂ２および層間絶縁膜ＩＬ２に対応する。図１８と同様に、層間絶縁膜ＩＬ２ａの上面および配線溝ＷＤ２の内壁および底面には変質層ＣＬａが形成されており、変質層ＣＬａ内には層間絶縁膜ＩＬ２ａよりも多くの水分が含まれている。銅膜Ｃｕ２ａの上面に形成された酸化銅膜ＣｕＯは、変質層ＣＬａ内の水分によって酸化された酸化銅を含む層である。

変質層ＣＬａが層間絶縁膜ＩＬ２ａの上面からより深い領域に渡って形成されている場合に酸化銅膜ＣｕＯは形成されやすくなる。酸化銅膜ＣｕＯが形成されていると、酸化銅膜ＣｕＯと酸化銅膜ＣｕＯ上のバリア絶縁膜ＢＩ２ａとの密着性が低下し、第２配線Ｌ２ａのＥＭ寿命が低下する。なお、ＥＭとは、電界の影響で金属配線を構成する金属成分が非金属媒体の上や中を横切って移動するエレクトロマイグレーションのことであり、このエレクトロマイグレーションにより金属配線内に空隙（ボイド）が形成され、金属配線の抵抗値の上昇や断線が起こる。

また、変質層ＣＬａから脱離した水分によってバリア導体膜Ｂ２ａが酸化されることにより、バリア導体膜のバリア膜としての機能が低下し、銅膜Ｃｕ２ａ内の銅イオンが第２配線Ｌ２ａを囲む層間絶縁膜ＩＬ２ａ内に拡散しやすくなる。このように、層間絶縁膜ＩＬ２ａ内にダメージを受けた変質層ＣＬａが形成され、変質層ＣＬａに水分が吸着し、また、層間絶縁膜ＩＬ２ａ内に銅が拡散することにより、第２配線Ｌ２ａ間の線間ＴＤＤＢ寿命が低下する。また、同様の原因により、第２配線Ｌ２ａ間の耐圧が低下する問題がある。なお、線間ＴＤＤＢ寿命とは、酸化膜（本実施の形態の図１に示す層間絶縁膜ＩＬ１、ＩＬ２に相当）に電圧を継続的に印加したとき、時間が経つにつれて前記酸化膜の破壊の割合が増加する性質のことを言う。

また、上記したようにバリア導体膜Ｂ２ａが酸化された場合、バリア導体膜Ｂ２ａと接する層間絶縁膜ＩＬ２ａとの密着性が低下する問題がある。

これらの問題は、変質層ＣＬａの形成される領域を低減することで防ぐことができる。図１８に示すように、変質層ＣＬａは層間絶縁膜ＩＬ２ａの上面に露出し、層間絶縁膜ＩＬ２ａの表面の一部となっている空孔１２の内壁に沿って層間絶縁膜ＩＬ２ａの上面から深い領域に形成されており、層間絶縁膜ＩＬ２ａの上面に形成された空孔１２によって変質層ＣＬａの形成される領域が増加していることがわかる。また、層間絶縁膜ＩＬ２ａの上面に形成された空孔１２に接触して一体となっている他の空孔１２が形成されている場合、変質層ＣＬａが形成される領域はさらに拡大する。

そこで、層間絶縁膜ＩＬ２ａの上面に露出する空孔１２およびそれに繋がる空孔１２が形成されることを防ぐために、本実施の形態では、図５〜図７を用いて説明したように、ポロジェンの流量をポロジェンおよびメチルジエトキシシランの合計の流量の３０％以上６０％以下に低減することにより、比較例に比べて、形成される空孔の大きさを小さくしている。すなわち、図２に示すように、層間絶縁膜ＩＬ２内には図１８に示す空孔１２よりも小さい空孔１０が形成されている。

大きさが小さい空孔１０は層間絶縁膜ＩＬ２の上面に露出する可能性が低く、また、空孔１０が層間絶縁膜ＩＬ２の上面に露出したとしても、それによって空孔１０の内壁に沿って層間絶縁膜ＩＬ２の表面に形成される変質層ＣＬの深さは、図１８に示すように大きさが大きい空孔１２の内壁に沿って形成される場合よりも浅い。すなわち、変質層ＣＬが形成される領域を低減することができる。また、空孔１０は図１８に示す空孔１２よりも大きさが小さいため、複数の空孔１０同士が互いに接触して一体になることが少なく、層間絶縁膜ＩＬ２の上面から連なって深い領域にまで変質層ＣＬを広げる可能性が低い。

したがって、本実施の形態では、プラズマＣＶＤ法によって層間絶縁膜を形成する際のポロジェンの流量を、ポロジェンおよびメチルジエトキシシランの合計の流量の３０％以上、６０％以下とすることで、層間絶縁膜内の空孔の大きさを小さくし、層間絶縁膜の表面に変質層が形成されることを防ぐことができる。また、水分を含む変質層ＣＬの形成を抑えることで、各配線を構成するバリア膜および主導体膜の酸化を防ぎ、前記主導体膜内の金属原子が層間絶縁膜内に拡散することを防ぐことを可能としている。これにより、層間絶縁膜に隣接して形成される配線のＥＭ寿命を延ばすことができる。また、同様の理由により、前記配線の線間ＴＤＤＢ寿命を延ばすことができる。よって、本実施の形態における半導体装置では、半導体装置の信頼性を向上することができる。

また、水分を含む変質層ＣＬの形成を抑え、前記主導体膜内の金属原子が層間絶縁膜内に拡散することを防ぐことを可能としているため、各配線間の耐圧の低下を防ぐことができる。よって、本実施の形態における半導体装置では、半導体装置の性能を向上させることができる。

ところで、図１８に示す層間絶縁膜ＩＬ２ａの表面へのダメージを軽減する方法として、ポーラスＬｏｗ−ｋ膜を形成した後に、当該ポーラスＬｏｗ−ｋ膜を保護するためのダメージ保護膜を当該ポーラスＬｏｗ−ｋ膜上に形成する方法が考えられる。ここで、比較例として、図２０に、ポーラスＬｏｗ−ｋ膜上にダメージ保護膜を形成している半導体装置の断面図を示す。図２０に示すように、半導体基板１Ｓ上に形成されたＭＩＳＦＥＴＱｎに電気的に接続された第１配線Ｌ１上の層間絶縁膜ＩＬ２上には、ダメージ保護膜ＤＰ２が形成されている。ダメージ保護膜ＤＰ２は層間絶縁膜ＩＬ２を形成した後に層間絶縁膜ＩＬ２上にＣＶＤ法により形成されるＳｉＯＣ膜からなり、ポーラスＬｏｗ−ｋ膜である層間絶縁膜ＩＬ２よりも高い機械的強度と高い比誘電率とを有する。ダメージ保護膜ＤＰ２および層間絶縁膜ＩＬ２には、ダメージ保護膜ＤＰ２の上面から層間絶縁膜ＩＬ２の途中深さにまで達する配線溝ＷＤ２が形成され、配線溝ＷＤ２内には第２配線Ｌ２が形成されている。

ダメージ保護膜ＤＰ２は層間絶縁膜ＩＬ２に含まれるような大きな空孔１０または１２（図２または図１８参照）を含まない比誘電率の高い膜であり、層間絶縁膜ＩＬ２がエッチング、洗浄、アッシングまたは成膜工程によってダメージを受けることを防ぐ機能を有している。

図２０に示す半導体装置では、ダメージ保護膜ＤＰ２をポーラスＬｏｗ−ｋ膜上またはＬｏｗ−ｋ膜上に形成することにより、ダメージ保護膜の下部の層間絶縁膜がダメージを受けることを防ぐことで、線間ＴＤＤＢ寿命もしくは配線ＥＭ寿命の低下または配線間の耐圧の低下を防いでいる。しかし、ダメージ保護膜は比誘電率の高い膜であるため、ダメージ保護膜を形成すると半導体装置全体の比誘電率が上がり、比誘電率の低いポーラスＬｏｗ−ｋ膜またはＬｏｗ−ｋ膜を使用する効果が薄れ、半導体装置の高速化の妨げとなる。

これに対し、本実施の形態ではポーラスＬｏｗ−ｋ膜内の空孔の大きさを抑えることにより、ポーラスＬｏｗ−ｋ膜がダメージを受けるを防ぐことを可能としているため、ダメージ保護膜を形成する必要がなく、ダメージ保護膜によって半導体装置の比誘電率が増加することを防いでいる。また、本実施の形態では、ダメージ保護膜を形成する工程を減らすことができるため、半導体装置の製造工程を簡略化することができる。

次に、プラズマＣＶＤ法によって層間絶縁膜を形成する際のポロジェンの流量を、ポロジェンおよびメチルジエトキシシランの合計の流量の３０％以上、６０％以下としている理由について、図２１〜図２５を用いて説明する。

図２１は、横軸をポロジェンおよびメチルジエトキシシランの合計の流量に対するポロジェンの流量の割合とし、縦軸を層間絶縁膜が前述したプロセスによってダメージを受けることによる層間絶縁膜の比誘電率ｋの上昇率とするグラフであり、ポロジェンの流量を変化させることによって、形成される層間絶縁膜のダメージ耐性が変化することを示している。つまり、ポーラスＬｏｗ−ｋ膜のダメージ耐性の程度を、比誘電率の上昇率を指標として評価している。図２１では、ポロジェンの流量の割合が６０％よりも多くなると、特に比誘電率の上昇率が高くなり、プロセスダメージに弱い層間絶縁膜が形成されてしまうことがわかる。

図２２は、横軸をポロジェンおよびメチルジエトキシシランの合計の流量に対するポロジェンの流量の割合とし、縦軸を層間絶縁膜の比誘電率ｋの値とするグラフであり、ポロジェンの流量を変化させることによって、形成される層間絶縁膜の比誘電率が変化することを示している。図２２では、ポロジェンの流量の割合が３０％未満になると、層間絶縁膜の比誘電率が特に高くなることがわかる。比誘電率が高い層間絶縁膜は配線遅延を起こす原因となるため、ポーラスＬｏｗ−ｋ膜として使用することはできない。このため、図２１および図２２から、ポロジェンの流量の割合は３０％以上であって６０％以下であることが好ましいことがわかる。本実施の形態では、ポロジェンの流量の割合を３０％以上６０％以下とすることで、プロセスダメージによる比誘電率の上昇を抑えた上で、比誘電率の低い層間絶縁膜を実現することを可能としている。

図２３は、横軸をポロジェンおよびメチルジエトキシシランの合計の流量に対するポロジェンの流量の割合とし、縦軸を、前記流量のポロジェンを用いて形成された層間絶縁膜を介して形成された配線間の耐圧とするグラフであり、ポロジェンの流量を変化させることによって、配線間耐圧が変化することを示している。図２３では、ポロジェンの流量の割合が６０％より大きくなると、配線間耐圧が急激に低下することがわかる。

図２４および図２５は、横軸をそれぞれ線間ＴＤＤＢ寿命の時間およびＥＭ寿命の時間とし、縦軸を累積分布とするグラフであり、ポロジェンの流量を変化させることによって、形成される層間絶縁膜の線間ＴＤＤＢ寿命およびＥＭ寿命が変化することを示している。

図２４では、ポロジェンの流量の割合が６０％より大きくなると、グラフにおけるプロットが縦軸よりも横軸に沿う方向に近い傾きをもつ直線状に分布していることがわかる。すなわち、ポロジェンの流量の割合が６０％より大きくなると、短い時間で配線間の絶縁破壊が起こる可能性が高くなる。逆に、図２４に示すグラフでは、ポロジェンの流量の割合が６０％以下の場合、グラフのプロットは縦軸に沿う方向に近い傾きをもつ直線状に分布するため、線間ＴＤＤＢ寿命が短くなる可能性が低くなるため、半導体装置の信頼性を向上することができる。

図２５では、ポロジェンの流量の割合が６０％より大きい場合より、ポロジェンの流量の割合が６０％より小さい場合の方がＥＭ寿命が長くなることがわかる。

以上に示した図２１〜図２５のグラフから、本実施の形態では層間絶縁膜を形成する際のポロジェンおよびメチルジエトキシシランの合計の流量のうち、ポロジェンの流量の割合を３０％以上６０％以下としている。これにより、プロセスダメージに対するダメージ耐性が高く、線間ＴＤＤＢ寿命およびＥＭ寿命が長く、比誘電率が低い層間絶縁膜を形成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、ポーラスＬｏｗ−ｋ膜を有する半導体装置に幅広く利用されるものである。

１ ゲート絶縁膜
１Ｓ 半導体基板
２ ゲート電極
３ サイドウォール
４ エクステンション領域
４ａ Ｃｕシード膜
５ 拡散層
６ シリサイド層
７ ストッパ絶縁膜
８ 絶縁膜
１０ 空孔
１１ 空孔
１２ 空孔
Ｂ１ バリア導体膜
Ｂ２ バリア導体膜
Ｂ２ａ バリア導体膜
ＢＦ ストッパ絶縁膜
ＢＩ１ バリア絶縁膜
ＢＩ２ バリア絶縁膜
ＢＩ２ａ バリア絶縁膜
ＣＨ コンタクトホール
ＣＩＬ コンタクト層間絶縁膜
ＣＬ 変質層
ＣＬａ 変質層
ＣＭＰ１ ＣＭＰ保護膜
Ｃｕ１ 銅膜
Ｃｕ２ 銅膜
Ｃｕ２ａ 銅膜
ＣｕＯ 酸化銅膜
ＦＲ１ フォトレジスト膜
ＦＲ２ フォトレジスト膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ２ａ 層間絶縁膜
Ｌ１ 第１配線
Ｌ２ 第２配線
Ｌ２ａ 第２配線
ＰＧ ポロジェン
ＰＬＧ１ コンタクトプラグ
ＰＬＧ２ コンタクトプラグ
Ｑｎ ＭＩＳＦＥＴ
Ｖ１ ビアホール
ＷＤ１ 配線溝
ＷＤ２ 配線溝

Claims (2)

1. （ａ）半導体基板を準備する工程と、
   （ｂ）前記半導体基板上に、空孔形成剤を内包する複数の空孔を有する層間絶縁膜をＣＶＤ法を用いて形成する工程と、
   （ｃ）前記空孔形成剤を前記複数の空孔内から前記層間絶縁膜の外に排出する工程と、
   （ｄ）前記半導体基板上に配線を形成する工程と、
   を有し、
   前記配線および前記層間絶縁膜は接しており、
   前記（ｂ）工程では、前記ＣＶＤ法による前記層間絶縁膜の成膜工程において、ＣＶＤ装置内に供給するメチルジエトキシシランと前記空孔形成剤とを足し合わせた流量に対し、前記空孔形成剤の流量の割合を３０％以上６０％以下とすることを特徴とする半導体装置の製造方法。
2. 前記（ｄ）工程は、
   （ｄ１）前記層間絶縁膜の上面に配線溝を形成する工程と、
   （ｄ２）前記層間絶縁膜上に金属膜を形成し、前記配線溝内を前記金属膜で埋め込む工程と、
   （ｄ３）前記金属膜を研磨して前記層間絶縁膜の上面を露出させ、前記金属膜からなる前記配線を、前記配線溝内に形成する工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。

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