JP2007305654A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 配線上、あるいはプラグ上に、下部電極、容量絶縁膜、上部電極とを順次積層して構成された容量構造を持つ半導体装置であり、前記容量構造として、多結晶膜としてのチタン窒化膜103上に非晶質膜あるいは微結晶膜としてタンタル膜104を積層した下部電極構造を有する薄膜キャパシタを持つ。
【選択図】 図4
Description
<ULSI配線に組み込まれたMIM構造1>
第1の実施例は、図3に示すように実際のULSI配線構造へ組み込まれたMIM構造を持つ。
<ULSI配線に組み込まれたMIM構造2>
本発明のMIM構造を実現する製造方法として、ハードマスク膜を用いる方法がある。その方法を図5〜図7を使って説明する。まず図3(a)と同様、下層配線201に200nm厚のシリコン酸化膜202をプラズマCVDにより形成し、多結晶膜として140nm厚のチタン窒化膜203を、非晶質膜として15nm厚のタンタル膜204をそれぞれ形成した後、容量絶縁膜として10nm厚のシリコン窒化膜205を形成し、上部電極膜として100nm厚のチタン窒化膜206を形成する。さらに、ハードマスク膜として100nm厚のシリコン窒化膜207をプラズマCVDで成膜する(図5a)。ハードマスク膜207とチタン窒化膜(上部電極膜)206の関係は、ハードマスク膜207がエッチングされているときにはチタン窒化膜(上部電極膜)206がエッチングされにくい材料で、逆にチタン窒化膜(上部電極膜)206がエッチングされているときにはハードマスク膜207がエッチングされにくい材料の組み合わせであればよい。
<下部電極裏打ち構造>
第3の実施例による半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載する半導体装置において、この容量素子の下部電極が、その下層に位置する配線と直接接触していることを特徴とする。
第4の実施例による半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載する半導体装置において、この容量素子の下部電極が、その下層に位置する配線上に形成されている絶縁膜をこの下層配線に達するまで開口した溝に埋設され、この下部電極と下層配線が直接接触していることを特徴とする。
図10は第5の実施例を示し、高性能・高速処理用半導体装置にデカップリングを目的として容量素子を搭載する場合の構造例を示す。高性能かつ高速処理を行う半導体装置では、多層配線の積層数が10層以上に及ぶ場合がある。このような多層配線構造は、狭ピッチでかつ一本あたりの平均的配線距離が短く、トランジスタ層601の直上の一層目あるいはこれを含んで複数の層から構成される最下層の配線層領域602と、最下層の配線層領域602の配線よりもピッチが広くかつ一本あたりの平均的な配線距離が長い、しかも最下層の配線層領域602よりも上層に形成される一層あるいは複数の層から構成される中層の配線層領域603と、中層の配線層領域603の配線よりもピッチが広くかつ一本あたりの平均的な配線距離が長い、しかも中層の配線層領域603よりも上層に形成される一層あるいは複数の層から構成される上層の配線層領域604とから構成される。さらに、最上層の配線層上には、外部回路と接続するために用いられるパッドが設けられる。
図11は第6の実施例を示し、低コストかつ低消費電力を目的とした半導体装置にデカップリング容量を組み込む例を示す。低コストを実現するためには、配線層数を低減することが重要である。したがって、第5の実施例で示したような三段階からなる配線層構造の代わりに、トランジスタ形成領域701の直上に配される単層もしくは複数の配線層を有するローカル配線層領域702と、ローカル配線層領域702の上層に形成されるグローバル配線層領域703の二段階の配線層構造を採用する。また、低消費電力で動作するため、グローバル配線層の配線ピッチは比較的狭くてもよく、単層でも構成可能である。したがって、デカップリング容量705は、複数層からなるローカル配線層領域702の最上層に配される配線層と単層のグローバル配線層703の間に挿入される。ここで、デカップリング容量705は、上部電極705a、容量絶縁膜705b、下部電極表面を平坦化する非晶質もしくは微結晶構造の薄膜705c、多結晶からなる下部電極705dから構成され、下部電極705dはローカル配線702bと開口部を介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、非晶質もしくは微結晶の薄膜を有するものであれば任意の構造で適用可能である。
アナログ/RF等の信号処理を行う半導体装置を構成する場合には、容量素子の配置が極めて重要である。この種の信号処理を行う場合は、容量素子の容量性の機能のみならず、電極、配線やビア等による寄生抵抗や寄生インダクタンスが回路機能に大きな影響を及ぼす。したがって、これらの寄生成分を抑制するため、素子間を接続する配線の距離やビアの数を極力小さく抑える必要がある。このため、容量素子の配置はトランジスタに近い、下層領域に配置することが望まれる。第3の実施例に示した構造の容量素子は、低抵抗の配線材料を実効的な下部電極として活用できるため、電極の寄生抵抗を小さく抑えることが可能である。
102、110 シリコン炭窒化膜
103、106 チタン窒化膜
104 タンタル膜
105 シリコン窒化膜
107、108、112、113 フォトレジスト
109、111 シリコン酸化膜
114 上層配線
Claims (18)
- 配線上、あるいはプラグ上に、下部電極、容量絶縁膜、上部電極と順次積層して構成された容量構造を持つ半導体装置において、前記容量構造として、多結晶膜上に非晶質膜あるいは微結晶膜を積層した下部電極構造を有する薄膜キャパシタを持つことを特徴とする半導体装置。
- 前記薄膜キャパシタの下部電極構造として、前記多結晶膜上に積層する前記非晶質膜あるいは微結晶膜が2層以上の構造を持つことを特徴とする請求項1に記載の半導体装置。
- 前記薄膜キャパシタの下部電極構造において、前記多結晶膜の厚さが前記非晶質膜あるいは微結晶膜もしくはそれらの積層膜よりも厚いことを特徴とする請求項2に記載の半導体装置。
- 前記薄膜キャパシタの下部電極構造において、前記多結晶膜上に前記非晶質膜あるいは微結晶膜もしくはそれらの積層膜が形成され、該下部電極構造の表面凹凸が前記容量絶縁膜厚と同等以下であることを特徴とする請求項1から3のいずれかに記載の半導体装置。
- 前記薄膜キャパシタの下部電極構造が前記上部電極よりも大きい構造であって、前記下部電極および上部電極を覆うハードマスク膜を備えた構造を特徴とする請求項1から4のいずれかに記載の半導体装置。
- 前記薄膜キャパシタの下部電極構造として積層する前記非晶質膜あるいは微結晶膜がタンタル膜であることを特徴とする請求項1から5のいずれかに記載の半導体装置。
- 前記薄膜キャパシタの下部電極構造として積層する前記非晶質膜あるいは微結晶膜が窒素含有タンタル膜あるいはタンタル窒化膜であることを特徴とする請求項1から5のいずれかに記載の半導体装置。
- 前記薄膜キャパシタの下部電極構造として積層する前記多結晶膜がチタン窒化膜であることを特徴とする請求項1から7のいずれかに記載の半導体装置。
- 前記薄膜キャパシタの前記上部電極がチタン窒化膜であることを特徴とする請求項1から8のいずれかに記載の半導体装置。
- 前記容量絶縁膜がシリコン窒化膜あるいはシリコン窒化膜を主成分とする請求項1から9のいずれかに記載した薄膜キャパシタを有する半導体装置。
- 多層配線の形成された半導体装置であって、該多層配線のうち電源線とグランド線との間に請求項1から10のいずれかに記載した薄膜キャパシタが形成されていることを特徴とする半導体装置。
- 多層配線を有する半導体装置において、上下に隣接する任意の配線層間に請求項1から10のいずれかに記載の薄膜キャパシタを配していることを特徴とする半導体装置。
- 最上層にアルミを主成分とする配線が形成され、その下層には多層からなる銅配線が形成されていることを特徴とする請求項12に記載の半導体装置。
- 多層配線を有しており、該多層配線の少なくとも一層を構成している層間絶縁膜が誘電率3.0以下の絶縁材料を含んでいることを特徴とする請求項11から13のいずれかに記載の半導体装置。
- 配線上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を設ける工程と、
下部電極として多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成する工程と、
前記上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極から下部電極をエッチングした後、得られた構造上に上層ビアと上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 配線上に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極として、多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成する工程と、
前記上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極を加工する工程と、
前記下部電極に相当するフォトレジストのパターンをマスクとして下部電極を加工した後、得られた構造上に上層ビアと上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 配線上に絶縁膜を形成する工程と、
前記絶縁膜上に下部電極として、多結晶膜、非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成し、続いて無機物の第一のハードマスク膜を形成する工程と、
前記上部電極に相当するフォトレジストのパターンを前記第一のハードマスク膜に転写する工程と、
前記第一のハードマスク膜をマスクとして前記上部電極を加工した後、ウエハ全面に無機物の第二のハードマスク膜を形成する工程と、
前記下部電極に相当するフォトレジストのパターンを前記第二のハードマスク膜に転写したあと、該第二のハードマスク膜をマスクとして下部電極を加工した後、得られた構造上に上層ビアと上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 配線上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を設ける工程と、
導電性材料の成膜と研磨により該開口部に埋設された導電性プラグを形成する工程と、
該導電性プラグ上に多結晶膜を成膜する工程と、
該多結晶膜上に非晶質膜あるいは微結晶膜を成膜した後、容量絶縁膜、上部電極を形成する工程と、
前記上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極から下部電極をエッチングし、得られた構造上に上層ビアと上層配線を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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