WO2014057734A1 - 配線形成方法 - Google Patents

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sio
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岡本　浩一郎
宗弘 多田
波田　博光
阪本　利司
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日本電気株式会社
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1036—Dual damascene with different via-level and trench-level dielectrics

Definitions

  • the present invention relates to a wiring forming method.
  • MOSFET gate lengths have been reduced to 20 nm or less, and due to soaring lithography processes (apparatus prices and mask set prices) and physical limits on device dimensions (operation limits and dispersion limits), this approach differs from previous scaling laws. There is a need for improved device performance.
  • the functional element formed in the copper multilayer wiring on the semiconductor device include a resistance variable nonvolatile element (hereinafter referred to as “resistance variable element”) and a capacitor (capacitance element).
  • Examples of the capacitor mounted on the logic LSI include an embedded DRAM and a decoupling capacitor. By mounting these capacitors on the copper wiring, it is possible to increase the capacity and area of the capacitor.
  • a device called FPGA has been developed as an intermediate position between the gate array and the standard cell. This makes it possible for the customer himself to perform an arbitrary circuit configuration after manufacturing the chip.
  • As the programmable element a resistance change element or the like is interposed in the wiring connection portion, so that the customer himself can arbitrarily connect the wiring. By using such a semiconductor device, the degree of freedom of the circuit can be improved.
  • Examples of the resistance change element include a ReRAM (Resistive Random Access Memory) using a metal oxide and a solid electrolyte switch element using a solid electrolyte.
  • the resistance change element has a three-layer structure in which a resistance change layer is sandwiched between a lower electrode and an upper electrode, and utilizes a phenomenon in which a resistance change of the resistance change layer occurs when a voltage is applied between both electrodes. Since the 1950s and 1960s, research has been conducted on a phenomenon in which a resistance change is caused by the application of such a voltage, and a resistance change phenomenon in the resistance change layer 3 using various metal oxides has been reported so far. For example, Non-Patent Documents 1 and 2 report resistance change elements using nickel oxide (NiO) (Non-Patent Documents 1 and 2).
  • Non-Patent Documents 3 and 4 report a resistance change phenomenon using a chalcogenide compound (Non-Patent Documents 3 and 4).
  • a technique for forming them inside a copper multilayer wiring on a semiconductor device is also known.
  • Patent Document 1 and Non-Patent Document 5 report a solid electrolyte switch element fabricated inside a copper multilayer wiring layer on a CMOS substrate (Patent Document 1 and Non-Patent Document 5).
  • a solid electrolyte switch element is an element having a structure in which a solid electrolyte is sandwiched between two electrodes. For example, when a negative voltage is applied to one electrode, the metal atoms constituting the other electrode are ionized and enter the solid electrolyte. Elute and metal crosslinks are formed. The two electrodes are electrically connected by the metal bridge, so that the switch changes to a low-resistance on state. On the other hand, when a positive voltage is applied to one electrode in the on state, the metal bridge is dissolved in the solid electrolyte, and the two electrodes are electrically insulated, thereby changing the switch to a high resistance off state. .
  • the solid electrolyte switch element is nonvolatile and can be repeatedly switched between the on state and the off state, and by using this characteristic, it can be applied to a nonvolatile memory or a nonvolatile switch.
  • Cu / low dielectric constant (low-k) wiring layers are used to suppress increases in wiring resistance and inter-wiring capacitance accompanying miniaturization.
  • BEOL Back End Of Line
  • Conventional dual damascene wiring trench exposure techniques include Spin-on-Carbon (SOC) / SOG / Anti-reflection coating (BARC) / PR, SOC / SiO 2 / BARC / PR, etc. in order from the substrate.
  • SOC Spin-on-Carbon
  • BARC Anti-reflection coating
  • a patterning technique using a multilayer resist structure is known.
  • resist thinning is also progressing, and it is necessary to reduce the thickness of the block layer (SOG and SiO 2 ) as the temperature is lowered, resulting in generation of poisoning gas. Sufficient suppression of this has become difficult.
  • the use of the SiO 2 layer as the block layer is superior to the SOG layer in terms of blockability, but the use of the SiO 2 layer has a problem that the adhesion with the SOC layer is low and peeling is likely to occur. It was. Furthermore, when misalignment or the like occurs, only the upper resist (resist layer above the block layer) is removed and removed by O 2 ashing or an organic solvent, and then the upper resist is applied again to expose / A technique for performing development processing is used. However, the SOG film and the SiO 2 film block film formed at a low temperature have a problem that the refractive index changes due to the O 2 ashing process or the block film is peeled off by the organic solvent.
  • Patent Document 2 discloses a technique using a TEOS layer formed by a low-temperature CVD method as a block layer as a technique for preventing deterioration of the block layer due to the above-described O 2 ashing and cleaning using an organic solvent in a three-layer resist structure.
  • Patent Document 2 in a three-layer resist structure, SiO 2 formed by a CVD method using high-density plasma as a block layer for the purpose of improving the dry etching selectivity between the SOC layer and the upper block layer.
  • Patent Document 3 A technique using a layer or a Si 3 N 4 layer is disclosed (Patent Document 3).
  • JP 2011-091317 A Japanese Patent No. 4571880 JP-A-7-183194
  • the present invention has been made to solve the above-described problems of the technology, and suppresses generation of poisoning gas and eliminates a poor resolution of the wiring pattern, thereby forming a desired wiring layer structure.
  • Another object of the present invention is to provide a wiring forming method capable of forming a functional element with improved characteristic yield.
  • a first aspect of the present invention is that a via hole is formed in a part of an interlayer insulating film, and an SOC layer is embedded in the via hole, in order from the closest to the substrate, A multilayer resist structure in which at least an SOC layer, an SOG layer, an SiO 2 layer, and a chemically amplified resist are stacked is formed, a predetermined resist pattern is formed, etching is performed using the resist pattern as a mask, and a wiring layer And forming a via plug pattern, and forming a wiring layer and a via plug in the pattern.
  • the multilayer resist structure when the wiring is exposed, the multilayer resist structure is formed on the semiconductor substrate having a via hole, thereby suppressing generation of poisoning gas and exposing a predetermined wiring pattern.
  • the characteristic yield of functional elements such as solid electrolyte switches formed by connecting to the formed wirings and vias can be improved.
  • FIG. 1 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the present embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the present embodiment.
  • FIG. 3 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the present embodiment.
  • FIG. 4 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the present embodiment.
  • FIG. 5 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the present embodiment.
  • FIG. 1 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the present embodiment.
  • FIG. 2 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the
  • FIG. 6 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the present embodiment.
  • FIG. 7 is a cross-sectional view for explaining a method for manufacturing a multilayer wiring layer on a semiconductor substrate according to the present embodiment.
  • FIG. 8 is a partial cross-sectional view schematically showing the configuration of the multilayer wiring layer on the semiconductor substrate according to the present embodiment.
  • FIG. 9 is a schematic view of a cross section of the variable resistance element.
  • FIG. 10 is a schematic diagram for explaining the operation of the solid electrolyte switch element.
  • FIG. 11 is a diagram schematically showing current-voltage characteristics when a solid electrolyte switch element is used as the variable resistance element.
  • FIG. 12 is a cross-sectional view schematically showing a configuration of a two-terminal solid electrolyte switch element formed in the multilayer wiring layer on the semiconductor substrate according to the present embodiment.
  • FIG. 13 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG. 14 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG. 15 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 16 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG. 17 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 18 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 19 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 20 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 21 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 22 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 23 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 24 is a cross-sectional view for explaining a method of manufacturing the solid electrolyte switch element shown in FIG.
  • FIG. 25 is a partial cross-sectional view schematically showing a configuration of a three-terminal solid electrolyte switch element formed in the multilayer wiring layer on the CMOS device substrate according to the present embodiment.
  • FIG. 26 is a flowchart showing an outline of the wiring forming method according to this embodiment.
  • the semiconductor substrate includes a substrate on which a semiconductor device is formed, a single crystal substrate, an SOI (Silicon Insulator) substrate, a TFT (Thin Film Transistor) substrate, a liquid crystal manufacturing substrate, and the like.
  • SOI Silicon Insulator
  • TFT Thin Film Transistor
  • the plasma CVD (Chemical Vapor Deposition) method is, for example, a gas source or a liquid source that is continuously supplied to a reaction chamber under a reduced pressure by vaporizing the molecule to an excited state by plasma energy, a gas phase reaction, Alternatively, a continuous film is formed on the substrate by a substrate surface reaction or the like.
  • the CMP (Chemical Mechanical Polishing) method is a method of flattening the unevenness of the wafer surface that occurs during the multilayer wiring formation process by bringing the polishing liquid into contact with a rotating polishing pad while flowing the polishing liquid over the wafer surface and polishing it. . Polishing is performed by polishing the excess copper embedded in the trench to form embedded wiring (damascene wiring) or polishing the interlayer insulating film.
  • the barrier metal refers to a conductive film having a barrier property that covers the side and bottom surfaces of the wiring in order to prevent the metal elements constituting the wiring from diffusing into the interlayer insulating film or the lower layer.
  • a refractory metal such as tantalum (Ta), tantalum nitride (TaN), titanium nitride (TiN), or tungsten carbonitride (WCN). Or a nitride thereof, or a laminated film thereof. These films are easy to dry-etch and have good consistency with conventional LSI manufacturing processes.
  • the barrier insulating film is formed on the upper surface of the Cu wiring, and has a function of preventing Cu oxidation and Cu diffusion into the insulating film, and a role as an etching stop layer during processing.
  • a SiC film, a SiCN film, a SiN film, or a laminated film thereof is used.
  • a via hole is formed in a part of an interlayer insulating film composed of at least a low dielectric constant film or an insulating film containing nitrogen, and then in order from the closest to the substrate.
  • At least SOC layer and high density SiO 2 A predetermined resist pattern is formed by forming a multilayer resist structure in which a layer and a chemically amplified resist are laminated.
  • the reason for embedding the SOC layer in the via hole is to eliminate a step caused by the density of the via and to secure a focus margin in the upper layer exposure.
  • High density SiO 2 By using the layer as the block layer, generation of poisoning gas can be effectively suppressed even when the block layer is thinned while the process temperature is lowered. Further, when the upper layer resist is peeled off when misalignment occurs, the refractive index of the block layer does not change or peel off.
  • SiO 2 Insert the SOG layer before forming the layer, and in order from the substrate, the SOC layer / SOG layer / SiO 2
  • high density SiO 2 In order to form the layer, etching of the SOC layer in film formation using a high-density plasma source can be suppressed.
  • a SiCN film or a SiN film is exposed at the bottom of the via hole, and the lower layer is Ta, Ti, or a nitrogen compound thereof. If the bottom of the via hole has the above structure, adjust the dry etching conditions so that the bottom metal film surface is exposed and does not corrode when the via hole is formed by dry etching. It is necessary to leave the film thick without excessive etching.
  • the SiCN layer or the insulating film at the bottom of the SiN layer is left thick, the generation of poisoning gas from the inside of the insulating film increases, which causes poor exposure of the wiring pattern. Therefore, when the bottom of the via hole has the above-described structure, the SOC layer / SOG layer / SiO 2 layer is formed on the substrate after the via hole is formed in order from the substrate. 2 By using a multilayer resist structure having layers, generation of poisoning gas can be suppressed and poor resolution of the wiring pattern can be prevented.
  • SiO 2 The layer has a density of 2.1 g / cm 3 High density SiO 2 A layer is preferred.
  • This high density SiO 2 By using the layer, generation of poisoning gas from the lower layer can be sufficiently suppressed by the dense film structure. Furthermore, with increasing density, SiO 2 The thickness of the layer can be reduced, and the wiring pattern can be miniaturized. High density SiO 2 The layer has an electron density of 10 10 Piece / cm 3 It is preferable to form with the above high density plasma (HDP). By such chemical vapor deposition (CVD) using HDP, SiO having a high density as described above can be obtained even at a lower substrate temperature, for example, 200 ° C., compared with plasma CVD without HDP. 2 A layer can be deposited. High density SiO 2 The layer is preferably formed at a substrate temperature of 250 ° C. or lower.
  • the high density SiO 2 This is for suppressing the thermal decomposition of the SOC layer under the SOG layer during the layer deposition. Thereby, a predetermined multilayer resist structure can be formed.
  • the high density SiO 2 From the viewpoint of the layer deposition rate, the substrate temperature is more preferably 150 ° C. or higher.
  • High density SiO 2 As a method for forming a film, a plasma-enhanced atomic layer deposition (PE-ALD) method may be used. SiO formed using ALD method 2 When the film is formed on the SOC layer, the adhesion is weak and peeling is likely to occur. For this reason, an SOG layer containing the same SiO component is formed by ALD-SiO.
  • PE-ALD plasma-enhanced atomic layer deposition
  • the SOG layer is formed by performing a heat treatment after applying a liquid material on a substrate.
  • the SOG layer can be formed on the SOC layer without degrading the film quality of the underlying SOC layer.
  • an SOG layer having a uniform film thickness and film quality over the entire substrate surface can be formed at a low cost and with a high throughput.
  • the SOG layer and the SiO 2 The total film thickness with the layer is preferably 100 nm or less.
  • the SOG layer and the SiO 2 This is because, among the layers constituting the multilayer resist structure, the SOG layer and the SiO 2 This is because all the layers need to be removed at the same time while leaving the SOC layer during the etching process of the wiring layer under the multilayer resist structure. Therefore, in order to cope with the miniaturization of the wiring layer, the SOG layer and the SiO 2 By setting the total film thickness with the layer to 100 nm or less, the SOG layer and the SiO 2 The layer can be removed simultaneously during the etching process of the wiring layer. Where SiO 2 High density SiO as a layer 2 By using a layer, the SOG layer and the SiO2 are not impaired without impairing the performance of sufficiently suppressing the generation of poisoning gas.
  • the total thickness of the layers can be reduced to 100 nm or less.
  • the lower limit of the total film thickness is 50 nm from the viewpoint of ensuring the uniformity and reproducibility of the coating of the SOG layer and sufficiently suppressing the generation of poisoning gas.
  • the thickness of the SOG layer is 15 to 60 nm, and the SiOG layer 2
  • the film thickness of the layer is more preferably 30 nm to 80 nm.
  • the high-density plasma includes at least a silane raw material and an oxidizing gas. At least SiH as a silane raw material 4 And N as the oxidizing gas 2 O is preferable, and Ar is more preferable as an inert gas.
  • the outline of the present embodiment is as shown in FIG. 26, that is, the present embodiment is a method of forming a copper wiring pattern on a semiconductor substrate having a via hole in a part of an interlayer insulating film.
  • FIGS. 1 to 8 show a procedure for manufacturing a copper wiring on a semiconductor substrate.
  • the substrate structure in which the copper wiring is formed in this embodiment includes the semiconductor substrate 101, the interlayer insulating film 102, the interlayer insulating film 103, the cap insulating film 104, the barrier metal 105, 1 wiring 106, a barrier insulating film 107, and a via hole 111.
  • the semiconductor substrate 101 referred to here may be the semiconductor substrate itself or a substrate on which a semiconductor element (not shown) is formed on the substrate surface.
  • the via hole 111 is opened through the via interlayer insulating film 108, the interlayer insulating film 109, and the cap insulating film 110 provided above the first wiring 106.
  • the bottom of the via hole is on the barrier insulating film 107, the bottom of the via hole may be in the barrier insulating film 107 by partially etching the upper surface of the barrier insulating film 107.
  • the interlayer insulating films 102, 103, and 109, the via interlayer insulating film 108, and the cap insulating films 104 and 110 may be silicon oxide films or SiOCH films having a relative dielectric constant lower than that of the silicon oxide film.
  • any of interlayer insulating films 102, 103, 109 and via interlayer insulating film 108 may be formed as an interlayer insulating film by laminating a plurality of insulating films.
  • the interlayer insulating film 102 is a 300 nm thick silicon oxide film
  • the interlayer insulating films 103 and 109 are 150 nm thick SiOCH films
  • the cap insulating films 104 and 110 are 100 nm thick silicon oxide films
  • the via interlayer insulating film 108 is a 150 nm silicon oxide film.
  • the structure of the copper wiring layer as described above can be manufactured using a general method in the technical field.
  • the SOC layer 112 SOG layer 113, SiO 2
  • a multilayer resist structure 116 having a layer 114 and a photoresist layer 115 is deposited.
  • the SOC layer 112 is deposited so as to fill the via hole 111 and further smooth the upper surface of the SOC layer 112.
  • the SOC layer 112 is, for example, 200 nm.
  • the layer 114 has a density of 2.1 g / cm for the purpose of sufficiently suppressing the generation of poisoning gas from the lower layer while reducing the thickness.
  • 3 High density SiO 2 A layer is preferred.
  • Such high density SiO 2 The layer has an electron density of 10 10 Piece / cm 3 It can be formed by the CVD method using the above high-density plasma.
  • SiH as a silane material 4
  • N as the oxidizing gas 2
  • Ar is included as an inert gas.
  • the SOG layer 113 and SiO 2 The layer 114 is formed so as to be removed by etching during the etching process of the cap insulating film 110 and the interlayer insulating film 109 described later. 2 The total film thickness of the layer 114 needs to be reduced.
  • SiO 2 From the viewpoint of suppressing damage to the SOC layer during film formation and suppressing generation of poisoning gas, the SOG layer 113 and SiO 2 The film thickness of the layer 114 is, for example, 40 nm and 60 nm, respectively.
  • the photoresist layer 115 is a lower SiO layer described later.
  • the layer 114 and the SOG layer 113 are held during the dry etching process, and all of them need to be etched away during the SOC layer 112 etching process.
  • the film thickness of the photoresist layer 115 is, for example, 125 nm.
  • the SOG layer 113 can be formed by applying an organic silica material on a rotated substrate and then performing a heat treatment.
  • the heat treatment temperature is, for example, 200 ° C.
  • the SOG layer 113 can be formed on the SOC layer 112 without deteriorating the film quality of the lower SOC layer 112.
  • the SOC layer 112 and the photoresist layer 115 can be formed by a general coating technique in the technical field. Subsequently, as shown in FIG.
  • a desired wiring pattern is formed on the photoresist layer 115 by exposure processing.
  • This exposure process can be performed using, for example, a general immersion ArF exposure apparatus.
  • dry etching as shown in FIG. 4, using the photoresist layer 115 as a mask, the underlying SiO 2 2
  • the layer 114, the SOG layer 113, and the SOC layer 112 are anisotropically etched.
  • SiO 2 For dry etching of the layer 114 and the SOG layer 113, for example, CF 4 A plasma containing Ar and Ar can be used.
  • O 2 A plasma containing can be used.
  • the wiring pattern formed in the photoresist layer 115 is changed into a lower SiO 2 layer. 2 It can be transferred to the layer 114, the SOG layer 113 and the SOC layer 112. Further, it is preferable that the photoresist layer 115 is completely removed by etching during the dry etching process. Further, by subsequent dry etching treatment, as shown in FIG. 2 Using the layer 114, the SOG layer 113, and the SOC layer 112 as a mask, anisotropic etching of the lower cap insulating film 110 and the interlayer insulating film 109 is performed.
  • CF 4 A plasma containing can be used for dry etching of the cap insulating film 110 and the interlayer insulating film 109.
  • CF 4 A plasma containing can be used for dry etching of the cap insulating film 110 and the interlayer insulating film 109.
  • SiO 2 Layer 114 and SOG layer 113 are preferably all etched away.
  • the SOC layer 112 remaining on the cap insulating film 110 and in the via hole 111 is removed by an ashing process.
  • This ashing process is 2 Plasma can be used, but when the exposed via interlayer insulating film 108 or the interlayer insulating film 109 includes a SiOCH film, H 2 By using plasma containing He and He, SiOCH film O 2 Alteration due to plasma can be prevented.
  • the via interlayer insulating film as a mask, the barrier insulating film 107 exposed at the bottom of the via hole 111 is dry-etched, so that the opening reaching the upper surface of the first wiring 106 as shown in FIG. Is formed on the barrier insulating film 107.
  • the barrier insulating film 107 is a SiN film or a SICN film
  • CF 4 Dry etching can be performed by using a plasma containing hydrogen.
  • the material of the second wiring 119 is, for example, copper.
  • the barrier metal 117 is a conductive film having a barrier property that prevents the metal contained in the second wiring 119 and the via plug 118 from diffusing into the via interlayer insulating film 108, the interlayer insulating film 109, and the cap insulating film 110. The side surfaces and bottom surface of the second wiring 119 and the via plug 118 are covered.
  • the stacked structure of the barrier metal 117 is, for example, TaN (film thickness 5 nm) / Ta (film thickness 5 nm). is there.
  • a barrier insulating film 120 is formed on the cap insulating film 110 including the second wiring 119.
  • the barrier insulating film 120 is, for example, a SiCN film having a thickness of 50 nm.
  • FIG. 9 is a schematic view of a cross section of the variable resistance element.
  • the variable resistance element has a three-layer structure in which a variable resistance layer 3 is sandwiched between a first electrode 1 (lower electrode) and a second electrode 2 (upper electrode), and a resistance change occurs when a voltage is applied between both electrodes.
  • Is used. 10 and 11 are schematic diagrams for explaining the operation of the solid electrolyte switch element. When a negative voltage is applied to the second electrode 2 in FIG. 10 (a), the metal atoms 6 constituting the first electrode 1 are ionized and eluted into the solid electrolyte 5, as shown in FIG. 10 (b). A metal bridge is formed.
  • the first electrode 1 and the second electrode 2 are electrically connected by this metal bridging, so that the switch changes to a low-resistance on state, and exhibits the electrical characteristics as shown on the right side of the graph shown in FIG.
  • the metal bridge is dissolved in the solid electrolyte 5 as shown in FIG. 10C, whereby the first electrode 1 and the second electrode 2 are dissolved. Is electrically insulated, the switch is changed to a high resistance OFF state, and the electrical characteristics as shown on the left side of the graph shown in FIG. 11 are exhibited.
  • FIG. 12 is a partial cross-sectional view schematically showing a configuration of a two-terminal solid electrolyte switch element formed in the multilayer wiring layer on the semiconductor substrate according to the present embodiment.
  • the solid electrolyte switch element unit 124 formed according to the present embodiment has a first wiring 106, a solid electrolyte layer 121, a first upper electrode 122, and a second upper electrode 123.
  • the second hard mask film 125 and the third hard mask film 126 are formed on the stacked body of the first upper electrode 122 and the second upper electrode 123. Is formed.
  • the protective insulating film 127 On the side surfaces of the solid electrolyte layer 121, the first upper electrode 122, the second upper electrode 123, the second hard mask film 125, and the third hard mask film 126, and on the barrier insulating film 107, the protective insulating film 127. Covered with.
  • the first wiring 106 is a wiring embedded in the wiring trench formed in the interlayer insulating film 103 and the cap insulating film 104 via the barrier metal 105. It is.
  • the solid electrolyte switch element unit 124 ionizes copper atoms in the first wiring 106 and enters the solid electrolyte layer 121.
  • the first wiring 106 itself can be used as a lower electrode, and the solid electrolyte layer 121 and the first wiring are connected at the opening of the barrier insulating film 107.
  • the width of the first wiring 106 connected to the solid electrolyte layer 121 is preferably larger than the diameter of the opening of the barrier insulating film 107.
  • the second wiring 119 is a wiring embedded in the wiring trench formed in the interlayer insulating film 109 and the cap insulating film 110 via the barrier metal 117. And integrated with the via plug 118.
  • the via plug 118 is embedded in the via hole 111 formed in the via interlayer insulating film 108, the protective insulating film 127, the third hard mask film 126, and the second hard mask film 125 via the barrier metal 117.
  • the via plug 118 is electrically connected to the second upper electrode 123 via the barrier metal 117.
  • the barrier metal 117 for example, a stacked structure of TaN (film thickness 5 nm) / Ta (film thickness 5 nm) is used, as in the first embodiment.
  • the barrier metal 117 is preferably made of the same material as the second upper electrode 123 from the viewpoint of reducing contact resistance.
  • the barrier metal 117 has a stacked structure of TaN (lower layer) / Ta (upper layer)
  • TaN as the lower layer material for the second upper electrode 123.
  • the third hard mask film 126 is a film that serves as a hard mask when the second hard mask film 125 is etched.
  • the second hard mask film 125 is preferably a different type of film from the third hard mask film 126.
  • the second hard mask film 125 is a SiCN film
  • the third hard mask film 126 is used.
  • SiO 2 A membrane can be used.
  • the protective insulating film 127 is an insulating film having a function of preventing diffusion of constituent atoms from the solid electrolyte switch element part 124 to the via interlayer insulating film 108 without damaging the solid electrolyte switch element part 124 whose side surface is exposed. is there.
  • As the protective insulating film 127 for example, a SiN film or a SiCN film can be used.
  • the protective insulating film 127 is preferably made of the same material as the second hard mask film 125 and the barrier insulating film 107. This is because when the same material is used, the protective insulating film 127, the barrier insulating film 107, and the second hard mask film 125 are integrated to improve the adhesion at the interface.
  • FIGS. 13 to 24 are diagrams for explaining a method of manufacturing a solid electrolyte switch element using the wiring forming method according to the second embodiment of the present invention. Is schematically shown in FIG. First, the structure of the substrate on which the copper wiring is formed in this embodiment is the same as a part of the structure shown in FIG. 4 for explaining the first embodiment, as shown in FIG.
  • the interlayer insulating film 102 is a 300 nm thick silicon oxide film
  • the interlayer insulating film 103 is a 150 nm thick SiOCH film
  • the cap insulating film 104 is a 100 nm thick silicon oxide film.
  • the laminated structure of the barrier metal 105 is, for example, TaN (film thickness 5 nm) / Ta (film thickness 5 nm).
  • the material of the first wiring 106 is, for example, copper.
  • the barrier insulating film 107 is, for example, a SiCN film having a thickness of 30 nm.
  • a first hard mask film 128 is formed on the barrier insulating film 107 (FIG. 13B).
  • the first hard mask film 128 is preferably made of a material different from the barrier insulating film 107 from the viewpoint of maintaining a high etching selectivity in dry etching processing, and may be an insulating film or a conductive film.
  • a silicon oxide film, TiN, Ti, Ta, TaN, or the like can be used.
  • a silicon oxide film is used as the first hard mask film 128.
  • a photoresist (not shown) having a predetermined opening pattern is formed on the first hard mask film 128, and dry etching is performed using the photoresist as a mask to open the opening in the first hard mask film 128. Transfer the pattern. Thereafter, the photoresist is removed by oxygen plasma ashing or the like (FIG. 14A).
  • the barrier insulating film 107 exposed in the opening of the first hard mask film 128 is etched back (here, reactive dry etching is used). An opening reaching the upper surface of the first wiring 106 is formed in the barrier insulating film 107.
  • the first hard mask film 128 is etched away during this etch back.
  • the natural oxide film and the etching byproduct formed on the first wiring 106 in the opening are separated from the organic solvent or H 2 Or it removes by the plasma irradiation process using the gas containing an inert gas, and obtains the clean copper surface in an opening part (FIG.14 (b)).
  • the process A1 is from the formation of the structure shown in FIG. 13A to the structure shown in FIG. 14B.
  • the ionicity at the time of etching can be improved and the angle of the tapered shape of the barrier insulating film 107 can be reduced.
  • etching equivalent to 35 nm (corresponding to about 80% overetching) can be performed on the remaining film of about 20 nm of the barrier insulating film 107 at the bottom of the opening of the barrier insulating film 107.
  • reactive dry etching and etch back when forming the opening of the barrier insulating film 107 may be performed by heating the substrate to 350 ° C. in a reduced pressure atmosphere. If back
  • RF etching time is SiO formed by plasma CVD method. 2 It can be quantified by the etching amount of the film, SiO 2 The film thickness can be 3 nm.
  • the H in the etching process chamber provided with a cooling mechanism.
  • This reduction plasma irradiation treatment may be performed at a substrate temperature of ⁇ 20 ° C., for example, in order to suppress an increase in roughness of the copper wiring surface in the opening.
  • a solid electrolyte layer 121 is deposited on the barrier insulating film 107 including the opening from which the first wiring 106 is exposed.
  • the solid electrolyte layer 121 includes a metal oxide film containing at least one of Ta, Ni, Ti, Zr, Hf, Si, Al, Fe, V, Mn, Co, and W, a SiOCH film, a chalcogenide film, and the like For example, a SiOCH film having a film thickness of 6 nm is used.
  • deposition is performed by plasma CVD, followed by inert plasma treatment.
  • the first upper electrode 122 and the second upper electrode 123 are formed in this order on the solid electrolyte layer 121 by sputtering (FIG. 15A).
  • the first upper electrode 122 is preferably made of a metal that is chemically inert and can be easily processed by dry etching, for example, Ru.
  • the second upper electrode 123 is a conductive material having a high barrier property from the viewpoint of preventing the metal of the lower second upper electrode from diffusing into the via plug 118 electrically connected via the barrier metal 117 in the upper part. The material is preferred. Furthermore, for the purpose of reducing the contact resistance, the same material as the barrier metal 117 is more preferable. Therefore, in this embodiment, for example, TaN is used. Subsequently, a second hard mask film 125 and a third hard mask film 126 are stacked in this order on the second upper electrode 123 (FIG. 15B).
  • the second hard mask film 125 is preferably made of the same material as the barrier insulating film 107 from the viewpoint of adhesion, and is, for example, a SiCN film having a thickness of 30 nm.
  • the third hard mask film 126 is, for example, a 100 nm-thickness SiO film. 2 It is a membrane.
  • a procedure from formation of the structure shown in FIG. 14B to FIG. 15B is referred to as process A2.
  • process A2 when a SiOCH film is used for the solid electrolyte layer 121, in the plasma CVD method, liquid SiOCH monomer molecules are used as the raw material, the substrate temperature is set to 400 ° C.
  • the solid electrolyte layer 121 can be deposited by setting to 0.8 g / min, plasma CVD chamber pressure of 2.7 to 4.2 Torr, and RF power of 20 to 100 W, respectively. Specifically, deposition can be performed under conditions of a substrate temperature of 350 ° C., a He flow rate of 1500 sccm, a raw material flow rate of 0.75 g / min, a plasma CVD chamber pressure of 3.5 Torr, and an RF power of 50 W.
  • the inert plasma treatment after the deposition of the solid electrolyte layer 121 uses He as an inert gas, the substrate temperature is set to 400 ° C.
  • the He flow rate is 500 to 1500 sccm
  • the plasma chamber pressure is 2.7 to 3.5 Torr
  • the RF power is 20 to This can be done by setting each to 200W. Specifically, it can be performed under conditions of a substrate temperature of 350 ° C., a He flow rate of 1000 sccm, a plasma chamber pressure of 2.7 Torr, an RF power of 50 W, and a processing time of 30 seconds.
  • the adhesion with the first upper electrode 122 to be deposited next can be improved.
  • the first upper electrode 122 is deposited by DC sputtering with a target of Ru, a substrate temperature of room temperature, a sputtering power of 0.2 kW, an Ar flow rate of 20 sccm, and a pressure of 0.27 Pa. be able to.
  • the second upper electrode 123 uses Ta as a target by DC sputtering, the substrate temperature is room temperature, the sputtering power is 0.2 kW, the Ar flow rate is 20 sccm, N 2 A film thickness of 30 nm can be deposited under the same conditions with a flow rate of 15 sccm and a pressure of 0.27 Pa.
  • the second hard mask film 125 and the third hard mask film 126 can be formed using a plasma CVD method.
  • the second hard mask film 125 and the third hard mask film 126 can be formed using a general plasma CVD method in this technical field.
  • the film forming temperature can be selected in the range of 200 ° C. to 400 ° C. Here, the film formation temperature was 350 ° C.
  • a pattern for forming the lower solid electrolyte switch element portion 124 is formed on the third hard mask film 126 by lithography and dry etching (FIG. 16A).
  • the second hard mask film 125, the second upper electrode 123, the first upper electrode 122, and the solid electrolyte layer 121 are continuously dry-etched (FIG. 16 ( b)).
  • the dry etching of the third hard mask film 126 is preferably stopped on the upper surface or inside the second hard mask film 125.
  • the solid electrolyte layer 121 is covered by the second hard mask film 125, it is not exposed to oxygen plasma.
  • Ru of the first upper electrode 122 is not exposed to oxygen plasma, the occurrence of side etching on the first upper electrode 122 can be suppressed.
  • the dry etching of the third hard mask film 126 can be performed using a general parallel plate type dry etching apparatus.
  • each etching of the second hard mask film 125, the second upper electrode 123, the first upper electrode 122, and the solid electrolyte layer 121 can be performed using a parallel plate type dry etching apparatus.
  • the etching of the second hard mask film 125, the second upper electrode 123, the first upper electrode 122, and the solid electrolyte layer 121 is performed by parallel plate type dry etching under the above-described conditions. This can be done using an apparatus.
  • the third hard mask film 125, the second upper electrode 123, the first upper electrode 122, and the solid electrolyte layer 121 are etched.
  • the remaining film thickness of the hard mask film 126 can be 50 nm.
  • protection is performed on the stacked structure including the third hard mask film 126, the second hard mask film 125, the second upper electrode 123, the first upper electrode 122, the solid electrolyte layer 121, and the barrier insulating film 107.
  • An insulating film 127 is deposited (FIG. 17).
  • the protective insulating film 127 is preferably made of the same material as that of the barrier insulating film 107 and the second hard mask film 125. For example, a SiCN film having a thickness of 30 nm is used.
  • a via interlayer insulating film 108 is continuously deposited by plasma CVD (FIG. 18).
  • the via interlayer insulating film 108 is, for example, a 300 nm-thickness SiO film. 2 It is a membrane.
  • the via interlayer insulating film 108 is planarized using CMP (FIG. 19). The procedure from the structure shown in FIG. 16B to the structure shown in FIG. 19 is referred to as process A4.
  • the protective insulating film 127 can be formed using a plasma CVD method using tetramethylsilane and ammonia as source gases and a substrate temperature of 350 ° C.
  • the protective insulating film 127, the barrier insulating film 107, the protective insulating film 127, and the second hard mask film 125 on the first wiring 106 are made of the same material as the SiCN film, and the periphery of the variable resistance element is integrated and protected.
  • the adhesion at the interface is improved, the hygroscopicity, water resistance, and oxygen desorption resistance can be improved, and the yield and reliability of the device can be improved.
  • the process A4 when planarizing the via interlayer insulating film 108 by CMP, about 150 nm can be removed from the top surface of the via interlayer insulating film 108, and the remaining film can be made about 150 nm.
  • the CMP of the via interlayer insulating film 108 can be polished using a general colloidal silica or ceria-based slurry.
  • an interlayer insulating film 109 and a cap insulating film 110 are deposited in this order on the via interlayer insulating film 108 whose upper surface is planarized (FIG. 20).
  • the interlayer insulating film 109 is made of a material different from that of the via interlayer insulating film 108 in order to use the via interlayer insulating film 108 which is in contact with the lower part during etching processing as an etching stopper layer, and is, for example, a SiOCH film having a thickness of 150 nm.
  • the procedure from the structure shown in FIG. 19 to the structure shown in FIG. 20 is referred to as process A5.
  • the interlayer insulating film 109 and the cap insulating film 110 can be deposited using a plasma CVD method.
  • lithography and dry etching as shown in FIG.
  • the cap insulating film 110, the interlayer insulating film 109, the via interlayer insulating film 108, and protective insulation are formed on the solid electrolyte switch element portion 124 in order from the top surface.
  • a via hole 111 is formed through the film 127 and the third hard mask film 126 and exposing the second hard mask film 125 at the bottom.
  • the procedure from the structure shown in FIG. 20 to the structure shown in FIG. 21 is referred to as process A6.
  • the dry etching for forming the via hole 111 can be stopped on or inside the second hard mask film 125 by adjusting the etching conditions and time.
  • the bottom diameter of the via hole 111 is preferably smaller than the opening diameter of the barrier insulating film 107.
  • the diameter of the bottom of the via hole 111 is 60 nm, and the diameter of the opening of the barrier insulating film 107 is 100 nm.
  • the SOC layer 112, SOG layer 113, SiO 2 A multilayer resist structure 116 having a layer 114 and a photoresist layer 115 is sequentially deposited. After the multilayer resist structure 116 is deposited, a desired wiring pattern is formed on the photoresist layer 115 by exposure processing as shown in FIG. This exposure process can be performed using, for example, a general immersion ArF exposure apparatus.
  • process A7 the procedure from the structure shown in FIG. 21 to the structure shown in FIG. 23 is referred to as process A7.
  • the SOC layer 112 is deposited so as to fill the via hole 111 and further smooth the upper surface of the SOC layer 112.
  • the SOC layer 112 is, for example, 200 nm.
  • the layer 114 has, for example, an electron density of 10 10 Piece / cm 3 High density SiO having a density of 2.1 g / cm 3 or more, formed by the CVD method using the above high density plasma. 2 Is a layer. High density plasma uses SiH as a source gas. 4 And N 2 O and further Ar for plasma stabilization. Further, in the process A7, for the same reason as in the first embodiment, the SOC layer 112, the SOG layer 113, the SiO2 2 The film thicknesses of the layer 114 and the photoresist layer are set to, for example, 200 nm, 40 nm, 60 nm, and 125 nm, respectively.
  • the SOG layer 113 is formed on the SOC layer 112 by heat treatment at 200 ° C. after applying a liquid material on the substrate.
  • the SOC layer 112 and the photoresist layer 115 can be formed by a general coating method. By this method, generation of poisoning gas from the lower second upper electrode (TaN in this embodiment) can be suppressed, and a predetermined wiring pattern can be formed in the photoresist layer 115.
  • the dry etching process and the ashing process are performed, and the process shown in FIG. Form a structure.
  • process A8 dry etching of the multilayer resist structure 116, dry etching of the cap insulating film 110 and the interlayer insulating film 109, and ashing removal of the SOC layer 112 are performed using FIGS. 3 to 6 in the first embodiment. This can be done in the same way as the procedure described. Thereby, as shown in FIG. 22, a predetermined wiring pattern can be formed on the cap insulating film 110 and the interlayer insulating film 109.
  • the second hard mask film 125 is a SiN film or a SICN film and the second upper electrode 123 is TaN
  • the second hard mask film 125 exposed at the bottom of the via hole 111 is CF 4
  • an opening reaching the upper surface of the second upper electrode 123 can be formed without corroding the second upper electrode 123.
  • the via plug 118 and the second wiring 119 can be formed simultaneously by the same method as in the first embodiment.
  • the material of the second wiring 119 is, for example, copper
  • the barrier metal 117 is, for example, TaN (when the material constituting the second wiring 119 and the via plug 118 is a metal whose main component is copper. (Film thickness 5 nm) / Ta (film thickness 5 nm).
  • the barrier insulating film 120 formed on the cap insulating film 110 including the second wiring 119 is, for example, a SiCN film having a thickness of 50 nm.
  • Example 1 After forming the structure having the via hole 111 on the solid electrolyte switch element portion 124 as shown in FIG. 21, the SOC layer, the SOG layer, the high-density SiO 2 layer, and the photoresist layer are formed in the order from the substrate according to the present invention.
  • the multi-layer resist structure having a high density in the case of forming the multi-layer resist structure which does not include the SiO 2 layer, and the low-density SiO 2 layer density of less than 2.1 g / cm @ 3 in place of the dense SiO 2 layer
  • a wiring layer was formed in each case where the multilayer resist structure used was formed.
  • the yield of the solid electrolyte switch element obtained by switching with 3 V bias among all the measured elements was 85.0%, and when the SiO 2 layer was not used, 79.1. %Met.
  • the high-density SiO 2 layer according to the present invention was used, 99.7% yield switching was obtained. This is because the insertion of a high-density SiO 2 layer suppresses the transmission of poisoning gas generated through the via hole 111 from the second upper electrode 123, the second hard mask film 125, or the protective insulating film 127 in the lower layer. This is because a predetermined wiring pattern can be formed without deactivating the photoresist layer.
  • an MRAM (Magnetic Random Access Memory) element was formed in the multilayer wiring layer on the CMOS device substrate. Specifically, as shown in FIG. 13B, after an opening is formed in the barrier insulating film, the lower portion of Ta (5 nm) / Ru (5 nm) / Ta (5 nm) is formed on the exposed first wiring 106.
  • An electrode is formed, followed by an antiferromagnetic layer of PtMn (20 nm), a magnetic tunnel junction layer of CoFeB (3 nm) / MgO (1.6 nm) / CoFeB (3 nm), Ta (5 nm) / Ru (5 nm) / A TaN (5 nm) upper electrode, a second hard mask film 125, and a third hard mask film 126 are sequentially deposited.
  • the MRAM element can be formed inside the multilayer wiring layer by using the wiring forming method according to the present invention as in the second embodiment.
  • the magnetic switching yield in the MRAM element is 77. in the case where the high density SiO 2 layer is not used. It improved from 6% to 97.1%. It is considered that such an effect was obtained because the generation of poisoning gas from the upper electrode, the second hard mask film 125, or the protective insulating film 127 was suppressed.
  • Example 3 Using the wiring forming method of the present invention, a phase change memory element was formed inside a multilayer wiring layer on a CMOS device substrate. Specifically, as shown in FIG.
  • a lower portion of TiN (5 nm) / W (30 nm) / TiN (5 nm) is formed on the exposed first wiring 106.
  • An electrode is formed.
  • TiN and W were used as the barrier metal 105 and the first wiring, respectively.
  • Ge 2 Se 2 Te 5 50 nm is deposited as a phase change memory layer on the TiN / W / TiN lower electrode.
  • a TiN / W / TiN upper electrode similar to the lower electrode is formed, and a second hard mask film 125 and a third hard mask film 126 are deposited.
  • the phase change memory element can be formed in the multilayer wiring layer by using the wiring forming method according to the present invention as in the second embodiment.
  • the multilayer resist structure is SOC layer / SOG layer / high density SiO 2 layer / photoresist layer in the order from the substrate
  • the switching yield in the phase change memory element is 74 when the high density SiO 2 layer is not used. Improved from 9% to 95.2%. This effect was obtained for the same reason as in Example 3 and is thought to be because the generation of poisoning gas from the TiN upper electrode, the second hard mask film 125, or the protective insulating film 127 was suppressed.
  • Example 4 A ReRAM element was formed in the multilayer wiring layer on the CMOS device substrate using the wiring forming method of the present invention. Specifically, as shown in FIG. 13B, after forming an opening in the barrier insulating film, a lower electrode of TaN (5 nm) / Ru (5 nm) is formed on the exposed first wiring 106, Subsequently, TiO x (3 nm) / TaO x (7 nm) is deposited as a variable resistance layer on the TaN / Ru lower electrode. Next, a Ru / TaN upper electrode is formed as in the second embodiment.
  • the ReRAM element can be formed inside the multilayer wiring layer by using the wiring forming method according to the present invention as in the second embodiment.
  • the multilayer resist structure is SOC layer / SOG layer / high density SiO 2 layer / photoresist layer in order from the substrate
  • the switching yield in the ReRAM element of this embodiment does not use the high density SiO 2 layer From 80.9% to 98.0%.
  • the improvement in the switching yield was also observed in the ReRAM element formed in the multilayer wiring layer because the generation of poisoning gas from the upper electrode, the second hard mask film 125, or the protective insulating film 127 was suppressed. It is thought that it was because of.
  • a three-terminal solid electrolyte switch element was formed inside a multilayer wiring layer on a CMOS device substrate. As shown in FIG. 25, in the three-terminal solid electrolyte switch element, the first lower wiring separated from one opening formed in the barrier insulating film 107 with the interlayer insulating film 303 and the cap insulating film 304 interposed therebetween. Each surface of 306a and second lower wiring 306b is exposed.
  • First lower wiring 306a and second lower wiring 306b is copper, and an interlayer insulating film 303 is SiOCH, cap insulating film 304 is SiO 2, the barrier insulating film SiCN, solid electrolyte layer 308 is a SiOCH is there.
  • the cap insulating film 304 sandwiched between the first lower wiring 306a and the second lower wiring 306b is reduced in thickness by dry etching.
  • a solid electrolyte layer 308 is deposited on the opening including the surfaces of the first lower wiring 306a and the second lower wiring 306b.
  • the procedure after deposition of the solid electrolyte layer 308 can form a three-terminal solid electrolyte switch element in the multilayer wiring layer by using the wiring forming method according to the present invention as in the second embodiment.
  • the switching yield is 90.4% in the case where the high-density SiO 2 layer is not inserted into the multilayer resist. To 99.7%. Further, it was confirmed that the threshold voltage variation width of the three-terminal type solid electrolyte switch element was improved from ⁇ 0.7V to ⁇ 0.3V.
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • flash memory FRAM (Ferro-Electric Random Access Memory, Capacitor
  • Semiconductor products with memory circuits such as semiconductor products, semiconductor products with logic circuits such as microprocessors, or metal on boards and packages on which they are mounted simultaneously It can be applied to the line formation.
  • the present invention can also be applied to the formation of wiring connected to an electronic circuit device, an optical circuit device, a quantum circuit device, a micromachine, a MEMS, or the like on a semiconductor device.
  • This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2012-224323 for which it applied on October 9, 2012, and takes in those the indications of all here.

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Abstract

　本発明の課題は、ポイゾニングガス発生を抑制し配線パターンの解像不良を解消することで、所望の配線層構造を形成し、特性歩留まりを改善した機能素子を提供することにある。本発明の半導体基板上に形成された銅多層配線の形成方法では、層間絶縁膜の一部にビアホールが形成され、ビアホール内にはＳＯＣ層が埋め込まれた基板上に、基板に近い方から順に、少なくともＳＯＣ層と、ＳＯＧ層と、ＳｉＯ２層と、化学増幅型レジストが積層された多層レジスト構造を形成して、所定のレジストパターンを形成し、前記レジストパターンをマスクにエッチングを行い、配線層およびビアプラグのパターンを形成し、前記パターンに配線層およびビアプラグを形成する。

Description

配線形成方法
　本発明は配線形成方法に関するものである。
　半導体デバイス（特にシリコンデバイス）は、微細化（スケーリング則：Ｍｏｏｒｅの法則）によってデバイスの集積化・低電力化が進められ、３年４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴのゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰（装置価格およびマスクセット価格）、およびデバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。
　半導体装置上の銅多層配線内部に形成される機能素子としては、例えば抵抗変化型不揮発素子（以下「抵抗変化素子」という。）やキャパシタ（容量素子）等がある。
　ロジックＬＳＩ上に混載するキャパシタとしては、エンベデッドＤＲＡＭや、デカップリングキャパシタなどがある。これらのキャパシタを銅配線上に搭載することで、キャパシタの大容量化や小面積化を実現可能になる。
　ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡと呼ばれるデバイスが開発されている。これは顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。プログラマブル素子として、抵抗変化素子等を配線接続部に介在させ、顧客自身が任意に配線の電気的接続をできるようにしたものである。このような半導体装置を用いることで、回路の自由度を向上させることができる。
　抵抗変化素子としては、金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）や、固体電解質を用いた固体電解質スイッチ素子などがある。
　抵抗変化素子は下部電極と上部電極によって抵抗変化層を挟んだ３層構造を有しており、両電極間に電圧を印加することで抵抗変化層の抵抗変化が生じる現象を利用している。既に１９５０~６０年代から、このような電圧の印加により抵抗変化が生じる現象について研究されており、現在までにさまざまな金属酸化物を用いた抵抗変化層３における抵抗変化現象が報告されている。例えば、非特許文献１および２には、酸化ニッケル（ＮｉＯ）を用いた抵抗変化素子が報告されている（非特許文献１、２）。
　抵抗変化層として固体電解質を用いた固体電解質スイッチ素子の研究についても、１９９０年代後半からいくつか報告されており、さまざまな固体電解質材料による抵抗変化現象が確認されている。例えば、非特許文献３および４には、カルコゲナイド化合物を用いた抵抗変化現象が報告されている（非特許文献３、４）。また、これらを半導体装置上の銅多層配線内部に形成する手法についても知られている。例えば、特許文献１および非特許文献５では、ＣＭＯＳ基板上の銅多層配線層内部に作製した固体電解質スイッチ素子が報告されている（特許文献１、非特許文献５）。
　固体電解質スイッチ素子とは、固体電解質を２つの電極で挟んだ構造を有する素子であり、例えば一方の電極に負電圧を印加すると、他方の電極を構成する金属原子がイオン化して固体電解質中に溶出し、金属架橋が形成される。この金属架橋により２つの電極が電気的に接続されることで、スイッチが低抵抗のオン状態に変化する。一方で上記オン状態において一方の電極に正電圧を印加すると、前記金属架橋が固体電解質中へ溶解し、２つの電極が電気的に絶縁されることで、スイッチが高抵抗のオフ状態に変化する。このように固体電解質スイッチ素子はこのオン状態とオフ状態の間を不揮発で、かつ繰り返し切り替える動作が可能であり、この特性を利用することで不揮発性メモリあるいは不揮発性スイッチへの応用が可能になる。
　ここで、近年では半導体デバイスのさらなる高集積化および微細化が求められており、微細化に伴う配線抵抗および配線間容量の増大を抑制するためにＣｕ／低誘電率（ｌｏｗ−ｋ）配線層が用いられているが、この配線層中へ固体電解質スイッチ素子などの各種ＢＥＯＬ（Ｂａｃｋ　Ｅｎｄ　Ｏｆ　Ｌｉｎｅ）デバイスを搭載するには、多層配線形成のプロセス温度をできるだけ低くすることが好ましい。しかしながら、このプロセス低温化に伴い、ビアファーストデュアルダマシンプロセスにおいて、ＢＥＯＬデバイスの上部電極上に開口したビアホールを介して発生するポイゾニングガスの発生が増加し、ビアホール開口後の配線露光の際に、塗布したフォトレジスト（ＰＲ）に含まれる化学増幅材が失活化され、その結果、配線パターンの解像不良を生じるという課題を有していた。
　一方、これらのポイゾニング現象を防ぐ手法として、従来、多層レジストプロセスが用いられてきた。例えば、Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ（ＳＯＧ）層、あるいはＳｉＯ２層をポイゾニングガスのブロック層として挿入する手法が知られている。従来のデュアルダマシン配線溝露光技術としては、基板から近い順にＳｐｉｎ−ｏｎ−Ｃａｒｂｏｎ（ＳＯＣ）／ＳＯＧ／反射防止膜（ＢＡＲＣ，Ｂｏｔｔｏｍ　Ａｎｔｉ　Ｒｅｆｌｅｃｔｉｏｎ　Ｃｏａｔｉｎｇ）／ＰＲ、ＳＯＣ／ＳｉＯ２／ＢＡＲＣ／ＰＲなどの多層レジスト構造を用いたパターニング手法が知られている。しかしながら、さらなる微細配線パターンを形成するために、レジストの薄膜化も進んでおり、低温化とともにブロック層の膜厚（ＳＯＧやＳｉＯ２）を薄くする必要が生じており、その結果、ポイゾニングガス発生の十分な抑制は困難となっている。
　また、ブロック層としてＳＯＧ層よりもＳｉＯ２層を用いた方がブロック性に優れるが、ＳｉＯ２層を用いた場合には、ＳＯＣ層と密着性が低く剥離が生じやすいという問題を有していた。
　さらに、目ずれなどが生じた場合には、上層レジスト（ブロック層より上のレジスト層）のみをＯ２アッシングや有機溶剤などにより、剥離・除去してから、再度上層レジストを塗布して露光・現像処理を行う手法が用いられる。しかし、低温で形成したＳＯＧ膜やＳｉＯ２膜のブロック膜はＯ２アッシング処理によって屈折率が変化したり、有機溶剤によってブロック膜が剥がれたりするという問題を有していた。
　一方、配線パターンの解像不良を解消する他の手法としては、ビアホールの面積当たりの個数を増やしポイゾニングガス発生を分散させる手法や、ビア底のエッチストップ層を２層構造にするなどの手法が知られている。しかしながら、銅多層配線内部にＢＥＯＬデバイスを形成するにあたっては、配線層構造はデバイス特性を優先して設計する必要があり、配線層構造によらないポイゾニング解決策が望まれていた。
　特許文献２には、三層レジスト構造において、先述のＯ２アッシングおよび有機溶剤を用いた洗浄によるブロック層の劣化を防止する手法として、ブロック層として低温ＣＶＤ法により成膜したＴＥＯＳ層を用いる技術が開示されている（特許文献２）。
　また、特許文献３には、三層レジスト構造において、ＳＯＣ層と上層のブロック層とのドライエッチング選択比を向上する目的で、ブロック層として高密度プラズマを用いたＣＶＤ法により成膜したＳｉＯ２層あるいはＳｉ３Ｎ４層を用いる技術が開示されている（特許文献３）。
特開２０１１−０９１３１７号公報 特許第４５７１８８０号明細書 特開平７−１８３１９４号公報
Ｊ．Ｆ．Ｇｉｂｂｏｎｓ，ｅｔ　ａｌ．，"Ｓｗｉｔｃｈｉｎｇ　ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ｔｈｉｎ　ＮｉＯ　ｆｉｌｍｓ"Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｖｏｌ．７，ｐ．７８５−７９０，１９６４ Ｄ．Ｃ．Ｋｉｍ，ｅｔ　ａｌ．，"Ｅｌｅｃｔｒｉｃａｌ　ｏｂｓｅｒｖａｔｉｏｎｓ　ｏｆ　ｆｉｌａｍｅｎｔａｒｙ　ｃｏｎｄｕｃｔｉｏｎｓ　ｆｏｒ　ｔｈｅ　ｒｅｓｉｓｔｉｖｅ　ｍｅｍｏｒｙ　ｓｗｉｔｃｈｉｎｇ　ｉｎ　ＮｉＯ　ｆｉｌｍｓ"Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ　Ｖｏｌ．８８，ｐ．２０２１０２，２００６ Ｍ．Ｎ．Ｋｏｚｉｃｋｉ，ｅｔ　ａｌ．，"Ｉｎｆｏｒｍａｔｉｏｎ　ｓｔｏｒａｇｅ　ｕｓｉｎｇ　ｎａｎｏｓｃａｌｅ　ｅｌｅｃｔｒｏｄｅｐｏｓｉｔｉｏｎ　ｏｆ　ｍｅｔａｌ　ｉｎ　ｓｏｌｉｄ　ｅｌｅｃｔｒｏｌｙｔｅｓ"Ｓｕｐｅｒｌａｔｔｉｃｅｓ　ａｎｄ　Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ　Ｖｏｌ．３４，ｐ．４５９−４６５，２００３ Ｒ．Ｗａｓｅｒ，ｅｔ　ａｌ．，"Ｎａｎｏｉｏｎｉｃｓ−ｂａｓｅｄ　ｒｅｓｉｓｔｉｖｅ　ｓｗｉｔｃｈｉｎｇ　ｍｅｍｏｒｉｅｓ"Ｎａｔｕｒｅ　Ｍａｔｅｒｉａｌｓ　Ｖｏｌ．６，ｐ．８３３−８４０，２００７ Ｍ．Ｔａｄａ　ｅｔ．ａｌ．，"Ｈｉｇｈｌｙ　ｓｃａｌａｂｌｅ　ｎｏｎｖｏｌａｔｉｌｅ　ＴｉＯｘ／ＴａＳｉＯｙ　ｓｏｌｉｄ−ｅｌｅｃｔｒｏｌｙｔｅ　ｃｒｏｓｓｂａｒ　ｓｗｉｔｃｈ　ｉｎｔｅｇｒａｔｅｄ　ｉｎ　ｌｏｃａｌ　ｉｎｔｅｒｃｏｎｎｅｃｔ　ｆｏｒ　ｌｏｗ　ｐｏｗｅｒ　ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　ｌｏｇｉｃ"ＩＥＥＥ　ＩＥＤＭ　Ｔｅｃｃｈｎｉａｌ　Ｄｉｇｅｓｔ，ｐ．４９３−４９６，２００９
　しかしながら、特許文献２の技術を用いた場合においても、下層からのポイゾニングガスを十分にブロックすることは困難であった。
　また、特許文献３の技術を用いた場合には、高密度プラズマを用いたＳｉＯ２層あるいはＳｉ３Ｎ４層を成膜時に、下層のＳＯＣ層表面がエッチングされてしまうため、いわゆるビアホール内にＳＯＣ層を埋め込んで平坦化するビアファーストプロセスの要求に応えられなかった。
　そのため、配線層構造によらずにポイゾニングガス発生を抑制する有効な手段は無いのが現状であった。
　本発明は、上述したような技術が有する問題点を解決するためになされたものであり、ポイゾニングガス発生を抑制し配線パターンの解像不良を解消することで、所望の配線層構造を形成し、特性歩留まりを改善した機能素子を形成可能な配線形成方法を提供することを目的とする。
　上記の課題を解決するため、本発明の第１の態様は、層間絶縁膜の一部にビアホールが形成され、ビアホール内にはＳＯＣ層が埋め込まれた基板上に、基板に近い方から順に、少なくともＳＯＣ層と、ＳＯＧ層と、ＳｉＯ２層と、化学増幅型レジストが積層された多層レジスト構造を形成して、所定のレジストパターンを形成し、前記レジストパターンをマスクにエッチングを行い、配線層およびビアプラグのパターンを形成し、前記パターンに配線層およびビアプラグを形成することを特徴とする配線形成方法である。
　本発明によれば、配線露光の際に、ビアホールを有する半導体基板上に、前記多層レジスト構造を形成することで、ポイゾニングガスの発生を抑制し、所定の配線パターンを露光することができる。これにより形成された配線およびビアに接続して形成した固体電解質スイッチなどの機能素子の特性歩留まりを改善することができる。
　図１は本実施形態に係る半導体基板上の多層配線層の製造方法を説明するための断面図である。
　図２は本実施形態に係る半導体基板上の多層配線層の製造方法を説明するための断面図である。
　図３は本実施形態に係る半導体基板上の多層配線層の製造方法を説明するための断面図である。
　図４は本実施形態に係る半導体基板上の多層配線層の製造方法を説明するための断面図である。
　図５は本実施形態に係る半導体基板上の多層配線層の製造方法を説明するための断面図である。
　図６は本実施形態に係る半導体基板上の多層配線層の製造方法を説明するための断面図である。
　図７は本実施形態に係る半導体基板上の多層配線層の製造方法を説明するための断面図である。
　図８は本実施形態に係る半導体基板上の多層配線層の構成を模式的に示した部分断面図である。
　図９は抵抗変化素子断面の模式図である。
　図１０は固体電解質スイッチ素子の動作を説明するための模式図である。
　図１１は抵抗変化素子として、固体電解質スイッチ素子を用いた場合の電流—電圧特性を模式的に示した図である。
　図１２は本実施形態に係る半導体基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の構成を模式的に示した断面図である。
　図１３は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図１４は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図１５は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図１６は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図１７は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図１８は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図１９は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図２０は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図２１は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図２２は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図２３は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図２４は図１２に示した固体電解質スイッチ素子の製造方法を説明するための断面図である。
　図２５は本実施形態に係るＣＭＯＳデバイス基板上の多層配線層内部に形成した３端子型固体電解質スイッチ素子の構成を模式的に示した部分断面図である。
　図２６は本実施形態に係る配線形成方法の概略を示すフロー図である。
　以下、図面に基づいて本発明に好適な実施形態を詳細に説明する。
　本発明の実施の形態について詳細に説明する前に、本願における用語の意味を説明する。
　半導体基板とは、半導体装置が構成された基板や、単結晶基板、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ　Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）基板、液晶製造用基板などの基板も含む。
　プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法とは、例えば、気体原料、あるいは液体原料を気化させることで減圧下の反応室に連続的に供給し、プラズマエネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
　ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨したりすることで平坦化を行う。
　バリアメタルとは、配線を構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆する、バリア性を有する導電性膜を示す。例えば、配線を構成する材料がＣｕを主成分とする金属である場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜が使用される。これらの膜は、ドライエッチング加工が容易であり、従来のＬＳＩ製造プロセスとの整合性が良い。
　バリア絶縁膜とはＣｕ配線の上面に形成され、Ｃｕの酸化や絶縁膜中へのＣｕの拡散を防ぐ機能、および加工時にエッチングストップ層としての役割を有する。例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、あるいはこれらの積層膜などが用いられている。
　本発明では、半導体基板上に銅多層配線を形成する際に、少なくとも低誘電率膜あるいは窒素を含む絶縁膜から構成される層間絶縁膜の一部にビアホールを形成後、基板に近い方から順に、少なくともＳＯＣ層と高密度ＳｉＯ２層と、化学増幅型レジストが積層された多層レジスト構造を形成して、所定のレジストパターンを形成することを特徴とする。
　ビアホール内にＳＯＣ層を埋め込むのは、ビアの粗密によって生じる段差を解消し、上層の露光におけるフォーカスマージンを確保するためである。
　高密度ＳｉＯ２層をブロック層として用いることで、プロセス温度を低温化しつつ、ブロック層を薄膜化した場合にも効果的にポイゾニングガスの発生を抑制することができるようになる。さらに目ずれ発生時に上層レジストを剥離する際にブロック層の屈折率の変化や剥離を生じることがない。
　ＳＯＣ層を成膜後、ＳｉＯ２層の成膜前にＳＯＧ層を挿入し、基板から近い順にＳＯＣ層／ＳＯＧ層／ＳｉＯ２層、とすることで、例えば高密度ＳｉＯ２層を成膜するために、高密度プラズマ源を用いた成膜におけるＳＯＣ層のエッチングを抑制することができる。
　前記ビアホールの底部は、ＳｉＣＮ膜、あるいはＳｉＮ膜が露出しており、その下層がＴａ、Ｔｉ、あるいはそれらの窒素化合物であることを特徴とする。ビアホール底部が特に上記のような構造である場合、ドライエッチングによるビアホール形成時に、底部の絶縁膜を貫通し下層の金属膜表面が露出し、腐食しないよう、ドライエッチング条件を調節し、底部の絶縁膜を過度にエッチングせず厚く残す必要がある。しかしながら、ＳｉＣＮ層あるいはＳｉＮ層の底部の絶縁膜を厚く残すと、絶縁膜内部からのポイゾニングガス発生が増大し、配線パターンの露光不良の原因となる。したがって、ビアホールの底部が上記の構造である場合は、ビアホール形成後の基板上に、基板から近い順に、ＳＯＣ層／ＳＯＧ層／ＳｉＯ２層を有する多層レジスト構造を用いて、ポイゾニングガス発生を抑制し、配線パターンの解像不良を防止することができる。
　前記ＳｉＯ２層は、密度が２．１ｇ／ｃｍ３以上の高密度ＳｉＯ２層であることが好ましい。この高密度ＳｉＯ２層を用いることで、その緻密な膜構造により下層からのポイゾニングガス発生を十分に抑制することができる。さらには、高密度化に伴いＳｉＯ２層の薄膜化を図ることができ、配線パターンの微細化にも対応することができる。
　前記高密度ＳｉＯ２層は、電子密度が１０１０個／ｃｍ３以上の高密度プラズマ（ＨＤＰ）にて形成されることが好ましい。このようなＨＤＰを用いた化学気相堆積法（ＣＶＤ）によって、ＨＤＰを用いないプラズマＣＶＤ法に比べて、より低い基板温度、例えば２００℃においても、上記のような高い密度を有するＳｉＯ２層を堆積することができる。
　前記高密度ＳｉＯ２層は、基板温度が２５０℃以下で形成されることが好ましい。これは、前記高密度ＳｉＯ２層を堆積中に、ＳＯＧ層下層のＳＯＣ層が熱分解するのを抑制するためである。これにより、所定の前記多層レジスト構造を形成することができる。また、前記高密度ＳｉＯ２層の成膜レートの観点から、基板温度は１５０℃以上であることがより好ましい。
　高密度ＳｉＯ２膜を形成する手法として、Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ　ＡｔｏｍｉｃＬａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ（ＰＥ−ＡＬＤ）法を用いても良い。ＡＬＤ法を用いて形成したＳｉＯ２膜はＳＯＣ層上に形成すると密着性が弱く、剥離を生じやすい。このため同じＳｉＯ成分を含むＳＯＧ層をＡＬＤ−ＳｉＯ２膜とＳＯＣ層との間に挿入した構造とすることで、密着性を確保することができるようになる。
　前記ＳＯＧ層は、基板上に液体原料を塗布した後、熱処理を行うにより形成されることを特徴とする。このＳＯＧ層の形成方法によって、下層の前記ＳＯＣ層の膜質を劣化させることなく、ＳＯＧ層をＳＯＣ層上に形成することができる。これに加えて、例えば３００ｍｍ径の半導体基板においても、基板表面全体にわたり膜厚および膜質が均一なＳＯＧ層を、安価かつ高いスループットで形成することができる。
　前記ＳＯＧ層と前記ＳｉＯ２層との合計膜厚は、１００ｎｍ以下であることが好ましい。これは、前記多層レジスト構造を構成する層のうち、前記ＳＯＧ層と前記ＳｉＯ２層は、多層レジスト構造下部の配線層のエッチング加工中に、前記ＳＯＣ層を残して全て同時に除去される必要があるためである。したがって、配線層の微細化に対応するために、前記ＳＯＧ層と前記ＳｉＯ２層との合計膜厚を１００ｎｍ以下に設定することで、前記ＳＯＧ層と前記ＳｉＯ２層を、配線層のエッチング処理中に同時に除去することができる。ここで、ＳｉＯ２層として前記高密度ＳｉＯ２層を用いることで、ポイゾニングガスの発生の十分な抑制性能を損なわずに、前記ＳＯＧ層と前記ＳｉＯ２層の合計膜厚を１００ｎｍ以下に薄膜化することができる。一方、ＳＯＧ層の塗布の膜厚均一性と再現性の確保、およびポイゾニングガス発生の十分な抑制性能という観点からは合計膜厚の下限は５０ｎｍである。
　また、前記ＳＯＧ層の膜厚は１５ｎｍ~６０ｎｍであり、前記ＳｉＯ２層の膜厚は３０ｎｍ~８０ｎｍであることがより好ましい。ＳＯＧ層の膜厚を１５ｎｍ~６０ｎｍとすることで、高密度ＳｉＯ２層堆積中におけるプラズマ雰囲気から、ＳＯＧ層下層のＳＯＣ層を効果的に保護することができる。その上の高密度ＳｉＯ２層の膜厚を３０ｎｍ~８０ｎｍとすることで、ポイゾニングガス発生を十分に抑制することができる。さらに、ＳＯＧ層および高密度ＳｉＯ２層の膜厚をこのように設定することで、露光時の光干渉の影響を抑制しつつ、ＳＯＧ層とＳｉＯ２層を配線層のエッチング処理中に同時に除去できるため、高密度ＳｉＯ２層上に反射防止膜（ＢＡＲＣ）を挿入することなくＰＲ層を形成後、所望の微細配線パターンを露光形成することができる。なお、最も好ましい膜厚は、ＳＯＧ層の膜厚が４０ｎｍ、ＳｉＯ２層の膜厚が６０ｎｍである。
　前記高密度プラズマは、少なくともシラン原料と、酸化性ガスとを含むことを特徴とする。また、少なくともシラン原料としてＳｉＨ４と、酸化性ガスとしてＮ２Ｏとを含むことが好ましく、さらに不活性ガスとしてＡｒを含むことがより好ましい。ＳｉＨ４およびＮ２Ｏを混合して用いることにより、副生成物を含まない均質なＳｉＯ２層を形成することができる。またＡｒは、前記高密度プラズマの発生を容易にし、かつ安定化させるために用いられる。半導体基板上にこれらのガスを含む高密度プラズマを発生させることで、緻密な構造の高密度ＳｉＯ２層を形成することができる。
　以下、添付図面を用いて、本発明を実施するための第１の実施の形態について説明する。
　本実施の形態の概要は図２６に示すとおりである、即ち、本実施の形態は、層間絶縁膜の一部にビアホールを有する半導体基板上に銅配線パターンを形成する方法であって、該半導体基板上に、基板に近い方から順に、少なくともＳＯＣ層と、ＳＯＧ層と、ＳｉＯ２層と、化学増幅型レジストが積層された多層レジスト構造を形成することで、所定のレジストパターンを形成し（図２６のＳ１）、レジストパターンをマスクにエッチングを行い、配線層およびビアプラグのパターンを形成し（図２６のＳ２）、形成したパターンに配線層およびビアプラグを形成する（図２６のＳ３）ことにより、配線パターン露光不良を改善することを特徴とする、機能素子製造用の配線形成方法に関するものである。
（第１の実施の形態）
　図１~図８は、半導体基板上に銅配線を製造する手順のうち、リソグラフィ、ドライエッチングにより、半導体基板上の層間絶縁膜の一部にビアホールを形成した後、その上部に本発明により多層レジスト構造を堆積し、目的の配線パターンをリソグラフィにより形成し、デュアルダマシンプロセスにより、ビアを介して下層配線と接続する銅配線を形成する一連の手順を説明するための断面図である。本実施形態において銅配線が形成される基板の構造は、図１に示すように半導体基板１０１と、層間絶縁膜１０２と、層間絶縁膜１０３と、キャップ絶縁膜１０４と、バリアメタル１０５と、第１の配線１０６と、バリア絶縁膜１０７と、ビアホール１１１とを有する。ここで言う半導体基板１０１は、半導体基板そのものであってもよく、基板表面に半導体素子（図示せず）が形成されている基板であってもよい。
　また、ビアホール１１１は、図１に示すように、第１の配線１０６の上部に設けられた、ビア層間絶縁膜１０８と、層間絶縁膜１０９と、キャップ絶縁膜１１０を貫通して開口されており、ビアホール底がバリア絶縁膜１０７上となっているが、ビアホール底はバリア絶縁膜１０７の上面を一部エッチングし、バリア絶縁膜１０７中にあっても良い。
　ここで層間絶縁膜１０２、１０３、１０９、ビア層間絶縁膜１０８、キャップ絶縁膜１０４および１１０はシリコン酸化膜でもよく、シリコン酸化膜よりも比誘電率の低いＳｉＯＣＨ膜などでも良いが、層間絶縁膜１０２を第１の配線１０６の形成のためのドライエッチング加工におけるエッチングストッパ層とする目的で、層間絶縁膜１０２、および１０３は互いに異なる材料を用いることが好ましい。同様の理由で、ビア層間絶縁膜１０８および層間絶縁膜１０９についても、互いに異なる材料を用いることが好ましい。また、層間絶縁膜１０２、および１０３、１０９およびビア層間絶縁膜１０８のいずれかは複数の絶縁膜を積層することで層間絶縁膜としても良い。例えば、層間絶縁膜１０２は膜厚３００ｎｍのシリコン酸化膜であり、層間絶縁膜１０３および１０９は膜厚１５０ｎｍのＳｉＯＣＨ膜であり、キャップ絶縁膜１０４および１１０は膜厚１００ｎｍのシリコン酸化膜であり、ビア層間絶縁膜１０８は１５０ｎｍのシリコン酸化膜である。
　以上のような銅配線層の構造は、当該技術分野における一般的な手法を用いて作製することができる。
　次に、層間絶縁膜の一部にビアホールが形成された基板表面において、図２に示すように、半導体基板１０１から近い順に、ＳＯＣ層１１２、ＳＯＧ層１１３、ＳｉＯ２層１１４およびフォトレジスト層１１５を有する多層レジスト構造１１６を堆積する。
　ＳＯＣ層１１２は、ビアホール１１１中を埋め込み、さらにＳＯＣ層１１２上面が平滑になるように堆積される。ＳＯＣ層１１２は、例えば２００ｎｍである。ＳＯＣ層１１２を２００ｎｍ堆積することで、本形態におけるビアホール１１１を埋め込み、上面を平滑化することができる。
　ＳｉＯ２層１１４は、薄膜化しつつ下層からのポイゾニングガス発生を十分に抑制する目的から、密度が２．１ｇ／ｃｍ３以上の高密度ＳｉＯ２層であることが好ましい。このような高密度ＳｉＯ２層は、電子密度が１０１０個／ｃｍ３以上の高密度プラズマを用いたＣＶＤ法にて形成することができる。高密度プラズマには、シラン原料としてＳｉＨ４と、酸化性ガスとしてＮ２Ｏと、高密度プラズマを安定化させるために、不活性ガスとしてＡｒを含む。この時、ＳＯＧ層１１３およびＳｉＯ２層１１４は、後述するキャップ絶縁膜１１０および層間絶縁膜１０９のエッチング処理中に全てエッチング除去される目的から、ＳＯＧ層１１３およびＳｉＯ２層１１４の合計膜厚を薄くする必要がある。また、ＳｉＯ２層成膜時のＳＯＣ層へのダメージ抑制、およびポイゾニングガス発生抑制の観点から、ＳＯＧ層１１３およびＳｉＯ２層１１４の膜厚は、例えばそれぞれ４０ｎｍ、６０ｎｍである。フォトレジスト層１１５は、後述する下層のＳｉＯ２層１１４およびＳＯＧ層１１３のドライエッチング処理中に保持され、かつ、さらにＳＯＣ層１１２のエッチング処理中に全てエッチング除去される必要がある。フォトレジスト層１１５の膜厚は、例えば、１２５ｎｍである。
　ＳＯＧ層１１３は、回転させた基板上に有機シリカ原料を塗布した後、熱処理を行うにより形成することができる。熱処理温度は、例えば、２００℃である。これにより、下層のＳＯＣ層１１２の膜質の劣化を伴わずに、ＳＯＧ層１１３をＳＯＣ層１１２上に形成することができる。また、ＳＯＣ層１１２およびフォトレジスト層１１５は、当該技術分野における一般的な塗布手法によって形成することができる。
　続いて、露光処理により、図３に示すように、フォトレジスト層１１５に所望の配線パターンを形成する。この露光処理は、例えば、一般的な液浸ＡｒＦ露光装置を用いて行うことができる。
　続いて、ドライエッチングによって、図４に示すように、フォトレジスト層１１５をマスクとして、下層のＳｉＯ２層１１４、ＳＯＧ層１１３およびＳＯＣ層１１２の異方性エッチングを行う。ＳｉＯ２層１１４およびＳＯＧ層１１３のドライエッチングには、例えば、ＣＦ４およびＡｒを含むプラズマを用いることができ、ＳＯＣ層１１２のドライエッチングには、例えば、Ｏ２を含むプラズマを用いることができる。このドライエッチング処理により、フォトレジスト層１１５に形成された配線パターンを、下層のＳｉＯ２層１１４、ＳＯＧ層１１３およびＳＯＣ層１１２に転写することができる。また、このドライエッチング処理中に、フォトレジスト層１１５は全てエッチング除去されていることが好ましい。
　さらに、引き続きドライエッチング処理によって、図５に示すように、ＳｉＯ２層１１４、ＳＯＧ層１１３およびＳＯＣ層１１２をマスクとして、下層のキャップ絶縁膜１１０および層間絶縁膜１０９の異方性エッチングを行う。キャップ絶縁膜１１０および層間絶縁膜１０９のドライエッチングには、例えば、ＣＦ４を含むプラズマを用いることができる。このドライエッチング処理により、所定の配線パターンを、キャップ絶縁膜１１０および層間絶縁膜１０９に形成することができる。また、このドライエッチング処理中に、ＳｉＯ２層１１４およびＳＯＧ層１１３は全てエッチング除去されていることが好ましい。
　次に、アッシング処理によって、図６に示すように、キャップ絶縁膜１１０上およびビアホール１１１内に残っているＳＯＣ層１１２を除去する。このアッシング処理は、Ｏ２プラズマを用いることができるが、露出するビア層間絶縁膜１０８あるいは層間絶縁膜１０９にＳｉＯＣＨ膜を含む場合、Ｈ２およびＨｅを含むプラズマを用いることで、ＳｉＯＣＨ膜のＯ２プラズマによる変質を防止することができる。
　次に、ビア層間絶縁膜をマスクとして、ビアホール１１１底部に露出しているバリア絶縁膜１０７をドライエッチング処理することにより、図７に示すように、第１の配線１０６の上面にまで達する開口部をバリア絶縁膜１０７に形成する。バリア絶縁膜１０７がＳｉＮ膜あるいはＳＩＣＮ膜である場合、ＣＦ４を含むプラズマを用いることでドライエッチングすることができる。
　その後、配線溝およびビアホール１１１にバリアメタル１１７を介して金属を埋め込み、ＣＭＰにより余分な金属を除去し表面を平坦化することで、ビアプラグ１１８および第２の配線１１９を同時に形成する。第２の配線１１９の材料は、例えば、銅である。バリアメタル１１７は、第２の配線１１９およびビアプラグ１１８に含まれる金属がビア層間絶縁膜１０８、層間絶縁膜１０９、キャップ絶縁膜１１０へ拡散することを防止する、バリア性を有する導電性膜であり、第２の配線１１９およびビアプラグ１１８の側面および底面を被覆している。バリアメタル１１７の積層構造は、第２の配線１１９およびビアプラグ１１８を構成する材料が銅を主成分とする金属である場合には、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）である。
　続いて、図８に示すように、第２の配線１１９を含むキャップ絶縁膜１１０上にバリア絶縁膜１２０を形成する。バリア絶縁膜１２０は、例えば、膜厚５０ｎｍのＳｉＣＮ膜である。
　以上で説明した本発明の配線形成方法を実施することで、配線層の構造に依存せず、配線構造の電気特性のばらつきおよび歩留まりを改善することができる。
（第２の実施の形態）
　第２の実施の形態においては、本発明の配線形成方法を用い、機能素子の一例として、半導体基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子およびその製造方法について、図９~２４を参照しながら説明する。
　まず、抵抗変化素子および抵抗変化素子の１つである固体電解質スイッチ素子の動作を簡単に説明する。図９は抵抗変化素子断面の模式図である。抵抗変化素子は第１電極１（下部電極）と第２電極２（上部電極）によって抵抗変化層３を挟んだ３層構造をとり、両電極間に電圧を印加することで抵抗変化が生じる現象を利用している。図１０および図１１は固体電解質スイッチ素子の動作を説明する模式図である。図１０（ａ）中の第２電極２に負電圧を印加すると、第１電極１を構成する金属原子６がイオン化して固体電解質５中に溶出し、図１０（ｂ）に示すように、金属架橋が形成される。この金属架橋により第１電極１と第２電極２が電気的に接続されることで、スイッチが低抵抗のオン状態に変化し、図１１に示すグラフの右側のような電気特性を示す。
　次に、上記オン状態において第２電極２に正電圧を印加すると、図１０（ｃ）に示すように、金属架橋が固体電解質５中へ溶解し、これにより第１電極１と第２電極２が電気的に絶縁されることで、スイッチが高抵抗のオフ状態に変化し図１１に示すグラフの左側のような電気特性を示す。固体電解質スイッチ素子はこのオン状態とオフ状態の間を不揮発で、かつ繰り返し切り替える動作が可能であり、この特性を利用することで不揮発性メモリあるいは不揮発性スイッチへの応用が可能になる。
　図１２は、本実施形態に係る半導体基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の構成を模式的に示した部分断面図である。
　本実施形態により形成した固体電解質スイッチ素子部１２４は、第１の配線１０６と、固体電解質層１２１と、第１の上部電極１２２と、第２の上部電極１２３とを有する。
　また、本実施形態により形成した固体電解質スイッチ素子部１２４において、第１の上部電極１２２、第２の上部電極１２３の積層体上に第２のハードマスク膜１２５および第３のハードマスク膜１２６が形成されている。固体電解質層１２１、第１の上部電極１２２、第２の上部電極１２３、第２のハードマスク膜１２５、第３のハードマスク膜１２６、の側面と、バリア絶縁膜１０７上は、保護絶縁膜１２７で覆われている。
　第１の配線１０６は、第１の実施の形態において図４に示した構造と同様に、層間絶縁膜１０３およびキャップ絶縁膜１０４に形成された配線溝にバリアメタル１０５を介して埋め込まれた配線である。固体電解質スイッチ素子部１２４は、第１の配線１０６が銅を主成分とする金属材料で構成されている場合には、第１の配線１０６中の銅原子をイオン化して固体電解質層１２１中へ溶出させる目的で、第１の配線１０６自身を下部電極として用いることができ、固体電解質層１２１と第１の配線とはバリア絶縁膜１０７の開口部にて接続されている。このとき、固体電解質層１２１と接続する第１の配線１０６の幅は、バリア絶縁膜１０７の開口部の直径よりも大きいことが好ましい。
　第２の配線１１９も、第１の実施の形態において図１１に示した構造と同様に、層間絶縁膜１０９およびキャップ絶縁膜１１０に形成された配線溝にバリアメタル１１７を介して埋め込まれた配線であり、ビアプラグ１１８と一体になっている。ビアプラグ１１８は、ビア層間絶縁膜１０８、保護絶縁膜１２７、第３のハードマスク膜１２６および第２のハードマスク膜１２５に形成されたビアホール１１１にバリアメタル１１７を介して埋め込まれている。またこのビアプラグ１１８は、バリアメタル１１７を介して第２の上部電極１２３と電気的に接続されている。バリアメタル１１７には、第１の実施の形態と同様に、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）の積層構造が用いられる。
　バリアメタル１１７は、接触抵抗の低減の観点から、第２の上部電極１２３と同一材料であることが好ましい。例えば、バリアメタル１１７がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２の上部電極１２３に用いることが好ましい。
　第３のハードマスク膜１２６は、第２のハードマスク膜１２５をエッチングする際のハードマスクとなる膜である。第２のハードマスク膜１２５は、第３のハードマスク膜１２６と異なる種類の膜であることが好ましく、例えば、第２のハードマスク膜１２５がＳｉＣＮ膜であれば、第３のハードマスク膜１２６にＳｉＯ２膜を用いることが可能である。
　保護絶縁膜１２７は、側面が露出した固体電解質スイッチ素子部１２４にダメージを与えることなく、さらに固体電解質スイッチ素子部１２４からビア層間絶縁膜１０８への構成原子の拡散を防ぐ機能を有する絶縁膜である。保護絶縁膜１２７には、例えば、ＳｉＮ膜あるいはＳｉＣＮ膜等を用いることができる。保護絶縁膜１２７は、第２のハードマスク膜１２５およびバリア絶縁膜１０７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１２７とバリア絶縁膜１０７および第２のハードマスク膜１２５が一体化して、界面の密着性が向上するためである。
　次に、図１２で示した、半導体基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の製造方法について、図１３~２４を用いて説明する。
　また、図１３~２４には、本発明の第２の実施の形態に係る配線形成方法を用いた、固体電解質スイッチ素子の製造方法を説明するための図であり、素子断面が製造の手順毎に模式的に示されている。
　まず、本実施形態において銅配線が形成される基板の構造は、図１３（ａ）に示すように、第１の実施の形態を説明するために図４で示した構造の一部と同様であり、半導体基板１０１と、層間絶縁膜１０２と、層間絶縁膜１０３と、キャップ絶縁膜１０４と、バリアメタル１０５と、第１の配線１０６と、バリア絶縁膜１０７とを有する。例えば、層間絶縁膜１０２は膜厚３００ｎｍのシリコン酸化膜であり、層間絶縁膜１０３は膜厚１５０ｎｍのＳｉＯＣＨ膜であり、キャップ絶縁膜１０４は膜厚１００ｎｍのシリコン酸化膜である。バリアメタル１０５の積層構造は、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）である。第１の配線１０６の材料は、例えば銅である。バリア絶縁膜１０７は、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。
　図１３（ａ）に示した構造の基板上に、バリア絶縁膜１０７上に第１のハードマスク膜１２８を形成する（図１３（ｂ））。第１のハードマスク膜１２８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、バリア絶縁膜１０７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であっても良い。例えば、シリコン酸化膜、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮなどを用いることができる。ここでは、第１のハードマスク膜１２８として、例えば、シリコン酸化膜を用いる。
　続いて、所定の開口部パターンを有するフォトレジスト（図示せず）を第１のハードマスク膜１２８上に形成し、フォトレジストをマスクにしてドライエッチング行って第１のハードマスク膜１２８に開口部パターンを転写する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する（図１４（ａ））。
　次に、第１のハードマスク膜１２８をマスクとして、第１のハードマスク膜１２８の開口部に露出しているバリア絶縁膜１０７をエッチバック（ここでは、反応性ドライエッチングを用いる）することにより、第１の配線１０６の上面にまで達する開口部をバリア絶縁膜１０７に形成する。第１のハードマスク膜１２８は、このエッチバック中にエッチング除去される。この開口部が形成された後、開口部の第１の配線１０６上に形成される自然酸化膜およびエッチング副生成物を、有機溶剤、あるいは、Ｈ２または不活性ガスを含むガスを用いたプラズマ照射処理によって除去し、開口部において清浄な銅表面を得る（図１４（ｂ））。図１３（ａ）から図１４（ｂ）の順に示した構造を形成するまでをプロセスＡ１とする。
　前記プロセスＡ１において、バリア絶縁膜１０７の開口部を形成する際の反応性ドライエッチングは、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。ソースパワーを低下、または基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、バリア絶縁膜１０７のテーパ形状の角度を小さくすることができる。このとき、バリア絶縁膜１０７の開口部の底のバリア絶縁膜１０７の残膜約２０ｎｍに対して、３５ｎｍ相当（約８０％のオーバーエッチングに相当）のエッチングを行うことができる。
　また、プロセスＡ１において、バリア絶縁膜１０７の開口部を形成する際の反応性ドライエッチングおよびエッチバックは、減圧した雰囲気下で基板を３５０℃に加熱して行ってもよく、この加熱は、エッチバックをスパッタリング装置で行えば、スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。
　また、プロセスＡ１において、不活性ガスを用いたＲＦエッチングでエッチバックを行う場合、不活性ガスを用いたＲＦエッチングは、ＲＦエッチングチャンバにてＡｒガスを用いて、Ａｒガス流量＝３０ｓｃｃｍ、圧力１．３Ｐａ、ソースパワー２９０Ｗ、基板バイアスパワー１３０Ｗの条件で行うことができる。ＲＦエッチング時間は、プラズマＣＶＤ法により形成したＳｉＯ２膜のエッチング量で定量化することができ、ＳｉＯ２膜換算で３ｎｍとすることができる。
　また、プロセスＡ１において、開口部の銅配線表面に形成した自然酸化膜およびエッチング副生成物を、還元ガスを用いた還元プラズマ照射処理で除去する場合、冷却機構を備えたエッチング処理室にてＨ２ガスおよび不活性ガスであるＨｅガスを用いて、Ｈ２ガス流量＝１００ｓｃｃｍ、Ｈｅガス流量＝１００ｓｃｃｍ、圧力８００ｍＴｏｒｒ、ＲＦパワー１０００Ｗ条件で行うことができる。この還元プラズマ照射処理は、開口部の銅配線表面のラフネス増加を抑制する目的で、基板温度を低下させても良く、例えば、−２０℃の基板温度で行うことができる。
　次に、第１の配線１０６が露出した開口部を含むバリア絶縁膜１０７上に固体電解質層１２１を堆積する。固体電解質層１２１には、Ｔａ、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ａｌ、Ｆｅ、Ｖ、Ｍｎ、Ｃｏ、Ｗのうち少なくとも１つを含む金属酸化物膜、ＳｉＯＣＨ膜、カルコゲナイド膜、およびそれらの積層などを用いることができるが、例えば、膜厚６ｎｍのＳｉＯＣＨ膜が用いられる。この場合、プラズマＣＶＤ法によって堆積し、続いて不活性プラズマ処理を行う。次に、固体電解質層１２１上にスパッタリング法により第１の上部電極１２２および第２の上部電極１２３をこの順に形成する（図１５（ａ））。第１の上部電極１２２は、化学的に不活性であり、かつドライエッチングによる加工が容易な金属が用いられることが好ましく、例えば、Ｒｕである。また、第２の上部電極１２３は、下層の第２の上部電極の金属が上部でバリアメタル１１７を介して電気的に接続するビアプラグ１１８へ拡散するのを防止する観点から、バリア性の高い導電性材料が好ましい。さらには、接触抵抗を低減する目的から、バリアメタル１１７と同一材料であることがより好ましい。したがって、本実施形態では、例えば、ＴａＮを用いる。
　続いて、第２の上部電極１２３上に第２のハードマスク膜１２５、および第３のハードマスク膜１２６をこの順に積層する（図１５（ｂ））。第２のハードマスク膜１２５は、密着性の観点からバリア絶縁膜１０７と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。第３のハードマスク膜１２６は、例えば、膜厚１００ｎｍのＳｉＯ２膜である。
　図１４（ｂ）から図１５（ｂ）に示した構造を形成するまでの手順をプロセスＡ２とする。
　プロセスＡ２において、固体電解質層１２１にＳｉＯＣＨ膜を用いた場合、プラズマＣＶＤ法では、原料には液体ＳｉＯＣＨモノマー分子を用い、基板温度は４００℃以下とし、Ｈｅ流量５００~２０００ｓｃｃｍ、原料流量０．１~０．８ｇ／ｍｉｎ、プラズマＣＶＤチャンバー圧力２．７~４．２Ｔｏｒｒ、ＲＦパワー２０~１００Ｗにそれぞれ設定することで固体電解質層１２１を堆積することができる。具体的には、基板温度３５０℃、Ｈｅ流量１５００ｓｃｃｍ、原料流量０．７５ｇ／ｍｉｎ、プラズマＣＶＤチャンバー圧力３．５Ｔｏｒｒ、ＲＦパワー５０Ｗの条件で堆積することができる。
　固体電解質層１２１堆積後の不活性プラズマ処理は、不活性ガスとしてＨｅを用い、基板温度は４００℃以下とし、Ｈｅ流量５００~１５００ｓｃｃｍ、プラズマチャンバー圧力２．７~３．５Ｔｏｒｒ、ＲＦパワー２０~２００Ｗにそれぞれ設定することで行うことができる。具体的には、基板温度３５０℃、Ｈｅ流量１０００ｓｃｃｍ、プラズマチャンバー圧力２．７Ｔｏｒｒ、ＲＦパワー５０Ｗ、処理時間３０秒の条件で行うことができる。この不活性プラズマ処理によって、次に堆積する第１の上部電極１２２との密着性を改善することができる。
　また、プロセスＡ２において、第１の上部電極１２２は、ＤＣスパッタリングによりＲｕをターゲットとして、基板温度は室温、スパッタパワー０．２ｋＷ、Ａｒ流量２０ｓｃｃｍ、圧力０．２７Ｐａの条件で膜厚１０ｎｍを堆積することができる。また、第２の上部電極１２３は、同じくＤＣスパッタリングによりＴａをターゲットとして、基板温度は室温、スパッタパワー０．２ｋＷ、Ａｒ流量２０ｓｃｃｍ、Ｎ２流量１５ｓｃｃｍ、圧力０．２７Ｐａの条件で同条件で膜厚３０ｎｍを堆積することができる。
　また、第２のハードマスク膜１２５および第３のハードマスク膜１２６は、プラズマＣＶＤ法を用いて成膜することができる。第２のハードマスク膜１２５および第３のハードマスク膜１２６は当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。成膜温度は２００℃~４００℃の範囲を選択することが可能である。ここでは、成膜温度を３５０℃とした。
　次に、リソグラフィおよびドライエッチングにより、第３のハードマスク膜１２６に対して、下層の固体電解質スイッチ素子部１２４を形成するためのパターンを形成する（図１６（ａ））。その後、第３のハードマスク膜１２６をマスクとして、第２のハードマスク膜１２５、第２の上部電極１２３、第１の上部電極１２２、固体電解質層１２１を連続的にドライエッチングする（図１６（ｂ））。図１５（ｂ）に示した構造から図１６（ｂ）に示した構造に至るまでの手順をプロセスＡ３とする。
　プロセスＡ３において、第３のハードマスク膜１２６のドライエッチングは、第２のハードマスク膜１２５の上面または内部で停止していることが好ましい。この場合、固体電解質層１２１は第２のハードマスク膜１２５よってカバーされているため、酸素プラズマ中に暴露されることはない。また、第１の上部電極１２２のＲｕも酸素プラズマに暴露されることがないため、第１の上部電極１２２に対するサイドエッチの発生を抑制することができる。なお、第３のハードマスク膜１２６のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
　プロセスＡ３において、第２のハードマスク膜１２５、第２の上部電極１２３、第１の上部電極１２２、および固体電解質層１２１の各エッチングは、平行平板型のドライエッチング装置を用いることができる。第２のハードマスク膜１２５（例えば、ＳｉＣＮ膜）のエッチングは、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。
　また、第２の上部電極１２３（例えば、ＴａＮ）のエッチングは、基板温度９０℃、Ｃｌ２ガス流量＝５０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。
　また、第１の上部電極１２２（例えば、Ｒｕ）のエッチングは、基板温度は室温、Ｏ２のガス流量＝１６０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー３００Ｗ、基板バイアスパワー１００Ｗの条件で行うことができる。
　また、固体電解質層１２１（例えば、ＳｉＯＣＨ）のエッチングは、基板温度は室温、ＣＦ４流量＝１５ｓｃｃｍ、Ａｒ流量１５ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー６００Ｗ、基板バイアスパワー１００Ｗの条件で行うことができる。
　また、プロセスＡ３において、上述の条件にて、第２のハードマスク膜１２５、第２の上部電極１２３、第１の上部電極１２２、および固体電解質層１２１の各エッチングは、平行平板型のドライエッチング装置を用いて行うことができる。
　また、プロセスＡ３において、上述の条件にて、第２のハードマスク膜１２５、第２の上部電極１２３、第１の上部電極１２２、および固体電解質層１２１の各エッチングを行った後、第３のハードマスク膜１２６の残り膜厚は５０ｎｍとすることができる。
　次に、第３のハードマスク膜１２６、第２のハードマスク膜１２５、第２の上部電極１２３、第１の上部電極１２２、固体電解質層１２１、およびバリア絶縁膜１０７を有する積層構造上に保護絶縁膜１２７を堆積する（図１７）。保護絶縁膜１２７は、バリア絶縁膜１０７および第２のハードマスク膜１２５と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜を用いる。この保護絶縁膜１２７上に、プラズマＣＶＤ法を用いて、引き続きビア層間絶縁膜１０８を堆積する（図１８）。ビア層間絶縁膜１０８は、例えば、膜厚３００ｎｍのＳｉＯ２膜である。続いて、ＣＭＰを用いて、ビア層間絶縁膜１０８を平坦化する（図１９）。図１６（ｂ）に示した構造から図１９に示した構造に至るまでの手順をプロセスＡ４とする。
　プロセスＡ４において、保護絶縁膜１２７は、例えばＳｉＣＮ膜を用いる場合、テトラメチルシランとアンモニアを原料ガスとし、基板温度３５０℃にて、プラズマＣＶＤ法を用いて形成することができる。この保護絶縁膜１２７の形成により、第１の配線１０６上のバリア絶縁膜１０７、保護絶縁膜１２７、および第２のハードマスク膜１２５はＳｉＣＮ膜で同一材料として抵抗変化素子の周囲を一体化し保護することで、界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
　また、プロセスＡ４において、ビア層間絶縁膜１０８のＣＭＰによる平坦化では、ビア層間絶縁膜１０８の頂面から約１５０ｎｍを削り取り、残膜を約１５０ｎｍとすることができる。このとき、ビア層間絶縁膜１０８のＣＭＰでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。
　次に、上面を平坦化したビア層間絶縁膜１０８上に、層間絶縁膜１０９、およびキャップ絶縁膜１１０をこの順に堆積する（図２０）。層間絶縁膜１０９は、エッチング加工時に下部で接するビア層間絶縁膜１０８をエッチングストッパ層とするために、ビア層間絶縁膜１０８とは異なる材料が用いられ、例えば、膜厚１５０ｎｍのＳｉＯＣＨ膜である。図１９に示した構造から図２０に示した構造に至るまでの手順をプロセスＡ５とする。
　プロセスＡ５において、層間絶縁膜１０９およびキャップ絶縁膜１１０は、プラズマＣＶＤ法を用いて堆積することができる。
　次に、リソグラフィおよびドライエッチングにより、図２１に示す構造のように、固体電解質スイッチ素子部１２４の上部に、上面から順に、キャップ絶縁膜１１０、層間絶縁膜１０９、ビア層間絶縁膜１０８、保護絶縁膜１２７、および第３のハードマスク膜１２６を貫通し、底部に第２のハードマスク膜１２５が露出した、ビアホール１１１を形成する。図２０に示した構造から図２１に示した構造に至るまでの手順をプロセスＡ６とする。
　プロセスＡ６において、ビアホール１１１を形成するためのドライエッチングでは、エッチング条件と時間を調節することで、第２のハードマスク膜１２５上またはその内部で停止することができる。ビアホール１１１の底径は、バリア絶縁膜１０７の開口部径よりも小さくしておくことが好ましい。本実施形態では、例えばビアホール１１１の底部の直径は６０ｎｍ、バリア絶縁膜１０７の開口部の直径は１００ｎｍとする。
　次に、本発明による配線形成方法を用いて、図２２に示すように、ＳＯＣ層１１２、ＳＯＧ層１１３、ＳｉＯ２層１１４およびフォトレジスト層１１５を有する多層レジスト構造１１６を順に堆積する。多層レジスト構造１１６を堆積後、露光処理により、図２３に示すように、フォトレジスト層１１５に所望の配線パターンを形成する。この露光処理は、例えば、一般的な液浸ＡｒＦ露光装置を用いて行うことができる。この方法により、下層の第２の上部電極（本実施形態ではＴａＮ）あるいは第２のハードマスク膜１２５からのポイゾニングガスの発生を抑制し、フォトレジスト層１１５に所定の配線パターンを形成することができる。図２１に示した構造から図２３に示した構造に至るまでの手順をプロセスＡ７とする。
　プロセスＡ７において、ＳＯＣ層１１２は、ビアホール１１１中を埋め込み、さらにＳＯＣ層１１２上面が平滑になるように堆積される。ＳＯＣ層１１２は、例えば２００ｎｍである。
　また、プロセスＡ７において、ＳｉＯ２層１１４は、例えば、電子密度が１０１０個／ｃｍ３以上の高密度プラズマを用いたＣＶＤ法にて形成した、２．１ｇ／ｃｍ３以上の密度を有する高密度ＳｉＯ２層である。高密度プラズマは、原料ガスとしてＳｉＨ４およびＮ２Ｏとを含み、さらにプラズマ安定化のためにＡｒを含む。
　また、プロセスＡ７において、第１の実施の形態と同様の理由から、ＳＯＣ層１１２、ＳＯＧ層１１３、ＳｉＯ２層１１４、およびフォトレジスト層の各膜厚は、例えばそれぞれ２００ｎｍ、４０ｎｍ、６０ｎｍおよび１２５ｎｍに設定する。
　また、プロセスＡ７において、ＳＯＧ層１１３は、基板上に液体原料を塗布した後、２００℃の熱処理によりＳＯＣ層１１２上に形成される。また、ＳＯＣ層１１２およびフォトレジスト層１１５は、一般的な塗布手法によって形成することができる。
　この方法により、下層の第２の上部電極（本実施形態ではＴａＮ）からのポイゾニングガスの発生を抑制し、フォトレジスト層１１５に所定の配線パターンを形成することができる。
　次に、第１の実施の形態において説明した、図３に示した構造から図６に示した構造に至るまでの手順と同様に、ドライエッチング処理およびアッシング処理を行うことにより、図２４に示した構造を形成する。図２３に示した構造から図２４に示した構造を経て図１２に示した構造に至るまでの手順をプロセスＡ８とする。
　プロセスＡ８において、多層レジスト構造１１６のドライエッチング、キャップ絶縁膜１１０と層間絶縁膜１０９のドライエッチング、およびＳＯＣ層１１２のアッシング除去は、第１の実施の形態において図３から図６までを用いて説明した手順と同様の方法で行うことができる。これにより、図２２に示したように、所定の配線パターンを、キャップ絶縁膜１１０および層間絶縁膜１０９に形成することができる。
　また、プロセスＡ８において、第２のハードマスク膜１２５がＳｉＮ膜あるいはＳＩＣＮ膜であり、第２の上部電極１２３がＴａＮである場合、ビアホール１１１の底部に露出した第２のハードマスク膜１２５を、ＣＦ４を含むプラズマを用いてドライエッチング処理することにより、第２の上部電極１２３の上面に達する開口部を、第２の上部電極１２３を腐食することなく形成することができる。
　また、プロセスＡ８において、第２のハードマスク膜１２５への開口部を形成後、第１の実施の形態と同様の方法で、ビアプラグ１１８および第２の配線１１９を同時に形成することができる。第２の配線１１９の材料は、例えば、銅であり、バリアメタル１１７は、第２の配線１１９およびビアプラグ１１８を構成する材料が銅を主成分とする金属である場合には、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）である。
　また、プロセスＡ８において、第２の配線１１９を含むキャップ絶縁膜１１０上に形成されるバリア絶縁膜１２０は、例えば、膜厚５０ｎｍのＳｉＣＮ膜である。
　以上で説明した本発明の配線形成方法を実施することで、配線層の構造によらず所定の配線を形成することができ、これにより形成された配線およびビアに接続して半導体基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の、特性歩留まりを改善することができる。
　（実施例１）
　図２１に示したような、固体電解質スイッチ素子部１２４上部にビアホール１１１を有する構造を形成後、本発明による、基板から近い順にＳＯＣ層、ＳＯＧ層、高密度ＳｉＯ２層、およびフォトレジスト層を有する多層レジスト構造を形成した場合と、高密度ＳｉＯ２層を含まない多層レジスト構造を形成した場合と、および高密度ＳｉＯ２層の代わりに密度２．１ｇ／ｃｍ３未満の低密度ＳｉＯ２層を用いた多層レジスト構造を形成した場合とで、それぞれ配線層を形成した。その結果、低密度ＳｉＯ２層を用いた場合は、測定した全素子のうち３Ｖバイアスによりスイッチングを得た固体電解質スイッチ素子の歩留まりは８５．０％、ＳｉＯ２層を用いない場合は７９．１％であった。これらに対し、本発明による高密度ＳｉＯ２層を用いた場合は９９．７％の歩留まりのスイッチングを得た。これは、高密度ＳｉＯ２層を挿入したことによって、下層の第２の上部電極１２３、第２のハードマスク膜１２５、あるいは保護絶縁膜１２７からビアホール１１１を介して発生するポイゾニングガスの透過を抑制し、フォトレジスト層を失活させることなく所定の配線パターンを形成できるためと考えられる。
　（実施例２）
　本発明のプラズマ照射処理を用い、ＣＭＯＳデバイス基板上の多層配線層内部にＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）素子を形成した。
　具体的には、図１３（ｂ）に示すようにバリア絶縁膜に開口部を形成した後、露出した第１の配線１０６上にＴａ（５ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５ｎｍ）の下部電極を形成し、続いて、ＰｔＭｎ（２０ｎｍ）の反強磁性層、ＣｏＦｅＢ（３ｎｍ）／ＭｇＯ（１．６ｎｍ）／ＣｏＦｅＢ（３ｎｍ）の磁気トンネル接合層、Ｔａ（５ｎｍ）／Ｒｕ（５ｎｍ）／ＴａＮ（５ｎｍ）上部電極、第２のハードマスク膜１２５および第３のハードマスク膜１２６を順に堆積する。第２および第３のハードマスク膜堆積以降の手順は、第２の実施の形態と同様に本発明による配線形成方法を用いることで、多層配線層内部にＭＲＡＭ素子を形成することができる。
　多層レジスト構造を、基板から近い順に、ＳＯＣ層／ＳＯＧ層／高密度ＳｉＯ２層／フォトレジスト層とすることで、ＭＲＡＭ素子における磁気スイッチング歩留まりが、高密度ＳｉＯ２層を用いない場合の７７．６％から９７．１％へ改善した。このような効果が得られたのは、上部電極、第２のハードマスク膜１２５、あるいは保護絶縁膜１２７からのポイゾニングガス発生が抑制されたためと考えられる。
　（実施例３）
　本発明の配線形成方法を用い、ＣＭＯＳデバイス基板上の多層配線層内部に相変化メモリ素子を形成した。
　具体的には、図１３（ｂ）に示すようにバリア絶縁膜に開口部を形成した後、露出した第１の配線１０６上にＴｉＮ（５ｎｍ）／Ｗ（３０ｎｍ）／ＴｉＮ（５ｎｍ）の下部電極を形成する。本実施例では、バリアメタル１０５および第１の配線として、それぞれＴｉＮおよびＷを用いた。続いて、このＴｉＮ／Ｗ／ＴｉＮ下部電極上に相変化メモリ層としてＧｅ２Ｓｅ２Ｔｅ５（５０ｎｍ）を堆積する。次に下部電極と同様のＴｉＮ／Ｗ／ＴｉＮ上部電極を形成し、第２のハードマスク膜１２５および第３のハードマスク膜１２６を堆積する。第２および第３のハードマスク膜堆積以降の手順は、第２の実施の形態と同様に本発明による配線形成方法を用いることで、多層配線層内部に相変化メモリ素子を形成することができる。多層レジスト構造を、基板から近い順に、ＳＯＣ層／ＳＯＧ層／高密度ＳｉＯ２層／フォトレジスト層とすることで、相変化メモリ素子におけるスイッチング歩留まりが、高密度ＳｉＯ２層を用いない場合の７４．９％から９５．２％へ改善した。このような効果が得られたのも実施例３と同様の理由からであり、ＴｉＮ上部電極、第２のハードマスク膜１２５、あるいは保護絶縁膜１２７からのポイゾニングガス発生が抑制されたためと考えられる。
　（実施例４）
　本発明の配線形成方法を用い、ＣＭＯＳデバイス基板上の多層配線層内部にＲｅＲＡＭ素子を形成した。
　具体的には、図１３（ｂ）に示すようにバリア絶縁膜に開口部を形成した後、露出した第１の配線１０６上にＴａＮ（５ｎｍ）／Ｒｕ（５ｎｍ）の下部電極を形成し、続いて、このＴａＮ／Ｒｕ下部電極上に抵抗変化層としてＴｉＯｘ（３ｎｍ）／ＴａＯｘ（７ｎｍ）を堆積する。次に、第２の実施の形態と同様にＲｕ／ＴａＮ上部電極を形成する。Ｒｕ／ＴａＮ上部電極形成以降の手順は、第２の実施の形態と同様に本発明による配線形成方法を用いることで、多層配線層内部にＲｅＲＡＭ素子を形成することができる。
　多層レジスト構造を、基板から近い順に、ＳＯＣ層／ＳＯＧ層／高密度ＳｉＯ２層／フォトレジスト層とすることで、本実施例のＲｅＲＡＭ素子におけるスイッチング歩留まりが、高密度ＳｉＯ２層を用いない場合の８０．９％から９８．０％へ改善した。このように、多層配線層内部に形成したＲｅＲＡＭ素子においてもスイッチング歩留まりの改善が見られたのは、上部電極、第２のハードマスク膜１２５、あるいは保護絶縁膜１２７からのポイゾニングガス発生が抑制されたためと考えられる。
　また、同様の歩留まりの改善が、ＨｆＯｘ、ＺｒＯｘ，ＮｉＯｘなどの金属酸化物を有する抵抗変化層を用いたＲｅＲＡＭ素子においても確認された。
　（実施例５）
　本発明の配線形成方法を用いて、ＣＭＯＳデバイス基板上の多層配線層内部に３端子型固体電解質スイッチ素子を形成した。
　図２５に示すように、３端子型固体電解質スイッチ素子においては、バリア絶縁膜１０７に形成した１つの開口部から、層間絶縁膜３０３およびキャップ絶縁膜３０４を挟んで互いに離間した第１の下部配線３０６ａおよび第２の下部配線３０６ｂの各表面が露出した構造を有している。第１の下部配線３０６ａおよび第２の下部配線３０６ｂは銅であり、層間絶縁膜３０３はＳｉＯＣＨであり、キャップ絶縁膜３０４はＳｉＯ２であり、バリア絶縁膜はＳｉＣＮ、固体電解質層３０８はＳｉＯＣＨである。ドライエッチングによる開口部の形成において、第１の下部配線３０６ａおよび第２の下部配線３０６ｂに挟まれたキャップ絶縁膜３０４は、表面がドライエッチングされることにより膜減りが生じている。開口部を形成後、第１の下部配線３０６ａおよび第２の下部配線３０６ｂの表面を含む開口部上に固体電解質層３０８を堆積する。固体電解質層３０８堆積以降の手順は第２の実施の形態と同様に本発明による配線形成方法を用いることで、多層配線層内部に３端子型固体電解質スイッチ素子を形成することができる。
　上記の３端子型積固体電解質スイッチ素子を形成においても、本発明の配線形成方法を用いることで、スイッチング歩留まりが、多層レジスト中に高密度ＳｉＯ２層を挿入しなかった場合の９０．４％から９９．７％へ低減した。さらに、３端子型積固体電解質スイッチ素子の閾値電圧ばらつき幅についても±０．７Ｖから±０．３Ｖへ改善することが確認された。
　以上、実施形態および実施例に基づき本発明を説明したが、これら実施形態および実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではない。当業者であれば、上記記載に基づき各種変形例および改良例に想等するのは当然であり、これらも本発明の範囲に含まれるものと了解される。
　例えば上記した実施形態および実施例では、発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に固体電解質スイッチ素子を形成する例について説明したが、本発明はそれに限定されるものではなく、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ＦＲＡＭ（Ｆｅｒｒｏ−Ｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、キャパシタ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に搭載したボードやパッケージの金属配線形成にも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳなどに接続する配線形成にも適用することができる。
　この出願は、２０１２年１０月９日に出願された日本出願特願第２０１２−２２４３２３号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
１　　　　：第１電極
２　　　　：第２電極
３　　　　：抵抗変化層
５　　　　：固体電解質
６　　　　：金属原子
１０１　　：半導体基板
１０２　　：層間絶縁膜
１０３　　：層間絶縁膜
１０４　　：キャップ絶縁膜
１０５　　：バリアメタル
１０６　　：第１の配線
１０７　　：バリア絶縁膜
１０８　　：ビア層間絶縁膜
１０９　　：層間絶縁膜
１１０　　：キャップ絶縁膜
１１１　　：ビアホール
１１２　　：ＳＯＣ層
１１３　　：ＳＯＧ層
１１４　　：ＳｉＯ２層
１１５　　：フォトレジスト層
１１６　　：多層レジスト構造
１１７　　：バリアメタル
１１８　　：ビアプラグ
１１９　　：第２の配線
１２０　　：バリア絶縁膜
１２１　　：固体電解質層
１２２　　：第１の上部電極
１２３　　：第２の上部電極
１２４　　：固体電解質スイッチ素子部
１２５　　：第２のハードマスク膜
１２６　　：第３のハードマスク膜
１２７　　：保護絶縁膜
１２８　　：第１のハードマスク膜
３０３　　：層間絶縁膜
３０４　　：キャップ絶縁膜
３０６ａ　：第１の下部配線
３０６ｂ　：第２の下部配線
３０８　　：固体電解質層

Claims (10)

  1. 　層間絶縁膜の一部にビアホールが形成され、ビアホール内にはＳＯＣ層が埋め込まれた基板上に、基板に近い方から順に、少なくともＳＯＣ層と、ＳＯＧ層と、ＳｉＯ２層と、化学増幅型レジストが積層された多層レジスト構造を形成して、所定のレジストパターンを形成し、前記レジストパターンをマスクにエッチングを行い、配線層およびビアプラグのパターンを形成し、前記パターンに配線層およびビアプラグを形成することを特徴とする配線形成方法。
  2. 　前記ビアホールの底部は、ＳｉＣＮ膜、あるいはＳｉＮ膜が露出しており、その下層がＷＮ、ＴａＮ、あるいはＴｉＮのうち少なくとも１つであることを特徴とする請求項１に記載の配線形成方法。
  3. 前記ＳｉＯ２層は、密度が２．１ｇ／ｃｍ３以上の高密度ＳｉＯ２層であることを特徴とする、請求項１に記載の配線形成方法。
  4. 　前記高密度ＳｉＯ２層は、電子密度が１０１０個／ｃｍ３以上の高密度プラズマ（ＨＤＰ）にて形成されることを特徴とする、請求項３に記載の配線形成方法。
  5. 　前記高密度ＳｉＯ２層は、基板温度が２５０℃以下、１５０℃以上で形成されることを特徴とする、請求項３または４のいずれか一項に記載の配線形成方法。
  6. 　前記ＳＯＧ層は、回転する基板上に有機シリカ原料を塗布した後、熱処理を行うにより形成されることを特徴とする、請求項１から５のいずれか一項に記載の配線形成方法。
  7. 　前記ＳＯＧ層と前記ＳｉＯ２層との合計膜厚は、１００ｎｍ以下、５０ｎｍ以上であることを特徴とする、請求項１~６のいずれか一項に記載の配線形成方法。
  8. 　前記ＳＯＧ層の膜厚は１５ｎｍ~６０ｎｍであり、前記ＳｉＯ２層の膜厚は３０ｎｍ~８０ｎｍであることを特徴とする、請求項７に記載の配線形成方法。
  9. 　前記高密度プラズマ（ＨＤＰ）は、少なくともシラン原料と、酸化性ガスとを含むことを特徴とする、請求項４に記載の配線形成方法。
  10. 　前記高密度プラズマ（ＨＤＰ）は、少なくともＳｉＨ４と、Ｎ２Ｏと、Ａｒとを含むことを特徴とする、請求項９に記載の配線形成方法。
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