JP2014216386A - 抵抗変化素子及びその形成方法 - Google Patents

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宗弘 多田
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Abstract

【課題】抵抗変化層に固体電解質を用いると、スイッチ素子の動作電圧にばらつきが生じる。
【解決手段】抵抗変化素子は、固体電解質層と、上記固体電解質層をはさんで配置している第1の電極と第2の電極とを有し、上記第1の電極は、上記固体電解質層中にイオンとして固溶する金属原子を主成分として含み、上記金属原子は結晶構造を構成し、上記固体電解質層との界面は、上記結晶構造の一の結晶面を主構成要素として含む。
【選択図】 図1

Description

本発明は、抵抗変化素子及びその形成方法に関し、特に抵抗変化層として固体電解質層を用いた抵抗変化素子及びその形成方法に関する。
半導体デバイス(特にシリコンデバイス)は、微細化(スケーリング則:Mooreの法則)によってデバイスの集積化・低電力化が進められ、3年で4倍のペースで開発が進められてきた。近年、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は20nm以下となり、リソグラフィプロセスのコスト(装置価格及びマスクセット価格)が高騰し、デバイス寸法の物理的限界(動作限界・ばらつき限界)に近づいている。そのため、これまでのスケーリング則とは異なるアプローチによるデバイス性能の改善が求められている。
半導体装置上の銅多層配線内部に形成される機能素子としては、例えば抵抗変化型不揮発素子(以下「抵抗変化素子」という。)やキャパシタ(容量素子)等がある。
ロジックLSI(Large Scale Integrated circuit)上に混載するキャパシタとしては、エンベデッドDRAM(Dynamic Random Access Memory)や、デカップリングキャパシタなどがある。これらのキャパシタを銅配線上に搭載することで、キャパシタの大容量化や小面積化が実現可能になる。
一方、ゲートアレイとスタンダードセルの中間的な位置づけとしてFPGA(Field Programmable Gate Array)と呼ばれるデバイスが開発されている。これは顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。プログラマブル素子として、抵抗変化素子等を配線接続部に介在させ、顧客自身が任意に配線の電気的接続をすることができるようにしたものである。このような半導体装置を用いることにより、回路の自由度を向上させることができる。
抵抗変化素子としては、金属酸化物を用いたReRAM(Resistive Random Access Memory)や、固体電解質を用いた固体電解質スイッチ素子などがある。
抵抗変化素子は、下部電極と上部電極によって抵抗変化層を挟んだ3層構造を有しており、両電極間に電圧を印加することによって抵抗変化層の抵抗変化が生じる現象を利用している。既に1950〜1960年代から、このような電圧の印加により抵抗変化が生じる現象について研究されており、現在までに様々な金属酸化物を用いた抵抗変化層における抵抗変化現象が報告されている。例えば、非特許文献1及び非特許文献2には、酸化ニッケル(NiO)を用いた抵抗変化素子が報告されている。
抵抗変化層として固体電解質を用いた固体電解質スイッチ素子の研究についても、1990年代後半からいくつか報告されており、様々な固体電解質材料による抵抗変化現象が確認されている。例えば、非特許文献3及び非特許文献4には、カルコゲナイド化合物を用いた抵抗変化現象が報告されている。
固体電解質スイッチ素子とは、固体電解質を2つの電極で挟んだ構造を有する素子である。例えば高抵抗のオフ状態にある固体電界スイッチ素子の一方の電極に負電圧を印加すると、他方の電極を構成する金属原子がイオン化して固体電解質中に溶出し、金属架橋が形成される。この金属架橋により2つの電極が電気的に接続されるので、スイッチが低抵抗のオン状態に変化する。この電圧印加によってオフ状態からオン状態へ変化させる動作をセットと呼ぶ。一方、上記オン状態において一方の電極に正電圧を印加すると、上記金属架橋が固体電解質中へ溶解し、2つの電極が電気的に絶縁されるので、スイッチが高抵抗のオフ状態に変化する。この正電圧印加によってオン状態からオフ状態へ変化させる動作をリセットと呼ぶ。このように固体電解質スイッチ素子はこのオン状態とオフ状態の間を不揮発で、かつ繰り返し切り替える動作が可能であり、この特性を利用することによって不揮発性メモリ或いは不揮発性スイッチへの応用が可能になる。
このような抵抗変化素子を半導体装置の銅多層配線内部に形成する手法についても知られている。例えば、特許文献1、特許文献2及び非特許文献5には、CMOS(Complimentary Metal Oxide Semiconductor)基板上の銅多層配線層内部に、銅配線そのものを金属イオンを固体電解質中へ供給する電極として用いた固体電解質スイッチ素子が報告されている。
また、オン状態のリテンション特性を改善する手法として、固体電解質層と銅電極或いは上部電極との界面に、薄い金属層或いは金属酸化物層を挿入する手法が特許文献3に開示されている。
特開2011−091317号公報 国際公開第2010/079816号 特開2011−238875号公報
J. F. Gibbons, et al., "Switching properties of thin NiO films", Solid-State Electronics, Vol.7, pp.785-790, 1964 D. C. Kim, et al., "Electrical observations of filamentary conductions for the resistive memory switching in NiO films", Applied Physics Letters, Vol.88, pp.202102, 2006 M. N. Kozicki, et al., "Information storage using nanoscale electrodeposition of metal in solid electrolytes", Superlattices and Microstructures, Vol.34, pp.459-465, 2003 R. Waser, et al., "Nanoionics-based resistive switching memories", Nature Materials, Vol.6, pp.833-840, 2007 M. Tada et. al., "Highly scalable nonvolatile TiOx/TaSiOy solid-electrolyte crossbar switch integrated in local interconnect for low power reconfigurable logic", IEEE IEDM Technical Digest, pp.493-496, 2009
近年、固体電解質スイッチ素子においても、動作電力低減の要請に応えるためにスイッチ動作のさらなる低電圧化が求められている。
しかしながら、複数の固体電解質スイッチ素子のセット動作を行う場合、素子ごとに金属架橋の形成に必要な印加電圧にばらつきが生じやすい。このため、セット動作を行うべき素子を全て動作不良なくオン状態に変化させるには、ばらつきに対応するためにセット電圧は十分高く設定しなければならない。
また、オン状態で形成されている金属架橋においても、セット電圧のばらつきに伴って太さのばらつきが発生していた。細く形成された金属架橋は熱的に破断しやすいため、オン状態を保持できず容易にオフ状態へ遷移する。低電圧動作化に伴って、このような動作不良が発生する頻度が増大しており、動作歩留まりの低下が問題となっていた。
本発明の目的は、上述した課題である、抵抗変化層に固体電解質を用いると、スイッチ素子の動作電圧にばらつきが生じる、という課題を解決する抵抗変化素子及びその形成方法を提供することにある。
上述の目的を達成するため、本発明に係る抵抗変化素子は、固体電解質層と、固体電解質層をはさんで配置している第1の電極と第2の電極とを有し、第1の電極は、固体電解質層中にイオンとして固溶する金属原子を主成分として含み、金属原子は結晶構造を構成し、固体電解質層との界面は、結晶構造の一の結晶面を主構成要素として含む。
本発明に係る抵抗変化素子の形成方法は、第1の電極を形成し、第1の電極に接して固体電解質層を形成し、固体電解質層の第1の電極と反対側の面に第2の電極を形成し、第1の電極は、固体電解質層中にイオンとして固溶する金属原子を主成分として含み、金属原子は結晶構造を構成し、固体電解質層との界面は、結晶構造の一の結晶面を主構成要素として含む。
本発明の抵抗変化素子及びその形成方法によれば、固体電解質を抵抗変化層に用いたスイッチ素子の動作電圧のばらつきを抑制することができる。
本発明の第1の実施形態に係る固体電解質スイッチ素子の構造を説明するための断面図である。 本発明の第2の実施形態に係る2端子型固体電解質スイッチ素子の構造を説明するための部分断面図である。 本発明の第2の実施形態に係る2端子型固体電解質スイッチ素子の構造の形成方法を説明するための部分断面図である。 本発明の第2の実施形態に係る2端子型固体電解質スイッチ素子の構造の形成方法を説明するための部分断面図である。 本発明の第2の実施形態に係る2端子型固体電解質スイッチ素子の構造の形成方法を説明するための部分断面図である。 本発明の第3の実施形態に係る半導体基板上の多層配線層内部に形成した2端子型固体電解質スイッチ素子の構成を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 背景技術による半導体基板上の多層配線層内部の2端子型固体電解質スイッチ素子の構成を比較するための模式的に示した部分断面図である。 本発明の第4の実施形態に係る半導体基板上の多層配線層内部に形成した3端子型固体電解質スイッチ素子の構成を説明するための模式的に示した部分断面図である。 本発明の第4の実施形態に係る3端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第4の実施形態に係る3端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第4の実施形態に係る3端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第4の実施形態に係る3端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第4の実施形態に係る3端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。 本発明の第4の実施形態に係る3端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
以下、本発明に好適な実施形態に係る抵抗変化素子及びその形成方法について、図面を参照しながら詳細に説明する。本発明の実施形態について詳細に説明する前に、本願における用語の意味を説明する。
半導体基板とは、半導体装置が構成された基板や、単結晶基板、SOI(Silicon On Insulator)基板やTFT(Thin Film Transistor)基板、液晶製造用基板などの基板も含む。よって、本実施形態における半導体基板上に形成された抵抗変化素子とは、半導体装置が構成された基板、単結晶基板、SOI基板やTFT基板や、液晶製造用基板などの基板の上に形成された抵抗変化素子、半導体製造技術により製造される多層配線構造やこれに用いられる層間絶縁膜中に形成された抵抗変化素子を含むものとする。
プラズマCVD(Chemical Vapor Deposition)法とは、気体原料或いは液体原料を気化させて減圧下の反応室に連続的に供給し、プラズマエネルギーによって分子を励起状態にし、気相反応或いは基板表面反応などによって基板上に連続膜を形成する手法をいう。
化学的機械研磨(CMP:Chemical Mechanical Polishing)法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅(Cu)を研磨することによって埋め込み配線(ダマシン配線)を形成したり、層間絶縁膜を研磨したりすることで平坦化を行うために用いられる。
バリアメタルとは、配線を構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面及び底面を被覆するバリア性を有する導電性膜をいう。例えば、配線を構成する材料がCuを主成分とする金属である場合には、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)、炭窒化タングステン(WCN)のような高融点金属やその窒化物等、又はそれらの積層膜が使用される。これらの膜は、ドライエッチング加工が容易であり、既存のLSI製造プロセスとの整合性が良い。
バリア絶縁膜とはCu配線の上面に形成され、Cuの酸化や絶縁膜中へのCuの拡散を防ぐ機能、及び加工時にエッチングストップ層としての役割を有する。例えば、SiC膜、SiCN膜、SiN膜、或いはこれらの積層膜などが用いられている。
また、本実施形態においては、Cuを主成分とした合金を「Al0.5%添加Cu」のように記載することとする。例えば、「Al0.5%添加Cu」とは、Cuを主成分とし、Alを0.5%だけ添加した合金を指すものとする。
〔第1の実施形態〕
図1に、本発明の第1の実施形態に係る抵抗変化素子としての固体電解質スイッチ素子の構造を説明するための断面図を示す。本実施形態に係る固体電解質スイッチ素子は、固体電解質層3と、この固体電解質層3をはさんで配置している第1の電極と第2の電極であって、第1の電極の一例としての、半導体基板1上に形成された金属からなる下部電極2と、第2の電極の一例としての上部電極4とを有する。上記第1の電極の一例としての下部電極2は、上記固体電解質層3中にイオンとして固溶する金属原子を主成分として含み、この金属原子は結晶構造を構成し、上記固体電解質層3との界面は、上記結晶構造の一の結晶面を主構成要素として含む。
言い換えると、本実施形態に係る固体電解質スイッチ素子は、半導体基板1上に形成された金属からなる、第1の電極の一例としての下部電極2と、下部電極2の上面に隣接して形成された固体電解質層3と、固体電解質層3上に隣接して形成された、第2の電極の一例としての上部電極4、とを備えた構造を有する。下部電極2は、上部電極4との間に電圧を印加することで、構成する金属原子がイオン化して固体電解質層3中に金属架橋の形成或いは溶解を生じることが可能である。さらに、本実施形態の下部電極2は、結晶を構成する材料からなり、固体電解質層3に対し主に1種類の結晶面を配向させて接触している。
ここで、金属結晶表面における金属原子のイオン化エネルギーは結晶面によって異なる。発明者らが鋭意検討を行った結果、このイオン化エネルギーの違いに起因して、セット電圧が変化することを突き止めた。すわなち、下部電極2を構成する金属原子のイオン化に必要なエネルギーは、固体電解質層に接する結晶面によって異なる。これに起因して、複数の素子において、固体電解質層に接する結晶面が異なると、素子間でセット電圧のばらつきが生じることがわかった。この素子間におけるセット電圧のばらつきを低減するためには、固体電解質層3に対して1種類の結晶面を配向させて接触することが有効である。また、このセット動作に必要な印加電圧のばらつきが抑制されることによって、固体電解質層3中に形成された金属架橋太さのばらつきも小さくなる。その結果、セット動作を行うべき素子全てにおいて、熱的な破断が生じえないサイズの金属架橋を形成するための、セット電圧を低減することが可能になる。
また、下部電極2の材料は、Cuが主成分であることが好ましい。これは、CuはLSIの多層配線において一般的に用いられている材料であり、電極形成が容易であるためであり、また、電圧印加による固体電解質層3中へのCuイオンの溶出ならびに回収の制御を容易に行うことができるためである。
また、この下部電極2の材料は、Cu単体でも良いが、エレクトロマイグレーション耐性の向上、結晶相の安定化、或いは結晶配向性の向上という観点から、Cuを主成分とし、Al、Si、Ti、Cr、Mn、Co、Ni、Zn、Ge、Nb、Sn、Hfから選ばれる少なくとも1種類の元素が添加された合金であっても良い。
また、下部電極2の材料に、上述のCu単体、或いはCuを主成分とした合金を用いる場合、その結晶相は面心立方構造であることが好ましい。これは、Cu単体、上述のCuを主成分とした合金においては、面心立方構造が熱力学的に安定な結晶相であるためである。面心立方構造以外の結晶構造は不安定相であるため、抵抗変化素子の製造工程中に保持すること、及び1種類の結晶面を支配的に配向させることは困難である。
また、上述のCu単体、或いはCuを主成分とした合金を用いる場合、下部電極2は固体電解質層に対し、主に面心立方構造(111)面を配向させて接触することがより好ましい。面心立方構造においては、(111)面が最密原子面であり、表面エネルギーが最小となる最安定面であることが知られている。このように主に面心立方構造(111)面を配向させて固体電解質層3に対して接触させることで、表面ラフネスの増加を抑えた平坦な下部電極2の表面が容易に得られるほか、セット動作に必要な印加電圧のばらつきを抑制することができる。
また、下部電極2は、Cuを主成分とする合金を用いた場合、添加される元素は、各元素において面心立方構造を安定的に保持できる固溶体を形成する組成上限以下の範囲で含まれることが好ましい。すなわち、Alが0.01%〜20%、Siが0.01%〜8%、Tiが0.01%〜0.5%、Crが0.01%〜0.03%、Mnが0.01%〜35%、Coが0.01%〜1.5%、Niが0.01%〜50%、Znが0.01%〜35%、Geが0.01%〜10%、Nbが0.01%〜0.2%、Snが0.01%〜10%、Hfが0.01%〜0.1%の組成範囲でそれぞれ含まれることが好ましい。
固溶体を形成しない組成においては、熱力学的な不安定性から相分離により複数の結晶相が混在してしまうことになる。また、各添加元素について、熱力学的には特定の組成において単一の結晶相で存在しうるが、その場合も、1種類の結晶面配向を安定して得ることは困難である。
また、下部電極2の材料に、上述のCu単体、或いはCuを主成分とした合金を用いる場合、下部電極2は、スパッタリング法によりCu単体、或いはCuを主成分とした合金からなる金属層を堆積し、一般的なめっきプロセスにより金属膜を成膜した後、CMP法によって余分な金属膜を削り取ることで形成することもできるが、めっきプロセスを行わず、スパッタリング法及びCMP法で下部電極2を形成することがより好ましい。
スパッタリング法において、スパッタリング条件を調整して下部電極2を形成することにより、Cu単体、或いはCuを主成分とした合金を用いる場合、下部電極2を主に面心立方構造の(111)面に配向させて形成することができる。一般的に、絶縁膜内にCuを主成分とした金属配線或いはビアプラグを形成するには、埋め込み性確保の観点から、スパッタリング法によりCuを主成分とするシード層を薄く堆積した後、めっきプロセスにてCuを埋め込むダマシン法が用いられるが、めっきプロセスを省略することにより、工程数を削減することができるほか、めっきプロセスにより、下部のスパッタリング法により堆積したシード層の結晶配向が乱され、結晶粒がランダム配向化されるのを防止することができる。
また、スパッタリング法により下部電極2となる金属層を堆積後、不活性ガス雰囲気、或いはH等を含む還元雰囲気にてアニール処理を行うことにより、金属層内での結晶粒の成長が促進されることで、面心立方構造(111)面の配向性が向上し、かつ(111)面に配向した単一の面心立方構造結晶粒上に複数の固体電解質スイッチ素子を形成することができる。
なお、下部電極2がCuを主成分とする金属からなることは、透過型電子線顕微鏡(TEM)観察、及びエネルギー分散型X線分光法により、その構成元素及び組成を確認することができる。また、面心立方構造(111)面配向性についても、TEM観察及びTEM観察に付随した制限視野回折法により確認することができる。
本実施形態の固体電解質スイッチ素子によれば、上述したように動作電圧ばらつきを抑制できる。
一方、特許文献3の開示によれば、オン状態のリテンション特性が改善されるとされているが、ここで用いられる金属層或いは金属酸化物層がどのようにリテンション特性の改善に寄与するのかが十分に解明されておらず、特性向上の指針は得られていない。これに対し、本発明の本実施形態によれば、表面エネルギーが最小となる最安定面である、面心立方構造の(111)面を主に配向させて固体電解質層3に対して接触させることにより、スイッチ素子のオン状態のリテンション特性を改善できる。
〔第2の実施形態〕
次に、本発明の第2の実施形態に係る2端子型固体電解質スイッチ素子及びその形成方法について、図面を参照して説明する。
<構造>
図2は、本発明の第2の実施形態に係る2端子型固体電解質スイッチ素子の構造を説明するための部分断面図である。本実施形態に係る2端子型固体電解質スイッチ素子は、ビアプラグ5と、固体電解質層3と、上部電極4と、からなる。
金属配線7は、半導体基板1上に、絶縁膜6内に埋め込まれて設置されている。金属配線7を設置することにより、固体電解質スイッチ素子をMOSFETなど多様な周辺回路に電気的に接続することができる。金属配線7の材料は、例えば、Cuである。絶縁膜6の材料は、SiO、SiN、SiCN、SiOCH、及びそれらの積層等を用いることができる。
ビアプラグ5は、固体電解質スイッチ素子において下部電極として機能する。ビアプラグ5は、半導体基板1上の絶縁層6に形成されたビアホール内に、下部において金属配線7上面に接触して形成されている。本実施形態の下部電極として機能するビアプラグ5は結晶質となる材料からなる。さらに、ビアプラグ5の上部の固体電解質層3に対し、主に1種類の結晶面を配向させて接触する。ビアプラグ5には、例えば、面心立方構造であるAl0.5%添加Cuを用いることができる。この場合、ビアプラグ5は上部の固体電解質層3に対し、主に(111)面を配向して接触する。
また、構成原子が絶縁膜6中へ拡散するのを防止する目的で、ビアプラグ5の側壁及び底面をバリア性を有する導電性膜で被覆することができる(図示無し)。ビアプラグ5にCuを主成分とする金属を用いた場合、Ta、TaN、TiN、WCNのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
ビアプラグ5は図2においては垂直な側壁を有する形状で示されるが、図3に示すビアホール8内へのビアプラグ5の材料の埋め込み性を確保する観点から、側壁は垂直を0°とすると、60°以下の角度に傾斜したテーパー形状であっても良い。バリア性を有する導電性膜を含めたビアプラグ5の形状は、例えば、高さが80nm、底面直径が100nm、上面直径が140nmである。
<形成方法>
次に、本実施形態に係る2端子型固体電解質スイッチ素子の形成方法について、図3〜図5及び前述した図2を用いて説明する。
まず、図3に示すように、半導体基板1上に形成された絶縁膜6の一部にビアホール8を開口し、絶縁膜6内に埋め込まれて設置された金属配線7上面の一部を露出させる。ここで、絶縁膜6の一部にビアホール8を開口し、金属配線7上面の一部を露出させる工程は、金属配線7にCuを主成分とする金属を用いる場合、当該技術分野における一般的なドライエッチング手法を用いて実施することができる。ビアホール8の高さは、絶縁膜6表面から金属配線7上面までの距離に等しいが、後述するCMP処理により減少する。したがって、所望のビアプラグ5の高さ、及びCMP処理による過剰研磨厚がそれぞれ、例えば80nm、30nmである場合、ビアホール8の高さは、110nmとすればよい。
次に、図4に示すように、開口したビアホール8を含む絶縁膜6上に、面心立方構造であるCuが主成分であり、下部電極となる金属膜9を、主に(111)面を配向させて堆積する。金属膜9は、例えば、Al0.5%添加Cuが用いられる。
ここで、金属膜9の材料としてCuを主成分とする金属を用いる場合、ビアホール8内へ十分に埋め込む目的で、金属膜9の膜厚はビアホール高さよりも十分に厚く設定することが好ましい。ここでは、金属膜9の膜厚は、例えば、200nmである。
また、金属膜9の材料としてCuを主成分とする金属を用いる場合、構成原子が絶縁膜6中へ拡散するのを防止する目的で、金属膜9を堆積する前に、下部電極の側壁及び底面をバリア性を有する導電性膜で被覆することができる(図示無し)。導電性膜は、例えばTaN(5nm)/Ta(5nm)積層膜である。
前述の導電性膜、及び金属膜9は、当該技術分野における一般的なスパッタリング装置を用いて堆積することができる。金属膜9がAl0.5%添加Cuからなる場合、DCスパッタリングにより、Al0.5%添加Cuをターゲットとして、基板温度は室温、スパッタパワー1.4kW、Ar流量20sccm、圧力0.27Paの条件を用いることで、面心立方構造であり、かつ主に(111)配向したAl0.5%添加Cuからなる膜厚200nmの金属膜9を堆積することができる。
次に、アニール処理を行った後、図5に示すように、ビアプラグ5の部分以外の金属膜9を、CMP法により除去する。
ここで、金属膜9のアニール処理は、例えば、N及びHの混合ガス雰囲気において150℃で30分間行われる。このアニール処理により、金属膜9内での結晶粒の成長が促進され、面心立方構造(111)面の配向性が向上し、かつ(111)面配向した単一の面心立方構造結晶粒上に複数の固体電解質スイッチ素子を形成することができる。
また、金属膜9のCMP法による除去では、Cuを主成分とする金属からなる金属膜9(200nm)と、TaN(5nm)/Ta(5nm)積層からなる導電体膜を削り取る。この際、ビアプラグ5以外の絶縁膜6上面に堆積した余分な金属膜9或いは上述した導電体膜を完全に除去する目的で、過剰に研磨を行う。この過剰研磨厚は、例えば、30nmである。
このとき、金属膜9及び上述した導電体膜のCMP法では、一般的な、コロイダルシリカ、或いはセリア系のスラリーを研磨材として用いて、研磨することができる。
最後に、図5に示した構造体表面に、固体電解質層3及び上部電極4を形成することで、図2に示した2端子型固体電解質スイッチ素子が得られる。
本実施形態では、第1の実施形態における下部電極2が絶縁膜内に形成されたビアプラグ5の形態を有する固体電解質スイッチ素子について説明した。しかしながら、固体電解質スイッチ素子の下部電極2の形状は、これに限定されるものではない。下部電極2は、例えば、絶縁膜の一部に加工形成された配線溝内に形成された配線の形態であっても良い。この場合、本実施形態において説明した、ビアプラグ5を下部電極2とした固体電解質スイッチ素子と同様の形成方法を用いることができる。
さらに、下部電極2は、絶縁膜上に下部電極2となる層を堆積後、配線状、或いは柱状にパターンエッチング加工された形態であっても良い。
本実施形態を適用することで、固体電解質スイッチの微細化及び高密度な集積化が可能になり、セット電圧及びそのばらつき低減し、かつオン状態の保持特性を改善した固体電解質スイッチ素子を作製することが可能になる。
〔第3の実施形態〕
次に、本発明の第3の実施形態に係る2端子型固体電解質スイッチ素子及びその形成方法について、図面を参照して説明する。
<構造>
図6は、本発明の第3の実施形態に係る半導体基板上の多層配線層内部に形成した2端子型固体電解質スイッチ素子の構成を説明するための模式的に示した部分断面図である。本実施形態における固体電解質スイッチ素子124は主に、第1ビアプラグ110と、固体電解質層121と、第1上部電極122と、第2上部電極123と、からなる。本実施形態では、第1ビアプラグ110が前述した図1の下部電極2に相当する。
また、本実施形態により形成した固体電解質スイッチ素子124において、第1上部電極122、第2上部電極123の積層体上に第2ハードマスク膜125及び第3ハードマスク膜126が形成されている。固体電解質層121、第1上部電極122、第2上部電極123、第2ハードマスク膜125、第3ハードマスク膜126は積層構造をなしており、この積層構造の側面と第1バリア絶縁膜111上は、保護絶縁膜127で覆われている。
第1配線106は、第2層間絶縁膜103及び第1キャップ絶縁膜104に形成された配線溝に第1バリアメタル105を介して埋め込まれた配線である。第1ビアプラグ110と第1配線106とは、第1バリア絶縁膜107の開口部にて第2バリアメタル109を介して接続されている。第1配線106には、例えば、Cuが用いられる。
第1バリアメタル105はバリア性を有する導電性膜であり、第1配線106に含まれる金属が第1層間絶縁膜102及び第2層間絶縁膜103、第1キャップ絶縁膜104などへ拡散することを防止するために、配線の側面及び底面を被覆している。第1バリアメタル105には、例えば、第1配線106がCuを主成分とする金属元素からなる場合には、Ta、TaN、TiN、WCNのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
第1ビアプラグ110は、第1バリア絶縁膜107及び第1ビア層間絶縁膜108に形成された配線溝に第2バリアメタル109を介して埋め込まれた形態である。本実施形態の第1ビアプラグ110は、固体電解質スイッチ素子124の下部電極を構成する。本実施形態の下部電極として機能するビアプラグ5は結晶質となる材料からなる。また、第1ビアプラグ110は、第2バリアメタル109を介して第1配線106と電気的に接続されている。第1ビアプラグ110の形状は、側壁が垂直である円柱状であっても良いが、垂直を0°とすると、60°以下の角度に傾斜したテーパー形状であっても良い。第1ビアプラグ110は、Cuを主成分とする金属材料で構成することができ、例えば、Cuが用いられ、かつ面心立方構造を有し、主に(111)面配向して固体電解質層121と接続している。
第2バリアメタル109は第1バリアメタル105と同様のバリア性を有する導電性膜であり、第1ビアプラグ110に含まれる金属が第1バリア絶縁膜107及び第1ビア層間絶縁膜108へ拡散することを防止するために、第1ビアプラグ110の側面及び底面を被覆している。第2バリアメタル109には、例えば、第1ビアプラグ110がCuを主成分とする金属元素からなる場合には、Ta、TaN、TiN、WCNのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
固体電解質スイッチ素子124は、第1ビアプラグ110がCuを主成分とする金属材料で構成されている場合には、第1ビアプラグ110中のCu原子をイオン化して固体電解質層121中へ溶出させる目的で、第1ビアプラグ110自身を下部電極として用いることができる。固体電解質層121と第1ビアプラグ110とは、第2バリア絶縁膜111の開口部にて接続されている。このとき、固体電解質層121と接続する第1ビアプラグ110の幅は、第2バリア絶縁膜111の開口部の直径よりも大きいことが好ましい。
第2配線133は、第3層間絶縁膜129及び第2キャップ絶縁膜130に形成された配線溝に第3バリアメタル131を介して埋め込まれた配線である。第2配線133は、第2ビアプラグ132と一体になっている。第2ビアプラグ132は、保護絶縁膜127、第3ハードマスク膜126及び第2ハードマスク膜125に形成された下穴に第3バリアメタル131を介して埋め込まれている。第2ビアプラグ132は、第3バリアメタル131を介して第2上部電極123と電気的に接続されている。第2配線133及び第2ビアプラグ132には、例えば、Cuが用いられる。
第3バリアメタル131は、第2配線133及び第2ビアプラグ132に含まれる金属が第2ビア層間絶縁膜128、第3層間絶縁膜129、第2キャップ絶縁膜130へ拡散することを防止する。第1バリアメタル105と同様のバリア性を有する導電性膜であり、第2配線133及び第2ビアプラグ132の側面及び底面を被覆している。バリアメタル130には、例えば、第2配線133及び第2ビアプラグ132がCuを主成分とする金属元素からなる場合には、Ta、TaN、TiN、WCNのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
第3バリアメタル131は、接触抵抗を低減する観点から、第2上部電極123と同一材料であることが好ましい。例えば、第3バリアメタル131がTaN(下層)/Ta(上層)の積層構造である場合には、下層材料であるTaNを第2上部電極123に用いることが好ましい。
第3ハードマスク膜126は、第2ハードマスク膜125をエッチングする際のハードマスクとなる膜である。第2ハードマスク膜125は、第3ハードマスク膜126と異なる種類の膜であることが好ましく、例えば、第2ハードマスク膜125がSiCN膜であれば、第3ハードマスク膜126にSiO膜を用いることが可能である。
保護絶縁膜127は、側面が露出した固体電解質スイッチ素子124にダメージを与えることなく、さらに固体電解質スイッチ素子124から第2ビア層間絶縁膜128への構成原子の拡散を防ぐ機能を有する絶縁膜である。保護絶縁膜127には、例えば、SiN膜、SiCN膜等を用いることが可能である。
<形成方法>
次に、本実施形態に係る半導体基板上の多層配線層内部の2端子型固体電解質スイッチ素子の形成方法について、図7〜図17及び前述の図6を用いて説明する。図7〜図17及び図6は、本発明の第3の実施形態に係る半導体基板上の多層配線層内部の2端子型固体電解質スイッチ素子の形成方法の1例を説明するための図であり、素子の断面が工程順に模式的に示されている。
まず、半導体基板101上に第1層間絶縁膜102、第2層間絶縁膜103及び第1キャップ絶縁膜104を順に形成する。ここで言う半導体基板101は、半導体基板そのものであっても良く、基板表面に半導体素子(図示せず)が形成されている基板であっても良い。例えば、第1層間絶縁膜102は膜厚300nmのSiO膜であり、第2層間絶縁膜103は膜厚150nmのSiOCH膜であり、第1キャップ絶縁膜104は膜厚100nmのSiO膜である。
続いて、リソグラフィ法を用いて、第1キャップ絶縁膜104、第2層間絶縁膜103、及び第1層間絶縁膜102に配線溝を形成する。このリソグラフィ法では、第1キャップ絶縁膜104の上に所定のパターンのレジストを形成するフォトレジスト形成処理、積層された膜に対してレジストをマスクにして異方性エッチングを行うドライエッチング処理、及びエッチングにより配線溝を形成した後にレジストを除去する処理を含む。
その後、配線溝に第1バリアメタル105を介して金属を埋め込んで第1配線106を形成する。第1バリアメタル105の積層構造は、例えば、TaN(5nm)/Ta(5nm)である。第1配線106の材料は、例えば、Cuである。
続いて、第1配線106を含む第1キャップ絶縁膜104上に第1バリア絶縁膜107を形成する。第1バリア絶縁膜107は、例えば、膜厚30nmのSiCN膜である。次に、第1バリア絶縁膜107上に第1ビア層間絶縁膜108を形成する(図7)。
第1ビア層間絶縁膜108は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第1バリア絶縁膜107とは異なる材料であることが好ましい。ここでは、第1ビア層間絶縁膜108として、例えば、SiO膜を用いる。第1ビア層間絶縁膜108の堆積膜厚は、第1ビアプラグの形成後の高さを、例えば80nmとする場合、後述するエッチバック及びCMP処理による膜厚減少を考慮して、145nmである。
続いて、所定の開口部パターンを有するフォトレジスト(図示せず)を第1ビア層間膜108上に形成し、フォトレジストをマスクにしてドライエッチングを行って第1ビア層間絶縁膜108にビアホールパターンを転写する。その後、Oプラズマアッシング等によってフォトレジストを剥離する。第1ビア層間絶縁膜108をマスクとして、第1ビア層間絶縁膜108のビアホール底部に露出している第1バリア絶縁膜107をエッチバックすることにより、ビアホールを第1配線106の上面にまで到達させる。この第1バリア絶縁膜107のエッチバックには、反応性ドライエッチングを用いる。このビアホールを形成した後、ビアホール底部の第1配線106表面を、有機溶剤、或いはH又は不活性ガスを含むガスを用いたプラズマ照射によって清浄化する。こうして、ビアホール底部において清浄な第1配線106表面を得る(図8)。
図7から図8の順に示した構造を形成するまでをステップA1とする。ステップA1において、第1ビア層間絶縁膜108のビアホールを形成する際の反応性ドライエッチングは、例えばCF/Arのガス流量=140/300sccm、圧力6.7Pa、ソースパワー1200W、基板バイアスパワー700Wの条件で行うことができる。ソースパワーを低下、又は基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、第1ビア層間絶縁膜108及び第1バリア絶縁膜107の各側壁を傾斜したテーパー形状にすることができ、例えば、垂直を90°とすると、30°程度の角度に傾斜することができる。
また、ステップA1において、第1バリア絶縁膜107を貫通し第1配線106の上面に達するビアホールを形成する際のエッチバックは、第1バリア絶縁膜107がSiN膜或いはSiCN膜である場合、CFを含むプラズマを用いることで行うことができる。このとき、第1ビア層間絶縁膜108についてもエッチングされ、ビアホール底の第1バリア絶縁膜107の残膜約20nmに対して、例えば35nm相当のエッチングが行われる場合、第1ビア層間絶縁膜108の残膜厚は110nmとすることができる。この35nm相当のエッチングは、約80%のオーバーエッチングに相当する。
次に、第1ビア層間絶縁膜108上、及び第1バリア絶縁膜107に形成されたビアホール内に、第2バリアメタル109を介して金属膜を堆積する。この金属膜は第1ビアプラグ110となる。第1ビアプラグ110となる金属膜の材料は、例えば、Cu(200nm)である。第2バリアメタル109は、第1バリアメタル105と同様のバリア性を有する導電性膜であり、第1ビアプラグ110を構成する材料がCuを主成分とする金属である場合には、例えば、TaN(5nm)/Ta(5nm)の積層膜である。
続いて、図9に示すように、第1ビアプラグ110の部分以外の金属膜を、CMP処理により除去するとともに、表面を平坦化することで、第1ビアプラグ110を形成する(図9)。
図8から図9の順に示した構造を形成するまでをステップA2とする。ステップA2において、前述の第2バリアメタル109及び第1ビアプラグ110は、当該技術分野における一般的なスパッタリング装置を用いて堆積することができる。例えば、第1ビアプラグ110がCuからなる場合、DC(直流)スパッタリングにより、Cuをターゲットとして、基板温度は室温、スパッタパワー1.4kW、Ar流量20sccm、圧力0.27Paの条件を用いる。このような条件のDC(直流)スパッタリングにより、面心立方構造であり、かつ主に(111)配向したCuからなる第1ビアプラグ110を堆積することができる。
また、ステップA2において、CMP処理では、第1ビアプラグ110以外の、第1ビア層間絶縁膜108上面に堆積したCuを主成分とする余分な金属膜及び第2バリアメタル109(TaN(5nm)/Ta(5nm)の積層膜)を完全に除去する目的で、過剰に研磨を行う。この過剰研磨の厚さは、例えば、30nmである。この過剰研磨により、第1ビアプラグ110以外の第1ビア層間絶縁膜108上面に堆積した余分な金属膜及び第2バリアメタル109を確実に除去することができる。また、この過剰研磨により、所望の第1ビアプラグ110高さが得られる。所望の第1ビアプラグ110高さは、例えば80nmである。
また、ステップA2において、金属膜及び第2バリアメタル109のCMP処理では、一般的なコロイダルシリカ、或いはセリア系のスラリーを用いて研磨することができる。
続いて、図10に示すように、第1ビアプラグ110を含む第1ビア層間絶縁膜108上に第2バリア絶縁膜111及び第1ハードマスク膜112を形成する。第2バリア絶縁膜111は、例えば、膜厚30nmのSiCN膜である。第1ハードマスク膜112は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第1バリア絶縁膜107とは異なる材料であることが好ましく、絶縁膜であっても導電膜であっても良い。例えば、膜厚40nmのSiO膜である。
続いて、第1ハードマスク膜112上に、所定の開口部パターンを有するフォトレジストを形成し、ドライエッチングを行って第1ハードマスク膜112に開口部(図示無し)を形成する。Oプラズマアッシング等によってフォトレジストを剥離後、第1ハードマスク膜112の開口部底部に露出している第2バリア絶縁膜111をエッチバックすることにより、第1ビアプラグ110上面を露出させる開口部を第2バリア絶縁膜111に形成する。第1ハードマスク膜112は、このエッチバック中にエッチング除去される。このエッチバック後、第2バリア絶縁膜111の開口部底部に露出した第1ビアプラグ110表面を、有機溶剤、或いは、H又は不活性ガスを含むガスを用いたプラズマ照射によって清浄化する(図11)。
図9から図11の順に示した構造を形成するまでをステップA3とする。ステップA3において、第2バリア絶縁膜111の開口部底部の直径は、開口部底部に露出した第1配線106の幅よりも大きいことが好ましい。
ステップA3において、第2バリア絶縁膜111の開口部を形成する際のエッチバックは、第2バリア絶縁膜111がSiN膜或いはSiCN膜である場合、CFを含むプラズマを用いることができる。このエッチバックの条件は、例えば、CF/Arのガス流量=25/50sccm、圧力0.53Pa、ソースパワー400W、基板バイアスパワー90Wである。ソースパワーを低下、又は基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、第2バリア絶縁膜111側壁を傾斜したテーパー形状にすることができる。また、このエッチバックによって、第1ハードマスク膜112をエッチング除去することができる。
次に、第1ビアプラグ110が露出した開口部を含む第2バリア絶縁膜111上に固体電解質層121を堆積する。これにより、固体電解質層121の下面は、面心立方構造でありかつ主に(111)配向したCuからなる第1ビアプラグ110に接触する。固体電解質層121には、Ta、Ni、Ti、Zr、Hf、Si、Al、Fe、V、Mn、Co、Wのうち少なくとも1つを含む金属酸化物膜、SiOCH膜、カルコゲナイド膜、及びそれらの積層構造などを用いることができる。例えば、膜厚6nmのSiOCH膜が用いられる。この場合、プラズマCVD法によって堆積し、続いて不活性ガスプラズマ処理を行う。
続いて、固体電解質層121上にスパッタリング法により第1上部電極122及び第2上部電極123をこの順に形成する。第1ビアプラグ110、固体電解質層121、第1上部電極122、及び第2上部電極123は、固体電解質スイッチ素子124の積層構造を構成する。第1上部電極122は、化学的に不活性であり、かつドライエッチングによる加工が容易な金属が用いられることが好ましい。第1上部電極122は、例えばRuである。また、下層の第2上部電極を構成する金属原子が上部の第3バリアメタル131を介して電気的に接続する第2ビアプラグ132へ拡散するのを防止する観点から(図6を参照)、第2上部電極123はバリア性の高い導電性材料が好ましい。さらには、接触抵抗を低減する目的から、第3バリアメタル131と同一材料であることがより好ましい。したがって、本実施形態では、例えばTaNを用いる。
続いて、第2上部電極123上に第2ハードマスク膜125及び第3ハードマスク膜126をこの順に積層する(図12)。第2ハードマスク膜125は、密着性の観点から第2バリア絶縁膜111と同一材料を用いることが好ましい。第2ハードマスク膜125は例えば、膜厚30nmのSiCN膜である。第3のハードマスク膜126は例えば、膜厚100nmのSiO膜である。
図11から図12に示した構造を形成するまでの工程をステップA4とする。ステップA4において、固体電解質層121にSiOCH膜を用いた場合、プラズマCVD法では、原料に液体SiOCHモノマー分子を用い、基板温度は400℃以下とし、He流量500sccm〜2000sccm、原料流量0.1g/min〜0.8g/min、チャンバー圧力2.7Torr〜4.2Torr、RFパワー20W〜100Wにそれぞれ設定することで固体電解質層121を堆積することができる。具体的には例えば、基板温度350℃、He流量1500sccm、原料流量0.75g/min、プラズマCVDのチャンバー圧力3.5Torr、RFパワー50Wの条件で堆積することができる。
固体電解質層121堆積後の不活性プラズマ処理は、不活性ガスとしてHeを用い、基板温度は400℃以下とし、He流量500sccm〜1500sccm、プラズマ処理のチャンバー圧力2.7Torr〜3.5Torr、RFパワー20W〜200Wにそれぞれ設定することで行うことができる。具体的には例えば、基板温度350℃、He流量1000sccm、プラズマ処理のチャンバー圧力2.7Torr、RFパワー50W、処理時間30秒の条件で行うことができる。この不活性プラズマ処理によって、次に堆積する第1上部電極122との密着性を改善することができる。
また、ステップA4において、第1上部電極122は、例えば、Ruを用いる場合、DCスパッタリングによりRuをターゲットとして、基板温度は室温、スパッタパワー0.2kW、Ar流量20sccm、圧力0.27Paの条件で膜厚10nmを堆積することができる。また、第2上部電極123は、同じくDCスパッタリングによりTaをターゲットとして同条件で膜厚30nmを堆積することができる。
また、ステップA4において、第2ハードマスク膜125及び第3ハードマスク膜126は、プラズマCVD法を用いて成膜することができる。いずれのハードマスク膜125、126も当該技術分野における一般的なプラズマCVD法を用いて形成することができる。成膜温度は200℃〜400℃の範囲を選択することが可能である。ここでは、成膜温度を350℃とした。
次に、第3ハードマスク膜126上に固体電解質スイッチ素子124の加工パターンを有するフォトレジストを形成した後、第2ハードマスク膜125が現れるまで第3ハードマスク膜126をドライエッチングする。続いて、Oプラズマアッシング処理によりフォトレジストを除去した後、第3ハードマスク膜126をマスクとして、第2ハードマスク膜125、第2上部電極123、第1上部電極122、固体電解質層121を連続的にドライエッチングする(図13)。
図12に示した構造から図13に示した構造を形成するまでの工程をステップA5とする。ステップA5において、第3ハードマスク膜126のドライエッチングは、第2ハードマスク膜125の上面又は内部で停止していることが好ましい。この場合、固体電解質スイッチ素子124は、第2ハードマスク膜125よってカバーされているので、Oプラズマ中に暴露されることはない。また、第1上部電極122のRuもOプラズマに暴露されることがないので、第1上部電極122に対するサイドエッチの発生を抑制することができる。なお、第3ハードマスク膜126のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
ステップA5において、第2ハードマスク膜125、第2上部電極123、第1上部電極122、及び固体電解質層121の各エッチングについても、平行平板型のドライエッチング装置を用いて行うことができる。
第2ハードマスク膜125(例えば、SiCN)のエッチングは例えば、CF/Arのガス流量=25/50sccm、圧力0.53Pa、ソースパワー400W、基板バイアスパワー90Wの条件で行うことができる。
また、第2上部電極123(例えば、Ta)のエッチングは、基板温度90℃、Clガス流量=50sccmにて圧力0.53Pa、ソースパワー400W、基板バイアスパワー60Wの条件で行うことができる。
また、第1上部電極122(例えば、Ru)のエッチングは、基板温度は室温、CHOHのガス流量=50sccmにて圧力0.53Pa、ソースパワー1200W、基板バイアスパワー300Wの条件で行うことができる。
また、固体電解質層121(例えば、SiOCH)のエッチングは、第1上部電極122にRuを用いた場合、第1上部電極のエッチングと同条件で行うことができる。したがって、第1上部電極122と一括してエッチングを行うこともできる。
また、ステップA5において、上述の条件にて、第2ハードマスク膜125、第2上部電極123、第1上部電極122、及び固体電解質層121の各エッチングについても、平行平板型のドライエッチング装置を用いて連続的に行うことができる。
また、ステップA5において、上述の条件にて、第2ハードマスク膜125、第2上部電極123、第1上部電極122、及び固体電解質層121の各エッチングを行った後、第3ハードマスク膜126の残り膜厚は50nmとすることができる。
次に、第3ハードマスク膜126、第2ハードマスク膜125、第2上部電極123、第1上部電極122、固体電解質層121、及び第2バリア絶縁膜111からなる積層構造の上部及び側壁部に、保護絶縁膜127を堆積する。保護絶縁膜127は、第2バリア絶縁膜111及び第2ハードマスク膜125と同一材料を用いることが好ましく、例えば、膜厚30nmのSiCN膜である。
続いて、保護絶縁膜127上に、プラズマCVD法を用いて第2ビア層間絶縁膜128を堆積する(図14)。第2ビア層間絶縁膜128は、例えば、膜厚210nmのSiO膜である。
次に、CMP法を用いて、第2ビア層間絶縁膜128を平坦化する。平坦化後、第2ビア層間絶縁膜128上に、第3層間絶縁膜129及び第2キャップ絶縁膜130をこの順に堆積する(図15)。第3層間絶縁膜129は、エッチング加工時に下部で接する第2ビア層間絶縁膜128をエッチングストッパ層とするために、第2ビア層間絶縁膜128とは異なる材料が用いられる。第3層間絶縁膜129は例えば、膜厚150nmのSiOCH膜である。
図13に示した構造から図15に示した構造を形成するまでの工程をステップA6とする。ステップA6において、保護絶縁膜127は、例えばSiCN膜を用いる場合、テトラメチルシランとアンモニアを原料ガスとし、基板温度200℃にて、プラズマCVD法を用いて形成することができる。この保護絶縁膜127の形成により、第2バリア絶縁膜111、保護絶縁膜127、及び第2ハードマスク膜125はSiCN膜で同一材料として抵抗変化素子の周囲を一体化し保護する。これにより界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
また、ステップA6において、第2ビア層間絶縁膜128の平坦化では、第2ビア層間絶縁膜128の頂面から約100nmを削り取り、残膜を約110nmとすることができる。このとき、第2ビア層間絶縁膜128のCMP処理では、一般的な、コロイダルシリカ、或いはセリア系のスラリーを用いて研磨することができる。
また、ステップA6において、第3層間絶縁膜129及び第2キャップ絶縁膜130は、一般的なプラズマCVD法を用いて堆積することができる。
次に、デュアルダマシン法のビアファースト法を用いて、図6に示した第2配線133、及び第2ビアプラグ132を形成する。
ビアファースト法においては、まず、第2キャップ絶縁膜130上に、図6に示した第2ビアプラグ132用の上部ビアホール135のパターンを有するフォトレジストを形成する。その後、ドライエッチングにより、第2キャップ絶縁膜130、第3層間絶縁膜129、第2ビア層間膜128、保護絶縁膜127、及び第3ハードマスク膜126を貫通した、図6に示した第2ビアプラグ132用の上部ビアホール135を形成する。その後、Hガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する(図16)。
続いて、第2キャップ絶縁膜130上に、図6に示した第2配線133用の配線溝136のパターンを有するフォトレジストを形成した後、ドライエッチングにより、第2キャップ絶縁膜130及び第3層間絶縁膜129に図6に示した第2配線133用の配線溝136を形成する。その後、Hガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する(図17)。
図15に示した構造から図17に示した構造を形成するまでの工程をステップA7とする。ステップA7において、上部ビアホール135を形成した後、上部ビアホールに反射防止膜(ARC:Anti-Reflection Coating)などを埋め込んでおくことで、ドライエッチングによる配線溝136の形成時に、上部ビアホール135の底部の突き抜けを防止することができる。
次に、上部ビアホール135底部の第2ハードマスク膜125をエッチングすることで、上部ビアホール135から第2上部電極123を露出させる。その後、配線溝136及び上部ビアホール135内に第3バリアメタル131(例えば、TaN(5nm)/Ta(5nm)の積層膜)を介して第2配線133(例えば、Cu)及び第2ビアプラグ132(例えば、Cu)を同時に形成する。その後、第2配線133を含む第2キャップ絶縁膜130上に第3バリア絶縁膜134(例えば、50nmのSiCN膜)を堆積することにより、図6に示した構造が形成される。
図17に示した構造から図6に示した構造を形成するまでの工程をステップA8とする。ステップA8において、第2配線133の形成は、下層の第1配線106の形成と同様のプロセスを用いることができる。このとき、第2ビアプラグ132の底部の口径は、第2バリア絶縁膜111の開口部径よりも小さくしておくことが好ましい。本実施形態では、例えば、第2ビアプラグ132の底部の直径は60nm、第2バリア絶縁膜111の開口部の直径は100nmとする。
また、ステップA8において、第3バリアメタル131と第2上部電極123を同一材料とすることで、第2ビアプラグ132と第2上部電極123の間の接触抵抗を低減し、素子性能を向上させることができる。この素子性能とは、固体電解質スイッチ素子124のオン抵抗である。第2ビアプラグ132と第2上部電極123の間の接触抵抗を低減することにより、固体電解質スイッチ素子124のオン時の抵抗を低減できる。
本実施形態によれば、固体電解質スイッチの微細化及び高密度な集積化が可能になり、セット電圧及びそのばらつき低減し、かつオン状態の保持特性を改善した固体電解質スイッチ素子を作製することが可能になる。さらに、このような特性を備えた2端子型固体電解質スイッチ素子を実現できる。
〔第4の実施形態〕
次に、本発明の第4の実施形態に係る固体電解質スイッチ素子及びその形成方法について、図面を参照して説明する。本実施形態は、3端子固体電解質スイッチ素子及びその形成方法に本発明を適用した場合である。
<構造>
図19は、本発明の第4の実施形態に係る半導体基板上の多層配線層内部に形成した3端子型固体電解質スイッチ素子の構成を説明するための模式的に示した部分断面図である。本実施形態における3端子型固体電解質スイッチ素子324は主に、第1ビアプラグ310a、310bと、固体電解質層321と、第1上部電極322と、第2上部電極323とからなる。本実施形態では、第1ビアプラグ310a、310bが前述した図1の下部電極2に相当する。
また、本実施形態により形成した固体電解質スイッチ素子324において、第1上部電極322、第2上部電極323の積層体上に第2ハードマスク膜325及び第3ハードマスク膜326が形成されている。固体電解質層321、第1上部電極322、第2上部電極323、第2ハードマスク膜325、第3ハードマスク膜326は積層構造をなしている。この積層構造の側面と第2バリア絶縁膜311上は、保護絶縁膜327で覆われている。
第1配線306a、第2配線306bはそれぞれ、第2層間絶縁膜303及び第1キャップ絶縁膜304に形成された配線溝に第1バリアメタル305を介して埋め込まれた配線である。第1ビアプラグ310a、310bと第1配線306a、第2配線306bとはそれぞれ、第1バリア絶縁膜307の開口部にて第2バリアメタル309を介して接続されている。第1配線306a、第2配線306bには、例えば、Cuが用いられる。
第1バリアメタル305はバリア性を有する導電性膜であり、第1配線306a、第2配線306bに含まれる金属が第1層間絶縁膜302及び第2層間絶縁膜303、第1キャップ絶縁膜304などへ拡散することを防止するために、配線の側面及び底面を被覆している。第1バリアメタル305には、例えば、第1配線306a、第2配線306bがCuを主成分とする金属元素からなる場合には、Ta、TaN、TiN、WCNのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
第1ビアプラグ310a、310bはそれぞれ、第1バリア絶縁膜307及び第1ビア層間絶縁膜308に形成された配線溝に第2バリアメタル309を介して埋め込まれた形態である。本実施形態の第1ビアプラグ310a、310bは、固体電解質スイッチ素子324の下部電極を構成する。上述した実施形態と同様に、本実施形態の下部電極として機能する第1ビアプラグ310a、310bは結晶質となる材料からなる。また、第1ビアプラグ310a、310bはそれぞれ、第2バリアメタル309を介して第1配線306a、第2配線306bと電気的に接続されている。第1ビアプラグ310a、310bの形状は、側壁が垂直である円柱状であっても良いが、垂直を0°とすると、60°以下の角度に傾斜したテーパー形状であっても良い。第1ビアプラグ310a、310bは、Cuを主成分とする金属材料で構成することができ、例えば、Cu単体が用いられ、かつ面心立方構造を有し、主に(111)面に配向した状態で固体電解質層321と接続している。
第2バリアメタル309は第1バリアメタル305と同様のバリア性を有する導電性膜である。第1ビアプラグ310a、310bに含まれる金属が第1バリア絶縁膜307及び第1ビア層間絶縁膜308へ拡散することを防止するために、第1ビアプラグ310a、310bの側面及び底面を被覆している。第2バリアメタル309には、例えば、第1ビアプラグ310a、310bがCuを主成分とする金属元素からなる場合には、Ta、TaN、TiN、WCNのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
固体電解質スイッチ素子324は、第1ビアプラグ310a、310bがCuを主成分とする金属材料で構成されている場合には、第1ビアプラグ310a、310b中のCu原子をイオン化して固体電解質層321中へ溶出させる目的で、第1ビアプラグ310a、310b自身を下部電極として用いることができる。固体電解質層321と第1ビアプラグ310a、310bとは、第2バリア絶縁膜311の開口部にて接続されている。
第3配線333は、第3層間絶縁膜329及び第2キャップ絶縁膜330に形成された配線溝に第3バリアメタル331を介して埋め込まれた配線である。第3配線333は、第2ビアプラグ332と一体になっている。第2ビアプラグ332は、保護絶縁膜327、第3ハードマスク膜326及び第2ハードマスク膜325に形成された下穴に第3バリアメタル331を介して埋め込まれている。第2ビアプラグ332は、第3バリアメタル331を介して第2上部電極323と電気的に接続されている。第3配線333及び第2ビアプラグ332には、例えば、Cuが用いられる。
第3バリアメタル331は、第1バリアメタル305と同様のバリア性を有する導電性膜である。第3配線333及び第2ビアプラグ332に含まれる金属が、第2ビア層間絶縁膜328、第3層間絶縁膜329、第2キャップ絶縁膜330へ拡散することを防止するため、第3配線333及び第2ビアプラグ332の側面及び底面を被覆している。第3バリアメタル331には、例えば、第3配線333及び第2ビアプラグ332がCuを主成分とする金属元素からなる場合には、Ta、TaN、TiN、WCNのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
第3バリアメタル331は、接触抵抗を低減する観点から、第2上部電極323と同一材料であることが好ましい。例えば、第3バリアメタル331がTaN(下層)/Ta(上層)の積層構造である場合には、下層材料であるTaNを第2上部電極323に用いることが好ましい。
第3ハードマスク膜326は、第2ハードマスク膜325をエッチングする際のハードマスクとなる膜である。第2ハードマスク膜325は、第3ハードマスク膜326と異なる種類の膜であることが好ましい。例えば、第2ハードマスク膜325がSiCN膜であれば、第3ハードマスク膜326にSiO膜を用いることが可能である。
保護絶縁膜327は、側面が露出した固体電解質スイッチ素子324にダメージを与えることを防ぎ、さらに固体電解質スイッチ素子324から第2ビア層間絶縁膜328への構成原子の拡散を防ぐ機能を有する絶縁膜である。保護絶縁膜327には、例えば、SiN膜、SiCN膜等を用いることが可能である。
<形成方法>
次に、本実施形態に係る半導体基板上の多層配線層内部の3端子型固体電解質スイッチ素子の形成方法について、図20〜図25及び前述の図19を用いて説明する。図20〜図25及び図19は、本発明の第4の実施形態に係る半導体基板上の多層配線層内部の3端子型固体電解質スイッチ素子の形成方法の1例を説明するための図であり、素子の断面が工程順に模式的に示されている。第3実施形態と同様な材質、膜厚や製造条件のものについては、詳細な説明を省略することにする。
まず、半導体基板301上に第1層間絶縁膜302、第2層間絶縁膜303及び第1キャップ絶縁膜304を順に形成する。第3実施形態と同様に、ここで言う半導体基板301は、半導体基板そのものであっても良く、基板表面に半導体素子(図示せず)が形成されている基板であっても良い。続いて、リソグラフィ法を用いて、第1キャップ絶縁膜304、第2層間絶縁膜303、及び第1層間絶縁膜302に複数の配線溝を形成する。その後、配線溝にそれぞれ第1バリアメタル305を介して金属を埋め込んで、第1配線306a、第2配線306bを形成する。続いて、第1配線306a、第2配線306bを含む第1キャップ絶縁膜304上に第1バリア絶縁膜307を形成する。次に、第1バリア絶縁膜307上に第1ビア層間絶縁膜308を形成する(図20)。
第1ビア層間絶縁膜308は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第1バリア絶縁膜307とは異なる材料であることが好ましい。ここでは、第1ビア層間絶縁膜308として、例えば、SiO膜を用いる。第1ビア層間絶縁膜308の堆積膜厚は、第1ビアプラグを形成後の高さを、例えば80nmとする場合、後述するエッチバック及びCMP処理による膜厚減少を考慮して、145nmである。
続いて、所定の開口部パターンを有するフォトレジスト(図示せず)を第1ビア層間膜308上に形成し、フォトレジストをマスクにしてドライエッチングを行って第1ビア層間絶縁膜308にビアホールパターンを転写する。その後、Oプラズマアッシング等によってフォトレジストを剥離する。第1ビア層間絶縁膜308をマスクとして、第1ビア層間絶縁膜308のビアホール底部に露出している第1バリア絶縁膜307をエッチバックすることにより、ビアホールを第1配線306a、第2配線306bの上面にまで到達させる。このビアホールを形成した後、ビアホール底部の第1配線306a、第2配線306b表面を、有機溶剤、或いはH又は不活性ガスを含むガスを用いたプラズマ照射によって清浄化する。こうして、ビアホール底部において清浄な第1配線306a、第2配線306b表面を得る(図21)。
次に、第1ビア層間絶縁膜308上、及び第1バリア絶縁膜307に形成されたビアホール内に、第2バリアメタル309を介して金属膜を堆積する。この金属膜は第1ビアプラグ310a、310bとなる。第1ビアプラグ310a、310bとなる金属膜の材料は、例えば、Cu(200nm)である。第2バリアメタル309は、第1バリアメタル305と同様のバリア性を有する導電性膜であり、第1ビアプラグ310a、310bを構成する材料がCuを主成分とする金属である場合には、例えば、TaN(5nm)/Ta(5nm)の積層膜である。
続いて、ビアホールの部分以外の金属膜をCMP処理により除去するとともに、表面を平坦化することで、第1ビアプラグ310a、310bを形成する(図21)。
第2バリアメタル309及び第1ビアプラグ310a、310bは、当該技術分野における一般的なスパッタリング装置を用いて堆積することができる。第1ビアプラグ310a、310bがCuからなる場合、DCスパッタリングにより、Cuをターゲットとして、例えば基板温度は室温、スパッタパワー1.4kW、Ar流量20sccm、圧力0.27Paの条件を用いる。このような条件のDCスパッタリングにより、面心立方構造であり、かつ主に(111)配向したCuからなる第1ビアプラグ310a、310bを堆積することができる。
続いて、図22に示すように、第1ビアプラグ310a、310bを含む第1ビア層間絶縁膜308上に第2バリア絶縁膜311及び第1ハードマスク膜312を形成する。第2バリア絶縁膜311は、例えば、膜厚30nmのSiCN膜である。第1ハードマスク膜312は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第1バリア絶縁膜307とは異なる材料であることが好ましく、絶縁膜であっても導電膜であっても良い。
続いて、第1ハードマスク膜312上に、所定の開口部パターンを有するフォトレジストを形成し、ドライエッチングを行って第1ハードマスク膜312に開口部(図示無し)を形成する。Oプラズマアッシング等によってフォトレジストを剥離後、第1ハードマスク膜312の開口部底部に露出している第2バリア絶縁膜311をエッチバックすることにより、第1ビアプラグ310a、310b上面の一部を露出させる開口部を第2バリア絶縁膜311に形成する。第1ハードマスク膜312は、このエッチバック中にエッチング除去される。このエッチバック後、第2バリア絶縁膜311の開口部底部に露出した第1ビアプラグ310a、310b表面を、有機溶剤、或いは、H又は不活性ガスを含むガスを用いたプラズマ照射によって清浄化する(図23)。
次に、第1ビアプラグ310a、310bが露出した開口部を含む第2バリア絶縁膜311上に固体電解質層321を堆積する。これにより、固体電解質層321の下面は、面心立方構造でありかつ主に(111)配向したCuからなる第1ビアプラグ310a、310bに接触する。固体電解質層321には、Ta、Ni、Ti、Zr、Hf、Si、Al、Fe、V、Mn、Co、Wのうち少なくとも1つを含む金属酸化物膜、SiOCH膜、カルコゲナイド膜、及びそれらの積層などを用いることができる。例えば、膜厚6nmのSiOCH膜が用いられる。この場合、プラズマCVD法によって堆積し、続いて不活性ガスプラズマ処理を行う。
続いて、固体電解質層321上にスパッタリング法により第1上部電極322及び第2上部電極323をこの順に形成する。第1ビアプラグ310a、310b、固体電解質層321、第1上部電極322、及び第2上部電極323は、固体電解質スイッチ素子324の積層構造を構成する。続いて、第2上部電極323上に第2ハードマスク膜325及び第3ハードマスク膜326をこの順に積層する(図24)。
次に、第3ハードマスク膜326上に固体電解質スイッチ素子324の加工パターンを有するフォトレジストを形成した後、第2ハードマスク膜325が現れるまで第3ハードマスク膜326をドライエッチングする。続いて、Oプラズマアッシング処理によりフォトレジストを除去した後、第3ハードマスク膜326をマスクとして、第2ハードマスク膜325、第2上部電極323、第1上部電極322、固体電解質層321を連続的にドライエッチングする。
次に、第3ハードマスク膜326、第2ハードマスク膜325、第2上部電極323、第1上部電極322、固体電解質層321からなる積層構造の上部及び側壁部、及び第2バリア絶縁膜311上に保護絶縁膜327を堆積する(図25)。
続いて、第2の実施形態と同様に、保護絶縁膜327上にプラズマCVD法を用いて第2ビア層間絶縁膜328を堆積する。次に、CMPを用いて、第2ビア層間絶縁膜328を平坦化する。平坦化後、第2ビア層間絶縁膜328上に、第3層間絶縁膜329及び第2キャップ絶縁膜330をこの順に堆積する。
次に、デュアルダマシン法のビアファースト法を用いて、図19に示した第3配線333、及び第2ビアプラグ332を形成する。ビアファースト法においては、まず、第2キャップ絶縁膜330上に、図19に示した第2ビアプラグ332用の上部ビアホールのパターンを有するフォトレジストを形成した後、ドライエッチングにより、第2キャップ絶縁膜330、第3層間絶縁膜329、第2ビア層間膜328、保護絶縁膜327、及び第3ハードマスク膜326を貫通した、図19に示した第2ビアプラグ332用の上部ビアホールを形成する。その後、Hガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する。
続いて、第2キャップ絶縁膜330上に、図19に示した第3配線333用の配線溝のパターンを有するフォトレジストを形成した後、ドライエッチングにより、第2キャップ絶縁膜330及び第3層間絶縁膜329に図19に示した第3配線333用の配線溝336を形成する。その後、Hガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する。
次に、上部ビアホール底部の第2ハードマスク膜325をエッチングすることで、上部ビアホールから第2上部電極323を露出させる。その後、配線溝及び上部ビアホール内に第3バリアメタル331を介して第3配線333及び第2ビアプラグ332を同時に形成する。その後、第3配線333を含む第2キャップ絶縁膜330上に第3バリア絶縁膜334を堆積することで、図19に示した構造が形成される。
本実施形態によれば、固体電解質スイッチの微細化及び高密度な集積化が可能になり、セット電圧及びそのばらつき低減し、かつオン状態の保持特性を改善した固体電解質スイッチ素子を作製することが可能になる。さらに、このような特性を備えた3端子型固体電解質スイッチ素子を実現できる。
次に、本発明の抵抗変化素子の実施例について説明する。
(実施例1)
実施例1として、図6に示したような、半導体基板101上の多層配線層内部に、下部電極として、本発明である、面心立方構造であり、かつ主に(111)配向したCuからなる第1ビアプラグ110を用いた固体電解質スイッチ素子124を形成した。
比較のため、本発明による上述の第1ビアプラグ110を用いず、背景技術のみで、図18に示すような、下層のCuからなる第1配線106を直接下部電極206として固体電解質層221に接続した、固体電解質スイッチ素子224についても形成した。第1バリア絶縁膜107、第1ビア層間絶縁膜108、第2バリアメタル109、及び第1ビアプラグ110の形成工程以外は、本発明の実施形態(図6)による形成工程と同一である。
その結果、下部電極として本発明による第1ビアプラグ110を用いなかった場合、測定した全素子のうち、3Vバイアススイープ、オン電流制限500μAの条件によりスイッチングを得た固体電解質スイッチ素子の歩留まりは90.2%であった。さらに、下部電極として本発明による第1ビアプラグ110を用いなかった場合、オン状態(〜1kΩ)の素子を150℃にて100時間保管した後のオン状態の保持歩留まりは84.5%であった。これに対し、本発明の実施形態による第1ビアプラグ110を用いた場合、スイッチング歩留まりは99.3%、オン状態の保持歩留まりは96.0%を得た。
これは、下部電極として本発明のように面心立方構造で(111)配向したCuを用いたことに起因している。これは、固体電解質スイッチ素子をセットする場合、セット電圧印加によるCu原子のイオン化に必要なエネルギーのばらつきが抑制され、ひいては固体電解質層中に形成された金属架橋太さのばらつきも小さくなったためと考えられる。その結果、固体電解質スイッチ素子において、熱的に破断しやすい金属架橋を形成する確率が減少したためだと考えられる。
(実施例2)
実施例2として、本発明の固体電解質スイッチ素子及びその形成方法を用いて、CMOSデバイス基板上の多層配線層内部に、下部電極となる第1ビアプラグ110として、Mn0.35%添加Cu合金を用いた、2端子型固体電解質スイッチ素子を形成した。
本実施例における2端子型固体電解質スイッチ素子の構造は、図6に示した構造と同様である。第1ビアプラグ110にはMnを0.35%添加したCu合金を用いた。上述した実施形態のように下部電極となる第1ビアプラグ110を形成し、第1ビアプラグ110が面心立方構造の形態であり、上部の固体電解質層121に対し、主に(111)面配向して接触していることを確認した。また、本実施例における第1ビアプラグ110についても、DCスパッタリングにおいて、Mn0.35%添加Cuをターゲットとして用いる点の他は、本発明の第3の実施形態と同一方法にて形成することができる。
その結果、下部電極として本発明による第1ビアプラグ110を用いなかった場合、測定した全素子における閾値電圧のばらつきは±1.0Vであったのに対し、本実施例における第1ビアプラグとして、面心立方構造(111)面配向したMn0.35%添加Cuを用いた場合、同ばらつきは±0.37Vまで低減した。また、オン状態の保持歩留まりについても97.2%を得た。これは、Mnを0.35%添加したことで、面心立方構造の(111)面の配向性が向上したためだと考えられる。
(実施例3)
実施例3として、本発明の固体電解質スイッチ素子及びその形成方法を用いて、CMOSデバイス基板上の多層配線層内部に3端子型固体電解質スイッチ素子を形成した。
図19に示すように、3端子型固体電解質スイッチ素子においては、第1バリア絶縁膜307に形成した1つの開口部から、第1ビア層間絶縁膜308を挟んで互いに離間した第1下部ビアプラグ310a及び第2下部ビアプラグ310bの各上面が部分的に露出した構造を有している。
第1下部部ビアプラグ310a及び第2下部ビアプラグ310bは、Cuを主成分とし、固体電解質層321に対し主に面心立方(111)面を配向した金属からなる。また、第1下部部ビアプラグ310a及び第2下部ビアプラグ310bはいずれも、例えば、Cuからなる場合、第2の実施形態における第1ビアプラグ110と同様の構成とすることができ、及び第3の実施形態にて説明した方法で形成することができる。
第1ビア層間絶縁膜308はSiOであり、第2バリア絶縁膜311はSiCN、固体電解質層321はSiOCHである。ドライエッチングによる開口部の形成において、第1下部配ビアプラグ310a及び第2下部ビアプラグ310bに挟まれた第1ビア層間絶縁膜308は、表面がドライエッチングされることにより膜減りが生じている。開口部を形成した後、第1下部配ビアプラグ310a及び第2下部ビアプラグ310bの表面を含む開口部上に固体電解質層321を堆積する。固体電解質層321堆積以降のステップは第3の実施形態と同様の固体電解質スイッチ素子の形成方法を用いることで、多層配線層内部に3端子型固体電解質スイッチ素子324を形成することができる。
上記の3端子型積固体電解質スイッチ素子を形成においても、本発明によるビアプラグ電極を用いることで、スイッチング歩留まりが、本発明によるビアプラグ電極を用いなかった場合の95.0%から99.6%へ向上した。さらに、3端子型積固体電解質スイッチ素子の閾値電圧ばらつき幅についても±0.8Vから±0.3Vへ低減した。さらに、これに伴い、オン状態の保持歩留まりも94.6%から99.2%へ改善することが確認された。
以上、実施形態及び実施例に基づき本発明を説明したが、これら実施形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではない。当業者であれば、上記記載に基づき各種変形例及び改良例に想到するのは当然であり、これらも本発明の範囲に含まれるものと了解される。
例えば上記した実施形態及び実施例では、発明の背景となった利用分野であるCMOS回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に固体電解質スイッチ素子を形成する例について説明したが、本発明はそれに限定されるものではなく、例えば、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、フラッシュメモリ、FRAM(登録商標)(Ferro-Electric Random Access Memory)、キャパシタ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、或いはそれらを同時に搭載したボードやパッケージの金属配線形成工程にも適用することができる。また、本発明は、電子回路装置、光回路装置、量子回路装置、マイクロマシン、MEMS(Micro Electro Mechanical Systems)などに半導体装置を接続する配線形成工程にも適用することができる。
1 半導体基板
2 下部電極
3 固体電解質層
4 上部電極
5 ビアプラグ
6 絶縁層
7 金属配線
8 ビアホール
9 金属膜
101 半導体基板
102 第1層間絶縁膜
103 第2層間絶縁膜
104 第1キャップ絶縁膜
105 第1バリアメタル
106 第1配線
107 第1バリア絶縁膜
108 第1ビア層間絶縁膜
109 第2バリアメタル
110 第1ビアプラグ
111 第2バリア絶縁膜
112 第1ハードマスク膜
121 固体電解質層
122 第1上部電極
123 第2上部電極
124 固体電解質スイッチ素子
125 第2ハードマスク膜
126 第3ハードマスク膜
127 保護絶縁膜
128 第2ビア層間絶縁膜
129 第3層間絶縁膜
130 第2キャップ絶縁膜
131 第3バリアメタル
132 第2ビアプラグ
133 第2配線
134 第3バリア絶縁膜
135 上部ビアホール
136 配線溝
301 半導体基板
302 第1層間絶縁膜
303 第2層間絶縁膜
304 第1キャップ絶縁膜
305 第1バリアメタル
306a 第1配線
306b 第2配線
307 第1バリア絶縁膜
308 第1ビア層間絶縁膜
309 第2バリアメタル
310a 第1下部ビアプラグ
310b 第2下部ビアプラグ
311 第2バリア絶縁膜
321 固体電解質層
322 第1上部電極
323 第2上部電極
324 3端子型固体電解質スイッチ素子
325 第2ハードマスク膜
326 第3ハードマスク膜
327 保護絶縁膜
328 第2ビア層間絶縁膜
329 第3層間絶縁膜
330 第2キャップ絶縁膜
331 第3バリアメタル
332 第2ビアプラグ
333 第3配線
334 第3バリア絶縁膜

Claims (10)

  1. 固体電解質層と、
    前記固体電解質層をはさんで配置している第1の電極と第2の電極とを有し、
    前記第1の電極は、前記固体電解質層中にイオンとして固溶する金属原子を主成分として含み、前記金属原子は結晶構造を構成し、前記固体電解質層との界面は、前記結晶構造の一の結晶面を主構成要素として含む
    抵抗変化素子。
  2. 前記結晶構造は面心立方構造である、請求項1に記載の抵抗変化素子。
  3. 前記一の結晶面は、面心立方構造における(111)面である、請求項1又は請求項2に記載の抵抗変化素子。
  4. 前記金属原子は銅原子であり、前記第1の電極はCu単体、又はAl、Si、Ti、Cr、Mn、Co、Ni、Zn、Ge、Nb、Sn、Hfから選ばれる少なくとも1種類の元素が銅に添加された合金である、請求項1乃至請求項3のいずれか一項に記載の抵抗変化素子。
  5. 前記元素は、濃度が0.01%以上20%以下のAl、濃度が0.01%以上8%以下のSi、濃度が0.01%以上0.5%以下のTi、濃度が0.01%以上0.03%以下のCr、濃度が0.01%以上35%以下のMn、濃度が0.01%以上1.5%以下のCo、濃度が0.01%以上50%以下のNi、濃度が0.01%以上35%以下のZn、濃度が0.01%以上10%以下のGe、濃度が0.01%以上0.2%以下のNb、濃度が0.01%以上10%以下のSn、濃度が0.01%以上0.1%以下のHfである、請求項4に記載の抵抗変化素子。
  6. 前記第1の電極は、絶縁層に開口されたビアホール内に、前記絶縁層下部の金属配線上に接触して配置したビアプラグを構成する、請求項1乃至請求項5のいずれか一項に記載の抵抗変化素子。
  7. 前記第1の電極は、絶縁層に形成された配線を構成する、請求項1乃至請求項5のいずれか一項に記載の抵抗変化素子。
  8. 前記第1の電極は、絶縁層上に前記金属原子を層状に堆積した後、配線状及び柱状のいずれか一方の形状に形成された、請求項1乃至請求項5のいずれか一項に記載の抵抗変化素子。
  9. 第1の電極を形成し、
    前記第1の電極に接して固体電解質層を形成し、
    前記固体電解質層の前記第1の電極と反対側の面に第2の電極を形成し、
    前記第1の電極は、前記固体電解質層中にイオンとして固溶する金属原子を主成分として含み、前記金属原子は結晶構造を構成し、前記固体電解質層との界面は、前記結晶構造の一の結晶面を主構成要素として含む
    抵抗変化素子の形成方法。
  10. 前記第1の電極の形成は、スパッタリング法により前記金属原子を堆積することにより行う、請求項9に記載の抵抗変化素子の形成方法。
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* Cited by examiner, † Cited by third party
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CN115036420A (zh) * 2022-08-15 2022-09-09 中国电子科技集团公司第五十八研究所 一种新型cbram器件的制备方法及其结构

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