JP5527321B2 - 抵抗変化素子及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。特に、多層配線層の内部に抵抗変化型不揮発素子(以下、「抵抗変化素子」)を有するフィールドプログラマブルゲートアレイ(Field Programmable Gate Array;FPGA)を搭載した半導体装置、抵抗変化素子及びその製造方法に関する。
シリコンデバイス等の半導体デバイスは、スケーリング則(Mooreの法則)に則ってデバイスの集積化・低電力化が進められ、3年4倍のペースで開発が進められてきた。近年、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は20nm以下となり、リソグラフィプロセスに用いる装置やマスクセットの価格が高くなってきている。また、デバイス寸法の物理的限界(例えば動作限界やばらつき限界)により、これまでのスケーリング則とは異なるアプローチによってデバイス性能を改善することが求められている。
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてFPGA(Field Programmable Gate Array)と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。FPGAは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。FPGAは、多層配線層の内部に抵抗変化素子を有し、顧客自身が任意に配線の電気的接続をできるようにしたものである。このようなFPGAを搭載した半導体装置を用いることで、回路の自由度を向上させることができるようになる。抵抗変化素子としては、遷移金属酸化物を用いたReRAM(Resistance Random Access Memory)や、イオン伝導体を用いたNanoBridge(NEC社の登録商標)などがある。
回路の自由度を向上させる可能性の高い抵抗変化素子として、イオン伝導体中における金属イオンの移動と電気化学反応とを利用したスイッチング素子が非特許文献1に開示されている。非特許文献1に開示されたスイッチング素子は、イオン伝導層と、該イオン伝導層を間にして対向するように設置された第1電極及び第2電極との3層から構成されている。このうち、第1電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第2電極からは金属イオンは供給されない。
このスイッチング素子の動作を簡単に説明する。第1の電極を接地して第2電極に負電圧を印加すると、第1電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第1電極と第2電極を接続する金属架橋が形成される。この金属架橋で第1電極と第2電極が電気的に接続することで、スイッチがオン状態になる。一方、上記オン状態で第1電極を接地して第2電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第1電極と第2電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第1電極および第2電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするには、再び第1の電極を接地して第2電極に負電圧を印加すればよい。
また、非特許文献1では、イオン伝導体を介して2個の電極が配置され、それらの間の導通状態を制御する2端子型のスイッチング素子の場合の構成および動作が開示されている。
このようなスイッチング素子は、従来用いられてきたMOSFETなどの半導体スイッチよりもサイズが小さく、オン抵抗が小さいという特徴を持っている。そのため、プログラマブルロジックデバイスへの適用に有望であると考えられている。また、このスイッチング素子においては、その導通状態(オン又はオフ)は印加電圧をオフにしてもそのまま維持されるので、不揮発性のメモリ素子としての応用も考えられる。例えば、トランジスタなどの選択素子1個とスイッチング素子1個とを含むメモリセルを基本単位として、このメモリセルを縦方向と横方向にそれぞれ複数配列する。このように配列することで、ワード線およびビット線で複数のメモリセルの中から任意のメモリセルを選択することが可能となる。そして、選択したメモリセルのスイッチング素子の導通状態を感知し、スイッチング素子のオン又はオフの状態から情報「1」又は「0」のいずれの情報が格納されているかを読み取ることができる。
Shunichi Kaeriyama et al., "A Nonvolatile Programmable Solid−Electrolyte Nanometer Switch", IEEE Journal of Solid−State Circuits, Vol.40, No.1, pp.168−176, January 2005.
ところで、近年の高集積化の要請により抵抗変化素子の小型化による高密度化および工程数の簡略化が要求されている。さらに同時に抵抗変化素子の性能向上(低抵抗化)と信頼性の向上も求められている。したがって、高集積化、高性能化、高信頼化を両立できる抵抗変化素子およびその形成手法の確立が望まれている。
本発明の主な課題は、高信頼化、高密度化、絶縁特性に優れた抵抗変化素子を提供することである。
本発明は、
銅を含む第1の電極と、
バルブメタルの酸化膜と、
酸素を含むイオン伝導層と、
第2の電極と、
をこの順に積層した抵抗変化素子である。
前記イオン伝導層は、少なくともTa、Zr又はHfのいずれかを主成分とする酸化物であることが好ましい。
前記イオン伝導層は、Ta,Zr又はHfのいずれかとSiとの複合酸化物であることが好ましい。
前記バルブメタルの酸化膜は酸化チタンであり、その膜厚は4nm以下であることが好ましい。
前記第2の電極は、Ru、Ni又はPtを含むことが好ましい。
上記の抵抗変化素子の形成方法であって、
前記第1の電極上にバルブメタル膜を形成する工程と、
前記イオン伝導層を酸素存在下で形成しつつ、前記バルブメタル膜を酸化する工程と、
を有することが好ましい。
前記イオン伝導層はスパッタリング法又はALD法により形成されることが好ましい。
前記バルブメタル膜はチタン膜であり、その膜厚は2nm以下であることが好ましい。
また、低抵抗時(ON時)に酸化チタン層内での銅の電界拡散が速いために、形成される銅イオンによる架橋が、酸化チタン層内で分断されることになる。この時、イオン伝導層内に残留した架橋は、酸化チタン層で分断されていることにより電圧が印加されやすくなり、OFF時に銅イオンを容易に回収することができるようになる。したがって抵抗変化素子のスイッチング特性を向上させることができる。
本発明の抵抗変化素子の製造方法によれば、イオン伝導層を形成する際に銅の酸化を防止することができる。より具体的には、イオン伝導層を形成する際に、銅上に形成したバルブメタル膜が酸化することで、銅の酸化を防止することができる。
本発明の実施形態に係る半導体装置の構成を模式的に示した部分断面図である。 本発明の抵抗変化素子の製造方法の例について説明するための断面工程図である。 実施形態3の半導体装置の構成例を示す概略断面図である。 実施形態3に記載の半導体装置を製造する工程を説明するための断面工程図である。 実施形態3に記載の半導体装置を製造する工程を説明するための断面工程図である。 実施形態3に記載の半導体装置を製造する工程を説明するための断面工程図である。 実施形態3に記載の半導体装置を製造する工程を説明するための断面工程図である。 実施例1における抵抗変化素子の断面TEM観察図である。 実施例1において上部電極10側に正電圧を印加した場合のI−V特性を示す図である。 実施例1においてウェハ上に試作した抵抗変化素子における、低抵抗状態(OFF状態)と高抵抗状態(ON状態)の抵抗値の正規分布を示す図である。
本発明は、
銅を主成分とする金属からなる第1の電極と、
バルブメタルの酸化膜と、
酸素を含むイオン伝導層と、
第2の電極と、
をこの順で積層した抵抗変化素子である。
本発明に係る低抵抗変化素子は、低抵抗時(ON時)にイオン伝導層内部に形成される銅イオンによる架橋をバルブメタルの酸化膜、特に酸化チタン膜又は酸化アルミニウム膜で分断することで、OFF時に銅イオンを容易に回収することができるようになる。より具体的に説明すると、銅がイオン伝導層中で架橋している状態(ON状態)からOFF動作を行うと、まず、電界拡散が速いバルブメタルの酸化物(酸化チタン膜など)中の銅イオンが銅の電極に回収される。すると、バルブメタルの酸化物(絶縁体)に電圧がかかり、さらに、バルブメタルの酸化物は銅の電界拡散が速いため、イオン伝導層中の銅イオンを迅速に回収することができるようになる。したがって抵抗変化素子のスイッチング特性を向上させることができる。なお、以上の理論は推測であり、特に本発明が限定されるものではない。
また、本発明に係る抵抗変化素子の製造方法によれば、イオン伝導層を形成する際に銅の酸化を防止することができる。より具体的には、イオン伝導層を形成する際に、銅上に形成したバルブメタル膜が酸化することで、銅の酸化を防止することができる。すなわち、酸化物の標準自由エネルギーが銅に比べてチタン又はアルミニウム等のバルブメタルの方が負に大きいために、銅上に形成したバルブメタルがイオン伝導層の形成中に発生する酸素を吸収する役割を果たし、さらにそのバルブメタルはイオンを伝導する性質を有するバルブメタルの酸化膜となるためである。
(実施形態1)
本発明の実施形態に係る半導体装置について図面を用いて説明する。
図1は、本発明の実施形態に係る半導体装置の構成を模式的に示した部分断面図である。
図1において、銅を主成分とする金属からなる第1の電極101上に酸化チタン膜(又は酸化アルミニウム)102が形成されている。酸化チタン膜102の上に酸素を含むイオン伝導層103が形成されている。該イオン伝導層103の上に第2の電極104が形成されている。
<第1の電極>
本発明における第1の電極は、銅を含む。第1の電極はイオン伝導層に銅イオンを供給するための役割を果たしている。
銅の中に不純物としてAl、Sn、Tiなどが含まれていても良い。
<バルブメタルの酸化膜>
前記第1の電極に接してチタンやアルミニウムなどのバルブメタルの酸化膜(酸化チタン膜や酸化アルミニウム膜)が形成されている。バルブメタルは不動体(不動態)を形成しやすい金属である。
バルブメタルは、酸化物の標準自由エネルギーが、銅に比べて負に大きい材料であるために、イオン伝導層形成中に発生する酸素を吸収し、銅の酸化を抑制する。
また、一般に銅配線は電界めっき法で形成されるが、めっき液に含まれる不純物等により、銅膜内に微量の酸素を含む。銅内に残留した酸素はスイッチング時の銅架橋生成のばらつきを増加させてしまう。バルブメタルは下層の銅配線からプロセス中に出てくる酸素を吸収する役割を果たす。
好ましい膜厚は、4nm以下である。
第1の電極とイオン伝導層の間に、酸化チタン膜又は酸化アルミニウム膜等のバルブメタルの酸化膜が形成されていることにより、低抵抗時(ON時)にイオン伝導層とバルブメタルの酸化膜(酸化チタン、又は酸化アルミニウム)内部を貫通して形成される銅イオンによる架橋を、高抵抗(OFF)に切り替える場合に、バルブメタルの酸化膜、特に酸化チタン膜又は酸化アルミニウム膜で分断することで、バルブメタルの酸化膜内部の銅か架橋が優先して回収される。これにより、バルブメタルの酸化物内部に電界が印加され、イオン伝導層内部の銅イオンの回収を容易にすることができるようになる。したがって抵抗変化素子のスイッチング特性を向上させることができる。
酸化チタン膜(又は酸化アルミニウム膜)の形成方法は、特に限定されるものではないが、例えば以下の工程で形成することができる。まず、第1の電極の上にチタン膜(又はアルミニウム膜)を形成する。次に、イオン伝導層をスパッタリング法により形成する。このスパッタリング際に、酸素ガスを導入しつつ行うことで、チタン膜(又はアルミニウム膜)を酸化チタン膜又は酸化アルミニウム膜に酸化する。
前記酸化チタン膜の膜厚は1以上3nm以下であることが好ましい。イオン伝導層内の金属架橋の形成と回収は電界制御であるため、酸化チタン膜の膜厚を3nm以下とすることでスイッチングに要する電圧を低く抑えやすい。
<イオン伝導層>
本発明におけるイオン伝導層は、酸素を含有する。また、イオン伝導層は、少なくともTa、Zr又はHfのいずれかを主成分とする酸化物であることが好ましい。
イオン伝導層は、Ta、Zr又はHfとSiとの複合酸化物であることが好ましい。
本発明は、イオン伝導体(イオンが電界などの印加によって自由に動くことのできる固体)中における金属イオン移動と電気化学反応とを利用した抵抗変化素子である。第1の電極はイオン伝導層に銅イオンを供給するための役割を果たしている。抵抗変化素子は、電圧の印加、あるいは電流を流すことでON/OFFの制御を行い、イオン伝導層中への第1の電極からの銅の電界拡散を利用してON/OFFの制御を行う。
<第2の電極>
第2の電極は、特に限定するものではないが、Ru、Ni又はPtを含むことが好ましい。
(実施形態2)
次に、抵抗変化素子の製造方法の実施形態について図2を参照にして詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
以下に本発明の抵抗変化素子の製造方法の例について図2を参照して簡単に説明する。まず、銅を主成分とする金属からなる第1の電極1上にチタン膜102aを形成する(図2(a))。次に、チタン膜102aの上にイオン伝導層103を形成すると同時にチタン膜102aを酸化し酸化チタン膜102とする(図2(b))。そして、イオン伝導層103上に第2の電極104を形成する(図2(c))。
本実施形態により製造される抵抗変化素子は、上部電極104と下部電極101との間に、酸化チタン膜102及びイオン伝導層103が介在する。また、下部電極101、酸化チタン膜102、イオン伝導層103及び上部電極104の順に積層した積層構造である。また、下部電極101は銅を含む金属膜であり、イオン伝導層103は酸素を含む膜である。
下部電極101は銅であるが、スパッタリング法や電界めっき法などにより形成することができる。また、銅の中に不純物としてAl、Sn、Tiなどが含まれていても良い。
まず、下部電極101の上にチタン膜102aを形成する(図2(a))。このチタン膜102aは、例えばDC(Direct Current;直流)スパッタリング法により形成することができる。例えば、8インチシリコンウェハ上にチタン膜を形成する場合には、反応室圧力0.35[Pa]、Ar流量40sccm、基板温度室温、スパッタリングパワー0.2kWにて、成長速度約22nm/minが得られる。堆積するチタン膜厚は2nm以下とすることが好ましい。
次に、チタン膜102aの上にイオン伝導層103を形成する。イオン伝導層103は、酸素を含む膜であり、例えば、Ta、Zr、あるいはHfを主成分とする酸化物を用いることができる。
Taを主成分とする酸化物としては、例えばTa0.8Si0.2を用いることができる。xは2〜2.5の範囲であることが好ましい。xを2以上とすることで酸素欠陥の発生を抑制し易くなり、イオン伝導層のリーク電流の増加を防ぎ易くなる。なお、リーク電流はオフ状態のリーク電流となるので、スイッチング素子からリーク電流が生じることとなり、動作電力が増加してしまうことになる。
Ta0.8Si0.2はスパッタリング法により形成することができ、例えばRFスパッタリング法により形成することができる。このRFスパッタリングでは、例えば、Siを20%含む酸化タンタル(Ta0.8Si0.2)をターゲットとし、RF電力1〜3KW、室温、Ar/Oの混合ガス、1.3[Pa]の条件で堆積することができる。この際、酸素を含む混合ガスを用いることにより、チタン膜を酸化チタン膜102に酸化することができる。この他、RFスパッタリング以外にも、タンタルを主成分とした金属ターゲットに酸素を含むガスを用いたDCスパッタリングを用いることができる。あるいは、スパッタリング以外にもALD法などを用いて形成することもできる。
具体的には、Ar/O=80/10sccm、圧力1.3[Pa]、RF電力3kWを用いることができる。この条件下において、金属Ti膜厚に対する酸化チタン膜厚を断面TEM観察により確認したところ、Ti1nm→酸化チタン2nm、Ti2nm→酸化チタン3.1nm、Ti3nm→酸化チタン4.2nmであった。酸化チタン膜厚が2nm、3.1nmではON/OFF抵抗比6桁以上のスイッチング特性を確認した。一方、4.2nmでは2〜3桁のスイッチング特性となり、歩留まりも低下した。このことから、酸化チタン膜厚(102)としては、4nm以下とすることが好ましい。
酸化チタン膜102の膜厚とイオン伝導層103の合計膜厚としては、20nm以下であることが好ましい。
なお、チタン膜を堆積しない状態で、直接銅上に上記手法でTa0.8Si0.2膜を形成すると、銅が酸化されてしまい、下部電極としての機能が低下する場合がある。
また、装置の仕様によって、酸素プラズマによる酸化力が激しい場合には、Ar/Oの混合ガスをAr単体ガスへ変更する、あるいは基板温度を室温よりも低い温度にすることで金属Tiの酸化状態を適宜制御することができる。
このとき、イオン伝導層の成長速度を高く保つため、成膜条件を2STEPへ変更し、最初のステップをAr単体ガスにより堆積し、次のステップでAr/O混合ガスにより堆積することもできる。成長速度はAr/O混合ガスの方が速いため、スループットの向上に有効である。
続いて、上部電極4は、例えば、DCスパッタリングによりRuをターゲットとしてDCパワー0.2kW、Arガス流量40sccm、0.27[Pa]、室温の条件で堆積することができる。上部電極形成中の、イオン伝導層103からの酸素の脱離を抑制するため、室温で堆積することが好ましい。
あるいは上部電極としてNiを用いる場合には、例えば、DCスパッタリングによりNiをターゲットとして、DCパワー0.2kW、Arガス流量80sccm、0.53[Pa]、室温の条件で堆積することができる。
このようにして形成した抵抗変化素子は、抵抗変化型不揮発素子であり、イオン伝導体中における銅イオン移動と電気化学反応とを利用したスイッチング素子とすることができる。抵抗変化素子は、電圧の印加、あるいは電流を流すことでON/OFFの制御を行い、例えば、酸化チタン膜102およびイオン伝導層103中への銅の電界拡散を利用してON/OFFの制御を行う。なお、本発明に係る抵抗変化素子は、スイッチング素子としてのみならず、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
抵抗変化素子を搭載する基板(図示せず)は、半導体素子が形成された基板でもよく、例えば、シリコン基板、単結晶基板、SOI(Silicon on Insulator)基板、TFT(Thin Film Transistor)基板、液晶製造用基板等の基板を用いることができる。
本実施形態により、下部電極である銅の酸化を抑制しながらイオン伝導層を形成することができ、高いスイッチング特性を有する抵抗変化素子を得ることができる。
また、酸化チタン膜を形成する際に、銅配線上に金属チタンを堆積し、その後イオン伝導層をRFスパッタリング法により行うことでイオン伝導層の形成中に前記金属チタンを酸化させ、酸化チタンの形成をイオン伝導層の形成と自己整合的に行うことができる。
(実施形態3)
本実施形態に係る半導体装置について図面を用いて説明する。なお、本発明は以下の実施形態に限定されるものではない。
図3は、本実施形態に係る半導体装置の構成を模式的に示した部分断面図である。
本実施形態では、抵抗変化素子を半導体装置の多層配線内部に形成した装置について説明する。
本実施形態における抵抗変化素子は、下部電極として機能する第1配線5aと、酸化チタン膜8と、イオン伝導層9と、第1上部電極10と、第2上部電極11と、からなる。
また、本実施形態における半導体装置において、第1上部電極10、第2上部電極11、及びハードマスク膜12の積層体上に厚膜のハードマスク膜23が形成されている。酸化チタン膜8、イオン伝導層9、第1上部電極10、第2上部電極11、ハードマスク膜12、及びハードマスク膜23の側面が保護絶縁膜24で覆われている。保護絶縁膜24は、ハードマスク膜23上には形成されていないが、絶縁性バリア膜7上には形成されている。また、本実施形態では、抵抗変化素子25に電気的に接続されない配線部分(5b、18b、19b)を併せ示している。第2配線18bのプラグ19bは、バリアメタル20bを介して第1配線5bと電気的に接続されている。抵抗変化素子部の構成は、実施形態1と同様である。
第1配線5aは、層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6aを介して埋め込まれた配線である。第1配線5aは、抵抗変化素子25の下部電極を兼ね、酸化チタン膜8と直接接している。なお、第1配線5aと酸化チタン膜8の間には、電極層などが挿入されていてもよい。電極層が形成される場合は、電極層と酸化チタン膜8、イオン伝導層9は連続にて加工されることが好ましい。第1配線5aには、イオン伝導層において拡散、イオン電導可能な金属が用いられ、例えば、Cu等を用いることができる。第1配線5aは、表面にCuSiが被覆されていてもよい。
第1配線5bは、層間絶縁膜4及びバリア絶縁膜3に形成された配線溝にバリアメタル6bを介して埋め込まれた配線である。第1配線5bは、抵抗変化素子25と接続されず、バリアメタル20bを介してプラグ19bと電気的に接続されている。第1配線5bには、第1配線5aと同一材料が用いられ、例えば、Cu等を用いることができる。
バリアメタル6a、6bは、第1配線5a、5bに係る金属が層間絶縁膜4や下層へ拡散することを防止するために、配線の側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル6a、6bには、例えば、第1配線5a、5bがCuを主成分とする金属元素からなる場合には、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)、炭窒化タングステン(WCN)のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。
第2配線18aは、層間絶縁膜17及びエッチングストッパ膜16に形成された配線溝にバリアメタル20aを介して埋め込まれた配線である。第2配線18aは、プラグ19aと一体になっている。プラグ19aは、ハードマスク膜23及びハードマスク膜24に形成された下穴にバリアメタル20aを介して埋め込まれている。プラグ19aは、バリアメタル20aを介して第2上部電極11と電気的に接続されている。
第2配線18bは、層間絶縁膜17及びエッチングストッパ膜16に形成された配線溝にバリアメタル20bを介して埋め込まれた配線である。第2配線18bは、プラグ19bと一体になっている。プラグ19bは、層間絶縁膜15、保護絶縁膜24、及び絶縁性バリア膜7に形成された下穴にバリアメタル20bを介して埋め込まれている。プラグ19bは、バリアメタル20bを介して第1配線5bと電気的に接続されている。第2配線18b及びプラグ19bには、第2配線18a及びプラグ19aと同一材料が用いられ、例えば、Cuを用いることができる。
バリアメタル20a、20bは、第2配線18a、18b(プラグ19a、19bを含む)に係る金属が層間絶縁膜15、17や下層へ拡散することを防止するために、第2配線18a、18b及びプラグ19a、19bの側面乃至底面を被覆する、バリア性を有する導電性膜である。バリアメタル20a、20bには、例えば、第2配線18a、18b及びプラグ19a、19bがCuを主成分とする金属元素からなる場合には、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)、炭窒化タングステン(WCN)のような高融点金属やその窒化物等、またはそれらの積層膜を用いることができる。バリアメタル20a、20bは、第2上部電極11と同一材料であることが好ましい。例えば、バリアメタル20a、20bがTaN(下層)/Ta(上層)の積層構造である場合には、下層材料であるTaNを第2上部電極11に用いることが好ましい。あるいは、バリアメタル20a、20bがTi(下層)/Ru(上層)である場合は、下層材料であるTiを第2上部電極11に用いることが好ましい。
ハードマスク膜23は、ハードマスク膜12をエッチングする際のハードマスクとなる膜である。ハードマスク膜23は、ハードマスク膜12と異なる種類の膜であることが好ましく、例えば、ハードマスク膜12がSiN膜であれば、ハードマスク膜23をSiO膜とすることができる。
保護絶縁膜24は、抵抗変化素子25にダメージを与えることなく、さらにイオン伝導層からの酸素の脱離を防ぐ機能を有する絶縁膜である。保護絶縁膜24には、例えば、SiN膜、SiCN膜等を用いることができる。保護絶縁膜24は、ハードマスク膜12及び絶縁性バリア膜7と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜24と絶縁性バリア膜7及びハードマスク膜12が一体化して、界面の密着性が向上する。
(実施形態4)
本実施形態では、実施形態3に係る半導体装置の製造方法について図面を用いて説明する。図4〜図7は、実施形態3に係る抵抗変化素子の製造方法を模式的に示した工程断面図である。
まず、半導体基板1(例えば、半導体素子が形成された基板)上に層間絶縁膜2(例えば、シリコン酸化膜、膜厚300nm)を堆積する。その後、層間絶縁膜2上にバリア絶縁膜3(例えば、SiN膜、膜厚50nm)を堆積する。その後、バリア絶縁膜3上に層間絶縁膜4(例えば、シリコン酸化膜、膜厚300nm)を堆積する。その後、リソグラフィ法(フォトレジスト形成、ドライエッチング、フォトレジスト除去を含む)を用いて、層間絶縁膜4、バリア絶縁膜3、及び層間絶縁膜2に配線溝を形成する。その後、当該配線溝にバリアメタル6a、6b(例えば、TaN/Ta、膜厚5nm/5nm)を介して第1配線5a、5b(例えば銅)を埋め込む。その後、第1配線5a、5bを含む層間絶縁膜4上に絶縁性バリア膜7(例えば、SiN膜、膜厚50nm)を形成する。その後、絶縁性バリア膜7上にハードマスク膜(図示せず、例えばシリコン酸化膜)を形成する。その後、ハードマスク膜上にフォトレジスト(図示せず)を用いて開口部をパターニングし、フォトレジストをマスクとしてドライエッチングすることによりハードマスク膜に開口部パターンを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する。その後、ハードマスク膜をマスクとしてハードマスク膜の開口部から露出する絶縁性バリア膜7をエッチバック(反応性ドライエッチング)することにより、絶縁性バリア膜7において第1配線5aに通ずる開口部を形成する。その後、アミン系の剥離液などで有機剥離処理を行うことで、第1配線5aの露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する(ステップB1;図4(A))。
ステップB1において、層間絶縁膜4及びバリア絶縁膜3に配線溝の深さは、層間絶縁膜4の膜厚分に加え、層間絶縁膜4の下面からさらに70nm程度オーバーエッチングされた深さであり、バリア絶縁膜3が貫通しており、層間絶縁膜2がその上面から20nm程度の深さまで掘り込まれている。このように、あらかじめバリア絶縁膜3をエッチングしておくことで、配線溝の抜け性を向上させることができる。
また、ステップB1において、絶縁性バリア膜7の開口部の形成での反応性ドライエッチング(エッチバック)は、CF/Ar=25:50sccm、0.53[Pa]、ソース400W、基板バイアス90Wの条件で行うことができる。ソースパワーを低下、あるいは基板バイアスを向上させることで、エッチング時のイオン性を向上させ、テーパ形状角度小さくすることができるようになる。このとき、絶縁性バリア膜7の開口部の底の絶縁性バリア膜7の残膜約30nmに対して、55nm相当(約80%オーバー)のエッチングを行うことができる。
また、ステップB1において、減圧化350℃での加熱は、スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。
また、ステップB1において、非反応性ガスを用いたRFエッチングは、RFエッチングチャンバにてArガスを用いて、Ar=30sccm、1.3[Pa]、ソース290W、基板バイアス130Wの条件で行うことができる。RFエッチング時間は、プラズマCVD法により形成したSiO膜のエッチング量で定量化することができ、該SiO膜換算で3nmとすることができる。
なお、ステップB1が行われた段階では、第1配線5b上は絶縁性バリア膜7で覆われたままであり、開口部以外の第1配線5bはRFエッチングされる。
次に、第1配線5a、5bを含む絶縁性バリア膜7上に膜厚2nmの金属Ti膜をDCスパッタリング法によって堆積する。次に、第1配線5a、5bを含む絶縁性バリア膜7上にイオン伝導層(例えば、Ta0.8Si0.2、膜厚13nm)をRF(Radio Frequency;高周波)スパッタリング法によって堆積する。この時、金属Ti膜はイオン伝導層の形成中の酸素プラズマによって全酸化し、酸化チタン膜8となる。その後、イオン伝導層上に第1上部電極10(例えば、Ru、膜厚10nm)及び第2上部電極11(例えば、Ta、膜厚50nm)をこの順に形成する(ステップB2;図4(B))。
ステップB2において、イオン伝導層のRFスパッタリングでは、Siを20%含む酸化タンタル(Ta0.8Si0.2)をターゲットとし、RF電力1〜3KW、室温、Ar/Oの混合ガス、1.3[Pa]の条件で堆積することができる。
具体的には、Ar/O=80/10sccm、圧力1.3[Pa]、RF電力3kWを用いることができる。この条件下において、金属Ti膜厚に対する酸化チタン膜厚を断面TEM観察により確認したところ、Ti1nm→酸化チタン2nm、Ti2nm→酸化チタン3.1nm、Ti3nm→酸化チタン4.2nmであった。酸化チタン膜厚が2nm、3.1nmではON/OFF抵抗比6桁以上のスイッチング特性を確認した。一方、4.2nmでは2〜3桁のスイッチング特性となり歩留まりも低下した。このことから、酸化チタン膜厚としては、4nm以下とすることが好ましい。
また、装置の仕様によって、酸素プラズマによる酸化力が激しい場合には、Ar/Oの混合ガスをAr単体ガスへ変更する、あるいは基板温度を室温よりも低い温度にすることで金属Tiの酸化状態を適宜制御することができる。
このとき、イオン伝導層9の成長速度を高く保つため、成膜条件を2STEPへ変更し、最初のステップをAr単体ガスにより堆積し、次のステップでAr/O混合ガスによる堆積することもできる。成長速度はAr/O混合ガスの方が速いため、スループットの向上に有効である。
また、ステップB2において、第1上部電極10は、DC(Direct Current;直流)スパッタリングによりRuをターゲットとしてDCパワー0.2kW、Arガス、0.27[Pa]の条件で堆積することができる。また、第2上部電極11は、同じくDCスパッタリングによりTaをターゲットとして同条件で堆積することができる。いずれの上部電極10、11も減圧下での堆積であるため、イオン伝導層9からの酸素の脱離を抑制するため、室温で堆積している。
なお、ステップB2が行われた段階では、第1配線5b上は絶縁性バリア膜7、酸化チタン膜8、イオン伝導層9、第1上部電極10、及び第2上部電極11で覆われたままである。
次に、第2上部電極11上にハードマスク膜12(例えば、SiN膜、膜厚30nm)、およびハードマスク膜23(例えば、SiO膜、膜厚200nm)をこの順に積層する(ステップB3;図4(C)参照)。
ここで、ハードマスク膜12及びハードマスク膜23は、プラズマCVD法を用いて成膜することができる。ハードマスク膜12、23は当該技術分野における一般的なプラズマCVD法を用いて形成することができる。成長温度は200℃とした。
なお、ステップB2が行われた段階では、第1配線5b上は絶縁性バリア膜7、酸化チタン膜8、イオン伝導層9、第1上部電極10、第2上部電極11、ハードマスク膜12、及びハードマスク膜23で覆われたままである。
次に、ハードマスク膜23上に抵抗変化素子部をパターニングするためのフォトレジスト(図示せず)を形成する。その後、当該フォトレジストをマスクとして、ハードマスク膜12が表れるまでハードマスク膜23をドライエッチングする。その後、酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する。その後、ハードマスク膜23をマスクとして、ハードマスク膜12、第2上部電極11、第1上部電極10、イオン伝導層3を連続的にドライエッチングする(ステップB4;図5(A))。
ステップB4において、ハードマスク膜23のドライエッチングは、ハードマスク膜12の上面又は内部で停止していることが好ましい。このとき、イオン伝導層9はハードマスク膜12によってカバーされているため、酸素プラズマ中に暴露されることはない。なお、ハードマスク膜23のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
ステップB4において、ハードマスク膜12、第2上部電極11、第1上部電極10、イオン伝導層9及び酸化チタン膜8のそれぞれのエッチングは、平行平板型のドライエッチャーを用いることができる。ハードマスク膜12(例えば、SiN膜)のエッチングは、CF/Ar=25/50sccm、0.53[Pa]、ソース400W、基板バイアス90Wの条件で行うことができる。
また、第2上部電極11(例えば、Ta)のエッチングは、Cl=50sccmにて0.53[Pa]、ソース400W、基板バイアス60Wの条件で行うことができる。
また、第1上部電極10(例えば、Ru)のエッチングは、Cl/O=5/40sccmにて0.53[Pa]、ソース900W、基板バイアス100Wの条件で行うことができる。
また、第1上部電極10にNiを用いた場合のドライエッチングは、平行平板型のドライエッチング装置を用いて、ガス:CHOH=50sccm、圧力=1.3[Pa]、ソースパワー/基板バイアスパワー=1500/300Wにてエッチングレート:おおよそ50nm/minで加工することができる。
また、イオン伝導層9(例えば、Ta0.8Si0.2)のエッチングは、Cl/CF/Ar=45/15/15sccm、1.3[Pa]、ソース800W、基板バイアス60Wの条件で行うことができる。このような条件を用いることで、サブトレンチなどの発生を抑制しながら加工をすることができる。このとき、第1配線5a、5b上の絶縁性バリア膜7の残膜厚は40nmとなるよう調節することができる。
次に、ハードマスク膜23、ハードマスク膜12、第2上部電極11、第1上部電極10、イオン伝導層9、酸化チタン膜8、絶縁性バリア膜7上に保護絶縁膜24(例えば、SiN膜、30nm)を堆積する(ステップB5;図5(B))。
ステップB5において、保護絶縁膜24は、SiHとNを原料ガスとし、基板温度200℃にて、高密度プラズマを用いて形成することができる。NHやHなどの還元系のガスを用いないため、成膜直前の成膜ガス安定化工程において、イオン伝導層9(例えば、Ta0.8Si0.2)の還元を抑制することができる。このとき、第1配線5上の絶縁性バリア膜7、保護絶縁膜24、およびハードマスク膜12はSiN膜で同一材料として抵抗変化素子の周囲を一体化し保護することで、界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
次に、保護絶縁膜24上に、プラズマCVD法を用いて層間絶縁膜15(例えば、シリコン酸化膜、膜厚500nm)を堆積する(ステップB6;図5(C))。
次に、CMPを用いて、層間絶縁膜15を平坦化する(ステップB7;図6(A))。
ここで、層間絶縁膜15の平坦化では、層間絶縁膜15の頂面から約350nmを削り取り、残膜を約150nmとすることができる。このとき、層間絶縁膜15のCMPでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。なお、実施例2では、層間絶縁膜15の平坦化によって、ハードマスク膜23が露出し、ハードマスク膜23及び保護絶縁膜24も平坦化される。
次に、ハードマスク膜23及び保護絶縁膜24を含む層間絶縁膜15上に、エッチングストッパ膜16(例えば、SiN膜、膜厚50nm)、層間絶縁膜17(例えば、シリコン酸化膜;膜厚300nm)をこの順に堆積する(ステップB8;図6(B)参照)。
ステップB8において、エッチングストッパ膜16及び層間絶縁膜17は、プラズマCVD法を用いて堆積することができる。
次に、デュアルダマシン法のビアファースト法を用いて、第2配線(図3の18a、18b)及びプラグ(図3の19a、19b)を形成する。
ビアファースト法では、まず、層間絶縁膜17上に、プラグ(図3の19a、19b)用の下穴71a、71bを形成するためのフォトレジスト(図示せず)を形成する。その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜17、エッチングストッパ膜16、及びハードマスク膜23にプラグ(図3の19a)用の下穴71aを形成するとともに、同時に、層間絶縁膜17、エッチングストッパ膜16、及び層間絶縁膜15にプラグ(図3の19b)用の下穴71bを形成する。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する(ステップB9;図9(A))。
ステップB9において、ドライエッチングでは、下穴71aの底のハードマスク膜12、及び下穴71bの底の保護絶縁膜24で停止するように、エッチング条件と時間を調節する。このとき、ドライエッチングでは、下穴71a、71bの底のハードマスク膜12、保護絶縁膜24上またはその内部で停止されるため、それぞれの下穴71a、71bを、別レチクルを用いて各々パターニングし、異なるドライエッチング条件を用いて形成してもよい。
次に、層間絶縁膜17上に、第2配線(図3の18a、18b)用の配線溝72a、72bを形成するためのフォトレジスト(図示せず)を形成する。その後、当該フォトレジストをマスクとしてドライエッチングすることにより、層間絶縁膜17及びエッチングストッパ膜16に第2配線(図3の18a、18b)用の配線溝72a、72bを形成する。その後、酸素プラズマアッシングと有機剥離を行うことで、フォトレジストを除去する(ステップB10;図9(B))。
ステップB10において、下穴71a、71bの底にはARC(Anti−Reflection Coating;反射防止膜)などを埋め込んでおくことで、下穴71a、71bの底の突き抜けを防止することができる。
また、ステップB10において、下穴71a、71bの底はハードマスク膜12、保護絶縁膜24によって保護されているため、酸素プラズマアッシングによる酸化ダメージを受けることがない。
次に、下穴71aの底のハードマスク膜12をエッチングするとともに、下穴71bの底の保護絶縁膜24、絶縁性バリア膜7をエッチングすることで、下穴71aから第2上部電極11を露出させるとともに、下穴71bから第1配線5bを露出させる。その後、配線溝72a、72b及び下穴71a、71b内にバリアメタル20a、20b(例えば、Ta、膜厚5nm)を介して第2配線18a、18b(例えば、Cu)及びプラグ19a、19b(例えば、Cu)を同時に形成する。その後、第2配線18a、18bを含む層間絶縁膜17上に絶縁性バリア膜21(例えば、SiN膜)を堆積する(ステップB11;図3参照)。
ステップB11において、第2配線18a、18bの形成は、下層配線形成と同様のプロセスを用いることができる。このとき、プラグ19aの底径は、絶縁性バリア膜7の開口部径よりも小さくしておくことが好ましい。本実施形態では、例えばプラグ19aの底径は240nm、絶縁性バリア膜7の開口部径は400nmとする。また、抵抗変化素子25の下部電極を兼ねる第1配線5aの幅は、絶縁性バリア膜7の開口部径よりも大きいことが好ましい。さらに、バリアメタル20aと第2上部電極11を同一材料とすることでプラグ19と第2上部電極11の間の接触抵抗を低減し、素子性能を向上(ON時の抵抗変化素子25の抵抗を低減)させることができるようになる。
(実施形態5)
上述のように、Taを主成分とする酸化物はスパッタリング法以外にもアトミックレイヤーデポジション法(ALD法)を用いて形成することもできる。例えばTa膜の形成方法の例を以下に示す。
まず、Ta膜をフロー型反応器325℃にて成長させる。例えば原料はタンタルペンタクロリド(TaCl)及びタンタルペンタエトキシド(Ta(OC)に酸化剤を加える形成することができる。TaClはそれを90℃に、そしてTa(OCは105℃にそれぞれ加熱することによって反応器内にて気化させる。Ta膜の成長は交互のTaCl及びTa(OCのパルスにより成長させる。パルスの継続時間は、例えば、0.5s(TaCl)及び1.0s(Ta(OC)とすることができる。
そして、続く洗浄時間はそれぞれ0.2s及び1.0sとする。堆積温度は275〜325℃とする。
膜は例えば0.015nm/サイクル(275℃)及び0.06nm/サイクル(325℃)の速度で成長する。サイクルを繰り返すことで所望の膜厚を得ることができる。適当な酸化剤としては酸素、オゾン、二酸化窒素、一酸化窒素、水蒸気、過酸化水素、ギ酸、酢酸、無水酢酸等を用いて反応を促進することができる。
(実施例1)
実施形態4に示した方法により形成した抵抗変化素子の断面TEM観察結果を図8に示す。酸化チタン膜とイオン伝導層が銅の上面に直接積層されていることがわかる。
このようにして形成した抵抗変化素子の上部電極10側に−5Vの電圧を印加することでフォーミングし、100Ωに(低抵抗化)した。同じく上部電極10側に正電圧を印加した場合のI−V特性を図9に示す。約0.5Vにおいて低抵抗状態(約100Ω)から高抵抗状態(約1GΩ)変化することを確認した。図10に8インチウェハ上に試作した抵抗変化素子における、低抵抗状態(OFF状態)と高抵抗状態(ON状態)の抵抗値の正規分布を示す。十分に高いオン/オフ抵抗比が得られていることが確認できる。
10以上のオンオフ抵抗比を実現するためには、酸化チタン膜の膜厚が4nm以下であることが好ましい。また、配線の酸化を抑制できていれば、酸化チタン膜の膜厚を可能な限り薄くしても構わない。
上記では好適な実施形態又は実施例に関連付けして本発明を説明したが、これら実施形態および実施例は単に例を挙げて発明を説明するためのものであって、これらに限定することを意味するものではない。
例えば、本発明者によってなされた発明の背景となった利用分野であるCMOS回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に抵抗変化素子を形勢する例について説明したが、本発明はそれに限定されるものではなく、例えば、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、フラッシュメモリ、FRAM(Ferro Electric Random Access Memory)、MRAM(Magnetic Random Access Memory)、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。また、本発明は半導体装置への、電子回路装置、光回路装置、量子回路装置、マイクロマシン、MEMS(Micro Electro Mechanical Systems)などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
また、製造後の状態からも本発明による基板の接合方法を確認することができる。具体的には、デバイスの断面をTEM(Transmission Electron Microscope;透過型電子顕微鏡)観察することで、銅からなる下部電極、酸化チタン膜、イオン伝導層、上部電極を確認する。また、他にも、多層配線に銅配線が用いられていることを確認し、抵抗変化素子が搭載されている場合には、抵抗変化素子の下面が銅配線であり、銅配線が下部電極を兼ねている状態で、酸化チタン膜及びイオン伝導層の存在を観察することで確認することができる。さらにTEMに加えEDX(Energy Dispersive X−ray Spectroscopy;エネルギー分散型X線分光法)、EELS(Electron Energy−Loss Spectroscopy;電子エネルギー損失分光法)などの組成分析を行うことで、使用材用の確認をすることができる。さらに、同じく組成分析を行うことで、銅配線上の絶縁性バリア膜と抵抗変化素子の保護膜が同一材料であるかを特定することができる。
この出願は、2009年6月25日に出願された日本出願特願2009−150778を基礎とする優先権を主張し、その開示の全てをここに取り込む。
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
101 下部電極(銅)
102a チタン膜
102b 酸化チタン膜
103 イオン伝導層
104 上部電極
1 半導体基板
2 層間絶縁膜
3 バリア絶縁膜
4 層間絶縁膜
5、5a、5b 第1配線(配線、下部電極)
5c TaN/Ru積層下部電極(第2下部電極)
6、6a、6b バリアメタル
7 絶縁性バリア膜
8 酸化チタン膜
9 イオン伝導層
10 第1上部電極
11 第2上部電極
12 ハードマスク膜
13、23、28 ハードマスク膜(第2ハードマスク膜)
14、14´、24、29 保護絶縁膜
15 層間絶縁膜
16 エッチングストッパ膜
17 層間絶縁膜
18、18a、18b 第2配線
19、19a、19b プラグ
20、20a、20b バリアメタル
21 バリア絶縁膜
22、22´、25、26、30、31 抵抗変化素子
32、34 層間絶縁膜
33 エッチングストッパ膜
35 銅配線
36 バリアメタル
37 バリア絶縁膜
38、40 層間絶縁膜
39 エッチングストッパ膜
41 銅配線
42 バリアメタル
43 バリア絶縁膜
44、46 層間絶縁膜
45 エッチングストッパ膜
47 銅配線
48 バリアメタル
49 バリア絶縁膜
50、52 層間絶縁膜
51 エッチングストッパ膜
53 銅配線
54 バリアメタル
55 バリア絶縁膜
56、58 層間絶縁膜
57 エッチングストッパ膜
59 銅配線
60 バリアメタル
61 バリア絶縁膜
62 シリコン酸化膜
63 シリコン窒化酸化膜
64 AlCu配線
65、66 Ti/TiN膜
67 タングステンプラグ
68 TiN膜
70 選択トランジスタ
71a、71b ビアホール
72a、72b 溝

Claims (12)

  1. 銅を主成分とする金属からなる第1の電極と、
    バルブメタルの酸化膜と、
    酸素を含むイオン伝導層と、
    第2の電極と、
    をこの順に積層し、
    前記バルブメタルの酸化膜が酸化チタンである抵抗変化素子。
  2. 前記イオン伝導層は、Ta、Zr及びHfの少なくともいずれかを主成分とする酸化物であることを特徴とする請求項1に記載の抵抗変化素子。
  3. 前記イオン伝導層は、TaとSiとの複合酸化物、ZrとSiとの複合酸化物、又はHfとSiとの複合酸化物であることを特徴とする請求項2に記載の抵抗変化素子。
  4. 前記イオン伝導層は、TaとSiとの複合酸化物であることを特徴とする請求項3に記載の抵抗変化素子。
  5. 前記バルブメタルの酸化膜の膜厚が4nm以下であることを特徴とする請求項1乃至4のいずれかに記載の抵抗変化素子。
  6. 前記第2の電極は、Ru、Ni又はPtを含むことを特徴とする請求項1乃至5のいずれかに記載の抵抗変化素子。
  7. 請求項1乃至6のいずれかに記載の抵抗変化素子を有する半導体装置。
  8. 銅を主成分とする金属からなる第1の電極上にバルブメタル膜を形成する工程と、
    前記バルブメタル膜の上にイオン伝導層を酸素存在下で形成しつつ、前記バルブメタル膜を酸化する工程と、
    前記イオン電導層の上に第2の電極を形成する工程と、
    をこの順に有することを特徴とする抵抗変化素子の製造方法。
  9. 前記イオン伝導層はスパッタリング法又はALD法により形成されることを特徴とする請求項8に記載の抵抗変化素子の製造方法。
  10. 前記バルブメタル膜はチタン膜又はアルミニウム膜である請求項8又は9に記載の抵抗変化素子の製造方法。
  11. 前記バルブメタル膜はチタン膜である請求項10に記載の抵抗変化素子の製造方法。
  12. 前記バルブメタルの酸化膜の膜厚が4nm以下であることを特徴とする請求項11に記載の抵抗変化素子の製造方法。
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