KR102073425B1 - 자가 절연되는 전도성 브리지 메모리 장치 - Google Patents

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Abstract

제 2 금속 양이온을 제공하도록 구성된 제 2 금속 층과, 제 2 금속 층에 인접한 절연체의 층(이때, 상기 절연체의 층은 제 1 절연체의 층과 제 2 절연체의 층을 포함하고, 제 2 절연체의 층은 제 2 금속 층에 인접함)과, 제 1 절연체의 층에 인접한 제 1 금속 층(이때, 제 1 금속 층은 제 2 금속 층에 대향함)을 포함하는 전도성 브리지 랜덤 액세스 메모리 장치가 개시되며, 여기서, 제 2 절연체의 층의 밀도는 제 1 절연체의 층의 밀도보다 높다.

Description

자가 절연되는 전도성 브리지 메모리 장치{SELF-ISOLATED CONDUCTIVE BRIDGE MEMORY DEVICE}
본 발명은 CBRAM 장치라고 알려진 전도성 브리지 랜덤 액세스 메모리(Conductive Bridge Random Access Memory) 장치에 관한 것이다.
CBRAM 메모리라고도 알려진 전도성 브리지 RAM 메모리 장치는 RRAM 메모리라고도 알려진 특정 유형의 저항 스위칭 RAM 메모리(resistive switching RAM memory) 장치이다. CBRAM 메모리 장치는 제 2 금속의 층(M2), 두께를 갖는 절연체의 층(I), 및 제 1 금속의 층(M1)의 스택을 포함하는 메모리 셀을 포함하며, 이때, 절연체의 층(I)은 제 1 금속 층(M1)과 제 2 금속 층(M2) 사이에 삽입된다. 도 1에 도시된 것처럼, 이러한 금속-절연체-금속(MIM) 스택에서, 절연 물질의 층은 두 개의 서로 대향하는 금속의 층(M1)과 층(M2) 사이에 삽입된다.
CBRAM은 금속(대부분 Cu 또는 Ag)의 나노필라멘트(nanofilament)의 절연 물질의 층을 통과하는 전기화학적 형성/붕괴(formation/disruption)를 기반으로 하며, 이 나노필라멘트 형성은 전기 펄스에 의해 유도된다. 웨이저(Waser)외 저, "Redox-based resistive switching memories - nanoionic mechanisms, prospects, and challenges(산화환원반응(Redox) 기반 저항 스위칭 메모리 - 나노이온 메커니즘, 전망과 해결과제)"; Advanced Material 2009, 21, p2632-2663에서, 이러한 나노필라멘트 형성이 기재되어 있다. 절연체 층을 통과하는 이러한 금속성 필라멘트(종종 나노필라멘트라고도 지칭됨)의 전압 제어형 성장(voltage-controlled growth)을 위해, 제 1 금속(M1) 또는 제 2 금속(M2)이 양이온(cation), 보통 Cu 또는 Ag 양이온을 제공한다. 이 나노필라멘트 형성 프로세스는 셀을 셀이 ON 상태가 되게 하는 저 전기 저항으로 스위칭하는 것을 가능하게 하다. 반대 극성의 전압을 인가함으로써, 나노필라멘트는 용해될 수 있다. 그러므로 메모리 셀은 가역적으로, OFF 상태인 고 전기 저항 상태로 되돌아 올 수 있다.
스케일링(scaling) 가능성과 빠른 스위칭 속도 때문에, CBRAM은 미래 메모리 대체품의 유력한 후보로 여겨진다.
모든 도면은 본 발명의 일부 형태와 실시예를 설명하기 위한 것이다. 기재된 도면은 개략적인 것일 뿐, 제한하지 않는다.
도 1은 종래 기술의 CBRAM 메모리 셀의 동작을 도시한다.
도 2는 3개의 비트 라인과 2개의 워드 라인의 크로스-바 어레이(cross-bar array)로 된 종래 기술의 CBRAM 메모리 셀의 구성을 도시한다. 파선 및 점선은 선택기 요소가 없을 때의 판독 전류(read out current) 및 가능한 누설 전류(leakage current)의 전류 경로를 가리킨다.
도 3은 본 발명에 따르는 CBRAM 메모리 셀의 개략적 단면도를 도시한다.
도 4a-c는 본 발명의 특정 실시예에 따르는 CBRAM 메모리 셀에 대하여, (a) 3개의 시료(I)에 대한 불완전한 필라멘트 형성을 보이는 HfO2 절연체 층(I)에 대한 SET/RESET 사이클 후의 전류-전압 특성의 세트, (b) 서로 다른 층 밀도를 갖는 절연체 물질에 대한 금속 필라멘트 형성의 효과, (c) 지연된 금속 필라멘트 형성의 개략적 도면을 도시한다.
도 5는 본 발명의 특정 실시예에 따르는 CBRAM 메모리 셀에 대한 불완전한 필라멘트 성장으로부터 도출되는 포화 효과(saturating effect)를 도시한다.
도 6은 본 발명의 특정 실시예에 따르는 CBRAM 메모리 셀에 대해 강력한 전류-전압 특성을 도출하는 Al2O3 절연체를 통과하는 부분 필라멘트 성장에 의한 고저항 금속 필라멘트의 프로그래밍을 도시한다.
도 7a-b는 본 발명의 특정 실시예에 따르는 CBRAM 메모리 셀에 대한 서로 다른 절연체 스택에 대한 전류-전압 특성을 도시한다.
도 8a-b는 본 발명의 특정 실시예에 따르는 CBRAM 메모리 셀에 대한 크로스-바 어레이로 된 CBRAM 메모리 셀을 주소지정하기 위한 바이어싱 스킴을 도시한다.
본 발명의 구체적 형태
본 발명의 첫 번째 형태에서, 제 2 금속 양이온을 제공하도록 구성된 제 2 금속 층과, 상기 제 2 금속 층에 인접한 절연체 층과, 제 2 금속 층에 대향하는 상기 절연체 층의 면에 위치하는 제 1 금속 층을 포함하는 CBRAM 메모리 셀이 개시되며, 절연체는 작동 동안 제 2 금속의 필라멘트의 성장을 지연시키도록 선택된다.
일부 실시예에서, 절연체의 층은 제 1 금속에 인접한 제 1 절연체의 층과 제 2 금속에 인접한 제 2 절연체의 층을 포함하고, 이때, 제 2 절연체의 층 밀도는 제 1 절연체의 층 밀도보다 높아서, 필라멘트 성장 속도가 제 1 절연체의 층에서보다 제 2 절연체의 층에서 더 느리다.
일부 실시예에서, 절연체의 층은 제 1 금속에 인접한 제 1 절연체의 층과 제 2 금속에 인접한 제 2 절연체의 층으로 구성되며, 여기서, 제 2 절연체의 층 밀도는 제 1 절연체의 층 밀도보다 높다.
제 1 절연체의 층은 제 2 절연체의 층과 동일한 절연 물질로 구성될 수 있다. 동일한 절연 물질일지라도, 제 2 절연체의 층 밀도는 제 1 절연체의 층 밀도보다 높아야 한다.
제 2 절연체의 층 밀도는 제 2 절연체의 부피 밀도(bulk density)의 85% 이상이고 제 1 절연체의 층 밀도는 제 1 절연체의 부피 밀도의 85% 미만이다.
부피 밀도는 가장 치밀한 결정 구조 상태이며 박 층과 달리 큰 부피 시료(세라믹, 잉곳, ...)으로 제조된 물질의 밀도를 의미한다.
특정 실시예에 따라서, 버퍼 층이 제 2 금속 층과 제 2 절연체의 층 사이에 위치할 수 있다.
특정 실시예에 따라, 절연체의 층은 두께(tI)를 가지며, 제 1 절연체의 층은 두께(tI1)를 갖고, 제 2 절연체의 층은 두께(tI2)를 가지며, 제 2 절연체의 층의 두께(tI2)는 1 내지 20㎚이다. 제 1 절연체 층의 두께(tI1)는 필라멘트 성장 동안의 금속 필라멘트의 길이와 실질적으로 동일하다. 절연체의 층의 두께(tI)는 제 1 절연체의 층의 두께(tI1)와 제 2 절연체의 층의 두께(tI2)의 합과 동일하거나 더 클 수 있다.
하나의 실시예에서, 제 2 절연체는 열 성장(thermally grown)되는 실리콘-옥사이드이다.
두 번째 형태에서, CBRAM 메모리 셀을 제조하기 위한 방법이 개시되며, 상기 방법은 제 1 금속 층을 형성하는 단계, 제 1 금속 층 상에 제 1 절연체의 층을 형성하는 단계, 제 1 절연체의 층 상에 제 2 절연체의 층을 형성하는 단계, 제 2 절연체의 층 상에 제 2 금속을 형성하는 단계를 포함한다. 제 2 금속 층은 CBRAM 메모리셀의 동작 동안 제 2 금속 양이온의 소스이다. 제 2 절연체 층은 제 2 금속의 필라멘트의 성장을 지연시키도록 선택된다.
다른 실시예에 따르면, 제 2 절연체의 층 밀도는 제 1 절연체의 층 밀도보다 높아서, 필라멘트 성장 속도가 제 1 절연체의 층에서보다 제 2 절연체의 층에서 더 느리다.
다른 실시예에 따르면, 제 2 절연체의 층 밀도는 제 2 절연체의 부피 밀도의 85% 이상이고, 제 1 절연체의 층 밀도는 제 1 절연체의 부피 밀도의 85% 미만이다.
다른 실시예에 따르면, 제 2 절연체의 층의 확산도(diffusivity)가 제 1 절연체의 확산도보다 높다. 제 2 절연체의 층의 확산도는 5e-6㎠/s 미만인 것이 바람직하다. 제 1 절연체의 층의 확산도는 5e-6㎠/s 초과인 것이 바람직하다.
또 다른 실시예에서, 제 2 절연체는 열 성장된 실리콘-옥사이드이다.
세 번째 형태에서, 첫 번째 형태에 따르는 CBRAM 메모리 요소를 포함하는 CBRAM 메모리 어레이가 개시된다.
상이한 형태들의 이점은, MIM 스택이 메모리 요소뿐 아니라 메모리 장치의 선택기(selector) 요소까지 포함한다는 점 때문에 CBRAM 메모리 장치에 대해 더 높은 밀도 및 덜 복잡한 구성이 달성될 수 있다는 것이다. 선택기 요소는 메모리 셀 내 MIM 스택과 일체 구성된다. 따라서 본 발명의 실시예에 따라 스케일링(scaling)이 CBRAM 메모리 셀을 이용하여 훨씬 용이해진다.
본 발명의 실시예에 따르는 CBRAM 메모리 장치는 양극성 동작(bipolar operation)을 가능하게 하고, 따라서 큰 메모리 윈도(memory window)를 제공한다는 이점이 있다.
본 발명의 여러 다른 실시예에 따르는 CBRAM 메모리 장치를 포함하는 직교-막대 어레이(cross-bar array) 구성에서 누설 전류가 감소된다는 이점이 있다.
여러 다른 형태들의 이점은, CBRAM 메모리 장치에서 부분적인 필라멘트 성장이 잘 제어될 수 있다는 것이다.
예시적 실시예에 대한 상세한 설명
본 발명은 다음의 설명 및 첨부된 도면에 의해 더 명확해질 것이다.
다음의 상세한 설명에서, 많은 특정 세부사항은 본 발명의 완전한 이해와 본 발명이 구체적 실시예에서 실시되는 방식을 제공하기 위해 제시된다. 그러나 본 발명은 이들 구체적 세부사항 없이 실시될 수 있음이 자명할 것이다. 한편, 본 발명을 모호하게 하지 않도록, 잘 알려진 방법, 절차 및 기법은 상세히 기재되지 않았다. 본 발명이 특정 실시예에 관하여 특정 도면을 참조하여 기재될지라도, 본 발명은 이에 제한되지 않는다. 본원에 포함되고 기재된 도면은 개념적인 것이며, 본 발명의 범위를 제한하는 것이 아니다. 또한, 도면에서, 설명을 위해, 일부 요소들은 그 크기가 과장될 수 있으며, 실측 비율로 그려지지 않았다.
본 발명은 특정 실시예에 관해, 그리고 특정 도면을 참조하여 기재될 것이지만 본 발명은 이에 제한되지 않고 특허청구범위에 의해서만 제한된다. 도면은 개념적인 것에 불과하며 이에 제한되지 않는다. 도면에서, 설명을 위해, 일부 요소들은 그 크기가 과장될 수 있으며, 실측 비율로 그려지지 않았다. 치수 및 상대적 치수가 반드시 본 발명의 실시의 실제 제한에 해당하는 것은 아니다.
덧붙여, 상세한 설명과 특허청구범위에서 제1의, 제2의, 제3의, 등의 용어는 유사한 요소들을 구별하기 위해 사용되며, 반드시 순서나 발생 순서를 설명하기 위한 것은 아니다. 용어들은 적절한 배경에서 상호교환가능하고 본 발명의 실시예들은 본원에 기재되고 서명된 것과 상이한 순서로 동작할 수 있다.
덧붙여, 상세한 설명 및 특허청구범위에서 상부, 하부, 위에, 아래에, 등의 용어는 설명 목적으로 사용되며, 반드시 상대적 위치를 기재하기 위한 것은 아니다. 이렇게 사용되는 용어는 적절한 배경에서 상호교환가능하고, 본원에 기재된 실시예들은 본원에 기재되거나 설명되는 것과 상이한 배향으로 동작할 수 있다.
특허청구범위에서 사용되는 용어 "~를 포함하는"은 이후에 나열되는 수단들에 한정되는 것으로 해석되어서는 안되며, 그 밖의 다른 요소들 또는 단계들을 배제하지 않는다. 언급된 특징부, 정수, 단계, 또는 구성요소의 존재여부를 특정하는 것으로 해설될 필요가 있지만, 하나 이상의 그 밖의 다른 특징, 정수, 단계, 또는 구성요소, 또는 이들의 그룹의 존재 또는 추가를 제외하는 것은 아니다. 따라서 "수단 A와 B를 포함하는 장치"라는 표현의 범위가 구성요소 A 및 B만으로 구성된 장치로 제한되서는 안 된다.
본 발명은 전도성 브리지 랜덤 액세스 메모리 장치(CBRAM)와 관련된다.
도 3은 본 발명의 하나의 실시예에 따르는 전도성 브리지 랜덤 액세스 메모리 장치(CBRAM)의 개략적 표현을 도시한다. 본 발명의 하나의 실시예에 따르는 전도성 브리지 랜덤 액세스 메모리 장치는 제 2 금속 양이온을 제공하도록 구성된 제 2 금속 층과, 이 제 2 금속 층에 인접한 제 2 절연체의 층과, 상기 제 2 절연체의 층에 인접한 제 1 절연체의 층과, 상기 제 1 절연체의 층과 인접한 제 1 금속 층을 포함하고, 이때, 제 2 절연체의 층 밀도는 제 1 절연체의 층 밀도보다 높아서, 필라멘트 성장 동안 필라멘트 성장 속도가 제 1 절연체의 층에서보다 제 2 절연체의 층에서 더 느리다.
따라서 메모리 셀의 MIM 스택은 SET 단계 동안 필라멘트(F)의 추가 성장을 지연시키는 절연 물질(I1)의 층을 포함하도록 변형된다. 그러므로 선택기(selector) 요소가 메모리 셀의 MIM 스택과 일체 구성된다.
이하에서, 본 발명의 실시예에 따르는 CBRAM 메모리 셀이 더 상세하게 기재될 것이다.
두 개의 금속 층(M1, M2) 양단에 제 1 전압(V+ V-) 차가 인가될 때, 상기 두 개의 금속 층 중 하나가, CBRAM 메모리 장치의 동작 동안 금속, 가령, CU 또는 Ag의 양이온의 소스로서 기능한다. 그 후, 이 양이온 소스 층이 금속 양이온(M2+)을 제공하여, 반대쪽 금속 층(M1)으로부터 두께(tI)의 절연체 층(I)을 통과해 금속 양이온(M2+)을 제공하는 금속 층(M2)에 도달하는 길이(IF)를 갖는 금속 필라멘트(F)가 전압 제어형 성장될 수 있다. SET 단계의 이 필라멘트 성장 프로세스에 의해, 메모리 셀의 전기 저항이 낮은 값이 되어 저 전기 저항 ON 상태가 된다.
선택사항으로서, 버퍼 층이 금속 양이온 제공 층(제 2 금속 층(M2))과 절연체 층 사이에 제공될 수 있다. 버퍼 층은 절연체 층(I, I2)으로의 금속 양이온의 통제된 주입을 가능하게 한다. 예를 들어, Ti 층이 CuxTe 스택(M2)과 Al2O3 전해질(I2) 사이에 삽입될 수 있다. 버퍼 층의 두께는 I2 내에 M2로부터의 양이온의 내부확산(indiffusion)이 가능하도록 정해져야 한다. 예를 들어, 6㎚ Ti 층이 내부확산 프로세스를 완전히 억제하여, 열화된 CBRAM 기능을 초래한다. 그러나 3㎚ Ti 층은 Al2O3 전해질로의 제어되는 Cu 주입을 가능하게 하여, CBRAM 장치의 우수한 스위칭 및 열적 안정성을 야기했다.
SET 단계의 제 1 전압차와 반대인 극성을 갖는 제 2 전압이 두 금속 층 양단에 인가될 때, 금속 필라멘트가 용해된다. RESET 단계의 이 금속 필라멘트 용해 프로세스가 메모리 셀의 전기 저항을 더 높은 값으로 스위칭하고, 이로써, 메모리 셀이 OFF 상태가 된다. 그러므로 더 높은 전기 저항으로의 가역적 복귀가 달성된다.
금속 필라멘트의 형성 및 용해는 산화환원 반응을 기초로 하며, 여기서 금속 층이 금속 양이온을 제공하며, 상기 금속 양이온은 절연체 층을 통과해 상기 금속 양이온을 제공하는 금속 층에 대향하고 정 바이어스된 금속 층으로 이주한다. 도 1에 도시된 것처럼, 메모리 셀의 양극성 동작이 달성될 수 있고, 이로써, 메모리 셀의 동작 동안 각각의 금속 층이 정전압 또는 부전압으로 바이어스되도록, 0V 부근에서 히스테리시스 효과가 얻어진다.
메모리 어레이에서, 일반적으로 메모리 셀은 워드 라인과 비트 라인이 교차하는 곳에 위치하며, 이로써, 하나의 평면 내 한 워드 라인(WL)과 또 다른 평면 내 한 비트 라인(BL) 간에 프로그램 가능한 전기 경로를 만들고, 따라서 하나의 메모리 비트를 구성한다. 이러한 메모리 어레이는 3개의 비트 라인과 2개의 워드 라인의 크로스-바 구성을 보여주는 도 2에 도시된 것처럼, 크로스-포인트(cross-point) 또는 크로스-바(cross-bar) 구성으로 알려져 있다. 이러한 크로스-바 어레이 내 RRAM MIM 셀들의 집적은, 메모리 셀의 크기가 FxF ㎚2로 감소될 수 있기 때문에, 매력적이며, 여기서 F는 특정 반도체 제조 기술에서 얻어질 수 있는 최소 리소그래피 지정 특징부 크기이다. 특정 메모리 셀에 연결된 워드 라인 및 비트 라인에 적절한 전압을 인가함으로써, 동작 동안 상기 특정 메모리 셀이 주소지정(address)될 수 있다.
그러나 이러한 크로스-바 어레이 구성은, 선택되지 않았지만 주소지정된 메모리 셀의 워드 및/또는 비트 라인을 공유하는 다른 메모리 셀을 통과하는 누설 전류 경로(Ileak)를 초래할 수 있다. 이들 선택되지 않은 메모리 셀은, 선택된 메모리 셀의 동작 동안, 어느 정도까지 이 워드 및/또는 비트 라인에 의해 바이어스될 수 있기 때문에, 이들 선택되지 않은 메모리 셀이 프로그램될 수 있다. 이들 선택되지 않은 메모리 셀을 통해 흐르는 누설 전류(Ileak)가 주소지정된 메모리 셀의 판독 전류(Iread)에 추가될 수 있고, 따라서 도 2에 도시된 바와 같이, 선택된 메모리 셀의 저항 상태의 잘못된 판독을 초래한다. 여기서 워드 라인(WL1)과 비트 라인(BL2)이 교차하는 곳의 메모리 셀이 판독(read-out)을 위해 선택된다. 그러나 점선으로 표시된 것처럼, 누설 전류 경로는 그 밖의 다른 메모리 셀(MIM)을 통해 만들어질 수 있다.
이들 누설 전류를 제거하거나 감소시키기 위해, 선택기(selector) 요소가, 메모리 요소와 연결된 워드 라인과 비트 라인 사이에서, 각각의 메모리 셀과 직렬로 배치될 수 있다. 메모리 어레이의 동작 동안, 선택된 메모리 셀의 선택기 요소가 선택된 메모리 셀의 전류 흐름만 허용하도록 바이어스되고, 및/또는 비-선택된 메모리 셀의 선택기 요소가 이들 선택되지 않은 메모리 셀에 전류가 통과하지 못하도록 바이어스된다. 이러한 선택기 요소는 양극 또는 단극 다이오드 요소일 수 있다. 이러한 선택기 요소를 직렬로 추가함으로써, 프로세스 복잡도가 추가되거나, 메모리 셀 자체가 스케일링될 때라도 메모리 장치의 크기 스케일링(scaling)을 제한할 수 있다. 선택기 요소에 따라, 메모리 장치의 단극성 동작(unipolar operation)만 획득될 수 있다.
그러나 아직까지, I-V 비선형성(I-V non-linearity) 및/또는 비대칭성과 관련한 RRAM 동작의 제약사항을 준수하여, 최소 특징부 크기 F를 20㎚ 미만으로 낮추는 메모리 셀의 적극적인 스케일링을 가능하게 하는 어떠한 선택기 기술도 존재하지 않는다. 따라서 RRAM 메모리 셀 자체가 선택되지 않을 때 누설 전류를 억제하는 기능을 내재하는 것이 매우 바람직할 것이다. 이 경우, 메모리 셀은 자가 절연(self-isolate)되는 메모리 셀이며, 따라서, 낮은 전압이 메모리 셀 양단에 인가될 때 본질적으로 어떠한 전류 흐름도 허용되지 않기 때문에, 강력한 I-V 비선형성을 보인다. 본 발명의 실시예에 따르는 MIM 스택(CBRAM 메모리 장치)을 이용함으로써, MIM은 메모리 요소와 선택기 요소 모두로서 기능할 수 있다. 이하에서 이에 대해 상세하게 설명될 것이다.
앞서 언급된 바와 같이, SET 단계 동안, 금속 양이온(M2+)이 두 금속 층(M1, M2)을 분리하는 절연 층(I)을 통과하여, 캐소드(M1)를 향해 이동하며, 상기 캐소드에서, 이들 양이온은 응집되기 시작하며, 이로써 금속 필라멘트(F)를 형성한다. 금속 필라멘트는 절연 층 스택(I)의 두께 미만의 길이(IF)만 갖도록 허용된다: lF < tI 또는 lF ~ tI1. 메모리 셀의 동작 동안 전자의 터널 장벽으로 역할하는 절연체의 얇은 층(I1)이 유지된다. 이러한 전자 터널 장벽은 강력한 전류 전압(I-V) 비선형성을 가진다. 더 낮은 전압 바이어스에서, 실질적으로 어떠한 전자도 양이온 소스 금속 층(M2)과 금속 필라멘트(F) 사이의 이 절연 장벽(I1)을 통해 터널링할 수 없다. 따라서 어떠한 누설 전류도 메모리 셀을 통해 흐를 수 없다. 더 높은 전압 전자가 이 장벽(I1)을 통해 터널링할 수 있고, 이로써, 메모리 셀의 판독이 가능해진다. 더 높은 전압의 경우, 금속 필라멘트의 길이가 변경되기 때문에 전자가 터널링하는 거리가 전압에 따라 달라질 수 있으며, 따라서 얇은 절연체(I1)까지의 공간이 더 강력한 비선형적 전류-전압 특성을 도출한다. 그러므로 메모리 셀의 전자 터널 장벽 속성이 금속 양이온의 소스(M2)에 인접한 절연체 층(I2)의 두께(tI2)에 의해 제어되고, 선택사항으로서, 이 절연체 층(I2)의 에너지 장벽에 의해서 제어될 수 있다. 금속 필라멘트(F)의 길이(IF)는 양이온 소스인 금속 층(M2)의 반대편에 있는 금속 층(M1)에 인접한 절연체 층(I1)의 두께(tI1)와 실질적으로 동일하다. 절연체 층(I)의 두께 및 물리적 특성은 스위칭 전압의 통제 및 조정(tune)을 개선할 수 있어야 한다.
정 바이어스된 금속 층 또는 캐소드(M1)로부터의 필라멘트(F)의 성장을 지속적으로 지연시키는 한 가지 가능한 방법은 이 금속 필라멘트의 추가적인 성장 또는 부피 팽창을 기계적으로 지연시키는 것이다. 금속 필라멘트가 형성되기 시작할 금속 층(M1)에 인접한 절연체 스택(I)의 부분(I1)은 이 금속 필라멘트의 부피 팽창을 수용하도록 선택되며, 반면에 금속 양이온(M2+)을 제공하는 금속 층(M2)에 인접한 절연체 스택(I)의 부분(I2)은 이러한 부피 팽창을 제한하거나, 심지어 억제하도록 선택된다.
필라멘트 형성이 꽤 낮은 양이온 전류에서 동작할 때, 절연체(I)의 속성을 통해 부분적인 필라멘트 성장이 제어될 수 있다. 이 상황에서, 절연체(I)의 부분이 금속 필라멘트를 기입, 즉, 형성하도록 사용되며, 절연체(I)의 다른 부분은 상당히 비선형성의 절연 요소, 가령, 강력한 비선형적 I-V 특성을 보이는 터널 다이오드로서 사용된다.
일부 실시예에서, 절연체 스택(I)은 적어도, 금속 양이온 소스 층(M2)에 인접하는, 낮은 공극도 및/또는 높은 밀도의 물질로 형성된 절연체 층(I2)을 포함하고, 금속 양이온 응집 층(M1)에 인접하는, 높은 공극도 및/또는 낮은 밀도의 물질로 형성된 절연 층(I1)을 포함한다. 절연 층(I)의 이러한 물질 속성의 변이는, 도 3에서처럼 2개의 서로 다른 층(I1, I2)이 사용될 때 더 급진적거나, 더 점진적일 수 있다.
치밀질, 즉, 공극 없는(void-free) 절연체 물질의 층(I2)을 사용할 때, 금속 필라멘트의 추가 성장을 억제하는 기능이 얻어질 수 있다. 절연체 물질이 치밀해질수록, 이 절연체 층(I2)이 얇아질 수 있고, 따라서 우수한 터널링 속성과 금속 필라멘트의 추가 성장을 지연시킬 수 있음 사이에 균형이 유지될 수 있다.
이러한 더 치밀한 물질의 예로는, 수 나노미터(통상, 1 내지 20㎚)의 두께를 갖는 원자 층 증착(ALD)에 의해 형성된 열 SiO2, HfO2이 있다. 이들 물질에 대해, X-선 반사측정계(X-ray reflectometry)에 의해 얻어진 이들 얇은 층의 측정된 밀도가 벌크 물질의 밀도에 비교될만한 층 밀도를 보였다. 이러한 상황에서, 캐소드로부터의 필라멘트 성장이 기계적으로 완화되고, 따라서 제한된다.
절연체 층을 통과하는 금속 양이온의 확산 속성이 고려될 수 있다. 절연체를 통과하는 금속 양이온의 확산을 특징짓는 확산도(DO)에 대한 임계 값은 약 5e-6㎠/s이며, 상기 임계 값 미만에서, 절연 물질이 제 2 절연체의 층(I2)의 자격이 있고, 상기 임계 값 초과에서, 제 1 절연체의 층(I1)의 자격이 있다. 예를 들어, Al2O3에서의 Cu의 확산 파라미터는 D0=1e-5㎠/s이고, Ea=0.9eV이다.
절연체 층(I)은 금속 양이온(M2+)을 제공하는 제 2 금속 층(M2)에 인접한 제 2 절연체의 층(I2) 및 제 1 금속 층(M1)에 인접한 제 1 절연체의 층(I1)을 포함할 수 있고, 여기서, 제 2 절연체(I2)의 층 밀도는 제 1 절연체(I1)의 층 밀도보다 높다. 제 2 절연체(I2)의 층 밀도는 제 2 절연체의 부피 밀도(bulk density)의 85% 이상일 수 있다. 추가로, 제 1 절연체(I1)의 층 밀도는 제 1 절연체의 부피 밀도의 85% 미만일 수 있다. 절연체(I, I1, I2)의 층 밀도는 이들 절연체의 부피 밀도와 관련하여 표현된다. 부피 밀도는 절연체의 가장 빽빽하게 찬, 따라서 가장 치밀한(dense) 형태에 대응한다고 여겨진다. 높은 층 밀도일수록 성장 동안 층이 금속 필라멘트의 부피 확장을 지연시킬 가능성이 높을 부피 밀도이다. 일반적으로 부피 밀도는 고온 결정 상태(가령, Al2O3의 경우 사파이어)로부터 얻어진다. 절연체의 층 및 부피 밀도는, X-선 반사측정법(X-ray reflectometry)(XRR)을 이용해, 선택사항으로서 러더포드 후방산란법(Rutherford Backscattering)(RBS) 또는 타원해석법(ellipsometry)과 함께 이를 이용해, 획득될 수 있다. 또한, 절연체 층이 형성되기 전과 후의 캐리어(carrier)의 중량을 측정함으로써, 50㎚ 초과의 절연체 층에 대해 질량 측정법이 사용될 수 있다.
실시예에 따르면, 절연체를 통과하는 금속 양이온의 확산을 특징 짓는 확산도(DO)에 대한 임계 값이 약 5e-6㎠/s이고, 상기 임계 값 미만에서 절연 물질은 제 2 절연체(I2)의 자격이 있고, 상기 임계 값 초과에서 절연 물질은 제 1 절연체(I1)의 자격이 있다. 예를 들어, 얇은 Al2O3 층 내에서의 Cu의 경우, 애브-이니시오 모델링(ab-initio modelling)이 확산 파라미터 D0=1e-5㎠/s 및 Ea=0.9eV의 추정을 가능하게 했다.
일부 실험적 결과가 이하에서 언급된다. Cu0.6Te0.4 금속 층(M2), 절연체 층(가령, ALD에 의해 증착된 a-Al2O3 전해질 또는 열 SiO2)(I), 및 하부 저극/전해질(M1)의 MIM 스택이 개시된다. Pt 상부 전극이 CuTe 층 상에 형성되고, 제 2 금속 층이 하부 전극으로서 사용된다.
도 4(a)에, HfO2 절연체(I) 내에 금속 필라멘트가 형성된 후의 이 MIM 스택의 전류-전압 특성이 도시된다. 버진 시료의 세트가 SET/RESET 사이클의 대상이 되었다. 일부 시료의 경우, 전류가 높고 전압이 낮을수록 도시된 것처럼 완전한 금속 필라멘트가 생성되었고, 전압이 증가할 때의 이 전류의 감소는 RESET 프로세스를 나타낸다. 대응하는 I-V 곡선이 '성공적인 SET/RESET(successful SET/RESET)'이라고 라벨링된다. 그러나 그 밖의 다른 시료의 경우, 낮은 전압의 낮은 전류에서 나타나는 것처럼 SET 프로세스 동안 어떠한 금속 플라멘트도 형성되지 않거나 불완전한 금속 필라멘트가 형성되었다. 전압이 증가할 때의 전류의 증가는 어떠한 RESET 프로세스도 발생하지 않음을 나타내는 절연체(I)의 특성만 반영한다. 해당하는 I-V 곡선에 '성공하지 못한 SEST/RESET(unsuccessful SET/RESET)'이라고 라벨링된다. 도 4a에 도시된 시료들의 세트에 대하여, 5개 중 2개의 시료가 50% 미만의 산출량에 성공적으로 대응하였다.
도 4(b)는 도 4(a)에 도시된 통계적 접근법을 이용해 효과적인 금속 필라멘트 형성과, 이들 금속 필라멘트가 형성되는 절연체의 밀도 간의 관계를 나타낸다. 절연체 물질이 더 치밀할수록, 불완전한 금속 필라멘트가 덜 형성되고 더 형성된다. 절연체의 정규화된 층 밀도가 절연체의 공극률 및 앞서 언급된 바와 같이 금속 필라멘트의 부피 팽창이 수용될 수 있는 범위에 대한 메트릭으로서 사용된다.
도 4(c)는 실질적으로 공극 없는(void-free) 매질에서의 이러한 지연된 금속 필라멘트 성장을 개략적으로 도시하며, 여기서, 성장하는 금속 필라멘트에 의해 발생되는 기계적 응력(실선으로 표시됨)이 공극 없는 매질에 작용하지 않을 수 있고, 따라서 필라멘트 성장이 지연된다.
절연체(I, I1, I2)의 다양한 특성, 가령, 밀도, 두께, 등을 최적화함으로써, 금속 필라멘트의 성장이 제어될 수 있다. 일부 실시예에서, 절연체 층(I)이 이중 층 스택(I1, I2)으로 가공된 경우 금속 필라멘트 형성에 대한 통제가 개선될 수 있으며, 여기서, 두 층들 중 하나(I1)가 더 낮은 밀도를 가져(가령, 비정질 Al2O3), 용이한 금속 필라멘트 성장을 가능하게 하고, 반면에 두 층 중 나머지 하나(I2)는 더 높은 밀도를 가져(가령, 열 SiO2), 금속 필라멘트 성장을 억제할 수 있다. 열 SiO2를 추가 금속 필라멘트 성장을 억제하는 절연체로서 이용할 때 MIM 스택에서 자가 절연된(self-isolated) CBRAM 속성이 관찰된다.
금속 필라멘트 성장의 제어는 금속 필라멘트의 형성 동안 전류의 제어를 필요로 한다. 금속 필라멘트(F)가 성장할 때, 필라멘트(F)의 끝단(tip)과 양이온 소스(M2) 사이의 거리(δ)가 감소하고, 이로써, 전체 필라멘트 형성 전류에서 전자 전류의 기여도가 이온 기여도에 비해 증가하게 된다. 형성 전류가 지정 수준으로 설정될 때, 소정의 거리(δf)로부터 전자 전류에 의해 형성 전류가 완전히 압도될 것이고, 이로써, Cu 양이온의 이온 흐름이 중단되며, 따라서 필라멘트 성장이 중단된다. 도 5에 도시된 바와 같이, 초기(A)에 금속 필라멘트 형성 전류는 전자 성분(e-)과 이온 성분(Cu2+)을 가진다. 시기(B)에, 금속 필라멘트의 끝단이 Cu-함유 층(M2)에 접근할 것이고, 전자 성분이 형성 전류를 압도할 것이다. 전류 및 전압 레벨을 선택함으로써, 저항이 강하되는 속도를 결정할 수 있으며, 이는 금속 필라멘트가 형성되는 속도에 비례한다. 더 낮은 전압이 메모리 셀에 인가될수록, 저항이 더 천천히 강하하고, 필라멘트 형성 프로세스를 더 잘 통제할 수 있게 된다.
이러한 자가 제한적 메커니즘은 절연체를 통과하는 부분 필라멘트 성장을 가능하게 하고, 원칙적으로 절연체와 무관하게 관찰되어야 한다. 왜냐하면, 도 6에 도시된 바와 같이, 덜 치밀한 Al2O3 절연체 층(I)의 경우라도, 매우 높은 필라멘트 저항이 프로그램될 수 있기 때문이다. 이 경우, 저 저항 상태(LRS)에서 강력한 I-V 비선형성이 관찰된다. 이러한 특성은 비교적 저 전류(<1uA)에서의 셀 동작을 필요로 한다.
앞서 언급된 바와 같이 형성 동안 전류 제어가, 앞서 언급된 절연체(I)의 특성을 억제하는 부피 팽창의 선택과 조합될 때, 부분적 또는 불완전한 금속 필라멘트 성장의 제어가 개선될 수 있다. 실제 메모리에서, 프로그램 시간은 짧다. 이 프로그램 사이클의 개시(onset)에서, 메모리 셀의 전압이 실질적으로 메모리 셀 회로의 시간 상수에 종속적인 일정한 값으로 유지되는 동안, 양이온 전류가 가파르게 증가할 것이다. 따라서 필라멘트가 더 빠르게 성장할 것이고, 이로써, 금속 필라멘트의 길이에 대한 통제권이 감소한다. 결과적으로, 앞서 언급된 것처럼, 금속 필라멘트가 성장하는 속도를 전압에 의해서만 제어하는 것은 매우 어려울 수 있다. 그러나 더 치밀한 층(I2)이 존재하는 경우, 그 존재가, 과도 스위칭(transient switching) 동안 성장을 제한함으로써, 부분 금속 필라멘트 성장의 제어를 더 강화시킬 것이다. 추가로, 이러한 치밀한 층(I2)은 높은 전압에서라도 부분 형성된 금속 필라멘트의 길이를 안정화시키는 데 도움이 된다.
도 7은 (a) 열 SiO2 (a)로 형성된 단일 절연체 층(I), 또는 (b) Al2O3/SiO2의 2층으로 형성된 이중 절연체 스택(I1, I2)를 이용해 획득된 전류-전압 특성을 도시한다. 도 7a의 Si＼SiO-열(10㎚)＼Ti(3㎚)＼Cu60Te40(50㎚)＼Pt(50㎚) 스택에 대하여 강력한 I-V 비선형성이 획득된다. 도 7b의 Si＼AlO(3㎚)＼SiO-snow(10㎚)＼Ti(3㎚)＼Cu60Te40(50㎚)＼Pt(50㎚) 스택을 이용할 때, 비교될만한 자가 절연된 CBRAM 속성이 획득될 수 있다. 3㎚의 AlO가 용이한 필라멘트 성장을 가능하게 하고, 반면에 10㎚의 SiO2가 필라멘트 성장을 방지할 것이다.
적절한 메모리 어레이 프로그램(program) 및 읽기(read) 스킴이 선택되지 않은 셀의 기생 프로그램(parasitic programming)을 방지하고, 오 읽기(false reading)가 적용될 수 있어서, 본 발명에 따르는 크로스-바 구성으로 배열된 CBRAM 메모리 셀의 비선형적인 전류-전압 특성을 활용할 수 있다. 도 8a 및 8b는 이러한 크로스-바 구성으로 된 개별 메모리 셀을 주소지정(address)하기 위한 이러한 바이어싱 스킴의 예를 도시한다. 도 8a는 ½ 법을 도시하며, 상기 방법에 의해, 선택되지 않은 메모리 셀(빈 원)들 중 어느 것도 선택된 메모리 셀(채워진 원)에 인가되는 바이어스 전압(Vbias)의 50% 넘게 영향받지 않는다. 도 8b는 1/3 법을 도시하며, 상기 방법에 의해, 선택되지 않은 메모리 셀(빈 원, 채워진 사각형)들 중 어느 것도 선택된 메모리 셀(채워진 원)에 인가되는 바이어스 전압(Vbias)의 33% 넘게 영향받지 않는다. 앞서 언급된 바와 같이, Vbias와 Vbias/2 또는 Vbias/3 간에 강력한 전류 전압 비선형성을 보이도록 메모리 셀이 구성되는 경우, 선택되지 않은 셀로부터의 누설 전류의 기여가 실질적으로 감소된다. 도 7a에서 이러한 메모리 셀을 읽고 프로그램하기 위한 전압 윈도가 개시된다. Vread와 Vread/2 간에 비선형적 전류-전압 특성이 존재한다.

Claims (10)

  1. 전도성 브리지 랜덤 액세스 메모리 장치에 있어서, 상기 장치는
    - 제 2 금속 양이온을 제공하도록 구성된 제 2 금속 층,
    - - 제 2 금속 층에 인접한 절연체 층으로서, 상기 절연체 층이 제1 절연체 층과 제2 절연체 층을 포함하고, 제 2 절연체 층이 제 2 금속 층에 인접한, 상기 절연체 층, 그리고
    - 제 2 금속 층에 대향(opposite)하며 제 1 절연체의 층에 인접하는 제 1 금속 층을 포함하며,
    상기 제 2 절연체 층의 결정 구조 밀도는 상기 제 1 절연체 층의 결정 구조 밀도보다 높으며, 상기 절연체 층이 제 1 절연체 층에서보다 제 2 절연체 층에서 필라멘트 성장 속도가 더 느리도록 된 일체 구성의 선택기 요소(integral selector element)를 형성하며,
    제 2 절연체 층의 밀도는 제 2 절연체의 부피 밀도(bulk density)의 85% 이상이고, 제 1 절연체 층의 밀도는 제 1 절연체의 부피 밀도의 85% 미만임을 특징으로 하는 전도성 브리지 랜덤 액세스 메모리 장치.
  2. 청구항 1에 있어서, 제 1 절연체의 층과 제 2 절연체의 층은 동일한 절연 물질로 구성된, 전도성 브리지 랜덤 액세스 메모리 장치.
  3. 청구항 1에 있어서, 제 2 금속 층과 제 2 절연체의 층 사이에 버퍼 층을 더 포함하는, 전도성 브리지 랜덤 액세스 메모리 장치.
  4. 삭제
  5. 삭제
  6. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 절연체의 층은 두께(tI)를 갖고, 제 1 절연체의 층은 두께(tI1)를 가지며, 제 2 절연체의 층은 두께(tI2)를 갖고, 제 2 절연체의 층의 두께(tI2)는 1 내지 20㎚인, 전도성 브리지 랜덤 액세스 메모리 장치.
  7. 청구항 6에 있어서, 제 1 절연체의 층의 두께(tI1)는, 필라멘트 성장 동안 금속 필라멘트의 길이와 실질적으로 동일한, 전도성 브리지 랜덤 액세스 메모리 장치.
  8. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 제 2 절연체는 열 성장되는(thermally grown) 실리콘-옥사이드인, 전도성 브리지 랜덤 액세스 메모리 장치.
  9. CBRAM 메모리 셀을 제작하기 위한 방법에 있어서, 제 1 금속 층을 형성하는 단계와, 상기 제 1 금속 층 상에 제 1 절연체 층을 형성하는 단계와, 제 1 절연체 층상에 제 2 절연체 층을 형성하는 단계와, 제 2 절연체 층 상에 제 2 금속 층을 형성하는 단계를 포함하고,
    상기 제 2 절연체 층의 결정 구조 밀도는 상기 제 1 절연체 층의 결정 구조 밀도보다 높으며, 상기 제1 절연체 층과 제2 절연체 층을 포함하는 절연체 층이 제1 절연체 층에서보다 제 2 절연체 층에서 필라멘트 성장 속도가 더 느리도록 된 일체 구성의 선택기 요소(integral selector element )를 형성하며,
    제 2 절연체 층의 밀도는 제 2 절연체의 부피 밀도(bulk density)의 85% 이상이고, 제 1 절연체 층의 밀도는 제 1 절연체의 부피 밀도의 85% 미만임을 특징으로 하는 CBRAM 메모리 셀을 제작하기 위한 방법.
  10. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6195155B2 (ja) * 2013-08-29 2017-09-13 国立大学法人鳥取大学 導電性ブリッジメモリ装置及び同装置の製造方法
JP2015090881A (ja) * 2013-11-05 2015-05-11 株式会社船井電機新応用技術研究所 記憶素子
KR102246365B1 (ko) 2014-08-06 2021-04-30 삼성디스플레이 주식회사 표시장치와 그의 제조방법
EP3029683B1 (en) * 2014-12-02 2020-05-27 IMEC vzw Conductive bridging memory device
US9553263B1 (en) 2015-11-06 2017-01-24 Micron Technology, Inc. Resistive memory elements including buffer materials, and related memory cells, memory devices, electronic systems
CN108305936A (zh) * 2017-01-12 2018-07-20 中芯国际集成电路制造(上海)有限公司 阻变随机存储器存储单元及其制作方法、电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010150723A1 (ja) 2009-06-25 2010-12-29 日本電気株式会社 抵抗変化素子及びその製造方法
JP2011238696A (ja) * 2010-05-07 2011-11-24 Nec Corp 抵抗変化素子及びその製造方法、並びに半導体装置及びその製造方法
JP2011529630A (ja) 2008-07-29 2011-12-08 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 向上した信頼性を有するメモリデバイスおよびｃｂｒａｍメモリ
US20130328008A1 (en) 2011-07-21 2013-12-12 Kabushiki Kaisha Toshiba Nonvolatile resistance change element

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6580144B2 (en) * 2001-09-28 2003-06-17 Hewlett-Packard Development Company, L.P. One time programmable fuse/anti-fuse combination based memory cell
JP5488458B2 (ja) * 2008-04-07 2014-05-14 日本電気株式会社 抵抗変化素子及びその製造方法
JP2010165803A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
JP5732827B2 (ja) * 2010-02-09 2015-06-10 ソニー株式会社 記憶素子および記憶装置、並びに記憶装置の動作方法
JP2012174766A (ja) * 2011-02-18 2012-09-10 Toshiba Corp 不揮発性抵抗変化素子

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011529630A (ja) 2008-07-29 2011-12-08 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 向上した信頼性を有するメモリデバイスおよびｃｂｒａｍメモリ
WO2010150723A1 (ja) 2009-06-25 2010-12-29 日本電気株式会社 抵抗変化素子及びその製造方法
US20120091426A1 (en) 2009-06-25 2012-04-19 Nec Corporation Resistance-variable element and method for manufacturing the same
JP2011238696A (ja) * 2010-05-07 2011-11-24 Nec Corp 抵抗変化素子及びその製造方法、並びに半導体装置及びその製造方法
US20130328008A1 (en) 2011-07-21 2013-12-12 Kabushiki Kaisha Toshiba Nonvolatile resistance change element

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