JP5732827B2 - 記憶素子および記憶装置、並びに記憶装置の動作方法 - Google Patents

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Description

本発明は、イオン源層および抵抗変化層を含む記憶層の電気的特性の変化により情報を記憶可能な記憶素子および記憶装置、並びに記憶装置の動作方法に関する。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
そこで、従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ（Ferroelectric Random Access Memory）（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値あるいはキャパシタンス等の電気特性が変化する。例えば、特許文献１では、この特性を利用したメモリデバイスとして、イオン導電体がカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，ＣｕあるいはＺｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，ＣｕあるいはＺｎが含まれている。
この特許文献１の構成では、製造プロセス中の温度上昇やデータの長期保存時の長期間の熱負荷などによりイオン導電体の結晶化が促進され、抵抗値などの本来の電気的特性が変化してしまっていた。そこで、特許文献２では、イオン導電体と電極との間に、ガドリニウム酸化膜よりなる記憶用薄膜を設けることが記載されている。
特表２００２−５３６８４０号公報 特開２００５−１９７６３４号公報
しかしながら、特許文献２に記載された構成では消去側の性能が不足しており、多数ビットを書き換えた場合には、消去状態の抵抗値が低い側にばらつく傾向にあって、書き込
み状態の抵抗値と消去状態の抵抗値との抵抗分離幅が不十分であり、繰り返し耐久性に改善の余地があった。
本発明はかかる問題点に鑑みてなされたもので、その目的は、繰り返し耐久性の向上した記憶素子および記憶装置、および記憶装置の動作方法を提供することにある。
本発明の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、以下の（Ａ），（Ｂ）の構成要素を備えたものである。
（Ａ）テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にアルミニウム（Ａｌ）を含むイオン源層
（Ｂ）イオン源層と第１電極との間に設けられると共に、第１電極の側から順に第１層と第２層とが積層された構成を有し、第２層はアルミニウム酸化物を主成分とし、第１層はアルミニウム酸化物よりも抵抗の低い遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方よりなる抵抗変化層と
本発明の記憶装置は、第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、複数の記憶素子が上記本発明の記憶素子により構成されているものである。
本発明の記憶装置の動作方法は、第１電極および第２電極の間に電圧を印加することにより、イオン源層中ではアルミニウム（Ａｌ）イオンおよびイオン源層に含まれる金属元素のイオンが第１電極側に移動すると共に、抵抗変化層ではアルミニウム酸化物または金属元素のイオンの還元反応により導電パスが生じて低抵抗化し、第１電極および第２電極の間に逆極性の電圧を印加することにより、イオン源層中ではアルミニウム（Ａｌ）イオンおよびイオン源層に含まれる金属元素のイオンが第２電極側へ移動すると共に、抵抗変化層ではアルミニウム（Ａｌ）イオンが酸化反応によりアルミニウム酸化物を形成して高抵抗化するか、または還元された金属元素がイオン化してイオン源層に移動することにより導電パスが消失して高抵抗化するものである。
本発明の記憶素子あるいは本発明の記憶装置、または本発明の記憶装置の動作方法では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層中ではアルミニウム（Ａｌ）イオンおよびイオン源層に含まれる金属元素のイオンが第１電極側に移動すると共に、抵抗変化層ではアルミニウム酸化物または金属元素のイオンの還元反応により導電パスが生じて低抵抗化する（書き込み状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、イオン源層中ではアルミニウム（Ａｌ）イオンおよびイオン源層に含まれる金属元素のイオンが第２電極側に移動すると共に、第１電極ではアルミニウム（Ａｌ）イオンが酸化反応によりアルミニウム酸化物を形成し、または還元状態の金属元素が酸化反応によりイオン化してイオン源層へ溶解し、導電パスが消失して高抵抗状態となる（初期状態または消去状態）。
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
ここでは、抵抗変化層が、第１電極の側から順に第１層と第２層とが積層された構成を有し、第２層はアルミニウム酸化物を主成分とし、第１層はそれよりも抵抗の低い遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方よりなるので、素子に対して上述した正方向の電圧または電流パルスが印加された場合にも、遷移金属酸化物または遷移金属酸窒化物には電圧バイアスがかかりにくくなる。そのため、素子が書き込み状態（低抵抗状態）となっても、遷移金属酸化物または遷移金属酸窒化物は還元されずに第１電極上で酸化膜または酸窒化膜を形成したままとなる。よって、書き込みおよび消去の繰り返しに伴ってイオン源層に含まれるカルコゲン元素と第１電極との不要な酸化反応が生じることが抑えられる。
本発明の記憶素子または本発明の記憶装置によれば、抵抗変化層が、第１電極の側から順に第１層と第２層とが積層された構成を有し、第２層はアルミニウム酸化物を主成分とし、第１層はアルミニウム酸化物よりも抵抗の低い遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方よりなるようにしたので、繰り返し耐久性を向上させることが可能となる。
本発明の記憶装置の動作方法によれば、第１電極および第２電極の間に電圧を印加することにより、イオン源層中ではアルミニウム（Ａｌ）イオンおよびイオン源層に含まれる金属元素のイオンが第１電極側に移動すると共に、抵抗変化層ではアルミニウム酸化物または金属元素のイオンの還元反応により導電パスが生じて低抵抗化し、第１電極および第２電極の間に逆極性の電圧を印加することにより、イオン源層中ではアルミニウム（Ａｌ）イオンおよびイオン源層に含まれる金属元素のイオンが第２電極側へ移動すると共に、抵抗変化層ではアルミニウム（Ａｌ）イオンが酸化反応によりアルミニウム酸化物を形成して高抵抗化するか、または還元された金属元素がイオン化してイオン源層に移動することにより導電パスが消失して高抵抗化するようにしたので、繰り返し耐久性を向上させることが可能となる。
本発明の第１の実施の形態に係る記憶素子の構成を表す断面図である。 図１に示した第１層の変形例を表す断面図である。 変形例１に係る記憶素子の構成を表す断面図である。 変形例２に係る記憶素子の構成を表す断面図である。 変形例３に係る記憶素子の構成を表す断面図である。 本発明の第２の実施の形態に係る記憶素子の構成を表す断面図である。 変形例４に係る記憶素子の構成を表す断面図である。 図７に示した第１層の変形例を表す断面図である。 本発明の第３の実施の形態に係る記憶素子の構成を表す断面図である。 Ｔｅ−Ｚｒ膜の体積抵抗率のＺｒ添加量依存性を表す図である。 本発明の第４の実施の形態に係る記憶素子の構成を表す断面図である。 Ｔｅ−Ｚｒ膜の体積抵抗率の成膜時酸素流量依存性を表す図である。 図１の記憶素子を用いたメモリセルアレイの概略構成を表す断面図である。 同じくメモリセルアレイの平面図である。 実施例１の結果を表す図である。 実施例２の結果を表す図である。 実施例３の結果を表す図である。 比較例１の結果を表す図である。 比較例２の結果を表す図である。 比較例３の結果を表す図である。 遷移金属酸化物よりなる第１層の作用を調べた実験結果を表す図である。 実施例２の記憶素子のＴＥＭ−ＥＤＸ写真である。 図２４に示した各元素のＥＤＸプロファイル結果をまとめて表す図である。 実施例２の記憶素子の各元素のＥＤＸプロファイル結果を表す図である。 実施例４−１の結果を表す図である。 実施例４−２の結果を表す図である。 実施例５−１の結果を表す図である。 実施例６−１の結果を表す図である。 実施例６−２の結果を表す図である。 実施例６−３の結果を表す図である。 実施例６−４の結果を表す図である。 実施例６−５の結果を表す図である。 実施例７−１の結果を表す図である。 実施例７−２の結果を表す図である。 実施例７−３の結果を表す図である。 実施例８−１，８−２の結果を表す図である。 実施例８−３，８−４の結果を表す図である。 実施例９−１，９−２の結果を表す図である。 実施例１０の結果を表す図である。 実施例１１の結果を表す図である。 実施例１０，１１の消去特性を調べた結果を表す図である。 実施例１２の結果を表す図である。 実施例１３−１の結果を表す図である。 実施例１３−２の結果を表す図である。 実施例１３−３の結果を表す図である。 実施例１４の結果を表す図である。 実施例１５の結果を表す図である。 実施例１６の結果を表す図である。 実施例１７の結果を表す図である。 実施例１８の結果を表す図である。 比較例４の結果を表す図である。 実施例１９の結果を表す図である。 実施例２０の結果を表す図である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（記憶素子；抵抗変化層として遷移金属酸化物よりなる第１層およびアルミニウム酸化物を主成分とする第２層が順に積層されており、イオン源層が中間層とイオン供給層とを有する例）
２．変形例１（記憶素子；抵抗変化層がアルミニウム酸化物および遷移金属酸化物を混在した状態で含有しており、イオン源層が中間層とイオン供給層とを有する例）
３．変形例２（記憶素子；抵抗変化層として遷移金属酸化物よりなる第１層およびアルミニウム酸化物を主成分とする第２層が順に積層されており、イオン源層が単層である例）
４．変形例３（記憶素子；抵抗変化層がアルミニウム酸化物および遷移金属酸化物を混在した状態で含有しており、イオン源層が単層である例）
５．第２の実施の形態（記憶素子；抵抗変化層として遷移金属酸窒化物よりなる第１層およびアルミニウム酸化物を主成分とする第２層が順に積層されており、イオン源層が中間層とイオン供給層とを有する例）
６．変形例４（記憶素子；第１層が、遷移金属酸化物層と遷移金属酸窒化物層とを含む例）
７．第３の実施の形態（記憶素子；中間層に遷移金属を添加する例）
８．第４の実施の形態（記憶素子；中間層およびイオン供給層のうち少なくとも一方に酸素を添加する例）
９．記憶装置
１０．実施例
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る記憶素子１の断面構成図である。この記憶素子１は、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）を順に有するものである。記憶層２０は、上部電極３０の側から順に、イオン源層２１と、抵抗変化層２２とを有している。
下部電極１０は、例えば、後述（図１３）のようにＣＭＯＳ(Complementary Metal Oxide Semiconductor) 回路が形成されたシリコン基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、Ｃｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，ＴｉＮ，ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
下部電極１０は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），Ｔａ，クロム（Ｃｒ），ＭｏおよびＷからなる遷移金属の群のうちの少なくとも１種の単体または窒化物により構成されていることが好ましい。後述する抵抗変化層２２中の遷移金属酸化物（または遷移金属酸化物よりなる第１酸化層２２Ａ）を、下部電極１０の表面を酸化することにより容易に形成することが可能となるからである。
イオン源層２１は、イオン供給源としての役割を有するものであり、主に非晶質構造を有している。イオン源層２１は、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層２１は、消去時に酸化物を形成する元素として、Ａｌを含有している。
更に、イオン源層２１は、少なくとも１種の金属元素を含んでいる。イオン源層２１に含まれる金属元素としては、例えば、Ｃｕ，亜鉛（Ｚｎ），銀（Ａｇ），ニッケル（Ｎｉ），コバルト（Ｃｏ），マンガン（Ｍｎ），鉄（Ｆｅ），Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，ＭｏおよびＷからなる金属元素の群のうちの少なくとも１種が好ましい。Ａｌおよびこれらの金属元素のいくつかは、陽イオン化するイオン伝導材料としての機能を有するものである。
イオン源層２１は、非晶質化のため金属元素としてＺｒを含むことが好ましい。低抵抗状態（書き込み状態）または高抵抗状態（初期状態または消去状態）の抵抗値保持特性を向上させることが可能となるからである。ここでは、低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。また、Ｃｕは、Ｚｒとの組み合わせにより、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つものであると共に、陽イオン化する金属元素としての機能も有している。
イオン源層２１には、必要に応じてその他の元素が添加されていてもよい。添加元素の例としては、マグネシウム（Ｍｇ），ゲルマニウム（Ｇｅ），シリコン（Ｓｉ）などが挙げられる。Ｍｇは、陽イオン化しやすいと共に消去バイアスで酸化膜を形成し高抵抗化しやすくするためのものである。Ｇｅは、Ａｌと同様に、消去時に酸化物を形成することにより高抵抗状態（消去状態）を安定化させると共に、繰り返し回数の増加にも寄与するものである。Ｓｉは、記憶層２０の高温熱処理時の膜剥がれを抑止すると共に、保持特性の向上も同時に期待できる添加元素であり、イオン源層２１にＺｒと共に添加してもよい。
このようなイオン源層２１の具体的な材料としては、例えば、ＺｒＴｅＡｌ，ＺｒＴｅＡｌＧｅ，ＣｕＺｒＴｅＡｌ，ＣｕＺｒＴｅＡｌＧｅ，ＣｕＨｆＴｅＡｌ，ＣｕＴｉＴｅＡｌ，ＡｇＺｒＴｅＡｌ，ＮｉＺｒＴｅＡｌ，ＣｏＺｒＴｅＡｌ，ＭｎＺｒＴｅＡｌ，ＦｅＺｒＴｅＡｌの組成のイオン源層材料が挙げられる。
イオン源層２１中のＡｌの含有量は、例えば３０〜５０原子％である。イオン源層２１中のＺｒの含有量は、７．５〜２６原子％であることが好ましく、更には、イオン源層２１に含まれるカルコゲン元素の合計に対するＺｒの組成比率（＝Ｚｒ（原子％）/ カルコゲン元素の合計（原子％））は、０．２〜０．７４の範囲であることが好ましい。イオン源層２１中のＧｅの含有量は１５原子％以下であることが好ましい。イオン源層２１中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが望ましい。このように構成することにより各構成元素の役割を最大限に発揮することができる。その詳細については後述する。
抵抗変化層２２は、イオン源層２１と下部電極１０との間に設けられ、電気伝導上のバリアとしての機能を有するものである。抵抗変化層２２は、アルミニウム酸化物（ＡｌＯｘ）およびアルミニウム酸化物よりも抵抗の低い遷移金属酸化物を含有している。具体的には、抵抗変化層２２は、下部電極１０の側から順に、遷移金属酸化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする高抵抗の第２層２２Ｂとが積層された構成を有している。これにより、この記憶素子１では繰り返し耐久性を高めることが可能となっている。
抵抗変化層２２中の遷移金属酸化物（または第１層２２Ａ）は、導電性を有する酸化物であると共に絶縁性が高くないことが好ましい。具体的には、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，ＭｏおよびＷからなる遷移金属の群のうち少なくとも１種の酸化物であることが好ましい。
抵抗変化層２２中のアルミニウム酸化物（または第２層２２Ｂ）は、イオン源層２１に含まれるＡｌイオンの移動あるいは拡散、または下部電極１０および上部電極３０への電圧印加による、下部電極１０側での酸化反応により形成されたものである。なお、抵抗変化層２２中のアルミニウム酸化物（または第２層２２Ｂ）は、記憶素子１の製造時に既に形成されているものであるが、後述する高抵抗状態（消去状態）においてより増大する（または、より厚みが厚くなる）傾向がある。
第１層２２Ａの厚みは、１ｎｍ以上であることが好ましい。良好な抵抗分離特性を得ることが可能となるからである。また、第１層２２Ａは、第２層２２Ｂの抵抗値よりも低抵抗となる厚みを有していることが好ましい。第１層２２Ａの厚みがあまりに厚すぎると、第２層２２Ｂよりも高抵抗となってしまい、動作特性が低下するからである。第１層２２Ａを構成する遷移金属酸化物の密度は、例えば酸化チタン（ＴｉＯｘ）の場合、４ｇ／ｃｍ3以下であることが望ましい。
更に、イオン源層２１は、下部電極１０の側から順に、中間層２１Ａと、イオン供給層２１Ｂとを積層した２層構造を有していることが好ましい。中間層２１Ａは、Ａｌと共に、Ｔｅ，ＳおよびＳｅのうち少なくとも１種のカルコゲン元素を含んでいる。イオン供給層２１Ｂは、上述したイオン源層２１と同様の構成、すなわち、Ａｌおよびカルコゲン元素と共に、Ｃｕ，Ｚｎ，Ａｇ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，ＭｏおよびＷからなる金属元素の群のうちの少なくとも１種を含んでいる。このようにすることにより、良好な繰り返し耐久性を保持したまま保持特性を向上させることが可能となり、低電流での不揮発メモリ動作が可能となる。なお、イオン供給層２１Ｂは、上記の金属元素を含んでいて、必要以上の元素拡散や層の混合を抑制する構成であることが望ましい。
特に、イオン供給層２１Ｂは、Ａｌおよびカルコゲン元素と共に、Ｃｕ，Ｔｉ，ＺｒおよびＨｆのうちの少なくとも１種を含むことが好ましい。これらの元素により、非晶質構造を安定化してマトリクス構造を保ちやすくなるので、結果として書き込み・消去動作の信頼性向上につながる。中でもＣｕは、Ｚｒとの組み合わせにより、非晶質を形成しやすく、イオン供給層２１Ｂの微細構造を均一に保つ機能を有するものである。
また、イオン供給層２１Ｂは、必要に応じて、Ｇｅ，Ｓｉ，Ｍｇなどの他の添加元素を含んでいてもよい。
中間層２１Ａにおけるカルコゲン元素含有量に対するＡｌ含有量の比（Ａｌ濃度）は、イオン供給層２１Ｂにおけるカルコゲン元素含有量に対するＡｌ含有量の比（Ａｌ濃度）よりも小さいことが好ましい。中間層２１Ａ中のＡｌはイオン供給層２１Ｂとの濃度勾配による拡散によりもたらされると考えられるので、例えばＡｌ２Ｔｅ３の化学量論的組成よりも少なくなると考えられる。そのため、中間層２１Ａ中のＡｌのほとんどはイオン状態で存在していると考えられ、印加した電位が効果的にイオン駆動に用いられることにより、上述した保持特性の向上や低電流での不揮発メモリ動作に結びつくことが可能となる。
上部電極３０は、下部電極１０と同様に公知の半導体プロセスに用いられる配線材料により構成されている。
本実施の形態の記憶素子１では、上記下部電極１０および上部電極３０を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、アルミニウム酸化物、またはイオン源層２１（具体的にはイオン供給層２１Ｂ）に含まれる金属元素のイオンの酸化還元により記憶層２０の電気的特性、例えば抵抗値が変化するものであり、これにより情報の記憶（書き込み，消去，読み出し）が行われる。以下、その動作を具体的に説明する。
まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これによりイオン源層２１中ではＡｌイオンが下部電極１０側に移動すると共に、遷移金属酸化層２２Ａ上ではアルミニウム酸化物を主成分とする第２層２２Ｂの還元反応が生じて低抵抗化する（書き込み状態）。
また、イオン源層２１に含まれる金属元素は、イオン化して抵抗変化層２２中に移動・拡散し、下部電極１０側で還元される。その結果，下部電極１０と記憶層２０の界面に第２層２２Ｂよりは抵抗が低い状態かあるいは金属状態に還元された導電パスが形成される。若しくは、イオン化した金属元素は、抵抗変化層２２中に留まり不純物準位を形成し、抵抗変化層２２中に導電パスが形成される。よって、記憶層２０の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ(Programmable Read Only Memory) に用いる場合には、前記の記録
過程のみで記録は完結する。
一方、消去が可能な記憶装置、すなわち、ＲＡＭ(Random Access Memory)或いはＥＥＰＲＯＭ(Electronically Erasable and Programmable Read Only Memory) 等への応用には消去過程が必要である。消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように、記憶素子１に対して負電圧を印加する。これにより、イオン源層２１中ではＡｌイオンが上部電極３０側へ移動すると共に、第１層２２Ａ上ではＡｌイオンが酸化反応によりアルミニウム酸化物を主とする第２層２２Ｂを形成し、高抵抗状態となる（消去状態）。
また、記憶層２０内に導電パスを形成していた還元状態の金属元素は酸化反応によりイオン化し、イオン源層２１に溶解、若しくはＴｅ等と結合して、より高抵抗な状態へと変化する。これにより、金属元素による導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層２１中に存在するＧｅなどの添加元素が下部電極１０上に酸化膜を形成して、高抵抗な状態へ変化する。
その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、高抵抗層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。高抵抗層２２の抵抗値は、例えば、その厚みや含まれる酸素の量などにより制御することが可能である。
上記は、書き込み動作を低抵抗状態「１」へ変化させる動作であると定義し、消去動作を高抵抗状態「０」へと変化させる動作であると定義した場合についての記述である。その逆に、例えば、高抵抗状態「１」から低抵抗状態「０」へと変化させる動作を消去動作とすることもでき、その場合においては、上記の記述で書き込みと消去動作を入れ替えればよい。
ここでは、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有しているので、素子に対して上述した正電圧が印加された場合にも、第１層２２Ａには電圧バイアスがかかりにくくなる。そのため、素子が書き込み状態（低抵抗状態）となっても、第１層２２Ａは還元されずに下部電極１０上で酸化膜を形成したままとなる。よって、書き込みおよび消去の繰り返しに伴ってイオン源層２１に含まれるカルコゲン元素と下部電極１０との不要な酸化反応が生じることが抑えられる。
すなわち、ＷまたはＴｉなどの金属材料よりなる下部電極１０上に、第１層２２Ａを設けずにイオン源層２１あるいは中間層２１Ａを下部電極１０に接して形成した場合には、繰り返し回数が１０〜１００回までは明確に高抵抗化および低抵抗化する良好な動作特性および良好なデータ保持特性を示す。しかしながら、繰り返し回数を更に増加させていくと、主に消去エラーが発生し高抵抗状態に戻らなくなり、素子特性が劣化する。これはおそらくは上述した酸化・還元反応の他に、下部電極１０と中間層２１Ａあるいはイオン源層２１に含まれているカルコゲン元素とが反応する酸化反応が起こっているからであると考えられる。本実施の形態では、下部電極１０上に遷移金属酸化物よりなる第１層２２Ａが設けられているので、下部電極１０がカルコゲン化する不要な酸化反応が抑制され、繰り返し信頼性が改善され、メモリの寿命が向上する。
更に、抵抗変化層２２が第１層２２Ａと第２層２２Ｂとの２層構造を有すると共に、イオン源層２１が中間層２１Ａとイオン供給層２１Ｂとの２層構造を有する場合には、良好な繰り返し耐久性を維持したまま保持特性が向上する。これは、必ずしも明らかではないが、次のように考えられる。
書き込み動作で低抵抗化する際には、下部電極１０界面付近では還元反応が起こる。具体的には、アルミニウム酸化物を主成分とする第２層２２Ｂが還元されると共に、イオン源層２１中をＡｌイオンが移動して下部電極１０界面付近で還元されてメタルに近いＡｌが形成される。この状態で書き込み電圧バイアスを止めて、データ保持状態にしている際には、Ａｌメタルは酸化しやすく酸素と結合すると高抵抗になる。このことが低抵抗状態のデータ保持不良と考えられる。一方で中間層２１Ａ中に多く含まれるカルコゲン元素はＡｌメタルと非常に反応しやすく、Ａｌメタルが生成したとしても逐次カルコゲン元素と反応するため高抵抗化する。よって、保持不良となることが少なくなり、データ保持性能が向上する。
すなわち、中間層２１Ａにおけるカルコゲン元素含有量に対するＡｌ含有量の比（Ａｌ濃度）は、上述したように、イオン供給層２１Ｂにおけるカルコゲン元素含有量に対するＡｌ含有量の比（Ａｌ濃度）よりも小さい。そのため、書き込み動作時のＡｌイオンの還元反応により生成したＡｌメタルは、書き込み電圧バイアスを取り去ったときに再びアルミニウム酸化物となって素子抵抗を上昇させるのではなく、Ａｌを溶解する余力のある中間層２１Ａに溶解する。従って、抵抗上昇が生じることがなく、良好なデータ保持特性が得られる。
更に、消去動作では、中間層２１Ａがイオン化したＡｌを含んでいるが、カルコゲン元素を多く含んだ中間層２１ＡではＡｌイオンの移動は容易である。そのため、消去バイアスでＡｌイオンが供給されやすく、消去性能が向上する。その結果、低抵抗状態と高抵抗状態の抵抗分離幅が拡大すると考えられる。
これに加えて、イオン源層２１が中間層２１Ａとイオン供給層２１Ｂとの２層構造を有することにより、低電流・高速でのデータ保持特性の向上が可能となる。
すなわち、記憶素子１をトランジスタと組み合わせて不揮発性のメモリセルを構成する場合、先端の半導体プロセスでメモリセルを大容量化するためには、記憶素子１の微細化と共にトランジスタの微細化が必要である。トランジスタはサイズを微細化するほどに駆動電流が低下していくので、高容量で消費電力が低い不揮発メモリを実現するためには、低電流で書き換えた状態でのデータ保持特性の向上が必要である。更には、高速で書き換え動作が可能な大容量の不揮発メモリを実現するには、微細トランジスタによる低い電流でなおかつナノ秒オーダーの短パルスで高速に書き換えた抵抗状態をデータ保持することが必要である。
しかしながら、従来では、より小さい書き換えエネルギーによる低抵抗および高抵抗の記録状態は熱擾乱による影響を受けやすいため、より低電流であり、より高速であるほど、データ保持が困難となるという問題があった。
電流駆動力の低いトランジスタにより低電流で書き込んだ場合には、低抵抗状態の抵抗値は高めになるため、抵抗値の保持特性が低電流動作の鍵を握っている。本実施の形態の記憶素子１では、上述したようにデータ保持性能が改善され、より高い抵抗値でもデータ保持が可能となっている。よって、低電流での不揮発メモリ動作が可能となる。
更に、本実施の形態では、上述したように、イオン源層２１が、Ａｌのほか、Ｚｒ，Ｃｕ，Ｇｅなどを含有することが好ましい。以下、その理由について説明する。
イオン源層２１中にＺｒが含まれている場合、特にＡｌおよびＣｕと共に存在している場合は、非晶質構造が安定化しやすい。書き込み動作時に、例えばイオン源層２１からＡｌやＣｕのイオンが移動した場合でも、非晶質構造を保持しやすくイオン源層２１のマトリクス構造が維持される。例えば、書き込みバイアスによって、ＡｌやＣｕのイオンは移動し、イオン源層２１の組成が変化し、これらの元素の組成比が減少するが、Ｚｒが存在していることによって、組成比が変動しても非晶質構造は安定に保たれるため、必要以上のイオン移動や拡散を抑制することができるため、書き込み状態の保持性能が向上すると考えられる。
また、消去時の高抵抗状態の保持に関しても、ＡｌあるいはＣｕが金属状態あるいはそれに近い状態である導電パスが酸化されて、酸化物かあるいはＳ，ＳｅおよびＴｅのカルコゲン元素との化合物となる状態において、Ｚｒを含んでいる場合はイオン源層２１が安定な非晶質構造である場合には必要以上のイオンの拡散が抑制されるので、消去電圧バイアスがかかっていない保持状態で、熱などの原因でイオン源層２１から不要なイオンが再び拡散して、上記の高抵抗状態の酸化物やカルコゲナイドが再び還元されて低抵抗になりにくく、室温よりも高温状態や長時間にわたり保持した場合でも高抵抗状態を維持する。
更に、イオン源層２１はＡｌを含むので、消去動作において、上部電極３０が例えば負電位、下部電極１０側が正電位になるように、記憶素子１に対して負電圧が印加された場合に、第１層２２Ａ上ではＡｌイオンが酸化反応によりアルミニウム酸化物を主とする第２層２２Ｂを形成し、高抵抗状態（消去状態）を安定化する。加えて、第２層２２Ｂの自己再生の観点から繰り返し回数の増加にも寄与する。なお、Ａｌの他に同様の働きを示すＧｅなどを含んでもよい。
このように、イオン源層２１にＺｒ，Ａｌ，Ｃｕ，Ｇｅなどが含まれている場合には、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。更に、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。
ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、Ｚｒ，ＣｕおよびＡｌ、更にはＧｅの組成比によって異なる。
例えば、Ｚｒはその含有量が多過ぎると、イオン源層２１の抵抗値が下がり過ぎてイオン源層２１に有効な電圧が印加できないため、特に消去がしづらくなり、Ｚｒ組成比に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ組成比が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層２１中のＺｒの組成比は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。
また、Ｃｕは適量をイオン源層２１に添加した場合、非晶質化を促進するものの、多過ぎると金属状態のＣｕはカルコゲン元素を含むイオン源層２１中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ＺｒとＣｕとの組み合わせは、非晶質を形成しやすく、イオン源層２１の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層２１中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にＺｒを含有している場合は、非晶質構造が安定であるため、書き込み保持特性への影響はみられない。
また、Ａｌの含有量が多過ぎると、Ａｌイオンの移動が生じやすくなり、Ａｌイオンの還元によって書き込み状態が作られてしまう。Ａｌはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、Ａｌ組成比が少な過ぎると、消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、Ａｌの組成比は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。
Ｇｅは必ずしも含まれていなくともよいが、Ｇｅ含有量が多過ぎる場合には書き込み保持特性が劣化することから、Ｇｅを含む場合の組成比は１５原子％以下であることが好ましい。
なお、Ｓｉも必ずしも含まれていなくてもよいが、組成比が少な過ぎると記憶層２０の膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性を得られない。よって、イオン源層２１中のＳｉの組成比は１０〜４５原子％程度の範囲内であることが望ましい。
以下、本実施の形態の記憶素子１の製造方法について説明する。
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えば窒化チタン（ＴｉＮ）よりなる下部電極１０のプラグを形成する。
次いで、下部電極１０の上面にＴｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，ＭｏおよびＷからなる遷移金属の群のうちの少なくとも１種の単体または窒化物よりなる遷移金属材料膜を形成し、この遷移金属材料膜と下部電極１０の表面とのうち少なくとも遷移金属材料膜を酸化することにより、第１層２２Ａを形成する。
具体的には、例えばＴｉＮよりなる下部電極１０の上面に、例えばスパッタ法により、遷移金属材料膜としてＴｉ膜を１．０ｎｍの厚みで形成する。続いて、このＴｉ膜を酸素プラズマによって酸化することにより、ＴｉＯｘよりなる第１層２２Ａを形成する。なお、このとき、Ｔｉ膜の厚みは極めて薄いので、Ｔｉ膜の酸化に続いて下部電極１０の表面でも酸化が進行している可能性がある。
あるいは、例えばＴｉＮよりなる下部電極１０の上面に、遷移金属材料膜として窒化ジルコニウム（ＺｒＮ）膜を形成し、このＺｒＮ膜を酸化するようにしてもよい。このとき、ＺｒＮ膜の厚みは極めて薄いので、ＺｒＮ膜が酸化されて酸化ジルコニウム（ＺｒＯｘ）が生成するだけでなく、下部電極１０の表面も酸化されてＴｉＯｘが形成される。よって、例えば図２に示したように、ＺｒＯｘ層２２Ａ１とＴｉＯｘ層２２Ａ２とよりなる第１層２２Ａが形成される。この場合、ＺｒＮが十分に酸化されていることが重要であって、結果としてＴｉＯｘが形成されることとなる。
そののち、例えばスパッタ法により、Ｔｅよりなる中間層２１Ａを４ｎｍの厚みで形成する。続いて、ＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成する。これにより、中間層２１Ａおよびイオン供給層２１Ｂの２層構造を有するイオン源層２１が形成される。その際、記憶層２０中では、イオン供給層２１Ｂ中のＡｌが中間層２１Ａ中に拡散し、ＴｉＯｘよりなる第１層２２Ａ中の余剰の酸素、あるいはその他の膜中に進入した酸素と結合し、第１層２２Ａ上にＡｌＯｘよりなる第２層２２Ｂが形成される。
ＡｌＯｘよりなる第２層２２Ｂは、第１層２２Ａを形成したのち、原料となるＡｌ膜を成膜し、酸化させることで形成してもよい。しかし、上述したようにイオン供給層２１Ｂ中に、第２層２２Ｂの原料となるＡｌ元素を含有させることで、第２層２２Ｂの成膜プロセスを導入することなく、簡便に第２層２２Ｂを含む記憶層２０を形成することが可能となる。第２層２２Ｂの厚みは、第１層２２Ａを構成するＴｉＯｘのプラズマ酸化条件（Ｏ2雰囲気圧力、投入電力）の強さで制御することが可能である。
イオン源層２１および抵抗変化層２２を形成したのち、イオン源層２１の上に、例えばＷよりなる上部電極３０を成膜する。このようにして、下部電極１０，記憶層２０および上部電極３０の積層膜を形成する。
積層膜を形成したのち、この積層膜のうち抵抗変化層２２，イオン源層２１および上部電極３０を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ(Reactive Ion Etching;反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うこともできる。また、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与える外部回路に接続するための上部電極３０のコンタクト部分を露出させる。
積層膜をパターニングしたのち、例えばＡｌよりなる配線層（図示せず）を２００ｎｍの厚みで形成し、この配線層と上部電極３０のコンタクト部分とを接続する。そののち、積層膜に対して、例えば真空熱処理炉で３００℃、２時間の熱処理を施す。以上により、図１に示した記憶素子１が完成する。
なお、上述した製造方法では、第１層２２Ａを形成する工程において、Ｔｉ膜を形成したのち、このＴｉ膜を酸素プラズマによって酸化することにより、ＴｉＯｘよりなる第１層２２Ａを形成する場合について説明した。しかしながら、第１層２２Ａは、例えば、ＴｉＮよりなる下部電極１０の表面に形成されている自然酸化皮膜や下部電極１０形成工程の洗浄由来の皮膜を逆スパッタやミリング等により除去したのちに、下部電極１０の表面を直接プラズマ酸化することにより形成することも可能である。
このように本実施の形態では、抵抗変化層２１を、下部電極１０の側から順に、遷移金属酸化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成としたので、書き込みおよび消去の繰り返しに伴ってイオン源層２１に含まれるカルコゲン元素と下部電極１０との不要な酸化反応が生じることを抑え、繰り返し耐久性を高めると共にメモリの寿命を向上させることが可能となる。よって、消去状態の抵抗値のばらつきを少なくし、多ビットのアレイでも抵抗分離幅が十分に大きい良好な特性を得ることが可能となる。
また、イオン源層２１が中間層２１Ａとイオン供給層２１Ｂとの２層構造を有しているので、良好な繰り返し耐久性を維持したまま保持特性が向上し、より低電流での不揮発メモリ動作が可能となる。従って、微細化によりトランジスタの電流駆動力が小さくなった場合においても、情報の保持が可能となり、記憶装置の高密度化および小型化を図ることが可能となる。
更に、イオン源層２１にＺｒ，Ａｌ，Ｃｕ、Ｇｅなどが含まれているので、データ保持特性に優れている。加えて、下部電極１０、抵抗変化層２２、イオン源層２１および上部電極３０のいずれもスパッタリングが可能な材料で構成することが可能であり、製造プロセスも簡素化される。すなわち、各層の材料に適応した組成からなるターゲットを用いて、順次スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
（変形例１）
なお、上記実施の形態では、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有している場合について説明したが、抵抗変化層２２は、図３に示したように、アルミニウム酸化物および遷移金属酸化物を混在した状態で含有する単層構造であってもよい。
この場合には、上部電極３０が例えば正電位、下部電極１０が例えば負電位となるようにして記憶素子１に対して正電圧を印加すると、イオン源層２１中ではＡｌイオンおよびイオン源層２１に含まれる金属元素のイオンが下部電極１０側に移動すると共に、下部電極１０上ではアルミニウム酸化物または金属元素のイオンの還元反応により導電パスが生じて低抵抗化する（書き込み状態）。この低抵抗な状態の素子に対して上部電極３０が例えば負電位、下部電極１０が例えば正電位になるように記憶素子１に対して負電圧を印加すると、イオン源層２１中ではＡｌイオンおよびイオン源層２１に含まれる金属元素のイオンが上部電極３０側に移動すると共に、下部電極１０上ではＡｌイオンが酸化反応によりアルミニウム酸化物を形成し、または還元状態の金属元素が酸化反応によりイオン化してイオン源層２１へ溶解し導電パスが消失して高抵抗状態となる（消去状態）。
ここでは、抵抗変化層２２が、アルミニウム酸化物およびそれよりも抵抗の低い遷移金属酸化物を混在した状態で含有しているので、素子に対して上述した正電圧が印加された場合にも、遷移金属酸化物には電圧バイアスがかかりにくくなり、素子が書き込み状態（低抵抗状態）となっても、遷移金属酸化物は還元されずに下部電極１０上で酸化物を形成したままとなる。よって、書き込みおよび消去の繰り返しに伴ってイオン源層２１に含まれるカルコゲン元素と下部電極１０との不要な酸化反応が生じることが抑えられる。
（変形例２）
また、上記実施の形態では、イオン源層２１が中間層２１Ａとイオン供給層２１Ｂとの２層構造を有する場合について説明したが、イオン源層２１は必ずしも中間層２１Ａを有する必要はなく、図４に示したように、イオン供給層２１Ｂのみの単層構造を有していてもよい。
（変形例３）
更に、図５に示したように、抵抗変化層２２がアルミニウム酸化物および遷移金属酸化物を混在した状態で含有する単層であると共に、イオン源層２１がイオン供給層２１Ｂのみの単層であってもよい。
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る記憶素子１の断面構成を表したものである。この記憶素子１は、抵抗変化層２２の第１層２２Ａが遷移金属酸窒化物よりなることを除いては、上記第１の実施の形態と同様の構成・作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
第１層２２Ａを構成する遷移金属酸化物は、導電性を有する酸窒化物であると共に絶縁性が高くないことが好ましい。具体的には、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，ＭｏおよびＷからなる遷移金属の群のうち少なくとも１種の酸化物であることが好ましい。
遷移金属酸窒化物よりなる第１層２２Ａは、窒素（Ｎ）を含むことにより過剰な酸素（Ｏ）を含まなくなるので、抵抗が低くなる。また、酸化アルミニウムよりなる第２層２２Ｂは、第１の実施の形態で説明したように、イオン供給層２１Ｂ中のＡｌが中間層２１Ａ中に拡散し、第１層２２Ａ中の余剰の酸素、あるいはその他の記録膜中に進入した酸素と結合して形成されるものである。そのため、第１層２２Ａに過剰な酸素が含まれないことにより、酸化アルミニウムの生成が抑えられて、第２層２２Ｂの厚みが薄くなる。これらのことから、第１層２２Ａおよび第２層２２Ｂにかかる分圧が小さくなり、イオン供給層２１Ｂおよび中間層２１Ａにかかる電圧が大きくなって、イオンが移動・拡散しやすくなる。よって、閾値の低下が可能となると共に低電流動作に好適である。第１層２２Ａに含まれる窒素量により動作電流の制御が可能である。
なお、変形例１ないし変形例３は、第２の実施の形態にも適用可能である。すなわち、抵抗変化層２２は、図３に示したように、アルミニウム酸化物および遷移金属酸窒化物を混在した状態で含有する単層構造であってもよい。また、イオン源層２１は必ずしも中間層２１Ａを有する必要はなく、図４に示したように、イオン供給層２１Ｂのみの単層構造を有していてもよい。更に、図５に示したように、抵抗変化層２２がアルミニウム酸化物および遷移金属酸窒化物を混在した状態で含有する単層であると共に、イオン源層２１がイオン供給層２１Ｂのみの単層であってもよい。
（変形例４）
上記第１の実施の形態では第１層２２Ａが遷移金属酸化物よりなる場合、第２の実施の形態では第１層２２Ａが遷移金属酸窒化物よりなる場合について説明した。しかしながら、第１層２２Ａは、図７に示したように、遷移金属酸化物層２２Ａ３と遷移金属酸窒化物層２２Ａ４とを両方含んでいてもよい。
すなわち、例えば第１の実施の形態のように、例えばＴｉＮよりなる下部電極１０の上面に、遷移金属材料膜としてＴｉ膜を形成し、このＴｉ膜を酸素プラズマによって酸化する場合には、Ｔｉ膜およびまたは下部電極１０の表面の酸化により、ＴｉＯｘよりなる遷移金属酸化物層２２Ａ３が形成される。この遷移金属酸化物層２２Ａ３の下には、ＴｉＮの酸化が完全に完了していないことにより、チタンの酸窒化物（ＴｉＯＮ）よりなる遷移金属酸窒化物層２２Ａ４が形成される可能性がある。このことは、ＴｉＮよりなる下部電極１０の表面を直接プラズマ酸化する場合も同様である。
また、例えばＴｉＮよりなる下部電極１０の上面に、遷移金属材料膜としてＺｒＮ膜を形成し、このＺｒＮ膜を酸化する場合には、図８に示したように、ＺｒＮ膜の酸化により形成されたＺｒＯｘよりなる遷移金属酸化物層２２Ａ３、ＺｒＮの酸化が完全に完了していないジルコニウムの酸窒化物（ＺｒＯＮ）よりなる遷移金属酸窒化物層２２Ａ４、下部電極１０の表面の酸化により形成されたＴｉＯｘよりなる遷移金属酸窒化物層２２Ａ３、ＴｉＮの酸化が完全に完了していないことによりＴｉＯＮよりなる遷移金属酸窒化物層２２Ａ４が順に形成される可能性がある。なお、ＺｒＮ膜の厚みは極めて薄いので、ＺｒＯＮよりなる遷移金属酸窒化物層２２Ａ４は形成されない可能性もある。
なお、変形例１ないし変形例３は、本変形例４にも適用可能である。すなわち、抵抗変化層２２は、図３に示したように、アルミニウム酸化物，遷移金属酸化物および遷移金属酸窒化物を混在した状態で含有する単層構造であってもよい。また、イオン源層２１は必ずしも中間層２１Ａを有する必要はなく、図４に示したように、イオン供給層２１Ｂのみの単層構造を有していてもよい。更に、図５に示したように、抵抗変化層２２がアルミニウム酸化物，遷移金属酸化物および遷移金属酸窒化物を混在した状態で含有する単層である
と共に、イオン源層２１がイオン供給層２１Ｂのみの単層であってもよい。
（第３の実施の形態）
図９は、本発明の第３の実施の形態に係る記憶素子１の断面構成を表したものである。この記憶素子１は、イオン源層２１の中間層２１ＡにＺｒ等の遷移金属が添加されていることを除いては、上記第１または第２の実施の形態と同様の構成・作用および効果を有し、第１または第２の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
中間層２１Ａは、例えばＺｒを添加元素として含むことにより、イオン供給層２１Ｂよりも高抵抗となっている。これにより、中間層２１Ａに電圧が印加されやすくなり、低電流でも動作しやすくなる。また、記憶素子１に電圧を印加した際に、より効率的にイオンが移動し、確実に書き込み・消去動作が可能となる。よって、動作不良が低減され、抵抗ばらつきが改善される。
図１０は、Ｔｅ単体にＺｒをドープした膜のシート抵抗を測定し体積抵抗率を求めた結果を表したものである。図１０から分かるように、Ｔｅ−Ｚｒ膜の抵抗率は、Ｚｒ含有率が０％（純Ｔｅ）から大きくなるにつれて上昇し、約７％程度で極大値となり、それ以上では低下する。このことから、中間層２１ＡにＺｒを数％添加することにより中間層２１Ａの抵抗率を高くすることが可能であることが分かる。
なお、Ｚｒの外、Ｃｕ，Ｃｒ，Ｍｎ，ＴｉまたはＨｆ等の他の遷移金属も、Ｚｒと同様に中間層２１Ａを高抵抗化する効果を有している。すなわち、中間層２１Ａは、Ａｌとカルコゲン元素とを含み、更に、Ｚｒ，Ｃｕ，Ｃｒ，Ｍｎ，ＴｉおよびＨｆからなる遷移金属の群のうち少なくとも１種を含んでいることが好ましい。
このように本実施の形態では、中間層２１Ａが、Ｚｒ，Ｃｕ，Ｃｒ，Ｍｎ，ＴｉおよびＨｆからなる遷移金属の群のうち少なくとも１種を含むことにより、中間層２１Ａの抵抗をイオン供給層２１Ｂよりも高くするようにしたので、書き込み・消去動作時のイオン移動を促進して、メモリ動作を安定化し、書き込み・消去状態の抵抗分布を改善することが可能となる。
なお、変形例１，第２の実施の形態および変形例４は、本実施の形態にも適用可能である。すなわち、抵抗変化層２２は、アルミニウム酸化物，遷移金属酸化物および遷移金属酸窒化物を混在した状態で含有する単層構造であってもよい。
（第４の実施の形態）
図１１は、本発明の第４の実施の形態に係る記憶素子１の断面構成を表したものである。この記憶素子１は、イオン源層２１の中間層２１Ａおよびイオン供給層２１Ｂのうち少なくとも一方に酸素（Ｏ）が添加されていることを除いては、上記第１ないし第３の実施の形態と同様の構成・作用および効果を有し、第１ないし第３の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
イオン供給層２１Ｂが酸素（Ｏ）を添加元素として含むことにより、イオン供給層２１Ｂの抵抗率が大きくなる。そのため、書き込み動作時に、イオン供給層２１Ｂ中の金属イオンにかかる分圧が大きくなり、金属イオンがより動きやすくなって、導電パスの形成がより安定する。よって、書き込み保持特性が向上する。なお、イオン供給層２１Ｂの抵抗率は、成膜時の酸素（Ｏ2）流量によって制御可能であり、酸素（Ｏ2）導入量が大きくなるに従ってイオン供給層２１Ｂの抵抗率も大きくなる。
一方、中間層２１Ａが酸素（Ｏ）を添加元素として含むことにより、中間層２１Ａの抵抗率が高くなる。よって、消去動作時に中間層２１Ａにかかる電圧が大きくなり、金属イオンがイオン供給層２１Ｂに戻りやすくなる。それと共に、導電パスの金属元素はイオン化し、イオン源層２１に溶解、もしくはテルル（Ｔｅ）等と結合して、より高抵抗な状態へと変化する反応が進みやすくなる。従って、消去特性が向上する。
以上のことから、中間層２１Ａおよびイオン供給層２１Ｂの両方が酸素（Ｏ）を添加元素として含むことにより、上述した書き込み保持特性および消去特性の両方が向上し、従来の書き込み／消去のトレードオフの関係から進歩し、多数ビットでの抵抗分離幅を更に改善することが可能となる。
図１２は、成膜時の酸素（Ｏ2）流量を０ｃｃおよび５ｃｃとした場合について、Ｔｅ単体にＺｒをドープした膜のシート抵抗を測定し体積抵抗率を求めた結果を表したものである。なお、図１２ではパワー，成膜時間等の成膜条件は固定した。図１２から分かるように、Ｔｅ−Ｚｒ膜の抵抗率は、成膜時の酸素（Ｏ2）流量を５ｃｃとした場合のほうが、０ｃｃとした場合よりも高くなっている。このことから、中間層２１ＡにＺｒと酸素（Ｏ）とを両方添加することにより中間層２１Ａの抵抗率を高くし、好適な値とすることが可能であることが分かる。
なお、Ｚｒの外、Ｃｕ，ＴｉまたはＨｆ等の他の遷移金属を酸素（Ｏ）と共に添加した場合にも、Ｚｒと同様に中間層２１Ａを好適に高抵抗化する効果が得られる。すなわち、中間層２１Ａは、Ａｌとカルコゲン元素とを含み、更に、酸素（Ｏ）と、Ｃｕ，Ｔｉ，ＺｒおよびＨｆからなる遷移金属の群のうち少なくとも１種とを添加元素として含むことが好ましい。
また、図１２では、Ｚｒ含有率が０％（純Ｔｅ）の場合でも、成膜時の酸素（Ｏ2）流量を５ｃｃとした場合のほうが、０ｃｃとした場合よりも高抵抗となっている。従って、中間層２１Ａに遷移元素を添加せず、酸素（Ｏ）のみを添加することによっても中間層２１Ａの高抵抗化が可能となることが分かる。その場合には、中間層２１Ａは、Ａｌとカルコゲン元素とを含むと共に、更に、酸素（Ｏ）を添加元素として含むことが好ましい。
以上のいずれの場合においても、中間層２１Ａは、イオン供給層２１Ｂよりも高抵抗となっていることが好ましい。これにより、中間層２１Ａに電圧が印加されやすくなり、低電流でも動作しやすくなる。また、記憶素子１に電圧を印加した際に、より効率的にイオンが移動し、確実に書き込み・消去動作が可能となる。よって、動作不良が低減され、抵抗ばらつきが改善される。
このように本実施の形態では、イオン源層２１の中間層２１Ａおよびイオン供給層２１Ｂのうち少なくとも一方に酸素（Ｏ）を添加して抵抗率を高めるようにしたので、イオン供給層２１Ｂへの酸素添加による書き込み保持特性の向上、または中間層２１Ａへの酸素添加による消去特性の向上が可能となり、多数ビットでの抵抗分離幅の改善が可能となる。
なお、変形例１，第２の実施の形態および変形例４は、本実施の形態にも適用可能である。すなわち、抵抗変化層２２は、アルミニウム酸化物，遷移金属酸化物および遷移金属酸窒化物を混在した状態で含有する単層構造であってもよい。
（記憶装置）
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
図１３および図１４は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ２）の一例を表したものであり、図１３は断面構成、図１４は平面構成をそれぞれ表している。このメモリセルアレイ２では、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。
各記憶素子１は、抵抗変化層２２、イオン源層２１および上部電極３０の各層を共有している。すなわち、抵抗変化層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通の電極となっている。
一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。
ＭＯＳトランジスタＴｒは、半導体基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接
続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図１４参照）に接続されている。なお、図１４においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。
このメモリセルアレイ２では、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（共通電極）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（共通電極）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいは上部電極３０（共通電極）の先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory ）、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
以下、本発明の具体的な実施例について説明する。
（実施例１）
上記第１の実施の形態と同様にして記憶素子１を備えたメモリセルアレイを作製した。まず、ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上に、スパッタリングによりＴｉ膜を１ｎｍの厚みで形成した。次いで、このＴｉ膜を酸化プラズマで酸化してＴｉＯｘよりなる第１層２２Ａを形成した。
続いて、Ｔｅよりなる中間層２１Ａを４ｎｍの厚みで形成し、引き続いてＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成した。そののち、Ｗよりなる上部電極３０を５０ｎｍの厚みで形成した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/Ti(1nm)/プラズマ酸化/Te(4nm)/CuZrTeAlGe(60nm)/W(50nm)
下部電極１０，記憶層２０および上部電極３０の積層膜を形成したのち、この積層膜のうち抵抗変化層２２，イオン源層２１および上部電極３０を、メモリセルアレイの部分に残るようにパターニングした。また、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与える外部回路に接続するための上部電極３０のコンタクト部分を露出させた。
積層膜をパターニングしたのち、Ａｌよりなる配線層（図示せず）を２００ｎｍの厚みで形成し、この配線層と上部電極３０のコンタクト部分とを接続した。そののち、積層膜に対して、真空熱処理炉で３００℃、２時間の熱処理を行った。以上により、図１に示した記憶素子１を有するメモリセルアレイを作製した。
得られた実施例１のメモリセルアレイについて、繰り返し書き換え特性を調べた。その際、書き込みパルスとして電圧Ｖｗ３Ｖ，電流約１００μＡ、パルス幅１０ｎｓ、消去パルスとして電圧Ｖｅ２Ｖ、電流約１００μＡ、パルス幅１０ｎｍで１０5以上繰り返した。その結果を図１５（Ｂ）に示す。また、電流約５０μＡとして、同様に繰り返し書き換え特性を調べた。その結果を図１５（Ｃ）に示す。
図１５（Ｂ）および図１５（Ｃ）から分かるように、低抵抗状態と高抵抗状態の抵抗値が１桁以上異なる良好なメモリ動作を示した。
次に、４ｋｂｉｔのメモリセルアレイで１０００回繰り返し後の、累積度数分布と、１３０℃２時間のデータ保持加速試験後の累積度数分布とを調べた。その結果を図１５（Ａ）に示す。
図１５（Ａ）から分かるように、書き込み状態（低抵抗）と消去状態（高抵抗）とが分離していると共に良好なばらつき特性を示しており、データ保持加速試験後でも抵抗分離が得られていた。
（実施例２）
ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上で、下部電極１０上に形成されている自然酸化皮膜を逆スパッタで十分に除去した。そののち、下部電極１０を直接プラズマ酸化することによりＴｉＯｘよりなる第１層２２Ａを形成した。このことを除いては、実施例１と同様にして記録素子１を有するメモリセルアレイを作製した。実施例２の工程を簡略的に示すと以下のようになる。
TiN/プラズマ酸化/Te(4nm)/CuZrTeAlGe(60nm)/W(50nm)
（実施例３）
Ｗよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上で、下部電極１０上に形成されている自然酸化皮膜を逆スパッタで十分に除去した。そののち、下部電極１０を直接プラズマ酸化することにより酸化タングステン（ＷＯｘ）よりなる第１層２２Ａを形成した。このことを除いては、実施例１と同様にして記録素子１を有するメモリセルアレイを作製した。実施例３の工程を簡略的に示すと以下のようになる。
W/プラズマ酸化/Te(4nm)/CuZrTeAlGe(60nm)/W(50nm)
（比較例１）
ＴｉＮよりなる下部電極のプラグが形成してあるＣＭＯＳ回路上に、スパッタリングによりガドリニウム（Ｇｄ）膜を１ｎｍの厚みで形成した。このＧｄ膜を酸化プラズマで酸化することにより、酸化ガドリニウム（ＧｄＯｘ）膜を形成した。そののち、ＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン源層を６０ｎｍの厚みで形成し、Ｗよりなる上部電極を５０ｎｍの厚みで形成した。このことを除いては、実施例１と同様にして記録素子を有するメモリセルアレイを作製した。比較例１の工程を簡略的に示すと以下のようになる。
TiN/Gd(1nm)/プラズマ酸化/CuZrTeAlGe(60nm)/W(50nm)
（比較例２）
ＴｉＮよりなる下部電極のプラグが形成してあるＣＭＯＳ回路上に、スパッタリングによりＧｄ膜を１ｎｍの厚みで形成した。このＧｄ膜を酸化プラズマで酸化することにより、ＧｄＯｘ膜を形成した。続いて、Ｔｅよりなる中間層を４ｎｍの厚みで成膜し、ＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層を６０ｎｍの厚みで形成した。そののち、Ｗよりなる上部電極を５０ｎｍの厚みで形成した。このことを除いては、実施例１と同様にして記録素子を有するメモリセルアレイを作製した。比較例２の工程を簡略的に示すと以下のようになる。
TiN/Gd(1nm)/プラズマ酸化/Te(4nm)/CuZrTeAlGe(60nm)/W(50nm)
（比較例３）
ＴｉＮよりなる下部電極のプラグが形成してあるＣＭＯＳ回路上に、スパッタリングによりＴｅよりなる中間層を４ｎｍの厚みで形成した。続いて、ＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層を６０ｎｍの厚みで形成し、Ｗよりなる上部電極を５０ｎｍの厚みで形成した。このことを除いては、実施例１と同様にして記録素子１を有するメモリセルアレイを作製した。比較例３の工程を簡略的に示すと以下のようになる。
TiN/Te(4nm)/ CuZrTeAlGe(60nm)/W(50nm)
得られた実施例２，３および比較例１，２，３のメモリセルアレイについても、実施例１と同様にして、１０００回繰り返し後の４ｋｂｉｔの累積度数分布、および／または１００μＡと５０μＡとの繰り返し特性を調べた。実施例２の累積度数分布を図１６（Ａ）、実施例２の繰り返し特性を図１６（Ｂ）および図１６（Ｃ）に示す。実施例３の繰り返し特性を図１７（Ａ）および図１７（Ｂ）に示す。比較例１の累積度数分布を図１８（Ａ）、比較例１の繰り返し特性を図１８（Ｂ）および図１８（Ｃ）に示す。比較例２の繰り返し特性を図１９（Ａ）および図１９（Ｂ）に示す。比較例３の累積度数分布を図２０（Ａ）、比較例３の繰り返し特性を図２０（Ｂ）および図２０（Ｃ）に示す。
（実施例１，２および比較例３：遷移金属酸化物よりなる第１層の有無）
図１５（Ａ）〜（Ｃ），図１６（Ａ）〜（Ｃ）および図２０（Ａ）〜（Ｃ）から分かるように、下部電極１０上にＴｉＯｘよりなる第１層２２Ａを形成した実施例１，２ではいずれも良好な抵抗分離および繰り返し特性が得られた。これに対して、遷移金属酸化物よりなる第１層を設けず、下部電極の上に直接中間層およびイオン供給層を形成した比較例３では、高抵抗状態および低抵抗状態の分離が得られておらず、繰り返し特性に劣っていた。
この原因は必ずしも明らかではないものの、原因を推定する測定の例として書き込み動作を行った低抵抗状態の６０個の素子に、消去方向に０〜３Ｖまで電圧を加えていったときの抵抗変化を図２１（Ａ）および図２１（Ｂ）に示す。図２１（Ｂ）に示したように、遷移金属酸化物よりなる第１層を形成していない場合は、消去電圧によって低抵抗化する素子が多く存在する。これに対して、図２１（Ａ）に示したように、遷移金属酸化物よりなる第１層を形成している素子では、測定の範囲内の消去電圧では低抵抗化していない。これは、下部電極の上に遷移金属酸化物よりなる第１層が存在することにより、消去電圧がかかった際にＡｌ酸化膜が形成されるなどの高抵抗化する以外の不要な変化を抑制しているためと考えられ、おそらくは本実施例で電解質のアニオンであるＴｅと下部電極との反応を抑制しているためと考えられる。
更に、実施例２の記憶素子１について、電子顕微鏡（ＴＥＭ；Transmission Electron Microscope）による構造解析およびＥＤＸ測定を行った。ＴＥＭ−ＥＤＸ像を図２２に示すと共に、断面のＥＤＸラインプロファイル結果を図２３および図２４に示す。ＥＤＸ測定では、断面サンプル上で約１ｎｍ径に収光した電子線を１ｎｍ間隔でラインスキャンしがなら、各ポイントにおけるＥＤＸスペクトルを取得した。ＥＤＸラインプロファイル結果は、Ｔｅ−Ｌα１ピーク，Ｃｕ−Ｋα１ピーク，Ｏ−Ｋα１ピーク，Ａｌ−Ｋα１ピーク，Ｚｒ−Ｋα１ピーク，Ｔｉ−Ｋα１ピークの積分強度をプロットした結果である。各ピークの積分強度は、バックグラウンドのノイズ成分を含んだ値である。
図２３および図２４から分かるように、実施例２では、ＴｉＯｘよりなる第１層２２ＡとＴｅを含む中間層２１Ａとの界面に、Ａｌおよび酸素（Ｏ）のピークが観察されており、酸化アルミニウム（Ａｌ−Ｏ）よりなる第２層２２Ｂが形成されていることを確認できた。第２層２２Ｂの存在は、図２２のＴＥＭ像でも認められた。また、ここでは示していないが、下部電極上に遷移金属酸化物よりなる第１層を形成していない比較例３のＴＥＭ像でも、下部電極上にＡｌ酸化層が形成されることが分かっている。しかし、実施例２および比較例３の繰り返し特性は大きく異なり、実施例２では１００万回以上の書き換え繰り返しを行っても特性劣化が少なく更に書き換えが可能であるが、遷移金属酸化物よりなる第１層を形成していない比較例３では１０回繰り返し後には特性が大きく劣化している。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有しているようにすれば、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例３および比較例２：遷移金属酸化物よりなる第１層の他の材料）
図１７（Ａ）および図１７（Ｂ）から分かるように、ＷＯｘよりなる第１層２２Ａを設けた実施例３では、実施例１，２と同様に良好な抵抗分離および繰り返し特性が得られた。
これに対して、図１９（Ａ）および図１９（Ｂ）から分かるように、抵抗変化層としてＧｄＯｘ膜を形成した比較例２では、初期抵抗値が高くなりすぎて書き込み（低抵抗化）動作しがたくなるため、繰り返しが困難となった。
すなわち、第１層２２Ａが、ＴｉＯｘのほか、ＷＯｘにより構成されている場合にも、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１〜３および比較例１：中間層の有無による低電流での繰り返し特性の違い）
図１８（Ｂ）および図１８（Ｃ）から分かるように、下部電極上にＧｄＯｘ）よりなる抵抗変化層を形成し、中間層を設けていない比較例１では、１００μＡの繰り返し後の抵抗分離は比較的良好であったものの、５０μＡの繰り返し特性は、中間層２１Ａを設けた実施例１〜３に比べて劣っていた。
すなわち、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とすれば、より低電流での繰り返し特性が向上することが分かった。
（実施例２：中間層およびイオン供給層のアルミニウム濃度分布）
上述した実施例２では、遷移金属酸化物よりなる第１層２２Ａを形成したのちＴｅよりなる中間層２１ＡおよびＣｕＺｒＴｅＡｌＧｅよりなるイオン供給層２１Ｂを順に形成した。しかしながら、実際には成膜後に、図２２のＴＥＭ像、並びに図２３および図２４のＥＤＸラインプロファイル結果から分かるように、イオン供給層２１Ｂから中間層２１ＡにＡｌが拡散し、中間層２１ＡにもＡｌが存在している状態となっていた。ただし、ＴＥＭ像からは中間層２１Ａではイオン供給層２１Ｂよりもカルコゲン元素含有量に対するＡｌ含有量の比（Ａｌ濃度）が低いことが分かり、このことが本実施例の効果を発揮させているものと考えられる。つまりは、中間層２１ＡにＴｅがアニオンとして豊富に存在し、書き込み・消去、特に消去動作時のＡｌイオンの移動を妨げないことが必要である。また、中間層２１Ａ中のＡｌは、イオン供給層２１Ｂとの濃度勾配による拡散によってもたらされると考えられるので、例えばＡｌ２Ｔｅ３の化学量論組成よりも少なくなると考えられ、中間層２１Ａに存在しているＡｌのほとんどはイオン状態で存在していると考えられ、印加した電位が効果的にイオン移動の駆動に用いられることがこのような特性向上に結びついていると考えられる。
すなわち、中間層２１ＡにおけるＡｌ濃度がイオン供給層２１ＢにおけるＡｌ濃度よりも小さくなるようにすれば、低電流での繰り返し特性を向上させることができることが分かった。
（実施例２および比較例１：中間層の有無によるデータ保持特性の違い）
図１６（Ａ）および図１８（Ａ）から分かるように、中間層を設けない比較例１では、繰り返し後の保持加速試験後において低抵抗状態のビットが高抵抗化し、分布が変化している様子が見られた。これに対して、中間層を有する実施例２では、低抵抗状態の分布に変化は見られず良好なデータ保持特性を示した。この原因は必ずしも明らかではないが、実施例２ではイオン供給層２１ＢよりもＡｌ濃度の低い中間層２１Ａが存在することで、書き込み動作時の還元反応によって、Ａｌイオンが還元されてＡｌメタルが生成し、書き込み電圧バイアスを取り去ったときに再びＡｌ酸化物となって素子抵抗を上昇させるのでなく、Ａｌを溶解する余力のある中間層２１ＡにメタルＡｌが溶解することによって抵抗上昇が生じないためと考えられる。
すなわち、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とすれば、データ保持特性を向上することができることが分かった。
（実施例４−１）
第１層２２Ａを、Ｔａ膜をプラズマ酸化することにより形成したことを除いては、実施例１と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて繰り返し書き換え特性および抵抗分離を調べたところ、図２５（Ａ）および図２５（Ｂ）に示したように、実施例１と同等の結果が得られた。
（実施例４−２）
第１層２２Ａを、Ｚｒ膜をプラズマ酸化することにより形成したことを除いては、実施例１と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて繰り返し書き換え特性および抵抗分離を調べたところ、図２６（Ａ）および図２６（Ｂ）に示したように、実施例１と同等の結果が得られた。
（実施例５−１）
中間層２１ＡをＧｅＳ、イオン供給層２１ＢをＣｕＺｒＴｅＡｌＧｅにより構成したことを除いては、実施例１と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、図２７（Ａ）および図２７（Ｂ）に示したように、実施例１と同等の結果が得られた。
（実施例５−２）
中間層２１ＡをＴｅ、イオン供給層２１ＢをＣｕＴｉＴｅＡｌにより構成したことを除いては、実施例１と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、実施例１と同等の結果が得られた。
（実施例６−１）
中間層２１ＡをＴｅ（厚み５ｎｍ）、イオン供給層２１ＢをＡｇ７Ｚｒ１４Ｔｅ３６Ａｌ４３（厚み４５ｎｍ）、上部電極３０をＺｒ（厚み５０ｎｍ）により構成したことを除いては、実施例２と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、図２８（Ａ）および図２８（Ｂ）に示したように、実施例２と同等の結果が得られた。
（実施例６−２）
中間層２１ＡをＴｅ（厚み５ｎｍ）、イオン供給層２１ＢをＮｉ１３Ｚｒ１３Ｔｅ３３Ａｌ４０（厚み４５ｎｍ）、上部電極３０をＺｒ（厚み５０ｎｍ）により構成したことを除いては、実施例２と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、図２９（Ａ）および図２９（Ｂ）に示したように、実施例２と同等の結果が得られた。
（実施例６−３）
中間層２１ＡをＴｅ（厚み５ｎｍ）、イオン供給層２１ＢをＣｏ７Ｚｒ１４Ｔｅ３６Ａｌ４３（厚み４５ｎｍ）、上部電極３０をＺｒ（厚み５０ｎｍ）により構成したことを除いては、実施例２と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、図３０（Ａ）および図３０（Ｂ）に示したように、実施例２と同等の結果が得られた。
（実施例６−４）
中間層２１ＡをＴｅ（厚み５ｎｍ）、イオン供給層２１ＢをＭｎ１３Ｚｒ１３Ｔｅ３３Ａｌ４０（厚み４５ｎｍ）、上部電極３０をＺｒ（厚み５０ｎｍ）により構成したことを除いては、実施例２と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、図３１（Ａ）および図３１（Ｂ）に示したように、実施例２と同等の結果が得られた。
（実施例６−５）
中間層２１ＡをＴｅ（厚み５ｎｍ）、イオン供給層２１ＢをＦｅ１０Ｚｒ１６Ｔｅ３９Ａｌ３５（厚み４５ｎｍ）、上部電極３０をＺｒ（厚み５０ｎｍ）により構成したことを除いては、実施例２と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、図３２（Ａ）および図３２（Ｂ）に示したように、実施例２と同等の結果が得られた。
（実施例７−１）
イオン供給層２１ＢをＣｕ１０Ｈｆ１４Ｔｅ３７Ａｌ３８により構成したことを除いては、実施例２と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図３３（Ａ）ないし図３３（Ｃ）に示したように、実施例２と同等の結果が得られた。
（実施例７−２）
イオン供給層２１ＢをＣｕ１０Ｔｉ１４Ｔｅ３７Ａｌ３８により構成したことを除いては、実施例２と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図３４（Ａ）ないし図３４（Ｃ）に示したように、実施例２と同等の結果が得られた。
（実施例７−３）
中間層２１ＡをＡｌ１Ｔｅ９（厚み３．２ｎｍ）、イオン供給層２１ＢをＣｕ１２．５Ｈｆ７．５Ｔｅ３５．４Ａｌ３８Ｇｅ６．６（厚み６０ｎｍ）、上部電極３０をタングステン（Ｗ）（厚み３０ｎｍ）により構成したことを除いては、実施例２と同様にしてメモリセルアレイを作製した。得られたメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図３５（Ａ）ないし図３５（Ｃ）に示したように、実施例２と同等の結果が得られた。
（実施例８−１〜８−４）
実施例２と同様にして４ｋｂｉｔのメモリセルアレイを作製した。その際、窒化チタン（ＴｉＮ）よりなる下部電極１０の表面を直接プラズマ酸化することにより酸化チタン（ＴｉＯｘ）よりなる第１層２２Ａを形成した。得られた四つのサンプル（実施例８−１〜８−４）について、第１層２２Ａの厚みおよび密度を、Ｘ線反射率法を用いて調べた。その結果を表１に示す。
Figure 0005732827
得られた実施例８−１〜８−４のメモリセルアレイについて、１０００回の書き込み・消去動作を繰り返し、続いて温度加速試験を行ったのちに、累積度数分布を調べた。その結果を図３６（Ａ），図３６（Ｂ），図３７（Ａ）および図３７（Ｂ）に示す。
表１および図３６（Ａ）ないし図３７（Ｂ）から分かるように、実施例８−１〜８−４はいずれも第１層２２Ａの厚みが１ｎｍ以上であり、書き込み（低抵抗）状態と消去（高抵抗）状態が分離されていた。すなわち、第１層２２Ａの厚みを１ｎｍ以上とすれば、良好な抵抗分離特性を得られることが確認された。
（実施例９−１，９−２）
実施例１と同様にして４ｋｂｉｔのメモリセルアレイを作製した。その際、ＴｉＮよりなる下部電極１０の上面に、遷移金属材料膜としてＺｒ膜を形成し、このＺｒ膜を酸化することにより、ＺｒＯｘ層２２Ａ１を形成した。その際、結果としてＴｉＯｘ層２２Ａ２も形成され、図２における第１層２２Ａが形成された。また、本実施例ではＺｒを用いてＺｒＯｘ層２２Ａ１を形成したが、ＺｒＮを酸化することにより、ＺｒＯｘ層２２Ａ１を形成してもよい。（図２参照。）。
得られた二つのサンプル（実施例９−１，９−２）について、第１層２２Ａの厚みおよび密度を調べたところ、実施例９−１では、ＴｉＯｘ層２２Ａ２の厚みは１．４９ｎｍ、密度は３．８６ｇ／ｃｍ3、ＺｒＯｘ層２２Ａ１の厚みは１．４８ｎｍ、密度は５．２３ｇ／ｃｍ3であった。実施例９−２では、ＴｉＯｘ層２２Ａ２の厚みは２．３９ｎｍ、密度は３．７０ｇ／ｃｍ3、ＺｒＯｘ層２２Ａ１の厚みは１．０７ｎｍ、密度は５．１７ｇ／ｃｍ3であった。
更に、実施例９−１，９−２のメモリセルアレイについて、１０００回の書き込み・消去動作を繰り返し、続いて温度加速試験を行ったのちに、累積度数分布を調べた。その結果を図３８（Ａ）および図３８（Ｂ）に示す。
図３８（Ａ）および図３８（Ｂ）から分かるように、実施例９−１，９−２はいずれも第１層２２Ａの厚みが１ｎｍ以上であり、書き込み（低抵抗）状態と消去（高抵抗）状態が分離されていた。すなわち、第１層２２Ａの厚みを１ｎｍ以上とすれば、良好な抵抗分離特性を得られることが確認された。
（実施例１０：第１層２２Ａを酸窒化物により構成した例）
上記第２の実施の形態と同様にして記憶素子１を備えたメモリセルアレイを作製した。まず、ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上に、リアクティブスパッタによりＺｒＮ膜を０．５ｎｍの厚みで形成した。成膜条件としては、Ｚｒターゲットに印加する電圧は３．５ｋＷ、チャンバー内に流すアルゴン（Ａｒ），窒素（Ｎ2）の流量はそれぞれ２５ｓｃｃｍ，３００ｓｃｃｍとし、全体の圧力は２．１Ｅ-3（Ｔｏｒｒ）とした。このときのＡｒ雰囲気の分圧は２．０Ｅ-4（Ｔｏｒｒ）、窒素雰囲気の分圧は１．９Ｅ-3（Ｔｏｒｒ）と見積もっている。次いで、このＺｒＮ膜を酸化プラズマで酸化してＺｒＯＮよりなる第１層２２Ａを形成した。
続いて、Ｔｅよりなる中間層２１Ａを５ｎｍの厚みで形成し、引き続いてＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成した。そののち、Ｗよりなる上部電極３０を５０ｎｍの厚みで形成した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/ZrN(0.5nm)/プラズマ酸化/Te(5nm)/CuZrTeAlGe(60nm)/W(50nm)
下部電極１０，記憶層２０および上部電極３０の積層膜を形成したのち、実施例１と同様にして積層膜のパターニングおよび熱処理を行った。以上により、図６に示した記憶素子１を有するメモリセルアレイを作製した。
得られた実施例１０のメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図３９（Ａ）ないし図３９（Ｃ）に示したように、累積度数分布，繰り返し特性および抵抗分離のいずれも、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸窒化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有しているようにすれば、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１１：中間層２１Ａに遷移金属を添加した例）
上記第３の実施の形態と同様にして記憶素子１を備えたメモリセルアレイを作製した。まず、ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上に、実施例１０と同様にしてリアクティブスパッタによりＺｒＮ膜を０．５ｎｍの厚みで形成した。次いで、このＺｒＮ膜を酸化プラズマで酸化してＺｒＯＮよりなる第１層２２Ａを形成した。
続いて、Ｔｅ９５Ｚｒ５よりなる中間層２１Ａを５ｎｍの厚みで形成し、引き続いてＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成した。そののち、タングステン（Ｗ）よりなる上部電極３０を５０ｎｍの厚みで形成した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/ZrN(0.5nm)/プラズマ酸化/Te95Zr5(5nm)/CuZrTeAlGe(60nm)/W(50nm)
下部電極１０，記憶層２０および上部電極３０の積層膜を形成したのち、実施例１と同様にして積層膜のパターニングおよび熱処理を行った。以上により、図９に示した記憶素子１を有するメモリセルアレイを作製した。
得られた実施例１１のメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図４０（Ａ）ないし図４０（Ｃ）に示したように、累積度数分布，繰り返し特性および抵抗分離のいずれも、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
また、実施例１０，１１のメモリセルアレイについて、書き込み動作を行った低抵抗状態の６０個の素子に、消去方向に０〜３Ｖまで電圧を加えていったときの抵抗変化を調べた。その結果を図４１（Ａ）および図４１（Ｂ）に示す。図４１（Ａ）および図４１（Ｂ）から分かるように、測定の範囲内の消去電圧では低抵抗化しておらず、実施例１と同等以上の消去特性をもっていることが確認された。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸窒化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、中間層２１Ａに遷移金属としてＺｒを添加するようにすれば、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１２：中間層２１Ａに遷移金属を添加した例）
下部電極１０にＷＮを用いた以外は，実施例１１と同様にしてメモリセルアレイを作製した。本実施例の工程を簡略的に示すと以下のようになる。
WN/ZrN(0.5nm)/プラズマ酸化/Te95Zr5(5nm)/CuZrTeAlGe(60nm)/W(50nm)
得られた実施例１２のメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図４２（Ａ）ないし図４２（Ｃ）に示したように、累積度数分布，繰り返し特性および抵抗分離のいずれも、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸窒化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、中間層２１Ａに遷移金属としてＺｒを添加するようにすれば、下部電極１０がＴｉＮのほか、ＷＮにより構成されている場合にも、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１３−１〜１３−３：第１層の酸窒化物の他の材料）
実施例１０と同様にして記憶素子１を備えたメモリセルアレイを作製した。その際、ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上に、実施例１３−１ではＴｉＮ膜、実施例１３−２では窒化タンタル（ＴａＮ）膜、実施例１３−３では窒化ハフニウム（ＨｆＮ）膜をそれぞれ形成した。それぞれの膜を酸化プラズマで酸化して、実施例１３−１ではＴｉＯＮ、実施例１３−２ではタンタルの酸窒化物（ＴａＯＮ）、実施例１３−３ではハフニウムの酸窒化物（ＨｆＯＮ）よりなる第１層２２Ａを形成した。
得られた実施例１３−１〜１３−３のメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、図４３ないし図４５に示したように、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
すなわち、第１層２２ＡがＴｉＯＮ、ＴａＯＮ、またはＨｆＯＮにより構成されている場合にも、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１４：イオン供給層２１Ｂに酸素を添加した例）
上記第４の実施の形態と同様にして記憶素子１を備えたメモリセルアレイを作製した。まず、ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上に、実施例１０と同様にしてリアクティブスパッタによりＺｒＮ膜を０．５ｎｍの厚みで形成した。次いで、このＺｒＮ膜を酸化プラズマで酸化してＺｒＯＮよりなる第１層２２Ａを形成した。
続いて、Ｔｅ９５Ｚｒ５よりなる中間層２１Ａを５ｎｍの厚みで形成し、引き続いてＣｕＺｒＴｅＡｌＧｅＯよりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成した。イオン供給層２１Ｂに酸素をドープする方法としてはリアクティブスパッタを用い、成膜条件としては、実施例１でＣｕＺｒＴｅＡｌＧｅよりなるイオン供給層を成膜したのと同じ大きさの電圧を各ターゲットに印加した。チャンバー内に流すＡｒ，酸素（Ｏ2）の流量はそれぞれ２５ｓｃｃｍ，５ｓｃｃｍとし、全体の圧力は２．４Ｅ-4（Ｔｏｒｒ）とした。このときのＡｒ雰囲気の分圧は２．０Ｅ-4（Ｔｏｒｒ）、酸素雰囲気の分圧は４．０Ｅ−５（Ｔｏｒｒ）と見積もっている。
そののち、Ｗよりなる上部電極３０を５０ｎｍの厚みで形成した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/ZrN(0.5nm)/プラズマ酸化/Te95Zr5(5nm)/CuZrTeAlGeO(60nm)/W(50nm)
下部電極１０，記憶層２０および上部電極３０の積層膜を形成したのち、実施例１と同様にして積層膜のパターニングおよび熱処理を行った。以上により、図１１に示した記憶素子１を有するメモリセルアレイを作製した。
得られた実施例１４のメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図４６（Ａ）ないし図４６（Ｃ）に示したように、累積度数分布，繰り返し特性および抵抗分離のいずれも、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸窒化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、イオン供給層２１Ｂに酸素を添加するようにすれば、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１５：中間層２１Ａに酸素および遷移金属を添加した例）
上記第４の実施の形態と同様にして記憶素子１を備えたメモリセルアレイを作製した。まず、ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上に、実施例１０と同様にしてリアクティブスパッタによりＺｒＮ膜を０．５ｎｍの厚みで形成した。次いで、このＺｒＮ膜を酸化プラズマで酸化してＺｒＯＮよりなる第１層２２Ａを形成した。
続いて、ＴｅＺｒＯよりなる中間層２１Ａを５ｎｍの厚みで形成した。中間層２１Ａに酸素をドープする方法としてはリアクティブスパッタを用い、成膜条件としては、実施例１１と同様に、チャンバー内に流すＡｒ，酸素（Ｏ２）の流量はそれぞれ２５ｓｃｃｍ，５ｓｃｃｍとした。このときのＡｒ雰囲気の分圧は２．０Ｅ-4（Ｔｏｒｒ）、酸素雰囲気の分圧は４．０Ｅ-5（Ｔｏｒｒ）と見積もっている。
そののち、ＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成し、最後に、Ｗよりなる上部電極３０を５０ｎｍの厚みで形成した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/ZrN(0.5nm)/プラズマ酸化/TeZrO (5nm)/CuZrTeAlGe (60nm)/W(50nm)
下部電極１０，記憶層２０および上部電極３０の積層膜を形成したのち、実施例１と同様にして積層膜のパターニングおよび熱処理を行った。以上により、図１１に示した記憶素子１を有するメモリセルアレイを作製した。
得られた実施例１５のメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図４７（Ａ）ないし図４７（Ｃ）に示したように、累積度数分布，繰り返し特性および抵抗分離のいずれも、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸窒化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、中間層２１Ａに遷移金属としてＺｒおよび酸素を添加するようにすれば、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
また、実施例１０と実施例１５とを比較すると、実施例１５では実施例１０に比べて、消去側の抵抗分布は、より高抵抗側に分布をとることが分かる。これは、中間層２１Ａに酸素をドープすることで、中間層２１Ａの抵抗率が大きくなって、消去時に中間層２１Ａにかかる電圧が大きくなり、金属イオンがイオン供給層２１Ｂに戻りやすくなり、また、導電パスの金属元素がイオン化し、イオン源層２１に溶解、もしくはＴｅ等と結合して、より高抵抗な状態へと変化する反応が進みやすくなるからと考えられる。
（実施例１６；中間層２１Ａには遷移金属を添加せず酸素のみを添加し、イオン供給層２１Ｂに酸素を添加した例）
上記第４の実施の形態と同様にして記憶素子１を備えたメモリセルアレイを作製した。まず、ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上に、実施例１０と同様にしてリアクティブスパッタによりＺｒＮ膜を０．５ｎｍの厚みで形成した。次いで、このＺｒＮ膜を酸化プラズマで酸化してＺｒＯＮよりなる第１層２２Ａを形成した。
続いて、実施例１５と同様にしてＴｅＯよりなる中間層２１Ａを５ｎｍの厚みで形成した。そののち、実施例１４と同様にして酸素（Ｏ）を添加したＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成した。最後に、Ｗよりなる上部電極３０を５０ｎｍの厚みで形成した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/ZrN(0.5nm)/プラズマ酸化/TeO (5nm)/CuZrTeAlGeO (60nm)/W(50nm)
下部電極１０，記憶層２０および上部電極３０の積層膜を形成したのち、実施例１と同様にして積層膜のパターニングおよび熱処理を行った。以上により、図１１に示した記憶素子１を有するメモリセルアレイを作製した。
得られた実施例１６のメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図４８（Ａ）ないし図４８（Ｃ）に示したように、累積度数分布，繰り返し特性および抵抗分離のいずれも、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸窒化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、中間層２１Ａおよびイオン供給層２１Ｂの両方に酸素を添加するようにすれば、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１７：中間層２１Ａに遷移金属および酸素を添加し、イオン供給層２１Ｂに酸素を添加した例）
上記第４の実施の形態と同様にして記憶素子１を備えたメモリセルアレイを作製した。まず、ＴｉＮよりなる下部電極１０のプラグが形成してあるＣＭＯＳ回路上に、実施例１０と同様にしてリアクティブスパッタによりＺｒＮ膜を０．５ｎｍの厚みで形成した。次いで、このＺｒＮ膜を酸化プラズマで酸化してＺｒＯＮよりなる第１層２２Ａを形成した。
続いて、実施例１５と同様にしてＴｅＺｒＯよりなる中間層２１Ａを５ｎｍの厚みで形成した。そののち、実施例１４と同様にして酸素（Ｏ）を添加したＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成した。最後に、Ｗよりなる上部電極３０を５０ｎｍの厚みで形成した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/ZrN(0.5nm)/プラズマ酸化/TeZrO (5nm)/CuZrTeAlGeO (60nm)/W(50nm)
下部電極１０，記憶層２０および上部電極３０の積層膜を形成したのち、実施例１と同様にして積層膜のパターニングおよび熱処理を行った。以上により、図１１に示した記憶素子１を有するメモリセルアレイを作製した。
得られた実施例１７のメモリセルアレイについて、累積度数分布，繰り返し書き換え特性および抵抗分離を調べたところ、図４９（Ａ）ないし図４９（Ｃ）に示したように、累積度数分布，繰り返し特性および抵抗分離のいずれも、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸窒化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、中間層２１Ａに遷移金属としてＺｒおよび酸素を添加し、イオン供給層２１Ｂに酸素を添加するようにすれば、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１８：中間層２１Ａに遷移金属および酸素を添加した例）
上記第４の実施の形態と同様にして記憶素子１を備えたメモリセルアレイを作製した。まず、ＣＭＯＳ回路上に露出しているＴｉＮよりなる下部電極１０を酸化プラズマで酸化することにより、ＴｉＯｘよりなる第１層２２Ａを約１ｎｍの厚みで形成した。
続いて、ＣｕＺｒＴｅ膜を５ｎｍの厚みで形成し、１０Ｔｏｒｒの圧力の酸素に晒すことにより、ＣｕＺｒＴｅＯｘよりなる中間層２１Ａを形成した。
そののち、ＣｕＺｒＴｅＡｌＧｅ（Ｃｕ１１ａｔ％−Ｚｒ１１％−Ｔｅ３０％−Ａｌ４０％−Ｇｅ８％）よりなるイオン供給層２１Ｂを６０ｎｍの厚みで形成し、最後に、Ｗよりなる上部電極３０を５０ｎｍの厚みで形成した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/プラズマ酸化/CuZrTeOx(5nm)/CuZrTeAlGe(60nm)/W(50nm)
ここで、中間層２１ＡであるＣｕＺｒＴｅＯｘは、成膜時の組成は表記どおりにＣｕＺｒＴｅＯｘであるが、実際にはイオン供給層２１ＢであるＣｕＺｒＴｅＡｌＧｅ層からＡｌが常温でも拡散するので、ＣｕＺｒＴｅＡｌＯｘとなる。
下部電極１０，記憶層２０および上部電極３０の積層膜を形成したのち、この積層膜のうち抵抗変化層２２，イオン源層２１および上部電極３０を、メモリセルアレイの部分に残るようにパターニングした。また、上部電極３０の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与える外部回路に接続するための上部電極３０のコンタクト部分を露出させた。
積層膜をパターニングしたのち、Ａｌよりなる配線層（図示せず）を２００ｎｍの厚みで形成し、この配線層と上部電極３０のコンタクト部分とを接続した。そののち、積層膜に対して、真空熱処理炉で３００℃、２時間の熱処理を行った。以上により、図１１に示した記憶素子１を有するメモリセルアレイを作製した。
得られた実施例１８のメモリセルアレイについて、繰り返し書き換え特性を調べた。その際、書き込みパルスとして電圧Ｖｗ３Ｖ，電流約１００μＡ、パルス幅１０ｎｓ、消去パルスとして電圧Ｖｅ２Ｖ、電流約１００μＡ、パルス幅１０ｎｍで１０5以上繰り返した。その結果を図５０（Ａ）に示す。
図５０（Ａ）から分かるように、低抵抗状態と高抵抗状態の抵抗値が１桁以上異なる良好なメモリ動作を示した。
次に、４ｋｂｉｔのメモリセルアレイで１０００回繰り返し後の、累積度数分布（破線）と、１３０℃２時間のデータ保持加速試験後の累積度数分布（実線）とを調べた。その結果を図５０（Ｂ）に示す。
図５０（Ｂ）から分かるように、書き込み状態（低抵抗）と消去状態（高抵抗）とが分離していると共に良好なばらつき特性を示しており、データ保持加速試験後でも抵抗分離が得られていた。よって、この間に参照抵抗を設ければ、書き込み（低抵抗状態）と消去（高抵抗状態）との読み出しが可能な状態にあり、良好なばらつき特性が得られていることが分かった。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、中間層２１Ａに遷移金属としてＣｕおよびＺｒと酸素とを添加するようにすれば、良好な抵抗分離および繰り返し特性を得ることができることが分かった。
（実施例１９；中間層２１Ａに遷移金属を添加した例）
中間層２１ＡをＣｒＴｅにより構成したことを除いては、実施例１８と同様にして記録素子１を有するメモリセルアレイを作製した。本実施例の工程を簡略的に示すと以下のようになる。
TiN/プラズマ酸化/CrTe(5nm)/CuZrTeAlGe(60nm)/W(50nm)
なお、この場合も実施例１８と同様に、中間層２１ＡであるＣｒＴｅ層はイオン供給層２１ＢからのＡｌの拡散によってＣｒＡｌＴｅとなる。
（比較例４）
中間層をＴｅにより構成したことを除いては、実施例１８と同様にして記録素子を有するメモリセルアレイを作製した。比較例４の工程を簡略的に示すと以下のようになる。
TiN/プラズマ酸化/Te(5nm)/CuZrTeAlGe(60nm)/W(50nm)
なお、この場合も実施例１８と同様に、中間層であるＴｅ層はイオン供給層からのＡｌの拡散によってＡｌＴｅとなる。
比較例４で得られたメモリセルアレイについて、１０００回繰り返し後の抵抗分離を調べた。その際、電流を、実施例１８と同様の条件の１１０μＡと、より低電流な８０μＡとした。その結果を図５１（Ａ）および図５１（Ｂ）に示す。
図５０および図５１から分かるように、電流１１０μＡの書き込み条件では、実施例１８および比較例４のいずれも、４ｋｂｉｔのテール部分で重なりがなく、抵抗分離が可能であった。しかしながら、比較例４では、８０μＡに低電流化すると、書き込みの低抵抗側、消去の高抵抗側、共に抵抗分布が悪化して抵抗分離が得られなくなった。従って、比較例４の構成では、実施例１８に比較して、書き換え電流を低電流化することが困難であることが分かる。
また、実施例１９で得られたメモリセルアレイについても、電流８０μＡでの１０００回繰り返し後の抵抗分離を調べた。その結果を図５２（Ｂ）に示す。なお、図５２（Ａ）は実施例１８、図５２（Ｃ）は比較例４について、電流８０μＡでの１０００回繰り返し後の抵抗分離を調べた結果を合わせて示す。
図５２（Ａ）ないし図５２（Ｃ）から分かるように、中間層２１Ａにクロム（Ｃｒ）を添加した実施例１９では、低電流での書き換え動作が安定し、抵抗分離マージンが確保されていた。
この原因の考察のために、実施例１８の中間層２１ＡのＣｕＺｒＴｅＯｘ、実施例１９の中間層２１ＡのＣｒＴｅ、および比較例４の中間層のＴｅをそれぞれ作製してシート抵抗を測定し体積抵抗率を求めたところ、以下のようになった。
Ｔｅ ０．２７Ωｃｍ
ＣｕＺｒＴｅＯｘ ０．４４Ωｃｍ
ＣｒＴｅ ０．５６Ωｃｍ
この結果から分かるように、比較例４の中間層であるＴｅと比較して、実施例１８，１９の中間層は抵抗が高くなっていた。これにより、イオン供給層２１Ｂの抵抗に比較して中間層２１Ａの抵抗がより高くなるので、書き込み・消去バイアス電圧が印加された際により効果的に中間層２１Ａに電界が印加され、Ａｌを主とするイオン種により強い電界がかかることにより、イオンが移動しやすくなり、実施例１８，１９では書き込み・消去共に動作が安定したものと考えられる。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、中間層２１ＡにＣｒを添加するようにすれば、良好な抵抗分離および繰り返し特性を得ることができ、特に低電流での抵抗分離特性が向上することが分かった。
このように中間層２１ＡにＣｒを添加した場合でも、さらに酸素を加えることでより高抵抗な好適な抵抗値を得られることも容易に推定できるため、実施例１９と同様、またはそれ以上の効果が得られると考えられる。
（実施例２０：中間層２１Ａに遷移金属を添加した例）
中間層２１ＡをＭｎＴｅにより構成したことを除いては、実施例１９と同様にして記録素子１を有するメモリセルアレイを作製した。実施例２０の工程を簡略的に示すと以下のようになる。
TiN/プラズマ酸化/MnTe(5nm)/CuZrTeAlGe(60nm)/W(50nm)
なお、この場合も実施例１８と同様に、中間層２１ＡであるＭｎＴｅ層はイオン供給層２１ＢからのＡｌの拡散によってＭｎＡｌＴｅとなる。
得られた実施例２０のメモリセルアレイについて、繰り返し書き換え特性および抵抗分離を調べたところ、図５３（Ａ）および図５３（Ｂ）に示したように、繰り返し特性および抵抗分離のいずれも、上記実施の形態の遷移金属酸化物または遷移金属酸窒化物を用いていない比較例１に比べて良好な特性が得られた。
すなわち、抵抗変化層２２が、下部電極１０の側から順に、遷移金属酸化物よりなる第１層２２Ａと、アルミニウム酸化物を主成分とする第２層２２Ｂとを積層した構成を有すると共に、イオン源層２１を中間層２１Ａとイオン供給層２１Ｂとの２層構造とし、中間層２１ＡにＭｎを添加するようにすれば、良好な抵抗分離および繰り返し特性を得ることができ、特に低電流での抵抗分離特性が向上することが分かった。
このように中間層２１ＡにＭｎを添加した場合でも、さらに酸素を加えることでより高抵抗な好適な抵抗値を得られることも容易に推定できるため、実施例２０と同様、またはそれ以上の効果が得られると考えられる。
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。
例えば、上記実施の形態および実施例において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１には、上記組成比率を崩さない範囲で、他の遷移金属元素、例えばＴｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗを添加してもよい。
また、例えば、上記実施の形態では、記憶素子１およびメモリセルアレイ２の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
更に、例えば、上記実施の形態および実施例では、記憶素子１は、ＣＭＯＳ回路が形成されたシリコン基板４１に、下部電極１０（第１電極）、記憶層２０および上部電極３０（第２電極）をこの順に有している場合について説明したが、積層順序は逆でもよい。その場合、記憶素子１は、シリコン基板４１に、上部電極３０（第２電極）、記憶層２０および下部電極１０（第１電極）をこの順に積層した構成を有する。
１…記憶素子、２…メモリセルアレイ、１０…下部電極、２０…記憶層、２１…イオン源層、２１Ａ…中間層、２１Ｂ…イオン供給層、２２…抵抗変化層、２２Ａ…第１層、２２Ｂ…第２層、３０…上部電極、４１…半導体基板、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部

Claims (19)

  1. 第１電極、記憶層および第２電極をこの順に有し、
    前記記憶層は、
    テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にアルミニウム（Ａｌ）を含むイオン源層と、
    前記イオン源層と前記第１電極との間に設けられると共に、前記第１電極の側から順に第１層と第２層とが積層された構成を有し、前記第２層はアルミニウム酸化物を主成分とし、前記第１層は前記アルミニウム酸化物よりも抵抗の低い遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方よりなる抵抗変化層と
    を備えた記憶素子。
  2. 前記第１層は、１ｎｍ以上かつ前記第２層の抵抗値よりも低抵抗となる厚みを有する
    請求項１記載の記憶素子。
  3. 前記抵抗変化層は、前記アルミニウム酸化物と、前記遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方とを混在した状態で含有する
    請求項１記載の記憶素子。
  4. 前記遷移金属酸化物または遷移金属酸窒化物は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる遷移金属の群のうち少なくとも１種の酸化物または酸窒化物である
    請求項１ないし３のいずれか１項に記載の記憶素子。
  5. 前記イオン源層は、
    アルミニウム（Ａｌ）と共に、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含む中間層と、
    アルミニウム（Ａｌ）および前記カルコゲン元素と共に、銅（Ｃｕ），亜鉛（Ｚｎ），銀（Ａｇ），ニッケル（Ｎｉ），コバルト（Ｃｏ），マンガン（Ｍｎ），鉄（Ｆｅ），チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる金属元素の群のうちの少なくとも１種を含むイオン供給層と
    を有する請求項１ないし４のいずれか１項に記載の記憶素子。
  6. 前記中間層におけるカルコゲン元素含有量に対するアルミニウム含有量の比は、前記イオン供給層におけるカルコゲン元素含有量に対するアルミニウム含有量の比よりも小さい
    請求項５記載の記憶素子。
  7. 前記中間層は、前記イオン供給層よりも高い抵抗を有する
    請求項５または６記載の記憶素子。
  8. 前記中間層は、ジルコニウム（Ｚｒ），銅（Ｃｕ），クロム（Ｃｒ），マンガン（Ｍｎ），チタン（Ｔｉ）およびハフニウム（Ｈｆ）からなる遷移金属の群のうち少なくとも１種を含む
    請求項５ないし７のいずれか１項に記載の記憶素子。
  9. 前記中間層および前記イオン供給層のうち少なくとも一方が、酸素（Ｏ）を含む
    請求項５ないし７のいずれか１項に記載の記憶素子。
  10. 前記中間層は、酸素（Ｏ）と、銅（Ｃｕ），チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），Ｃｒ（クロム）およびＭｎ（マンガン）からなる遷移金属の群のうち少なくとも１種とを含む
    請求項５ないし７のいずれか１項に記載の記憶素子。
  11. 前記第１電極および前記第２電極への電圧印加による前記アルミニウム酸化物の酸化還元と前記イオン源層に含まれる金属元素のイオンの移動とのうち少なくとも一方による前記記憶層の電気特性の変化により情報を記憶する
    請求項１ないし１０のいずれか１項に記載の記憶素子。
  12. 前記イオン源層に含まれる金属元素は、銅（Ｃｕ），亜鉛（Ｚｎ），銀（Ａｇ），ニッケル（Ｎｉ），コバルト（Ｃｏ），マンガン（Ｍｎ），鉄（Ｆｅ），チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる群のうちの少なくとも１種である
    請求項１１記載の記憶素子。
  13. 前記アルミニウム酸化物は、前記イオン源層に含まれるアルミニウム（Ａｌ）イオンの移動あるいは拡散、または前記第１電極および前記第２電極への電圧印加による、前記第１電極側での酸化反応により形成されたものである
    請求項１１または１２記載の記憶素子。
  14. 前記第１電極は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる遷移金属の群のうちの少なくとも１種の単体または窒化物により構成され、
    前記遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方は、前記第１電極の表面を酸化することにより形成されたものである
    請求項１ないし１３のいずれか１項に記載の記憶素子。
  15. 前記遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方は、前記第１電極の上面にチタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびタングステン（Ｗ）からなる遷移金属の群のうちの少なくとも１種の単体または窒化物よりなる遷移金属材料膜を形成し、前記遷移金属材料膜と前記第１電極の表面とのうち少なくとも前記遷移金属材料膜を酸化することにより形成されたものである
    請求項１ないし１３のいずれか１項に記載の記憶素子。
  16. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
    前記記憶層は、
    テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にアルミニウム（Ａｌ）を含むイオン源層と、
    前記イオン源層と前記第１電極との間に設けられると共に、前記第１電極の側から順に第１層と第２層とが積層された構成を有し、前記第２層はアルミニウム酸化物を主成分とし、前記第１層は前記アルミニウム酸化物よりも抵抗の低い遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方よりなる抵抗変化層と
    を備えた記憶装置。
  17. 隣接する前記複数の記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に設けられている
    請求項１６記載の記憶装置。
  18. 前記複数の記憶素子における共通の層は、前記抵抗変化層、前記イオン源層および前記第２電極であり、前記第１電極は素子毎に個別に設けられている
    請求項１７記載の記憶装置。
  19. 第１電極、記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、前記記憶層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にアルミニウム（Ａｌ）およびアルミニウム（Ａｌ）とは異なる金属元素を含むイオン源層と、 前記イオン源層と前記第１電極との間に設けられると共に、前記第１電極の側から順に第１層と第２層とが積層された構成を有し、前記第２層はアルミニウム酸化物を主成分とし、前記第１層は前記アルミニウム酸化物よりも抵抗の低い遷移金属酸化物および遷移金属酸窒化物のうち少なくとも一方よりなる抵抗変化層とを備えた記憶装置の動作方法であって、
    前記第１電極および前記第２電極の間に電圧を印加することにより、前記イオン源層中ではアルミニウム（Ａｌ）イオンおよび前記イオン源層に含まれる金属元素のイオンが前記第１電極側に移動すると共に、前記抵抗変化層ではアルミニウム酸化物または前記金属元素のイオンの還元反応により導電パスが生じて低抵抗化し、
    前記第１電極および前記第２電極の間に逆極性の電圧を印加することにより、前記イオン源層中ではアルミニウム（Ａｌ）イオンおよび前記イオン源層に含まれる金属元素のイオンが前記第２電極側へ移動すると共に、前記抵抗変化層ではアルミニウム（Ａｌ）イオンが酸化反応によりアルミニウム酸化物を形成して高抵抗化するか、または前記還元された金属元素がイオン化して前記イオン源層に移動することにより前記導電パスが消失して高抵抗化する
    記憶装置の動作方法。
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