JP2014038675A

JP2014038675A - 記憶装置および駆動方法

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Publication number: JP2014038675A
Application number: JP2012180285A
Authority: JP
Inventors: Takeshi Sone; 威之曽根
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2012-08-15
Filing date: 2012-08-15
Publication date: 2014-02-27
Also published as: CN103594114B; US20140050011A1; CN103594114A; US9424918B2

Abstract

【課題】書き換え可能な回数を多くすることができる記憶装置を得る。
【解決手段】抵抗状態が第１の状態と第２の状態との間で変化する記憶素子と、抵抗状態を第１の状態にする際、記憶素子に第１の極性の第１のパルスを印加し、抵抗状態を第２の状態にする際、記憶素子に第１の極性とは異なる第２の極性の第２のパルスを印加した後、第１の極性の第３のパルスを一旦印加し、再度第２のパルスを印加する駆動部とを備える。
【選択図】図９

Description

本開示は、抵抗値が変化する特性を利用して情報を記憶する記憶素子を備えた記憶装置、およびそのような記憶装置の駆動方法に関する。

コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩ（Large Scale Integrated Circuit）や信号処理と比較して、製造プロセスが複雑であるため、製造コストが高くなっている。また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。

一方、近年では、電源を切っても情報が消えない不揮発性メモリがしばしば使用される。このような不揮発性メモリは、リフレッシュ動作が必要ないため、消費電力の低減が期待されている。このような不揮発性メモリにおいて使用される記憶素子としては、様々なものが開発されているが、その１つに、抵抗値が変化する特性を利用して情報を記憶する、いわゆる抵抗変化型の記憶素子がある。その中には、比較的シンプルな構造を有し、記憶素子の微細加工の限界に対して有利なものもある。例えば、特許文献１には、２つの電極の間に、ある金属を含むイオン導体を挟んだ構造の抵抗変化型の記憶素子が開示されている。また、例えば特許文献２には、長期間にわたり、または高温の環境条件において、情報の安定保持を図る抵抗変化型の記憶素子が開示されている。

特表２００２−５３６８４０号公報特開２００５−１９７６３４号公報

ところで、不揮発性メモリでは、書き換え可能な回数が多いことが望まれる。特に、抵抗変化型の記憶素子では、情報の書き換えをおこなっても、高抵抗状態と低抵抗状態との抵抗値の差が十分に確保されることが期待される。

本開示はかかる問題点に鑑みてなされたもので、その目的は、書き換え可能な回数を多くすることができる記憶装置および駆動方法を提供することにある。

本開示の記憶装置は、記憶素子と、駆動部とを備えている。記憶素子は、抵抗状態が第１の状態と第２の状態との間で変化するものである。駆動部は、抵抗状態を第１の状態にする際、記憶素子に第１の極性の第１のパルスを印加し、抵抗状態を第２の状態にする際、記憶素子に第１の極性とは異なる第２の極性の第２のパルスを印加した後、第１の極性の第３のパルスを一旦印加し、再度第２のパルスを印加するものである。

本開示の記憶方法は、抵抗状態が第１の状態と第２の状態との間で変化する記憶素子の抵抗状態を第１の状態にする際、記憶素子に第１の極性の第１のパルスを印加し、抵抗状態を第２の状態にする際、記憶素子に第１の極性とは異なる第２の極性の第２のパルスを印加した後、第１の極性の第３のパルスを一旦印加し、再度第２のパルスを印加するものである。

本開示の記憶装置および記憶方法では、記憶素子は、駆動部によりパルスが印加されることにより、抵抗状態が第１の状態または第２の状態に設定される。第２の状態に設定される場合には、記憶素子は、第２の極性の第２のパルスが印加された後に、第１の極性の第３のパルスが一端印加され、再度第２のパルスが印加される。

本開示の記憶装置および記憶方法によれば、抵抗状態を第２の状態にする際、記憶素子に第２の極性の第２のパルスを印加した後、第１の極性の第３のパルスを一旦印加し、再度第２のパルスを印加するようにしたので、書き換え可能な回数を多くすることができる。

本開示の実施の形態に係る記憶装置の一構成例を表すブロック図である。図１に示したメモリアレイの一構成例を表す回路図である。図２に示した記憶素子の一構成例を表す断面図である。図２に示したメモリセルの評価回路を表す回路図である。書込処理の一動作例を表すタイミング波形図である。書込処理におけるメモリセルの状態を表す説明図である。読出処理の一動作例を表すタイミング波形図である。読出処理におけるメモリセルの状態を表す説明図である。消去動作の一動作例を表すフローチャートである。消去処理の一動作例を表すタイミング波形図である。消去処理におけるメモリセルの状態を表す説明図である。プレ消去処理の一動作例を表すタイミング波形図である。プレ消去処理におけるメモリセルの状態を表す説明図である。図９に示した消去動作の一動作例を表すタイミング波形図である。図９に示した消去動作の一動作例を表す説明図である。図１に示した記憶装置の一動作例を表すフローチャートである。図１に示した記憶装置の一特性例を表す特性図である。図１に示した記憶装置の他の特性例を表す特性図である。実施の形態の変形例に係る記憶装置の一動作例を表すフローチャートである。実施の形態の変形例に係る記憶装置の一特性例を表す特性図である。実施の形態の他の変形例に係る記憶装置の一動作例を表すフローチャートである。実施の形態の他の変形例に係る記憶装置の一特性例を表す特性図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。

＜１．実施の形態＞
［構成例］
図１は、実施の形態に係る記憶装置の一構成例を表すものである。記憶装置１は、抵抗変化型の記憶素子を備えた記憶装置である。なお、本開示の実施の形態に係る駆動方法は、本実施の形態により具現化されるので、併せて説明する。記憶装置１は、駆動部３０と、メモリアレイ１０とを備えている。

駆動部３０は、図１に示したように、ワード線駆動部３１と、ビット線・ソース線駆動部３２とを有している。

ワード線駆動部３１は、メモリアレイ１０における、駆動対象となるメモリセル２０（後述）を選択するものである。具体的には、ワード線駆動部３１は、メモリアレイ１０の複数（ここではｍ（ｍ：２以上の整数）本）のワード線ＷＬ（後述）に信号を印加することにより、駆動対象となるメモリセル２０を選択するようになっている。

ビット線・ソース線駆動部３２は、メモリアレイ１０における、駆動対象として選択されたメモリセル２０（後述）に対して、情報の書込動作、消去動作、または読出動作を選択的に行うものである。具体的には、ビット線・ソース線駆動部３２は、メモリアレイ１０の複数（ここではｋ（ｋ：２以上の整数）本）のビット線ＢＬ（後述）およびソース線ＳＬ（後述）に信号を印加することにより、駆動対象として選択されたメモリセル２０に対して情報の書込動作、消去動作、または読出動作を選択的に行うようになっている。また、ビット線・ソース線駆動部３２は、センスアンプ（図示せず）を有し、読出動作において、ビット線ＢＬ（ビット線ＢＬ１〜ＢＬｋ）を介して各メモリセル２０から読み出した情報をこのセンスアンプにより増幅する機能をも有している。

メモリアレイ１０は、駆動部３０により書き込まれた情報を保持するものである。

図２は、メモリアレイ１０の一構成例を表したものである。このメモリアレイ１０は、マトリクス状に配置された複数のメモリセル２０を有している。また、メモリアレイ１０は、行方向（水平方向）に延伸する複数のワード線ＷＬと、列方向（垂直方向）に延伸する複数のビット線ＢＬおよびソース線ＳＬとを有している。ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬの一端は、駆動部３０に接続されている。

メモリセル２０は、記憶素子２１と、選択トランジスタ２２とを有している。各メモリセル２０は、ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬに接続されている。

記憶素子２１は、印加される電圧の極性に応じて可逆的に抵抗状態（低抵抗状態および高抵抗状態）が変化することを利用して、情報の記憶を行う素子である。この記憶素子２１は、一端が選択トランジスタ２２と接続され、他端がソース線ＳＬに接続されている。

選択トランジスタ２２は、駆動対象の記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成される。ただし、これには限られず、他の構造のトランジスタを用いてもよい。選択トランジスタ２２は、ゲートがワード線ＷＬに接続され、ドレイン・ソースのうちの一方が記憶素子２１の一端に接続され、他方がビット線ＢＬに接続されている。

図３は、記憶素子２１の概略断面図の一例を表すものである。記憶素子２１は、下部電極２１１、記憶層２１２、上部電極２１３がこの順で積層されたものである。

下部電極２１１は、記憶素子２１の一端に設けられた電極であり、選択トランジスタ２２に接続されるものである。この例では、下部電極２１１は、絶縁膜２１５により囲まれるように形成されている。下部電極２１１は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）により構成されている。

記憶層２１２は、上部電極２１３側に設けられたイオン源層２１２Ａと、下部電極２１１側に設けられた抵抗変化層２１２Ｂとを有する積層構造となっている。この例では、記憶層２１２と、下部電極２１１および絶縁膜２１５との間には層間絶縁膜２１４が設けられ、この層間絶縁膜２１４の開口部において、記憶層２１２（抵抗変化層２１２Ｂ）と下部電極２１１とが接するように構成されている。この記憶層２１２は、詳細は後述するが、下部電極２１１と上部電極２１３との間に印加される電圧の極性に応じて、可逆的に抵抗状態が変化するようになっている。

イオン源層２１２Ａは、抵抗変化層２１２Ｂに拡散する可動イオン（陽イオンおよび陰イオン）となる元素を含んで構成される。このイオン源層２１２Ａは、陰イオン化するイオン伝導材料として、酸素（Ｏ）と、硫黄（Ｓ），セレン（Ｓｅ），テルル（Ｔｅ）等のカルコゲン元素のうち少なくとも１種とを含んでいる。また、イオン源層２１２Ａは、陽イオン化可能な遷移金属元素として、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ）などの第４族チタン族、バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ）などの第５族バナジウム族、クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）などの第６族クロム族のうち少なくとも１種以上を含んでいる。これらの陽イオン化可能な遷移金属元素は、書込動作時にカソード電極上で還元されて金属状態の伝導パス（フィラメント）を形成する。これにより、記憶素子２１は、抵抗状態を変化させることができるようになっている。

抵抗変化層２１２Ｂは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層２１２Ａよりも抵抗値の高い材料により構成されている。抵抗変化層２１２Ｂの構成材料としては、例えば、ガドリニウム（Ｇｄ）などの希土類元素、アルミニウム（Ａｌ），マグネシウム（Ｍｇ），シリコン（Ｓｉ）などの典型元素、タンタル（Ｔａ），銅（Ｃｕ）などの遷移金属元素のうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。

上部電極２１３は、記憶素子２１の他端に設けられた電極であり、ソース線ＳＬに接続されるものである。この上部電極２１３は、下部電極２１１と同様に公知の半導体配線材料により構成することができる。特に、そのような材料のうち、ポストアニールを経てもイオン源層２１２Ａと反応しない安定な材料が好ましい。

このような構成により、記憶装置１では、駆動対象となったメモリセル２０に対して、書込動作を行うことにより、そのメモリセル２０における記憶素子２１は低抵抗状態になり、消去動作を行うことにより、そのメモリセル２０における記憶素子２１は高抵抗状態になる。そして、記憶素子２１がこれらの抵抗状態を維持することにより、情報が記憶される。この消去動作の際、記憶装置１では、後述するように、消去処理の後に、記憶素子２１が十分に高抵抗状態にならなかった場合（コンダクタンスが十分に小さくならなかった場合）に、その記憶素子２１を高抵抗状態と低抵抗状態との中間の状態に一旦設定した後に、再度、消去処理を行うようになっている。

ここで、低抵抗状態は、本開示における「第１の状態」の一具体例に対応し、高抵抗状態は、本開示における「第２の状態」の一具体例に対応する。書込パルスＷwは、本開示における「第１のパルス」の一具体例に対応する。消去パルスＷeは、本開示における「第２のパルス」の一具体例に対応する。プレ消去パルスＷpreは、本開示における「第３のパルス」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の記憶装置１の動作および作用について説明する。

（全体動作概要）
まず、図１を参照して、記憶装置１の全体動作概要を説明する。ワード線駆動部３１は、ワード線ＷＬに信号を印加することにより、駆動対象となるメモリセル２０を選択する。ビット線・ソース線駆動部３２は、ビット線ＢＬおよびソース線ＳＬに信号を印加することにより、各メモリセル２０に対して情報の書込み、消去、および読出しを行う。これにより、メモリアレイ１０内の複数のメモリセル２０の中から駆動対象となるメモリセル２０が選択され、情報の書込動作、消去動作、または読出動作が選択的に行われる。

（試作について）
図３に示した記憶素子２１を有するメモリセル２０（図２）を試作した。この試作では、記憶素子２１において、下部電極２１１を、窒化チタン（ＴｉＮ）により形成し、上部電極２１３を、チタン（Ｔｉ）／アルミニウム（Ａｌ）により形成した。また、絶縁膜２１５を、テトラエトキシシラン（ＴＥＯＳ）−二酸化ケイ素（ＳｉＯ２）により形成し、層間絶縁膜２１４の厚さを８［ｎｍ］の厚さで形成するとともに、この層間絶縁膜２１４の、下部電極２１１付近における開口部の面積を４００［ｎｍ²］にした。また、イオン源層２１２Ａを、酸化ハフニウムテルル（ＨｆＴｅＯ）により構成し、抵抗変化層２１２Ｂを、酸化アルミニウム（ＡｌＯ）により構成した。また、選択トランジスタ２２のゲート幅Ｗ／ゲート長Ｌを０．８にした。

このようにして試作したメモリセル２０に対して、情報の書込動作、消去動作、または読出動作についての特性評価を行った。

図４は、特性評価の際の評価回路の一例を表すものである。この図では、記憶素子２１を可変抵抗で示している。この例では、図４に示したように、ビット線ＢＬに、並列接続した電流計９８およびスイッチ９９を接続した。そして、このスイッチ９９をオン状態にすることにより、外部からビット線ＢＬに対して信号を供給し、オフ状態にすることにより、メモリセル２０における記憶素子２１に流れる電流を測定できるようにした。

次に、書込動作、読出動作、消去動作のそれぞれについて、詳細に説明する。

図５は、書込動作における処理（書込処理ＰＣw）の一例を表すものであり、（Ａ）はワード線電圧ＶＷＬの波形を示し、（Ｂ）はビット線電圧ＶＢＬの波形を示し、（Ｃ）はソース線電圧ＶＳＬの波形を示す。図６は、書込処理ＰＣwにおけるメモリセル２０の状態を表すものである。書込処理ＰＣwでは、評価回路のスイッチ９９をオン状態にしている。

書込処理ＰＣwでは、まず、ビット線電圧ＶＢＬおよびソース線電圧ＶＳＬを電圧Ｖw（例えば３．５Ｖ）に設定する（図５（Ｂ），（Ｃ））。次に、ワード線電圧ＶＷＬを０Ｖから電圧Ｖgw（例えば２．２Ｖ）に変化させることにより（図５（Ａ））、選択トランジスタ２２をオン状態にする。そして、ビット線電圧ＶＢＬを期間Ｐw（時間幅は例えば１μsec）のみ０Ｖにする（図５（Ｂ）の書込パルスＷｗ）。これにより、この期間Ｐwにおいて、記憶素子２１の両端間に電圧Ｖｗが印加され、記憶素子２１が低抵抗状態に設定される。そして、電流Ｉwが、図６に示したように、ソース線ＳＬから記憶素子２１を介してビット線ＢＬへ流れる。その後、ビット線電圧ＶＢＬを電圧Ｖwに戻し（図５（Ｂ））、ワード線電圧ＶＷＬを電圧Ｖgwから０Ｖに変化させる（図５（Ａ））。

図７は、読出動作における処理（読出処理ＰＣr）の一例を表すものであり、（Ａ）はワード線電圧ＶＷＬの波形を示し、（Ｂ）はビット線電圧ＶＢＬの波形を示し、（Ｃ）はソース線電圧ＶＳＬの波形を示す。図８は、読出処理ＰＣrにおけるメモリセル２０の状態を表すものである。読出処理ＰＣrでは、評価回路のスイッチ９９をオフ状態にしている。

読出処理ＰＣrでは、まず、ビット線電圧ＶＢＬおよびソース線電圧ＶＳＬを電圧Ｖr（例えば０．３Ｖ）に設定する（図７（Ｂ），（Ｃ））。次に、ワード線電圧ＶＷＬを０Ｖから電圧ＶＤＤに変化させることにより（図７（Ａ））、選択トランジスタ２２をオン状態にする。そして、ビット線電圧ＶＢＬを期間Ｐrのみ０Ｖにする（図７（Ｂ）の読出パルスＷr）。これにより、この期間Ｐrにおいて、記憶素子２１の両端間には電圧Ｖｒが印加され、記憶素子２１の状態（低抵抗状態または高抵抗状態）に応じた電流Ｉrが、図８に示したように、ソース線ＳＬから記憶素子２１を介してビット線ＢＬへ流れ、電流計９８を用いて検出される。そして、検出された電流値に基づいて、記憶素子２１に記憶された情報を得る。その後、ビット線電圧ＶＢＬを電圧Ｖrに戻し（図７（Ｂ））、ワード線電圧ＶＷＬを電圧ＶＤＤから０Ｖに変化させる（図７（Ａ））。

図９は、消去動作の一例を、流れ図を用いて表すものである。この消去動作は、消去処理ＰＣeと、読出処理ＰＣrと、プレ消去処理ＰＣpreを含むものである。以下に、この消去動作を詳細に説明する。

消去動作では、まず、消去処理ＰＣeを行う（ステップＳ１）。

図１０は、消去処理ＰＣeの一例を表すものであり、（Ａ）はワード線電圧ＶＷＬの波形を示し、（Ｂ）はビット線電圧ＶＢＬの波形を示し、（Ｃ）はソース線電圧ＶＳＬの波形を示す。図１１は、消去処理ＰＣeにおけるメモリセル２０の状態を表すものである。消去処理ＰＣeでは、評価回路のスイッチ９９をオン状態にしている。

消去処理ＰＣeでは、まず、ビット線電圧ＶＢＬおよびソース線電圧ＶＳＬを０Ｖに設定する（図１０（Ｂ），（Ｃ））。次に、ワード線電圧ＶＷＬを０Ｖから電圧Ｖge（例えば３．５Ｖ）に変化させることにより（図１０（Ａ））、選択トランジスタ２２をオン状態にする。そして、ビット線電圧ＶＢＬを期間Ｐe（時間幅は例えば１０μsec）のみ電圧Ｖe（例えば３Ｖ）にする（図１０（Ｂ）の消去パルスＷe）。すなわち、消去処理ＰＣeでは、書込パルスＷw（図５）と反対の極性のパルスをビット線ＢＬに印加する。これにより、この期間Ｐeにおいて、記憶素子２１の両端間に電圧Ｖeが印加され、記憶素子２１が高抵抗状態に設定される。そして、電流Ｉeが、図１１に示したように、ビット線ＢＬから記憶素子２１を介してソース線ＳＬへ流れる。その後、ビット線電圧ＶＢＬを０Ｖに戻し（図１０（Ｂ））、ワード線電圧ＶＷＬを電圧Ｖgeから０Ｖに変化させる（図１０（Ａ））。

次に、読出処理ＰＣrを行う（ステップＳ２）。この読出処理ＰＣrは、図７，８に示した読出処理ＰＣrと同様である。

次に、ステップＳ２の読出処理ＰＣrにおいて測定した電流値Ｉrに基づいてコンダクタンス値Ｇを求め、所定の閾値Ｇthと比較する（ステップＳ３）。

そして、求めたコンダクタンス値Ｇが、閾値Ｇth以上である場合には、以下に示すプレ消去処理ＰＣpreを行う（ステップＳ４）。すなわち、求めたコンダクタンス値Ｇが、閾値Ｇth以上である場合には、記憶素子２１の情報が十分に消去されていないと判断し、ステップＳ４に進む。

図１２は、プレ消去処理ＰＣpreの一例を表すものであり、（Ａ）はワード線電圧ＶＷＬの波形を示し、（Ｂ）はビット線電圧ＶＢＬの波形を示し、（Ｃ）はソース線電圧ＶＳＬの波形を示す。図１３は、プレ消去処理ＰＣpreにおけるメモリセル２０の状態を表すものである。プレ消去処理ＰＣpreでは、評価回路のスイッチ９９をオン状態にしている。

プレ消去処理ＰＣpreでは、まず、ビット線電圧ＶＢＬおよびソース線電圧ＶＳＬを電圧Ｖpre（例えば３．５Ｖ）に設定する（図１２（Ｂ），（Ｃ））。次に、ワード線電圧ＶＷＬを０Ｖから電圧Ｖgpre（例えば２．５Ｖ）に変化させることにより（図１２（Ａ））、選択トランジスタ２２をオン状態にする。そして、ビット線電圧ＶＢＬを期間Ｐpre（時間幅は例えば１nsec）のみ０Ｖにする（図１２（Ｂ）のプレ消去パルスＷpre）。すなわち、プレ消去処理ＰＣpreでは、消去パルスＷe（図１０）と反対の極性のパルスをビット線ＢＬに印加する。言い換えれば、プレ消去処理ＰＣpreでは、書込パルスＷw（図５）と同じ極性のパルスをビット線ＢＬに印加する。これにより、この期間Ｐpreにおいて、記憶素子２１の両端間に電圧Ｖpreが印加され、後述するように、記憶素子２１が高抵抗状態と低抵抗状態との中間の状態に設定される。そして、電流Ｉpreが、図１３に示したように、ソース線ＳＬから記憶素子２１を介してビット線ＢＬへ流れる。その後、ビット線電圧ＶＢＬを電圧Ｖpreに戻し（図１２（Ｂ））、ワード線電圧ＶＷＬを電圧Ｖgpreから０Ｖに変化させる（図１２（Ａ））。

このプレ消去処理ＰＣpreを行った後、ステップＳ１に戻り、再度、消去処理（ステップＳ１）および読出処理（ステップＳ２）を行う。そして、このステップＳ１〜Ｓ４のループＬを、コンダクタンス値Ｇが閾値Ｇthよりも小さくなるまで繰り返す。

そして、ステップＳ３において、求めたコンダクタンス値Ｇが、閾値Ｇthよりも小さい場合には、このフローは終了する。すなわち、求めたコンダクタンス値Ｇが、閾値Ｇthよりも小さい場合には、記憶素子２１の情報が十分に消去されたと判断し、消去動作を終了する。

図１４は、消去動作における、記憶素子２１の両端間の電圧ΔＶ（＝ビット線電圧ＶＢＬ−ソース線電圧ＶＳＬ）の波形例を表すものである。図１５は、図１４に示した消去動作の各処理後における、記憶素子２１のコンダクタンスＧの一例を表すものである。この例では、消去動作において、ステップＳ１〜Ｓ４のループＬを３回繰り返している。

まず、図１４に示したように、１回目の消去処理ＰＣe(1)（ステップＳ１）を行い、記憶素子２１に正極性の消去パルスＷeを印加する。そして、次に、１回目の読出処理ＰＣr(1)（ステップＳ２）を行い、負極性の読出パルスＷrを印加する。この例では、図１５に示したように、読み出されたコンダクタンスＧは閾値Ｇth以上であるため（ステップＳ３）、次に、１回目のプレ消去処理ＰＣpre(1)（ステップＳ４）を行い、負極性のプレ消去パルスＷpreを印加する。これにより、コンダクタンスＧは、図１５に示したように、高抵抗状態と低抵抗状態との中間の状態に対応する値になる。

その後、同様に、２回目の消去処理ＰＣe(2)、読出処理ＰＣr(2)、プレ消去処理ＰＣpre(2)を行う。

そして、次に、３回目の消去処理ＰＣe(3)（ステップＳ１）を行い、３回目の読出処理ＰＣr(3)（ステップＳ２）を行う。この例では、図１５に示したように、読み出されたコンダクタンスＧは閾値Ｇthより小さくなる（ステップＳ３）。これにより、ステップＳ１〜Ｓ４のループＬが終了し、消去動作が終了する。

このように、記憶装置１では、消去動作において、まず消去処理ＰＣeを行う。そして、消去処理ＰＣe後においてコンダクタンスＧが十分に低くなっていない場合には、プレ消去処理ＰＣpreを行い、その後、再度消去処理ＰＣeを行う。このようにベリフィケーションを行うことにより、コンダクタンスＧを十分に低くすることができ、記憶素子２１の情報を十分に消去することができる。

（書き換え可能な回数について）
次に、書込動作および消去動作を交互に行ったときの、記憶素子２１のコンダクタンスＧの変化について説明する。

図１６は、書込動作および消去動作を交互に行うときの動作の一例を、流れ図を用いて表すものである。この評価では、書込動作Ｃ１、読出動作Ｃ２、消去動作Ｃ３、読出動作Ｃ４の一連の動作を繰り返し行い、書込動作Ｃ１後の記憶素子２１のコンダクタンスＧを読出動作Ｃ２で取得するとともに、消去動作Ｃ３後の記憶素子２１のコンダクタンスＧを読出動作Ｃ４で取得した。なお、この評価では、消去動作Ｃ３におけるループＬの回数の上限を２０とし、２０回以上になったときには、コンダクタンスＧの値に係らず、読出動作Ｃ４に進むようにした。

図１７は、図１６に示した動作におけるコンダクタンスＧを表すものである。この例では、書込動作Ｃ１〜読出動作Ｃ４の一連の動作を１０００回繰り返したときのコンダクタンスＧの変化を示している。高いコンダクタンスＧは、書込動作Ｃ１後の読出動作Ｃ２により得られたものであり、低いコンダクタンスＧは、消去動作Ｃ３後の読出動作Ｃ４により得られたものである。

図１７に示したように、記憶装置１では、繰り返し動作回数によらず、書込動作Ｃ１後には高いコンダクタンスＧを維持するとともに、消去動作Ｃ３後には低いコンダクタンスＧを維持している。言い換えれば、記憶装置１では、情報の書き換えをおこなっても、高抵抗状態と低抵抗状態とのコンダクタンスＧの差を十分に確保している。これにより、これら２つの状態を判別しにくくなるおそれを低減することができるため、メモリセル２０に記憶された情報を安定して読み出すことができ、書き換え可能な回数を増やすことができる。

このように、記憶装置１では、消去動作Ｃ３において、まず消去処理ＰＣeを１回行った後にコンダクタンス値Ｇを求め、そのコンダクタンス値Ｇが十分に低くなるまで、プレ消去処理ＰＣpreおよび消去処理ＰＣeを繰り返し行うようにしている。このようなベリフィケーションを行うようにしたので、以下に、いくつかの比較例と対比して説明するように、書き換え可能な回数を増やすことができる。

この書き換え可能な回数は、プレ消去処理ＰＣpreにおける、プレ消去パルスＷpreのパルス幅Ｐpreや、電流Ｉpreに依存する。なお、この電流Ｉpreの値は、例えば、図１２に示した電圧Ｖgpreや電圧Ｖpreを調整することにより設定することができる。次に、書き換え可能な回数と、プレ消去処理ＰＣpreにおけるこれらの駆動パラメータとの関係性について説明する。

図１８は、プレ消去パルスＷpreのパルス幅Ｐpreおよび電流Ｉpreを様々な値に設定したときの、書き換え可能な回数を表すものである。ここで、書き換え可能な回数は、高抵抗状態と低抵抗状態とのコンダクタンスＧの差が所定値以上確保できる、最大の書き換え回数であり、この図１８では任意単位で示している。なお、この図１８において、書き換え可能な回数が１００になっているデータは、高抵抗状態と低抵抗状態とのコンダクタンスＧの差を十分に確保できるため、便宜上１００としているものである。

図１８に示したように、プレ消去パルスＷpreのパルス幅を狭くすると、書き換え可能な回数を多くし得る。具体的には、プレ消去パルスＷpreのパルス幅を狭くするとともに、電流Ｉpreを多くすると、書き換え可能な回数を多くすることができる。すなわち、消去処理ＰＣe後は、記憶素子２１は高抵抗状態になり、電流が流れにくくなっているので、プレ消去処理ＰＣpreを行うことにより、抵抗値をやや下げ、電流がやや流れやすい状態にしている。これにより、その後に、再度、消去処理ＰＣeを行うことにより、記憶素子２１をより高抵抗な状態にすることができる。

また、プレ消去処理ＰＣpreと同じ極性のパルスを印加する書込処理ＰＣwにおける駆動パラメータ（パルス幅＝１μsec.，電流Ｉw＝９０μＡ）との比較の観点から、プレ消去パルスＷpreのパルス幅Ｐpreおよび電流Ｉpreの望ましい値を得ることができる。すなわち、プレ消去パルスＷpreのパルス幅を、書込パルスＷcのパルス幅より狭くし、かつ電流Ｉpreを、書込処理ＰＣwにおける電流Ｉwよりも多くすることにより、書き換え可能な回数を多くすることができる。

次に、いくつかの比較例と対比して、本実施の形態の作用を説明する。

（比較例１）
本比較例１は、消去動作において、図９に示したベリフィケーション（ループＬ）を行わず、単に消去処理ＰＣeを１回のみ行うものである。その他は、本実施の形態の場合（図１６等）と同様である。

図１９は、本比較例１に係る記憶装置１Ｒの動作の一例を表すものである。この例では、書込動作Ｃ１、読出動作Ｃ２、消去動作Ｒ３、読出動作Ｃ４の一連の動作を繰り返し行う。この消去動作Ｒ３は、消去処理ＰＣeのみを行うものである。すなわち、本実施の形態に係る消去動作Ｃ３では、まず消去処理ＰＣeを１回行った後にコンダクタンス値Ｇを求め、そのコンダクタンス値Ｇが十分に低くなるまで、プレ消去処理ＰＣpreおよび消去処理ＰＣeを繰り返し行うようにしたが、本比較例１に係る消去動作Ｒ３では、消去処理ＰＣeを１回のみ行うようにしている。

図２０は、図１９に示した動作におけるコンダクタンスＧを表すものである。消去動作Ｒ３後のコンダクタンスＧは、この一連の動作を６回程度繰り返した後に急激に増大し、書込動作Ｃ１後のコンダクタンスＧと同程度の値になり、高抵抗状態および低抵抗状態を判別することができなくなっている。

（比較例２）
本比較例２は、消去動作において、図９に示したプレ消去処理ＰＣpreを省いたものである。その他は、本実施の形態の場合（図１６等）と同様である。

図２１は、本比較例２に係る記憶装置１Ｓの動作の一例を表すものである。この例では、書込動作Ｃ１、読出動作Ｃ２、消去動作Ｓ３、読出動作Ｃ４の一連の動作を繰り返し行う。この消去動作Ｓ３は、まず消去処理ＰＣeを１回行った後にコンダクタンス値Ｇを求め、そのコンダクタンス値Ｇが十分に低くなるまで消去処理ＰＣeを行うものである。すなわち、本実施の形態に係る消去動作Ｃ３では、コンダクタンス値Ｇが十分に低くなるまで、プレ消去処理ＰＣpreおよび消去処理ＰＣeを繰り返し行うようにしたが、本比較例２に係る消去動作Ｓ３では、コンダクタンス値Ｇが十分に低くなるまで、消去処理ＰＣeのみを繰り返し行うようにしている。

図２２は、図２１に示した動作におけるコンダクタンスＧを表すものである。なお、この評価では、消去動作Ｓ３におけるループＬの回数の上限を２０とし、２０回以上になったときには、コンダクタンスＧの値に係らず、読出動作Ｃ４に進むようにしている。図２２に示したように、消去動作Ｓ３後のコンダクタンスＧは、この一連の動作を繰り返すごとに徐々に増大し、高抵抗状態と低抵抗状態とのコンダクタンスＧの差が徐々に小さくなっている。

このように、比較例１，２では、書込動作Ｃ１および消去動作Ｒ３，Ｓ３を繰り返すことにより、高抵抗状態と低抵抗状態とのコンダクタンスＧの差が小さくなり、これら２つの状態を判別することができなくなっている。この場合には、書き換え可能な回数が少なくなってしまう。

一方、本実施の形態に係る記憶装置１では、消去動作において、まず消去処理ＰＣeを１回行った後にコンダクタンスＧを求め、そのコンダクタンスＧが十分に低くなるまで、プレ消去処理ＰＣpreおよび消去処理ＰＣeを繰り返し行うようにしたので、書込動作Ｃ１と消去動作Ｃ３を繰り返しても、高抵抗状態と低抵抗状態とのコンダクタンスＧの差を十分に確保することができ、書き換え可能な回数を増やすことができる。

［効果］
以上のように本実施の形態では、消去動作の際に、書込パルスと同じ極性のプレ消去パルスを用いてプレ消去処理を行った後に消去処理を行うようにしたので、書き換え可能な回数を増やすことができる。

また、本実施の形態では、まず消去処理を１回行った後にコンダクタンスを求め、そのコンダクタンスＧが十分に低くなるまで、プレ消去処理ＰＣpreおよび消去処理ＰＣeを繰り返し行うようにしたので、書き換え可能な回数を増やすことができる。

以上、実施の形態を挙げて本技術を説明したが、本技術はこの実施の形態には限定されず、種々の変形が可能である。

例えば、上記の実施の形態では、イオン源層２１２Ａおよび抵抗変化層２１２Ｂを有する積層構造の記憶素子２１を用いたが、これに限定されるものではなく、１層構造の遷移金属酸化物型など、他の種類の抵抗変化型の記憶素子を用いてもよい。

なお、本技術は以下のような構成とすることができる。

（１）抵抗状態が第１の状態と第２の状態との間で変化する記憶素子と、
前記抵抗状態を前記第１の状態にする際、前記記憶素子に第１の極性の第１のパルスを印加し、前記抵抗状態を前記第２の状態にする際、前記記憶素子に前記第１の極性とは異なる第２の極性の第２のパルスを印加した後、前記第１の極性の第３のパルスを一旦印加し、再度前記第２のパルスを印加する駆動部と
を備えた記憶装置。

（２）前記第２のパルスを印加した後、所定の条件を満たさない場合に、前記第３のパルスを一旦印加する
前記（１）に記載の記憶装置。

（３）前記第１の状態は低抵抗状態であり、前記第２の状態は高抵抗状態である
前記（２）に記載の記憶装置。

（４）前記所定の条件は、前記記憶素子の抵抗値が所定の閾値より大きいことである
前記（３）に記載の記憶装置。

（５）前記駆動部は、前記所定の条件を満たすようになるまで、前記第３のパルスの印加と前記第２のパルスの印加とを交互に繰り返す
前記（２）から（４）のいずれかに記載の記憶装置。

（６）前記駆動部は、前記第１の極性の第４のパルスを印加して前記記憶素子のコンダクタンスを取得し、そのコンダクタンスに基づいて前記所定の条件を満たすか否かを判断する
前記（２）から（５）のいずれかに記載の記憶装置。

（７）前記第３のパルスのパルス幅は、前記第１のパルスのパルス幅よりも狭い
前記（１）から（６）のいずれかに記載の記憶装置。

（８）前記第３のパルスを印加したときに前記記憶素子に流れる電流は、前記第１のパルスを印加したときに前記記憶素子に流れる電流よりも多い
前記（１）から（７）のいずれかに記載の記憶装置。

（９）前記記憶素子は、第１の電極と、前記第１の電極と対向して設けられた第２の電極と、前記第１の電極と前記第２の電極との間に挿設された記憶層とを有し、
前記駆動部は、前記第１のパルス、前記第２のパルス、および前記第３のパルスを、前記第１の電極および前記第２の電極における電位差として印加する
前記（１）から（８）のいずれかに記載の記憶装置。

（１０）前記記憶層は、抵抗変化層とイオン源層とを有する
前記（９）に記載の記憶装置。

（１１）前記イオン源層は、１種以上のカルコゲン元素、および１種以上の遷移金属元素を含む
前記（１０）に記載の記憶装置。

（１２）前記記憶素子は、前記第１の電極および前記第２の電極に所定の電位差が印加されると、イオン化した前記遷移金属元素が前記イオン源層から前記抵抗変化層に移動して導電パスを形成することにより、低抵抗状態を記憶する
前記（１１）に記載の記憶装置。

（１３）前記カルコゲン元素は、硫黄（Ｓ），セレン（Ｓｅ），テルル（Ｔｅ）であり、
前記遷移金属元素は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）である
前記（１１）または（１２）に記載の記憶装置。

（１４）前記イオン源層は、酸素を含む
前記（１０）から（１３）のいずれかに記載の記憶装置。

（１５）前記記憶層は、遷移金属酸化物により構成されている
前記（９）に記載の記憶装置。

（１６）抵抗状態が第１の状態と第２の状態との間で変化する記憶素子の前記抵抗状態を前記第１の状態にする際、前記記憶素子に第１の極性の第１のパルスを印加し、前記抵抗状態を前記第２の状態にする際、前記記憶素子に前記第１の極性とは異なる第２の極性の第２のパルスを印加した後、前記第１の極性の第３のパルスを一旦印加し、再度前記第２のパルスを印加する
駆動方法。

１…記憶装置、１０…メモリアレイ、２０…メモリセル、２１…記憶素子、２２…選択トランジスタ、３０…駆動部、３１…ワード線駆動部、３２…ビット線・ソース線駆動部、２１１…下部電極、２１２…記憶層、２１２Ａ…イオン源層、２１２Ｂ…抵抗変化層、２１３…上部電極、２１４…層間絶縁膜、２１５…絶縁膜、ＢＬ，ＢＬ１〜ＢＬｋ…ビット線、Ｃ１…書込動作、Ｃ２，Ｃ４…読出動作、Ｃ３…消去動作、Ｇ…コンダクタンス、Ｇth…閾値、Ｉe，Ｉpre，Ｉr，Ｉw…電流、ＰＣe…消去処理、ＰＣpre…プレ消去処理、ＰＣr…読出処理、Ｐe，Ｐr，Ｐw…期間、ＳＬ，ＳＬ１〜ＳＬｋ…ソース線、ＶＢＬ…ビット線電圧、ＶＤＤ，Ｖe，Ｖge，Ｖgpre，Ｖgw，Ｖpre，Ｖr，Ｖw…電圧、ＶＳＬ…ソース線電圧、ＶＷＬ…ワード線電圧、Ｗe…消去パルス、Ｗr…読出パルス、Ｗw…書込パルス、ＷＬ，ＷＬ１〜ＷＬｍ…ワード線。

Claims

抵抗状態が第１の状態と第２の状態との間で変化する記憶素子と、
前記抵抗状態を前記第１の状態にする際、前記記憶素子に第１の極性の第１のパルスを印加し、前記抵抗状態を前記第２の状態にする際、前記記憶素子に前記第１の極性とは異なる第２の極性の第２のパルスを印加した後、前記第１の極性の第３のパルスを一旦印加し、再度前記第２のパルスを印加する駆動部と
を備えた記憶装置。
前記第２のパルスを印加した後、所定の条件を満たさない場合に、前記第３のパルスを一旦印加する
請求項１に記載の記憶装置。
前記第１の状態は低抵抗状態であり、前記第２の状態は高抵抗状態である
請求項２に記載の記憶装置。
前記所定の条件は、前記記憶素子の抵抗値が所定の閾値より大きいことである
請求項３に記載の記憶装置。
前記駆動部は、前記所定の条件を満たすようになるまで、前記第３のパルスの印加と前記第２のパルスの印加とを交互に繰り返す
請求項２に記載の記憶装置。
前記駆動部は、前記第１の極性の第４のパルスを印加して前記記憶素子のコンダクタンスを取得し、そのコンダクタンスに基づいて前記所定の条件を満たすか否かを判断する
請求項２に記載の記憶装置。
前記第３のパルスのパルス幅は、前記第１のパルスのパルス幅よりも狭い
請求項１に記載の記憶装置。
前記第３のパルスを印加したときに前記記憶素子に流れる電流は、前記第１のパルスを印加したときに前記記憶素子に流れる電流よりも多い
請求項１に記載の記憶装置。
前記記憶素子は、第１の電極と、前記第１の電極と対向して設けられた第２の電極と、前記第１の電極と前記第２の電極との間に挿設された記憶層とを有し、
前記駆動部は、前記第１のパルス、前記第２のパルス、および前記第３のパルスを、前記第１の電極および前記第２の電極における電位差として印加する
請求項１に記載の記憶装置。
前記記憶層は、抵抗変化層とイオン源層とを有する
請求項９に記載の記憶装置。
前記イオン源層は、１種以上のカルコゲン元素、および１種以上の遷移金属元素を含む
請求項１０に記載の記憶装置。
前記記憶素子は、前記第１の電極および前記第２の電極に所定の電位差が印加されると、イオン化した前記遷移金属元素が前記イオン源層から前記抵抗変化層に移動して導電パスを形成することにより、低抵抗状態を記憶する
請求項１１に記載の記憶装置。
前記カルコゲン元素は、硫黄（Ｓ），セレン（Ｓｅ），テルル（Ｔｅ）であり、
前記遷移金属元素は、チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）である
請求項１１に記載の記憶装置。
前記イオン源層は、酸素を含む
請求項１０に記載の記憶装置。
前記記憶層は、遷移金属酸化物により構成されている
請求項９に記載の記憶装置。
抵抗状態が第１の状態と第２の状態との間で変化する記憶素子の前記抵抗状態を前記第１の状態にする際、前記記憶素子に第１の極性の第１のパルスを印加し、前記抵抗状態を前記第２の状態にする際、前記記憶素子に前記第１の極性とは異なる第２の極性の第２のパルスを印加した後、前記第１の極性の第３のパルスを一旦印加し、再度前記第２のパルスを印加する
駆動方法。