JPWO2009041041A1 - 不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 99
- 239000004065 semiconductor Substances 0.000 title claims description 80
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 36
- 230000008859 change Effects 0.000 claims description 28
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 19
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 19
- 239000010955 niobium Substances 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 230000007423 decrease Effects 0.000 claims description 10
- 230000003247 decreasing effect Effects 0.000 claims description 7
- 229910052735 hafnium Inorganic materials 0.000 claims description 7
- 229910052758 niobium Inorganic materials 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910052720 vanadium Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 5
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052845 zircon Inorganic materials 0.000 claims description 5
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 40
- 230000007704 transition Effects 0.000 description 19
- 239000000463 material Substances 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 14
- 230000006870 function Effects 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 2
- 102100035793 CD83 antigen Human genes 0.000 description 2
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 2
- 229910018279 LaSrMnO Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0076—Write operation performed depending on read result
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/32—Material having simple binary metal oxide structure
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/34—Material includes an oxide or a nitride
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
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- General Physics & Mathematics (AREA)
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Abstract
Description
本発明は、与えられるパルス電圧に応じてその抵抗値が変化する状態変化材料を用いた不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法に関する。
近年、電子機器におけるデジタル技術の進歩に伴い、画像や動画などの大量のデータを電源を切った状態で保存できる、不揮発性記憶素子のニーズが高まっている。こうした要求に対し、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料(例えば、Pr(1−X)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoxOy(GBCO)など)を用いて不揮発性記憶素子を構成し、これらの抵抗値が変化する状態変化材料(以下、可変抵抗材料と記す)に所定の電気的パルスを与えてその抵抗値を増大もしくは減少させ、その結果変化した複数の異なる抵抗値を有する状態を数値の記憶に用いることにより、多値の記憶素子として用いる技術が特許文献1、非特許文献1等に記載されている。
特許文献1、非特許文献1に記載の不揮発性記憶素子は、1対の電極を有し、電極間に電気的パルスに応じてその抵抗値が変化する材料、例えばPCMO等のペロブスカイト材料、を用いて多値(1ビットを超える)情報を記憶する技術が記載されている。
本発明は、このような事情に鑑みてなされたものであり、多値の情報の読み書きを安定して行うことができる不揮発性記憶素子及び不揮発性半導体記憶装置並びにそれらの読み出し方法及び書き込み方法を提供することを目的とするものである。
本発明者らは、上述した課題に対し、3個以上の判別可能な状態に再現性よく書き込み可能で、かつ個々の状態が十分安定な状態であって、多値の不揮発性記憶素子として安定に動作させるため鋭意検討を行った。
本発明の不揮発性記憶素子は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、前記第1電極及び前記第2電極間に与えられる電気的パルスに基づいて可逆的に抵抗値が変化する可変抵抗層とを備え、前記可変抵抗層は、少なくとも4族、5族、又は6族の金属元素の酸化物を含むように構成されており、前記第1及び第2の電極間に印加する電気的パルスの電圧V1乃至V6のうち、電圧V1、V4及びV6は正の電圧であってV1>V4>V6の関係を有し、電圧V2、V3及びV5は負の電圧であってV5>V3>V2の関係を有している場合に、当該可変抵抗層の抵抗値は、(A)電圧V1の電気的パルスを前記第1及び第2の電極間に印加した場合には高抵抗値RHとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V5よりも小さく電圧V3よりも大きい負の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは減少し、電圧V3の電気的パルスを前記第1及び第2の電極間に印加したときは低抵抗値RLとなり、電圧V3よりも小さく電圧V2よりも大きい負の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは増加し、電圧V2の電気的パルスを前記第1及び第2の電極間に印加したときは高抵抗値RHとなり、(B)電圧V2の電気的パルスを前記第1及び第2の電極間に印加した後、負の電圧の電気的パルスを前記第1及び第2の電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V6よりも大きく電圧V4よりも小さい正の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは減少し、電圧V4の電気的パルスを前記第1及び第2の電極間に印加したときは低抵抗値RLとなり、電圧V4よりも大きく電圧V1よりも小さい正の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは増加し、電圧V1の電気的パルスを前記第1及び第2の電極間に印加したときは高抵抗値RHとなる。
各電極間に電圧V2の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第2の高抵抗状態を発生させるステップと、前記第1の高抵抗状態において各電極間に電圧V3の電気的パルスを印加することにより、または、前記第2の高抵抗状態において各電極間に電圧V4の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値RLとなる低抵抗状態を発生させるステップとを有する。
また、本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように行列状に配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項1に記載の不揮発性記憶素子とで構成された複数のメモリセルと、前記複数のワード線のうちのいずれかのワード線を選択する行選択回路と、前記複数のビット船のうちのいずれかのビット線を選択する列選択回路と、前記半導体基板の外部と高レベルまたは低レベルの2値で入出力情報のやり取りを行うNビットのデータ入出力回路と、前記データ入出力回路からのNビットの入力データを、3値を表現するM(2N≦3M)ビットのデータに変換するデータエンコード回路と、前記不揮発性記憶素子の一方の端子に接続される基準電圧源と、前記不揮発性記憶素子の他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値RHとなる第1の高抵抗状態を書き込む第1の電圧源と、前記不揮発性記憶素子の前記他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値RHとなる第2の高抵抗状態を書き込む第2の電圧源と、前記不揮発性記憶素子の前記他方の端子に供給され、当該不揮発性記憶素子の抵抗値が低抵抗値RLとなる低抵抗状態を書き込む第3の電圧源と、前記不揮発性記憶素子の前記抵抗値が所定の値に対して高いか低いかを判定するセンスアンプ回路と、前記メモリセルの書き込み情報を前記データ入出回路から出力するため、3値を表現するMビットのデータをNビットの2値データに変換するデータデコード回路とを備え、Nビットの入力データをM個の前記メモリセルで記録する。
また、本発明の不揮発性半導体記憶装置の読み出し方法は、上記発明に係る不揮発性半導体記憶装置の読み出し方法であって、選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第1のステップと、前記第1のステップにて所定の値よりも高いと判定された場合に、前記第3の電圧源による書き込みを行った後、再度選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第2のステップと、前記第1のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルには前記低抵抗状態が書き込まれていたと判断する第3のステップと、前記第2のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルは前記第1の高抵抗状態が書き込まれていたと判断する第4のステップと、前記第2のステップにて所定の値に対して高いと判定された場合は、前記選択されたメモリセルは前記第2の高抵抗状態が書き込まれていたと判断する第5のステップとを有する。
また、本発明の不揮発性記憶素子は、上記発明に係る不揮発性記憶素子において、前記4族、5族、又は6族の金属元素の酸化物は、Ti(チタン)、V(バナジウム)、Zr(ジルコン)、Nb(ニオブ)、Hf(ハフニウム)、Ta(タンタル)、及びW(タングステン)のいずれかの酸化物であることが好ましい。
本発明に係る不揮発性記憶素子及び不揮発性半導体記憶装置によれば、安定して1ビットを超える情報を記憶させることが可能な多値メモリが得られる。
また、本発明に係る不揮発性記憶素子及び不揮発性半導体記憶装置の読み出し方法及び書き込み方法によれば、情報の読み出し及び書き込みを安定して行うことができる。
111、113,115、120,121 電極
112、114、122 可変抵抗層
116、117、118、119 電極との界面
120 基板
(第1の実施形態)
図1は、本発明の第1の実施形態に係る不揮発性記憶素子の構成例を示す断面図である。図1に示すように、本実施形態の不揮発性記憶素子101は、第1の電極111と第2の電極113との間に抵抗変化材料からなる可変抵抗層112を挟んだ素子構成となっており、基板120の上に形成されている。この第1の電極111と第2の電極113との間に、所定の極性、電圧および幅を有する電気的パルスを印加することにより、素子の抵抗値を再現性よく、かつ複数の異なるある一定の抵抗値を有する状態に変化させることができる。それらの変化後の状態は、十分長い時間その状態を保持することができるため、複数の異なる状態を複数の値に対応させることにより多値を記憶可能な記憶素子として動作させることができる。
図4は、本発明の第1の実施形態に係る不揮発性記憶素子が備える可変抵抗層の両電極との界面近傍の構成を概念的に示す断面図であり、(a)は図3に示した高抵抗状態(S1)における構成を、(b)は同じく高抵抗状態(S2)における構成を、(c)は同じく低抵抗状態(S3)及び(S4)における構成をそれぞれ示している。
図1に示した本発明の第1の実施形態に係る不揮発性記憶素子と同一構造の素子を実施例として作製し、その実施例の特性を調べた。なお、この実施例では、可変抵抗層112としてTaOx(x=1.5)を用いている。
次に、比較例として、Fe酸化物で可変抵抗層を構成した不揮発性記憶素子を作製し、その特性を調べた。なお、この比較例の可変抵抗層以外の構成は、上記の実施例の場合と同様である。
[書き込み方法及び読み出し方法]
図3に示した特性を有する素子を用いて、”0”および”1”をそれぞれ、高抵抗状態および低抵抗状態に対応させることにより、1ビットの情報を記憶する不揮発性メモリとして動作させることが可能である。例えば、”0”および”1”を(S1)および(S3)の状態にそれぞれ対応させることが考えられる。この場合、電圧V1を両電極間に印加することにより高抵抗状態(S1)に変化させ、その(S1)の状態において電圧−V3の電気的パルスを両電極間に印加することにより、低抵抗状態(S3)に変化させる。ここで、両電極間に電圧の絶対値がV5およびV6よりも小さい電圧Vreadの電気的パルスを印加して素子の抵抗値を読み取り、その抵抗値がRH及びRLの何れであるかを判別することで、抵抗値を変化させることなく(S1)及び(S3)の状態を区別することができる。
また、1ビットの情報を記憶する別の方法として、高抵抗状態(S2)及び低抵抗状態(S4)を用いることも可能である。この場合、電圧−V2を両電極間に印加することにより高抵抗状態(S2)に変化させ、その(S2)の状態において電圧V4の電気的パルスを両電極間に印加することにより、低抵抗状態(S4)に変化させる。ここで、両電極間に電圧の絶対値がV5およびV6よりも小さい電圧Vreadの電気的パルスを印加して素子の抵抗値を読み取り、その抵抗値がRH及びRLの何れであるかを判別することで、抵抗値を変化させることなく(S2)及び(S4)の状態を区別することができる。
その他、この素子の状態(S1)乃至(S3)を用いて3値の情報を記憶させることも可能である。この場合、電圧V1の電気的パルスを両電極間に印加することにより、抵抗値がRHである(S1)の状態に変化させる。また、電圧−V2の電気的パルスを両電極間に印加することにより、抵抗値がRHである(S2)の状態に変化させる。さらに、電圧V1の電気的パルスを両電極間に印加することにより、(S1)の状態に変化させた後、電圧−V3の電気的パルスを印加することにより、状態(S3)に変化させる。このようにして得られる(S1)乃至(S3)の状態をそれぞれ3値の情報に割り当てることにより、3値の情報の書き込みが可能になる。
(第2の実施形態)
次に本発明の第2の実施形態に係る不揮発性記憶素子について説明する。第2の実施形態は、第1の実施形態で示した第1および第2の電極を備えた構成に対し、1層の可変抵抗層に対して更に第3の電極、第4の電極等を追加して、n個(≧3)の電極を有する構成とした実施形態である。このような構成とすることで、更に多くの情報を記憶させる多値の記憶素子として動作させることが可能である。以下では、電極が4個の場合を説明する。
図8は、本発明の第2の実施形態に係る不揮発性記憶素子の構成を示した断面図である。図8に示すように、本実施形態の不揮発性記憶素子は、可変抵抗層122の上部および下部にそれぞれ2個ずつの電極111及び120並びに113及び114が形成されて構成されている。なお、この図8では、基板などは省略されている。
この素子の4つの電極のうち、電極の対を選別して、第1の電極111および第2の電極113間、第1の電極111および第3の電極120間、第1の電極111および第4の電極121間、第2の電極113および第3の電極120間、第2の電極113および第4の電極121間、第3の電極120および第4の電極121間、の計6対の電極間に、第1の実施形態と同様の方法により、高抵抗状態(S1)、高抵抗状態(S2)、及び低抵抗状態(S3)または(S4)の何れかになるように電気的パルスを印加する。これにより、可変抵抗層122のそれぞれの電極との界面近傍を高抵抗の状態または低抵抗の状態にすることができる。その状態の組合せを用いることにより、多値の情報を記憶することが可能になる。
表1には、可変抵抗層122の第1の電極111との界面近傍(上部界面層116)、同じく第2の電極113との界面近傍(下部界面層117)、同じく第3の電極120との界面近傍(上部界面層118)、及び同じく第4の電極121との界面近傍(下部界面層119)の状態が示されている。なお、表1における界面1乃至4は、上部界面層116、下部界面層117、上部界面層118、及び下部界面層119にそれぞれ対応する。また、表1において、Hは高抵抗状態を、Lは低抵抗状態をそれぞれ示している。
(第3の実施形態)
図9は、本発明の第3の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
また、不揮発性半導体記憶装置300は、各種電圧を生成する電源回路310を備えており、この電源回路310は、セルプレート電源(VCP電源)311、電圧VP1を供給するVP1書き込み電源312、電圧VP2を供給するVP2書き込み電源313、及び電圧VP4を供給するVP4書き込み電源314を具備している。更に、不揮発性半導体記憶装置300は、外部から入力されるアドレス信号を受け取るアドレス入力回路315と、外部から入力されるコントロール信号に基づいて、メモリ本体部301の動作を制御する制御回路316とを備えている。
メモリアレイ302は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線WL0,WL1,WL2,…およびビット線BL0,BL1,BL2,…と、これらのワード線WL0,WL1,WL2,…およびビット線BL0,BL1,BL2,…の交点に対応してそれぞれ設けられた複数のメモリセルM11,M12,M13,M21,M22,M23,M31,M32,M33(以下、「メモリセルM11,M12,…」と表す)とを備えている。
メモリセルM11,M12,…は、多値可変抵抗層を有した不揮発性記憶素子とトランジスタとで構成されているが、本実施形態においては、この不揮発性記憶素子として、第1の実施形態にて説明した、タンタル酸化物を含む可変抵抗層を電極間に挟んだ不揮発性記憶素子を用いている。
また、メモリアレイ302は、ワード線WL0,WL1,WL2,…に平行して配列されている複数のプレート線PL0,PL1,PL2,…を備えている。
データエンコード回路308は、書き込みデータとしてデータ入出力回路307を介して入力される2値表現の8ビット分の書き込みデータを、3値表現の6ビットデータに変換する。また、データエンコード回路308は、DE0、DE1及びDE2の出力を6系統有し、入力データに対応してその各々の何れかがハイレベルとなる信号が並列に出力する。その対応関係の一例を表2に示す。
次に、3値表現とメモリセルの抵抗状態との対応関係の一例を表3に示す。
書き込み回路305は、制御回路316から出力された書き込み指示信号を受け取った場合、列選択回路304を介して選択されたビット線に対して書き込み用電圧を出力する。
ANDゲート334は、制御回路316から出力される書き込み指示信号WENと、データエンコード回路308から出力される3値のうちRH2の書き込み指示信号DE0との2入力で構成されている。また、ANDゲート335は、制御回路316から出力される書き込み指示信号WENと、データエンコード回路308から出力される3値のうちRH1の書き込み指示信号DE2との2入力で構成されている。さらに、ANDゲート336は、制御回路316から出力される書き込み指示信号WENと、データエンコード回路308から出力される3値のうちRLの書き込み指示信号DE1との2入力で構成されている。なお、インバータ337には、制御回路316から出力される書き込み指示信号WENが入力される。
電源回路310を構成するセルプレート電源(VCP電源)311、VP1電源312、VP2電源313、VP4電源314は、図11(a)乃至(d)にそれぞれ示す一般的に知られている基準電圧発生器とオペアンプ型電圧ドライバ42とで構成されている。
図12は、図9におけるA部の構成(2ビット分の構成)を示す断面図である。図12における不揮発性記憶素子323が、図9におけるメモリセルM11,M12,…に相当し、この不揮発性記憶素子323は、上部電極324、タンタル酸化物を含む可変抵抗層325、および下部電極326から構成され、ワード線WL0,WL1の上方にビット線BL0が配され、そのワード線WL0,WL1とビット線BL0との間に、プレート線PL0,PL1が配置されている。327はプラグ層を、328は金属配線層を、329はソース/ドレイン領域をそれぞれ示している。
[不揮発性半導体記憶装置の動作例]
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第3の実施形態に係る不揮発性半導体記憶装置の動作例について、説明する。
また、メモリセルの上部電極324はセルプレート電源線PL0、PL1、…より常時電圧VCPが供給されており、この上部電極324側の電圧VCPを基準として、下部電極326の電圧を所定時間変化させることにより、書き込み動作及び読み出し動作が行われる。なお、所定時間電圧印加後の下部電極326側にはVCP電圧が印加され、上部電極324と下部電極326との間の電位差は0Vの状態が維持される。また、抵抗状態に影響を与えないVP5〜VP6の間の電圧が、読み出し動作のときに両電極間に印加される読み出し電圧Vreadとなる。
まず、読み出しサイクルについて説明する。
[第1ステップT1]
外部から入力されるアドレス信号で指定されるメモリセルの抵抗値を読み出す。そして、選択されたメモリセルに対してセンスアンプ・判定回路306よりVread電圧を印加し、そこの流れる電流値と所定の電流値とを比較し、その大小関係により、高抵抗状態(HR)にあるか低抵抗状態にあるかを判定する。この場合、図15のT1欄に示すように、選択されたメモリセルの抵抗値がRH1またはRH2の場合、このステップでは区別されずにいずれも高抵抗状態と判定され、RLの場合は、低抵抗状態と判定される。
[第2ステップT2]
第1ステップT1においてメモリセルが高抵抗状態であると判定された場合には、所定時間の間、電圧VP4が印加される。
[第3ステップT3]
第2ステップT2において電圧VP4が印加されたメモリセルに対し、センスアンプ・判定回路306よりVread電圧を印加し、そこの流れる電流値と所定の電流値とを比較し、その大小関係により、高抵抗状態にあるか低抵抗状態にあるかを判定する。
ここまでのステップでメモリセルに書き込まれていた抵抗値状態が3値・RH1、RH2、RLのいずれであるかが判定でき、その結果に応じてセンスアンプ・判定回路306の出力DD0、DD1、DD2の何れか一つをハイレベルに設定し、データデコード回路309に転送し、前述の表2に従ったデータデコード処理が行われたのち、データ入出力回路307より外部に8ビットのデータとして出力される。
[第4ステップT4]
第3ステップT3において、RH1と判定されたメモリセルに対してのみ、電圧VP2を印加し、読み出しフローを終了する。図15のT4欄で示すように、読み出しメモリセルがRH1の場合には、第2ステップT2で低抵抗値状態のRLに遷移しているので、このように電圧VP2を印加することにより、元の抵抗値状態であるRH1に戻しておく。
次に、書き込みサイクルについて説明する。
[第1ステップT1]
このステップは書き込みメモリセルに対する消去動作に相当する。
[第2ステップT2]
データエンコード回路308の指示信号DE0、DE1、DE2に応じて書き込みが行われる。DE2がハイレベルの場合、第1の高抵抗状態RH1の書き込みが指示されていることになる。この場合は、第1ステップT1において既にこの状態に書き込まれているため、NOP処理で何も行われない。これに対し、DE0がハイレベルの場合では、第2の高抵抗状態RH2の書き込みが指示されていることになるため、電圧VP1が所定期間印加される。また、DE1がハイレベルの場合では、低抵抗状態RLの書き込みが指示されていることになるため、電圧VP4が所定期間印加される。
なお、第3の実施形態の不揮発性半導体記憶装置300は、8ビット入出力データを6個のメモリセルに対応させて書き込み及び読み出し動作を行っている。そのため、本実施形態では36=729通りの記録が可能で、その内729−256=473通りが未使用の状態にある。この未使用領域を使用し周知の方法を用いることで、殆どチップサイズを増大させることなくさらなる容量拡張を図ることができ、高品質な不揮発性半導体記憶装置を実現することができる。
例えば、メモリセル数を同一のまま9ビット(512通りで217通りがまだ未使用)の入出力構成に増設した構成にしたり、外部8ビット入出力データ構成のままで、この未使用領域をエラー訂正用のパリティビットを1ビットに割り振ることにより、チップ内のメモリセル数を同一のままでエラー訂正機能を備える構成にしたり等、より高品質なメモリ装置が容易に実現できる。また、未使用領域を、冗長救済用の予備メモリセルに用いることも考えられる。
また本実施形態は1トランジスタ/1不揮発性記憶部(1T1R)型メモリセル構造であるが、クロスポイント型メモリ構造としてもよいことは言うまでもない。すなわち、メモリアレイが、半導体基板の上に互い平行に形成された複数の第1の電極配線と、それらの第1の電極配線の上方に半導体基板の主面に平行な面内において互いに平行に且つ複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、これらの複数の第1の電極配線と複数の第2の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを備えており、その不揮発性記憶素子として第1の実施形態の不揮発性記憶素子が用いられる構成であってもよい。
さらには、図14及び図16にそれぞれ示した読み出しフロー及び書き込みフローにおいて、必要に応じてメモリセルの状態をチェックするベリファイ動作を追加実施してもよいことは言うまでもない。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び/又は機能の詳細を実質的に変更できる。
各電極間に電圧V2の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第2の高抵抗状態を発生させるステップと、前記第1の高抵抗状態において各電極間に電圧V3の電気的パルスを印加することにより、または、前記第2の高抵抗状態において各電極間に電圧V4の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値RLとなる低抵抗状態を発生させるステップとを有する。
図1は、本発明の第1の実施形態に係る不揮発性記憶素子の構成例を示す断面図である。図1に示すように、本実施形態の不揮発性記憶素子101は、第1の電極111と第2の電極113との間に抵抗変化材料からなる可変抵抗層112を挟んだ素子構成となっており、基板120の上に形成されている。この第1の電極111と第2の電極113との間に、所定の極性、電圧および幅を有する電気的パルスを印加することにより、素子の抵抗値を再現性よく、かつ複数の異なるある一定の抵抗値を有する状態に変化させることができる。それらの変化後の状態は、十分長い時間その状態を保持することができるため、複数の異なる状態を複数の値に対応させることにより多値を記憶可能な記憶素子として動作させることができる。
図1に示した本発明の第1の実施形態に係る不揮発性記憶素子と同一構造の素子を実施例として作製し、その実施例の特性を調べた。なお、この実施例では、可変抵抗層112としてTaOx(x=1.5)を用いている。
図3に示した特性を有する素子を用いて、”0”および”1”をそれぞれ、高抵抗状態および低抵抗状態に対応させることにより、1ビットの情報を記憶する不揮発性メモリとして動作させることが可能である。例えば、”0”および”1”を(S1)および(S3)の状態にそれぞれ対応させることが考えられる。この場合、電圧V1を両電極間に印加することにより高抵抗状態(S1)に変化させ、その(S1)の状態において電圧−V3の電気的パルスを両電極間に印加することにより、低抵抗状態(S3)に変化させる。ここで、両電極間に電圧の絶対値がV5およびV6よりも小さい電圧Vreadの電気的パルスを印加して素子の抵抗値を読み取り、その抵抗値がRH及びRLの何れであるかを判別することで、抵抗値を変化させることなく(S1)及び(S3)の状態を区別することができる。
次に本発明の第2の実施形態に係る不揮発性記憶素子について説明する。第2の実施形態は、第1の実施形態で示した第1および第2の電極を備えた構成に対し、1層の可変抵抗層に対して更に第3の電極、第4の電極等を追加して、n個(≧3)の電極を有する構成とした実施形態である。このような構成とすることで、更に多くの情報を記憶させる多値の記憶素子として動作させることが可能である。以下では、電極が4個の場合を説明する。
図9は、本発明の第3の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第3の実施形態に係る不揮発性半導体記憶装置の動作例について、説明する。
外部から入力されるアドレス信号で指定されるメモリセルの抵抗値を読み出す。そして、選択されたメモリセルに対してセンスアンプ・判定回路306よりVread電圧を印加し、そこの流れる電流値と所定の電流値とを比較し、その大小関係により、高抵抗状態(HR)にあるか低抵抗状態にあるかを判定する。この場合、図15のT1欄に示すように、選択されたメモリセルの抵抗値がRH1またはRH2の場合、このステップでは区別されずにいずれも高抵抗状態と判定され、RLの場合は、低抵抗状態と判定される。
第1ステップT1においてメモリセルが高抵抗状態であると判定された場合には、所定時間の間、電圧VP4が印加される。
第2ステップT2において電圧VP4が印加されたメモリセルに対し、センスアンプ・判定回路306よりVread電圧を印加し、そこの流れる電流値と所定の電流値とを比較し、その大小関係により、高抵抗状態にあるか低抵抗状態にあるかを判定する。
第3ステップT3において、RH1と判定されたメモリセルに対してのみ、電圧VP2を印加し、読み出しフローを終了する。図15のT4欄で示すように、読み出しメモリセルがRH1の場合には、第2ステップT2で低抵抗値状態のRLに遷移しているので、このように電圧VP2を印加することにより、元の抵抗値状態であるRH1に戻しておく。
このステップは書き込みメモリセルに対する消去動作に相当する。
データエンコード回路308の指示信号DE0、DE1、DE2に応じて書き込みが行われる。DE2がハイレベルの場合、第1の高抵抗状態RH1の書き込みが指示されていることになる。この場合は、第1ステップT1において既にこの状態に書き込まれているため、NOP処理で何も行われない。これに対し、DE0がハイレベルの場合では、第2の高抵抗状態RH2の書き込みが指示されていることになるため、電圧VP1が所定期間印加される。また、DE1がハイレベルの場合では、低抵抗状態RLの書き込みが指示されていることになるため、電圧VP4が所定期間印加される。
111、113,115、120,121 電極
112、114、122 可変抵抗層
116、117、118、119 電極との界面
120 基板
Claims (15)
- 第1電極と、第2電極と、前記第1電極と前記第2電極との間に介在され、前記第1電極及び前記第2電極間に与えられる電気的パルスに基づいて可逆的に抵抗値が変化する可変抵抗層とを備え、
前記可変抵抗層は、
少なくとも4族、5族、又は6族の金属元素の酸化物を含むように構成されており、
前記第1及び第2の電極間に印加する電気的パルスの電圧V1乃至V6のうち、電圧V1、V4及びV6は正の電圧であってV1>V4>V6の関係を有し、電圧V2、V3及びV5は負の電圧であってV5>V3>V2の関係を有している場合に、
当該可変抵抗層の抵抗値は、
(A)電圧V1の電気的パルスを前記第1及び第2の電極間に印加した場合には高抵抗値RHとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V5よりも小さく電圧V3よりも大きい負の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは減少し、電圧V3の電気的パルスを前記第1及び第2の電極間に印加したときは低抵抗値RLとなり、電圧V3よりも小さく電圧V2よりも大きい負の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは増加し、電圧V2の電気的パルスを前記第1及び第2の電極間に印加したときは高抵抗値RHとなり、
(B)電圧V2の電気的パルスを前記第1及び第2の電極間に印加した後、負の電圧の電気的パルスを前記第1及び第2の電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V6よりも大きく電圧V4よりも小さい正の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは減少し、電圧V4の電気的パルスを前記第1及び第2の電極間に印加したときは低抵抗値RLとなり、電圧V4よりも大きく電圧V1よりも小さい正の電圧の電気的パルスを前記第1及び第2の電極間に印加したときは増加し、電圧V1の電気的パルスを前記第1及び第2の電極間に印加したときは高抵抗値RHとなる、不揮発性記憶素子。 - 請求項1に記載の不揮発性記憶素子の書き込み方法であって、
前記第1及び第2の電極間に電圧V1の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第1の高抵抗状態を発生させるステップと、
前記第1及び第2の電極間に電圧V2の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第2の高抵抗状態を発生させるステップと、
前記第1の高抵抗状態において前記第1及び第2の電極間に電圧V3の電気的パルスを印加することにより、または、前記第2の高抵抗状態において前記第1及び第2の電極間に電圧V4の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値RLとなる低抵抗状態を発生させるステップと
を有することを特徴とする、書き込み方法。 - 請求項2に記載の不揮発性記憶素子の書き込み方法によって書き込まれた情報を読み出す不揮発性記憶素子の読み出し方法であって、
前記第1及び第2の電極間に電圧V5よりも大きく電圧V6よりも小さい読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が、その抵抗値が高抵抗値RHとなる高抵抗状態及び前記低抵抗状態のいずれであるかを判別する第1のステップと、
前記第1のステップにて、前記可変抵抗層の抵抗状態が高抵抗状態であると判別された場合に、前記第1及び第2の電極間に電圧V4の電気的パルスを印加する第2のステップと、
前記第2のステップの後、前記第1及び第2の電極間に前記読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が高抵抗状態及び低抵抗状態の何れであるかを判別する第3のステップと
を有することを特徴とする、読み出し方法。 - 前記第3のステップにて、前記可変抵抗層の抵抗状態が低抵抗状態であると判別された場合に、前記第1及び第2の電極間に電圧V2の電気的パルスを印加する第4のステップをさらに有する、請求項3に記載の読み出し方法。
- 請求項2に記載の不揮発性記憶素子の書き込み方法によって書き込まれた情報を読み出す不揮発性記憶素子の読み出し方法であって、
前記第1及び第2の電極間に電圧V5よりも大きく電圧V6よりも小さい読み出し用電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が、その抵抗値が高抵抗値RHとなる高抵抗状態及び前記低抵抗状態のいずれであるかを判別する第1のステップと、
前記第1のステップにて、前記可変抵抗層の抵抗状態が高抵抗状態であると判別された場合に、前記第1及び第2の電極間に前記読み出し用電圧の電気的パルスを印加し、さらに、当該読み出し用電圧とは極性が異なり絶対値が等しい電圧の電気的パルスを印加することにより、前記可変抵抗層の抵抗状態が前記第1の高抵抗状態及び第2の高抵抗状態であるかを判別するステップと
を有することを特徴とする、読み出し方法。 - N個(N≧3)の電極と、各電極間に介在され、各電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記可変抵抗層は、
少なくとも4族、5族、又は6族の金属元素の酸化物を含むように構成されており、
各電極間に印加する電気的パルスの電圧V1乃至V6のうち、電圧V1、V4及びV6は正の電圧であってV1>V4>V6の関係を有し、電圧V2、V3及びV5は負の電圧であってV5>V3>V2の関係を有している場合に、
当該可変抵抗層の抵抗値は、
(A)電圧V1の電気的パルスを各電極間に印加した場合には高抵抗値RHとなり、その後、正の電圧の電気的パルスを両電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V5よりも小さく電圧V3よりも大きい負の電圧の電気的パルスを各電極間に印加したときは減少し、電圧V3の電気的パルスを各電極間に印加したときは低抵抗値RLとなり、電圧V3よりも小さく電圧V2よりも大きい負の電圧の電気的パルスを各電極間に印加したときは増加し、電圧V2の電気的パルスを各電極間に印加したときは高抵抗値RHとなり、
(B)電圧V2の電気的パルスを各電極間に印加した後、負の電圧の電気的パルスを各電極間に印加したとしても高抵抗値RHを維持する一方で、電圧V6よりも大きく電圧V4よりも小さい正の電圧の電気的パルスを各電極間に印加したときは減少し、電圧V4の電気的パルスを各電極間に印加したときは低抵抗値RLとなり、電圧V4よりも大きく電圧V1よりも小さい正の電圧の電気的パルスを各電極間に印加したときは増加し、電圧V1の電気的パルスを各電極間に印加したときは高抵抗値RHとなる、不揮発性記憶素子。 - 請求項6に記載の不揮発性記憶素子の書き込み方法であって、
各電極間に電圧V1の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第1の高抵抗状態を発生させるステップと、
各電極間に電圧V2の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が高抵抗値RHとなる第2の高抵抗状態を発生させるステップと、
前記第1の高抵抗状態において各電極間に電圧V3の電気的パルスを印加することにより、または、前記第2の高抵抗状態において各電極間に電圧V4の電気的パルスを印加することにより、前記可変抵抗層の抵抗値が低抵抗値RLとなる低抵抗状態を発生させるステップと
を有することを特徴とする、書き込み方法。 - 半導体基板と、
前記半導体基板上に形成された、互いに交差するように行列状に配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の請求項1に記載の不揮発性記憶素子とで構成された複数のメモリセルと、
前記複数のワード線のうちのいずれかのワード線を選択する行選択回路と、
前記複数のビット船のうちのいずれかのビット線を選択する列選択回路と、
前記半導体基板の外部と高レベルまたは低レベルの2値で入出力情報のやり取りを行うNビットのデータ入出力回路と、
前記データ入出力回路からのNビットの入力データを、3値を表現するM(2N≦3M)ビットのデータに変換するデータエンコード回路と、
前記不揮発性記憶素子の一方の端子に接続される基準電圧源と、
前記不揮発性記憶素子の他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値RHとなる第1の高抵抗状態を書き込む第1の電圧源と、
前記不揮発性記憶素子の前記他方の端子に接続され、当該不揮発性記憶素子の抵抗値が高抵抗値RHとなる第2の高抵抗状態を書き込む第2の電圧源と、
前記不揮発性記憶素子の前記他方の端子に供給され、当該不揮発性記憶素子の抵抗値が低抵抗値RLとなる低抵抗状態を書き込む第3の電圧源と、
前記不揮発性記憶素子の前記抵抗値が所定の値に対して高いか低いかを判定するセンスアンプ回路と、
前記メモリセルの書き込み情報を前記データ入出回路から出力するため、3値を表現するMビットのデータをNビットの2値データに変換するデータデコード回路とを備え、
Nビットの入力データをM個の前記メモリセルで記録する、不揮発性半導体記憶装置。
- 請求項8に記載の不揮発性半導体記憶装置の読み出し方法であって、
選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第1のステップと、
前記第1のステップにて所定の値よりも高いと判定された場合に、前記第3の電圧源による書き込みを行った後、再度選択された前記メモリセルの抵抗値が所定の値に対して高いか低いかを、前記センスアンプを用いて判定する第2のステップと、
前記第1のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルには前記低抵抗状態が書き込まれていたと判断する第3のステップと、
前記第2のステップにて所定の値に対して低いと判定された場合は、前記選択されたメモリセルは前記第1の高抵抗状態が書き込まれていたと判断する第4のステップと、
前記第2のステップにて所定の値に対して高いと判定された場合は、前記選択されたメモリセルは前記第2の高抵抗状態が書き込まれていたと判断する第5のステップと
を有することを特徴とする読み出し方法。 - 前記第2のステップにて所定の値に対して低いと判定された場合は、前記不揮発性記憶素子が前記第1のステップのときの抵抗状態となるように、前記第1の電圧源または前記第2の電圧源による書き込みを行う、請求項9に記載の不揮発性半導体記憶装置の読み出し方法。
- 請求項8に記載の不揮発性半導体記憶装置の書き込み方法であって、
選択された前記メモリセルに対し、前記第1の電圧源または前記第2の電圧源による書き込みを行うことにより、当該メモリセルの抵抗状態を所定の抵抗状態に設定する第1のステップと、
前記第1のステップの後に、前記第1の電圧源による書き込み、前記第2の電圧源による書き込み、または前記第3の電圧源による書き込みを行う第2のステップと
を有することを特徴とする書き込み方法。 - 前記第1のステップにて設定される抵抗状態と、前記第2のステップにおいて書き込まれるべき抵抗状態とが同一の場合、前記第2のステップを実行しない、請求項11に記載の書き込み方法。
- 半導体基板と、
前記半導体基板の上に互い平行に形成された複数の第1の電極配線と、前記複数の第1の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第1の電極配線に立体交差するように形成された複数の第2の電極配線と、前記複数の第1の電極配線と前記複数の第2の電極配線との立体交差点に対応して設けられた請求項1に記載の不揮発性記憶素子とを具備するメモリアレイと
を備える、不揮発性半導体記憶装置。
- 前記4族、5族、又は6族の金属元素の酸化物は、Ti(チタン)、V(バナジウム)、Zr(ジルコン)、Nb(ニオブ)、Hf(ハフニウム)、Ta(タンタル)、及びW(タングステン)のいずれかの酸化物である、請求項1に記載の不揮発性記憶素子。
- 前記4族、5族、又は6族の金属元素の酸化物は、タンタル酸化物をTaOxと表した場合に、0<x<2.5を満足するタンタル酸化物である、請求項14に記載の不揮発性記憶素子。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007253331 | 2007-09-28 | ||
JP2007253331 | 2007-09-28 | ||
PCT/JP2008/002657 WO2009041041A1 (ja) | 2007-09-28 | 2008-09-25 | 不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP4383523B2 JP4383523B2 (ja) | 2009-12-16 |
JPWO2009041041A1 true JPWO2009041041A1 (ja) | 2011-01-20 |
Family
ID=40510946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009501765A Active JP4383523B2 (ja) | 2007-09-28 | 2008-09-25 | 不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7965539B2 (ja) |
JP (1) | JP4383523B2 (ja) |
CN (1) | CN101568971B (ja) |
WO (1) | WO2009041041A1 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8098520B2 (en) * | 2008-04-25 | 2012-01-17 | Seagate Technology Llc | Storage device including a memory cell having multiple memory layers |
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EP3273444A1 (de) * | 2009-05-29 | 2018-01-24 | Forschungszentrum Jülich GmbH | Speicherelement, stapelung, speichermatrix und verfahren zum betreiben |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003532362A (ja) * | 2000-04-21 | 2003-10-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ac−dcコンバータ |
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JP4203506B2 (ja) | 2006-01-13 | 2009-01-07 | シャープ株式会社 | 不揮発性半導体記憶装置及びその書き換え方法 |
KR100718155B1 (ko) | 2006-02-27 | 2007-05-14 | 삼성전자주식회사 | 두 개의 산화층을 이용한 비휘발성 메모리 소자 |
KR101012896B1 (ko) * | 2006-11-17 | 2011-02-08 | 파나소닉 주식회사 | 비휘발성 기억 소자, 비휘발성 기억 장치, 비휘발성 반도체장치, 및 비휘발성 기억 소자의 제조 방법 |
JP4252110B2 (ja) | 2007-03-29 | 2009-04-08 | パナソニック株式会社 | 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ |
-
2008
- 2008-09-25 US US12/516,703 patent/US7965539B2/en not_active Expired - Fee Related
- 2008-09-25 WO PCT/JP2008/002657 patent/WO2009041041A1/ja active Application Filing
- 2008-09-25 JP JP2009501765A patent/JP4383523B2/ja active Active
- 2008-09-25 CN CN2008800012285A patent/CN101568971B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO2009041041A1 (ja) | 2009-04-02 |
CN101568971B (zh) | 2012-11-07 |
CN101568971A (zh) | 2009-10-28 |
US7965539B2 (en) | 2011-06-21 |
US20100271859A1 (en) | 2010-10-28 |
JP4383523B2 (ja) | 2009-12-16 |
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Legal Events
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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