JP2007109875A - 記憶素子,メモリ装置,半導体集積回路 - Google Patents
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Abstract
【課題】 特性バラツキ,装置の汚染を抑制することができ、かつ、情報の書き込み/情報の消去の速度が速い記憶素子を提供する。
【解決手段】 記憶素子では、基板4上に下部電極3が形成され、下部電極3上に可変抵抗膜2が形成され、可変抵抗膜2上に上部電極1が形成される。電源5は、上部電極1と下部電極3との間に所定の電圧を印加する。可変抵抗膜2には、VI族遷移金属元素のうち少なくとも1種の元素からなる金属酸化物(ただし、WO3を除く)が用いられる。また、可変抵抗膜2には、VI族の遷移金属元素のうち少なくとも1種の元素と、I族,II族,VII族,VIII族の遷移金属元素のうち少なくとも1種の元素とからなる金属酸化物が用いられる。
【選択図】 図1
【解決手段】 記憶素子では、基板4上に下部電極3が形成され、下部電極3上に可変抵抗膜2が形成され、可変抵抗膜2上に上部電極1が形成される。電源5は、上部電極1と下部電極3との間に所定の電圧を印加する。可変抵抗膜2には、VI族遷移金属元素のうち少なくとも1種の元素からなる金属酸化物(ただし、WO3を除く)が用いられる。また、可変抵抗膜2には、VI族の遷移金属元素のうち少なくとも1種の元素と、I族,II族,VII族,VIII族の遷移金属元素のうち少なくとも1種の元素とからなる金属酸化物が用いられる。
【選択図】 図1
Description
本発明は、与えられるパルス電圧に応じてその抵抗値が変化する金属酸化物材料を用いた記憶素子,メモリ装置,半導体集積回路に関する。
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するために、不揮発性記憶素子の要望が大きくなってきており、さらに記憶素子の大容量化、書き込み電力の低減、書き込み/読み出し時間の高速化、長寿命化の要求がますます高まりつつある。こうした要求に対し、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料(例えば、Pr(1-X)CaXMnO3(PCMO)、LaSrMnO3(LSMO)、GdBaCoXOY(GBCO)など)を用いて不揮発性記憶素子を構成する技術が、米国特許第6,204,139号公報(特許文献1)に開示されている。
また、特表2002-537627号公報(特許文献2)には、遷移金属元素をドーパントとして添加した特定の金属酸化物材料(例えば、0.2%Cr-SrZrO3、0.2%Cr-SrRuO3、0.2%Cr-SrTiO3)を用いて、米国特許第6,204,139号公報(特許文献1)と同様に電気的パルスに応じてその金属酸化物材料の抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
また、特開2004-363604号公報(特許文献3)には、遷移金属酸化膜(NiO,V2O,ZnO,Nb2O5,TiO2,WO3,あるいはCoO)に異なる電圧を印加することで、その遷移金属酸化膜の抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
また、特開2004-342843号公報(特許文献4)には、アモルファス酸化物(例えば、Ti,V,Fe,Co,Y,Zr,Nb,Mo,Hf,Ta,W,Ge,Siの中から選ばれる1つ以上の元素の酸化物)にAgあるいはCuの電極を設けて電圧を印加することによって、電極材料であるAgあるいはCuをイオン化して薄膜中に拡散させ、アモルファス酸化物の抵抗値を変化させる不揮発性記憶素子に関する技術が開示されている。
これらの特許文献は、開示された材料(以下、可変抵抗材料と記す。)に所定の極性の異なる電気的パルス(あるいは同極性で電圧値の異なる電気的パルス)を印加し、その異なる電気的パルスに応じてその抵抗値を増大もしくは減少させ、その結果変化した抵抗値を異なる数値の記憶に用いることにより、記憶素子として用いるというものである。また、この可変抵抗材料をメモリセルとして用い、さらに個々のメモリセル選択のためのトランジスタと組み合わせて構成することにより、不揮発性記憶素子を実現することができる。
米国特許第6,204,139号公報
特表2002-537627号公報
特開2004-363604号公報
特開2004-342843号公報
しかしながら、特許文献1に記載のペロブスカイト材料にはCa,Sr,Ba等のアルカリ土類金属が含まれているので、記憶素子を作成する半導体プロセス中にこれらのアルカリ土類金属の組成比が変化して、ペロブスカイト材料の特性劣化や特性バラツキが発生する可能性がある。更には、半導体プロセス装置を汚染するおそれもある。
また、特許文献2に記載の金属酸化物材料(遷移金属元素をドーパントとして添加した金属酸化物材料)においては、抵抗変化材料のスイッチング速度(抵抗値を変化させるために要する速度)がμsec.〜msec.のオーダーでと遅く、さらに、スイッチング速度に影響を及ぼす遷移金属元素のドーパント量(5%以内)を素子全体で適正にコントロールすることが極めて難しい。
また、特許文献3に記載の遷移金属酸化物材料は、特許文献3には具体的な電圧値、スイッチング速度などは記載されていないが、スイッチング速度がμsec.のオーダーと遅いことがわかった。
また、特許文献4に記載の不揮発性記憶素子(アモルファス酸化物材料とAgあるいはCu電極による不揮発性記憶素子)も、特許文献4には具体的なスイッチング速度は記載されていないが、電極材料のイオン拡散による抵抗変化が利用されているので、スイッチング速度が遅いことがわかった。また、抵抗変化材料がアモルファス薄膜であるため、長期間使用時にアモルファス薄膜の結晶化に起因する特性変化が生じる可能性がある。
この発明の1つの局面に従うと、記憶素子は、第1の電極と、第2の電極と、金属酸化物材料とを備える。金属酸化物材料は、第1の電極と第2の電極との間に接続され、その第1の電極とその第2の電極との間に与えられる電気的パルスに応じてその抵抗値を増加または減少させる。金属酸化物材料は、VI族遷移金属元素のうち少なくとも1種の元素を構成元素として含むが、WO3ではない。
このように記憶素子を構成すれば、記憶素子の抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。これにより、アルカリ金属,アルカリ土類金属を含まないので半導体プロセスにおける特性劣化,特性バラツキ,装置の汚染等を抑制することができ、かつ、情報の書き込みや情報の消去を低電力においてnsec.オーダーの速度で実行する記憶素子を実現することができる。
この発明のもう1つの局面に従うと、記憶素子は、第1の電極と、第2の電極と、金属酸化物材料とを備える。金属酸化物材料は、第1の電極と第2の電極との間に接続され、その第1の電極とその第2の電極との間に与えられる電気的パルスに応じてその抵抗値を増加または減少させる。金属酸化物材料は、VI族の遷移金属元素のうち少なくとも1種の元素と、I族,II族,VII族,VIII族の遷移金属元素のうち少なくとも1種の元素とを構成元素として含む。
好ましくは、上記記憶素子は、上記第1の電極と上記第2の電極との間に所定の電気的パルスが印加されてその抵抗値が変化することによって、1ビットあるいは多ビットの情報を記憶する。
好ましくは、上記記憶素子は、上記第1の電極と上記第2の電極との間に所定の電圧が印加されて上記金属酸化物材料の抵抗値に応じた電流が流れることによって、1ビットあるいは多ビットの情報を読み出す。
この発明のさらにもう1つの局面に従うと、メモリ装置は、複数の上記記憶素子と、複数の上記記憶素子と一対一で対応するトランジスタと、複数のワード線と、ワード線駆動部と、複数のビット線と、複数のビット線と一対一で対応する複数のプレート線と、ビット線プレート線駆動部とを備える。ワード線駆動部と、複数のワード線に所定の電圧を印加する。ビット線プレート線駆動部は、複数のビット線とそのビット線に対応するプレート線との間に所定の電圧を印加する。上記記憶素子の各々は、複数のビット線のうちいずれか1本と複数のプレート線のうちいずれか1本との間に、自己に対応するトランジスタと直列に接続される。トランジスタの各々のゲートは、複数のワード線のうちいずれか1本に接続される。
好ましくは、上記メモリ装置において、上記複数の記憶素子のうちいずれか1つに情報を記憶するときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を記憶しようとする記憶素子に対応するトランジスタが接続されたワード線に所定電圧を印加する。上記ビット線駆動部は、上記複数のビット線のうち情報を記憶しようとする記憶素子が接続されたビット線とそのビット線に対応するプレート線との間に所定の電気的パルスを印加する。
好ましくは、上記メモリ装置において、上記複数の記憶素子のうちいずれか1つに記憶された情報を再生するときには、上記ワード線駆動部は、上記複数のワード線のうち上記情報を読み出そうとする記憶素子に対応するトランジスタが接続されたワード線に所定電圧を印加する。上記ビット線駆動部は、上記複数のビット線のうち情報を記憶しようとする記憶素子が接続されたビット線とそのビット線に対応するプレート線との間に再生電圧を印加する。
以上のように、本発明の記憶素子では、アルカリ金属,アルカリ土類金属を含まないので半導体プロセスにおける特性劣化,特性バラツキ,装置の汚染等を抑制することができ、かつ、情報の書き込みや情報の消去を低電力においてnsec.オーダーの速度で実行する記憶素子を実現することができる。
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
(記憶素子の基本構成)
まず、本発明の実施形態において用いられる記憶素子の基本構成を図1に示す。記憶素子では、基板4上に下部電極3が形成され、下部電極3上に可変抵抗膜2が形成され、可変抵抗膜2上に上部電極1が形成される。電源5は、上部電極1と下部電極3との間に所定の電圧を印加する。
(記憶素子の基本構成)
まず、本発明の実施形態において用いられる記憶素子の基本構成を図1に示す。記憶素子では、基板4上に下部電極3が形成され、下部電極3上に可変抵抗膜2が形成され、可変抵抗膜2上に上部電極1が形成される。電源5は、上部電極1と下部電極3との間に所定の電圧を印加する。
可変抵抗膜2には、VI族遷移金属元素のうち少なくとも1種の元素からなる金属酸化物(ただし、WO3を除く)が用いられる。具体的には、Cr2O3,CrO2,MoO2,Mo2O5,WO2,Cr2O3とCrO2との混晶,MoO2とMo2O5との混晶,WO2とWO3との混晶が用いられる。また、可変抵抗膜2には、VI族の遷移金属元素のうち少なくとも1種の元素とI族,II族,VII族,VIII族の遷移金属元素のうち少なくとも1種の元素とからなる金属酸化物が用いられる。具体的には、NiCr2O4,MnCr2O4,FeCr2O4,CoCr2O4,CuCr2O4,ZnCr2O4等が用いられる。
なお、これらの金属酸化物は、アモルファスではなく、多結晶あるいは微結晶である。また、これらの金属酸化物の構成元素であるVI族遷移金属元素は、ドーパントとしてではなく、5体積%以上の含有量でその金属酸化物中に存在する。
(実施例1)
<構成>
ここで、図1に示した可変抵抗膜2の材料としてCr2O3を用いた実施例について説明する。なお、本実施例では、基板4として表面酸化させたSi基板を用い、その基板上にPtからなる下部電極3を形成し、その上にCr2O3からなる可変抵抗膜2を形成し、その上にPtからなる上部電極1を形成した。それらの形成方法は、全てスパッタリングで行なった。また、Cr2O3の成膜においては、基板温度を500℃に加熱して成膜を行なった。本実施例では、上部電極1および下部電極3として用いたPtの膜厚は0.1μm,可変抵抗膜2として用いたCr2O3の膜厚も0.1μmとした。また、記憶素子の面積は0.5μm×0.5μmとした。
<構成>
ここで、図1に示した可変抵抗膜2の材料としてCr2O3を用いた実施例について説明する。なお、本実施例では、基板4として表面酸化させたSi基板を用い、その基板上にPtからなる下部電極3を形成し、その上にCr2O3からなる可変抵抗膜2を形成し、その上にPtからなる上部電極1を形成した。それらの形成方法は、全てスパッタリングで行なった。また、Cr2O3の成膜においては、基板温度を500℃に加熱して成膜を行なった。本実施例では、上部電極1および下部電極3として用いたPtの膜厚は0.1μm,可変抵抗膜2として用いたCr2O3の膜厚も0.1μmとした。また、記憶素子の面積は0.5μm×0.5μmとした。
<抵抗変化の測定>
このように形成された記憶素子に対して、上部電極1と下部電極3との間に所定のパルス電圧を印加して、記憶素子の抵抗変化を測定した。ここでは、便宜上、電気的パルスの極性をCr2O3膜の表面(上部電極1)に与える電圧の極性として定義する。つまり、上部電極1が下部電極3に対して「+」になる電気的パルスを「+極性パルス」とし、上部電極1が下部電極3に対して「−」になる電気的パルスを「−極性パルス」とする。
このように形成された記憶素子に対して、上部電極1と下部電極3との間に所定のパルス電圧を印加して、記憶素子の抵抗変化を測定した。ここでは、便宜上、電気的パルスの極性をCr2O3膜の表面(上部電極1)に与える電圧の極性として定義する。つまり、上部電極1が下部電極3に対して「+」になる電気的パルスを「+極性パルス」とし、上部電極1が下部電極3に対して「−」になる電気的パルスを「−極性パルス」とする。
また、このように形成された記憶素子の成膜直後の抵抗値は高く、また、バラツキも大きいので、本実施例では+極性パルス(電圧値3V,パルス幅10μsec.)を複数回印加して記憶素子の抵抗値を減少させ、約1000Ωになった時点を初期状態として設定した。
図2に、電気的パルスを印加したときの記憶素子の抵抗変化を示す。また、ここでは、次のような条件で、記憶素子に+極性パルス,−極性パルスを交互に印加した。
パルス印加回数:印加する電気的パルス
1回目〜15回目:±1.5V,500nsec.
16回目〜31回目:±1.5V,100nsec.
32回目〜47回目:±1.5V,50nsec.
48回目〜63回目:±1.5V,10nsec.
このように、電気的パルスの電圧値を±1.5Vに固定し、電気的パルスのパルス幅を500nsec.から徐々に短くしていき最小10nsec.まで変化させた。なお、電気的パルスを印加するたびに、記憶素子に0.15μAの電流を印加して記憶素子の抵抗値を測定した。
1回目〜15回目:±1.5V,500nsec.
16回目〜31回目:±1.5V,100nsec.
32回目〜47回目:±1.5V,50nsec.
48回目〜63回目:±1.5V,10nsec.
このように、電気的パルスの電圧値を±1.5Vに固定し、電気的パルスのパルス幅を500nsec.から徐々に短くしていき最小10nsec.まで変化させた。なお、電気的パルスを印加するたびに、記憶素子に0.15μAの電流を印加して記憶素子の抵抗値を測定した。
図2に示すように、記憶素子の抵抗値は、−極性パルスを印加すると増加し、+極性パルスを印加すると減少した。また、電気的パルスのパルス幅を小さくしていくと抵抗値の変化率は小さくなるものの、10nsec.においても約1桁の抵抗変化を実現できた。このように、本実施例による記憶素子は、従来よりも、抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。
また、本実施例では、可変抵抗膜2の材料としてCr2O3を用いた例について説明したが、CrO2,MoO2,Mo2O5,Cr2O3とCrO2との混晶,MoO2とMo2O5との混晶を可変抵抗膜2の材料として用いた場合も、同様の抵抗変化を確認することができた。また、WO3を可変抵抗膜2の材料として用いた場合では本実施例よりも電気的パルスのパルス幅が長くなったが、WO2,WO2とWO3との混晶を可変抵抗膜2の材料として用いた場合では本実施例と同様の抵抗変化を確認することができた。
以上より、VI族の遷移金属元素のうち少なくとも1種の金属(ただし、WO3を除く。)からなる金属酸化物を可変抵抗膜2として用いた場合、記憶素子の抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。
また、本実施例では、上部電極1および下部電極3としてPtを用いた例について説明したが、Ir,Au,Ti,Ta,Ag,Al,Cu等の金属電極や、TiO,SrRuO3等の酸化物電極を用いても同様の結果を示した。また、上部電極1を構成する材料と下部電極3を構成する材料とが異なる場合、上部電極1の仕事関数と下部電極3の仕事関数とが異なる場合も同様の結果を示すことを確認できた。
(実施例2)
<構成>
次に、図1に示した可変抵抗膜2の材料としてNiCr2O4を用いた実施例について説明する。なお、本実施例では、基板4として表面酸化させたSi基板を用い、その基板上にPtからなる下部電極3を形成し、その上にNiCr2O4からなる可変抵抗膜2を形成し、その上にPtからなる上部電極1を形成した。それらの形成方法は、全てスパッタリングで行なった。また、NiCr2O4の成膜においては、基板温度を500℃に加熱して成膜を行なった。本実施例では、上部電極1および下部電極3として用いたPtの膜厚は0.1μm,可変抵抗膜2として用いたNiCr2O4の膜厚も0.1μmとした。また、記憶素子の面積は0.5μm×0.5μmとした。
(実施例2)
<構成>
次に、図1に示した可変抵抗膜2の材料としてNiCr2O4を用いた実施例について説明する。なお、本実施例では、基板4として表面酸化させたSi基板を用い、その基板上にPtからなる下部電極3を形成し、その上にNiCr2O4からなる可変抵抗膜2を形成し、その上にPtからなる上部電極1を形成した。それらの形成方法は、全てスパッタリングで行なった。また、NiCr2O4の成膜においては、基板温度を500℃に加熱して成膜を行なった。本実施例では、上部電極1および下部電極3として用いたPtの膜厚は0.1μm,可変抵抗膜2として用いたNiCr2O4の膜厚も0.1μmとした。また、記憶素子の面積は0.5μm×0.5μmとした。
<抵抗変化の測定>
このように形成された記憶素子に対して、上部電極1と下部電極3との間に所定のパルス電圧を印加して、記憶素子の抵抗変化を測定した。また、このように形成された記憶素子の成膜直後の抵抗値は高く、また、バラツキも大きいので、本実施例では+極性パルス(電圧値3V,パルス幅10μsec.)を複数回印加して記憶素子の抵抗値を減少させ、約100Ωになった時点を初期状態として設定した。
このように形成された記憶素子に対して、上部電極1と下部電極3との間に所定のパルス電圧を印加して、記憶素子の抵抗変化を測定した。また、このように形成された記憶素子の成膜直後の抵抗値は高く、また、バラツキも大きいので、本実施例では+極性パルス(電圧値3V,パルス幅10μsec.)を複数回印加して記憶素子の抵抗値を減少させ、約100Ωになった時点を初期状態として設定した。
図3に、電気的パルスを印加したときの記憶素子の抵抗変化を示す。また、ここでは、次のような条件で、記憶素子に+極性パルス,−極性パルスを交互に印加した。
パルス印加回数:印加する電気的パルス
1回目〜15回目:±2V,500nsec.
16回目〜31回目:±2V,100nsec.
32回目〜47回目:±2V,50nsec.
48回目〜63回目:±2V,10nsec.
このように、電気的パルスの電圧値を±2Vに固定し、電気的パルスのパルス幅を500nsec.から徐々に短くしていき最小10nsec.まで変化させた。なお、電気的パルスを印加するたびに、記憶素子に0.15μAの電流を印加して記憶素子の抵抗値を測定した。
1回目〜15回目:±2V,500nsec.
16回目〜31回目:±2V,100nsec.
32回目〜47回目:±2V,50nsec.
48回目〜63回目:±2V,10nsec.
このように、電気的パルスの電圧値を±2Vに固定し、電気的パルスのパルス幅を500nsec.から徐々に短くしていき最小10nsec.まで変化させた。なお、電気的パルスを印加するたびに、記憶素子に0.15μAの電流を印加して記憶素子の抵抗値を測定した。
図3に示すように、記憶素子の抵抗値は、−極性パルスを印加すると増加し、+極性パルスを印加すると減少した。また、電気的パルスのパルス幅を小さくしていくと抵抗値の変化率は小さくなるものの、10nsec.においても約1桁の抵抗変化を実現できた。このように、本実施例によれば、従来よりも、記憶素子の抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。
また、本実施例では、可変抵抗膜2の材料としてNiCr2O4を用いた例について説明したが、MnCr2O4,FeCr2O4,CoCr2O4,CuCr2O4またはZnCr2O4を可変抵抗膜2の材料として用いた場合も、同様の抵抗変化を確認することができた。
以上より、VI族の遷移金属元素のうち少なくとも1種の金属と、I族,II族,VII族,VIII族の遷移金属元素のうち少なくとも1種の金属とからなる金属酸化物を可変抵抗膜2として用いた場合、記憶素子の抵抗値を変化させるために印加する電気的パルスのパルス幅を短くすることができることがわかった。
また、本実施例では、上部電極1および下部電極3としてPtを用いた例について説明したが、Ir,Au,Ti,Ta,Ag,Al,Cu等の金属電極や、TiO,SrRuO3等の酸化物電極を用いても同様の結果を示した。また、上部電極1を構成する材料と下部電極3を構成する材料とが異なる場合、上部電極1の仕事関数と下部電極3の仕事関数とが異なる場合も同様の結果を示すことを確認できた。
<回路記号の定義>
本実施形態で用いられる記憶素子の回路記号を図4のように定義する。すなわち、記号中、矢印の先端に+極性パルスが印加されると記憶素子の抵抗値が減少して低抵抗状態になり、一方、矢印の先端に−極性パルスが印加されると記憶素子の抵抗値が増加して高抵抗状態になる。
本実施形態で用いられる記憶素子の回路記号を図4のように定義する。すなわち、記号中、矢印の先端に+極性パルスが印加されると記憶素子の抵抗値が減少して低抵抗状態になり、一方、矢印の先端に−極性パルスが印加されると記憶素子の抵抗値が増加して高抵抗状態になる。
(第1の実施形態)
<構成>
図4に、この発明の第1の実施形態によるメモリ回路の構成を示す。このメモリ回路は、メモリセルMC101と、トランジスタT101と、ワード線W1と、ビット線B1と、プレート線P1とを備える。このメモリ回路は、メモリセルMC101に対して1ビットデータの書き込みまたは読み出しを行う。
<構成>
図4に、この発明の第1の実施形態によるメモリ回路の構成を示す。このメモリ回路は、メモリセルMC101と、トランジスタT101と、ワード線W1と、ビット線B1と、プレート線P1とを備える。このメモリ回路は、メモリセルMC101に対して1ビットデータの書き込みまたは読み出しを行う。
メモリセルMC101は、図1に示した記憶素子である。つまり、メモリセルMC101は、矢印の先端に+極性パルスが印加されるとメモリセルMC101の抵抗値が増加し、一方、矢印の先端に−極性パルスが印加されるとメモリセルMC101の抵抗値が減少する。メモリセルMC101およびトランジスタT101は、ビット線B1とプレート線P1との間に直列に接続される。トランジスタT101のゲートは、ワード線W1に接続される。トランジスタT101は、ゲートに所定電圧が印加されると導通する。
<動作>
次に、図4に示したメモリ回路による動作について説明する。ここでは、メモリセルMC101の抵抗値は、高抵抗状態に初期化されているものとする。また、メモリセル101の抵抗値が「高抵抗状態」であるときを「0」とし、記憶素子102の抵抗値が「低抵抗状態」であるときを「1」とする。
次に、図4に示したメモリ回路による動作について説明する。ここでは、メモリセルMC101の抵抗値は、高抵抗状態に初期化されているものとする。また、メモリセル101の抵抗値が「高抵抗状態」であるときを「0」とし、記憶素子102の抵抗値が「低抵抗状態」であるときを「1」とする。
〔記憶〕
メモリセル101に「1」を示す1ビットデータを書き込む場合、ワード線W1に所定電圧が印加される。これにより、トランジスタT101が導通する。次に、プレート線P1の電位レベルをグランドにし、ビット線B1に記憶電圧を印加する。記憶電圧は、例えば、電圧値が「+1.5V」でありパルス幅が「10nsec.」である電気的パルス(+極性パルス)である。メモリセル101には+極性パルスが印加されるので、メモリセル101の抵抗値は、低抵抗状態になる。このように、メモリセル101は「1」を示す1ビットデータを記憶したことになる。
メモリセル101に「1」を示す1ビットデータを書き込む場合、ワード線W1に所定電圧が印加される。これにより、トランジスタT101が導通する。次に、プレート線P1の電位レベルをグランドにし、ビット線B1に記憶電圧を印加する。記憶電圧は、例えば、電圧値が「+1.5V」でありパルス幅が「10nsec.」である電気的パルス(+極性パルス)である。メモリセル101には+極性パルスが印加されるので、メモリセル101の抵抗値は、低抵抗状態になる。このように、メモリセル101は「1」を示す1ビットデータを記憶したことになる。
〔リセット〕
メモリセル101の記憶状態を初期の状態に戻す場合、ワード線W1に所定電圧が印加される。これにより、トランジスタT101が導通する。次に、プレート線P1の電位レベルをグランドにし、ビット線B1にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「−1.5V」でありパルス幅が「10nsec.」である電気的パルス(−極性パルス)である。メモリセル101には−極性パルスが印加されるので、メモリセル101の抵抗値は、高抵抗状態に戻る。このように、メモリセル101の記憶状態は初期状態に戻ったことになる。
メモリセル101の記憶状態を初期の状態に戻す場合、ワード線W1に所定電圧が印加される。これにより、トランジスタT101が導通する。次に、プレート線P1の電位レベルをグランドにし、ビット線B1にリセット電圧を印加する。リセット電圧は、例えば、電圧値が「−1.5V」でありパルス幅が「10nsec.」である電気的パルス(−極性パルス)である。メモリセル101には−極性パルスが印加されるので、メモリセル101の抵抗値は、高抵抗状態に戻る。このように、メモリセル101の記憶状態は初期状態に戻ったことになる。
〔再生〕
メモリセル101に書き込まれたデータを読み出す場合、ワード線W1に所定電圧が印加される。これにより、トランジスタT101が導通する。次に、プレート線P1の電位レベルをグランドにし、ビット線B1に再生電圧を印加する。再生電圧は、メモリセルM101の抵抗変化に影響を及ぼさない電圧であり、例えば、電圧値が「+0.5V」を示す電圧である。再生電圧の印加により、プレート線P1にはメモリセルMC101の抵抗値に応じた電流が流れる。ここで、メモリセル101の抵抗値が「高抵抗状態」であるときに流れる電流を「0」とし、メモリセル101の抵抗値が「低抵抗状態」であるときに流れる電流を「1」とすれば、メモリセル101から1ビットデータを再生したことになる。また、図5のように、センスアンプ10をプレート線P1に接続した後、センスアンプ10の一端をグランドに落としビット線B1に再生電圧を印加して、メモリセルMC101の抵抗値に応じた電流を検出しても良い。
メモリセル101に書き込まれたデータを読み出す場合、ワード線W1に所定電圧が印加される。これにより、トランジスタT101が導通する。次に、プレート線P1の電位レベルをグランドにし、ビット線B1に再生電圧を印加する。再生電圧は、メモリセルM101の抵抗変化に影響を及ぼさない電圧であり、例えば、電圧値が「+0.5V」を示す電圧である。再生電圧の印加により、プレート線P1にはメモリセルMC101の抵抗値に応じた電流が流れる。ここで、メモリセル101の抵抗値が「高抵抗状態」であるときに流れる電流を「0」とし、メモリセル101の抵抗値が「低抵抗状態」であるときに流れる電流を「1」とすれば、メモリセル101から1ビットデータを再生したことになる。また、図5のように、センスアンプ10をプレート線P1に接続した後、センスアンプ10の一端をグランドに落としビット線B1に再生電圧を印加して、メモリセルMC101の抵抗値に応じた電流を検出しても良い。
<効果>
以上のように、メモリセル(記憶素子)の抵抗値を変化させるときに印加する電気的パルスは、従来よりもパルス幅が短い。つまり、従来と比較すると、記憶素子の抵抗状態を切り換えるために要する時間を短くすることができる(スイッチング速度を速くすることができる)。これにより、メモリセルへの情報の書き込み,メモリセルに書き込まれた情報の消去を高速に行うことができる。
以上のように、メモリセル(記憶素子)の抵抗値を変化させるときに印加する電気的パルスは、従来よりもパルス幅が短い。つまり、従来と比較すると、記憶素子の抵抗状態を切り換えるために要する時間を短くすることができる(スイッチング速度を速くすることができる)。これにより、メモリセルへの情報の書き込み,メモリセルに書き込まれた情報の消去を高速に行うことができる。
また、メモリセル(記憶素子)の可変抵抗膜の材料としてアルカリ土類金属を含んでいない金属酸化物を用いることによって、従来よりも、特性バラツキや装置の汚染を抑制することができる。
また、メモリセル(記憶素子)の可変抵抗膜の材料は、アモルファスではなく結晶構造を有するので、従来よりも、長期間使用しても記憶素子としての信頼性を維持することができる。
また、メモリセル(記憶素子)の可変抵抗膜の材料は、従来のようにドーパント量のコントロールを行う必要がないので、歩留まり良く作製することができる。
したがって、本実施形態によれば、半導体プロセスにおける特性劣化,特性バラツキ,装置の汚染等を抑制することができ、かつ、情報の書き込みや情報の消去を低電力で素早く実行する記憶素子を実現することができる。
なお、本実施形態では1ビットデータを高抵抗状態と低抵抗状態の2個の状態として保持することによりメモリとして動作させているが、電気的パルスの幅および振幅を変えることにより、4個もしくはそれ以上の抵抗状態を2ビットもしくは3ビット以上の情報として記憶させる記憶素子として動作させることも可能である。
(第2の実施形態)
<全体構成>
図6に、この発明の第2の実施形態によるメモリ装置200の構成を示す。この装置200は、メモリアレイ201と、アドレスバッファ202と、制御部203と、行デコーダ204と、ワード線ドライバ205と、列デコーダ206と、ビット線/プレート線ドライバ207とを備える。
<全体構成>
図6に、この発明の第2の実施形態によるメモリ装置200の構成を示す。この装置200は、メモリアレイ201と、アドレスバッファ202と、制御部203と、行デコーダ204と、ワード線ドライバ205と、列デコーダ206と、ビット線/プレート線ドライバ207とを備える。
メモリアレイ201には、ワード線W1,W2と、ビット線B1,B2と、プレート線P1,P2と、メモリセルMC101−11,MC101−12,MC101−21,MC101−22と、トランジスタT101−11,T101−12,T101−21,T101−22とが設けられている。メモリセルMC101−11〜MC101−22の各々は、図4に示したメモリセルMC101である。メモリセルMC101−11およびトランジスタT101−11は、ビット線B1とプレート線P1との間に直列に接続される。トランジスタT101−11のゲートは、ワード線W1に接続される。メモリセルMC101−12およびトランジスタT101−12は、ビット線B1とプレート線P1との間に直列に接続される。トランジスタT101−12のゲートは、ワード線W2に接続される。メモリセルMC101−21およびトランジスタT101−21は、ビット線B2とプレート線P2との間に直列に接続される。トランジスタT101−21のゲートは、ワード線W1に接続される。メモリセルMC101−22およびトランジスタT101−22は、ビット線B2とプレート線P2との間に直列に接続される。トランジスタT101−22のゲートは、ワード線W2に接続される。
アドレスバッファ202は、外部からのアドレス信号ADDRESSを入力して、行アドレス信号ROWを行デコーダ204に出力するとともに、列アドレス信号COLUMNを列デコーダ206に出力する。アドレス信号ADDRESSは、メモリセルMC101−11〜MC101−22のうち選択されるメモリセルのアドレスを示す。行アドレス信号ROWは、アドレス信号ADDRESSに示されたアドレスのうち行のアドレスを示す。列アドレスCOLUMNは、アドレス信号ADDRESSに示されたアドレスのうち列のアドレスを示す。
制御部203は、外部からのモード選択信号MODEに応じて、記憶モード,リセットモード,および再生モードのうちいずれか1つになる。記憶モードでは、制御部203は、外部からの入力データDinに応じて、「記憶電圧印加」を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。再生モードでは、制御部203は、「再生電圧印加」を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。さらに、再生モードでは、ビット線/プレート線ドライバ207からの信号IREADに応じたビット値を示す出力データDoutを外部へ出力する。信号IREADは、ビット線B1,B2を流れる電流の電流値を示す。また、リセットモードでは、制御部203は、メモリセルMC101−11〜MC101−22の記憶状態を確認し、その記憶状態に応じて、「リセット電圧印加」を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。
行デコーダ204は、アドレスバッファ202からの行アドレス信号ROWに応じて、ワード線W1,W2のうちいずれか1つを選択する。
ワード線ドライバ205は、行デコーダ204によって選択されたワード線に所定電圧(トランジスタを活性化させる電圧)を印加する。
列デコーダ206は、アドレスバッファ202からの列アドレス信号COLUMNに応じて、ビット線B1,B2のうちいずれか1つを選択するとともにプレート線P1,P2のうち選択されたビット線に対応するプレート線を選択する。
ビット線/プレート線ドライバ207は、プレート線P1,P2の電位をグランドにしている。また、ビット線/プレート線ドライバ207は、制御部203から「記憶電圧印加」を指示する制御信号CONTを受けると、列デコーダ206によって選択されたビット線に記憶電圧VWRITEを印加する。また、ビット線/プレート線ドライバ207は、制御部203から「再生電圧印加」を指示する制御信号CONTを受けると、列デコーダ206によって選択されたビット線に再生電圧VREADを印加した後、プレート線P1,P2を流れる電流の電流値を示す信号IREADを制御部203に出力する。また、ビット線/プレート線ドライバ207は、制御部203から「リセット電圧印加」を指示する制御信号CONTを受けると、列デコーダ206によって選択されたビット線にリセット電圧VRESETを印加する。
なお、記憶電圧VWRITEは、例えば、電圧値が「+1.5V」でありパルス幅が「10nsec.」である電気的パルスである。また、再生電圧VREADは、例えば、電圧値が「+0.5V」を示す電圧である。また、リセット電圧VRESETは、例えば、電圧値が「−1.5V」でありパルス幅が「10nsec.」である電気的パルスである。
<動作>
次に、図6に示したメモリ装置200による動作について説明する。この装置200による動作には、メモリセルに入力データDinを書き込む記憶モードと、メモリセルに書き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力データDoutとして出力(再生)する再生モードとが存在する。なお、メモリセルMC101−11〜MC101−22は、高抵抗状態に初期化されているものとする。また、アドレス信号ADDRESSは、メモリセルMC101−11のアドレスを示すものとする。
次に、図6に示したメモリ装置200による動作について説明する。この装置200による動作には、メモリセルに入力データDinを書き込む記憶モードと、メモリセルに書き込まれた情報をリセットするリセットモードと、メモリセルに書き込まれた情報を出力データDoutとして出力(再生)する再生モードとが存在する。なお、メモリセルMC101−11〜MC101−22は、高抵抗状態に初期化されているものとする。また、アドレス信号ADDRESSは、メモリセルMC101−11のアドレスを示すものとする。
〔記憶モード〕
まず、記憶モードにおける動作について説明する。
まず、記憶モードにおける動作について説明する。
制御部203は、入力データDinが「1」を示す場合、「記憶電圧印加」を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。また、制御部203は、入力データDinが「0」を示す場合、制御信号CONTを出力しない。
次に、ビット線/プレート線ドライバ207は、制御部203から「記憶電圧印加」を示す制御信号CONTを受けると、列デコーダ206によって選択されたビット線B1に記憶電圧VWRITEを印加し、他のビット線B2(選択されなかったビット線)の電位をグランドに落とす。
メモリセルMC101−11では、電圧値が「+1.5V」でありパルス幅が「10nsec.」である+極性パルスが印加されたことになるので、メモリセルMC101−11の抵抗値は低抵抗状態になる。一方、メモリセルMC101−12〜MC101−22の各々では、メモリセルの両端の電位差は「0V」であるので、抵抗状態は変化しない。
このように、メモリセルMC101−11の抵抗状態だけが「低抵抗状態」に変化するので、メモリセルMC101−11に「1」を示す1ビットデータが書き込まれたことになる。
次に、メモリセルMC211への書き込みが完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力されて、上述の記憶モードにおける動作が繰り返される。
〔再生モード〕
次に、再生モードにおける動作について説明する。
次に、再生モードにおける動作について説明する。
制御部203は、「再生電圧印加」を指示する制御信号CONTをビット線/プレート線ドライバ207に出力する。
次に、ビット線/プレート線ドライバ207は、制御部203から「再生電圧印加」を示す制御信号CONTを受けると、列デコーダ206によって選択されたビット線B1に再生電圧VREADを印加し、他のビット線B2(選択されなかったビット線)の電位をグランドに落とす。
メモリセルMC101−11では、電圧値が「+0.5V」である電圧が印加されたことになるので、メモリセルMC101−11の抵抗値に応じた電流値を有する電流がメモリセルMC101−11からプレート線P1へ流れる。一方、メモリセルMC101−12では、両端の電位差は「0V」であるので、メモリセルMC101−12からプレート線P1へ電流は流れない。また、メモリセルMC101−21,MC101−22の各々では、メモリセルの両端の電位差は「0V」であるので、各々のメモリセルからプレート線P2へ電流は流れない。
次に、ビット線/プレート線ドライバ207は、プレート線P1,P2を流れる電流の電流値を測定し、その測定値を示す信号IREADを制御部203に出力する。次に、制御部203は、その信号IREADに示された電流値に応じた出力データDoutを外部に出力する。例えば、低抵抗状態のときに流れる電流の電流値であるならば、制御部203は、「1」を示す出力データDoutを出力する。
このように、メモリセルMC101−11にのみ電流が流れ、その電流がビット線P1に流出するので、メモリセルMC101−11から1ビットデータを読み出したことになる。
次に、メモリセルMC101−11からの読み出しが完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力されて、上述の再生モードにおける動作が繰り返される。
〔リセットモード〕
次に、リセットモードにおける動作について説明する。
次に、リセットモードにおける動作について説明する。
まず、制御部203は、再生モードにおける処理を行うことによってメモリセルMC211の記憶状態を調べる。
次に、制御部203は、メモリセルMC101−11が「1」を示すビットデータを記憶していると判断すると(メモリセルMC101−11が低抵抗状態であると判断すると)、「リセット電圧印加」を示す制御信号CONTをビット線/プレート線ドライバ207に出力する。また、制御部203は、メモリセルMC101−11が「0」を示すビットデータを記憶している場合(メモリセルMC101−11が高抵抗状態である場合)には、制御信号CONTを出力しない。
次に、ビット線/プレート線ドライバ207は、制御部203から「リセット電圧印加」を示す制御信号CONTを受けると、列デコーダ206によって選択されたビット線B1にリセット電圧VRESETを印加し、他のビット線B2(選択されなかったビット線)の電位をグランドに落とす。
メモリセルMC101−11では、電圧値が「−1.5V」でありパルス幅が「10nsec.」である−極性パルスが印加されたことになるので、メモリセルMC101−11の抵抗値は高抵抗状態になる。一方、メモリセルMC101−12〜MC101−22の各々では、メモリセルの両端の電位差は「0V」であるので、抵抗状態は変化しない。
このように、メモリセルMC101−11の抵抗状態だけが「高抵抗状態」に変化するので、メモリセルMC101−11に記憶された1ビットデータをリセットしたことになる。
次に、メモリセルMC101−11のリセットが完了すると、アドレスバッファ202に新たなアドレス信号ADDRESSが入力されて、上述のリセットモードにおける動作が繰り返される。
<効果>
以上のように、情報を記憶したい記憶素子には所定のパルス電圧が印加されるが、他の記憶素子には所定のパルス電圧が印加されない。これにより、情報を記憶したい記憶素子の抵抗状態のみを変化させることができる。つまり、任意の記憶素子を選択して、その選択した記憶素子に情報を記憶することができる。
以上のように、情報を記憶したい記憶素子には所定のパルス電圧が印加されるが、他の記憶素子には所定のパルス電圧が印加されない。これにより、情報を記憶したい記憶素子の抵抗状態のみを変化させることができる。つまり、任意の記憶素子を選択して、その選択した記憶素子に情報を記憶することができる。
また、情報を読み出したい記憶素子では電流が流れるが、他の記憶素子では電流が流れない。これにより、情報を読み出したい記憶素子に流れる電流のみを読み取ることができる。つまり、任意の記憶素子を選択して、その選択した記憶素子に記憶された情報を読み出すことができる。
なお、図6では、メモリセルが4つしか存在しないがこれに限らず、5つ以上のメモリセルをマトリックス状に配置することも可能である。
また、記憶電圧VWRITE,リセット電圧VRESET,および再生電圧VREADの各々において、電圧値またはパルス幅は上記説明の数値に限られない。情報を書き込み,読み出し,またはリセットしたいメモリセルの両端が所定の電位差になるようにビット線およびプレート線に電圧を印加すれば、同様の効果を得ることができる。
(第3の実施形態)
<構成>
図7に、この発明の第3の実施形態による半導体集積回路(Embedded-RAM)300の構成を示す。この回路300は、図6に示したメモリ装置200と、論理回路301とを備え、1つの半導体チップ上に形成される。図6に示したメモリ装置200は、データRAMとして使用される。論理回路301は、所定の演算(例えば、音声データ・画像データの符号化/復号化)を行う回路であり、その演算の際に、メモリ装置200を利用する。論理回路301は、メモリ装置200にアドレス信号ADDRESSおよびモード選択信号MODEを制御して、メモリ装置200へのデータの書き込み/読み出しを行う。
<構成>
図7に、この発明の第3の実施形態による半導体集積回路(Embedded-RAM)300の構成を示す。この回路300は、図6に示したメモリ装置200と、論理回路301とを備え、1つの半導体チップ上に形成される。図6に示したメモリ装置200は、データRAMとして使用される。論理回路301は、所定の演算(例えば、音声データ・画像データの符号化/復号化)を行う回路であり、その演算の際に、メモリ装置200を利用する。論理回路301は、メモリ装置200にアドレス信号ADDRESSおよびモード選択信号MODEを制御して、メモリ装置200へのデータの書き込み/読み出しを行う。
<動作>
次に、図7に示した半導体集積回路(Embedded-RAM)300による動作について説明する。この回路300による動作には、メモリ装置200に所定のデータ(ビットデータ)を書き込む書込処理と、メモリ装置200に書き込んだデータを読み出す読出処理と、メモリ装置200に書き込んだデータをリセットするリセット処理とが存在する。
次に、図7に示した半導体集積回路(Embedded-RAM)300による動作について説明する。この回路300による動作には、メモリ装置200に所定のデータ(ビットデータ)を書き込む書込処理と、メモリ装置200に書き込んだデータを読み出す読出処理と、メモリ装置200に書き込んだデータをリセットするリセット処理とが存在する。
〔書込処理〕
まず、書込処理について説明する。
まず、書込処理について説明する。
論理回路301は、メモリ装置200に所定のデータ(例えば、符号化動画像データ等)を書き込むために、「記憶モード」を示すモード選択信号MODEをメモリ回路200の制御部203に出力する。
次に、論理回路301は、その所定のデータを書き込むメモリセルを選択するために、アドレス信号ADDRESSをメモリ装置200のアドレスバッファ202に順次出力する。これにより、メモリ装置200では、アドレス信号ADDRESSに応じたメモリセルが順次選択される。
次に、論理回路301は、その所定のデータを1ビットずつ1ビットデータDinとしてメモリ装置200の制御部203に出力する。
次に、メモリ装置200では、第2の実施形態の記憶モードと同様の動作が行われる。これにより、メモリ装置200にその所定のデータが1ビットずつ書き込まれる。
〔読出処理〕
次に、読出処理について説明する。
次に、読出処理について説明する。
論理回路301は、メモリ装置200に書き込んだデータを読み出すために、「再生モード」を示すモード選択信号MODEをメモリ回路200の制御部203に出力する。
次に、論理回路301は、書き込まれたデータを読み出すメモリセルを選択するために、アドレス信号ADDRESSをメモリ装置200のアドレスバッファ202に順次出力する。これにより、メモリ装置200では、アドレス信号ADDRESSに応じたメモリセルが順次選択される。
次に、メモリ装置200では、第2の実施形態の再生モードと同様の動作が行われる。これにより、メモリ装置200に記憶されたデータが1ビットずつ出力データDoutとして読み出される。
〔リセット処理〕
次に、リセット処理について説明する。
次に、リセット処理について説明する。
論理回路301は、メモリ装置200に記憶されたデータをリセットすために、「リセットモード」を示すモード選択信号MODEをメモリ回路200の制御部203に出力する。
次に、論理回路301は、メモリ装置200に記憶されたデータをリセットするメモリセルを選択するために、アドレス信号ADDRESSをメモリ装置200のアドレスバッファ202に順次出力する。これにより、メモリ装置200では、アドレス信号ADDRESSに応じたメモリセルが順次選択される。
次に、メモリ装置200では、第2の実施形態のリセットモードと同様の動作が行われる。これにより、メモリ装置200に記憶されたデータが1ビットずつリセットされる。
<効果>
以上のように、メモリ装置200に大量の情報を高速に記憶することが可能となる。
以上のように、メモリ装置200に大量の情報を高速に記憶することが可能となる。
(第4の実施形態)
<構成>
図8に、この発明の第4の実施形態による半導体集積回路(reconfigurable LSI)400の構成を示す。この回路400は、図6に示したメモリ装置200と、プロセッサ401と、インターフェイス402を備え、1つの半導体チップ上に形成される。図6に示したメモリ装置200は、プログラムROMとして使用され、プロセッサ401の動作に必要なプログラムを記憶する。プロセッサ401は、メモリ装置200に記憶されたプログラムに従って動作し、メモリ装置200およびインターフェイス402を制御する。インターフェイス402は、外部から入力されたプログラムをメモリ装置200に順次出力する。
<構成>
図8に、この発明の第4の実施形態による半導体集積回路(reconfigurable LSI)400の構成を示す。この回路400は、図6に示したメモリ装置200と、プロセッサ401と、インターフェイス402を備え、1つの半導体チップ上に形成される。図6に示したメモリ装置200は、プログラムROMとして使用され、プロセッサ401の動作に必要なプログラムを記憶する。プロセッサ401は、メモリ装置200に記憶されたプログラムに従って動作し、メモリ装置200およびインターフェイス402を制御する。インターフェイス402は、外部から入力されたプログラムをメモリ装置200に順次出力する。
<動作>
次に、図8に示した半導体集積回路(reconfigurable LSI)400による動作について説明する。この回路400による動作には、記憶されたプログラムに従って動作するプログラム実行処理と、メモリ装置200に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書換処理とが存在する。
次に、図8に示した半導体集積回路(reconfigurable LSI)400による動作について説明する。この回路400による動作には、記憶されたプログラムに従って動作するプログラム実行処理と、メモリ装置200に記憶されたプログラムを別の新たなプログラムに書き換えるプログラム書換処理とが存在する。
〔プログラム実行処理〕
まず、プログラム実行処理について説明する。
まず、プログラム実行処理について説明する。
プロセッサ401は、メモリ装置200に記憶されたプログラムを読み出すために、「再生モード」を示すモード選択信号MODEをメモリ回路200の制御部203に出力する。
次に、プロセッサ401は、その必要なプログラムが書き込まれたメモリセルを示すアドレス信号ADDRESSをメモリ装置200のアドレスバッファ202に順次出力する。これにより、メモリ装置200では、アドレス信号ADDRESSに応じたメモリセルが順次選択される。
次に、メモリ装置200では、第2の実施形態の再生モードと同様の動作が行われる。これにより、メモリ装置200に記憶されたプログラムが出力データDoutとして1ビットずつ読み出される。
次に、プロセッサ401は、読み出したプログラムに従って、所定の演算を行う。
〔プログラム書換処理〕
次に、プログラム書換処理について説明する。
次に、プログラム書換処理について説明する。
プロセッサ401は、メモリ装置200に記憶されたプログラム(書換対象となるプログラム)を消去するために、「リセットモード」を示すモード選択信号MODEをメモリ装置200の制御部203に出力する。
次に、プロセッサ401は、書換対象となるプログラムを記憶するメモリセルの位置を示すアドレス信号ADDRESSをメモリ装置200のアドレスバッファ202に順次出力する。これにより、メモリ装置200では、アドレス信号ADDRESSに応じたメモリセルが順次選択される。
次に、メモリ装置200では、第2の実施形態のリセットモードと同様の動作が行われる。これにより、メモリセルに記憶されたプログラムが1ビットずつリセットされる。
次に、プロセッサ401は、メモリセルのリセットが完了すると、新たなプログラムを書き込むために、「記憶モード」を示すモード選択信号MODEをメモリ装置200の制御部203に出力する。
次に、プロセッサ401は、新たなプログラムを記憶すべきメモリセルの位置を示すアドレス信号ADDRESSをメモリ装置200のアドレスバッファ202に順次出力する。これにより、メモリ装置200では、アドレス信号ADDRESSに応じたメモリセルが順次選択される。
次に、プロセッサ401は、外部からインターフェイス402を介して1ビットずつメモリ装置200の制御部203に出力する。メモリ装置200では、第2の実施形態の記憶モードと同様の処理が行われる。これにより、新たなプログラムがメモリ装置200に1ビットずつ記憶される。
このように、メモリ装置200は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることが可能である。つまり、プロセッサ501において実現される機能を代えることができる。また、複数のプログラムをメモリ装置200に記憶しておき、読み出すプログラムに応じてプロセッサ401で実現される機能を代えることもできる。
<効果>
以上のように、1つのLSIで異なる機能を実現することが可能(いわゆるre-configurable)となる。
以上のように、1つのLSIで異なる機能を実現することが可能(いわゆるre-configurable)となる。
以上の説明において、この記憶素子の抵抗状態を変化させるためには、印加するパルス電圧が所定の条件を満たせば良い。よって、記憶時/リセット時にその条件を満たすパルス電圧が記憶素子に印加されるようにし、再生時にはその条件を満たさない電圧が記憶素子に印加されるようにすれば、同様の効果を得ることができる。つまり、電圧値が「+3V」でありパルス幅が「10nsec.」であるパルス電圧を印加すると記憶素子の抵抗状態が「高抵抗状態」から「低抵抗状態」に変化する例について説明したが、このパルス電圧の電圧値およびパルス幅が他の数値であっても同様の効果を得ることは可能である。
本発明にかかる記憶素子は、低電力、高速書き込み・消去、大容量化が可能である次世代の不揮発性メモリ等として有用である。
1 上部電極
2 可変抵抗膜
3 下部電極
4 基板
5 電源
MC101,MC101−11〜MC101−22 記憶素子
T101,T101−11〜T101−22 トランジスタ
W1,W2 ワード線
B1,B2 ビット線
P1,P2 プレート線
200 メモリ装置
201 メモリアレイ
202 アドレスバッファ
203 制御部
204 行デコーダ
205 ワード線ドライバ
206 列デコーダ
207 ビット線/プレート線ドライバ
300 半導体集積回路
301 論理回路
400 半導体集積回路
401 プロセッサ
402 インターフェイス
2 可変抵抗膜
3 下部電極
4 基板
5 電源
MC101,MC101−11〜MC101−22 記憶素子
T101,T101−11〜T101−22 トランジスタ
W1,W2 ワード線
B1,B2 ビット線
P1,P2 プレート線
200 メモリ装置
201 メモリアレイ
202 アドレスバッファ
203 制御部
204 行デコーダ
205 ワード線ドライバ
206 列デコーダ
207 ビット線/プレート線ドライバ
300 半導体集積回路
301 論理回路
400 半導体集積回路
401 プロセッサ
402 インターフェイス
Claims (13)
- 第1の電極と、
第2の電極と、
前記第1の電極と前記第2の電極との間に接続され、当該第1の電極と当該第2の電極との間に与えられる電気的パルスに応じてその抵抗値を増加または減少させる金属酸化物材料とを備え、
前記金属酸化物材料は、
VI族遷移金属元素のうち少なくとも1種の元素を構成元素として含むが、WO3ではない
ことを特徴とする記憶素子。 - 第1の電極と、
第2の電極と、
前記第1の電極と前記第2の電極との間に接続され、当該第1の電極と当該第2の電極との間に与えられる電気的パルスに応じてその抵抗値を増加または減少させる金属酸化物材料とを備え、
前記金属酸化物材料は、
VI族の遷移金属元素のうち少なくとも1種の元素とI族,II族,VII族,VIII族の遷移金属元素のうち少なくとも1種の元素とを構成元素として含む
ことを特徴とする記憶素子。 - 請求項1または請求項2において、
前記第1の電極を構成する材料と前記第2の電極を構成する材料とが異なる
ことを特徴とする記憶素子。 - 請求項1または請求項2において、
前記第1の電極の仕事関数は、前記第2の電極の仕事関数と異なる
ことを特徴とする記憶素子。 - 請求項1または請求項2において、
前記金属酸化物材料は、
アモルファスではなく多結晶または微結晶である
ことを特徴とする記憶素子。 - 請求項1または請求項2において、
前記金属酸化物材料は、
5体積%以上のVI族遷移金属元素を構成元素として含む
ことを特徴とする記憶素子。 - 請求項1または請求項2において、
前記記憶素子は、
前記第1の電極と前記第2の電極との間に所定の電気的パルスが印加されてその抵抗値が変化することによって、1ビットあるいは多ビットの情報を記憶する
ことを特徴とする記憶素子 - 請求項1または請求項2において、
前記記憶素子は、
前記第1の電極と前記第2の電極との間に所定の電圧が印加されて前記金属酸化物材料の抵抗値に応じた電流が流れることによって、1ビットあるいは多ビットの情報を読み出す
ことを特徴とする記憶素子。 - 請求項1または請求項2に記載の記憶素子を複数個備えるメモリ装置であって、
前記メモリ装置は、さらに、
前記複数の記憶素子と一対一で対応するトランジスタと、
複数のワード線と、
前記複数のワード線に所定の電圧を印加するワード線駆動部と、
複数のビット線と、
前記複数のビット線と一対一で対応する複数のプレート線と、
前記複数のビット線と当該ビット線に対応するプレート線との間に所定の電圧を印加するビット線プレート線駆動部とを備え、
前記記憶素子の各々は、
前記複数のビット線のうちいずれか1本と当該ビット線に対応するプレート線との間に、自己に対応するトランジスタと直列に接続され、
前記トランジスタの各々のゲートは、
前記複数のワード線のうちいずれか1本に接続される
ことを特徴とするメモリ装置。 - 請求項9において、
前記複数の記憶素子のうちいずれか1つに情報を記憶するときには、
前記ワード線駆動部は、
前記複数のワード線のうち前記情報を記憶しようとする記憶素子に対応するトランジスタが接続されたワード線に所定電圧を印加し、
前記ビット線駆動部は、
前記複数のビット線のうち前記情報を記憶しようとする記憶素子が接続されたビット線と当該ビット線に対応するプレート線との間に所定の電気的パルスを印加する
ことを特徴とするメモリ装置。 - 請求項9において、
前記複数の記憶素子のうちいずれか1つに記憶された情報を再生するときには、
前記ワード線駆動部は、
前記複数のワード線のうち前記情報を読み出そうとする記憶素子に対応するトランジスタが接続されたワード線に所定電圧を印加し、
前記ビット線駆動部は、
前記複数のビット線のうち前記情報を記憶しようとする記憶素子が接続されたビット線と当該ビット線に対応するプレート線との間に再生電圧を印加する
ことを特徴とするメモリ装置。 - 請求項9に記載のメモリ装置と、
所定の演算を行う論理回路とを備え、
前記論理回路は、
記憶モードおよび再生モードを有し、
前記記憶モードのときには、ビットデータを前記メモリ装置に記憶し、
前記再生モードのときには、前記メモリ装置に記憶されたビットデータを読み出す
ことを特徴とする半導体集積回路 - 請求項9に記載のメモリ装置と、
プログラム実行モードとプログラム書換モードとを有するプロセッサとを備え、
前記プロセッサは、
前記プログラム実行モードでは、
前記メモリ装置に記憶されたプログラムに従って動作し、
前記プログラム書換モードでは、
前記メモリ装置に記憶されたプログラムを外部から入力した別の新たなプログラムに書き換える
ことを特徴とする半導体集積回路。
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JP2005299057A JP2007109875A (ja) | 2005-10-13 | 2005-10-13 | 記憶素子,メモリ装置,半導体集積回路 |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009043758A (ja) * | 2007-08-06 | 2009-02-26 | Sony Corp | 記憶素子および記憶装置 |
WO2009050861A1 (ja) * | 2007-10-15 | 2009-04-23 | Panasonic Corporation | 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 |
WO2009142165A1 (ja) * | 2008-05-20 | 2009-11-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP2011009739A (ja) * | 2009-06-02 | 2011-01-13 | Imec | 低電力で動作可能なニッケル酸化層を含む抵抗スイッチングメモリセルの製造方法およびそのメモリセル |
KR101334184B1 (ko) * | 2007-11-08 | 2013-11-28 | 삼성전자주식회사 | 필드 프로그래머블 반도체 메모리장치 및 그프로그래밍방법 |
-
2005
- 2005-10-13 JP JP2005299057A patent/JP2007109875A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009043758A (ja) * | 2007-08-06 | 2009-02-26 | Sony Corp | 記憶素子および記憶装置 |
JP4539885B2 (ja) * | 2007-08-06 | 2010-09-08 | ソニー株式会社 | 記憶素子および記憶装置 |
WO2009050861A1 (ja) * | 2007-10-15 | 2009-04-23 | Panasonic Corporation | 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置 |
KR101334184B1 (ko) * | 2007-11-08 | 2013-11-28 | 삼성전자주식회사 | 필드 프로그래머블 반도체 메모리장치 및 그프로그래밍방법 |
WO2009142165A1 (ja) * | 2008-05-20 | 2009-11-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP2011009739A (ja) * | 2009-06-02 | 2011-01-13 | Imec | 低電力で動作可能なニッケル酸化層を含む抵抗スイッチングメモリセルの製造方法およびそのメモリセル |
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