JP5069339B2 - 不揮発性可変抵抗素子の抵抗制御方法 - Google Patents
不揮発性可変抵抗素子の抵抗制御方法 Download PDFInfo
- Publication number
- JP5069339B2 JP5069339B2 JP2010133016A JP2010133016A JP5069339B2 JP 5069339 B2 JP5069339 B2 JP 5069339B2 JP 2010133016 A JP2010133016 A JP 2010133016A JP 2010133016 A JP2010133016 A JP 2010133016A JP 5069339 B2 JP5069339 B2 JP 5069339B2
- Authority
- JP
- Japan
- Prior art keywords
- selection line
- selection
- memory cell
- forming process
- variable resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0097—Erasing, e.g. resetting, circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0088—Write with the simultaneous writing of a plurality of cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
Description
一又は複数の前記第1選択線および複数の前記第2選択線を選択して、当該第1選択線および当該第2選択線により選択される全ての前記メモリセルに対し、前記不揮発性可変抵抗素子の前記フォーミング処理を一括して行う前記不揮発性可変抵抗素子の抵抗制御方法であって、
前記メモリセルアレイ内の前記フォーミング処理の対象の前記メモリセルに接続する一又は複数本の前記第1選択線を選択し、当該選択された第1選択線の全てに所定の選択電圧を印加する第1のステップと、
前記メモリセルアレイ内の前記フォーミング処理の対象の前記メモリセルに接続する複数本の前記第2選択線を選択する第2のステップと、
前記メモリ動作の対象の全ての前記メモリセルの両端に前記フォーミング処理に必要な電圧が印加されるように、前記選択された第2選択線の夫々に、当該第2選択線と接続する前記フォーミング処理の対象の個々の前記メモリセルが接続する前記第3選択線と共通に接続する前記フォーミング処理の対象の前記メモリセルの最大数に応じて、前記不揮発性可変抵抗素子の前記フォーミング処理に必要な電圧に、前記第2選択線を介して前記第3選択線に電流が流れることによる前記第3選択線の電位変動分を補償した電圧を印加する第3のステップと、
前記フォーミング検知回路が特定の前記第2選択線の電流あるいは電位の変動を検知すると、前記不揮発性半導体記憶装置は、当該特定の第2選択線と接続する全ての前記メモリセルの前記フォーミング処理が完了している場合、当該特定の第2選択線を介した電圧の印加を停止する第4のステップと、を含むことを第1の特徴とする。
図5は、本発明方法の適用対象である不揮発性半導体記憶装置(以下、「本発明装置1」と称す)の回路構成図である。図5に示されるように、本発明装置1は、メモリセルアレイ501(501a又は501b、本実施形態では501aとする)、制御回路502、電圧発生回路504、第1選択線デコーダ506、及び、第2選択線デコーダ508、を備えて構成されている。
VSL(n)=n・ISL・RL1
VBLF−VSL(N−1)≧VF、即ち、VBLF−(N−1)ISL・RL1≧VF
上述の第1実施形態では、第2選択線と第3選択線が直交しているメモリセルアレイ501aに対して本発明方法を適用する場合について詳細に説明したが、本発明方法はメモリセルアレイの構成によりその適用が制限されるものではない。以下に、第2選択線と第3選択線が平行に延伸しているメモリセルアレイ501bに対し、本発明方法を適用する場合について詳細に説明する。
VBL(m)=m・ISL・RL2
VBLF−VSL(N−1)−VBL(M−1)≧VF
本発明方法は、フォーミング完了に伴う第2選択線或いは第3選択線の電位の変動を検知するフォーミング検知回路を備えた不揮発性半導体装置に適用することで、より一層効果的となる。図9は、本発明方法の適用対象である不揮発性半導体記憶装置(以下、「本発明装置3」と称す)の回路構成図である。図9に示されるように、本発明装置3は、メモリセルアレイ501a又は501b(本実施形態では、501aとする)を備える本発明装置1において、第2選択線と第2選択線デコーダ508との間にフォーミング検知回路510を更に備えた構成である。
以下、本発明の別実施形態について説明する。
VSL(N)=N・IW・RL1、VBL(M)=M・IW・RL2
VBLW−VSL(N)−VBL(M)≧VW
100: 不揮発性可変抵抗素子
102: 上部電極
104: 可変抵抗体
106: 下部電極
501,501a,501b: メモリセルアレイ
502: 制御回路
504: 電圧発生回路
506: 第1選択線デコーダ(ワード線デコーダ)
508: 第2選択線デコーダ(ビット線デコーダ)
509: 第3選択線デコーダ(ソース線デコーダ)
510、510a,511: フォーミング検知回路
513: (前段の)第2選択線デコーダ
514: (後段の)第2選択線デコーダ
BL,BL1〜BL16,BLn: 第2選択線(ビット線)
L: 論理回路
P: トランジスタ
SL,SL1〜SL2: 第3選択線(ソース線)
VBLn: 第2選択電圧信号
VFM: フォーミング電圧
VR11〜VR1g,VR21〜VR2g:不揮発性可変抵抗素子
WL,WL1,WL2: 第1選択線(ワード線)
φFM: フォーミング開始信号
φFMV: 電位変動チェック開始信号
Claims (5)
- 可変抵抗体の両端に電極を担持した二端子型の不揮発性可変抵抗素子の一端子と、制御端子に印加される電流又は電圧によって他の二端子間を流れる電流量が制御される三端子型の選択素子の前記制御端子を除く他の二端子のうち何れか一方とを接続してメモリセルを構成し、前記メモリセルを行及び列方向に夫々複数マトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置において、
前記不揮発性可変抵抗素子は、フォーミング処理を施すことにより、当該不揮発性可変抵抗素子の両端子間に電気的ストレスを与えることにより抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記メモリセルは、
前記選択素子の前記制御端子が第1選択線に接続され、
前記不揮発性可変抵抗素子の前記選択素子と接続しない一端子と、前記選択素子の前記不揮発性可変抵抗素子と接続しない前記制御端子を除く一端子のうち何れか一方が第2選択線に、他方が第3選択線に接続され、
前記第1選択線は、行方向に延伸し、同一行に属する前記メモリセル同士を接続し、
前記第2選択線は、列方向に延伸し、同一列に属する前記メモリセル同士を接続し、
前記第1選択線、前記第2選択線、及び、前記第3選択線により前記メモリセルアレイ内の前記メモリセルが相互に接続されてなり、
前記不揮発性半導体記憶装置は、前記不揮発性可変抵抗素子の前記フォーミング処理に必要な電圧を前記第1選択線と前記第2選択線により選択される前記メモリセルの両端に印加中に、前記フォーミング処理の完了に伴う前記第2選択線の所定位置に流れる電流あるいは前記第2選択線の所定位置の電位の変動を検知するフォーミング検知回路を、前記第2選択線に直接或いはデコーダを介して、又は、前記第3選択線が列方向に延伸している場合前記第3選択線に直接或いはデコーダを介して、接続してなり、
一又は複数の前記第1選択線および複数の前記第2選択線を選択して、当該第1選択線および当該第2選択線により選択される全ての前記メモリセルに対し、前記不揮発性可変抵抗素子の前記フォーミング処理を一括して行う前記不揮発性可変抵抗素子の抵抗制御方法であって、
前記メモリセルアレイ内の前記フォーミング処理の対象の前記メモリセルに接続する一又は複数本の前記第1選択線を選択し、当該選択された第1選択線の全てに所定の選択電圧を印加する第1のステップと、
前記メモリセルアレイ内の前記フォーミング処理の対象の前記メモリセルに接続する複数本の前記第2選択線を選択する第2のステップと、
前記メモリ動作の対象の全ての前記メモリセルの両端に前記フォーミング処理に必要な電圧が印加されるように、前記選択された第2選択線の夫々に、当該第2選択線と接続する前記フォーミング処理の対象の個々の前記メモリセルが接続する前記第3選択線と共通に接続する前記フォーミング処理の対象の前記メモリセルの最大数に応じて、前記不揮発性可変抵抗素子の前記フォーミング処理に必要な電圧に、前記第2選択線を介して前記第3選択線に電流が流れることによる前記第3選択線の電位変動分を補償した電圧を印加する第3のステップと、
前記フォーミング検知回路が特定の前記第2選択線の電流あるいは電位の変動を検知すると、前記不揮発性半導体記憶装置は、当該特定の第2選択線と接続する全ての前記メモリセルの前記フォーミング処理が完了している場合、当該特定の第2選択線を介した電圧の印加を停止する第4のステップと、を含むことを特徴とする不揮発性可変抵抗素子の抵抗制御方法。 - 前記メモリセルアレイにおいて、前記第3選択線は列方向に延伸し、同一列に属する前記メモリセル同士を相互に接続していることを特徴とする請求項1に記載の不揮発性可変抵抗素子の抵抗制御方法。
- 前記フォーミング処理時において、前記不揮発性可変抵抗素子に流れる電流量が所定値以下になるように、前記メモリセル内の前記選択素子のバイアス条件が設定されていることを特徴とする請求項1又は2に記載の不揮発性可変抵抗素子の抵抗制御方法。
- 前記フォーミング処理時において、前記不揮発性可変抵抗素子に流れる電流量が50μA以下になるように、前記メモリセル内の前記選択素子のバイアス条件が設定されていることを特徴とする請求項3に記載の不揮発性可変抵抗素子の抵抗制御方法。
- 前記第4のステップにおいて、前記不揮発性半導体記憶装置が特定の前記第2選択線を介した電圧の印加を停止すると、
当該特定の第2選択線を非選択に設定し、
前記選択された第2選択線の夫々と接続する前記フォーミング処理の対象の個々の前記メモリセルが接続する前記第3選択線と共通に接続する前記フォーミング処理の対象の前記メモリセルの最大数を再計算し、前記選択された第2選択線に、夫々、前記不揮発性可変抵抗素子の前記フォーミング処理に必要な電圧に、前記第2選択線を介して前記第3選択線に電流が流れることによる前記第3選択線の電位変動分を補償した電圧を印加する第5のステップを含むことを特徴とする請求項1〜4の何れか一項に記載の不揮発性可変抵抗素子の抵抗制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010133016A JP5069339B2 (ja) | 2010-06-10 | 2010-06-10 | 不揮発性可変抵抗素子の抵抗制御方法 |
CN201110155556.4A CN102347073B (zh) | 2010-06-10 | 2011-06-10 | 非易失性可变电阻元件的电阻控制方法 |
US13/157,620 US8451647B2 (en) | 2010-06-10 | 2011-06-10 | Resistance control method for nonvolatile variable resistive element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010133016A JP5069339B2 (ja) | 2010-06-10 | 2010-06-10 | 不揮発性可変抵抗素子の抵抗制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011258284A JP2011258284A (ja) | 2011-12-22 |
JP5069339B2 true JP5069339B2 (ja) | 2012-11-07 |
Family
ID=45096125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010133016A Expired - Fee Related JP5069339B2 (ja) | 2010-06-10 | 2010-06-10 | 不揮発性可変抵抗素子の抵抗制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8451647B2 (ja) |
JP (1) | JP5069339B2 (ja) |
CN (1) | CN102347073B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5214693B2 (ja) * | 2010-09-21 | 2013-06-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2012069216A (ja) * | 2010-09-24 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
US9153319B2 (en) * | 2011-03-14 | 2015-10-06 | Panasonic Intellectual Property Management Co., Ltd. | Method for driving nonvolatile memory element, and nonvolatile memory device having a variable resistance element |
US8804399B2 (en) * | 2012-03-23 | 2014-08-12 | Micron Technology, Inc. | Multi-function resistance change memory cells and apparatuses including the same |
WO2013145737A1 (ja) * | 2012-03-29 | 2013-10-03 | パナソニック株式会社 | クロスポイント型不揮発性記憶装置とその駆動方法 |
EP2713372B1 (en) * | 2012-09-28 | 2017-08-23 | Imec | Non-volatile resistive memory devices with boosting capacitor and methods for baising resistive memory structures thereof |
CN105304124B (zh) * | 2014-07-10 | 2018-09-07 | 华邦电子股份有限公司 | 电阻式存储器及其控制方法与存储单元 |
US10242737B1 (en) * | 2018-02-13 | 2019-03-26 | Macronix International Co., Ltd. | Device structure for neuromorphic computing system |
US11915749B2 (en) * | 2021-05-14 | 2024-02-27 | Ememory Technology Inc. | Resistive memory device and forming method thereof with improved forming time and improved forming uniformity |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6204139B1 (en) | 1998-08-25 | 2001-03-20 | University Of Houston | Method for switching the properties of perovskite materials used in thin film resistors |
AU1887000A (en) | 1999-02-17 | 2000-09-04 | International Business Machines Corporation | Microelectronic device for storing information and method thereof |
JP4113493B2 (ja) * | 2003-06-12 | 2008-07-09 | シャープ株式会社 | 不揮発性半導体記憶装置及びその制御方法 |
KR100610014B1 (ko) * | 2004-09-06 | 2006-08-09 | 삼성전자주식회사 | 리키지 전류 보상 가능한 반도체 메모리 장치 |
JP4594878B2 (ja) * | 2006-02-23 | 2010-12-08 | シャープ株式会社 | 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 |
WO2007141865A1 (ja) * | 2006-06-08 | 2007-12-13 | Renesas Technology Corp. | 半導体装置及びその製造方法 |
JP4344372B2 (ja) | 2006-08-22 | 2009-10-14 | シャープ株式会社 | 半導体記憶装置及びその駆動方法 |
JP2008065953A (ja) * | 2006-09-11 | 2008-03-21 | Fujitsu Ltd | 不揮発性半導体記憶装置及びその読み出し方法 |
US8139432B2 (en) * | 2006-12-27 | 2012-03-20 | Samsung Electronics Co., Ltd. | Variable resistance memory device and system thereof |
JP5106297B2 (ja) | 2008-07-30 | 2012-12-26 | 株式会社東芝 | 半導体記憶装置 |
JP2010055719A (ja) * | 2008-08-29 | 2010-03-11 | Toshiba Corp | 抵抗変化メモリ装置 |
JP5175769B2 (ja) * | 2009-02-25 | 2013-04-03 | 株式会社東芝 | 半導体記憶装置 |
JP4774109B2 (ja) | 2009-03-13 | 2011-09-14 | シャープ株式会社 | 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法 |
-
2010
- 2010-06-10 JP JP2010133016A patent/JP5069339B2/ja not_active Expired - Fee Related
-
2011
- 2011-06-10 US US13/157,620 patent/US8451647B2/en not_active Expired - Fee Related
- 2011-06-10 CN CN201110155556.4A patent/CN102347073B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN102347073B (zh) | 2014-06-25 |
US20110305070A1 (en) | 2011-12-15 |
US8451647B2 (en) | 2013-05-28 |
CN102347073A (zh) | 2012-02-08 |
JP2011258284A (ja) | 2011-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4774109B2 (ja) | 不揮発性可変抵抗素子のフォーミング処理の制御回路、並びにフォーミング処理の制御方法 | |
JP5069339B2 (ja) | 不揮発性可変抵抗素子の抵抗制御方法 | |
US8654559B2 (en) | Semiconductor memory device | |
JP5133471B2 (ja) | 抵抗変化型不揮発性素子の書き込み方法および記憶装置 | |
US8817525B2 (en) | Semiconductor memory device | |
JP4189395B2 (ja) | 不揮発性半導体記憶装置及び読み出し方法 | |
JP4594878B2 (ja) | 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 | |
US7697317B2 (en) | Nonvolatile semiconductor memory device | |
JP5291248B2 (ja) | 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置 | |
JP5161946B2 (ja) | 不揮発性半導体記憶装置 | |
JP5209151B1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法 | |
JP4460552B2 (ja) | 半導体記憶装置 | |
JP4221031B2 (ja) | 不揮発性半導体記憶装置及びその書き換え方法 | |
WO2013080499A1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
JP5400253B1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
JP2014211937A (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
CN102301425A (zh) | 电阻变化元件的驱动方法、初始处理方法、以及非易失性存储装置 | |
JP2013254545A (ja) | 不揮発性半導体記憶装置、及び、可変抵抗素子の抵抗制御方法 | |
JP2006202411A (ja) | 不揮発性半導体記憶装置及びその制御方法 | |
JP5369071B2 (ja) | 可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置 | |
JP6653488B2 (ja) | 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置 | |
JP2007109875A (ja) | 記憶素子,メモリ装置,半導体集積回路 | |
JP2013251017A (ja) | 半導体記憶装置、及び、メモリセルアレイの駆動方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120426 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120705 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120724 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120816 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150824 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |