JP5161946B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えた不揮発性半導体記憶装置に関する。
携帯用電子機器等のモバイル機器の普及とともに、電源オフ時にも記憶したデータを保持することのできる大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、ＲＲＡＭ（抵抗変化メモリ：ＲＲＡＭは登録商標）等の不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、電圧印加による高速書き換えが可能であり、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易であり、既存のＣＭＯＳプロセスとの親和性が高いことに利点があることから注目されている。
ＲＲＡＭで利用することのできる抵抗変化材料として、従来から多くの金属酸化物において、パルス電圧の印加による抵抗変化が報告されている。例えば、ＰｒｘＣａ１−ｘＭｎＯ３（ＰＣＭＯ）のような三元型のペロブスカイト材料、或いは、Ｎｉ，Ｃｏ，Ｔｉ，Ｆｅ，Ｃｕ，Ｔａ，Ｈｆ，Ｚｒ，Ｎｂ，Ａｌ等の多くの金属酸化物薄膜の両端を金属電極で挟持した構造で抵抗スイッチング素子（可変抵抗素子）を形成することができる（例えば、非特許文献１、非特許文献２等参照）。以下、説明の便宜上、ＲＲＡＭに使用する抵抗スイッチング素子を、ＲＲＡＭ以外で使用される抵抗変化素子と区別して「可変抵抗素子」と称する。これらの材料のうち、どの金属酸化物材料と金属電極を組み合わせた時に最適の特性を得られるかについては、いくつかの経験的知見が蓄積されてきている。例えば、ＴｉやＴａの酸化物のようなｎ型の金属酸化物に対してはＰｔ等の仕事関数の大きい材料を電極として用い、ＣｏやＮｉの酸化物のようなｐ型の金属酸化物に対してはＴｉやＴａのような仕事関数の小さい材料を電極として用いることによって良好なスイッチングをすることが知られている。このため、ＲＲＡＭの抵抗スイッチング動作は金属酸化物と電極の間にショットキー障壁を有する接合界面でできていることが望ましいとの考察がなされている（例えば、特許文献１参照）。一方で望ましいスイッチング動作をさせるには、可変抵抗素子と直列に接続した負荷抵抗の値を素子の動作モードごとに適当に制御し、印加電圧を可変抵抗素子と負荷抵抗の間で適切に分配することが重要ということが分かっている。
また、電圧印加によって抵抗変化を示す金属酸化物の抵抗変化のメカニズムについては、ペロブスカイト材料やＴｉ酸化物、Ｎｉ酸化物においては酸化物中の酸素欠損の発生消滅或いは電界による移動が抵抗変化の原因であると考えられている。
ところで、ＲＲＡＭ等の不揮発性半導体記憶装置では、工場出荷前に種々のテスト（性能試験、品質試験等）を行い、当該テストに合格したチップまたはブロック（メモリセルアレイの一部）のみを製品として出荷している。その際に、個々の製品に固有の情報（例えば、メモリセルアレイ内の一部のメモリセルを冗長救済した場合における救済情報、一部の不良ブロックを不使用とした場合の不良ブロックアドレス等の情報、製品情報（製造番号等）等）をチップ上の当該固有情報記憶用に設けた不揮発性メモリ素子に書き込み、不良メモリセルの冗長救済、不良ブロックの非活性化、製品情報の保存等を行っている。一方、ユーザデータ格納用のメモリセルアレイは、通常出荷時において、全てのメモリセルが同じ記憶状態に統一され、特定の情報が記憶されていない状態に設定されている。
特許第４０８８３２４号明細書
Ｗ．Ｗ．Ｚｈｕａｎｇ他、"Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＲＡＭ）"， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．１９３−１９６，２００２．１２ Ｂａｅｋ，Ｉ．Ｇ．他、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．５８７−５９０，２００４年
製品として出荷される不揮発性半導体記憶装置は、通常、樹脂封止等によりパッケージに収容された状態で出荷され、ユーザにおいて、所定の基板上に半田付けされて、最終製品に組み込まれる。そのとき、ユーザ側での例えば半田リフロー処理等の高温処理（例えば、２６０℃程度の高温処理）により、上記固有情報記憶用の不揮発性メモリ素子に記憶した製品固有情報が予期せずに書き換わった場合、冗長救済や不良ブロックの非活性化が正常に機能せず、動作不良となる虞がある。また、製品情報が書き換わってしまうと、市場不良が発生した場合に、製造段階での正確な履歴情報を収集不能となり、不良解析が困難となる。更に、ユーザデータ格納用のメモリセルアレイの一部のデータが書き換わると、ユーザは、当該製品が何らかのデータが書き込まれた既使用の製品或いは不良品ではないかとの疑念を抱く可能性がある。
そこで、本願発明者は、第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子において、ユーザ側での出荷後の高温処理で、可変抵抗素子の抵抗状態（記憶情報）が書き換わる可能性があるかの確認を行った。可変抵抗素子の抵抗状態を高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を、通常の書き込み条件（製品仕様を満足するように設定された標準的な書き込み条件）で行った場合に、低抵抗状態に書き込まれた可変抵抗素子を、例えば１５０℃以上の高温下に無バイアス状態で放置すると、可変抵抗素子の抵抗状態が放置時間の経過とともに、数時間以内に２倍以上の高抵抗状態に推移することが確認され、周囲温度が高温であるほど、当該抵抗状態の推移が早くなり、より高抵抗化することが確認された。
更に、本願発明者の鋭意研究により、上記高温放置下での低抵抗状態から高抵抗状態の抵抗変化が、可変抵抗素子を低抵抗状態に遷移させる時の書き込み条件を、通常の書き込み条件より、更に低抵抗状態となる書き込み条件で行うことで、実用上問題ない程度に大幅に緩和されることを見出した。更に、通常の書き込み条件で高抵抗状態に書き込まれた可変抵抗素子を、上記と同様の高温下に放置しても、僅かに（例えば、数％程度）高抵抗化する傾向はあるものの、実用上問題になる程度の大きな抵抗変化は確認されなかった。
本発明は、電圧印加により抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子において、工場出荷後の半田リフロー処理に必要な高温下で低抵抗状態から高抵抗状態への抵抗変化が発生し得ることに鑑みてなされたものであり、その目的は、２６０℃付近の高温下でのデータ保持特性に優れた不揮発性半導体記憶装置を提供することにある。
上記目的を達成するため、本発明では、
第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイを備えた不揮発性半導体記憶装置において、
前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記メモリセルアレイ内の全ての前記メモリセルの前記可変抵抗素子が、前記２以上の異なる抵抗状態の内の最も高抵抗の抵抗状態に設定されていることを第１の特徴とする不揮発性半導体記憶装置を提供し、更に、
前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記メモリセルアレイ内の全ての前記メモリセルの前記可変抵抗素子を、前記２以上の異なる抵抗状態の内の最も高抵抗の抵抗状態に高抵抗化することを第１の特徴とする不揮発性半導体記憶装置の書き込み方法を提供する。
更に、上記目的を達成するため、本発明では、
上記ユーザデータの格納用としたメモリセルアレイと、１または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備えた不揮発性半導体記憶装置において、
前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記特定メモリ領域の前記可変抵抗素子の少なくとも一部が、前記書き込み回路が前記メモリセルアレイ内の前記可変抵抗素子に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を増大させた増強印加条件での低抵抗化動作により低抵抗化されていることを第２の特徴とする不揮発性半導体記憶装置を提供し、更に、
前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記特定メモリ領域の前記可変抵抗素子の少なくとも一部を、前記書き込み回路が前記メモリセルアレイ内の前記可変抵抗素子に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を増大させた増強印加条件での低抵抗化動作により低抵抗化することを第２の特徴とする不揮発性半導体記憶装置の書き込み方法を提供する。
更に、上記目的を達成するため、本発明では、
上記ユーザデータの格納用としたメモリセルアレイと、１または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備えた不揮発性半導体記憶装置において、
前記書き込み回路が、前記メモリセルアレイ内の前記可変抵抗素子に対して前記ユーザデータを書き込む場合、前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において前記特定メモリ領域の前記可変抵抗素子の少なくとも一部に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を減少させた印加条件で、低抵抗化動作を行うことを第３の特徴とする不揮発性半導体記憶装置を提供し、更に、
前記書き込み回路を用いて、前記メモリセルアレイ内の前記可変抵抗素子に対して前記ユーザデータを書き込む場合、前記使用前状態において前記特定メモリ領域の前記可変抵抗素子の少なくとも一部に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を減少させた印加条件で、低抵抗化動作を行うことを第３の特徴とする不揮発性半導体記憶装置の書き込み方法を提供する。
尚、本明細書の説明において、ユーザとは、工場出荷後の不揮発性半導体記憶装置の使用者であって、ユーザデータとは、当該ユーザが不揮発性半導体記憶装置に記憶するデータである。
更に、本発明は、上記第１の特徴と上記第２の特徴と上記第３の特徴の内の２以上の特徴を備えた不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置の書き込み方法を提供する。尚、上記第２の特徴と上記第３の特徴は、着目している低抵抗化動作の時点が異なるものの、特定メモリ領域とメモリセルアレイに対する低抵抗化動作における各書き込み条件の相対的な関係は同じである。
更に、上記第１または第２または第３の特徴の不揮発性半導体記憶装置または不揮発性半導体記憶装置の書き込み方法において、前記可変抵抗体が、ｎ型の導電性を呈する金属酸化物で形成され、前記第２電極の仕事関数が前記第１電極の仕事関数より大きいこと、或いは、前記可変抵抗体が、Ｔｉ，Ｔａ，Ｈｆ，Ｚｒの中から選択される金属の酸化物を含んでなることが好ましい。
電圧印加により抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子において、工場出荷後の半田リフロー処理に必要な高温下での抵抗変化は、低抵抗状態から高抵抗状態に限って発生すること、及び、低抵抗動作を通常の書き込み条件より更に低抵抗状態となる増強された書き込み条件で行うことで、当該抵抗変化が実用上問題にならない程度に大幅に緩和されるという本願発明者による新知見により、上記特徴の不揮発性半導体記憶装置または不揮発性半導体記憶装置の書き込み方法によれば、工場出荷後の製品が半田リフロー処理に必要な高温下に放置されることで生じる不都合を回避できる。
より具体的には、上記第１の特徴の不揮発性半導体記憶装置または不揮発性半導体記憶装置の書き込み方法によれば、ユーザデータ格納用のメモリセルアレイに記憶されたデータが予期せずに書き換わるという問題が解消され、また、上記第２または第３の特徴の不揮発性半導体記憶装置または不揮発性半導体記憶装置の書き込み方法によれば、冗長救済情報や製造番号等の個々の製品に固有の情報が、可変抵抗素子の抵抗変化により予期せずに書き換わり、それにより動作不良等が誘起されるのを未然に防止できる。
本発明に係る不揮発性半導体記憶装置で使用する可変抵抗素子の基本的な構造を模式的に示す断面図 本発明に係る不揮発性半導体記憶装置で使用するメモリセルの構成の一例を示す回路図 本発明に係る不揮発性半導体記憶装置で使用する可変抵抗素子に対する高抵抗化動作と低抵抗化動作における電圧印加時間に対する抵抗変化の様子を模式的に示す図 低抵抗状態の可変抵抗素子を無バイアス状態で高温下に放置した場合の放置時間と抵抗値の推移の測定結果を示す図 高抵抗状態の可変抵抗素子を無バイアス状態で高温下に放置した場合の放置時間と抵抗値の推移の測定結果を示す図 低抵抗状態の可変抵抗素子を無バイアス状態で高温下に放置した場合の放置時間と抵抗値の推移を低抵抗化動作時の書き込み電流値を変化させて測定した結果を示す図 低抵抗状態の可変抵抗素子を無バイアス状態で高温下に放置した場合の放置時間と抵抗値の推移を低抵抗化動作時のパルス幅を変化させて測定した結果を示す図 本発明に係る不揮発性半導体記憶装置の一実施形態における概略の構成を模式的に示すブロック図 本発明に係る不揮発性半導体記憶装置の一実施形態で使用するユーザデータ格納用のメモリセルアレイの１ブロックの概略の構成を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の一実施形態で使用する不良ブロックアドレスメモリ内のメモリセルの配列の一例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の別実施形態で使用するメモリセルアレイの概略の構成を模式的に示す回路図
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）及びその書き込み方法（以下、適宜「本発明方法」という。）の実施の形態につき、図面に基づいて説明する。
先ず、本発明装置で使用する可変抵抗素子について説明する。図１に、可変抵抗素子１の基本的な構造を模式的に示す。可変抵抗素子１は、例えば、最も単純なプレーナ型構造では、第１電極２、第２電極３、及び、両電極間に挟持された可変抵抗体４の３層構造で構成される。尚、可変抵抗素子の構造は、プレーナ型構造に限定されるものではなく、例えば、開口部を有する平板電極と、当該開口部の中心に位置する柱状電極と、平板電極と柱状電極の間に挟持された環状の可変抵抗体で構成されても良く、要するに、２つの電極２，３間に可変抵抗体４が挟持された２端子構造であれば良い。
更に、本実施形態では、仕事関数の異なる２つの電極（便宜的に、仕事関数の小さい方を第１電極、仕事関数の大きい方を第２電極とする。）を用い、例えば、図１に示すプレーナ型構造では、第１電極２を上部電極とし、第２電極３を下部電極とする。また、可変抵抗体４としては、ｎ型の導電性を示す金属酸化物を使用する。可変抵抗体４として使用できるｎ型の金属酸化物として、例えば、Ｔｉ，Ｔａ，Ｈｆ，Ｚｒの中から選択される金属の酸化物がある。本実施形態では、可変抵抗体４としてＨｆＯｘ（例えば、ＨｆＯ２）を使用する。
また、可変抵抗体４としてｎ型の金属酸化物を使用した場合、第１電極は、可変抵抗体４との界面でオーミック接合となる程度に仕事関数の小さい導電性材料で形成され、第２電極は、可変抵抗体４との界面で非オーミック接合（ショットキー接合）となる程度に仕事関数の大きい導電性材料で形成される必要がある。具体的な仕事関数の値は、可変抵抗体４の酸化物中の酸素欠損の発生によって生じる電子捕獲順位との関係で定まるが、ｎ型の金属酸化物の場合、第２電極の仕事関数としては４．５ｅＶ以上が望ましく、第１電極の仕事関数としては４．２ｅＶ以下が望ましい。上記条件を満足する金属のうち半導体プロセスで使用できる電極材料として、例えば、第１電極には、Ｔｉ（４．２ｅＶ）、Ｈｆ（３．９ｅＶ）、Ａｌ（４．１ｅＶ）、Ｔａ（４．２ｅＶ）等が、第２電極には、Ｗ（４．５ｅＶ）、Ｎｉ（５ｅＶ）、ＴｉＮ（４．７ｅＶ）、ＷＮ（５ｅＶ）、ＮｉＳｉ（４．９ｅＶ）、ＴａＣｘＮｙ（４．４〜４．８ｅＶ）等が挙げられる。各材料の後の括弧内の数字は仕事関数を示す。本実施形態では、一例として、可変抵抗体４がＨｆＯｘの場合において、第１電極としてＴａを、第２電極としてＴｉＮを使用した実施例について説明する。
上記構造を有する可変抵抗素子の抵抗変化（スイッチング動作）のメカニズムとしては、以下のように考えられている。可変抵抗体４及び両電極２，３を成膜した直後の可変抵抗素子の両電極２，３間の抵抗状態は、スイッチング動作の抵抗変化範囲より高抵抗状態になっており、両電極２，３間に通常の書き込み条件での電圧印加を行ってもスイッチング動作は生じない。そこで、可変抵抗素子をスイッチング動作可能な抵抗状態にまで初期化（低抵抗化）するフォーミング処理が行われ、可変抵抗体内にスイッチング動作時の電流（書き込み電流）の流れる電流経路（フィラメントパス）が形成される。一旦フィラメントパスが形成されると、両電極２，３間への電圧印加によるフィラメントパス内の酸素欠損の発生・消滅により、抵抗状態が変化することになる。
尚、以下の説明において、両電極２，３間への電圧印加により可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる書き込み動作を低抵抗化動作と、逆に、高抵抗状態から低抵抗状態へ遷移させる書き込み動作を低抵抗化動作と称し、２つの書き込み動作（高抵抗化動作と低抵抗化動作）を総称して書き込み動作と称する。
次に、本発明装置における高温下でのデータ保持特性について説明する。先ず、当該高温下でのデータ保持特性の測定対象となるメモリセルの構造、及び、当該測定に係るメモリセルへの電圧印加条件について説明する。当該測定に用いたメモリセル５は、図２（Ａ）に模式的に示すように、図１に示す可変抵抗素子１と選択トランジスタ６の直列回路で構成される。具体的には、選択トランジスタ６は、ソース及びドレインの導電型がＮ型で閾値電圧が正電圧（例えば＋０．１Ｖ〜＋１．５Ｖ程度）のエンハンスメント型のＮチャンネルＭＯＳＦＥＴで構成され、可変抵抗素子１の第２電極３と選択トランジスタ６のドレインが接続され、可変抵抗素子１の第１電極２がビット線ＢＬに、選択トランジスタ６のソースがソース線ＳＬに、選択トランジスタ６のゲートがワード線ＷＬに、夫々接続している。測定対象となる可変抵抗素子１の高抵抗化動作では、ビット線ＢＬを接地し、ワード線ＷＬに所定のゲート電圧Ｖｐｇ１を印加して選択トランジスタ６を導通状態とし、ソース線ＳＬの正電圧パルスＶｒｅｓｅｔを印加して、高抵抗化動作に必要な閾値電圧以上の書き込み電圧Ｖｗの電圧パルスを可変抵抗素子１に印加する（図２（Ｂ）参照）。測定対象となる可変抵抗素子の低抵抗化動作では、ソース線ＳＬを接地し、ワード線ＷＬに所定のゲート電圧Ｖｐｇ１を印加して選択トランジスタ６を導通状態とし、ビット線ＢＬに正電圧パルスＶｓｅｔを印加して、低抵抗化動作に必要な閾値電圧以上の電圧パルスを可変抵抗素子１に印加し、可変抵抗素子１に流れる書き込み電流Ｉｗを一定電流に制御する（図２（Ｃ）参照）。可変抵抗素子１に必要な書き込み電流Ｉｗが流れるように、ワード線ＷＬに印加するゲート電圧Ｖｐｇ１，Ｖｐｇ２を調整する。図３に模式的に示すように、低抵抗化動作では、可変抵抗素子１の抵抗状態は、ナノ秒オーダーの電圧印加後に瞬時に低抵抗化するが、低抵抗化後の抵抗値は、書き込み電流Ｉｗの大きさと電圧印加時間ｔｐに依存して、書き込み電流Ｉｗが大きい程より低抵抗化し、一旦低抵抗化した後も継続的に書き込み電流を流し続けると、低抵抗化が進行する。また、高抵抗化動作では、可変抵抗素子１の抵抗状態は、電圧印加時間の経過とともに徐々に高抵抗化する。これは、書き込み電流Ｉｗが継続的に流れることで発生するジュール熱によって、フィラメントパス内の酸素欠損が徐々に消滅するためと考えられる。以下、無バイアス状態で高温下に放置した場合の経過時間（放置時間）と抵抗値の推移を測定した結果を、図４〜図７に示す。
図４は、通常の書き込み条件（書き込み電流Ｉｗ＝１００μＡ、パルス幅ｔｐ＝５０ｎｓ）で低抵抗化動作を行ったメモリセルを測定対象として、夫々、２６０℃、２００℃、１５０℃、１２５℃の雰囲気下に放置した場合の測定結果である。
図４に示すように、１２５℃の雰囲気下では、１０００時間放置しても、抵抗は１．５倍程度にしか高抵抗化しないのに対し、２６０℃の雰囲気下では、１０数秒後には、抵抗が２倍以上に高抵抗化し、１００秒後には、３〜４倍程度に高抵抗化し、２００秒後には、５倍程度以上に高抵抗化している。放置温度が２００℃に低下すると、１００秒後の高抵抗化は１．５倍程度に緩和される。一般的な半田リフロー処理は、２６０℃で１００秒程度を要するので、可変抵抗素子の抵抗値が３〜４倍程度に高抵抗化する。例えば、可変抵抗素子を冗長救済情報の記憶に使用している場合、低抵抗状態の可変抵抗素子が高抵抗化することで、冗長救済情報が正確に読み出せずに冗長救済が正常に機能しない可能性がある。また、仮に２６０℃で放置時間が２００秒程度経過すると、ユーザデータを格納するメモリセルアレイの読み出し動作において、低抵抗状態の可変抵抗素子が高抵抗状態と判断される可能性もある。つまり、図４の測定結果は、以上のような高温下でのデータ保持特性の劣化を示唆している。但し、データ保持特性の劣化が、具体的にどのような不良症状となって現れるかは、読み出し回路等の回路構成、及び、可変抵抗素子、メモリセル、メモリセルアレイの構造等に大きく依存する。
図５は、通常の書き込み条件（書き込み電圧Ｖｗ＝１．５Ｖ、パルス幅ｔｐ＝５０ｎｓ）で高抵抗化動作を行ったメモリセルを測定対象として、夫々、２６０℃、２００℃、１５０℃、１２５℃の雰囲気下に放置した場合の測定結果である。
図５に示すように、１２５℃及び１５０℃の雰囲気下では、１０００時間放置しても、抵抗は殆ど変化せず、更に高温の２００℃及び２６０℃の雰囲気下でも、１０００時間放置しても、抵抗は僅かに（数％程度）高抵抗化するだけである。従って、可変抵抗素子の抵抗状態が高抵抗状態の場合は、２６０℃の高温下で長時間放置されても、抵抗状態に実質的な変動は生じない。
図６は、書き込み電流Ｉｗを変化させた３通りの書き込み条件（書き込み電流Ｉｗ＝１００μＡ、２００μＡ，３００μＡ、パルス幅ｔｐ＝５０ｎｓ）で低抵抗化動作を行ったメモリセルを測定対象として、夫々、２６０℃の雰囲気下に放置した場合の測定結果である。通常の書き込み条件（書き込み電流Ｉｗ＝１００μＡ、パルス幅ｔｐ＝５０ｎｓ）で低抵抗化動作を行ったメモリセルの測定結果は、図４に示すものと同じである。
図６に示すように、書き込み電流Ｉｗを通常の書き込み条件より大きくした場合、書き込み電流Ｉｗ＝１００μＡの場合には、抵抗値が２倍に高抵抗化するまでの経過時間が約２０秒であったのに対し、書き込み電流Ｉｗを２００μＡに倍増した場合には、同じ抵抗値にまで高抵抗化するまでの時間が約１０００秒まで延長された。一般的な半田リフロー処理は、２６０℃で１００秒程度を要するので、放置時間を１００秒とした場合には、通常の書き込み条件で低抵抗化された場合の抵抗値と同程度まで高抵抗化するに止まっている。また、書き込み電流Ｉｗを３００μＡに更に増加した場合には、放置時間が１０００時間を超えても、通常の書き込み条件で低抵抗化された場合の抵抗値以下に止まっている。この測定結果より、低抵抗化動作において書き込み電流Ｉｗを通常の設定より大きくすることで、２６０℃の高温下での放置による高抵抗化を抑制できることが分かる。具体的には、書き込み電流Ｉｗを通常の設定より例えば２倍程度大きくすることで、放置時間１０００秒以内であれば、２６０℃の高温下でも、通常の書き込み条件で低抵抗化した場合の２倍の抵抗値以上には高抵抗化しない。従って、２倍程度以内の高抵抗化が、読み出し回路等の回路構成上許容できる範囲であれば、書き込み電流Ｉｗを通常の設定より２倍すれば、１０００時間の放置時間を許容できる。従って、本実施形態では、書き込み電流Ｉｗを通常の設定より２倍以上に、好ましくは、３倍に設定することで、高温下に長時間放置することに起因するデータ保持特性の劣化を十分に抑制できるものと考える。
図７は、パルス幅ｔｐを変化させた３通りの書き込み条件（書き込み電流Ｉｗ＝１００μＡ、パルス幅ｔｐ＝５０ｎｓ、５μｓ，５ｍｓ）で低抵抗化動作を行ったメモリセルを測定対象として、夫々、２６０℃の雰囲気下に放置した場合の測定結果である。通常の書き込み条件（書き込み電流Ｉｗ＝１００μＡ、パルス幅ｔｐ＝５０ｎｓ）で低抵抗化動作を行ったメモリセルの測定結果は、図４に示すものと同じである。
図７に示すように、パルス幅ｔｐを通常の書き込み条件より長くした場合、パルス幅ｔｐ＝５０ｎｓの場合には、抵抗値が２倍に高抵抗化するまでの経過時間が約２０秒であったのに対し、パルス幅ｔｐを５μｓに増加した場合には、同じ抵抗値にまで高抵抗化するまでの時間が約６００秒まで延長された。一般的な半田リフロー処理は、２６０℃で１００秒程度を要するので、放置時間を１００秒とした場合には、通常の書き込み条件で低抵抗化された場合の抵抗値と同程度まで高抵抗化するに止まっている。また、パルス幅ｔｐを５ｍｓに更に増加した場合には、放置時間が１０００時間を超えても、通常の書き込み条件で低抵抗化された場合の抵抗値以下に止まっている。この測定結果より、低抵抗化動作においてパルス幅ｔｐを通常の設定より長くすることで、２６０℃の高温下での放置による高抵抗化を抑制できることが分かる。具体的には、パルス幅ｔｐを通常の設定より例えば１００倍程度大きくすることで、放置時間６００秒以内であれば、２６０℃の高温下でも、通常の書き込み条件で低抵抗化した場合の２倍の抵抗値以上には高抵抗化しない。従って、２倍程度以内の高抵抗化が、読み出し回路等の回路構成上許容できる範囲であれば、パルス幅ｔｐを通常の設定より１００倍にすれば、６００秒の放置時間を許容できる。従って、本実施形態では、パルス幅ｔｐを通常の設定より１００倍以上に、好ましくは、１０００倍以上、更に好ましくは、１０万倍に設定することで、高温下に長時間放置することに起因するデータ保持特性の劣化を十分に抑制できるものと考える。
更に、図６及び図７の測定結果より、書き込み電流Ｉｗとパルス幅ｔｐの両方を、通常の書き込み条件より増大するようにしても良く、一方だけを更に増加させるのと同様の効果を奏する。
尚、上記のＨｆＯｘを含むｎ型の導電性を示す金属酸化物は、上述のように、フォーミング処理によって形成された金属酸化物中のフィラメントパス内の酸素欠損の発生消滅或いは電界による移動が抵抗スイッチングのメカニズムと考えられ、書き込み電流によるジュール熱も酸素欠損の消滅に影響を与えているものと考えられている。従って、図４〜図７に示す測定結果は、可変抵抗体４がＨｆＯｘ以外のｎ型の金属酸化物にもそのまま妥当するものと考えられる。更に後述するように、ｐ型の金属酸化物にも妥当するものと考えられる。
以上、図４〜図７の測定結果に基づく新知見より、本発明装置では、第１に、図１に示す構造の可変抵抗素子１を用いたメモリ領域の内、可変抵抗素子１を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイについては、ユーザが当該メモリセルアレイにデータを書き込む前の使用前状態において、メモリセルアレイ内の全てのメモリセルの可変抵抗素子の抵抗状態を最も高い抵抗状態に高抵抗化することを行う。更に、第２に、上記使用前状態において、同じ可変抵抗素子を複数用いたユーザデータ以外の個々の製品に固有のデータ（以下、特定データと称する）の格納用に設けた特定メモリ領域に対しては、特定データの内容に応じて特定メモリ領域の一部または全部の可変抵抗素子を低抵抗状態に書き込む必要が生じた場合に、ユーザデータの格納用としたメモリセルアレイの可変抵抗素子に対する低抵抗化動作の書き込み条件より、書き込み電流または電圧パルスの印加時間の少なくとも何れか一方を増加させて、低抵抗化動作を行う。
本実施形態では、上記使用前状態として、本発明装置の工場出荷前の状態を想定する。また、特定データとしては、メモリセルアレイに対して冗長救済を行う場合の冗長救済用データ、製造番号等の製品関連データ等が想定されるが、ユーザデータ以外であれば如何なるデータでも特定メモリ領域に格納できる。本実施形態では、特定データとして、後述するブロック冗長救済用の不良ブロックアドレスを特定メモリ領域に格納して、ブロック冗長救済を行う場合について説明する。
図８に、ブロック冗長救済に対応したメモリセルアレイ構成の本発明装置の一実施形態における概略の構成を示す。図８に示すように、本発明装置は、メモリセルアレイ１０と、その周辺に、ワード線デコーダ１１、ビット線デコーダ１２、ブロックデコーダ１３、不良ブロックアドレスメモリ１４、電圧スイッチ回路１５、読み出し回路１６、電圧発生回路１７、及び、制御回路１８を備えて構成される。
図８に示すように、メモリセルアレイ１０は、行方向に９個のブロックに分割して構成され、８つの通常ブロックＢＬＫ０〜７と１つの冗長ブロックＢＬＫ８で構成される。各ブロックＢＬＫ０〜８は、夫々全く同じ構成で、図９に示すように、列方向に延伸するｍ本のビット線ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線ＷＬ１〜ＷＬｎの各交点に、図２に例示したメモリセル５がｍ×ｎ個配置された構成となっている。図９に示すように、各ブロックＢＬＫ０〜８は、同一列のメモリセル５の可変抵抗素子１の第１電極２同士を接続して列方向に延伸させ各ビット線ＢＬ１〜ＢＬｍとし、同一行のメモリセル６の選択トランジスタ６のゲート同士を接続して行方向に延伸させ各ワード線ＷＬ１〜ＷＬｎとする。各メモリセル５の選択トランジスタ６のソースは夫々共通のソース線ＳＬに接続している。
尚、図９では、ソース線ＳＬは、ワード線ＷＬ１〜ＷＬｎと平行に行方向に延伸し、各行に１本ずつ設けての各ブロックＢＬＫ０〜８の外部で夫々を共通に接続して、ブロック単位で駆動する構成となっているが、全てのブロックＢＬＫ０〜８のソース線ＳＬを共通に駆動する構成でも良く、隣接する２行間で１本のソース線ＳＬを共有する構成であっても良く、また、行方向ではなく列方向に延伸する構成でも構わない。更に、各ブロックＢＬＫ０〜８内に複数のソース線ＳＬを設け、ワード線やビット線と同様に、所定のメモリセルまたはメモリセル群を選択するために選択可能に構成しても良い。
ワード線デコーダ１１は、アドレス線１９から制御回路１８に入力したアドレス信号の内の行アドレス信号２２をデコードし、読み出し動作及び書き込み動作において、各動作の対象となる選択メモリセルに接続する選択ワード線と、それ以外の非選択ワード線に、夫々所定のゲート電圧を印加することにより、各ブロックＢＬＫ０〜８内のメモリセルを行単位で選択する。
ビット線デコーダ１２は、ブロックＢＬＫ０〜８毎に設けられている。ブロックＢＬＫ０〜８の内のブロックデコーダ１３で選択された選択ブロックに対応する１つのビット線デコーダ１２が、アドレス線１９から制御回路１８に入力したアドレス信号の内の列アドレス信号２３をデコードし、選択ブロック内の選択メモリセルに接続する選択ビット線に所定の電圧を印加することで、選択ブロック内のメモリセルを列単位で選択する。
ブロックデコーダ１３は、アドレス線１９から制御回路１８に入力したアドレス信号の内のブロックアドレス信号２４をデコードし、例えば、各ブロックＢＬＫ０〜８に夫々ブロック選択信号を出力し、ブロックＢＬＫ０〜８の内の１つを選択する。ブロックデコーダ１３は、ブロックアドレス信号２４と不良ブロックアドレスメモリ１４から出力される不良ブロックアドレスとの比較を行い、一致していない場合は、ブロックアドレス信号２４に対応するブロックＢＬＫ０〜７の内の選択ブロックに対して、ブロック選択信号を出力し、それ以外の通常ブロックと冗長ブロックＢＬＫ８を非活性化し、一致している場合は、ブロックＢＬＫ０〜７を強制的に非活性化し、冗長ブロックＢＬＫ８を活性化する。尚、ブロックアドレス信号２４と不良ブロックアドレスの一致検出は、一例として、各ビット同士に対して排他的論理和或いは排他的論理積を行うように論理回路を構成すれば良い。また、冗長ブロックが複数の場合は、冗長ブロック毎に、対応する不良ブロックアドレスメモリ１４を設けて同様の処理を行えば良い。
不良ブロックアドレスメモリ１４は、図２に示すメモリセル５を用いて３ビット（通常ブロック数が８の場合）の不良ブロックアドレスを記憶する。例えば、図１０に示すように、不良ブロックアドレスの１ビットに対して一対（２つ）のメモリセル５を用い、一対のメモリセルの一方の可変抵抗素子を低抵抗化し、他方を高抵抗化する。ここで、一例として、６個のメモリセル５は、選択トランジスタ６のソースが共通のソース線ＳＬｘ（メモリセルアレイ１０のソース線ＳＬとは独立している。）に接続し、選択トランジスタ６のゲートは、夫々共通のワード線ＷＬｘ（メモリセルアレイ１０のワード線ＷＬ１〜ＷＬｎとは独立している。）に接続し、可変抵抗素子１の第１電極は、夫々個別のビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，ＢＬ３ａ，ＢＬ３ｂに接続し、ビット線ＢＬ１ａ，ＢＬ１ｂ、ビット線ＢＬ２ａ，ＢＬ２ｂ、ビット線ＢＬ３ａ，ＢＬ３ｂが夫々不良ブロックアドレスの各ビットに対応する対を構成する。
尚、図１０に示す不良ブロックアドレスメモリ１４を構成する可変抵抗素子１の書き込み動作は、本発明装置のテスト段階、つまり、工場出荷前に実施され、例えば、制御信号線２１等から入力される制御信号によってテストモードを起動することで行われる。この場合、低抵抗化動作の書き込み条件は、上述のように、メモリセルアレイ１０の低抵抗化動作の書き込み条件より、書き込み電流または電圧パルスの印加時間の少なくとも何れか一方が大きくなる。書き込み電流の電流値は、選択トランジスタ６のゲート電圧とメモリセル５の両端に印加される電圧値で調整され、電圧パルスの印加時間は、選択トランジスタ６のゲート電圧とメモリセル５の両端に印加される電圧が同時に印加されている時間で調整される。不良ブロックアドレスメモリ１４のメモリセル５に対する低抵抗化動作時において、書き込み電流を調整する場合、メモリセルアレイ１０の低抵抗化動作時より、２倍乃至３倍の範囲内に設定するのが好ましい。更に、電圧パルスの印加時間を調整する場合、メモリセルアレイ１０の低抵抗化動作時より、１００倍乃至１０万倍の範囲内に設定するのが好ましい。当該書き込み条件は、制御回路１８に予め設定されていても、或いは、外部から設定するようにしても良い。不良ブロックアドレスメモリ１４の各可変抵抗素子の書き込み動作及び読み出し動作のための回路構成として、種々の回路構成が可能であり、当該回路構成の詳細は、本発明の本旨ではないので説明を省略する。
制御回路１８は、メモリセルアレイ１０及び不良ブロックアドレスメモリ１４の書き込み動作（高抵抗化動作と低抵抗化動作）と読み出し動作における各制御を行う。制御回路１８は、アドレス線１９から入力されたアドレス信号、データ線２０から入力されたデータ入力（書き込み動作時）、制御信号線２１から入力された制御入力信号に基づいて、ワード線デコーダ１１、ビット線デコーダ１２、電圧スイッチ回路１５、読み出し回路１６、電圧発生回路１７の各回路を制御して、メモリセルアレイ１０の読み出し動作と書き込み動作を制御する。尚、不良ブロックアドレスメモリ１４の書き込み動作と読み出し動作では、ワード線デコーダ１１、ビット線デコーダ１２、読み出し回路１６は制御されない。図７に示す例では、制御回路１８は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路１５は、メモリセルアレイ１０及び不良ブロックアドレスメモリ１４の読み出し動作と書き込み動作時に必要な各電圧を動作モードに応じて切り替え、メモリセルアレイ１０及び不良ブロックアドレスメモリ１４に供給する電圧供給回路として機能する。図中、Ｖｃｃは本発明装置の電源電圧、Ｖｓｓは接地電圧、Ｖｐｐ１，Ｖｐｐ２は書き込み電圧、Ｖｐｇ１とＶｐｇ２は書き込みゲート電圧、Ｖｒｄは読み出し電圧、Ｖｒｇは読み出しゲート電圧である。尚、電圧スイッチ回路１５への電源電圧Ｖｃｃ及び接地電圧Ｖｓｓは、本発明装置の外部から供給され、読み出し電圧Ｖｒｄ、読み出しゲート電圧Ｖｒｇ、書き込み電圧Ｖｐｐ１，Ｖｐｐ２、書き込みゲート電圧Ｖｐｇ１、Ｖｐｇ２は、本発明装置の内部で、例えば、電源電圧Ｖｃｃまたは他の電源電圧から電圧発生回路１７によって生成されるが、その具体的な構成は、本発明の本旨ではないので説明は省略する。
また、書き込み電圧Ｖｐｐは、高抵抗化動作及び低抵抗化動作の夫々においてメモリセル５の両端に印加して可変抵抗素子１の高抵抗化及び低抵抗化が実際に実行される電圧範囲（絶対値）の下限値以上に設定され、読み出し電圧Ｖｒｄは、高抵抗化動作及び低抵抗化動作の夫々においてメモリセル５の両端に印加して可変抵抗素子１の高抵抗化及び低抵抗化が実行されない電圧範囲（絶対値）の上限値より十分低く設定されている。更に、書き込みゲート電圧Ｖｐｇ１（高抵抗化動作用）、書き込みゲート電圧Ｖｐｇ２（低抵抗化動作用）、読み出しゲート電圧Ｖｒｇは、選択メモリセル内の選択トランジスタ６のオン抵抗が、対応する各動作時において、各動作に適した抵抗状態となるように設定されている。
読み出し回路１６は、ビット線デコーダ１２で選択された選択ビット線を流れる読み出し電流を電圧変換して、選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路１８に転送し、データ線２０へ出力する。
次に、ユーザデータ格納用のメモリセルアレイ１０に対する通常の書き込み条件での書き込み動作について簡単に説明する。
高抵抗化動作時には、選択メモリセルに接続する選択ビット線に接地電圧Ｖｓｓ（０Ｖ）を、選択メモリセルに接続する選択ワード線に書き込みゲート電圧Ｖｐｇ１（例えば、５Ｖ）を、選択メモリセルに接続するソース線ＳＬに正電圧の書き込み電圧Ｖｐｐ１（例えば、１．５Ｖ）を夫々印加することにより、選択メモリセルの選択トランジスタ６がオン状態となり、選択トランジスタ６のドレイン・ソース間の電圧降下が０Ｖに近い場合、第１電極（選択ビット線側）を基準に第２電極（選択トランジスタ側）に正電圧の書き込み電圧Ｖｐｐ１と略等しい電圧が印加されて高抵抗化動作が実行される。
このとき、選択メモリセルに接続しない非選択ワード線に、接地電圧Ｖｓｓ（＝０Ｖ）を印加することで、非選択ワード線に接続する第１及び第２の非選択メモリセルの選択トランジスタ６はオフ状態となり、当該非選択メモリセルの可変抵抗素子１の第１及び第２電極間には電圧印加が生じない。また、選択メモリセルに接続しない非選択ビット線を、電圧印加せずにフローティング状態とすることで、非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの可変抵抗素子１の第１及び第２電極間にも電圧印加が生じない。この結果、何れの非選択メモリセルにおいても高抵抗化動作と低抵抗化動作の何れも起こらない。
次に、低抵抗化動作時には、選択メモリセルに接続する選択ビット線に正電圧の書き込み電圧Ｖｐｐ２（例えば、３Ｖ）を、選択メモリセルに接続する選択ワード線に書き込みゲート電圧Ｖｐｇ２（例えば、２Ｖ）を、選択メモリセルに接続するソース線ＳＬに接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの選択トランジスタ６がオン状態となり、選択トランジスタ６のドレイン・ソース間の電圧降下が０Ｖに近い場合、第１電極（選択ビット線側）を基準に第２電極（選択トランジスタ側）に負電圧の書き込み電圧（−Ｖｐｐ２）と略等しい電圧が印加されて低抵抗化動作が実行される。ここで、低抵抗化動作時の消費電力の低減及び書き換え回数等の信頼性向上の観点から、メモリセル単体での書き込み電流Ｉｗは、２００μＡ未満が好ましく、更に、１００μＡ程度以下がより好ましい。
このとき、選択メモリセルに接続しない非選択ワード線に、接地電圧Ｖｓｓ（＝０Ｖ）を印加することで、非選択ワード線に接続する第１及び第２の非選択メモリセルの選択トランジスタ６はオフ状態となり、当該非選択メモリセルの可変抵抗素子１の第１及び第２電極間には電圧印加が生じない。また、選択メモリセルに接続しない非選択ビット線を、電圧印加せずにフローティング状態とすることで、非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの可変抵抗素子１の第１及び第２電極間にも電圧印加が生じない。この結果、何れの非選択メモリセルにおいても高抵抗化動作と低抵抗化動作の何れも起こらない。
次に、読み出し動作時のメモリセルアレイ１０への電圧印加の一例について説明する。読み出し対象の選択メモリセルに接続する選択ビット線に読み出し電圧Ｖｒｄ（例えば、０．５Ｖ）を、選択メモリセルに接続する選択ワード線に読み出しゲート電圧Ｖｒｇ（例えば、３Ｖ）を、選択メモリセルに接続するソース線ＳＬに接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの選択トランジスタ６がオン状態となり、選択メモリセル内の可変抵抗素子１の抵抗状態に応じた読み出し電流が、選択ビット線からソース線ＳＬへと流れる。この読み出し電流を、ビット線デコーダ１２を介して読み出し回路１４で検出することで読み出し動作が行われる。
このとき、選択メモリセルに接続しない非選択ワード線に、接地電圧Ｖｓｓ（＝０Ｖ）を印加することで、非選択ワード線に接続する第１及び第２の非選択メモリセルの選択トランジスタ６はオフ状態となり、当該非選択メモリセルの可変抵抗素子１の第１及び第２電極間には電圧印加が生じない。また、選択メモリセルに接続しない非選択ビット線を、電圧印加せずにフローティング状態とすることで、非選択ビット線と選択ワード線に夫々接続する第３の非選択メモリセルの可変抵抗素子１の第１及び第２電極間にも電圧印加が生じない。これにより、選択ビット線には、選択メモリセルを介した読み出し電流だけが流れることになる。また、非選択ビット線には電流が流れないが、非選択ビット線は、ビット線デコーダ１２によって選択されていないため、当該電流の流れない状態が、ビット線デコーダ１２を介して読み出し回路１４で検出されることはなく、選択メモリセルの読み出し電流だけが正しく検出される。
尚、ユーザデータ格納用のメモリセルアレイ１０は、工場出荷前の使用前状態において、全てのメモリセル５の可変抵抗素子１の抵抗状態を、上述の高抵抗化動作によって高抵抗状態に初期化する。これにより、工場出荷後において、本発明装置がユーザの半田リフロー処理等により２６０℃程度の高温下に晒されても、メモリセルアレイ１０の抵抗状態が変動する虞が大幅に軽減される。
次に、不良ブロックアドレスメモリ１４を構成する３対のメモリセル５の書き込み動作について、図１０を参照して説明する。
高抵抗化動作時には、３対のメモリセル５の夫々一方の選択メモリセルに接続する選択ビット線に接地電圧Ｖｓｓ（０Ｖ）を、ワード線ＷＬｘに書き込みゲート電圧Ｖｐｇ１（例えば、５Ｖ）を、ソース線ＳＬｘに正電圧の書き込み電圧Ｖｐｐ１（例えば、１．５Ｖ）を夫々印加することにより、選択メモリセルの選択トランジスタ６がオン状態となり、選択トランジスタ６のドレイン・ソース間の電圧降下が０Ｖに近い場合、第１電極（選択ビット線側）を基準に第２電極（選択トランジスタ側）に正電圧の書き込み電圧Ｖｐｐ１と略等しい電圧が印加されて高抵抗化動作が実行される。本高抵抗化動作は、メモリセルアレイ１０の高抵抗化動作と各部への電圧印加条件は同じである。尚、３対のメモリセル５の夫々他方の非選択メモリセルに接続する非選択ビット線には、電圧印加せずにフローティング状態とするか、書き込み電圧Ｖｐｐ１を印加することで、非選択メモリセルの可変抵抗素子１の第１及び第２電極間には電圧印加が生じないため、高抵抗化動作は生じない。
低抵抗化動作時には、３対のメモリセル５の夫々一方の選択メモリセルに接続する選択ビット線に正電圧の書き込み電圧Ｖｐｐｘを、ワード線ＷＬｘに書き込みゲート電圧Ｖｐｇｘを、ソース線ＳＬｘに接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、選択メモリセルの選択トランジスタ６がオン状態となり、各選択メモリセルの第１電極（選択ビット線側）を基準に第２電極（選択トランジスタ側）に正電圧の書き込み電圧が印加され、第２電極側から第１電極側に向けて書き込み電流Ｉｗｘが流れて、高抵抗化動作が実行される。書き込み電圧Ｖｐｐｘとゲート電圧Ｖｐｇｘ、または、ゲート電圧Ｖｐｇｘを、メモリセルアレイ１０の低抵抗化動作時の書き込み電圧Ｖｐｐ２とゲート電圧Ｖｐｇ２、または、ゲート電圧Ｖｐｇ２より高電圧とすることで、書き込み電流Ｉｗｘをメモリセルアレイ１０の低抵抗化動作時の２倍乃至３倍となるように調整する。具体的には、書き込み電流Ｉｗｘを２００μＡより大きく、好ましくは３００μＡ程度に調整する。メモリセルアレイ１０に対する低抵抗化動作とは異なり、消費電力の増大や書き換え回数の低下に対して配慮する必要は無い。ここで、書き込み電圧Ｖｐｐｘとゲート電圧Ｖｐｇｘの電圧値を調整するのに代えて、或いは、追加して、書き込み電圧Ｖｐｐｘとゲート電圧Ｖｐｇｘの同時に印加されている電圧印加時間を、メモリセルアレイ１０の低抵抗化動作時より、１００倍乃至１０万倍の範囲内に設定しても良い。具体的には、電圧印加時間を５μｓ以上、更に好ましくは、例えば、５０μｓ乃至５ｍｓの範囲内に調整する。尚、３対のメモリセル５の夫々他方の非選択メモリセルに接続する非選択ビット線には、電圧印加せずにフローティング状態とするか、接地電圧Ｖｓｓを印加することで、非選択メモリセルの可変抵抗素子１の第１及び第２電極間には電圧印加が生じないため、低抵抗化動作は生じない。
次に、不良ブロックアドレスメモリ１４を構成する３対のメモリセル５の読み出し動作について、図１０を参照して説明する。本読み出し動作では、３対のメモリセル５が全て読み出し対象となる。全てのビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，ＢＬ３ａ，ＢＬ３ｂに読み出し電圧Ｖｒｄ（例えば、０．５Ｖ）を、ワード線ＷＬｘに読み出しゲート電圧Ｖｒｇ（例えば、３Ｖ）を、ソース線ＳＬｘに接地電圧Ｖｓｓ（０Ｖ）を夫々印加することにより、各メモリセル５の選択トランジスタ６がオン状態となり、各メモリセル５内の可変抵抗素子１の抵抗状態に応じた読み出し電流が、ビット線ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，ＢＬ３ａ，ＢＬ３ｂからソース線ＳＬへと流れる。対を成すビット線ＢＬｉａ，ＢＬｉｂ（ｉ＝１〜３）では、夫々が接続する一対のメモリセル５の可変抵抗素子１の抵抗状態が、一方が高抵抗状態で他方が低抵抗状態であるので、各読み出し電流も大小の差が生じるため、何れの読み出し電流が大きいかを検出することで、不良ブロックアドレスの各ビットを判定することができる。読み出した不良ブロックアドレスは、一旦レジスタ等に記憶することで、メモリセルアレイ１０の読み出し動作の都度、不良ブロックアドレスを読み出す処理を省略できる。
次に、本発明装置の別実施形態について説明する。
〈１〉上記実施形態において、可変抵抗素子１の可変抵抗体として、可変抵抗体４としてｎ型の金属酸化物を使用した場合を説明したが、ｐ型の金属酸化物を使用した場合においても、ｎ型の金属酸化物を使用した場合と同様に、フォーミング処理によって形成された金属酸化物中のフィラメントパス内の酸素欠損の発生消滅或いは電界による移動が抵抗スイッチングのメカニズムと考えられるため、低抵抗状態の可変抵抗素子の高温下で放置された場合の高抵抗化現象の発生する可能性がある。可変抵抗体４がｐ型の金属酸化物である場合は、第１電極と第２電極の一方は、可変抵抗体４との界面でオーミック接合となる程度に仕事関数の大きい導電性材料で形成され、他方は、可変抵抗体４との界面で非オーミック接合（ショットキー接合）となる程度に仕事関数の小さい導電性材料で形成される必要がある。具体的な仕事関数の値は、可変抵抗体４の酸化物中の酸素欠損の発生によって生じる電子捕獲順位との関係で定まるが、ｐ型の金属酸化物の場合、非オーミック接合する側の電極の仕事関数としては４．５ｅＶ以下が望ましい。可変抵抗体４として使用できるｐ型の金属酸化物として、例えば、Ｃｕ，Ｃｏ，Ｎｉの中から選択される金属の酸化物がある。
〈２〉上記実施形態において、メモリセル５を、可変抵抗素子１の第２電極３と選択トランジスタ６のドレインが接続し、可変抵抗素子１の第１電極２がビット線ＢＬに、選択トランジスタ６のソースがソース線ＳＬに夫々接続する３端子型の構成としたが、メモリセル５の構成は、図２に示す構成に限定されるものではない。例えば、３端子型の場合においても、可変抵抗素子１の第１電極２と選択トランジスタ６のドレインが接続し、可変抵抗素子１の第２電極３がビット線ＢＬに、選択トランジスタ６のソースがソース線ＳＬに夫々接続する構成、可変抵抗素子１の第２電極３と選択トランジスタ６のソースが接続し、可変抵抗素子１の第１電極２がソース線ＳＬに、選択トランジスタ６のドレインがビット線ＳＬに夫々接続する構成、或いは、可変抵抗素子１の第１電極２と選択トランジスタ６のソースが接続し、可変抵抗素子１の第２電極３がソース線ＳＬに、選択トランジスタ６のドレインがビット線ＳＬに夫々接続する構成等であっても良い。但し、各部の印加電圧の電圧値及び極性は、各構成に応じて適宜適正なものに変更する。
更に、メモリセル５を２端子型のメモリセルとしても良い。例えば、２端子型のメモリセルを可変抵抗素子１だけで構成した場合、メモリセルアレイ１０の各ブロックメモリセルアレイ１０は、図１１に例示するような構成となる。更に、２端子型のメモリセルは、可変抵抗素子１と２端子型の双方向の電流制限素子（例えば、バリスタ等）を直列に接続して構成されても良い。
〈３〉上記実施形態において、可変抵抗素子１の構造として、第１及び第２電極２，３間に可変抵抗体４が挟持された構造を例示したが、上記例示した可変抵抗体４の材料を用いる場合、可変抵抗素子１の形成後に、書き込み動作時に比べて比較的長時間の電圧パルスを印加して、可変抵抗素子１の抵抗状態（初期抵抗状態）を、スイッチング動作可能な抵抗状態まで低抵抗化させるフォーミング処理を行う必要があるが、当該フォーミング処理時に可変抵抗素子に流れる電流を抑制することで、フォーミング処理後の抵抗状態のバラツキを抑制するために、可変抵抗体４と第１及び第２電極２，３の何れか一方の電極（非オーミック接合となる側の電極が好ましい）との間にフォーミング処理時の電流を抑制するバッファ層を設けるようにしても良い。尚、バッファ層は、上記バラツキ抑制を目的とせず、書き込み動作時の書き込み阻止電圧の調整用に設けられても良い。
〈４〉上記実施形態では、特定データとして、ブロック冗長救済に対応したメモリセルアレイ構成における不良ブロックアドレスを想定して説明したが、特定データは、不良ブロックアドレスに限定されるものではない。例えば、冗長救済がブロック冗長救済ではなく、或いは、ブロック冗長救済に加えて、行単位または列単位の冗長救済を備える場合、不良行或いは不良列を冗長行または冗長列に切り替えるためのスイッチ回路のプログラム情報を特定データとして、特定メモリ領域に格納するのも好ましい。また、不良ブロックアドレスを特定データとして記憶する場合であっても、メモリセルアレイは必ずしもブロック冗長救済に対応している必要はない。つまり、単に不良ブロックを避けて不良メモリセルの無い正常ブロックだけを使用する実施形態にも適用可能である。
更に、特定データは、冗長救済の有無に関係なく、製造番号等の製品関連データ等を、専用の特定メモリ領域に格納するのも好ましい。当該特定メモリ領域は、特殊な読み出しモードで外部に読み出すことを想定しているため、特定メモリ領域は、ユーザデータの読み出し系統に組み入れるのが好ましい。
更に、特定データは、個々に単独で読み出されることを前提としないデータであっても構わない。例えば、メモリセルアレイ１０の選択メモリセルの読み出し動作時に使用する参照メモリセルを、高抵抗状態に固定されたメモリセルと低抵抗状態に固定されたメモリセルを組み合わせて構成する場合において、当該参照メモリセルを構成するメモリセルに固定された抵抗状態も、特定データとして扱うのが好ましい。つまり、低抵抗状態に固定されたメモリセルに対する低抵抗化動作は、上述の不良ブロックアドレスメモリ１４における低抵抗化動作と同様に行うのが良い。
更に、本発明装置の書き込み動作等のメモリ動作を制御するためのアルゴリズムを装置内部に格納する回路構成の場合に、つまり、当該書き込み動作等の制御を、内蔵のステートマシン或いはマイクロプロセッサを用いて実現する場合、ステートマシンを記述するコードやマイクロプロセッサの実行プログラム（マイクロコード）を、特定データとして記憶しても良い。
〈５〉上記実施形態では、書き込み動作及び読み出し動作においてビット線、ワード線、ソース線に印加する電圧を例示して説明したが、当該印加電圧の値は、一例であり、使用する可変抵抗素子の特性に応じて適宜適正な値に変更すれば良い。また、上記実施形態では、書き込み電圧Ｖｐｐ１，Ｖｐｐ２は、高抵抗化動作と低抵抗化動作で異なる電圧としたが、使用する可変抵抗素子の書き込み特性に応じて、同電圧となっても良い。また、選択トランジスタ６のオン抵抗が、対応する各動作時において、各動作に適した抵抗状態となるように設定されるが、書き込み動作時において、選択トランジスタ６のドレイン・ソース間の電圧降下が、可変抵抗素子１の電圧降下に比べて無視できない場合には、選択トランジスタ６の電圧降下分を補償する電圧を、ビット線とソース線間に印加するようにすれば良い。更に、高抵抗化動作時に、選択ビット線に接地電圧Ｖｓｓ、ソース線ＳＬに正電圧の書き込み電圧Ｖｐｐ１を夫々印加する場合を説明したが、ソース線ＳＬに接地電圧Ｖｓｓを印加し、選択ビット線に負電圧の書き込み電圧（−Ｖｐｐ１）を印加するようにしても良い。但し、非選択ワード線には、選択ビット線に接続する非選択メモリセルの選択トランジスタを完全に非導通とするために、負のゲート電圧（−Ｖｐｐ１）を印加する必要がある。
〈６〉上記実施形態では、書き込み動作の高抵抗化動作時と低抵抗化動作時で、可変抵抗素子１の第１電極２と第２電極３間に印加する書き込み電圧の極性を反転するバイポーラスイッチングの場合を説明したが、高抵抗化動作時と低抵抗化動作時で、使用する可変抵抗素子の特性に応じて、可変抵抗素子に接続する負荷回路の特性を変化させることで、第１電極２と第２電極３間に印加する書き込み電圧の極性を同極性としても良い。
〈７〉上記実施形態では、ユーザデータ格納用のメモリセルアレイ１０の各メモリセルには２値データを記憶する場合を想定したが、３値以上のデータを格納する場合であっても、上記実施形態と同様に、ユーザが当該メモリセルアレイにデータを書き込む前の使用前状態において、メモリセルアレイ内の全てのメモリセルの可変抵抗素子の抵抗状態を最も高い抵抗状態に高抵抗化することを行うのが好ましい。
１： 可変抵抗素子
２： 第１電極
３： 第２電極
４： 可変抵抗体
５： メモリセル
６： 選択トランジスタ
１０： メモリセルアレイ
１１： ワード線デコーダ
１２： ビット線デコーダ
１３： ブロックデコーダ
１４： 不良ブロックアドレスメモリ
１５： 電圧スイッチ回路
１６： 読み出し回路
１７： 電圧発生回路
１８： 制御回路
１９： アドレス線
２０： データ線
２１： 制御信号線
２２： 行アドレス信号
２３： 列アドレス信号
２４： ブロックアドレス信号
ＢＬ１〜ＢＬｍ： ビット線
ＷＬ１〜ＷＬｎ： ワード線
ＳＬ： ソース線
ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ，ＢＬ３ａ，ＢＬ３ｂ： ビット線
ＷＬｘ： ワード線
ＳＬｘ： ソース線
Ｖｃｃ： 電源電圧
Ｖｓｓ： 接地電圧
Ｖｐｐ１，Ｖｐｐ２，Ｖｐｐｘ： 書き込み電圧
Ｖｒｄ： 読み出し電圧
Ｖｐｇ１，Ｖｐｇ２，Ｖｐｇｘ： 書き込みゲート電圧
Ｖｒｇ： 読み出しゲート電圧

Claims (13)

  1. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイと、
    前記メモリセルアレイとは別に、１または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、
    前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備え、
    前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記メモリセルアレイ内の全ての前記メモリセルの前記可変抵抗素子が、前記２以上の異なる抵抗状態の内の最も高抵抗の抵抗状態に設定されており、
    前記使用前状態において、前記特定メモリ領域の前記可変抵抗素子の少なくとも一部が、前記書き込み回路が前記メモリセルアレイ内の前記可変抵抗素子に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を増大させた増強印加条件での低抵抗化動作により低抵抗化されていることを特徴とする不揮発性半導体記憶装置。
  2. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイと、
    前記メモリセルアレイとは別に、１または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、
    前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備え、
    前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記メモリセルアレイ内の全ての前記メモリセルの前記可変抵抗素子が、前記２以上の異なる抵抗状態の内の最も高抵抗の抵抗状態に設定されており、
    前記書き込み回路が、前記メモリセルアレイ内の前記可変抵抗素子に対して前記ユーザデータを書き込む場合、前記使用前状態において前記特定メモリ領域の前記可変抵抗素子の少なくとも一部に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を減少させた印加条件で、低抵抗化動作を行うことを特徴とする不揮発性半導体記憶装置。
  3. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイと、
    １または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、
    前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備え、
    前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記特定メモリ領域の前記可変抵抗素子の少なくとも一部が、前記書き込み回路が前記メモリセルアレイ内の前記可変抵抗素子に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を増大させた増強印加条件での低抵抗化動作により低抵抗化されていることを特徴とする不揮発性半導体記憶装置。
  4. 前記書き込み回路が、前記メモリセルアレイ内の前記可変抵抗素子に対して前記ユーザデータを書き込む場合、前記使用前状態において前記特定メモリ領域の前記可変抵抗素子の少なくとも一部に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を減少させた印加条件で、低抵抗化動作を行うことを特徴とする請求項１または３に記載の不揮発性半導体記憶装置。
  5. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイと、
    １または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、
    前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備え、
    前記書き込み回路が、前記メモリセルアレイ内の前記可変抵抗素子に対して前記ユーザデータを書き込む場合、前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において前記特定メモリ領域の前記可変抵抗素子の少なくとも一部に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を減少させた印加条件で、低抵抗化動作を行うことを特徴とする不揮発性半導体記憶装置。
  6. 前記可変抵抗体が、ｎ型の導電性を呈する金属酸化物で形成され、前記第２電極の仕事関数が前記第１電極の仕事関数より大きいことを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
  7. 第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイを備え、
    前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記メモリセルアレイ内の全ての前記メモリセルの前記可変抵抗素子が、前記２以上の異なる抵抗状態の内の最も高抵抗の抵抗状態に設定されており、
    前記可変抵抗体が、ｎ型の導電性を呈する金属酸化物で形成され、前記第２電極の仕事関数が前記第１電極の仕事関数より大きいことを特徴とする不揮発性半導体記憶装置。
  8. 前記可変抵抗体が、Ｔｉ，Ｔａ，Ｈｆ，Ｚｒの中から選択される金属の酸化物を含んでなることを特徴とする請求項６または７に記載の不揮発性半導体記憶装置。
  9. 不揮発性半導体記憶装置の書き込み方法であって、
    前記不揮発性半導体記憶装置が、
    第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイと、
    前記メモリセルアレイとは別に、１または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、
    前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備え、
    前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記メモリセルアレイ内の全ての前記メモリセルの前記可変抵抗素子を、前記２以上の異なる抵抗状態の内の最も高抵抗の抵抗状態に高抵抗化し、
    前記使用前状態において、前記特定メモリ領域の前記可変抵抗素子の少なくとも一部を、前記書き込み回路が前記メモリセルアレイ内の前記可変抵抗素子に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を増大させた増強印加条件での低抵抗化動作により低抵抗化することを特徴とする不揮発性半導体記憶装置の書き込み方法。
  10. 不揮発性半導体記憶装置の書き込み方法であって、
    前記不揮発性半導体記憶装置が、
    第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイと、
    前記メモリセルアレイとは別に、１または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、
    前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備え、
    前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記メモリセルアレイ内の全ての前記メモリセルの前記可変抵抗素子を、前記２以上の異なる抵抗状態の内の最も高抵抗の抵抗状態に高抵抗化し、
    前記書き込み回路を用いて、前記メモリセルアレイ内の前記可変抵抗素子に対して前記ユーザデータを書き込む場合、前記使用前状態において前記特定メモリ領域の前記可変抵抗素子の少なくとも一部に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を減少させた印加条件で、低抵抗化動作を行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
  11. 不揮発性半導体記憶装置の書き込み方法であって、
    前記不揮発性半導体記憶装置が、
    第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイと、
    １または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、
    前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備え、
    前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において、前記特定メモリ領域の前記可変抵抗素子の少なくとも一部を、前記書き込み回路が前記メモリセルアレイ内の前記可変抵抗素子に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を増大させた増強印加条件での低抵抗化動作により低抵抗化することを特徴とする不揮発性半導体記憶装置の書き込み方法。
  12. 前記書き込み回路を用いて、前記メモリセルアレイ内の前記可変抵抗素子に対して前記ユーザデータを書き込む場合、前記使用前状態において前記特定メモリ領域の前記可変抵抗素子の少なくとも一部に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を減少させた印加条件で、低抵抗化動作を行うことを特徴とする請求項９または１１に記載の不揮発性半導体記憶装置の書き込み方法。
  13. 不揮発性半導体記憶装置の書き込み方法であって、
    前記不揮発性半導体記憶装置が、
    第１電極と、第２電極と、前記第１電極と前記第２電極の間に介装された金属酸化物からなる可変抵抗体を備え、前記金属酸化物は初期状態において絶縁体であり、フォーミング処理を行うことで低抵抗化され、前記フォーミング処理後に前記第１電極と前記第２電極間に電圧を印加することにより抵抗状態が２以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を不揮発的に保持する可変抵抗素子を備えて構成されたメモリセルを複数配列して、ユーザデータの格納用としたメモリセルアレイと、
    １または複数の前記可変抵抗素子を用いて前記ユーザデータ以外の特定データの格納に用いる特定メモリ領域と、
    前記メモリセルアレイに対して、前記第１電極と前記第２電極の間に書き込み電圧を印加することで、前記可変抵抗素子に書き込み電流を流し、前記可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態へ遷移させる高抵抗化動作と高抵抗状態から低抵抗状態へ遷移させる低抵抗化動作を実行する書き込み回路と、を備え、
    前記書き込み回路を用いて、前記メモリセルアレイ内の前記可変抵抗素子に対して前記ユーザデータを書き込む場合、前記メモリセルアレイが前記ユーザデータの格納用として使用される前の使用前状態において前記特定メモリ領域の前記可変抵抗素子の少なくとも一部に対して低抵抗化動作を行う時の前記書き込み電圧の印加条件より、印加時間と前記書き込み電流の電流値の少なくとも何れか一方を減少させた印加条件で、低抵抗化動作を行うことを特徴とする不揮発性半導体記憶装置の書き込み方法。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097435B1 (ko) 2009-06-15 2011-12-23 주식회사 하이닉스반도체 멀티 레벨을 갖는 상변화 메모리 장치 및 그 구동방법
CN102403044B (zh) * 2010-09-08 2014-10-15 北京大学 测试阻变随机访问存储器件的数据保持特性的方法
EP3561813A1 (en) 2011-03-11 2019-10-30 Ovonyx Memory Technology, LLC Devices and methods to program a memory cell
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
JP5406418B1 (ja) * 2012-03-29 2014-02-05 パナソニック株式会社 不揮発性記憶装置
US8995171B2 (en) * 2012-04-04 2015-03-31 Panasonic Intellectual Property Management Co., Ltd. Designing method of non-volatile memory device, manufacturing method of non-volatile memory device, and non-volatile memory device
JP5853906B2 (ja) * 2012-08-24 2016-02-09 ソニー株式会社 記憶制御装置、記憶装置、情報処理システムおよび記憶制御方法
JP2014063549A (ja) * 2012-09-21 2014-04-10 Sharp Corp 半導体記憶装置
EP2953134B1 (en) 2013-02-01 2017-03-08 Panasonic Intellectual Property Management Co., Ltd. Non-volatile memory device
WO2014119327A1 (ja) 2013-02-01 2014-08-07 パナソニック株式会社 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
FR3002070B1 (fr) * 2013-02-08 2016-06-24 Commissariat Energie Atomique Procede de preprogrammation d'une cellule memoire a changement de phase et cellule memoire a changement de phase
FR3002071B1 (fr) * 2013-02-08 2016-06-24 Commissariat Energie Atomique Methode de programmation d'une memoire resistive non volatile
FR3002072B1 (fr) 2013-02-08 2016-06-24 Commissariat Energie Atomique Methode de programmation d'une memoire resistive non volatile
WO2014132664A1 (ja) 2013-02-28 2014-09-04 パナソニック株式会社 認証システム、不揮発性記録メディア、ホストコンピュータ、および認証方法
US9214228B1 (en) * 2013-08-22 2015-12-15 Kabushiki Kaisha Toshiba Semiconductor memory device and method of forming thereof
JP2015064918A (ja) 2013-09-25 2015-04-09 マイクロン テクノロジー， インク． 半導体装置及びその書き込み方法
US9246086B2 (en) * 2013-10-02 2016-01-26 Sony Corporation Conductive bridge memory system and method of manufacture thereof
US9385316B2 (en) * 2014-01-07 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM retention by depositing Ti capping layer before HK HfO
JP5700602B1 (ja) * 2014-02-05 2015-04-15 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
WO2015174020A1 (ja) * 2014-05-13 2015-11-19 ソニー株式会社 メモリシステム、メモリ周辺回路およびメモリ制御方法
US9391119B2 (en) * 2014-06-20 2016-07-12 GlobalFoundries, Inc. Non-volatile random access memory devices with shared transistor configuration and methods of forming the same
TWI585764B (zh) * 2015-03-20 2017-06-01 華邦電子股份有限公司 電阻式記憶體及其記憶胞的資料寫入方法
JP2016181312A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその動作方法
US9627052B1 (en) 2015-11-24 2017-04-18 Micron Technology, Inc. Apparatuses and methods for current limitation in threshold switching memories
JP2017162526A (ja) * 2016-03-07 2017-09-14 東芝メモリ株式会社 記憶装置
US9798481B1 (en) * 2016-06-15 2017-10-24 Winbond Electronics Corp. Memory system includes a memory controller coupled to a non-volatile memory array configured to provide special write operation to write data in the non-volatile memory array before a board mount operation is applied and provde a regular write operation after a board mount operation is applied
JP6419140B2 (ja) * 2016-12-08 2018-11-07 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびその調整方法
US11151296B2 (en) 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit
US11727986B2 (en) * 2020-04-06 2023-08-15 Crossbar, Inc. Physically unclonable function (PUF) generation involving programming of marginal bits
US11823739B2 (en) * 2020-04-06 2023-11-21 Crossbar, Inc. Physically unclonable function (PUF) generation involving high side programming of bits
JP2022142319A (ja) * 2021-03-16 2022-09-30 キオクシア株式会社 記憶装置
JP2022181808A (ja) * 2021-05-27 2022-12-08 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0488324A (ja) 1990-08-01 1992-03-23 Nippon Telegr & Teleph Corp <Ntt> １．３μｍ帯光増幅器
KR100593448B1 (ko) * 2004-09-10 2006-06-28 삼성전자주식회사 전이금속 산화막을 데이터 저장 물질막으로 채택하는비휘발성 기억 셀들 및 그 제조방법들
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
JP4816088B2 (ja) * 2006-01-11 2011-11-16 ソニー株式会社 記憶装置の初期化方法
JPWO2007141865A1 (ja) * 2006-06-08 2009-10-15 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP4088324B1 (ja) 2006-12-08 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
JP4967176B2 (ja) * 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
KR101060793B1 (ko) * 2007-10-15 2011-08-30 파나소닉 주식회사 비휘발성 기억 소자 및 이 비휘발성 기억 소자를 이용한 비휘발성 반도체 장치
WO2010038442A1 (ja) * 2008-09-30 2010-04-08 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置

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