WO2014119327A1 - 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路 - Google Patents

不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路 Download PDF

Info

Publication number
WO2014119327A1
WO2014119327A1 PCT/JP2014/000506 JP2014000506W WO2014119327A1 WO 2014119327 A1 WO2014119327 A1 WO 2014119327A1 JP 2014000506 W JP2014000506 W JP 2014000506W WO 2014119327 A1 WO2014119327 A1 WO 2014119327A1
Authority
WO
WIPO (PCT)
Prior art keywords
resistance value
memory cell
value range
data
variable
Prior art date
Application number
PCT/JP2014/000506
Other languages
English (en)
French (fr)
Inventor
佳一 加藤
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2014557913A priority Critical patent/JP5689570B2/ja
Publication of WO2014119327A1 publication Critical patent/WO2014119327A1/ja
Priority to US14/677,708 priority patent/US10049734B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/30—Authentication, i.e. establishing the identity or authorisation of security principals
    • G06F21/31—User authentication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/2107—File encryption
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0095—Write using strain induced by, e.g. piezoelectric, thermal effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve

Definitions

  • the present invention relates to a data recording method for a nonvolatile memory device and a data writing circuit for the nonvolatile memory device. More specifically, the present invention relates to a data recording method for a nonvolatile memory device adopting a novel data recording method and a data writing circuit for the nonvolatile memory device.
  • Patent Document 1 discloses a storage medium unit including a storage medium, a magnetic disk medium unit including a magnetic disk medium, a storage unit that stores data transmitted from a host in the storage medium, and a password input from the outside.
  • a first verification unit for verifying a storage medium or a password stored in advance in a semiconductor memory configured on the same substrate as the storage medium; and a verification result of the first verification unit provided in the storage medium unit
  • a control means for controlling access to the magnetic disk medium configured in the magnetic disk medium unit according to the method.
  • Patent Document 2 includes a nonvolatile memory including a memory cell array, encrypts input file data, stores it in a part of the nonvolatile memory, and includes management information including a key for decrypting the file data.
  • the management information which is permitted to be decoded and is in the first state, includes the first threshold voltage and the upper
  • the management information that is recorded in the memory cell array using the second threshold voltage lower than the first threshold voltage and that is in the second state is lower than the third threshold voltage and the third threshold voltage.
  • An encryption key protection method is disclosed, wherein recording is performed in the memory cell array using a fourth threshold voltage.
  • An object of the present invention is to provide an unprecedented new data recording method that can be applied to a more secure encryption technique or the like in a nonvolatile storage device.
  • An aspect of a data recording method for a nonvolatile memory device is a data recording method for a nonvolatile memory device including a memory cell array in which a plurality of memory cells are arranged in an array.
  • the resistance value reversibly transits between a plurality of variable resistance value ranges, and the forming is a variable state and an electrical stress that changes to the variable state.
  • the variable state is not entered, and the initial value is in an initial resistance value range in which the resistance value does not overlap with any of the variable resistance value ranges.
  • An aspect of a data writing circuit of a nonvolatile memory device is a data writing circuit of a nonvolatile memory device including a memory cell array in which a plurality of memory cells are arranged in an array, wherein the memory cell includes: When a plurality of different electrical signals are applied, the resistance value reversibly transits between a plurality of variable resistance value ranges, and the forming is a variable state and an electrical stress that changes to the variable state. As long as no stress is applied, the variable state is not entered, and the initial value is in an initial resistance value range in which the resistance value does not overlap with any of the variable resistance value ranges. Difference in whether each memory cell is in the initial state or the variable state by applying the forming stress to the memory cell Using records data into the memory cell array.
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of the nonvolatile memory device according to the first embodiment.
  • FIG. 2 is a cross-sectional view illustrating an example of a schematic configuration of a memory cell included in the nonvolatile memory device according to the first embodiment.
  • FIG. 3 is a graph illustrating an example of a resistance value range of a memory cell included in the nonvolatile memory device according to the first embodiment.
  • FIG. 4 is a diagram illustrating an example of a result of simulating the formation of filaments in the resistance change layer using a percolation model.
  • FIG. 5 is a diagram illustrating an example of characteristics of the bipolar variable resistance element in a variable state.
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of the nonvolatile memory device according to the first embodiment.
  • FIG. 2 is a cross-sectional view illustrating an example of a schematic configuration of a memory cell included in the nonvolatile memory device according to the first embodiment.
  • FIG. 6 is a diagram illustrating an example of characteristics of a unipolar variable resistance element in a variable state.
  • FIG. 7 is a diagram illustrating an example of resistance change characteristics of the variable resistance element.
  • FIG. 8 is a graph plotting the relationship between the normalized cumulative application time and the deviation of the standard normal distribution of the memory cells changed to the variable state.
  • FIG. 9 is a block diagram illustrating an example of a schematic configuration of the nonvolatile memory device according to the first example of the first embodiment.
  • FIG. 10 is a timing chart illustrating an example of a write cycle and a read cycle of the nonvolatile memory device according to the first example of the first embodiment.
  • FIG. 11 is a block diagram illustrating an example of a schematic configuration of a sense amplifier included in the nonvolatile memory device according to Example 1 of Embodiment 1.
  • FIG. 12 is a timing chart illustrating an operation example of main portions of the sense amplifier included in the nonvolatile memory device according to the first example of the first embodiment.
  • FIG. 13 is a graph showing a difference in discharge time in the nonvolatile memory device according to Example 1 of Embodiment 1.
  • FIG. 14 is a flowchart showing a first operation example of the special write mode in the first embodiment.
  • FIG. 15 is a table showing an example of a result of reading the memory cells written in the special write mode shown in FIG. 14 in the special read mode.
  • FIG. 12 is a timing chart illustrating an operation example of main portions of the sense amplifier included in the nonvolatile memory device according to the first example of the first embodiment.
  • FIG. 13 is a graph showing a difference in discharge time in the nonvolatile memory device according to Example 1 of Embodi
  • FIG. 16 is a table showing an example of a result of reading data written in the special write mode shown in FIG. 14 in the normal read mode.
  • FIG. 17 is a flowchart showing a second operation example of the special write mode in the first embodiment.
  • FIG. 18 is a flowchart showing a third operation example of the special write mode in the first embodiment.
  • FIG. 19 is a flowchart showing a fourth operation example of the special write mode in the first embodiment.
  • FIG. 20 is a graph of the transition of the counter value for the memory cell in which data was recorded using the fourth operation example, left at 210 ° C.
  • FIG. 21 is a block diagram illustrating an example of a schematic configuration of a nonvolatile memory device according to a second example of the first embodiment.
  • FIG. 21 is a block diagram illustrating an example of a schematic configuration of a nonvolatile memory device according to a second example of the first embodiment.
  • FIG. 22 is a diagram illustrating an example of voltage-current characteristics of the two-terminal selection element used in the second example of the first embodiment.
  • FIG. 23 is a diagram illustrating an example of voltage-current characteristics of the two-terminal selection element used in the second example of the first embodiment.
  • the nonvolatile memory device is a nonvolatile memory device including a memory cell array in which a plurality of memory cells are arranged in an array, and a plurality of different electrical signals are applied to the plurality of memory cells.
  • the memory cell in the variable state in which the resistance value transitions reversibly between a plurality of variable resistance value ranges and the forming state which is an electrical stress to change to the variable state is not changed unless the variable stress is applied.
  • each memory cell in the memory cell array is in an initial state or in a variable state, and the memory cell is in an initial state where the resistance value is in an initial resistance value range that does not overlap with any of the variable resistance value ranges. Data is recorded using these differences.
  • “Initial resistance value range that does not overlap with any of the variable resistance value ranges” means that when a certain resistance value belongs to the initial resistance value range, the resistance value does not belong to the variable resistance value range, and a certain resistance value Means that the resistance value does not belong to the initial resistance value range.
  • the plurality of memory cells may include at least an initial state memory cell and a variable state memory cell.
  • a defective memory cell whose resistance value does not fall within the initial resistance value range or the variable resistance value range. May be included in part.
  • a memory cell having a resistance value in the variable resistance value range may enter the initial resistance value range as time passes, so that a defective memory cell may occur. Such a defective memory cell may occur, for example, when the resistance value fluctuates by being left in a high temperature environment.
  • the defective memory cell is corrected to normal data by, for example, error correction processing.
  • data is recorded by utilizing the difference between each memory cell in the initial state or the variable state
  • the memory cell state specifically means that the memory cell state (either the initial state or a plurality of variable states).
  • the data is stored by assigning each piece of information (for example, an integer value such as “0” or “1”) in association with (). More specifically, for example, when the memory cell is in the initial state, the binary data is assigned to the first value of data, and when the memory cell is in the variable state, the second value of data is assigned. It is recorded in.
  • the forming stress may be greater than any of a plurality of different electrical signals applied to reversibly transition the resistance value of the memory cell in the variable state between the variable resistance value ranges.
  • the forming stress has at least one of amplitude and pulse width larger than any of a plurality of different electrical signals that reversibly change the resistance value of the memory cell in the variable state.
  • ternary data may be recorded in the memory cell by assigning the second data value to the second value of data and assigning the third value to the data value if the memory cell is in the low resistance state. More specifically, for example, the second value and the third value are assigned in association with different variable resistance value ranges.
  • the lower limit of the initial resistance value range may be equal to or higher than the upper limit of all variable resistance value ranges.
  • the upper limit of the initial resistance value range may be equal to or lower than the lower limit of all variable resistance value ranges.
  • N is an integer of 3 or more
  • a memory cell in a variable state transitions between N ⁇ 1 variable resistance value ranges by applying different electrical signals.
  • the difference in which the resistance value of each memory cell is included in the N resistance value range composed of the initial resistance value range and the N ⁇ 1 variable resistance value range is used. Multi-value data may be recorded.
  • Multi-value data is data having more values than “binary data”, and specific examples include ternary data, quaternary data, and the like.
  • the nonvolatile memory device further includes a read circuit, and the read circuit is configured to read the recorded data by determining whether the selected memory cell is in an initial state or a variable state. May be.
  • the lower limit of the initial resistance value range has a resistance value larger than the upper limits of all the variable resistance value ranges, further comprising a readout circuit, and the readout circuit is not more than the lower limit of the initial resistance value range,
  • a value that is equal to or higher than the upper limit of the largest resistance value among the plurality of variable resistance value ranges is set as the first threshold, and is equal to or less than the lower limit of the largest resistance value among the plurality of variable resistance value ranges.
  • the recorded data can be read by selectively executing the second read mode for determining whether or not the resistance value of the selected memory cell is larger than the second threshold value. It may be composed of sea urchin.
  • the determination of the resistance value may be performed by directly detecting the resistance value or by detecting other physical quantities related to the resistance value (for example, current amount and voltage decay time). May be.
  • the upper limit of the initial resistance value range is less than or equal to the lower limit of all the variable resistance value ranges, further includes a read circuit, and the read circuit is greater than or equal to the upper limit of the initial resistance value range, and a plurality A value that is equal to or lower than the lower limit of the smallest resistance value in the variable resistance value range is set as the first threshold, and is equal to or more than the upper limit of the smallest resistance value among the plurality of variable resistance value ranges, and the plurality of variable resistance value ranges A first read mode for determining whether or not the resistance value of the selected memory cell is greater than the first threshold value.
  • the recorded data can be read by selectively executing the second read mode for determining whether or not the resistance value of the memory cell is larger than the second threshold value. It may be.
  • the recorded data includes first-type data and second-type data, and the first-type data indicates whether or not the resistance value of each memory cell is in the initial resistance value range.
  • the resistance value of each memory cell is at least one variable without using the difference between whether or not the resistance value of each memory cell is in the initial resistance value range. It may be recorded using the difference between whether or not the resistance value is within the range.
  • the second type data may be recorded by assigning different values (for example, integer values such as “0” or “1”) to each of the plurality of variable resistance value ranges. .
  • the first type data is the resistance of each memory cell.
  • the value is recorded by utilizing the difference between the M1 resistance value ranges which do not overlap each other including the initial resistance value range, and the second type data is that the resistance value of each memory cell is the initial resistance value. It is recorded by using the difference between the M2 resistance value ranges that do not include the ranges and do not overlap each other, and is recorded among the M1 resistance value ranges used for recording the first type data.
  • the M1-1 resistance value ranges not including the initial resistance value range may be the same as any of the M2 resistance value ranges used for recording the second type data.
  • the first type data is the resistance of each memory cell.
  • the value is recorded by utilizing the difference between the M1 resistance value ranges which do not overlap each other including the initial resistance value range, and the second type data is that the resistance value of each memory cell is the initial resistance value. It is recorded by using the difference between the M2 resistance value ranges that do not include the ranges and do not overlap each other, and is recorded among the M1 resistance value ranges used for recording the first type data. At least one of the M1-1 resistance value ranges not including the initial resistance value range may be different from the M2 resistance value ranges used for recording the second type data.
  • the nonvolatile memory device further includes a read circuit, and the read circuit uses a first type threshold value group configured by M1-1 threshold values, a first read mode for reading the first type data, and M2- A second read mode for reading second type data is selectively executed using a second type threshold group composed of a single threshold, and the first type threshold group is below the lower limit of the initial resistance value range.
  • a first threshold value that is greater than or equal to an upper limit of the largest resistance value among a plurality of variable resistance value ranges, and the threshold value included in the second type threshold value group is any of the plurality of variable resistance value ranges. It may be less than the lower limit of the largest resistance value.
  • the nonvolatile memory device further includes a read circuit, and the read circuit uses a first type threshold value group configured by M1-1 threshold values, a first read mode for reading the first type data, and M2- A second read mode for reading second type data is selectively executed using a second type threshold group composed of one threshold, and the first type threshold group is equal to or higher than the upper limit of the initial resistance value range.
  • Yes and includes a first threshold value that is equal to or lower than the lower limit of the smallest resistance value among the plurality of variable resistance value ranges, and the threshold values included in the second type threshold value group are all included in the plurality of variable resistance value ranges. It may be higher than the upper limit of the smallest resistance value.
  • the read circuit includes a driver that applies a read voltage to the selected memory cell, a constant current source that supplies a constant current of a predetermined amount of current to the memory cell, and the voltage of the memory cell is A counter circuit that counts the time from when the application of the read voltage is stopped until it becomes smaller than a predetermined determination voltage, and a comparison circuit that compares the time counted by the counter circuit with a predetermined determination time In the mode for reading the first type data and the mode for reading the second type data, at least one of the read voltage, the current amount, the determination voltage, and the determination time may be different.
  • the memory cell array includes a first write address area and a second write address area, the first type data is recorded in the first write address area, and the second write address area has the first type data. Two types of data may be recorded.
  • the memory cell array is maintained in the initial state with the memory cells that change from the initial state to the variable state when an electrical stress that changes from the initial state to the variable state is applied.
  • the first type data may be data generated by randomly generating memory cells that change from an initial state to a variable state.
  • each of the plurality of memory cells includes a resistance change element having a first electrode, a second electrode, and a resistance change layer interposed between the first electrode and the second electrode,
  • the variable resistance layer of the variable resistance element constituting the memory cell in the state may insulate between the first electrode and the second electrode.
  • a data recording method for a nonvolatile memory device is a data recording method for a nonvolatile memory device including a memory cell array in which a plurality of memory cells are arranged in an array.
  • the resistance value changes reversibly between a plurality of variable resistance value ranges.
  • the variable state is variable as long as a forming stress, which is an electrical stress that changes the variable state, is not applied.
  • applying a forming stress to the memory cell in the initial state which is in an initial state where the resistance value is in an initial resistance value range that does not overlap with any of the variable resistance value ranges.
  • using the difference in whether each memory cell is in an initial state or a variable state by applying a forming stress. Recording the data into the memory cell array.
  • the step of applying the forming stress includes applying the forming stress to the plurality of memory cells in the initial state, and applying the forming stress to the plurality of memory cells in the initial state.
  • a step of changing some of the memory cells to a variable state may be included.
  • the plurality of variable resistance value ranges include a first resistance value range having a resistance value smaller than the initial resistance value range, a first resistance value range that does not overlap with the first resistance value range, and A memory cell in a variable state includes a second resistance value range having a resistance value smaller than the range, and the resistance value transitions from the second resistance value range to the first resistance value range by applying the first electrical signal.
  • the resistance value transitions from the first resistance value range to the second resistance value range, and data is recorded after executing the step of applying the forming stress.
  • the method may further include applying an auxiliary stress that is weaker than the second electric signal and has the same polarity as the second electric signal to the memory cell.
  • the plurality of variable resistance value ranges include a second resistance value range having a resistance value larger than the initial resistance value range, a second resistance value range that does not overlap with the second resistance value range, and Including a first resistance value range having a resistance value larger than the range, the resistance value of the memory cell in the variable state is changed from the second resistance value range to the first resistance value range by applying the first electrical signal.
  • the resistance value transitions from the first resistance value range to the second resistance value range, and data is recorded after executing the step of applying the forming stress.
  • the method may further include applying an auxiliary stress that is weaker than the first electrical signal and has the same polarity as the first electrical signal to the memory cell.
  • the nonvolatile memory device determines whether or not the resistance value of the selected memory cell among the memory cells in which data is recorded is within the first resistance value range after executing the step of applying the auxiliary stress. And when the resistance value of the memory cell selected in the determination step is determined not to be in the first resistance value range, a second electrical signal and a first electrical signal are sent to the selected memory cell.
  • the method may further include the step of applying the target signal and the auxiliary stress in this order.
  • the method may further include the step of applying the target signal and the auxiliary stress in this order.
  • the first electrical signal may have a polarity different from that of the second electrical signal, and the forming stress may have the same polarity as the first electrical signal.
  • data may be generated so as to form random data and recorded in the memory cell array by selecting some memory cells randomly.
  • the plurality of variable resistance value ranges include a first resistance value range having a resistance value smaller than the initial resistance value range, a first resistance value range that does not overlap with the first resistance value range, and A memory cell in a variable state includes a second resistance value range having a resistance value smaller than the range, and the resistance value transitions from the second resistance value range to the first resistance value range by applying the first electrical signal.
  • the resistance value transitions from the first resistance value range to the second resistance value range, and data is recorded after executing the step of applying the forming stress.
  • the method may include applying a second electrical signal to the memory cell.
  • the plurality of variable resistance value ranges include a second resistance value range having a resistance value larger than the initial resistance value range, a second resistance value range that does not overlap with the second resistance value range, and Including a first resistance value range having a resistance value larger than the range, the resistance value of the memory cell in the variable state is changed from the second resistance value range to the first resistance value range by applying the first electrical signal.
  • the resistance value transitions from the first resistance value range to the second resistance value range, and data is recorded after executing the step of applying the forming stress.
  • the method may include applying a first electrical signal to the memory cell.
  • the plurality of variable resistance value ranges include a first resistance value range having a resistance value smaller than the initial resistance value range, a first resistance value range that does not overlap with the first resistance value range, and And a second resistance value range having a resistance value smaller than the range, and after performing the step of applying the forming stress, is less than or equal to the lower limit of the initial resistance value range and more than the upper limit of the maximum of the plurality of variable resistance value ranges
  • the first data read using the first threshold value and the second data read using the second threshold value which is not more than the lower limit of the maximum one among the plurality of variable resistance value ranges and is not less than the upper limit of the minimum value.
  • the memory cells in the variable resistance value range smaller than the second threshold value may include a step of additionally applying a first electrical signal to enter the large variable resistance range than the second threshold value.
  • the plurality of variable resistance value ranges include a second resistance value range having a resistance value larger than the initial resistance value range, a second resistance value range that does not overlap with the second resistance value range, and And a first resistance value range having a resistance value larger than the range, and after executing the step of applying the forming stress, is equal to or higher than the upper limit of the initial resistance value range and is equal to or lower than the lower limit of the minimum of the plurality of variable resistance value ranges.
  • the first data read using the first threshold value and the second data read using the second threshold value that is equal to or more than the upper limit of the minimum one of the plurality of variable resistance value ranges and less than or equal to the lower limit of the maximum value.
  • the memory cells in the variable resistance value range larger than the second threshold value may include a step of additionally applying a second electrical signal to enter the smaller the variable resistance range than the second threshold value.
  • the first write mode in which forming stress is applied to the memory cell in the initial state to change the memory cell from the initial state to the variable state, and the memory cell in the variable state are different
  • a second write mode in which any one of a plurality of electrical signals is applied to change the resistance value of the memory cell between a plurality of variable resistance value ranges may be selectively executed.
  • the data recording method of the nonvolatile memory device further includes the step of applying a first electrical signal or a second electrical signal to the memory cell in the variable state, and in the step of applying forming stress, the resistance value of each memory cell
  • the resistance value of each memory cell is the initial resistance value.
  • the second type data may be recorded using the difference whether or not the resistance value of each memory cell is in at least one variable resistance value range without using the difference whether or not the value is in the value range. .
  • the first type data is recorded in the first write address region of the memory cell array, and the first electric signal or the second electric signal is applied.
  • the second type data may be recorded in the second write address area of the memory cell array.
  • the step of applying forming stress includes setting a first write address area in the memory cell array and recording the first type data in the first write address area; Applying a forming stress to a region different from the first write address region in the cell array to form a second write address region composed of a plurality of memory cells in a variable state.
  • the second type data may be recorded in the second write address area of the memory cell array.
  • each of the plurality of memory cells includes a first electrode, a second electrode, and a resistance change layer interposed between the first electrode and the second electrode.
  • the variable resistance layer of the variable resistance element constituting the memory cell in the initial state may insulate between the first electrode and the second electrode.
  • the data write circuit of the nonvolatile memory device is a data write circuit of a nonvolatile memory device including a memory cell array in which a plurality of memory cells are arranged in an array.
  • the resistance value changes reversibly between a plurality of variable resistance value ranges.
  • the variable state is variable as long as a forming stress, which is an electrical stress that changes the variable state, is not applied.
  • the initial state where the resistance value is in the initial resistance value range that does not overlap with any of the variable resistance value ranges, and the forming stress is applied to the memory cell in the initial state.
  • data is recorded in the memory cell array using the difference between each memory cell in the initial state or the variable state.
  • the forming stress when applying the forming stress, the forming stress is applied to the plurality of memory cells in the initial state, and a part of the memories in the plurality of memory cells in the initial state The cell may be changed to a variable state.
  • the plurality of variable resistance value ranges include a first resistance value range having a resistance value smaller than the initial resistance value range, and a first resistance value that does not overlap the first resistance value range.
  • a memory cell in a variable state includes a second resistance value range having a resistance value smaller than the range, and the resistance value transitions from the second resistance value range to the first resistance value range by applying the first electrical signal. The resistance value transitions from the first resistance value range to the second resistance value range by applying the second electrical signal. After the forming stress is applied, the data is recorded in the memory cell. An auxiliary stress that is weaker than the second electrical signal and has the same polarity as the second electrical signal may be applied.
  • the plurality of variable resistance value ranges include a second resistance value range having a resistance value larger than the initial resistance value range, and a second resistance value that does not overlap the second resistance value range.
  • Including a first resistance value range having a resistance value larger than the range the resistance value of the memory cell in the variable state is changed from the second resistance value range to the first resistance value range by applying the first electrical signal.
  • the resistance value transitions from the first resistance value range to the second resistance value range by applying the second electrical signal.
  • An auxiliary stress that is weaker than the first electrical signal and has the same polarity as the first electrical signal may be applied.
  • the selected memory cell After applying the auxiliary stress, it is determined whether the resistance value of the selected memory cell among the memory cells in which data is recorded is in the first resistance value range, When it is determined that the resistance value of the memory cell selected in the determination is not in the first resistance value range, the selected memory cell is supplied with a second electrical signal, a first electrical signal, and an auxiliary stress. May be applied in this order.
  • the selected memory cell After applying the auxiliary stress, it is determined whether the resistance value of the selected memory cell among the memory cells in which data is recorded is in the second resistance value range, If it is determined that the resistance value of the memory cell selected in the determination is not in the second resistance value range, the selected memory cell is supplied with a first electrical signal, a second electrical signal, and an auxiliary stress. May be applied in this order.
  • the first electrical signal may have a polarity different from that of the second electrical signal, and the forming stress may have the same polarity as the first electrical signal.
  • data may be generated so as to form random data and recorded in the memory cell array by selecting some of the memory cells at random.
  • the plurality of variable resistance value ranges include a first resistance value range having a resistance value smaller than the initial resistance value range, and a first resistance value that does not overlap the first resistance value range.
  • a memory cell in a variable state includes a second resistance value range having a resistance value smaller than the range, and the resistance value transitions from the second resistance value range to the first resistance value range by applying the first electrical signal. The resistance value transitions from the first resistance value range to the second resistance value range by applying the second electrical signal. After the forming stress is applied, the data is recorded in the memory cell. A second electrical signal may be applied.
  • the plurality of variable resistance value ranges include a second resistance value range having a resistance value larger than the initial resistance value range, and a second resistance value that does not overlap the second resistance value range.
  • Including a first resistance value range having a resistance value larger than the range the resistance value of the memory cell in the variable state is changed from the second resistance value range to the first resistance value range by applying the first electrical signal.
  • the resistance value transitions from the first resistance value range to the second resistance value range by applying the second electrical signal.
  • a first electrical signal may be applied.
  • the plurality of variable resistance value ranges include a first resistance value range having a resistance value smaller than the initial resistance value range, and a first resistance value that does not overlap the first resistance value range.
  • a second resistance value range having a resistance value smaller than the range, and after applying the forming stress, is less than or equal to the lower limit of the initial resistance value range and is greater than or equal to the upper limit of the maximum of the plurality of variable resistance value ranges.
  • the first data read using one threshold value is compared with the second data read using a second threshold value that is less than or equal to the lower limit of the maximum variable resistance range and greater than or equal to the upper limit of the minimum value.
  • the plurality of variable resistance value ranges include a second resistance value range having a resistance value larger than the initial resistance value range, and a second resistance value that does not overlap the second resistance value range.
  • a first resistance value range having a resistance value larger than the range, and after applying a forming stress, the first resistance value range is greater than or equal to the upper limit of the initial resistance value range and less than or equal to the minimum lower limit of the plurality of variable resistance value ranges.
  • the first data read using one threshold value is compared with the second data read using a second threshold value that is equal to or higher than the upper limit of the minimum variable resistance range and lower than the lower limit of the maximum variable resistance value range.
  • the memory cells in the variable resistance value range larger than the second threshold value are smaller than the second threshold value.
  • the second electrical signal additionally may be applied to enter the resistance range.
  • the first write mode in which forming stress is applied to the memory cell in the initial state to change the memory cell from the initial state to the variable state, and the memory cell in the variable state are different
  • a second write mode in which any one of a plurality of electrical signals is applied to change the resistance value of the memory cell between a plurality of variable resistance value ranges may be selectively executed.
  • the data write circuit of the nonvolatile memory device is configured to be able to apply the first electric signal or the second electric signal to the memory cell in the variable state, and when applying forming stress, the resistance value of each memory cell
  • the resistance value of each memory cell is the initial value. Even if the second type data is recorded by using the difference whether or not the resistance value of each memory cell is in at least one variable resistance value range without using the difference whether or not it is in the resistance value range. Good.
  • the data write circuit of the nonvolatile memory device When the forming stress is applied, the data write circuit of the nonvolatile memory device records the first type data in the first write address area of the memory cell array and applies the first electric signal or the second electric signal.
  • the second type data may be recorded in the second write address area of the memory cell array.
  • the data write circuit of the non-volatile storage device sets a first write address area in the memory cell array and records the first type data in the first write address area when forming stress is applied. Including forming a second write address region composed of a plurality of variable state memory cells by applying forming stress to a region different from the first write address region in the memory cell array. When the signal or the second electrical signal is applied, the second type data may be recorded in the second write address area of the memory cell array.
  • each of the plurality of memory cells includes a first electrode, a second electrode, and a resistance change layer interposed between the first electrode and the second electrode.
  • the variable resistance layer of the variable resistance element constituting the memory cell in the initial state may insulate between the first electrode and the second electrode.
  • variable resistance layer of the variable resistance element may include a layer made of an insulator.
  • the resistance change layer of the resistance change element constituting the variable state memory cell is formed of an insulator. There may be conductive paths through the layers.
  • the resistance change layer may be made of a metal oxide.
  • the resistance change layer may include a layer made of an oxygen-deficient metal oxide.
  • the metal oxide includes at least one of a transition metal oxide and an aluminum oxide. Also good.
  • the metal oxide is at least one of tantalum oxide, hafnium oxide, and zirconium oxide. May be.
  • the insulator is made of a metal oxide, and the conductive path has an oxygen content ratio higher than that of the insulator. It may be composed of a low oxygen-deficient metal oxide.
  • FIG. 1 is a block diagram illustrating an example of a schematic configuration of the nonvolatile memory device according to the first embodiment.
  • FIG. 2 is a cross-sectional view illustrating an example of a schematic configuration of a memory cell included in the nonvolatile memory device according to the first embodiment.
  • FIG. 3 is a graph illustrating an example of a resistance value range of a memory cell included in the nonvolatile memory device according to the first embodiment.
  • the nonvolatile memory device 100 of this embodiment includes a memory cell array 90, a write circuit 92, and a read circuit 94. Note that both the writing circuit 92 and the reading circuit 94 may be omitted, or one of them may be omitted.
  • the memory cell array 90 has a configuration in which a plurality of memory cells 91 are arranged in an array.
  • the resistance change element 120 included in the memory cell 91 includes a base layer 122, a first electrode 124, a resistance change layer 126, and a second electrode 128.
  • the memory cell 91 has at least two states, a variable state and an initial state.
  • the variable state refers to a state in which a resistance value can reversibly transition between a plurality of variable resistance ranges by applying a plurality of different electrical signals.
  • the initial state refers to a state where the resistance value is in an initial resistance value range that does not overlap with any of the variable resistance value ranges. Then, the memory cell in the initial state is not changed to a variable state unless a forming stress that is an electrical stress for changing to a variable state is applied.
  • the forming stress may be a cumulative stress. In this case, when the accumulated amount of stress exceeds a predetermined amount, the initial state is changed to the variable state.
  • the plurality of memory cells 91 included in the memory cell array 90 include a memory cell in a variable state and a memory cell in an initial state. In the memory cell array 90, data is recorded using the difference between each memory cell 91 in an initial state or a variable state.
  • Forming refers to changing a memory cell to a state in which a predetermined electrical stress is applied to the memory cell and the resistance value of the memory cell reversibly transitions between a plurality of variable resistance value ranges.
  • the electrical stress applied for forming may be, for example, an electrical pulse having a predetermined voltage and time width, or may be a combination of a plurality of electrical pulses.
  • the initial resistance value range and the variable resistance value range can be set so that the resistance value of the memory cell 91 immediately after manufacture falls within the initial resistance value range but does not enter the variable resistance value range.
  • the initial resistance value range and the variable resistance value range can be set so that the resistance value of the memory cell 91 after changing to the variable state enters the variable resistance value range but does not enter the initial resistance value range. It is well known that a memory cell including a nonvolatile memory element of a variable resistance element can have such characteristics.
  • the memory cell 91 having such characteristics can be manufactured using various known materials.
  • the memory cell 91 in the initial state includes a state subjected to some electrical stress that is not a forming stress that is an electrical stress that is changed to a variable state.
  • the memory cell 91 in the initial state includes a state in which the resistance value is changed by receiving some electrical stress that is not forming stress from the resistance value immediately after manufacturing.
  • the read circuit 94 is configured to be able to read the recorded data by determining whether the selected memory cell 91 is in an initial state or a variable state.
  • the element configuration in the example shown in FIG. 3 is that the material of the first electrode 124 is TaN (tantalum nitride), the material of the second electrode 128 is Ir (iridium), and the material of the resistance change layer 126 is tantalum oxide.
  • the total thickness of the layer 126 is 50 nm or less, and a two-layer stacked structure having different oxygen concentrations is provided.
  • the layer in contact with the first electrode 124 is a layer having a low oxygen concentration and the composition is TaO x , 0 ⁇ x ⁇ 2.5.
  • the layer in contact with the second electrode 128 is a layer having a high oxygen concentration and the composition is TaO y , y ⁇ 2.1 and the thickness is about 5.5 nm.
  • the area of the contact surface between the first electrode 124 and the resistance change layer 126 and the contact surface between the second electrode 128 and the resistance change layer 126 is 0.25 ⁇ m 2 or less.
  • a pulse having a voltage of +3.5 V and a pulse width of 5 ⁇ Sec is applied cumulatively.
  • the low-resistance pulse (pulse for changing the resistance value of the element from the first resistance value range to the second resistance value range: second electrical signal) has a voltage of ⁇ 2.4 V and a pulse width of 50 nSec. .
  • the high-resistance pulse (pulse for changing the resistance value of the element from the second resistance value range to the first resistance value range: the first electric signal) has a voltage of +1.8 V and a pulse width of 50 nSec.
  • the voltage is positive when a positive voltage is applied to the second electrode 128 with the first electrode 124 as a reference.
  • the material of the first electrode 124 and the second electrode is platinum (Pt)
  • the material of the resistance change layer 126 is hafnium oxide
  • the thickness of the resistance change layer 126 is 30 nm
  • the element region has a diameter of 3 ⁇ m. It is good.
  • the resistance change layer 126 is HfO 1.6
  • the initial resistance value is about several M ⁇
  • the high resistance value range is about 1000 to 3000 ⁇
  • the low resistance value range is about 100 to 300 ⁇ .
  • a pulse having a voltage of 2 to 3 V and a pulse width of 100 nSec is applied cumulatively.
  • the low resistance pulse has a voltage of +1.0 V and a pulse width of 100 nSec
  • the high resistance pulse has a voltage of ⁇ 1.3 V and a pulse width of 100 nSec.
  • the lower limit of the initial resistance value range is greater than or equal to the upper limit of all variable resistance value ranges.
  • the lower limit of the initial resistance value range may be equal to or higher than the upper limit of the largest resistance value among the plurality of variable resistance value ranges. More specifically, the lower limit of the initial resistance value range may be equal to the upper limit of the first resistance value range having the largest resistance value among the two variable resistance value ranges.
  • the first threshold value is a value that is not more than the lower limit of the initial resistance value range and that is not less than the upper limit of the largest resistance value among the plurality of variable resistance value ranges.
  • the first threshold value is a lower limit of the initial resistance value range, and may be a value that is the upper limit of the largest resistance value among the plurality of variable resistance value ranges. More specifically, the first threshold value may be equal to the upper limit of the first resistance value range having the largest resistance value among the two variable resistance value ranges.
  • the resistance value having a value equal to the first threshold value may belong to the initial resistance value range, or may belong to the largest resistance value among the plurality of variable resistance value ranges.
  • the second threshold is not more than the lower limit of the plurality of variable resistance value ranges having the largest resistance value, and is not less than the upper limit of the plurality of variable resistance value ranges having the smallest resistance value.
  • the second threshold value is equal to or lower than the lower limit of the first resistance value range having the largest resistance value in the two variable resistance value ranges, and the resistance value is the smallest in the two variable resistance value ranges. It may be a value that is equal to or greater than the upper limit of the second resistance value range. More specifically, the second threshold value may be equal to the lower limit of the first resistance value range and the upper limit of the second resistance value range.
  • the resistance value having a value equal to the second threshold value may belong to a resistance value range including a resistance value larger than the second threshold value among the plurality of variable resistance value ranges, or may be smaller than the second threshold value. It may belong to a resistance value range including a resistance value.
  • the resistance value of the memory cell 91 immediately after manufacture may be smaller than any variable resistance value range. That is, the initial resistance value range may be smaller than the variable resistance value range.
  • the resistivity of iron oxide is higher in the order of Fe 3 O 4 , FeO, and Fe 2 O 3 .
  • the material of the first electrode 124 is Pt (platinum)
  • the material of the second electrode 128 is Pt (platinum)
  • the material of the variable resistance layer 126 is Fe 3 O 4
  • the total thickness of the variable resistance layer 126 is It can be 50 nm or less.
  • the initial resistance value is approximately 200 ⁇ , which is very low resistance. It is in.
  • the resistance value is larger than the initial resistance value. Transition to a state (high resistance state of 2K to 8K ⁇ ). This is presumably because oxidation of the contact interface between the second electrode 128 and the resistance change layer 126 proceeds, and a resistance layer in an insulating state of Fe 2 O 3 is formed. Thereafter, by applying a second electrical signal having an absolute voltage value of 2.4V, a second resistance value range of 300 ⁇ to 500 ⁇ and a first voltage having an absolute value of 2.4V having a polarity different from that of the second electrical signal are set. The first resistance value range of 2K to 8K ⁇ can be shifted by applying the electric signal.
  • the material of the first electrode 124 and the second electrode 128 is platinum (Pt)
  • the material of the resistance change layer 126 is hafnium oxide
  • the thickness of the resistance change layer 126 is 30 nm
  • the diameter of the element region is 3 ⁇ m. It may be circular.
  • the resistance change layer 126 is HfO 0.9 and the resistance does not change in the initial state, a variable state is obtained by applying a pulse having a long pulse width of 4 V and a pulse width of 100 ⁇ Sec as forming stress.
  • the memory cell in the variable state transitions to a low resistance range of 30 to 90 ⁇ with a low resistance pulse with a voltage of ⁇ 1.3 V and a pulse width of 100 nSec, and a high resistance with a voltage of +2.0 V and a pulse width of 100 nSec.
  • the high resistance value range changes from 100 to 300 ⁇ with the pulse.
  • the upper limit of the initial resistance value range may be less than or equal to the lower limit of all variable resistance value ranges. Specifically, the upper limit of the initial resistance value range may be equal to or lower than the lower limit of the smallest resistance value among the plurality of variable resistance value ranges. More specifically, the upper limit of the initial resistance value range may be equal to the lower limit of the second resistance value range having the smallest resistance value among the two variable resistance value ranges.
  • the first threshold value may be a value that is greater than or equal to the upper limit of the initial resistance value range and less than or equal to the lower limit of the smallest resistance value among the plurality of variable resistance value ranges.
  • the first threshold value is an upper limit of the initial resistance value range, and may be a value that is the lower limit of the smallest resistance value among the plurality of variable resistance value ranges. More specifically, the first threshold value may be equal to the lower limit of the second resistance value range having the smallest resistance value among the two variable resistance value ranges.
  • the second threshold value may be a value that is equal to or higher than the upper limit of the smallest resistance value among the plurality of variable resistance value ranges and is equal to or lower than the lower limit of the largest resistance value among the plurality of variable resistance value ranges.
  • the second threshold value is equal to or higher than the upper limit of the second resistance value range having the smallest resistance value among the two variable resistance values, and the first resistance value having the largest resistance value among the two variable resistance values. It may be a value that is less than or equal to the lower limit of the resistance value range. More specifically, the second threshold value may be equal to the lower limit of the first resistance value range and the upper limit of the second resistance value range.
  • the read circuit 94 includes a first read mode for determining whether or not the resistance value of the selected memory cell 91 is larger than the first threshold value, and the resistance value of the selected memory cell 91 is smaller than the second threshold value. It may be configured such that the recorded data can be read by selectively executing the second read mode for determining whether or not it is large.
  • the recorded data includes first-type data and second-type data, and the first-type data is recorded using the difference between whether or not the resistance value of each memory cell 91 is in the initial resistance value range.
  • the resistance value of each memory cell 91 falls within at least one variable resistance value range without using the difference between whether or not the resistance value of each memory cell 91 is in the initial resistance value range. It may be recorded using the difference between the presence and absence.
  • the memory cell array 90 includes a first write address area and a second write address area, the first type data is recorded in the first write address area, and the second type address is recorded in the second write address area. Data may be recorded.
  • the first write address area and the second write address area are not necessarily separated as a physical area.
  • each memory cell 91 may be assigned to a first write address area and a second write address area for each address according to a predetermined rule.
  • the second write address area is an area composed of, for example, a plurality of variable state memory cells. Therefore, by applying forming stress to a plurality of memory cells included in a predetermined region of a memory cell array 90 (for example, a memory cell array 90 immediately after manufacture) including a plurality of memory cells in an initial state, Two write address areas can be formed. Therefore, by applying forming stress, in addition to recording the first type data, a second write address area for writing the second type data can be formed. Further, since the first write address area and the second write address area can be set by selectively applying a forming stress to a plurality of memory cells constituting the memory cell array 90, the capacity distribution and arrangement of these address areas are set. Can be selected freely. By applying forming stress to a partial area of the first write address area, the partial area can be changed to the second write address area.
  • first write address area and the second write address area are arranged in the same memory cell array 90, for example, when information is transmitted and received between the first write address area and the second write address area. Even if it exists, the confidentiality of information can be improved.
  • the first type data is recorded using the difference between whether or not the resistance value of each memory cell 91 is in the initial resistance value range. May be recorded using the difference between whether or not the resistance value of each memory cell 91 is in the second resistance value range.
  • the number of variable resistance value ranges is two, but the number of variable resistance value ranges may be three or more. That is, the memory cell 91 may be a multilevel memory.
  • N is an integer greater than or equal to 3
  • the memory cell 91 in the variable state transitions between N ⁇ 1 variable resistance value ranges by applying different electrical signals.
  • the multi-value data using the difference in which the resistance value of each memory cell 91 is included in the N resistance value range composed of the initial resistance value range and the N ⁇ 1 variable resistance value range May be recorded.
  • N may be an integer of 4 or more.
  • the first type data is that the resistance value of each memory cell 91 is within the initial resistance value range. Is recorded using the difference between the M1 resistance value ranges that do not overlap each other, and the second type data is that the resistance value of each memory cell 91 does not include the initial resistance value range.
  • the initial resistance value range of the M1 resistance value ranges used for recording the first type data is recorded using the difference between the M2 resistance value ranges that do not overlap each other.
  • the M1-1 resistance value range that does not include may be the same as any of the M2 resistance value ranges used for recording the second type data.
  • the first type data is that the resistance value of each memory cell 91 is within the initial resistance value range. Is recorded using the difference between the M1 resistance value ranges that do not overlap each other, and the second type data is that the resistance value of each memory cell 91 does not include the initial resistance value range.
  • the initial resistance value range of the M1 resistance value ranges used for recording the first type data is recorded using the difference between the M2 resistance value ranges that do not overlap each other. At least one of the M1-1 resistance value ranges not including M2 may be different from the M2 resistance value ranges used for recording the second type data.
  • the read circuit 94 uses a first type threshold group composed of M1-1 thresholds, a first read mode for reading first type data, and a second type threshold composed of M2-1 thresholds.
  • the second read mode for reading the second type data is selectively executed using the group, and the first type threshold value group is equal to or lower than the lower limit of the initial resistance value range, and among the plurality of variable resistance value ranges.
  • the threshold value included in the second type threshold value group includes the first threshold value that is equal to or higher than the upper limit of the largest resistance value, and the threshold value included in the second type threshold value group is less than the lower limit of the largest resistance value among the plurality of variable resistance value ranges. Good.
  • the threshold value belonging to the first type threshold value group is the first threshold value
  • the threshold value belonging to the second type threshold value group is the second threshold value.
  • the initial resistance value range is, for example, 2 ⁇ 10 6 ⁇ or more and less than 1.0 ⁇ 10 7 ⁇
  • the variable resistance value range is 5 ⁇ 10 4 ⁇ or more, 2 ⁇ 10. It can be set to less than 6 ⁇ and 5 ⁇ 10 3 ⁇ to less than 5 ⁇ 10 4 ⁇ .
  • the first threshold is 2 ⁇ 10 6 ⁇
  • the second threshold is 5 ⁇ 10 4 ⁇ .
  • the variable resistance element 120 has a configuration in which a variable resistance layer 126 is interposed between the first electrode 124 and the second electrode 128.
  • the resistance change layer 126 can be made of, for example, a metal oxide, more specifically, for example, a transition metal oxide.
  • the resistance change element 120 of the memory cell 91 in the variable state is applied between the first electrode 124 and the second electrode 128 by applying an electrical signal between the first electrode 124 and the second electrode 128.
  • the resistance value has a property of reversibly transitioning between a plurality of variable resistance value ranges.
  • the resistance change layer 126 of the resistance change element 120 of the memory cell 91 in the initial state may insulate between the first electrode 124 and the second electrode 128. Specifically, the insulation can be 2 M ⁇ or more.
  • the variable resistance layer 126 of the variable resistance element 120 may include a layer made of an insulator. Specifically, the insulator can be a material having a resistivity of 30 ⁇ ⁇ m or more. Since the resistance change layer 126 of the resistance change element 120 is made of an insulator, the resistance characteristics of the memory cell in the initial state can be stably maintained.
  • the initial state means that after the variable resistance element is manufactured by a semiconductor process or the like, the variable state is not changed unless a forming stress, which is an electrical stress that changes to a variable state, is applied, and the resistance value is in a variable resistance value range.
  • a forming stress which is an electrical stress that changes to a variable state
  • the variable resistance element in the initial state does not easily change to the variable state unless the forming stress is applied. For this reason, data can be stably held by utilizing the difference between the initial state and the variable state.
  • the initial resistance value range can be adjusted to some extent depending on the material, size, shape, manufacturing conditions, etc. of the resistance change element. .
  • the resistance change layer 126 has a laminated structure, it can be arbitrarily adjusted depending on the thickness of the layer having a high oxygen concentration and the oxygen concentration at the time of formation.
  • the initial resistance value range is, for example, an element that is in an initial state and a voltage that is smaller than any of an electrical signal and forming stress that changes the resistance value of the variable element between a plurality of variable resistance value ranges. It can be a range of resistance values obtained when read by application.
  • the forming stress is determined by the amount of voltage amplitude applied to the memory cell 91, the pulse width, the cumulative application time, and the like, and each value differs for each memory cell 91 in the memory cell array 90.
  • the cumulative application time means, for example, the total pulse width of electrical pulses applied until the resistance state changes from the initial state to the variable state.
  • the specific value of the parameter that defines the minimum electrical stress required as the forming stress is the voltage of the electrical stress applied until the element changes to the variable state for each target memory cell 91.
  • Pulse width, cumulative application time, and the like which are not absolute fixed values but values having a predetermined variation.
  • the forming stress is generally stronger than an electric signal applied to reversibly change the resistance value of the memory cell in the variable state between a plurality of variable resistance value ranges. Specifically, the forming stress is larger than the electrical signal applied to change the resistance value of the memory cell in the variable state in at least one of the absolute value of the voltage, the pulse width, and the cumulative application time. Can be.
  • a voltage whose pulse width is different but whose resistance value changes when an electric signal with the same polarity is applied is called a unipolar variable resistance element. More specifically, for example, when an electric signal (electric pulse) having a width of 1 ⁇ s at +2 V is applied in the direction in which current flows from the second electrode 128 to the first electrode 124, the resistance value of the resistance change element becomes a predetermined high value.
  • the resistance level changes to the resistance level (also referred to as the first resistance value range: also referred to as the HR level) and an electric signal of +4 V and a width of 50 ns is applied in the same direction in which current flows from the second electrode 128 to the first electrode 124 Changes to a predetermined low resistance level (second resistance value range: also referred to as LR level).
  • a predetermined low resistance level second resistance value range: also referred to as LR level
  • a variable resistance element that changes its resistance value by applying electrical signals of different polarities in a variable state is called a bipolar variable resistance element. More specifically, when an electrical signal having a width of 50 ns is applied at +2 V in the direction in which current flows from the second electrode 128 to the first electrode 124, the resistance value of the resistance change element becomes a predetermined high resistance level (first resistance value range). When the electrical signal of + 2V and 50 ns width is applied in the direction in which the current flows from the first electrode 124 to the second electrode 128, the resistance value of the resistance change element becomes a predetermined low resistance. It changes to a level (second resistance value range: also called LR level). A device in which the resistance value reversibly changes by applying an electrical signal having a reverse polarity is called a bipolar variable resistance element.
  • the bipolar variable resistance element for example, in order to stabilize the operation, not only the polarity but also the electrical signal applied when changing to the HR level (also called high resistance) and the LR level
  • the absolute value of the pulse width or voltage may be made different from the electrical signal applied when changing (also referred to as low resistance).
  • the resistance change layer 126 may be made of a metal oxide.
  • the resistance change layer 126 may include a layer made of an oxygen-deficient metal oxide.
  • the metal oxide constituting the resistance change layer 126 may be at least one of transition metal oxide and aluminum oxide, or at least one of tantalum oxide, iron oxide, hafnium oxide, and zirconium oxide. It may be.
  • titanium (Ti) oxide, nickel (Ni) oxide, aluminum (Al) oxide, or the like can be used as the material of the variable resistance layer of the unipolar variable resistance element.
  • tantalum (Ta) oxide, hafnium (Hf) oxide, aluminum (Al) oxide, iron (Fe) oxide, or the like can be used as the material of the variable resistance layer of the bipolar variable resistance element.
  • both a unipolar variable resistance element and a bipolar variable resistance element may be obtained depending on the combination with the electrode material and the laminated structure of the oxide.
  • the resistance change element exhibits good characteristics.
  • the material of the first electrode 124 and the second electrode 128 examples include iridium (Ir), platinum (Pt), tungsten (W), copper (Cu), aluminum (Al), titanium nitride (TiN), and tantalum nitride ( TaN) and titanium aluminum nitride (TiAlN) can be used.
  • the first electrode 124 has a larger area than the second electrode 128, but is not limited thereto.
  • the first electrode 124 may be applied to a part of the wiring, and the optimal shape can be appropriately formed according to the semiconductor process.
  • the underlayer 122 can be appropriately omitted or changed according to the semiconductor process.
  • the resistance change layer 126 may be configured by stacking at least two layers of a first resistance change layer connected to the first electrode 124 and a second resistance change layer connected to the second electrode 128.
  • the first resistance change layer may be made of an oxygen-deficient first metal oxide
  • the second resistance change layer may be made of a second metal oxide having a lower degree of oxygen deficiency than the first metal oxide.
  • the second resistance change layer may be a layer made of an insulator.
  • a minute local region in which the degree of oxygen deficiency reversibly changes in accordance with the application of an electric pulse is formed.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • the local region may be a conductive path that penetrates the second resistance change layer.
  • the insulator may be made of a metal oxide, and the conductive path may be made of an oxygen-deficient metal oxide having an oxygen content lower than that of the insulator.
  • Oxygen deficiency refers to an oxide having a stoichiometric composition (the stoichiometric composition having the highest resistance value in the case where there are a plurality of stoichiometric compositions) in a metal oxide. Is the ratio of oxygen deficiency to the amount of oxygen constituting. A metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • Oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is larger than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is smaller than the oxygen deficiency of the first metal oxide.
  • the metal constituting the resistance change layer may be a metal other than tantalum.
  • a metal constituting the resistance change layer at least one of a transition metal and aluminum (Al) can be used.
  • As the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), iron (Fe), or the like can be used. . Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first metal oxide when used, when the composition of the first metal oxide is HfO x , x is 0.9 or more and 1.6 or less, and the composition of the second metal oxide is HfO y .
  • the thickness of the second metal oxide may be 3 to 4 nm.
  • the composition of the first metal oxide is ZrO x
  • x is 0.9 or more and 1.4 or less
  • the composition of the second metal oxide is ZrO y .
  • the thickness of the second metal oxide may be 1 to 5 nm.
  • a different metal may be used for the first metal constituting the first metal oxide and the second metal constituting the second metal oxide.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, the resistance may be higher.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. Thereby, an oxidation-reduction reaction easily occurs in the second metal oxide having a relatively low standard electrode potential.
  • the resistance change phenomenon is caused by a change in the filament (conducting path) caused by an oxidation-reduction reaction in a minute local region formed in the second metal oxide having a high resistance. ) Appears to change.
  • stable resistance change operation can be obtained by using oxygen-deficient tantalum oxide (TaO x ) as the first metal oxide and titanium oxide (TiO 2 ) as the second metal oxide.
  • aluminum oxide Al 2 O 3
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first metal oxide
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide.
  • the resistance change phenomenon in the variable resistance layer of the laminated structure is that a redox reaction occurs in a small local region formed in the second metal oxide having a high resistance, and a filament (conductive path) in the local region is formed. By changing, the resistance value is considered to change.
  • FIG. 4 is a diagram illustrating an example of a result of simulating filament formation in a resistance change layer (for example, a local region) using a percolation model.
  • a filament conductive path
  • the percolation model is a model based on the theory that the probability that a defect site connection will be increased when the density of defect sites exceeds a certain threshold for defect sites randomly distributed in the resistance change layer. is there.
  • defect means, for example, that oxygen is deficient in the metal oxide, and “density of defect sites” corresponds to the degree of oxygen deficiency. That is, as the oxygen deficiency increases, the density of defect sites also increases.
  • the oxygen ion sites of the resistance change layer are approximately assumed to be regions (sites) partitioned in a lattice pattern, and the filaments formed by the defect sites formed stochastically are simulated. Seeking.
  • a site including “0” represents a defect site formed in the variable resistance layer.
  • a blank site represents a site occupied by oxygen ions, which means a high resistance region.
  • a cluster of defect sites indicated by arrows an assembly of defect sites connected to each other within one site in the vertical, horizontal, and diagonal directions was applied with a voltage in the vertical direction in the figure.
  • a filament formed in the resistance change layer that is, a path through which a current flows is shown.
  • the filament that allows current to flow between the lower surface and the upper surface of the variable resistance layer is formed of a cluster of defect sites that connect from the upper end to the lower end of randomly distributed defect sites. Based on this percolation model, the number and shape of filaments are formed stochastically. The distribution of the number and shape of the filaments causes variations in the resistance value of the resistance change layer.
  • the forming operation corresponds to an operation of forming a filament by changing the density of defect sites in the metal oxide in a partial region of the resistance change layer. Specifically, by applying electrical stress, a filament that connects the defect sites that were sparse in the initial state is formed.
  • a variable resistance element having a variable resistance layer made of a metal oxide is formed, the arrangement of defect sites in the variable resistance layer is randomly arranged for each memory cell. For this reason, even if a certain electrical stress is applied to each memory cell, the maximum distance between defect sites that become a barrier to filament formation (connection of defects) varies randomly among the memory cells. Therefore, it is considered that the amount of stress at which forming occurs varies randomly from one memory cell to another. As a result, it is considered that when a predetermined electrical stress is applied to a plurality of memory cells in the initial state, memory cells that complete forming are randomly generated.
  • the second electrode 128 connected to the second metal oxide having a lower oxygen deficiency includes, for example, a metal constituting the second metal oxide, such as platinum (Pt), iridium (Ir), palladium (Pd), and the like.
  • the first electrode 124 is made of a material having a higher standard electrode potential than the material constituting the first electrode 124.
  • the first electrode 124 connected to the first metal oxide having a higher degree of oxygen deficiency is, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al).
  • Tantalum nitride (TaN), titanium nitride (TiN), or the like, may be made of a material having a lower standard electrode potential than the metal constituting the first metal oxide.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the electrode potential V1 may satisfy the relationships Vr2 ⁇ V2 and V1 ⁇ V2. Furthermore, the relationship of V2> Vr2 and Vr1 ⁇ V1 may be satisfied.
  • the resistance change layer 126 includes a first resistance change layer having a composition represented by TaO x (where 0 ⁇ x ⁇ 2.5), TaO y (where x ⁇ y ⁇ 2.5). And a second variable resistance layer having a composition represented by (2) at least.
  • a third resistance change layer made of a metal oxide other than tantalum oxide, and the like can be appropriately disposed.
  • TaO x may satisfy 0.8 ⁇ x ⁇ 1.9
  • TaO y may satisfy 2.1 ⁇ y ⁇ 2.5
  • the thickness of the second tantalum-containing layer may be 1 nm or more and 8 nm or less.
  • FIG. 5 is a diagram illustrating an example of characteristics of the bipolar variable resistance element in a variable state.
  • the material of the first electrode 124 is TaN
  • the material of the second electrode 128 is Ir
  • the material of the resistance change layer 126 is TaO x (where 0 ⁇ x ⁇ 2.5).
  • the first tantalum-containing layer has at least a laminated structure in which a first tantalum-containing layer having a composition and a second tantalum-containing layer having a composition represented by TaO y (x ⁇ y) are laminated.
  • the second tantalum-containing layer is in contact with the second electrode 128 in contact with the first electrode 124.
  • TaO x satisfies 0.8 ⁇ x ⁇ 1.9, and TaO y is manufactured so as to satisfy 2.1 ⁇ y ⁇ 2.5.
  • the thickness of the second tantalum-containing layer is 8 nm or less, and the thickness of the entire resistance change layer 126 is 50 nm or less.
  • the contact area to each electrode is equal to that of the resistance change element used in the measurement of FIG.
  • the horizontal axis in FIG. 5 indicates the voltage of the electrical signal to be applied, the resistance value of the variable resistance element after applying the electrical signal on the vertical axis (the resistance value is calculated from the current upon application of a read voltage V R) Is shown.
  • the resistance value When the voltage level is gradually increased from the start position in the figure to the positive polarity side, the resistance value gradually increases when the applied voltage exceeds + 1.1V, and about 100 k ⁇ when the applied voltage is + 2.0V. Has reached. On the contrary, the voltage level is gradually lowered toward the negative polarity side, and when it exceeds ⁇ 1.1 V, the resistance is reduced to about 10 k ⁇ , and the resistance value of the start is restored.
  • the second resistance change layer is disposed on the second electrode 128 side
  • the first resistance change layer is disposed on the first electrode 124 side.
  • Application of an electrical signal that causes a current to flow from the second electrode 128 to the first electrode 124 is defined as positive polarity application.
  • the resistance change element 120 changes to the HR level.
  • an application in which a current flows in the opposite direction is defined as a negative polarity application.
  • the resistance change element 120 changes to the LR level.
  • FIG. 6 is a schematic diagram showing an example of characteristics of a unipolar variable resistance element in a variable state disclosed in IEDM Technical Digest. 13-15 Dec. 2004, p. 587.
  • a resistance change element having a resistance change layer composed of NiO, TiO 2 , HfO 2 , and ZrO 2 exhibits unipolar characteristics, and resistance change composed of transition metal oxides thereof. It is known that a layer is an insulator immediately after manufacture, and a conductive path is formed by a process of applying forming stress to make a transition to a variable state.
  • a unipolar resistance change element can be obtained symmetrically on either the positive voltage side or the negative voltage side.
  • FIG. 6 illustrates the characteristics of such a device.
  • the element when the absolute value of the bias voltage exceeds 0.5 V, the element shifts to the reset state, that is, the HR level, and when the absolute value of the bias voltage exceeds 1.0 V, the element is in the set state, that is, the LR level. Transition to. In such an element, it is possible to reversibly transition between two resistance states by applying electrical signals having the same polarity and different voltages.
  • a unipolar variable resistance element having the characteristics as shown in FIG. 6, it is increased in resistance by applying a positive electrical signal of +0.5 V or more and less than +1 V, and is ⁇ 1 V or less (the absolute value is 1 V or more). If it is controlled so as to reduce the resistance by applying a negative polarity electrical signal, it can be used as a bipolar variable resistance element. In the present invention, both the bipolar type and the unipolar type can be used.
  • the resistance change element is used as a multi-value memory that reversibly transits between variable resistance value ranges having a resistance value of 3 or more depending on a combination of the voltage (absolute value), width, and number of times of an electric signal to be applied. May be.
  • an element using tantalum oxide as the variable resistance layer exhibits good characteristics and can be applied to a multi-level memory.
  • FIG. 7 is a diagram illustrating an example of resistance change characteristics of the variable resistance element.
  • Number applied to the horizontal axis pulses (electrical signal), the vertical axis indicates the resistance value after application of the electrical signals (in the same manner as described above, the resistance value of the current upon application of a read voltage V R Calculated).
  • What is indicated by a triangular point ()) indicates a resistance value after applying a negative pulse (electrical signal).
  • Square points ( ⁇ ) indicate resistance values after applying a positive pulse (electrical signal).
  • the device shown in FIG. 7 has a structure in which the material of the first electrode 124 is tantalum nitride (TaN), the material of the second electrode 128 is platinum (Pt), and the material of the resistance change layer 126 is a tantalum oxide having a laminated structure.
  • the thickness of 126 is 50 nm or less, and the area of the contact surface between the first electrode 124 and the resistance change layer 126 and the contact surface between the second electrode 128 and the resistance change layer 126 is 0.25 ⁇ m 2 or less.
  • the layer in contact with the first electrode 124 is a layer having a low oxygen concentration, and 0 ⁇ x ⁇ 2.5 when the composition is TaO x .
  • the layer in contact with the second electrode 128 is a layer having a high oxygen concentration and the composition is TaO y , y ⁇ 2.1 and the thickness is about 5.5 nm.
  • the resistance value after applying a positive pulse gradually increases.
  • the pulse voltage is fixed at 1500 mV
  • the pulse width is changed to 100 nSec, 1000 nSec, and 2000 nSec
  • the resistance value after applying the positive pulse gradually increases.
  • the pulse voltage is fixed at a relatively small 1200 mV and a voltage pulse is applied several times
  • the resistance value after the pulse application gradually increases. It can also be seen that by utilizing such characteristics, the resistance value can be finely adjusted with a relatively small voltage pulse. That is, the resistance change element having the characteristics as shown in FIG. 7 can set the resistance value within a variable resistance value range of 3 or more with good controllability.
  • the sense amplifier for determining the resistance value with the third threshold value in FIG. 7 it is determined that all the memory cells 91 written with a positive pulse of +1200 mV or more have a resistance value larger than the third threshold value. Zero is output from the binary data. On the other hand, since only the resistance value of the memory cell 91 written by applying the negative pulse is lower than the third threshold value, 1 of the binary data is output.
  • the element shown in FIG. 7 can be used as a ternary memory.
  • Such a change in resistance of the variable resistance element is caused by the fact that a conductive path that electrically connects the second electrode 128 and the first electrode 124 is generated in the variable resistance layer 126.
  • the conductive path has a diameter of 30 to 10 nm or less, which is further smaller than the wiring width produced by the most advanced fine semiconductor process. That is, the characteristics of the resistance change element described above can maintain the same stable resistance change characteristics even when manufactured by an ultrafine semiconductor process, which is regarded as a limit of processing by lithography.
  • the process for forming the variable resistance layer of the variable resistance element does not require high temperature processing exceeding several hundred degrees Celsius. For this reason, the characteristics of the C-MOS transistor are not deteriorated by the heating process. That is, the resistance change element has an excellent affinity with a semiconductor process as compared with a memory element using a floating gate type transistor such as a flash memory, and the reliability of resistance change does not deteriorate even if the manufacturing process is miniaturized. It has characteristics. Therefore, for example, even when a logic circuit such as a controller and a variable resistance element are formed on the same chip, the variable resistance element can be formed while suppressing the influence on the characteristics of the logic circuit. Further, by making the process common to the logic circuit, the manufacturing cost can be reduced.
  • the nonvolatile memory device 100 of this embodiment may have four or more operation modes.
  • the nonvolatile memory device 100 may receive one command selected from four or more commands from the outside, and selectively execute four or more operation modes based on the received command.
  • the nonvolatile memory device 100 writes and reads data using the difference between each memory cell 91 in an initial state or a variable state (first mode), and the resistance value of each memory cell 91 is an initial resistance value.
  • the electrical stress for changing the memory cell 91 in the initial state to the variable state is defined as forming stress, and the resistance value of the memory cell 91 is changed from the first resistance value range to the second resistance value.
  • An electrical signal for changing to the range is a low resistance pulse, and an electrical signal for changing the resistance value of the memory cell 91 from the second resistance value range to the first resistance value range is a high resistance pulse.
  • the write circuit 92 applies a forming stress to the selected memory cell 91 for the input data “1” and does not apply an electrical stress to the selected memory cell 91 for the input data “0”.
  • the mode for operating is referred to as a special write mode (first write mode).
  • a command input from the outside of the nonvolatile memory device 100 so that the special write mode is executed is referred to as a special write command (first write command).
  • a mode in which the read circuit 94 is operated so as to read data by the determination using the first threshold is a special read mode (first read mode).
  • a command input from the outside of the nonvolatile memory device 100 so that the special read mode is executed is referred to as a special read command (first read command).
  • a low resistance pulse (second electrical signal) is applied to the memory cell 91 selected for the input data “1”, and a high resistance pulse (second electrical signal) is applied to the memory cell 91 selected for the input data “0”.
  • a mode in which the write circuit 92 is operated so as to apply the first electrical signal) is a normal write mode (second write mode).
  • a command input from the outside of the nonvolatile memory device 100 so that the normal write mode is executed is referred to as a normal write command (second write command).
  • the mode in which the reading circuit 94 is operated so as to read data by the determination using the second threshold is a normal reading mode (second reading mode).
  • a command input from the outside of the nonvolatile memory device 100 so that the normal read mode is executed is referred to as a normal read command (second read command).
  • the normal write command and the normal read command are widely disclosed in the manual of the nonvolatile memory device 100, while the special write command and the special read command are only issued by the manufacturer of the nonvolatile memory device 100. Can be held, that is, kept secret.
  • the manufacturer of the nonvolatile memory device 100 writes a password in a specific area of the memory cell array 90 using a special write command.
  • the control device (not shown) of the non-volatile storage device 100 receives the received password and the password read from the specific area in the special read mode. Only when they match, writing in the normal writing mode and reading in the normal reading mode are permitted.
  • paid content data can be recorded in the nonvolatile storage device 100 in the normal write mode, and the ID information of the device, serial information for each content, and the like can be recorded in the special write mode. .
  • the ID information of the device, serial information for each content, and the like can be recorded in the special write mode.
  • the non-volatile memory device 100 is sealed with resin or the like, the wiring or the like is damaged even if the probe is applied to the wiring inside the non-volatile memory device 100. Therefore, it is not possible to analyze by measuring the electrical resistance. Is possible. Unless the user leaks the ID information and a command corresponding to the special read command, the internal data is not illegally accessed.
  • the nonvolatile memory device 100 including a memory cell using a resistance change element can maintain high reliability even when miniaturization progresses.
  • the local region where the filament is formed is sufficiently small compared to the element size, so that the resistance changes even if the element size is further miniaturized.
  • the adverse effect on the characteristics can be reduced. Therefore, for example, parameter data used for encryption or authentication can be stored with high reliability.
  • a mixed chip configuration in which a controller circuit that executes at least one of encryption and authentication and a nonvolatile storage device (memory main body) are formed on the same chip may be employed.
  • the manufacturing process of the flash memory requires a semiconductor process step different from the C-MOS process used for the logic circuit. Incurs high costs. Further, since a high-temperature heat treatment is required in the flash memory manufacturing process, the semiconductor characteristics of the C-MOS process used in the logic circuit are affected, and many restrictions are imposed on maintaining the performance of the transistor characteristics.
  • the nonvolatile memory device 100 including a memory array composed of memory cells using resistance change elements does not require high-temperature heat treatment in the manufacturing process and does not affect the semiconductor characteristics of the C-MOS process. Therefore, when the controller circuit and the non-volatile storage device (memory body) are formed on the same chip, the characteristics of the logic circuit such as the controller circuit are not impaired, or the cost of the manufacturing process is not increased. Thus, the confidentiality of the encryption parameter can be improved.
  • the pulse width even if TP F > TP H and TP F > TP L , if a predetermined forming process is not completed with a single application, multiple electrical stresses are applied to complete the forming process. You may apply. At this time, the application of electrical stress may be repeated. In the process of repeating the application of electrical stress, the applied voltage may be gradually increased by a predetermined increase amount. In the process of repeating the application of electrical stress, the pulse width may be gradually increased by a predetermined increase amount or amplification factor.
  • each memory cell has a standardized cumulative application time of 10,000 units of electrical
  • it is necessary to apply stress if the application of the electrical stress is stopped at the stage where 150 units of electrical stress are applied, naturally, all the memory cells do not change to the variable state.
  • memory cells that change from the initial state to the variable state can be randomly generated in the memory cell array.
  • data (first type data) written in the special write mode can be data generated by randomly generating memory cells that change from the initial state to the variable state.
  • FIG. 8 is a graph plotting the relationship between the normalized cumulative application time and the deviation of the standard normal distribution of the memory cells that have changed to the variable state.
  • the structure of the element is that the material of the first electrode 124 is tantalum nitride (TaN), the material of the second electrode 128 is iridium (Ir), the material of the resistance change layer 126 is a tantalum oxide having a laminated structure, and the thickness of the resistance change layer 126.
  • the area of the contact surface between the first electrode 124 and the resistance change layer 126 and the contact surface between the second electrode 128 and the resistance change layer 126 is 0.25 ⁇ m 2 or less.
  • the layer in contact with the first electrode 124 is a layer having a low oxygen concentration, and 0 ⁇ x ⁇ 2.5 when the composition is TaO x .
  • the layer in contact with the second electrode 128 is a layer having a high oxygen concentration and the composition is TaO y , y ⁇ 2.1 and the thickness is about 5.5 nm.
  • the forming stress has a voltage of 3.5 V and a shortest pulse width of 10 ⁇ Sec.
  • the number of memory cells is 256 kilobits.
  • the cumulative application time in FIG. 8 is a standardized time having a predetermined coefficient based on the shortest pulse width.
  • the reason why a memory cell that has changed to a variable state and a memory cell that has not changed to a variable state are generated randomly and uniquely for each element include, for example, forming in addition to process variations and shape variations of resistance change elements. It is conceivable that memory cells that are completed are generated randomly. As described above, defect sites in the metal oxide are randomly arranged for each memory cell, and a filament is formed by connecting these defect sites by forming. Therefore, even if a certain electrical stress is applied to a plurality of memory cells in the initial state, the memory cells that complete forming are considered to vary statistically (for example, like a standard normal distribution). It is done.
  • a random value generated using a predetermined function in the apparatus is used. However, if the function and the input initial value are the same, the same value is output according to the number of calculations. If the function expression and the initial value are leaked, a random value generated in the apparatus is predicted. For example, an encryption key generated based on the random value is estimated, which may lead to a security accident.
  • a method for generating a random value in an unpredictable manner can be established.
  • random data written in the special write mode is used as the initial value of the function for obtaining the random value described above, the randomness is further increased and effective.
  • the ID information and serial information are set and recorded in an unpredictable manner by writing the ID information and serial information as such random data in the special write mode. be able to.
  • the ID information and the serial information written in the special write mode are read in the special read mode and notified to a specific user, so that the use restriction can be implemented so that only the specific user uses the content.
  • FIG. 9 is a block diagram illustrating an example of a schematic configuration of the nonvolatile memory device according to the first example of the first embodiment. Note that FIG. 9 is merely an example, and it goes without saying that the specific configuration of the nonvolatile memory device of the first embodiment is not limited to the configuration shown in FIG.
  • the non-volatile storage device 020 of the first embodiment includes a memory body 001 on a semiconductor substrate.
  • the memory main body 001 includes a memory cell array 021, a row selection circuit / driver 003, and a column selection circuit 004.
  • the memory cell array 021 includes a plurality of first wirings (WL0, WL1, WL2, in the example of FIG. 9) formed on the semiconductor substrate and extending in parallel with each other in the first direction within the first plane. (Hereinafter referred to as word lines WL0, WL1, WL2,...) And a second plane parallel to the first plane so as to extend parallel to each other in the second direction and to form a three-dimensional intersection with the first wiring.
  • a plurality of formed second wirings in the example of FIG. 9, BL0, BL1, BL2,..., Hereinafter referred to as bit lines BL0, BL1, BL2,... For convenience of explanation) and these word lines WL0, WL1, WL2 ,...
  • M232, M233 (hereinafter referred to as "memory cells M211, M212, " represents a) a.
  • Each of the memory cells M211, M212,... Includes a resistance change element 120 (see FIG. 2), and the word lines WL0, WL1, WL2,... Are transistors T11, T12,. T13, T21, T22, T23, T31, T32, T33,... (Hereinafter referred to as “transistors T11, T12,...”) Are connected to control terminals (also referred to as gates), and bit lines BL0, BL1, BL2,. Are connected to one end of a resistance change element 120 included in each of the memory cells M211, M212,. The other end of the resistance change element 120 provided in each memory cell M211, M212,... Is connected to the first main terminal of the transistors T11, T12,.
  • the resistance change element 120 operates as a nonvolatile memory element in the memory cell.
  • the example shown in FIG. 9 is a so-called 1T1R type storage device in which each memory cell includes one transistor and one resistance change element.
  • the memory array includes a plurality of plate lines PL0, PL1, PL2,... Arranged in parallel with the word lines WL0, WL1, WL2,.
  • the plate lines PL0, PL1, PL2,... Are connected to the second main terminals of the transistors T11, T12,... Included in the respective memory cells M211, M212,.
  • Which of the first main terminal and the second main terminal is the source and which is the drain is not particularly limited, and can be appropriately set according to a specific operation. Specifically, it is determined by the direction of the current flowing through the transistor, the sign of the main carrier charge, and the like.
  • variable resistance element 120 can have the same configuration as that described above in the first embodiment, a detailed description thereof will be omitted.
  • an n-channel MOS transistor is used as the selection transistor of the memory array.
  • the first main terminals of the transistors T11, T12, T13,... are connected to the bit line BL0 via resistance change elements, and the first main terminals of the transistors T21, T22, T23,.
  • the first main terminals of the transistors T31, T32, T33,... are connected to the bit line BL2 through resistance change elements, respectively.
  • the gates of the transistors T11, T21, T31, ... are connected to the word line WL0, the gates of the transistors T12, T22, T32, ... are connected to the word line WL1, and the gates of the transistors T13, T23, T33, ... are connected to the word line WL2, respectively. Has been.
  • the second main terminals of the transistors T11, T21, T31, ... are on the plate line PL0, the second main terminals of the transistors T12, T22, T32, ... are on the plate line PL1, and the second main terminals of the transistors T13, T23, T33, ...
  • the terminals are respectively connected to the plate line PL2.
  • FIG. 9 shows that the plate lines are connected to one line in each row, the plate lines may be divided into a plurality of blocks.
  • the nonvolatile memory device 020 further includes a special / normal write circuit 011, a special / normal sense amplifier 012, a switching circuit 037, a power supply control circuit 008, a logic control circuit 010, a command register 033, and a status register 034.
  • the special / normal write circuit 011 (hereinafter also referred to as a write circuit for short) writes information into one or more memory cells selected by the row selection circuit / driver 003 and the column selection circuit 004.
  • the special / normal sense amplifier 012 detects the resistance value of the selected memory cell and determines a value of at least two values (for example, data “1” and “0”).
  • the switching circuit 037 switches whether the memory cell selected by the column selection circuit is connected to the write circuit 011 to perform a write operation or connected to the sense amplifier 012 to perform a read operation.
  • the power supply control circuit 008 generates a plurality of power supplies necessary for writing data in the memory cell.
  • the logic control circuit 010 causes the input / output control circuit 007 to acquire a control command, address information, and input data in accordance with a control signal input from the outside.
  • the input / output control circuit 007 controls the operation of the nonvolatile storage device 020 based on the control command stored in each command register (special command register 035 and command register 033).
  • the input / output control circuit 007 acquires input data through the input / output data bus according to an instruction based on the control signal from the logic control circuit 010, extracts a control command and address information from the input data, and holds them in each command register and address register To do. Further, based on the control command stored in each command register, the data held in the status register 034, the Cash register 031 and the like are output to the outside.
  • the control command is typically extracted from input data acquired by the input / output control circuit 007 based on the control signal input to the logic control circuit 010.
  • the logic control circuit 010 generates a command input timing based on the input control signal, and a control command is generated from data (command data pattern) input to the input / output control circuit 007 according to the command input timing. And corresponding address information is generated.
  • the control command indicates a normal write command, a special write command, a normal read command, a special read command, or the like.
  • the special write command is a command data pattern different from the normal write command.
  • the special read command is a command data pattern different from the normal read command.
  • the special write command and the special read command may be commands that are not disclosed to general users.
  • the command register 033 temporarily stores control commands. For example, a normal write command or a normal read command is stored.
  • the status register 034 receives an instruction of the control signal, and temporarily stores status information for notifying the internal state of the memory device to the outside of the device.
  • Special command register 035 temporarily stores a special write command or special read command.
  • the address register 009 outputs a row address signal to the row selection circuit / driver 003 based on the address signal held in the address register 009, and outputs a column address signal to the column selection circuit 004.
  • the address signal is a signal indicating the address of a specific memory cell selected from among the plurality of memory cells M211, M212,.
  • the row address signal is a signal indicating a row address among the addresses indicated in the address signal
  • the column address signal is a signal indicating a column address among the addresses indicated in the address signal.
  • one bit line corresponding to the column address is selected by the column selection circuit 004, and one word line corresponding to the row address is selected by the row selection circuit.
  • a case where a single memory cell is selected from the illustrated memory cell group will be described as an example, but the present invention is not limited to this. For example, if BL0 and BL1 are selected when WL0 is selected, two cells are selected at the same time, and the write circuit 011 and the sense amplifier 012 are configured to simultaneously write to or read from BL0 and BL1 in parallel. Then, simultaneous access to a plurality of cells is possible.
  • Such modifications and similar modifications can be easily made by those skilled in the art.
  • the Cash register 031 is acquired from the control signal and input data and temporarily stored in the command register 033 indicates “normal write mode”, or is acquired from the control signal and input data and stored in the special command register 035.
  • the temporarily stored control command code indicates “special write mode”
  • predetermined data to be written is buffered based on the control signal and input data according to the control of the input / output control circuit 007.
  • the special data register 032 reads the special mode from the memory cell selected for each read cycle.
  • the data read by the sense amplifier 012 set to is received through the data register 030 and sequentially stored temporarily.
  • the data register 030 takes out data from the Cash register 031 every write cycle and temporarily stores it.
  • the control command is acquired from the control signal and input data and temporarily stored in the command register 033.
  • the stored control command indicates “normal read mode”
  • the sense amplifier 012 set in the normal mode reads data from the selected memory cell in each read cycle, and the read data Are temporarily stored in the data register 030 sequentially.
  • the data register 030 outputs the temporarily stored data to the Cash register 031.
  • the Cash register 031 buffers a predetermined amount of read data, and outputs the read data to the apparatus under the control of the input / output control circuit 007.
  • a controller 013 is a combination of a power control circuit 008, a logic control circuit 010, an input / output control circuit 007, a command register 033, a status register 034, and a special command register 035.
  • the controller 013 may be formed on the same chip as the memory body 001. As a result, it is possible to reduce the risk that the information transmission / reception between the controller 013 and the memory main body unit 001 is stolen.
  • the logic control circuit 010 controls the switching circuit 037 to be connected to the write circuit 011 in the data write cycle. Further, the input / output control circuit 007 stores the inputted input data in the Cash register 031 and, based on an instruction from the logic control circuit 010, extracts only the data necessary for each write cycle from the Cash register 031 and sequentially stores it in the data register 030. Send it out.
  • the write circuit 011 executes a predetermined write to the selected memory cell in accordance with data information in the data register 030 in each write cycle in accordance with an instruction from the logic control circuit 010. In the information read cycle, the logic control circuit 010 controls the switching circuit 037 to be connected to the sense amplifier 012.
  • the sense amplifier 012 In response to an instruction from the logic control circuit 010, the sense amplifier 012 reads the resistance value from the selected memory cell under a predetermined condition in each read cycle, restores the original data information, and sends it to the data register 030.
  • the Cash register 031 stores data output in each read cycle according to an instruction from the logic control circuit 010 and sequentially outputs the data to the outside of the nonvolatile memory device 020 based on the control of the input / output control circuit 007.
  • the input / output control circuit 007 holds the normal write command in the command register 033. Similarly, the input / output control circuit 007 causes the address register 009 to hold the write address extracted from the data input through the input / output data bus.
  • the normal write circuit 011 writes predetermined data to the memory array by appropriately applying an electrical signal to each memory cell based on the setting of each register.
  • the input / output control circuit 007 holds the normal read command in the command register 033. Similarly, the input / output control circuit 007 holds the read address extracted from the input / output data bus in the address register 009. Further, in response to an instruction from the logic control circuit 010, the sense amplifier 012 set to the normal mode reads predetermined data from the memory array based on the setting of each register, and stores it in the Cash register 031 via the data register 030. When the necessary amount of data is stored in the Cash register 031, the input / output control circuit 007 sequentially outputs the data stored in the Cash register 031 to the outside. Although an example in which data is once stored in the Cash data register 030 and output to the outside has been described here, for example, a configuration without the Cash data register 030 may be employed.
  • the logic control circuit 010 investigates the internal state and holds a code indicating the internal operation state according to the received content in the status register 034. Let Next, the input / output control circuit 007 outputs the status code held in the status register 034 to the outside.
  • the command data pattern of the special write command is set as a different pattern from the command data pattern of the normal write command.
  • the command data pattern of the special read command is set as a different pattern from the command pattern of the normal read command.
  • the access using a special command may permit access using a specific address area, write condition, read condition, etc. that cannot be executed by a normal command.
  • the input / output control circuit 0007 holds the special write command in the special command register 035.
  • the input / output control circuit 007 causes the address register 009 to hold a write address that is extracted from data input through the input / output data bus and cannot be normally accessed.
  • the special write circuit 011 writes predetermined data to the memory array by appropriately applying forming stress to each memory cell based on the setting of each register.
  • the input / output control circuit 0007 causes the special command register 035 to hold the special read command.
  • the input / output control circuit 007 holds in the address register 009 a read address that is extracted from data input through the input / output data bus and cannot be normally accessed.
  • the sense amplifier 012 set to the special mode reads predetermined data from the memory array based on the setting of each register, and stores it in the Cash register 031 via the data register 030. store.
  • the input / output control circuit 007 sequentially outputs the data stored in the Cash register 031 to the outside.
  • FIG. 10 is a timing chart showing an example of a write cycle and a read cycle of the nonvolatile memory device according to the first example of the first embodiment.
  • signal control for one memory cell in a write cycle and a read cycle will be described with reference to FIG.
  • variable resistance layer is assigned to information “0” when the resistance change layer is in the HR state, and the information “1” when the resistance change layer is in the LR state.
  • information “0” when the resistance change layer is in the HR state and the information “1” when the resistance change layer is in the LR state.
  • V H indicates a pulse voltage (voltage across the memory cell) necessary for changing the resistance value of the variable resistance element to the HR level.
  • V L indicates a pulse voltage (voltage across the memory cell) necessary for changing the resistance value of the variable resistance element to the LR level.
  • V H and V L are generated by the power supply control circuit 008 based on the external input power supply.
  • V H and V L are both positive values.
  • V R is applied to the memory cell ends is also low read voltage absolute value than the writing voltage (V H and V L).
  • a voltage of V H , V L , or GND is supplied from the writing circuit 011 to the plate line depending on the application direction. Each bit line as required for switching of the writing and reading modes, the voltage of the plate line is charged to one of the V H, V L, V R , or is discharged to GND.
  • the voltages of the bit line BL0 and the plate line PL0 are set to the GND level in advance by the write circuit 011. Then, VDD is applied to the word line WL0, and the transistor T11 of M211 becomes conductive. Pulse width voltage is TP H electrical pulses is V H is applied to the bit line BL0. Thus, high resistance voltage when writing information "0" to the memory cell M211 (V H) is applied by pulse width TP H, as a result the resistance variable element 120 of the memory cell M211 is high resistance (HR reduction) To do. With this operation, information “0” is written in the memory cell M211.
  • the schematic diagram of the applied state at this time is shown in FIG. 10 as applied state A, and current flows from the second electrode layer (second electrode 128) to the first electrode layer (first electrode 124). I understand.
  • the write circuit 011 sets all the word lines to 0 V in advance at the beginning of the cycle, and all the bit lines and plates including the non-selected bit lines and plate lines.
  • a voltage of VDD is applied to the word line WL1, and the transistor T22 is turned on.
  • the bit line selected electrical pulse having a pulse width TP L that varies with V L ⁇ 0V ⁇ V L is applied.
  • the low resistance voltage ( ⁇ V L ) when writing information “1” to the memory cell M222 is applied for the pulse width TP L, and as a result, the resistance change element 120 of the memory cell M222 has a low resistance (LR). ) With this operation, information “1” is written in the memory cell M222.
  • the word line is discharged from VDD to 0V and the select transistor T22 is turned off, all the bit lines and plate lines that have been charged to VL are discharged to 0V.
  • a schematic diagram of the application state in this cycle is shown in FIG. 10 as application state B, and current flows from the first electrode layer (first electrode 124) to the second electrode layer (second electrode 128). I understand.
  • VDD is applied to the word line WL0 to turn on the transistor T11, and the memory cell M211 is connected to the sense amplifier 012 by the column selection circuit.
  • a voltage V R for reading so as not to change the resistance state of the small amplitude memory cells than the pulse for writing is applied to the bit line BL0.
  • a driver for driving the voltage V R (driver 131 of FIG. 11) is switched to the output to high impedance by the voltage predetermined period, the resistance value and load capacitance of the memory cell (wiring and transistors diffusion capacitance, such as a capacitor according time constant determined by such total) capacity, voltage V R with the bit line BL0 is discharged.
  • the resistance value of the memory cell M211 is set to HR in the previous writing, a relatively long time is required for discharging. For this reason, it is determined that the time required for discharging is greater than a predetermined threshold, and information “0” indicating the HR level is output from the input / output control circuit 007.
  • VDD is applied to the word line WL1 to turn on the transistor T22, and the memory cell M222 is connected to the sense amplifier 012 by the column selection circuit.
  • a voltage V R for reading is applied to the bit line BL1.
  • a driver for driving the voltage V R is switched to the high impedance outputs a voltage at a predetermined period, in accordance with a time constant determined by the resistance value and load capacitance of the memory cell, a voltage of V R with the bit line BL1 is discharged.
  • the resistance value of the memory cell M222 is set to LR in the previous writing, the discharging is completed in a relatively short time. For this reason, it is determined that the time required for the discharge is smaller than a predetermined threshold, and information “1” indicating the LR level is output from the input / output control circuit 007.
  • 0 V ground level
  • At least one of the voltage, the pulse width, and the cumulative application time of the electrical stress output from the write circuit 010 at the time of writing is a normal write mode.
  • the setting is different.
  • the voltage of the forming stress is V L SP
  • the pulse width of the forming stress is TP L SP. Both V H SP and V L SP are generated by the power supply control circuit 008 of FIG.
  • V H SP, TP H SP , V L SP, TP L SP is, V H, TP H, V L corresponding to the normal write command, and TP L, correspond with each other, some of these with each other It may be an equal value.
  • FIG. 11 is a block diagram illustrating an example of a schematic configuration of a sense amplifier included in the nonvolatile memory device according to Example 1 of Embodiment 1.
  • FIG. 12 is a timing chart illustrating an operation example of main portions of the sense amplifier included in the nonvolatile memory device according to the first example of the first embodiment.
  • the column selection circuit 004 surrounded by a broken line is as described above, and thus the description thereof is omitted.
  • the switching circuit 037 of FIG. 9 is omitted in FIG. 11, it is assumed that the write circuit side is selected when NWR is Low, and the sense amplifier side is selected instead of the write circuit side when High.
  • the reference voltage generation circuit 130 outputs a predetermined reference voltage based on a command input from the logic control circuit 010 to the input A. Specifically, for example, the reference voltage generation circuit 130 divides the potential difference between the power supply voltage VDD and the installation voltage GND by using a ladder resistor or the like to create a plurality of predetermined voltage levels. Either one can be selected by a semiconductor switch or the like and output as Vref1 and Vref2. Vref1 and Vref2 satisfy the relationship of Vref1> Vref2.
  • Vref1 and Vref2 satisfy the relationship of Vref1> Vref2.
  • Vref2 determination voltage
  • Vref2 determination voltage
  • the switch control signal is input from the logic control circuit 010 to the input B.
  • the switch 3 (SW3) is OFF when the switch control signal is ‘L’, and is ON when the switch control signal is ‘H’.
  • the switch 3 is turned off, the input state from the reference voltage generation circuit 130 to the node C is switched to a HiZ (high impedance) state.
  • the switch 3 is turned on, the potential of Vref1 is output to the node C by the driver 131.
  • the input and output voltage values may vary slightly depending on the voltage drop of the driver 131 and other circuits constituting the driver 131 and other circuits, but the influence of the voltage drop can be ignored for the sake of simplicity of explanation. Will be described.
  • Node C is connected to a selected memory cell included in memory cell array 021 (FIG. 9).
  • the logic control circuit 010 changes the NWR in FIG. 8 from the low level to the high level, changes Y0 to the high level, and changes Y1 to Yn to the low level, thereby selecting the bit line BL0.
  • a capacitor CC2 is connected in parallel with the memory cell between the node C and the ground.
  • This capacitor may be realized by a wiring capacity and a diffusion capacity of a transistor, or may be added separately from the wiring and the transistor.
  • the capacitance of the capacitor CC2 may be made as small as possible.
  • the switch control signal input to the input B is 'H'
  • the potential of the node C is Vref1.
  • the switch control signal becomes ‘L’
  • SW ⁇ b> 3 is turned OFF
  • the input state from the reference voltage generation circuit 130 to the node C becomes high impedance (HiZ).
  • the capacitor CC2 starts discharging, and the potential of the node C gradually decreases from Vref1 according to a time constant determined by the capacitance of the capacitor CC2 and the resistance value of the selected memory cell connected in parallel.
  • FIG. 12 illustrates the case where the memory cell is in the low resistance state (LR state) in the first half and the high resistance state (HR state) in the second half, as shown in (a) the state of the memory cell.
  • the input B changes to “H” at the timing as shown in FIG. 12B, and the voltage of Vref1 is applied to the node C as shown in FIG.
  • the switch circuit SW3 When the input B is switched from “H” to “L”, the switch circuit SW3 is turned OFF, and the input state from the reference voltage generation circuit 130 to the node C becomes HiZ, so that the potential of the node C gradually decreases (discharge). ).
  • the time until the potential of the node C becomes lower than Vref2 is short when the memory cell is in the LR state and is slow when the memory cell is in the HR state.
  • the level comparator 132 of FIG. 11 compares the potential Vref2 output from the reference voltage generation circuit 130 with the potential of the node C, and outputs “L” if the potential of the node C is higher than Vref2, and outputs “H” if it is lower. Output. That is, after the switch control signal is switched from “H” to “L”, the time until the output of the level comparator 132 changes from “L” to “H” is short if the memory cell is in the low resistance state. If the memory cell is in a high resistance state, it becomes longer.
  • the counter 134 is reset to zero while the control signal of the input B is “H”. When the switch control signal is “L” and the input from the level comparator 132 is “L”, the counter 134 is reset. It is counted up according to the period of an input clock (not shown).
  • the counter 134 may be limited by a predetermined upper limit value so that the count value does not overflow.
  • the counter 134 starts counting up immediately after the input B changes to ‘L’.
  • the count-up stops when the count value reaches 15.
  • the count-up stops when the count value reaches 35, and the count value is fixed at the value at that time.
  • a threshold value corresponding to the normal reading mode is input to the input C and set in the normal threshold value register 136.
  • a threshold corresponding to the special read mode is input to the input D and set in the special threshold register 137.
  • the input E receives a switching signal for switching between the special readout mode and the normal readout mode.
  • SW5 When High is input as a switching signal, SW5 is connected to the 'H' terminal side.
  • SW5 When Low is input as a switching signal, SW5 is connected to the 'L' terminal side.
  • the threshold value held in the appropriate one of the normal threshold value register 136 and the special threshold value register 137 is input to the input b of the comparator 135.
  • a value of 20 for example, is used as a threshold value for discriminating between the high resistance state and the low resistance state.
  • the count value output from the counter 134 is input to the input a of the comparator 135.
  • the comparator 135 compares the count value input to the input “a” with the threshold value input to the input “b”. If input a ⁇ input b, it is determined that the selected memory cell is in a high resistance state, and ‘L’ (information “0”) is output to output A. If input a ⁇ input b, it is determined that the selected memory cell is in a low resistance state, and 'H' (information “1”) is output to output A.
  • “H” is selected as the output A in response to the data fetch timing (latch timing) of the data register 030 when the selected memory cell is LR.
  • the memory cell is HR, 'L' is output.
  • the output value is latched in the data register 030.
  • the sense amplifier 012 uses the fact that the decay time of the voltage applied to the node C varies depending on the resistance value of the selected memory cell to be read, and thereby determines the resistance value information of the selected memory cell. read out. As a result, a binary digital logic value corresponding to the resistance state of the memory cell is output to the output A, and a count value corresponding to more detailed resistance value information is output to the output B with the resolution of the clock cycle.
  • the resistance value for each memory cell can be easily compared by referring to the value of the output B. That is, the output B is a value having a correlation with the resistance value of the memory cell, and the physical quantity is a numerical value representing the discharge time of the voltage across the memory cell, but is equivalent to the resistance value information of the memory cell.
  • the output B is input to the write circuit 011 and the logic control circuit 010, and processing in the verify operation (see STEP 6 in the first to fourth operation examples, STEP 13 in the third operation example, or STEP 15 in the fourth operation example). Can be used for flows.
  • the value of the input C and the hold value of the counter 134 are not limited to the values illustrated in FIG. 12, but the count clock frequency of the counter 134, the capacitance of the capacitor CC2, the set values of Vref1 and Vref2, and the constant current It may vary depending on the amount of current of the source 140 (described later), the state of the SW4, the variation in the resistance value of the memory cell, and the like.
  • the constant current source 140 is connected to the node C through the switch 4 (SW 4).
  • SW 4 the switch 4
  • the constant current source 140 there are many known configurations such as one using a p-channel MOSFET and one using a current mirror circuit. Also in the present embodiment, these known configurations can be appropriately employed.
  • SW4 is turned on when the input E from the logic control circuit 010 is High, and is turned off when the input E is Low. By turning on SW4, a constant current is supplied to the node C. At this time, the discharge time mentioned above becomes long. Such a difference in discharge time will be described with reference to FIG.
  • FIG. 13 is a graph showing a difference in discharge time in the nonvolatile memory device according to Example 1 of Embodiment 1.
  • the horizontal axis represents the count value of the counter 134
  • the vertical axis represents the normalized cell current value.
  • the standardized cell current value is a standardized DC current that flows when a predetermined voltage is applied to the memory cell, and is a value corresponding to the reciprocal of the resistance value of the memory cell. That is, FIG. 13 shows the correlation between the count value, which is resistance value information read by the sense amplifier 012, and the actual cell current amount.
  • the broken line is a characteristic when SW4 is off, and the solid line is a characteristic when SW4 is on.
  • the cell current value corresponds to the range of about 10 to 1 with respect to the range of the count value of 20 to 100.
  • the cell current value ranges from about 15 to 5 for the range from 20 to 100 for the count value.
  • the resolution of the read resistance value information is not only the presence / absence of current supply from the constant current source 140 (SW4 ON / OFF), but also the current amount of the constant current source 140, the frequency of the clock input to the counter 134, and Vref1. It can be adjusted by the magnitude of Vref2 and the capacitance of the capacitor CC2. That is, increasing the clock frequency increases the resolution.
  • Examples of a method for shifting the measurement range so that a high resistance value can be read in a short time include increasing Vref1 and Vref2, reducing the current of the current source 140, and reducing the capacitance of the capacitor CC2.
  • Examples of a method for shifting the measurement range so that a low resistance value can be read out decreasing Vref1 and Vref2, increasing the current of the current source 140, increasing the capacitance of the capacitor CC2, and the like can be mentioned.
  • Vref1 corresponds to a read voltage applied to the memory cell
  • the resistance state changes when the voltage is higher than a predetermined voltage.
  • the operation in the special write mode includes, for example, a row selection circuit / driver 003, a column selection circuit 004, an address register 009, a special / normal write circuit 011, a special / normal sense amplifier 012, a controller 013, and a data register. 030, Cash register 031, special data register 032, and switching circuit 037.
  • a data write circuit can be configured by these components being related to each other. The above points are the same in other operation examples.
  • the resistance value of the resistance change element 120 changes from the LR level (second resistance value range) to the HR level (second resistance value range).
  • the resistance value of the resistance change element 120 becomes HR. It is assumed that the level changes from the level to the LR level.
  • variable resistance element 120 is, for example, a bipolar variable resistance element and has a characteristic of reversibly transitioning between the HR level and the LR level by applying an electrical signal of ⁇ 2.4V.
  • the absolute value of the voltage is set to 3 V, which is larger than 2.4 V, and an electrical stress having a pulse width of 1 ⁇ s is applied. If the resistance change element does not change to the variable state by the application of the electrical stress, for example, the absolute value of the voltage is increased by 0.1 V, and the electrical stress in which the pulse width is five times is applied again. By repeating this process, the electrical stress of the necessary cumulative application time is applied to each memory cell, and the forming process is completed.
  • FIG. 14 is a flowchart showing a first operation example of the special write mode in the first embodiment. Note that FIG. 14 is not an example of generating random data by stopping the application of electrical stress before all the memory cells 91 change to a variable state as will be described later, but the input data is written into the memory cell 91. It is assumed.
  • a write command, an address at which data is to be written, and data to be written are input from the outside of the nonvolatile memory device 100 (STEP 1).
  • the memory cell 91 at the address input in STEP1 is selected, and the memory cell to be written to the Low logic in accordance with the input data (memory cell whose data to be written is “0”: A mask is applied so that electrical stress is not applied to the memory cells to be maintained in the initial state (STEP 3).
  • the memory cell which is not masked among the selected memory cells that is, the memory cell to be written to the high logic (the memory cell in which the data to be written is “1”: the memory cell to be changed from the initial state to the variable state).
  • an electrical stress Forming pulse
  • the initial value of the applied electrical stress voltage is 3 V, and the initial value of the pulse width is 1 ⁇ s.
  • the sense amplifier 012 is set to the reading mode of the forming determination range (STEP 5). Specifically, SW4 in FIG. 11 is turned off and the measurement range is set to the high resistance side.
  • STEP 6 If any of the determination results in STEP 6 is NO, the voltage is increased by 0.1 V with respect to the electrical stress (Forming pulse) applied immediately before, the pulse width is increased by a factor of 5, and the process returns to STEP 4 for electrical Stress (Forming pulse) is applied.
  • STEP 4 to STEP 7 may be repeated until the memory cell written to the high logic changes to the variable state.
  • An upper limit is set for the number of times.
  • an error log may be output and appropriately processed when a defect exceeding the upper limit of the number of times of writing occurs.
  • the flow is executed in parallel for a plurality of bits, the number of electrical stresses applied until the determination result of STEP 6 becomes YES is different for each bit. In that case, the memory cell for which the determination result of STEP 6 is YES is masked to prohibit the application of electrical stress thereafter, and the determination result of STEP 6 is YES for all the memory cells that are processed in parallel. The flow may be terminated when
  • FIG. 15 is a table showing an example of the result of reading the memory cells written in the special write mode shown in FIG. 14 in the special read mode.
  • FIG. 16 is a table showing an example of a result of reading data written in the special write mode shown in FIG. 14 in the normal read mode.
  • the clock frequency, the read voltage, the determination voltage Vref2 and the determination time are the same between the special read mode and the normal read mode, and SW4 in FIG. 11 is switched to change the current amount of the constant current source. Only different.
  • FIG. 15 memory cells in which data represented by 4 bits (16 numerical values represented by 0 to F in hexadecimal notation) are written to each memory cell in the initial state are read in the special read mode. Results are shown.
  • FIG. 16 shows a result of reading in the normal read mode a memory cell in which the same data as in FIG. 15 is written in the special write mode.
  • the numerical value of each bit indicates the value held by the counter 134 in FIG. 8 without being decoded into binary digital data.
  • the term in hexadecimal notation shows the result of determining each value as 0 when the forming determination threshold value is larger than 40 and as 1 when the value is smaller. It is assumed that the maximum value of the counter 134 is 255, and a value larger than that is limited.
  • the memory cell group when the memory cell group is read in the special read mode (read using the first threshold value), all the memory cells that have not been formed show a maximum value of 255, and the forming has been completed.
  • the memory cell has a value of 9-10. It can be seen that the term in hexadecimal notation is determined as a predetermined value from 0 to F.
  • the resistance value of the memory cell in the initial state is higher than the resistance value of the memory cell in the variable state has been described as an example, but the resistance value of the memory cell in the initial state is variable. Even if it is lower than that, the same operation can be performed by appropriately changing the determination method and the polarity and voltage of the applied pulse.
  • FIG. 17 is a flowchart showing a second operation example of the special write mode in the first embodiment.
  • the resistance values of all the memory cells changed from the initial state to the variable state are not held at the HR level, but some of the resistance values are randomly set to the LR level.
  • memory cells written in the special write mode are not all zero when read by the second read command, and it is possible to make it appear that some data is stored.
  • the resistance value of the memory cell in the initial state is higher than the resistance value of the memory cell in the variable state has been described as an example, but the resistance value of the memory cell in the initial state is variable. Even if it is lower than that, the same operation can be performed by appropriately changing the determination method and the polarity and voltage of the applied pulse.
  • FIG. 18 is a flowchart showing a third operation example of the special write mode in the first embodiment.
  • the reliability of the write data is improved.
  • the memory cell determined to have changed to the variable state is weaker than the low resistance pulse (for example, the absolute value of the amplitude is small) and has the same polarity as the low resistance pulse.
  • Electrical stress auxiliary stress
  • the amplitude of the low resistance pulse is ⁇ 2.4 V
  • the amplitude of the auxiliary stress can be set to ⁇ 1.1 V, which is about half of that.
  • the resistance change when the voltage is gradually increased as described with reference to FIG. 5 is measured, and the voltage immediately before the resistance changes, or an intermediate state in which the resistance changes slightly. A good voltage may be used.
  • the resistance change layer of the resistance change element is in a state where oxygen defects are slightly increased and is easily reduced.
  • the resistance tends to be low, that is, the resistance value does not accidentally enter the initial resistance value range.
  • Direction can be given to changes in advance.
  • the resistance value is again determined by the sense amplifier (STEP 13).
  • the threshold value at this time may be smaller than STEP 6 and may have a margin with respect to the 40 forming determination threshold values.
  • a low resistance pulse is applied to forcibly change the resistance value to the LR level (STEP 14). Note that such abnormally changing memory cells occur randomly and very rarely, so that even if the resistance value is set to the LR level, secret information is not read out in the normal read mode.
  • the flow in FIG. 18 is an example, and many variations can be designed.
  • the sense amplifier before ending the flow in STEP 8, the sense amplifier is set to the normal determination range read mode so that the determination with the second threshold shown in FIG. It is also possible to add a flow for verifying whether the difference bit number exceeds a predetermined value and applying a pulse of VH to the memory cell lowered to the LR level and resetting it to the HR level if there is a shortage.
  • the resistance value of the memory cell in the initial state is higher than the resistance value of the memory cell in the variable state has been described as an example, but the resistance value of the memory cell in the initial state is variable. Even if it is lower than that, the same operation can be performed by appropriately changing the determination method and the polarity and voltage of the applied pulse.
  • FIG. 19 is a flowchart showing a fourth operation example of the special write mode in the first embodiment.
  • STEPs 13 and 14 are replaced with STEPs 15, 16, and 17, but those having the same STEP numbers in FIGS. 19 and 18 (third operation example) will be described in the third operation example. Since the operation can be the same as that described above, the description is omitted.
  • the resistance value of the memory cell is at a desired HR level by applying an auxiliary stress in STEP 12 (STEP 15). That is, by determining whether or not the count value is in the range of 12 to 15 in STEP 15, it is confirmed that the resistance value is not in the LR level nor in the initial resistance value range and is correctly set to the HR level. If the determination result is NO, a negative pulse (low-resistance pulse) having a pulse width of 50 ns and an amplitude of -2.4 V is applied to set the resistance value to the LR level (STEP 16). Thereafter, a positive pulse (high resistance pulse) having a pulse width of 50 ns and an amplitude of +2.4 V is applied to set the resistance value to the HR level (STEP 17). Then, it returns to STEP12.
  • a negative pulse low-resistance pulse
  • a positive pulse high resistance pulse
  • error processing may be performed so that the flow of STEPs 12, 15, 16, and 17 does not become an infinite loop.
  • the method of recording information using the difference between whether the memory cell is in the initial state or the variable state has an advantage that erroneous detection of data hardly occurs. The reason is that there is often a very large resistance difference between the resistance value of the memory cell in the initial state and the resistance value of the memory cell in the variable state.
  • the resistance change element of the memory cell in the initial state has the same characteristics as the insulator, and is extremely stable in terms of thermal and aging degradation. Then, according to the fourth operation example, the memory cell that has once changed to the HR level that makes a pair with the initial resistance value range changes so as to always approach the LR level even if the resistance fluctuates thermally. Therefore, the detection window is not reduced, and highly reliable data holding can be realized.
  • This is particularly suitable for storing highly important data such as security key information and serial number information used for authentication that would cause a great deal of damage if an error occurs during reading.
  • FIG. 20 shows the basis data for such an effect.
  • FIG. 20 is a graph of the transition of the counter value for the memory cell in which data was recorded using the fourth operation example, left at 210 ° C.
  • the structure of the element is that the material of the first electrode 124 is TaN, the material of the second electrode 128 is Ir, the material of the resistance change layer 126 is a tantalum oxide having a laminated structure, the thickness of the resistance change layer 126 is 50 nm, the first electrode
  • the area of the contact surface between 124 and the resistance change layer 126 and the contact surface between the second electrode 128 and the resistance change layer 126 are 0.25 ⁇ m 2 or less.
  • the layer in contact with the first electrode 124 is a layer having a low oxygen concentration, and 0 ⁇ x ⁇ 2.5 when the composition is TaO x .
  • the layer in contact with the second electrode 128 is a layer having a high oxygen concentration and the composition is TaO y , y ⁇ 2.1 and the thickness is about 5.5 nm.
  • a memory cell using a bidirectional diode (see the memory cell in FIG. 21) is used as the variable resistance element selection element.
  • the forming stress is a voltage of +5.5 V with a diode ON voltage added, and a pulse width of 10 ⁇ Sec or more. is there.
  • the low-resistance pulse (pulse for changing the resistance value of the element from the first resistance value range to the second resistance value range: the first electric signal) has a voltage of ⁇ 4.5 V and a pulse width of 50 nSec.
  • the high-resistance pulse (pulse for changing the resistance value of the element from the second resistance value range to the first resistance value range: second electric signal) has a voltage of +4.5 V and a pulse width of 50 nSec.
  • the horizontal axis represents elapsed time and the vertical axis represents count value.
  • the memory cell group in the initial state is indicated by a solid line and a dot
  • the memory cell group after changing to the variable state is indicated by a broken line and a dot.
  • the memory cells in the initial state did not vary in count value and were all constant at the upper limit of 250.
  • the maximum value and the minimum value are indicated by vertical bars at each point.
  • the detection window hardly shrinks even in an extremely high temperature environment of 210 degrees, and extremely reliable data storage can be performed. This stability is obtained at low temperatures as well.
  • the resistance value of the memory cell in the initial state is higher than the resistance value of the memory cell in the variable state has been described as an example, but the resistance value of the memory cell in the initial state is variable. Even if it is lower than that, the same operation can be performed by appropriately changing the determination method and the polarity and voltage of the applied pulse.
  • the initial resistance value range is equal to or lower than the lower limit of the initial resistance value range and the maximum of the plurality of variable resistance value ranges.
  • First data read using a first threshold value that is greater than or equal to the upper limit of the data and a second threshold value that is less than or equal to the lower limit of the maximum of the plurality of variable resistance value ranges and greater than or equal to the upper limit of the minimum.
  • the second data is compared, and the number of memory cells having different values between the first data and the second data is to be written to a predetermined number (for example, a resistance value range smaller than the first threshold value).
  • an additional step of applying an electrical signal to the memory cells in the variable resistance range smaller than the second threshold is executed. It may be.
  • the additionally applied electric signal causes the memory cells in the variable resistance value range smaller than the second threshold to transition so as to fall in the variable resistance value range larger than the second threshold.
  • the first electrical signal high resistance pulse
  • the first electrical signal high resistance pulse
  • the voltage is smaller in absolute value than the first electrical signal and the second electrical signal, and further the second electrical signal. Any combination of supplemental stress is contemplated. At this time, the pulse applied at the end of the writing flow becomes the first electrical signal or auxiliary stress.
  • the initial resistance value range is equal to or more than the upper limit of the initial resistance value range and the minimum among the plurality of variable resistance value ranges.
  • First data read using a first threshold value that is less than or equal to the lower limit of the data and a second threshold value that is greater than or equal to the upper limit of the minimum one of the plurality of variable resistance value ranges and less than or equal to the lower limit of the maximum value.
  • the second data is compared, and the number of memory cells having different values between the first data and the second data is written to a predetermined number (for example, a resistance value range larger than the first threshold value).
  • the additionally applied electrical signal causes the memory cells in the variable resistance value range that is greater than the second threshold to transition so as to fall within the variable resistance value range that is less than the second threshold.
  • the second electrical signal low resistance pulse
  • the second electrical signal low-resistance pulse
  • the electrical signal applied for the purpose of convergence so as to fall within the variable resistance value range smaller than the second threshold the voltage is smaller in absolute value than the first electrical signal and the second electrical signal, and further, the first electrical signal. Any combination of supplemental stress is contemplated.
  • the pulse applied at the end of the write flow becomes the second electrical signal or auxiliary stress.
  • FIG. 21 is a block diagram illustrating an example of a schematic configuration of a nonvolatile memory device according to a second example of the first embodiment.
  • the second embodiment can have the same configuration as the first embodiment except for the configuration of the memory cell array. Therefore, the same reference numerals and names are used for the same components in FIG. 9 and FIG. 21, and a detailed description thereof is omitted.
  • an element for selecting a memory cell is not a transistor but a two-terminal type selection element. With this change, the plate line provided in the first embodiment is omitted.
  • Examples of the two-terminal selection elements D11 to D33 include non-linear elements such as diodes.
  • a semiconductor memory device in which memory cells M211 to M233 using two-terminal selection elements are arranged in an array is called a cross-point type memory array, and is a well-known technique for fuse memories. Therefore, detailed description is omitted.
  • the switching between the memory cells M211 to M233 being in a conductive state or a non-conductive state is switched according to the voltage level across the cells.
  • the resistance state of the resistance change element 120 is changed by applying a voltage level pulse obtained by adding the rewrite voltage of the resistance change element 120 to the ON voltage of the two-terminal type selection element. Further, a pulse having a voltage level obtained by adding a read voltage smaller than the rewrite voltage of the resistance change element 120 to the ON voltage of the two-terminal type selection element is applied, and the amount of current at that time is detected to detect the resistance change element 120.
  • the resistance state is determined.
  • the two-terminal selection element used in FIG. 21 is generally well known for the characteristics shown in FIG. 12 in which current flows in one direction (forward direction).
  • FIG. 22 is a diagram showing an example of voltage-current characteristics of the two-terminal selection element used in the second example of the first embodiment.
  • the horizontal axis represents voltage
  • the vertical axis represents current. Since it is a well-known content, details are omitted.
  • the forward bias broken line (a) although it is very small, it is about 100 ⁇ A to 1 mA at 0.2 V. Current flows.
  • the current is substantially constant until the break voltage is reached, and the current is as small as about 10 nA to 1 ⁇ A as shown by the broken line (b).
  • a two-terminal selection element that exhibits diode characteristics as shown in FIG. 22 can be used, for example, in a nonvolatile memory device using a unipolar variable resistance element.
  • FIG. 23 is a diagram showing an example of voltage-current characteristics of the two-terminal selection element used in the second example of the first embodiment.
  • the horizontal axis indicates voltage
  • the vertical axis indicates current.
  • FIG. 23 shows characteristics of a current limiting element (also referred to as a bidirectional diode) that can flow current in both directions. Since the structure and characteristics of the current limiting element are also well-known contents, the details are omitted. There are many known modes for a specific control method for selecting a specific memory cell using such a current limiting element. Also in this embodiment, these known modes can be adopted as appropriate.
  • the writing in the first embodiment is performed except that the voltage applied to both ends of the memory cell is set to be equal to or higher than the sum of the ON voltage of the two-terminal selection element and the voltage to be applied to the resistance change element 120.
  • the method and the reading method can be the same. Also in the second embodiment, the same modification as in the first embodiment is possible.
  • One embodiment of the present invention is a data recording method for a nonvolatile memory device and a data writing circuit for the nonvolatile memory device that can provide a novel data recording method that can be applied to a more secure encryption technique and the like. Useful.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Memories (AREA)

Abstract

　複数のメモリセルがアレイ状に配置されたメモリセルアレイを備える不揮発性記憶装置のデータ記録方法であって、メモリセルは、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する、可変状態と、可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り可変状態とならず、かつ、抵抗値が可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうるものであって、初期状態のメモリセルへフォーミングストレスを印加するステップを含み、フォーミングストレスを印加するステップにより、各メモリセルが初期状態にあるか可変状態にあるかの違いを利用してメモリセルアレイへとデータを記録する不揮発性記憶装置のデータ記録方法。

Description

不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
　本発明は、不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路に関する。より詳しくは、新規なデータ記録方法を採用した不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路に関する。
　特許文献１は、記憶メディアを備える記憶メディア部と、磁気ディスクメディアを備える磁気ディスクメディア部と、ホストから送信されたデータを前記記憶メディアに記憶する記憶手段と、外部から入力されたパスワードを前記記憶メディアまたは前記記憶メディアと同一の基板に構成される半導体メモリに予め記憶されているパスワードと照合する第１の照合手段と、前記記憶メディア部に設けられ、前記第１の照合手段の照合結果に応じて前記磁気ディスクメディア部に構成される前記磁気ディスクメディアへのアクセスを制御する制御手段と、を具備する磁気ディスク装置を開示する。
　特許文献２は、メモリセルアレイを含む不揮発性メモリを備え、入力されたファイルデータを暗号化して上記不揮発性メモリの一部に記憶し、上記ファイルデータを復号するための鍵を含む管理情報を、上記不揮発性メモリの他部に記憶する半導体記憶装置における暗号鍵保護方法であって、上記管理情報によってパスワード参照が有効とされる第１状態においては、入力されたパスワードの照合を行い、その照合結果に応じて、上記ファイルデータを上記鍵で復号することを許可し、上記管理情報によって上記パスワード参照が無効とされる第２状態においては、パスワード入力がなくとも、上記ファイルデータを上記鍵で復号することを許可し、上記第１状態にあることを意味する上記管理情報は、第１スレッショルド電圧、および上記第１スレッショルド電圧よりも低い第２スレッショルド電圧を用いて上記メモリセルアレイに記録し、上記第２状態にあることを意味する上記管理情報は、第３スレッショルド電圧、および上記第３スレッショルド電圧よりも低い第４スレッショルド電圧を用いて上記メモリセルアレイに記録することを特徴とする暗号鍵保護方法を開示する。
特開２００８－１６５４３９号公報 特開２０１０－１９３０１３号公報
　本発明は、不揮発性記憶装置において、より安全な暗号技術等に応用可能な、従来にない新規なデータ記録方法を提供することを目的の一つとする。
　本発明の不揮発性記憶装置のデータ記録方法の一態様（ａｓｐｅｃｔ）は、複数のメモリセルがアレイ状に配置されたメモリセルアレイを備える不揮発性記憶装置のデータ記録方法であって、前記メモリセルは、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する、可変状態と、前記可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り前記可変状態とならず、かつ、抵抗値が前記可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうるものであって、前記初期状態のメモリセルへ前記フォーミングストレスを印加するステップを含み、前記フォーミングストレスを印加するステップにより、各メモリセルが前記初期状態にあるか前記可変状態にあるかの違いを利用して前記メモリセルアレイへとデータを記録する。
　本発明の不揮発性記憶装置のデータ書き込み回路の一態様（ａｓｐｅｃｔ）は、複数のメモリセルがアレイ状に配置されたメモリセルアレイを備える不揮発性記憶装置のデータ書き込み回路であって、前記メモリセルは、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する、可変状態と、前記可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り前記可変状態とならず、かつ、抵抗値が前記可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうるものであって、前記初期状態のメモリセルへ前記フォーミングストレスを印加することにより、各メモリセルが前記初期状態にあるか前記可変状態にあるかの違いを利用して前記メモリセルアレイへとデータを記録する。
　本発明の一態様によれば、不揮発性記憶装置において、より安全な暗号技術等に応用可能な、従来にない新規なデータ記録方法を提供することができる、という効果を奏する。
図１は、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示すブロック図である。 図２は、第１実施形態にかかる不揮発性記憶装置が備えるメモリセルの概略構成の一例を示す断面図である。 図３は、第１実施形態にかかる不揮発性記憶装置が備えるメモリセルの抵抗値範囲の一例を示すグラフである。 図４は、パーコレーションモデル（percolation model）を用いて抵抗変化層中のフィラメントの形成をシミュレートした結果の一例を示す図である。 図５は、可変状態にあるバイポーラ型抵抗変化素子の特性の一例を示す図である。 図６は、可変状態にあるユニポーラ型抵抗変化素子の特性の一例を示す図である。 図７は、抵抗変化素子の抵抗変化特性の一例を示す図である。 図８は、規格化累積印加時間と可変状態へ変化したメモリセルの標準正規分布の偏差との関係をプロットした図である。 図９は、第１実施形態の第１実施例にかかる不揮発性記憶装置の概略構成の一例を示すブロック図である。 図１０は、第１実施形態の第１実施例にかかる不揮発性記憶装置の書き込みサイクルと読み出しサイクルの一例を示すタイミングチャートである。 図１１は、第１実施形態の第１実施例にかかる不揮発性記憶装置が備えるセンスアンプの概略構成の一例を示すブロック図である。 図１２は、第１実施形態の第１実施例にかかる不揮発性記憶装置が備えるセンスアンプの主要箇所の動作例を示すタイミングチャートである。 図１３は、第１実施形態の第１実施例にかかる不揮発性記憶装置における放電時間の差を示すグラフである。 図１４は、第１実施形態における特殊書き込みモードの第１動作例を示すフローチャートである。 図１５は、図１４に示す特殊書き込みモードで書き込まれたメモリセルを特殊読み出しモードで読み出した結果の一例を示す表である。 図１６は、図１４に示す特殊書き込みモードで書き込まれたデータを通常読み出しモードで読み出した結果の一例を示す表である。 図１７は、第１実施形態における特殊書き込みモードの第２動作例を示すフローチャートである。 図１８は、第１実施形態における特殊書き込みモードの第３動作例を示すフローチャートである。 図１９は、第１実施形態における特殊書き込みモードの第４動作例を示すフローチャートである。 図２０は、第４動作例を用いてデータを記録したメモリセルについて、２１０℃で放置し、カウンタの値の推移をグラフ化したものである。 図２１は、第１実施形態の第２実施例にかかる不揮発性記憶装置の概略構成の一例を示すブロック図である。 図２２は、第１実施形態の第２実施例で用いられる２端子選択素子の電圧－電流特性の一例を示す図である。 図２３は、第１実施形態の第２実施例で用いられる２端子選択素子の電圧－電流特性の一例を示す図である。
　以下、添付図面を参照しつつ、本発明の実施形態について説明する。
　以下で説明する実施形態は、いずれも本発明の望ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、あくまで一例であり、本発明を限定するものではない。本発明は、特許請求の範囲によってのみ限定される。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より望ましい形態を構成する任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状および寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
　（第１実施形態）
　第１実施形態の不揮発性記憶装置は、複数のメモリセルがアレイ状に配置されたメモリセルアレイを備える不揮発性記憶装置であって、複数のメモリセルは、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する、可変状態のメモリセルと、可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り可変状態とならず、かつ、抵抗値が可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態のメモリセルと、を含み、メモリセルアレイにおいて、各メモリセルが初期状態にあるか可変状態にあるかの違いを利用してデータが記録されている。
　かかる構成では、不揮発性記憶装置において、より安全な暗号技術等に応用可能な、従来にない新規なデータ記録方法を提供することができる。
　「可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲」とは、ある抵抗値が初期抵抗値範囲に属する場合には当該抵抗値が可変抵抗値範囲に属することがなく、かつ、ある抵抗値が可変抵抗値範囲に属する場合には当該抵抗値が初期抵抗値範囲に属することがないことをいう。
　なお、複数のメモリセルは、少なくとも初期状態のメモリセルと可変状態のメモリセルとを含めばよく、例えば、さらに、抵抗値が初期抵抗値範囲にも可変抵抗値範囲にも入らない不良メモリセルを一部に含んでいてもよい。また、抵抗値が可変抵抗値範囲にあったメモリセルの抵抗値が、時間の経過に伴って初期抵抗値範囲に入るようになってしまうことで、不良メモリセルが発生する場合もありうる。このような不良メモリセルは、例えば、高温環境下に放置することで抵抗値が変動した場合などに生じうる。不良メモリセルは、例えば、誤り訂正処理などにより正常なデータに訂正される。
　「各メモリセルが初期状態にあるか可変状態にあるかの違いを利用してデータが記録されている」とは、具体的には、メモリセルの状態（初期状態および複数の可変状態のいずれか）に対応付けて、各情報（例えば“０”または“１”等の整数値）を割り当てることによって、データが記憶されていることをいう。より具体的には例えば、メモリセルが初期状態にある場合をデータの第１値に、メモリセルが可変状態にある場合をデータの第２値に、それぞれ割り当てることで、２値データがメモリセルに記録されることをいう。
　フォーミングストレスは、可変状態のメモリセルの抵抗値を可変抵抗値範囲の間で可逆的に遷移させるために印加される異なる複数の電気的信号のいずれよりも、大きくてもよい。例えば、フォーミングストレスは、可変状態のメモリセルの抵抗値を可逆的に遷移させる異なる複数の電気的信号のいずれもよりも、振幅およびパルス幅の少なくとも一方が大きい。
　あるいは例えば、可変状態にあるメモリセルが高抵抗状態と低抵抗状態とを択一的にとりうる場合には、メモリセルが初期状態にある場合をデータの第１値に、メモリセルが高抵抗状態にある場合をデータの第２値に、メモリセルが低抵抗状態にある場合をデータの第３値に、それぞれ割り当てることで３値データがメモリセルに記録されてもよい。より具体的には例えば、第２値及び第３値は、それぞれ異なる可変抵抗値範囲に対応付けて割り当てられる。
　上記不揮発性記憶装置において、初期抵抗値範囲の下限は、全ての可変抵抗値範囲の上限以上であってもよい。
　上記不揮発性記憶装置において、初期抵抗値範囲の上限は、全ての可変抵抗値範囲の下限以下であってもよい。
　上記不揮発性記憶装置において、Ｎを３以上の整数とするとき、可変状態のメモリセルは、異なる電気的信号が印加されることによってＮ－１個の可変抵抗値範囲の間を遷移するものであり、メモリセルアレイにおいて、各メモリセルの抵抗値が、初期抵抗値範囲とＮ－１個の可変抵抗値範囲とから構成されたＮ個の抵抗値範囲のいずれに含まれるかの違いを利用して多値データが記録されていてもよい。
　「多値データ」とは、「２値データ」よりも値が多いデータであり、具体的には例えば、３値データ、４値データ等が挙げられる。
　上記不揮発性記憶装置において、読み出し回路をさらに備え、読み出し回路は、選択されたメモリセルが初期状態にあるか可変状態にあるかを判定することによって記録されたデータを読み出すことができるように構成されていてもよい。
　上記不揮発性記憶装置において、初期抵抗値範囲の下限は、全ての可変抵抗値範囲の上限よりも抵抗値が大きく、読み出し回路をさらに備え、読み出し回路は、初期抵抗値範囲の下限以下であり、かつ、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの上限以上である値を第１閾値とし、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの下限以下であり、かつ複数の可変抵抗値範囲のうち抵抗値が最も小さいものの上限以上である値を第２閾値とし、選択されたメモリセルの抵抗値が、第１閾値よりも大きいか否かを判定する第１読み出しモードと、選択されたメモリセルの抵抗値が、第２閾値よりも大きいか否かを判定する第２読み出しモードとを選択的に実行することによって、記録されたデータを読み出すことができるように構成されていてもよい。
　なお、抵抗値の判定は、抵抗値を直接検出することで行われてもよいし、抵抗値に関連する他の物理量（例えば、電流量および電圧の減衰時間等）を検出することで行われてもよい。
　上記不揮発性記憶装置において、初期抵抗値範囲の上限は、全ての可変抵抗値範囲の下限以下であり、読み出し回路をさらに備え、読み出し回路は、初期抵抗値範囲の上限以上であり、かつ、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの下限以下である値を第１閾値とし、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの上限以上であり、かつ複数の可変抵抗値範囲のうち抵抗値が最も大きいものの下限以下である値を第２閾値とし、選択されたメモリセルの抵抗値が、第１閾値よりも大きいか否かを判定する第１読み出しモードと、選択されたメモリセルの抵抗値が、第２閾値よりも大きいか否かを判定する第２読み出しモードとを選択的に実行することによって、記録されたデータを読み出すことができるように構成されていてもよい。
　上記不揮発性記憶装置において、記録されたデータは、第１種データと第２種データとを含み、第１種データは、各メモリセルの抵抗値が初期抵抗値範囲にあるか否かの違いを利用して記録されており、第２種データは、各メモリセルの抵抗値が初期抵抗値範囲にあるか否かの違いを利用せずに、各メモリセルの抵抗値が少なくとも一つの可変抵抗値範囲にあるか否かの違いを利用して記録されていてもよい。具体的には例えば、第２種データは、複数の可変抵抗値範囲のそれぞれに対して互いに異なる値（例えば“０”または“１”等の整数値）を割り当てることによって記録されていてもよい。
　上記不揮発性記憶装置において、Ｎを３以上の整数とし、Ｍ１をＮ以下の正の整数とし、Ｍ２をＮ－１以下の正の整数とするとき、第１種データは、各メモリセルの抵抗値が初期抵抗値範囲を含む互いに重複しないＭ１個の抵抗値範囲のいずれに含まれるかの違いを利用して記録されており、第２種データは、各メモリセルの抵抗値が初期抵抗値範囲を含まない、かつ互いに重複しない、Ｍ２個の抵抗値範囲のいずれに含まれるかの違いを利用して記録されており、第１種データの記録に用いられるＭ１個の抵抗値範囲のうちの初期抵抗値範囲を含まないＭ１－１個の抵抗値範囲は、第２種データの記録に用いられるＭ２個の抵抗値範囲のいずれかと同一であってもよい。
　上記不揮発性記憶装置において、Ｎを３以上の整数とし、Ｍ１をＮ以下の正の整数とし、Ｍ２をＮ－１以下の正の整数とするとき、第１種データは、各メモリセルの抵抗値が初期抵抗値範囲を含む互いに重複しないＭ１個の抵抗値範囲のいずれに含まれるかの違いを利用して記録されており、第２種データは、各メモリセルの抵抗値が初期抵抗値範囲を含まない、かつ互いに重複しない、Ｍ２個の抵抗値範囲のいずれに含まれるかの違いを利用して記録されており、第１種データの記録に用いられるＭ１個の抵抗値範囲のうちの初期抵抗値範囲を含まないＭ１－１個の抵抗値範囲の少なくともいずれかは、第２種データの記録に用いられるＭ２個の抵抗値範囲と異なってもよい。
　上記不揮発性記憶装置において、読み出し回路をさらに備え、読み出し回路は、Ｍ１－１個の閾値から構成される第１種閾値群を用いて、第１種データを読み出す第１読み出しモードと、Ｍ２－１個の閾値から構成される第２種閾値群を用いて、第２種データを読み出す第２読み出しモードとを選択的に実行し、第１種閾値群は、初期抵抗値範囲の下限以下であり、かつ、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの上限以上である第１閾値を含み、第２種閾値群に含まれる閾値は、いずれも、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの下限以下であってもよい。
　上記不揮発性記憶装置において、読み出し回路をさらに備え、読み出し回路は、Ｍ１－１個の閾値から構成される第１種閾値群を用いて、第１種データを読み出す第１読み出しモードと、Ｍ２－１個の閾値から構成される第２種閾値群を用いて、第２種データを読み出す第２読み出しモードとを選択的に実行し、第１種閾値群は、初期抵抗値範囲の上限以上であり、かつ、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの下限以下である第１閾値を含み、第２種閾値群に含まれる閾値は、いずれも、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの上限以上であってもよい。
　上記不揮発性記憶装置において、読み出し回路は、選択されたメモリセルに読み出し電圧を印加するドライバと、メモリセルに所定の電流量の定電流を流す定電流源と、メモリセルの電圧が、ドライバが読み出し電圧の印加を中止してから、所定の判定電圧よりも小さくなるまでの時間をカウントするカウンタ回路と、カウンタ回路でカウントされた時間と、所定の判定時間とを比較する比較回路とを備え、第１種データを読み出すモードと、第２種データを読み出すモードとでは、読み出し電圧、電流量、判定電圧および判定時間の少なくとも１つが異なってもよい。
　上記不揮発性記憶装置において、メモリセルアレイは、第１書き込みアドレス領域と、第２書き込みアドレス領域とを備え、第１書き込みアドレス領域に第１種データが記録されており、第２書き込みアドレス領域に第２種データが記録されていてもよい。
　上記不揮発性記憶装置において、メモリセルアレイは、初期状態から可変状態に変化させるような電気的ストレスが印加されたときに、初期状態から可変状態に変化するメモリセルと、初期状態のまま維持されるメモリセルとがランダムに発生する特性を有し、第１種データは、初期状態から可変状態へと変化するメモリセルがランダムに発生することにより生成されるデータであってもよい。
　上記不揮発性記憶装置において、複数のメモリセルのそれぞれは、第１電極と、第２電極と、第１電極および第２電極の間に介在する抵抗変化層とを有する抵抗変化素子を備え、初期状態のメモリセルを構成する抵抗変化素子の抵抗変化層は、第１電極と第２電極との間を絶縁していてもよい。
　第１実施形態の不揮発性記憶装置のデータ記録方法は、複数のメモリセルがアレイ状に配置されたメモリセルアレイを備える不揮発性記憶装置のデータ記録方法であって、メモリセルは、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する、可変状態と、可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り可変状態とならず、かつ、抵抗値が可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうるものであって、初期状態のメモリセルへフォーミングストレスを印加するステップを含み、フォーミングストレスを印加するステップにより、各メモリセルが初期状態にあるか可変状態にあるかの違いを利用してメモリセルアレイへとデータを記録する。
　上記不揮発性記憶装置のデータ記録方法において、フォーミングストレスを印加するステップは、初期状態にある複数のメモリセルにフォーミングストレスを印加して、初期状態にある複数のメモリセルであってフォーミングストレスが印加されたメモリセルのうちの一部のメモリセルを可変状態へと変化させるステップを含んでもよい。
　かかる構成では、フォーミングストレスを１回印加しただけでは適切なランダムデータが生成されない場合でも、追加的にフォーミングストレスを印加することで、より適切なランダムデータを作成することができる。
　上記不揮発性記憶装置のデータ記録方法において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、第１抵抗値範囲と重複せずかつ第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有し、フォーミングストレスを印加するステップを実行後に、データが記録されたメモリセルに、第２電気的信号よりも弱く、かつ第２電気的信号と極性が同じ電気的ストレスである補助ストレスを印加するステップをさらに含んでもよい。
　上記不揮発性記憶装置のデータ記録方法において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、第２抵抗値範囲と重複せずかつ第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有し、フォーミングストレスを印加するステップを実行後に、データが記録されたメモリセルに、第１電気的信号よりも弱く、かつ第１電気的信号と極性が同じ電気的ストレスである補助ストレスを印加するステップをさらに含んでもよい。
　上記不揮発性記憶装置のデータ記録方法において、補助ストレスを印加するステップを実行後に、データが記録されたメモリセルのうち選択されたメモリセルの抵抗値が第１抵抗値範囲にあるか否かを判定するステップと、判定するステップにおいて選択されたメモリセルの抵抗値が第１抵抗値範囲にないと判定された場合に、該選択されたメモリセルに、第２電気的信号と、第１電気的信号と、補助ストレスとをこの順に印加するステップとをさらに含んでもよい。
　上記不揮発性記憶装置のデータ記録方法において、補助ストレスを印加するステップを実行後に、データが記録されたメモリセルのうち選択されたメモリセルの抵抗値が第２抵抗値範囲にあるか否かを判定するステップと、判定するステップにおいて選択されたメモリセルの抵抗値が第２抵抗値範囲にないと判定された場合に、該選択されたメモリセルに、第１電気的信号と、第２電気的信号と、補助ストレスとをこの順に印加するステップとをさらに含んでもよい。
　上記不揮発性記憶装置のデータ記録方法において、第１電気的信号は、第２電気的信号と極性が異なり、フォーミングストレスは、第１電気的信号と極性が同じであってもよい。
　上記不揮発性記憶装置のデータ記録方法において、一部のメモリセルがランダムに選択されることで、データがランダムデータをなすように生成されてメモリセルアレイへと記録されてもよい。
　上記不揮発性記憶装置のデータ記録方法において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、第１抵抗値範囲と重複せずかつ第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有し、フォーミングストレスを印加するステップを実行後に、データが記録されたメモリセルに第２電気的信号を印加するステップを含んでもよい。
　上記不揮発性記憶装置のデータ記録方法において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、第２抵抗値範囲と重複せずかつ第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有し、フォーミングストレスを印加するステップを実行後に、データが記録されたメモリセルに第１電気的信号を印加するステップを含んでもよい。
　上記不揮発性記憶装置のデータ記録方法において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、第１抵抗値範囲と重複せずかつ第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、フォーミングストレスを印加するステップを実行後に、初期抵抗値範囲の下限以下であり、かつ複数の可変抵抗値範囲のうち最大のものの上限以上である第１閾値を用いて読み出した第１データと、複数の可変抵抗値範囲のうち最大のものの下限以下であり、かつ最小のものの上限以上である第２閾値を用いて読み出した第２データとを比較するステップと、第１データと第２データとの間で値の異なるメモリセルの数が所定の数よりも少ない場合に、第２閾値より小さい可変抵抗値範囲にあるメモリセルに、第２閾値より大きい可変抵抗値範囲に入るように第１電気的信号を追加的に印加するステップとを含んでもよい。
　上記不揮発性記憶装置のデータ記録方法において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、第２抵抗値範囲と重複せずかつ第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、フォーミングストレスを印加するステップを実行後に、初期抵抗値範囲の上限以上であり、かつ複数の可変抵抗値範囲のうち最小のものの下限以下である第１閾値を用いて読み出した第１データと、複数の可変抵抗値範囲のうち最小のものの上限以上であり、かつ最大のものの下限以下である第２閾値を用いて読み出した第２データとを比較するステップと、第１データと第２データとの間で値の異なるメモリセルの数が所定の数よりも少ない場合に、第２閾値より大きい可変抵抗値範囲にあるメモリセルに、第２閾値より小さい可変抵抗値範囲に入るように第２電気的信号を追加的に印加するステップとを含んでもよい。
　上記不揮発性記憶装置のデータ記録方法において、初期状態のメモリセルにフォーミングストレスを印加して、該メモリセルを初期状態から可変状態へと変化させる第１書き込みモードと、可変状態のメモリセルに異なる複数の電気的信号のいずれかを印加して、該メモリセルの抵抗値を複数の可変抵抗値範囲の間で遷移させる第２書き込みモードと、を選択的に実行してもよい。
　上記不揮発性記憶装置のデータ記録方法において、可変状態のメモリセルへ第１電気的信号または第２電気的信号を印加するステップをさらに含み、フォーミングストレスを印加するステップにおいて、各メモリセルの抵抗値が初期抵抗値範囲にあるか否かの違いを利用して第１種データを記録し、第１電気的信号または第２電気的信号を印加するステップにおいて、各メモリセルの抵抗値が初期抵抗値範囲にあるか否かの違いを利用せずに、各メモリセルの抵抗値が少なくとも一つの可変抵抗値範囲にあるか否かの違いを利用して第２種データを記録してもよい。
　上記不揮発性記憶装置のデータ記録方法において、フォーミングストレスを印加するステップにおいて、第１種データをメモリセルアレイの第１書き込みアドレス領域に記録し、第１電気的信号または第２電気的信号を印加するステップにおいて、第２種データをメモリセルアレイの第２書き込みアドレス領域に記録してもよい。
　上記不揮発性記憶装置のデータ記録方法において、フォーミングストレスを印加するステップは、メモリセルアレイ中に第１書き込みアドレス領域を設定して、第１書き込みアドレス領域に第１種データを記録するステップと、メモリセルアレイ中の第１書き込みアドレス領域とは異なる領域に、フォーミングストレスを印加して、複数の可変状態のメモリセルから構成される第２書き込みアドレス領域を形成するステップとを含み、第１電気的信号または第２電気的信号を印加するステップにおいて、第２種データをメモリセルアレイの第２書き込みアドレス領域に記録してもよい。
　上記不揮発性記憶装置のデータ記録方法において、複数のメモリセルのそれぞれは、第１電極と、第２電極と、第１電極および第２電極の間に介在する抵抗変化層とを有する抵抗変化素子を備え、初期状態のメモリセルを構成する抵抗変化素子の抵抗変化層は、第１電極と第２電極との間を絶縁していてもよい。
　第１実施形態の不揮発性記憶装置のデータ書き込み回路は、複数のメモリセルがアレイ状に配置されたメモリセルアレイを備える不揮発性記憶装置のデータ書き込み回路であって、メモリセルは、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する、可変状態と、可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り可変状態とならず、かつ、抵抗値が可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうるものであって、初期状態のメモリセルへフォーミングストレスを印加することにより、各メモリセルが初期状態にあるか可変状態にあるかの違いを利用してメモリセルアレイへとデータを記録する。
　上記不揮発性記憶装置のデータ書き込み回路において、フォーミングストレスを印加するときに、初期状態にある複数のメモリセルにフォーミングストレスを印加して、初期状態にある複数のメモリセルのうちの一部のメモリセルを可変状態へと変化させるものであってもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、第１抵抗値範囲と重複せずかつ第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有し、フォーミングストレスを印加した後に、データが記録されたメモリセルに、第２電気的信号よりも弱く、かつ第２電気的信号と極性が同じ電気的ストレスである補助ストレスを印加してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、第２抵抗値範囲と重複せずかつ第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有し、フォーミングストレスを印加した後に、データが記録されたメモリセルに、第１電気的信号よりも弱く、かつ第１電気的信号と極性が同じ電気的ストレスである補助ストレスを印加してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、補助ストレスを印加した後に、データが記録されたメモリセルのうち選択されたメモリセルの抵抗値が第１抵抗値範囲にあるか否かを判定し、判定において選択されたメモリセルの抵抗値が第１抵抗値範囲にないと判定された場合に、該選択されたメモリセルに、第２電気的信号と、第１電気的信号と、補助ストレスとをこの順に印加してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、補助ストレスを印加した後に、データが記録されたメモリセルのうち選択されたメモリセルの抵抗値が第２抵抗値範囲にあるか否かを判定し、判定において選択されたメモリセルの抵抗値が第２抵抗値範囲にないと判定された場合に、該選択されたメモリセルに、第１電気的信号と、第２電気的信号と、補助ストレスとをこの順に印加してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、第１電気的信号は、第２電気的信号と極性が異なり、フォーミングストレスは、第１電気的信号と極性が同じであってもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、一部のメモリセルがランダムに選択されることで、データがランダムデータをなすように生成されてメモリセルアレイへと記録されてもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、第１抵抗値範囲と重複せずかつ第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有し、フォーミングストレスを印加した後に、データが記録されたメモリセルに第２電気的信号を印加してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、第２抵抗値範囲と重複せずかつ第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が第２抵抗値範囲から第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が第１抵抗値範囲から第２抵抗値範囲へと遷移する性質を有し、フォーミングストレスを印加した後に、データが記録されたメモリセルに第１電気的信号を印加してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、第１抵抗値範囲と重複せずかつ第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、フォーミングストレスを印加した後に、初期抵抗値範囲の下限以下であり、かつ複数の可変抵抗値範囲のうち最大のものの上限以上である第１閾値を用いて読み出した第１データと、複数の可変抵抗値範囲のうち最大のものの下限以下であり、かつ最小のものの上限以上である第２閾値を用いて読み出した第２データとを比較し、第１データと第２データとの間で値の異なるメモリセルの数が所定の数よりも少ない場合に、第２閾値より小さい可変抵抗値範囲にあるメモリセルに、第２閾値より大きい可変抵抗値範囲に入るように第１電気的信号を追加的に印加してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、複数の可変抵抗値範囲は、初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、第２抵抗値範囲と重複せずかつ第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、フォーミングストレスを印加した後に、初期抵抗値範囲の上限以上であり、かつ複数の可変抵抗値範囲のうち最小のものの下限以下である第１閾値を用いて読み出した第１データと、複数の可変抵抗値範囲のうち最小のものの上限以上であり、かつ最大のものの下限以下である第２閾値を用いて読み出した第２データとを比較し、第１データと第２データとの間で値の異なるメモリセルの数が所定の数よりも少ない場合に、第２閾値より大きい可変抵抗値範囲にあるメモリセルに、第２閾値より小さい可変抵抗値範囲に入るように第２電気的信号を追加的に印加してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、初期状態のメモリセルにフォーミングストレスを印加して、該メモリセルを初期状態から可変状態へと変化させる第１書き込みモードと、可変状態のメモリセルに異なる複数の電気的信号のいずれかを印加して、該メモリセルの抵抗値を複数の可変抵抗値範囲の間で遷移させる第２書き込みモードと、を選択的に実行してもよい。
　上記不揮発性記憶装置のデータ書き込み回路は、可変状態のメモリセルへ第１電気的信号または第２電気的信号を印加可能に構成され、フォーミングストレスを印加する場合には、各メモリセルの抵抗値が初期抵抗値範囲にあるか否かの違いを利用して第１種データを記録し、第１電気的信号または第２電気的信号を印加する場合には、各メモリセルの抵抗値が初期抵抗値範囲にあるか否かの違いを利用せずに、各メモリセルの抵抗値が少なくとも一つの可変抵抗値範囲にあるか否かの違いを利用して第２種データを記録してもよい。
　上記不揮発性記憶装置のデータ書き込み回路は、フォーミングストレスを印加する場合には、第１種データをメモリセルアレイの第１書き込みアドレス領域に記録し、第１電気的信号または第２電気的信号を印加する場合には、第２種データをメモリセルアレイの第２書き込みアドレス領域に記録してもよい。
　上記不揮発性記憶装置のデータ書き込み回路は、フォーミングストレスを印加する場合には、メモリセルアレイ中に第１書き込みアドレス領域を設定して、第１書き込みアドレス領域に第１種データを記録する場合と、メモリセルアレイ中の第１書き込みアドレス領域とは異なる領域に、フォーミングストレスを印加して、複数の可変状態のメモリセルから構成される第２書き込みアドレス領域を形成する場合とを含み、第１電気的信号または第２電気的信号を印加する場合には、第２種データをメモリセルアレイの第２書き込みアドレス領域に記録してもよい。
　上記不揮発性記憶装置のデータ書き込み回路において、複数のメモリセルのそれぞれは、第１電極と、第２電極と、第１電極および第２電極の間に介在する抵抗変化層とを有する抵抗変化素子を備え、初期状態のメモリセルを構成する抵抗変化素子の抵抗変化層は、第１電極と第２電極との間を絶縁していてもよい。
　上記不揮発性記憶装置、上記不揮発性記憶装置のデータ記録方法、および上記不揮発性記憶装置のデータ書き込み回路において、抵抗変化素子の抵抗変化層は、絶縁体から構成された層を備えてもよい。
　上記不揮発性記憶装置、上記不揮発性記憶装置のデータ記録方法、および上記不揮発性記憶装置のデータ書き込み回路において、可変状態のメモリセルを構成する抵抗変化素子の抵抗変化層は、絶縁体で構成された層を貫く導電パスを有してもよい。
　上記不揮発性記憶装置、上記不揮発性記憶装置のデータ記録方法、および上記不揮発性記憶装置のデータ書き込み回路において、抵抗変化層は金属酸化物から構成されてもよい。
　上記不揮発性記憶装置、上記不揮発性記憶装置のデータ記録方法、および上記不揮発性記憶装置のデータ書き込み回路において、抵抗変化層は、酸素不足型の金属酸化物から構成された層を備えてもよい。
　上記不揮発性記憶装置、上記不揮発性記憶装置のデータ記録方法、および上記不揮発性記憶装置のデータ書き込み回路において、金属酸化物は、遷移金属酸化物およびアルミニウム酸化物の少なくともいずれか一方から構成されてもよい。
　上記不揮発性記憶装置、上記不揮発性記憶装置のデータ記録方法、および上記不揮発性記憶装置のデータ書き込み回路において、金属酸化物は、タンタル酸化物、ハフニウム酸化物およびジルコニウム酸化物の少なくともいずれかであってもよい。
　上記不揮発性記憶装置、上記不揮発性記憶装置のデータ記録方法、および上記不揮発性記憶装置のデータ書き込み回路において、絶縁体は金属酸化物から構成され、導電パスは、絶縁体よりも酸素含有率が低い酸素不足型の金属酸化物から構成されていてもよい。
　［装置構成］
　図１は、第１実施形態にかかる不揮発性記憶装置の概略構成の一例を示すブロック図である。図２は、第１実施形態にかかる不揮発性記憶装置が備えるメモリセルの概略構成の一例を示す断面図である。図３は、第１実施形態にかかる不揮発性記憶装置が備えるメモリセルの抵抗値範囲の一例を示すグラフである。
　図１に示す例では、本実施形態の不揮発性記憶装置１００は、メモリセルアレイ９０と、書き込み回路９２と、読み出し回路９４とを備えている。なお、書き込み回路９２および読み出し回路９４は、両方が省略されてもよいし、いずれか一方が省略されてもよい。
　メモリセルアレイ９０は、複数のメモリセル９１がアレイ状に配置された構成を有する。
　図２に示す例では、メモリセル９１が備える抵抗変化素子１２０が、下地層１２２と、第１電極１２４と、抵抗変化層１２６と、第２電極１２８とを備えている。
　図３に例示するように、メモリセル９１は、少なくとも可変状態と初期状態の２つの状態を備える。可変状態とは、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗範囲の間を可逆的に遷移できる状態をいう。また、初期状態とは、抵抗値が可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある状態をいう。そして、初期状態にあるメモリセルは、可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り可変状態とならない。例えば、フォーミングストレスは累積的なストレスであってもよい。その場合、ストレスの累積量が所定量を超えたときに、初期状態から可変状態に遷移する。
　メモリセルアレイ９０が備える複数のメモリセル９１は、可変状態のメモリセルと、初期状態のメモリセルと、を含む。メモリセルアレイ９０では、各メモリセル９１が初期状態にあるか可変状態にあるかの違いを利用してデータが記録されている。
　メモリセル９１は、製造後、フォーミングをしなければ抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する状態とならない。フォーミングとは、所定の電気的ストレスをメモリセルに印加して、メモリセルの抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する状態へと、メモリセルを変化させることをいう。フォーミングのために印加される電気的ストレスは、例えば、所定の電圧と時間幅を有する電気的パルスである場合もあるし、複数の電気的パルスを組み合わせたものである場合もある。
　製造直後のメモリセル９１の抵抗値が、初期抵抗値範囲に入る一方で可変抵抗値範囲に入ることがないように、初期抵抗値範囲および可変抵抗値範囲は設定されうる。可変状態に変化した後のメモリセル９１の抵抗値が、可変抵抗値範囲に入る一方で初期抵抗値範囲には入ることがないように、初期抵抗値範囲および可変抵抗値範囲は設定されうる。抵抗変化素子の不揮発性記憶素子を備えるメモリセルが、かかる特性を備え得ることは周知である。公知の様々な材料を用いて、かかる特性を備えるメモリセル９１を製造することができる。
　初期状態のメモリセル９１は、可変状態に変化させるような電気的ストレスであるフォーミングストレスではない何らかの電気的ストレスを受けた状態を含む。初期状態のメモリセル９１は、製造直後の抵抗値から、フォーミングストレスではない何等かの電気的ストレスを受ける等して抵抗値が変化した状態を含む。
　読み出し回路９４は、選択されたメモリセル９１が初期状態にあるか可変状態にあるかを判定することによって記録されたデータを読み出すことができるように構成されている。
　図３に示した例における素子の構成は、第１電極１２４の材料がＴａＮ（窒化タンタル）、第２電極１２８の材料がＩｒ（イリジウム）、抵抗変化層１２６の材料がタンタル酸化物、抵抗変化層１２６全体の厚さが５０ｎｍ以下で、酸素濃度の異なる２層の積層構造を有する。第１電極１２４に接する層が酸素濃度の低い層であって、組成をＴａＯｘとすると０＜ｘ＜２．５である。第２電極１２８に接する層が酸素濃度の高い層であって、組成をＴａＯｙとするとｙ≧２．１であり、厚さが５．５ｎｍ程度である。第１電極１２４と抵抗変化層１２６との接触面および第２電極１２８と抵抗変化層１２６との接触面の面積が０．２５μｍ２以下である。フォーミングストレスは、電圧が＋３．５Ｖ、パルス幅が５μＳｅｃのパルスを累積的に印加する。低抵抗化パルス（素子の抵抗値を第１抵抗値範囲から第２抵抗値範囲へと変化させるためのパルス：第２電気的信号）は、電圧が－２．４Ｖ、パルス幅が５０ｎＳｅｃである。高抵抗化パルス（素子の抵抗値を第２抵抗値範囲から第１抵抗値範囲へと変化させるためのパルス：第１電気的信号）は、電圧が＋１．８Ｖ、パルス幅が５０ｎＳｅｃである。なお電圧は、第１電極１２４を基準として第２電極１２８に正の電圧を印加する場合を正とする。
　その他の例として、第１電極１２４及び第２電極の材料が白金（Ｐｔ）、抵抗変化層１２６の材料がハフニウム酸化物、抵抗変化層１２６の厚さが３０ｎｍ、素子領域の直径を３μｍの円形としてもよい。なお、抵抗変化層１２６がＨｆＯ１．６の場合、初期抵抗値は数ＭΩ程度であり、高抵抗値範囲が１０００～３０００Ω程度、低抵抗値範囲が１００～３００Ω程度となる。この場合、フォーミングストレスは、例えば、電圧が２～３Ｖ、パルス幅が１００ｎＳｅｃのパルスを累積的に印加する。低抵抗化パルスは、電圧が＋１．０Ｖ、パルス幅が１００ｎＳｅｃであり、高抵抗化パルスは、電圧が－１．３Ｖ、パルス幅が１００ｎＳｅｃである。
　図３に示す例では、初期抵抗値範囲の下限が、全ての可変抵抗値範囲の上限以上である。具体的には、初期抵抗値範囲の下限が、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの上限以上であってもよい。さらに具体的には、初期抵抗値範囲の下限は、２個の可変抵抗値範囲のうち抵抗値が最も大きい第１抵抗値範囲の上限に等しくてもよい。
　図３に示す例では、第１閾値は、初期抵抗値範囲の下限以下であり、かつ、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの上限以上である値である。具体的には、第１閾値は、初期抵抗値範囲の下限であり、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの上限である値であってもよい。さらに具体的には、第１閾値は、２個の可変抵抗値範囲のうち抵抗値が最も大きい第１抵抗値範囲の上限に等しくてもよい。なお、第１閾値と等しい値を有する抵抗値は、初期抵抗値範囲に属するものとしてもよいし、複数の可変抵抗値範囲のうち抵抗値が最も大きいものに属するものとしてもよい。
　図３に示す例では、第２閾値は、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの下限以下であり、かつ複数の可変抵抗値範囲のうち抵抗値が最も小さいものの上限以上である値である。具体的には、第２閾値は、２個の可変抵抗値範囲のうち抵抗値が最も大きい第１抵抗値範囲の下限以下であり、かつ２個の可変抵抗値範囲のうち抵抗値が最も小さい第２抵抗値範囲の上限以上である値であってもよい。さらに具体的には、第２閾値は、第１抵抗値範囲の下限および第２抵抗値範囲の上限に等しくてもよい。なお、第２閾値と等しい値を有する抵抗値は、複数の可変抵抗値範囲のうち、第２閾値よりも大きな抵抗値を含む抵抗値範囲に属するものとしてもよいし、第２閾値よりも小さな抵抗値を含む抵抗値範囲に属するものとしてもよい。
　メモリセル９１の構成によっては、製造直後のメモリセル９１の抵抗値が、いずれの可変抵抗値範囲よりも小さい場合もある。すなわち、初期抵抗値範囲が可変抵抗値範囲よりも小さい場合がある。具体的には例えば、メモリセル９１が鉄酸化物を抵抗変化層に用いた抵抗変化素子を備える場合に、かかる特性が実現される。より具体的には、鉄酸化物において抵抗率は、Ｆｅ３Ｏ４、ＦｅＯ、Ｆｅ２Ｏ３の順に高い。例えば、素子構造として第１電極１２４の材料がＰｔ（白金）、第２電極１２８の材料がＰｔ（白金）、抵抗変化層１２６の材料がＦｅ３Ｏ４、抵抗変化層１２６全体の厚さが５０ｎｍ以下としうる。第１電極１２４と抵抗変化層１２６との接触面および第２電極１２８と抵抗変化層１２６との接触面の面積を０．２５μｍ２以下とするとき、初期抵抗値は概ね２００Ωと非常に低抵抗にある。この初期状態のメモリセルに１０μｓｅｃのパルス幅で第１電気的信号と同じ極性で電圧の絶対値が３．５Ｖのパルスを所定の回数を印加することによって、初期抵抗値よりも抵抗値の大きい状態（２Ｋ～８ＫΩの高抵抗状態）に推移する。これは、第２電極１２８と抵抗変化層１２６の接触界面の酸化が進行し、Ｆｅ２Ｏ３の絶縁状態にある抵抗層が形成されるためと考えられる。その後、電圧の絶対値が２．４Ｖの第２電気的信号の印加により３００Ωから５００Ωの第２抵抗値範囲と、第２電気的信号と極性の異なる電圧の絶対値が２．４Ｖの第１電気的信号の印加により２Ｋから８ＫΩの第１抵抗値範囲を推移できるようになる。
　その他の例として、第１電極１２４及び第２電極１２８の材料が白金（Ｐｔ）、抵抗変化層１２６の材料がハフニウム酸化物、抵抗変化層１２６の厚さが３０ｎｍ、素子領域の直径を３μｍの円形のとしてもよい。なお、抵抗変化層１２６がＨｆＯ０．９であり、初期状態では抵抗変化しない場合に、電圧４Ｖ、パルス幅１００μＳｅｃという長いパルス幅のパルスをフォーミングストレスとして与えることにより可変状態になる。可変状態のメモリセルは、電圧が－１．３Ｖ、パルス幅が１００ｎＳｅｃの低抵抗化パルスで低抵抗値範囲３０～９０Ω程度に遷移し、電圧が＋２．０Ｖ、パルス幅が１００ｎＳｅｃの高抵抗化パルスで高抵抗値範囲１００～３００Ω程度に推移する。
　かかる構成では、初期抵抗値範囲の上限が、全ての可変抵抗値範囲の下限以下であってもよい。具体的には、初期抵抗値範囲の上限が、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの下限以下であってもよい。さらに具体的には、初期抵抗値範囲の上限は、２個の可変抵抗値範囲のうち抵抗値が最も小さい第２抵抗値範囲の下限に等しくてもよい。
　第１閾値は、初期抵抗値範囲の上限以上であり、かつ、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの下限以下である値であってもよい。具体的には、第１閾値は、初期抵抗値範囲の上限であり、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの下限である値であってもよい。さらに具体的には、第１閾値は、２個の可変抵抗値範囲のうち抵抗値が最も小さい第２抵抗値範囲の下限に等しくてもよい。
　第２閾値は、複数の可変抵抗値範囲のうち抵抗値が最も小さいものの上限以上であり、かつ複数の可変抵抗値範囲のうち抵抗値が最も大きいものの下限以下である値であってもよい。具体的には、第２閾値は、２個の可変抵抗値のうち抵抗値が最も小さい第２抵抗値範囲の上限以上であり、かつ２個の可変抵抗値のうち抵抗値が最も大きい第１抵抗値範囲の下限以下である値であってもよい。さらに具体的には、第２閾値は、第１抵抗値範囲の下限および第２抵抗値範囲の上限に等しくてもよい。
　なお、隣接する抵抗値範囲は必ずしも上限と下限とが一致している必要はなく、隣接する抵抗値範囲同士の間に所定のマージンが設定されていてもよい。
　読み出し回路９４は、選択されたメモリセル９１の抵抗値が、第１閾値よりも大きいか否かを判定する第１読み出しモードと、選択されたメモリセル９１の抵抗値が、第２閾値よりも大きいか否かを判定する第２読み出しモードとを選択的に実行することによって、記録されたデータを読み出すことができるように構成されていてもよい。
　記録されたデータは、第１種データと第２種データとを含み、第１種データは、各メモリセル９１の抵抗値が初期抵抗値範囲にあるか否かの違いを利用して記録されており、第２種データは、各メモリセル９１の抵抗値が初期抵抗値範囲にあるか否かの違いを利用せずに、各メモリセル９１の抵抗値が少なくとも一つの可変抵抗値範囲にあるか否かの違いを利用して記録されていてもよい。
　この場合において、メモリセルアレイ９０が、第１書き込みアドレス領域と、第２書き込みアドレス領域とを備え、第１書き込みアドレス領域に第１種データが記録されており、第２書き込みアドレス領域に第２種データが記録されていてもよい。第１書き込みアドレス領域と、第２書き込みアドレス領域とは、必ずしも物理的な領域として分離していなくてもよい。例えば、各メモリセル９１がアドレスごとに所定の規則によって第１書き込みアドレス領域と第２書き込みアドレス領域とに振り分けられていてもよい。
　第２書き込みアドレス領域は、例えば複数の可変状態のメモリセルから構成される領域である。そのため、初期状態の複数のメモリセルからなるメモリセルアレイ９０（例えば、製造直後のメモリセルアレイ９０）のうち、所定の領域に含まれる複数のメモリセルに対して、フォーミングストレスを印加することによって、第２書き込みアドレス領域を形成できる。そのため、フォーミングストレスを印加することにより、第１種データを記録することに加えて、第２種データを書き込むための第２書き込みアドレス領域を形成することもできる。また、メモリセルアレイ９０を構成する複数のメモリセルに選択的にフォーミングストレスを印加することによって、第１書き込みアドレス領域と第２書き込みアドレス領域とを設定できるため、それらのアドレス領域の容量配分や配置を自由に選択することができる。第１書き込みアドレス領域の一部領域に対して、フォーミングストレスを印加することによって、当該一部領域を第２書き込みアドレス領域へと変更することができる。
　また、第１書き込みアドレス領域と、第２書き込みアドレス領域が、同一のメモリセルアレイ９０に配置されることにより、例えば第１書き込みアドレス領域と第２書き込みアドレス領域との間で情報を送受信する場合であっても、情報の秘匿性を高めることができる。
　図３に示す例では、具体的には例えば、第１種データは各メモリセル９１の抵抗値が初期抵抗値範囲にあるか否かの違いを利用して記録されており、第２種データは、各メモリセル９１の抵抗値が第２抵抗値範囲にあるか否かの違いを利用して記録されていてもよい。
　図３に示す例では、可変抵抗値範囲の数は２であるが、可変抵抗値範囲の数は３以上であってもよい。すなわち、メモリセル９１は多値メモリであってもよい。
　Ｎを３以上の整数とするとき、可変状態のメモリセル９１は、異なる電気的信号が印加されることによってＮ－１個の可変抵抗値範囲の間を遷移するものであり、メモリセルアレイ９０において、各メモリセル９１の抵抗値が、初期抵抗値範囲とＮ－１個の可変抵抗値範囲とから構成されたＮ個の抵抗値範囲のいずれに含まれるかの違いを利用して多値データが記録されていてもよい。図３に示す例は、Ｎ＝３の例である。Ｎは４以上の整数であってもよい。
　Ｎを３以上の整数とし、Ｍ１をＮ以下の正の整数とし、Ｍ２をＮ－１以下の正の整数とするとき、第１種データは、各メモリセル９１の抵抗値が初期抵抗値範囲を含む互いに重複しないＭ１個の抵抗値範囲のいずれに含まれるかの違いを利用して記録されており、第２種データは、各メモリセル９１の抵抗値が初期抵抗値範囲を含まない、かつ互いに重複しない、Ｍ２個の抵抗値範囲のいずれに含まれるかの違いを利用して記録されており、第１種データの記録に用いられるＭ１個の抵抗値範囲のうちの初期抵抗値範囲を含まないＭ１－１個の抵抗値範囲は、第２種データの記録に用いられるＭ２個の抵抗値範囲のいずれかと同一であってもよい。
　Ｎを３以上の整数とし、Ｍ１をＮ以下の正の整数とし、Ｍ２をＮ－１以下の正の整数とするとき、第１種データは、各メモリセル９１の抵抗値が初期抵抗値範囲を含む互いに重複しないＭ１個の抵抗値範囲のいずれに含まれるかの違いを利用して記録されており、第２種データは、各メモリセル９１の抵抗値が初期抵抗値範囲を含まない、かつ互いに重複しない、Ｍ２個の抵抗値範囲のいずれに含まれるかの違いを利用して記録されており、第１種データの記録に用いられるＭ１個の抵抗値範囲のうちの初期抵抗値範囲を含まないＭ１－１個の抵抗値範囲の少なくともいずれかは、第２種データの記録に用いられるＭ２個の抵抗値範囲と異なっていてもよい。
　読み出し回路９４は、Ｍ１－１個の閾値から構成される第１種閾値群を用いて、第１種データを読み出す第１読み出しモードと、Ｍ２－１個の閾値から構成される第２種閾値群を用いて、第２種データを読み出す第２読み出しモードとを選択的に実行し、第１種閾値群は、初期抵抗値範囲の下限以下であり、かつ、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの上限以上である第１閾値を含み、第２種閾値群に含まれる閾値は、いずれも、複数の可変抵抗値範囲のうち抵抗値が最も大きいものの下限以下であってもよい。図３に示す例では、第１種閾値群に属する閾値が第１閾値であり、第２種閾値群に属する閾値が第２閾値である。
　なお、図３に示される抵抗変化素子において、初期抵抗値範囲を、例えば２×１０６Ω以上１．０×１０７Ω未満とし、可変抵抗値範囲を、５×１０４Ω以上２×１０６Ω未満、及び５×１０３Ω以上５×１０４Ω未満に設定できる。このとき、第１閾値は２×１０６Ωであり、第２閾値は５×１０４Ωである。
　［抵抗変化素子の構成］
　抵抗変化素子１２０は、第１電極１２４と第２電極１２８との間に抵抗変化層１２６が介在する構成を有する。抵抗変化層１２６は、例えば金属酸化物、より詳細には例えば遷移金属酸化物で構成することができる。可変状態にあるメモリセル９１の抵抗変化素子１２０は、第１電極１２４と第２電極１２８との間に電気的信号が印加されることによって、第１電極１２４と第２電極１２８との間の抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する性質を有する。
　初期状態にあるメモリセル９１の抵抗変化素子１２０の抵抗変化層１２６は、第１電極１２４と第２電極１２８との間を絶縁していてもよい。絶縁とは、具体的には２MΩ以上とすることができる。抵抗変化素子１２０の抵抗変化層１２６は、絶縁体から構成された層を備えていてもよい。絶縁体とは、具体的には抵抗率が３０Ω・ｍ以上の材料とすることができる。抵抗変化素子１２０の抵抗変化層１２６が絶縁体から構成されることにより、初期状態のメモリセルの抵抗特性を安定して維持することができる。
　初期状態とは、抵抗変化素子を半導体プロセス等により製造した後、可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り可変状態とならず、かつ、抵抗値が可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある素子をいう。初期状態にある抵抗変化素子は、フォーミングストレスが印加されない限り、容易には可変状態に変化しない。このために、初期状態と可変状態との差異を利用して、安定してデータを保持することができる。また、電気的信号の印加によって抵抗値が変化する可変状態の抵抗変化素子と異なり、初期抵抗値範囲を、抵抗変化素子の材料、大きさ、形状、及び製造条件等によってある程度調整することができる。特に抵抗変化層１２６が積層構造である場合、酸素濃度の高い層の厚み、形成時の酸素濃度によって任意に調整可能である。
　初期抵抗値範囲は、例えば、初期状態にある素子に、可変状態にある素子の抵抗値を複数の可変抵抗値範囲の間で変化させる電気的信号およびフォーミングストレスのいずれよりも小さな電圧を素子に印加して読み出したときに得られる抵抗値の範囲としうる。
　なお、フォーミングストレスは、メモリセル９１に印加する電圧振幅の量、パルスの幅、および累積印加時間等で決定され、それぞれの値はメモリセルアレイ９０内のメモリセル９１毎に異なっている。なお、累積印加時間とは、例えば、抵抗状態が初期状態から可変状態に変化するまでに印加される電気的パルスのパルス幅の合計を意味する。このためフォーミングストレスとして最低限必要となる電気的ストレスを規定するパラメータの具体的な値は、対象となるメモリセル９１毎に素子が可変状態へと変化するまでに印加された電気的ストレスの電圧、パルス幅、および累積印加時間等の値であって、絶対的な固定値ではなく所定のバラツキをもつ値である。
　なお、フォーミングストレスは、可変状態にあるメモリセルの抵抗値を複数の可変抵抗値範囲の間で可逆的に変化させるために印加される電気的信号よりも強いのが一般的である。具体的には、フォーミングストレスは、電圧の絶対値、パルス幅、および累積印加時間の少なくともいずれかにおいて、可変状態にあるメモリセルの抵抗値を変化させるために印加される電気的信号よりも大きいものとしうる。
　可変状態において、電圧およびパルス幅等は異なるが同極性の電気的信号を印加することにより抵抗値が変化するものをユニポーラ型抵抗変化素子とよぶ。より具体的には、例えば、第２電極１２８から第１電極１２４に電流が流れる向きに＋２Ｖで１μｓの幅の電気的信号（電気的パルス）を印加すると抵抗変化素子の抵抗値が所定の高抵抗レベル（第１抵抗値範囲：ＨＲレベルともいう）に変化し、同様に第２電極１２８から第１電極１２４に電流が流れる向きに＋４Vで５０ｎｓの幅の電気的信号を印加すると抵抗変化素子の抵抗値が所定の低抵抗レベル（第２抵抗値範囲：ＬＲレベルともいう）に変化する。このような、同極性の電気的信号を印加することにより抵抗値が可逆的に変化するものを、ユニポーラ型抵抗変化素子という。
　一方、可変状態において、異なる極性の電気的信号を印加することで抵抗値が変化するものをバイポーラ型抵抗変化素子とよぶ。より具体的には第２電極１２８から第１電極１２４に電流が流れる向きに＋２Ｖで５０ｎｓの幅の電気的信号を印加すると抵抗変化素子の抵抗値が所定の高抵抗レベル（第１抵抗値範囲：ＨＲレベルともいう）に変化し、逆に第１電極１２４から第２電極１２８に電流が流れる向きに＋２Ｖで５０ｎｓの幅の電気的信号を印加すると抵抗変化素子の抵抗値が所定の低抵抗レベル（第２抵抗値範囲：ＬＲレベルともいう）に変化する。このような、逆極性の電気的信号を印加することにより抵抗値が可逆的に変化するものを、バイポーラ型抵抗変化素子という。
　当然であるが、バイポーラ型抵抗変化素子において、例えば動作を安定にするために、極性のみならず、ＨＲレベルに変化させる場合（高抵抗化ともいう）に印加する電気的信号と、ＬＲレベルに変化させる場合（低抵抗化ともいう）に印加する電気的信号とで、パルス幅や電圧の絶対値を異ならせてもよい。
　抵抗変化層１２６は金属酸化物から構成されてもよい。抵抗変化層１２６は、酸素不足型の金属酸化物から構成された層を備えてもよい。抵抗変化層１２６を構成する金属酸化物は、遷移金属酸化物およびアルミニウム酸化物の少なくともいずれか一方であってもよいし、タンタル酸化物、鉄酸化物、ハフニウム酸化物およびジルコニウム酸化物の少なくともいずれかであってもよい。
　ユニポーラ型抵抗変化素子の抵抗変化層の材料には、チタン（Ｔｉ）酸化物、ニッケル（Ｎｉ）酸化物、アルミニウム（Ａｌ）酸化物等を用いることができる。一方、バイポーラ型抵抗変化素子の抵抗変化層の材料には、タンタル（Ｔａ）酸化物、ハフニウム（Ｈｆ）酸化物、アルミニウム（Ａｌ）酸化物、鉄（Ｆｅ）酸化物等を用いることができる。
　同じ材料の酸化物を用いた場合でも、電極材料との組合せおよび酸化物の積層構造等により、ユニポーラ型抵抗変化素子およびバイポーラ型抵抗変化素子の両方が得られる場合もある。なお、抵抗変化層の材料にタンタル酸化物を用いると、抵抗変化素子が良好な特性を示すので、本実施形態において特に詳細に例示する。
　第１電極１２４および第２電極１２８の材料には、例えば、イリジウム（Ｉｒ）、白金（Ｐｔ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）および窒化チタンアルミニウム（ＴｉＡｌＮ）等を用いることができる。なお、図２に示す例では、第１電極１２４が第２電極１２８に比べ大面積となっているが、これに限定されるものでない。例えば、第１電極１２４を配線の一部に適用するなど、半導体プロセスにあわせ適宜、最適な形状にされうる。下地層１２２も同様に半導体プロセスに応じて適宜に省略または変更されうる。
　抵抗変化層１２６は、第１電極１２４に接続する第１抵抗変化層と、第２電極１２８に接続する第２抵抗変化層の少なくとも２層を積層して構成されてもよい。
　第１抵抗変化層は、酸素不足型の第１金属酸化物で構成され、第２抵抗変化層は、第１金属酸化物よりも酸素不足度が小さい第２金属酸化物で構成されうる。第２抵抗変化層は、絶縁体から構成された層であってもよい。第２抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。局所領域は、第２抵抗変化層を貫く導電パスであってもよい。絶縁体が金属酸化物から構成され、導電パスは、絶縁体よりも酸素含有率が低い酸素不足型の金属酸化物から構成されていてもよい。
　「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１金属酸化物を構成する金属と、第２金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２金属酸化物の酸素含有率が第１金属酸化物の酸素含有率よりも大きいとき、第２金属酸化物の酸素不足度は第１金属酸化物の酸素不足度より小さい。
　抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、およびアルミニウム（Ａｌ）の少なくともいずれかを用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　例えば、ハフニウム酸化物を用いる場合、第１金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２金属酸化物の膜厚は、３～４ｎｍとしてもよい。
　また、ジルコニウム酸化物を用いる場合、第１金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２金属酸化物の膜厚は、１～５ｎｍとしてもよい。
　第１金属酸化物を構成する第１金属と、第２金属酸化物を構成する第２金属とは、異なる金属を用いてもよい。この場合、第２金属酸化物は、第１金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極１２４と第２電極１２８との間に印加された電圧は、第２金属酸化物に、より多くの電圧が分配され、第２金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１抵抗変化層となる第１金属酸化物を構成する第１金属と、第２抵抗変化層となる第２金属酸化物を構成する第２金属とを、互いに異なる材料を用いる場合、第２金属の標準電極電位は、第１金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化することにより発現すると考えられる。
　例えば、第１金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２金属酸化物に第１金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
　つまり、第２金属酸化物に接続する第２電極１２８に、第１電極１２４を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２金属酸化物側に引き寄せられる。これによって、第２金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
　逆に、第２金属酸化物に接続する第２電極１２８に、第１電極１２４を基準にして負の電圧を印加したとき、第２金属酸化物中の酸素イオンが第１金属酸化物側に押しやられる。これによって、第２金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
　図４は、パーコレーションモデル（percolation model）を用いて、抵抗変化層（例えば局所領域）中のフィラメントの形成をシミュレートした結果の一例を示す図である。ここでは、抵抗変化層中の酸素欠陥サイト（以下、単に「欠陥サイト」という）等が繋がることによりフィラメント（導電パス）が形成される場合を考えている。パーコレーションモデルとは、抵抗変化層中にランダムに分布した欠陥サイトに対して、欠陥サイト等の密度がある閾値を超えると欠陥サイト等の繋がりが形成される確率が増加するという理論に基づくモデルである。ここで「欠陥」とは、例えば、金属酸化物中で酸素が欠損していることを意味し、「欠陥サイトの密度」とは酸素不足度とも対応している。すなわち、酸素不足度が大きくなると、欠陥サイトの密度も大きくなる。
　図４に示されるシミュレーションでは、抵抗変化層の酸素イオンサイトを、格子状に仕切られた領域（サイト）として近似的に仮定し、確率的に形成される欠陥サイトによって形成されるフィラメントをシミュレーションで求めている。図４において、“０”が含まれているサイトは抵抗変化層中に形成される欠陥サイトを表している。他方、空白となっているサイトは酸素イオンが占有しているサイトを表しており、高抵抗な領域を意味している。また、矢符で示される欠陥サイトのクラスター（上下、左右及び斜め方向に１個のサイトの範囲内で互いに接続された欠陥サイトの集合体）は、図中の上下方向に電圧が印加された場合に抵抗変化層内に形成されるフィラメント、すなわち電流が流れるパスを示している。図４に示されるように、抵抗変化層の下面と上面との間に電流を流すフィラメントは、ランダムに分布する欠陥サイトの内の上端から下端までを接続する欠陥サイトのクラスターで構成される。このパーコレーションモデルに基づくと、フィラメントの本数及び形状は確率的に形成されることになる。フィラメントの本数及び形状の分布は、抵抗変化層の抵抗値のばらつきとなる。
　フォーミング動作は、抵抗変化層の一部領域において金属酸化物内の欠陥サイトの密度を変化させ、フィラメントを形成する動作に対応する。具体的には、電気的ストレスを印加することによって、初期状態で疎であった欠陥サイト間を繋ぐようなフィラメントを形成する。金属酸化物から構成される抵抗変化層を有する抵抗変化素子を形成した場合、抵抗変化層内の欠陥サイトの配置はメモリセル毎にランダムに配置される。このため、仮に各メモリセルに一定の電気的ストレスを印加した場合であっても、フィラメント形成（欠陥の繋がり）の障壁となる欠陥サイト間の最大距離等がメモリセル毎にランダムにばらついているために、フォーミングが発生するストレス量がメモリセル毎にランダムにばらつくと考えられる。その結果、初期状態にある複数のメモリセルに所定の電気的ストレスを印加した場合に、フォーミングが完了するメモリセルがランダムに発生すると考えられる。
　なお、酸素欠陥サイト等が繋がることによってフィラメントパスが形成される材料であれば、フォーミングの発生（初期状態から可変状態への変化）は同様のメカニズムによって説明できると考えられる。そのため、例えば金属酸化物に含まれる金属材料が異なる場合であっても、同様に、フォーミングにより生じるフィラメントの本数及び形状は確率的に形成されると推察される。よって、初期状態のメモリセルに所定の電気的ストレスを印加した場合に、フォーミングが発生するか否かは、確率的に、すなわちランダムに、決定される。
　酸素不足度がより小さい第２金属酸化物に接続されている第２電極１２８は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２金属酸化物を構成する金属および第１電極１２４を構成する材料と比べて標準電極電位が高い材料で構成する。また、酸素不足度がより高い第１金属酸化物に接続されている第１電極１２４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１金属酸化物を構成する金属と比べて標準電極電位が低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
　すなわち、第２電極１２８の標準電極電位Ｖ２、第２金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１金属酸化物を構成する金属の標準電極電位Ｖｒ１、および、第１電極１２４の標準電極電位Ｖ１は、Ｖｒ２＜Ｖ２、およびＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２、およびＶｒ１≧Ｖ１の関係を満足してもよい。
　上記の構成とすることにより、第２電極１２８と第２金属酸化物の界面近傍の第２金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　より好適には、抵抗変化層１２６は、ＴａＯｘ（但し、０≦ｘ＜２.５）で表される組成を有する第１抵抗変化層と、ＴａＯｙ（但し、ｘ＜ｙ＜２．５）で表される組成を有する第２抵抗変化層とが積層された積層構造を少なくとも有している。他の層、例えばタンタル酸化物以外の金属酸化物で構成される第３抵抗変化層等を適宜配置しうることは言うまでもない。
　ここで、ＴａＯｘは、０．８≦ｘ＜１．９を満足してもよく、ＴａＯｙは、２．１≦ｙ＜２．５を満足してもよい。第２タンタル含有層の厚みは、１ｎｍ以上８ｎｍ以下であってもよい。酸素不足度の異なる層を積層することにより、バイポーラ型における抵抗変化の方向が決定できる。例えば、第２抵抗変化層を第２電極１２８側に、第１抵抗変化層を第１電極１２４側に配置する。かかる構成によれば、第２電極１２８側から第１電極１２４側に電流を流す向きの電圧印加で高抵抗化し、逆向きに電流を流す向きの電圧印加で低抵抗化する。当然ながら第２抵抗変化層を第１電極１２４に接し、第１抵抗変化層を第２電極１２８に接するように構成すると、抵抗変化と電圧印加の向きの関係が逆転する。
　［抵抗変化素子の特性］
　図５は、可変状態にあるバイポーラ型抵抗変化素子の特性の一例を示す図である。図５の素子の構成は、第１電極１２４の材料がＴａＮ、第２電極１２８の材料がＩｒ、抵抗変化層１２６の材料がＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有する第１タンタル含有層と、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２タンタル含有層とが積層された積層構造を少なくとも有して、第１タンタル含有層が第１電極１２４に接し、第２タンタル含有層が第２電極１２８に接している。ＴａＯｘは、０．８≦ｘ≦１．９を満足し、ＴａＯｙは、２．１≦ｙ≦２．５を満足するように製造されている。第２タンタル含有層の厚みは、８ｎｍ以下であり、抵抗変化層１２６全体の厚みは５０ｎｍ以下である。各電極への接触面積は図３の測定に用いた抵抗変化素子と等しい。
　図５の横軸は印加する電気的信号の電圧を示し、縦軸に電気的信号を印加した後の抵抗変化素子の抵抗値（抵抗値は読み出し電圧ＶＲを印加したときの電流から算出）を示している。図中のスタートの位置から、正極性側に電圧レベルを徐々にあげて行くと、印加電圧が＋１．１Ｖを超えたときから徐々に抵抗値が上昇し、印加電圧が＋２．０Ｖでは約１００ｋΩに達している。逆に負極性側に電圧レベルを徐々に下げて行き、－１．１Vを超えると約１０ｋΩ程度に低抵抗化して、スタートの抵抗値に戻っていることがわかる。このとき抵抗変化層１２６は、第２抵抗変化層を第２電極１２８側に、第１抵抗変化層を第１電極１２４側に配置している。第２電極１２８から第１電極１２４に電流が流れるような電気的信号の印加を正極性印加と定義する。正極性印加では、抵抗変化素子１２０はＨＲレベルに変化する。また、逆向きに電流が流れる印加を負極性印加と定義する。負極性印加では、抵抗変化素子１２０はＬＲレベルに変化する。ＬＲからＨＲに変化せしめる電圧レベルを高抵抗化電圧（ＶＨ）とし、ＨＲからＬＲに変化せしめる電圧レベルを低抵抗化電圧（ＶＬ）とすると、図５の場合では、その絶対値が｜ＶＨ｜＝｜ＶＬ｜＝２．０Ｖ程度あれば、共通の電源電圧を用いて十分に低抵抗状態と高抵抗状態を可逆的に推移できることがわかる。
　図６は、IEDM Technical Digest. 13-15 Dec. 2004, p.587に開示されている、可変状態にあるユニポーラ型抵抗変化素子の特性の一例を示す模式図である。当該論文に示される通り、ＮｉＯ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２から構成された抵抗変化層を有する抵抗変化素子がユニポーラ特性を示すこと、及び、それらの遷移金属酸化物から構成された抵抗変化層が、製造直後には絶縁体であって、かつフォーミングストレスを与えるプロセスによって導電パスが形成されて可変状態に遷移することが知られている。
　抵抗変化層の材料と電極の組合せ、および抵抗変化材料にドープする不純物の材料等によっては、正電圧側でも負電圧側でも対称的にユニポーラ型で抵抗変化する素子が得られる。図６は、かかる素子の特性を例示する。
　図に示す例では、バイアス電圧の絶対値が０．５Ｖを超えると素子がリセット状態、つまりＨＲレベルへと推移し、バイアス電圧の絶対値１．０Ｖを超えると素子がセット状態、つまりＬＲレベルへと推移する。かかる素子では、同じ極性で電圧の異なる電気的信号を印加することで、２個の抵抗状態の間を可逆的に遷移させることが可能である。しかし、図６のような特性のユニポーラ型抵抗変化素子であれば、＋０．５Ｖ以上＋１Ｖ未満の正極性の電気的信号を印加することで高抵抗化させ、－１Ｖ以下（絶対値が１Ｖ以上）の負極性の電気的信号を印加することで低抵抗化させるように制御すれば、バイポーラ型抵抗変化素子として利用することもできる。本発明では、バイポーラ型もユニポーラ型も、いずれのタイプでも使用可能である。
　抵抗変化素子は、印加する電気的信号の電圧（絶対値）、幅、および回数等の組合せにより、抵抗値が３以上の可変抵抗値範囲の間を可逆的に遷移する多値メモリとして利用されてもよい。例えば、抵抗変化層としてタンタル酸化物を用いた素子は、良好な特性を示し、多値メモリへ応用されうる。
　図７は、抵抗変化素子の抵抗変化特性の一例を示す図である。横軸にパルス（電気的信号）の印加回数、縦軸に電気的信号を印加した後の抵抗値を示している（前述と同様に、抵抗値は読み出し電圧ＶＲを印加したときの電流から算出している）。三角点（▲）で示したものは負極性のパルス（電気的信号）を印加した後の抵抗値を示す。四角点（■）は正極性のパルス（電気的信号）を印加した後の抵抗値を示す。
　図７の素子の構成は、第１電極１２４の材料が窒化タンタル（ＴａＮ）、第２電極１２８の材料が白金（Ｐｔ）、抵抗変化層１２６の材料が積層構造のタンタル酸化物、抵抗変化層１２６の厚さが５０ｎｍ以下、第１電極１２４と抵抗変化層１２６との接触面および第２電極１２８と抵抗変化層１２６との接触面の面積が０．２５μｍ２以下である。抵抗変化層１２６をなす層のうち、第１電極１２４に接する層が酸素濃度の低い層であって、組成をＴａＯｘとすると０＜ｘ＜２．５である。一方、第２電極１２８に接する層が酸素濃度の高い層であって、組成をＴａＯｙとするとｙ≧２．１であり、厚さが５．５ｎｍ程度である。
　図から分かるように、パルス電圧を１３００ｍＶから１５００ｍＶへと増加させていくと、正極性のパルスを印加した後の抵抗値は徐々に増加している。パルス電圧を１５００ｍＶに固定した場合、パルス幅を１００ｎＳｅｃ、１０００ｎＳｅｃ、２０００ｎＳｅｃに変えて行くと、正極性のパルスを印加した後の抵抗値は徐々に増加している。パルス電圧を比較的小さな１２００ｍＶに固定して電圧パルスを複数回重ねて印加すると、パルス印加後の抵抗値は徐々に増加する。かかる特性を利用すると、比較的小さな電圧パルスにより抵抗値を微調整することが可能なこともわかる。すなわち、図７のような特性を有する抵抗変化素子は、抵抗値を３以上の可変抵抗値範囲に制御性よく設定することができる。
　図７の第２閾値で抵抗値を判定するセンスアンプを用いれば、＋１３００ｍＶ以上の正極性のパルスで書き込まれたメモリセル９１は、全て第２閾値よりは抵抗値が大きいと判断され、２値データのうちゼロが出力される（閾値より抵抗値の大きなものはディジタルデータの０と定義した場合）。一方、負極性パルスの印加で書き込まれたメモリセル９１と、＋１２００ｍＶ、１００ｎｓの正極性パルスで書き込まれたメモリセル９１の抵抗値は、第２閾値より低いため、共に２値データのうち１が出力される（閾値より抵抗値の小さなディジタルデータの１と定義した場合）。なお、閾値の値と完全に一致する抵抗値を有するセルは、１に割り当てても良いし、ゼロに割り当ててもよい。
　さらに、図７の第３閾値で抵抗値を判定するセンスアンプを用いれば、＋１２００ｍV以上の正極性のパルスで書き込まれたメモリセル９１は、全て第３閾値よりは抵抗値が大きいと判断され、２値データのうちゼロが出力される。一方、負極性パルスの印加で書き込まれたメモリセル９１の抵抗値のみが、第３閾値より低いため、２値データのうち１が出力される。
　このように２種類のセンスアンプの出力結果を組み合わせることで、図７に示す素子を３値メモリとして使用することができる。
　このような抵抗変化素子（ＲｅＲＡＭ素子）の抵抗変化は、第２電極１２８と第１電極１２４とを電気的に接続する導電性パスが抵抗変化層１２６内に発生することによって発生することを断面解析によって観察した。このとき導電性パスは直径３０～１０nm以下であり、最先端の微細な半導体プロセスで作製される配線幅より更に小さいことを見出した。すなわち上記で説明した抵抗変化素子の特性は、リソグラフィーによる加工の限界とされる超微細半導体プロセスで製造されても同様な安定した抵抗変化の特性を維持できる。
　また、抵抗変化素子（ＲｅＲＡＭ素子）の抵抗変化層を形成するプロセスには数百℃を超えるような高温処理が必要ない。このため、加熱プロセスによってＣ－ＭＯＳトランジスタへの特性を劣化させることがない。すなわち抵抗変化素子は、フラッシュメモリなどのフローティングゲート型トランジスタを用いるメモリ素子に比べ半導体プロセスとの親和性が非常に優れ、製造プロセスの微細化が進んでも抵抗変化の信頼性が低下することがない特徴を有している。そのため、例えば、コントローラ等のロジック回路と抵抗変化素子とが同一チップ上に形成される場合であっても、ロジック回路の特性への影響を抑えつつ抵抗変化素子を形成することができる。また、ロジック回路とプロセスを共通化することにより、製造コストを低減することができる。
　［動作モードおよびコマンド］
　本実施形態の不揮発性記憶装置１００は、４以上の動作モードを有してもよい。この場合、不揮発性記憶装置１００は、外部から４以上のコマンドから選択される１のコマンドを受領し、該受領したコマンドに基づいて４以上の動作モードを選択的に実行してもよい。
　不揮発性記憶装置１００は、各メモリセル９１が初期状態にあるか可変状態にあるかの違いを利用したデータの書き込みおよび読み出し（第１モード）と、各メモリセル９１の抵抗値が初期抵抗値範囲にあるか否かの違いを利用せず、各メモリセル９１の抵抗値が少なくとも一つの可変抵抗値範囲にあるか否かの違いを利用したデータの書き込みおよび読み出し（第２モード）とを択一的に実行してもよい。
　例えば、図３に示す例において、初期状態にあるメモリセル９１を可変状態へと変化させるための電気的ストレスをフォーミングストレスとし、メモリセル９１の抵抗値を第１抵抗値範囲から第２抵抗値範囲へと変化させるための電気的信号を低抵抗化パルスとし、メモリセル９１の抵抗値を第２抵抗値範囲から第１抵抗値範囲へと変化させるための電気的信号を高抵抗化パルスとする。
　このとき、入力データ“１”に対して選択されたメモリセル９１にフォーミングストレスを印加し、入力データ“０”に対して選択されたメモリセル９１に電気的ストレスを印加しないように書き込み回路９２を動作させるモードを特殊書き込みモード（第１書き込みモード）とする。特殊書き込みモードが実行されるように不揮発性記憶装置１００の外部から入力するコマンドを特殊書き込みコマンド（第１書き込みコマンド）とする。
　第１閾値を用いた判定によりデータを読み出すように読み出し回路９４を動作させるモードを特殊読み出しモード（第１読み出しモード）とする。特殊読み出しモードが実行されるように不揮発性記憶装置１００の外部から入力するコマンドを特殊読み出しコマンド（第１読み出しコマンド）とする。
　入力データ“１”に対して選択されたメモリセル９１に低抵抗化パルス（第２電気的信号）を印加し、入力データ“０”に対して選択されたメモリセル９１に高抵抗化パルス（第１電気的信号）を印加するように書き込み回路９２を動作させるモードを通常書き込みモード（第２書き込みモード）とする。通常書き込みモードが実行されるように不揮発性記憶装置１００の外部から入力するコマンドを通常書き込みコマンド（第２書き込みコマンド）とする。
　第２閾値を用いた判定によりデータを読み出すように読み出し回路９４を動作させるモードを通常読み出しモード（第２読み出しモード）とする。通常読み出しモードが実行されるように不揮発性記憶装置１００の外部から入力するコマンドを通常読み出しコマンド（第２読み出しコマンド）とする。
　［データへのアクセス制限の具体例］
　かかる構成において、例えば、通常書き込みコマンドおよび通常読み出しコマンドは、不揮発性記憶装置１００のマニュアルなどで広く公開しておく一方で、特殊書き込みコマンドおよび特殊読み出しコマンドは不揮発性記憶装置１００の製造者のみが保有する、すなわち秘匿することができる。
　この場合、不揮発性記憶装置１００の製造者は、特殊書き込みコマンドを用いて、メモリセルアレイ９０の特定領域にパスワードを書き込んでおく。特定のユーザが不揮発性記憶装置１００の外部からパスワードを入力すると、例えば、不揮発性記憶装置１００の制御装置（図示せず）は、受け取ったパスワードと、特殊読み出しモードで特定領域から読み出したパスワードとを比較し、一致した場合にのみ通常書き込みモードでの書き込みおよび通常読み出しモードでの読み出しを許可する。
　かかる構成を用いれば、例えば、不揮発性記憶装置１００に有料コンテンツデータを通常書き込みモードで記録しておき、装置のＩＤ情報およびコンテンツ毎のシリアル情報等を特殊書き込みモードで記録しておくことができる。これにより、装置のＩＤ情報およびコンテンツ毎のシリアル情報等を予め知らされた特別な利用者のみが、不揮発性記憶装置に記録された有料コンテンツにアクセスできるような制限をかけることが可能となる。また、例えば、特殊書き込みモードの方法を知らない権限のない第三者が、不揮発性記憶装置１００を書き換えて、パスワード未設定状態を作り出すことが困難になる。
　不揮発性記憶装置１００を樹脂等により封止すれば、不揮発性記憶装置１００内部の配線にプローブをあてようとしても配線等が破損されてしまうため、電気抵抗を測定することで分析することも不可能である。利用者がＩＤ情報と特殊読み出しコマンドに相当するコマンドを漏洩しない限り内部データを不正にアクセスされることがない。
　従来技術で用いられているフラッシュメモリは、微細化が進むに従って、多値メモリとして用いた場合のデータ記録の信頼性が低下する。特に、暗号化や認証に用いるパラメータ（例えば暗号鍵データやシリアル番号）のデータビット列に誤りが発生すると、そのパラメータを用いて暗号化したデータが一切読み出すことができなくなり、場合によっては不揮発性記憶装置本体にアクセスさえできないという非常に大きな被害が発生する。このため、暗号化や認証に用いるパラメータのデータは極めて信頼性の高い記録が求められる。
　これに対して、抵抗変化素子を用いたメモリセルを備える不揮発性記憶装置１００は、微細化が進行した場合であっても、高い信頼性を保持することができる。特に、抵抗変化層中にフィラメントを形成して抵抗変化するタイプの抵抗変化素子の場合、フィラメントが形成される局所領域が素子サイズに比べて充分小さいため、素子サイズの微細化が進んでも抵抗変化特性への悪影響を低減できる。そのため、例えば暗号化または認証に用いるパラメータのデータ等を高い信頼性で記憶することができる。
　また、暗号化および認証のいずれか少なくとも一方を実行するコントローラ回路と不揮発性記憶装置（メモリ本体部）とが同一チップに形成される混載チップ構成としてもよい。これにより、暗号化および認証のいずれか少なくとも一方を実行するコントローラ回路と、不揮発性記憶装置との間で、暗号化パラメータ等のデータを送受信する場合に、インターフェース上で信号波形を盗み読みされることにより暗号化パラメータ等が漏洩するリスクを低減できる。また、抵抗変化素子の特性上、物理解析により抵抗状態を判別することはほぼ不可能であり、物理的に暗号化パラメータ等が盗まれることはない。
　従来技術で用いられているフラッシュメモリをコントローラ回路と混載する場合、フラッシュメモリの製造プロセスはロジック回路に用いるＣ－ＭＯＳプロセスとは別な半導体プロセス工程が必要で、プロセスステップ数の増加に伴う製造コスト高を招いてしまう。さらにフラッシュメモリの製造プロセスでは高温熱処理が必要であるため、ロジック回路で用いるＣ－ＭＯＳプロセスの半導体特性に影響を与えトランジスタ特性の性能維持に多くの制約を与えてしまう。
　これに対して、抵抗変化素子を用いたメモリセルからなるメモリアレイを備える不揮発性記憶装置１００は、製造工程に高温熱処理を必要とせず、Ｃ－ＭＯＳプロセスの半導体特性に影響を与えない。そのため、コントローラ回路と不揮発性記憶装置（メモリ本体部）とが同一チップに形成される場合には、コントローラ回路等のロジック回路の特性を損なうことなく、あるいは、製造プロセスのコスト高を招くことなく、暗号化パラメータの秘匿性を高めることができる。
　上記の例では２個の特殊動作モードおよび特殊コマンドと２個の通常動作モードおよび通常コマンドとが設定されている場合を説明したが、動作モードおよびコマンドの数と組合せはこれに限定されるものでない。図７のように可変状態のメモリセルの抵抗値に７段階のレベルを設定できる場合には、初期状態を含めた特殊書き込みモードでは８段階のレベルを利用した３ビットデータの書き込みが行われ、初期状態を含めない通常書き込みモードでは４段階のレベルを利用した２ビットデータの書き込みが行われてもよい。書き込みに用いる抵抗値レベルの組合せは、利用システムに応じて適宜に選択されうる。
　［フォーミングストレス印加による可変状態への変化のランダム性］
　初期状態にある素子の抵抗値を初期抵抗値範囲から所定の可変抵抗値範囲へと変化せしめる行為をフォーミング工程(forming process)またはフォーミングライト（forming write）と呼ぶ。前述したように、通常書き込みモードにおいて“０”を記録するために高抵抗状態へ変化させるための電気的信号の電圧をＶＨ、パルス幅をＴＰＨとし、通常書き込みモードにおいて“１”を記録するために低抵抗状態へ変化させるための電気的信号の電圧をＶＬ、パルス幅ＴＰＬとする。フォーミングライトに用いられる電気的ストレスの電圧をＶＦ、パルス幅をＴＰＦとする。このとき、｜ＶＦ｜＞｜ＶＨ｜および｜ＶＦ｜＞｜ＶＬ｜を条件１とし、ＴＰＦ＞ＴＰＨおよびＴＰＦ＞ＴＰＬを条件２とすれば、条件１および条件２の少なくともいずれか一方を充足してもよい。つまり、通常書き込みモードでの書き込み条件ではフォーミング工程が実行できないという特徴を有していてもよい。
　パルス幅について見ると、ＴＰＦ＞ＴＰＨおよびＴＰＦ＞ＴＰＬとしても、１回の印加では所定のフォーミング工程が完了しない場合には、フォーミング工程を完了するために複数回の電気的ストレスを印加してもよい。このとき、電気的ストレスの印加を繰り返してもよい。電気的ストレスの印加を繰り返す過程において、所定の増加量にて印加電圧を徐々に増加させてもよい。電気的ストレスの印加を繰り返す過程において、所定の増加量または増幅率でパルス幅を徐々に増加させてもよい。
　ここで、例えばメモリセルアレイ内の全てのメモリセルが初期状態にある場合に、全メモリセルについてフォーミングを完了するためには、各メモリセルについて、規格化した累積印加時間にして１００００単位の電気的ストレスを印加する必要があったとする。このとき、１５０単位の電気的ストレスを印加した段階で電気的ストレスの印加を中止すると、当然ながら全てのメモリセルが可変状態に変化することはない。しかしながら、実験の結果、この場合においても、初期状態から可変状態へと変化するメモリセルがメモリセルアレイ内にランダムに発生しうることが判明した。
　すなわち、メモリセルアレイは、初期状態から可変状態に変化させるような電気的ストレスが印加されたときに、初期状態から可変状態に変化するメモリセルと、初期状態のまま維持されるメモリセルとがランダムに発生する特性を有しうる。このとき、特殊書き込みモードで書き込まれるデータ（第１種データ）を、初期状態から可変状態へと変化するメモリセルがランダムに発生することにより生成されるデータとすることができる。
　図８は、規格化累積印加時間と、可変状態へ変化したメモリセルの標準正規分布の偏差との関係をプロットした図である。素子の構成は、第１電極１２４の材料が窒化タンタル（ＴａＮ）、第２電極１２８の材料がイリジウム（Ｉｒ）、抵抗変化層１２６の材料が積層構造のタンタル酸化物、抵抗変化層１２６の厚さが５０ｎｍ、第１電極１２４と抵抗変化層１２６との接触面および第２電極１２８と抵抗変化層１２６との接触面の面積が０．２５μｍ２以下である。抵抗変化層１２６をなす層のうち、第１電極１２４に接する層が酸素濃度の低い層であって、組成をＴａＯｘとすると０＜ｘ＜２．５である。一方、第２電極１２８に接する層が酸素濃度の高い層であって、組成をＴａＯｙとするとｙ≧２．１であり、厚さが５．５ｎｍ程度である。フォーミングストレスは、電圧が３．５Ｖ、最短のパルス幅が１０μＳｅｃである。メモリセルの個数は２５６キロビットである。なお、図８の累積印加時間は最短パルス幅をもとに所定の係数をもつ規格化時間である。
　図に示すように、フォーミングが完了した累積ビット数の正規分布は累積印加時間に対してほぼ直線に分布している。このことから、初期状態から可変状態への変化が、極めてランダムに発生する現象であることが示される。このような、可変状態への変化のランダム性を用いることで、不揮発性記憶装置ごとに、ユニークかつランダムなＩＤ情報を作成することができる。
　図８において規格化累積印加時間が１５０に達した時点で特殊書き込みモードでの電気的ストレス印加を停止すると、可変状態に変化したメモリセルと、可変状態に変化しなかったメモリセルとが、ほぼ半数ずつとなる。可変状態に変化するメモリセルのロケーションはランダムである。かかる特殊書き込みモードでは、メモリセルアレイにおいて一部のメモリセルがランダムに選択されることで、データがランダムデータをなすように生成されてメモリセルアレイに記録されることになる。かかる特殊書き込みモードで書き込まれるデータ（第１種データ）は、装置ごとにランダムかつ固有なデータとなる。
　可変状態に変化したメモリセルと、可変状態に変化しなかったメモリセルとが素子毎にランダムかつ固有に発生する理由としては、抵抗変化素子のプロセスばらつきや形状ばらつきの他に、例えば、フォーミングが完了するメモリセルがランダムに発生することが考えられる。上述のとおり、金属酸化物中の欠陥サイトはメモリセル毎にランダムに配置され、フォーミングによってこれらの欠陥サイト間を繋いでフィラメントが形成される。そのため、仮に初期状態にある複数のメモリセルに一定の電気的ストレスを印加した場合であっても、フォーミングが完了するメモリセルは、統計的に（例えば標準正規分布様に）ばらついて発生すると考えられる。そのため、仮に特殊書き込みモードで複数のメモリセルに対して一様なストレスを印加する場合であっても、確率的にフィラメントが形成される素子と形成されない素子とが発生するように、電気的ストレスを調整することができると考えられる。なお、酸素欠陥サイト等が繋がることによってフィラメントパスが形成される材料であれば、同様のメカニズムによって説明できると推察される。
　一般にランダムなＩＤ情報を発生させるためには、装置内において所定の関数を用いて生成されるランダム値を用いる。しかしながら、関数および入力される初期値が同じであれば、演算回数に応じて同じ値が出力されてしまう。関数式と初期値が漏洩すれば、装置内で生成されるランダム値が予測され、例えば、それを元に生成される暗号化キーなどが推測されて、セキュリティー事故に発展する虞がある。
　ランダム値の生成を、抵抗変化素子に固有のランダムな現象である初期状態から可変状態への変化を用いて行えば、予測不可能な態様でランダム値を生成する方式が確立できる。特殊書き込みモードで書き込まれたランダムデータを、上述したランダム値を得るための関数の初期値に用いると、更にランダム性が増し有効である。
　例えば、上述したデータへのアクセス制限の具体例において、ＩＤ情報およびシリアル情報を、かかるランダムデータとして特殊書き込みモードで書き込むことで、予測不可能な態様でＩＤ情報およびシリアル情報を設定し、記録することができる。特殊書き込みモードで書き込まれたＩＤ情報およびシリアル情報は、特殊読み出しモードで読み出し、特定のユーザに通知することで、該特定のユーザのみがコンテンツを利用するように、利用制限を実施できる。
　［第１実施例］
　図９は、第１実施形態の第１実施例にかかる不揮発性記憶装置の概略構成の一例を示すブロック図である。なお、図９はあくまで一実施例であり、第１実施形態の不揮発性記憶装置の具体的な構成が図９に示す構成に限定されるものでないことは言うまでもない。
　図９に示すように、第１実施例の不揮発性記憶装置０２０は、半導体基板上に、メモリ本体部００１を備えている。メモリ本体部００１は、メモリセルアレイ０２１と、行選択回路／ドライバ００３と、列選択回路００４と、を具備している。
　メモリセルアレイ０２１は、半導体基板の上に形成された、第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線（図９の例では、ＷＬ０，ＷＬ１，ＷＬ２，…。以下、説明の便宜上ワード線ＷＬ０，ＷＬ１，ＷＬ２，…という）および第１平面と平行な第２平面内において第２方向に互いに平行に延びるようにかつ第１配線と立体交差するように形成された複数の第２配線（図９の例では、ＢＬ０，ＢＬ１，ＢＬ２，…。以下、説明の便宜上ビット線ＢＬ０，ＢＬ１，ＢＬ２，…という）と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の立体交差点のそれぞれに設けられたメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備える。
　それぞれのメモリセルＭ２１１，Ｍ２１２，…は抵抗変化素子１２０（図２参照）を備え、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…はそれぞれのメモリセルＭ２１１，Ｍ２１２，…に含まれるトランジスタのＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）の制御端子（ゲートともいう）に接続され、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…は、それぞれのメモリセルＭ２１１，Ｍ２１２，…が備える抵抗変化素子１２０の一端に接続されている。それぞれのメモリセルＭ２１１，Ｍ２１２，…が備える抵抗変化素子１２０の他端は、それぞれのメモリセルＭ２１１，Ｍ２１２，…が備えるトランジスタＴ１１，Ｔ１２，…の第１主端子に接続されている。
　抵抗変化素子１２０はメモリセル内で不揮発性記憶素子として動作する。図９に示す例は、各メモリセルが、１個のトランジスタと１個の抵抗変化素子から構成されている、いわゆる１Ｔ１Ｒ型の記憶装置である。
　また、メモリアレイは、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。プレート線ＰＬ０，ＰＬ１，ＰＬ２，…は、それぞれのメモリセルＭ２１１，Ｍ２１２，…が備えるトランジスタＴ１１，Ｔ１２，…の第２主端子に接続されている。トランジスタＴ１１，Ｔ１２，…において、第１主端子と第２主端子とのいずれがソースとなりいずれがドレインとなるかは、特に限定されず、具体的な動作に応じて適宜に設定されうる。具体的には、トランジスタを流れる電流の方向、主要キャリアの電荷の正負等によって決定される。
　抵抗変化素子１２０については、第１実施形態において上述したものと同様の構成とすることができるので、詳細な説明を省略する。
　図９に示す例では、メモリアレイの選択トランジスタとしてｎチャネル型ＭＯＳトランジスタが用いられている。トランジスタＴ１１，Ｔ１２，Ｔ１３，…の第１主端子は抵抗変化素子を介してビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…の第１主端子は抵抗変化素子を介してビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…の第１主端子は抵抗変化素子を介してビット線ＢＬ２に、それぞれ接続されている。
　トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
　トランジスタＴ１１，Ｔ２１，Ｔ３１，…の第２主端子はプレート線ＰＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…の第２主端子はプレート線ＰＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…の第２主端子はプレート線ＰＬ２に、それぞれ接続されている。
　図９では各行においてプレート線が一本につながったように図示されているが、プレート線が複数のブロックに分かれていてもよい。
　不揮発性記憶装置０２０は、さらに、特殊／通常書き込み回路０１１と、特殊／通常センスアンプ０１２と、切替え回路０３７と、電源制御回路００８と、論理制御回路０１０と、コマンドレジスタ０３３と、ステータスレジスタ０３４と、特殊コマンドレジスタ０３５と、入出力制御回路００７と、アドレスレジスタ００９と、Ｃａｓｈｅレジスタ０３１と、特殊データレジスタ０３２と、データレジスタ０３０と、を備えている。
　特殊／通常書き込み回路０１１（以降、略して書き込み回路ともいう）は、行選択回路／ドライバ００３および列選択回路００４によって選択された１個以上のメモリセルに情報の書き込みを行う。
　特殊／通常センスアンプ０１２（以降、略してセンスアンプともいう）は、選択メモリセルの抵抗値を検出し、少なくとも２値以上の値（例えば、データ“１”および“０”）を判定する。
　切替え回路０３７は、列選択回路が選択したメモリセルを書き込み回路０１１に接続し書き込み動作を行うか、センスアンプ０１２に接続し読み出し動作を行うかを切替えるものである。
　電源制御回路００８は、メモリセルにデータを書き込むために必要な複数の電源を生成する。
　論理制御回路０１０は、外部から入力された制御信号に応じて入出力制御回路００７に制御コマンド、アドレス情報、及び入力データを取得させる。また、入出力制御回路００７によって各コマンドレジスタ（特殊コマンドレジスタ０３５およびコマンドレジスタ０３３）に記憶された制御コマンドに基づいて、不揮発性記憶装置０２０の動作を制御する。
　入出力制御回路００７は、論理制御回路０１０から制御信号に基づく指示に従って、入出力データバスを通じて入力データを取得し、入力データから制御コマンドおよびアドレス情報を抽出して各コマンドレジスタおよびアドレスレジスタに保持する。また、各コマンドレジスタに記憶された制御コマンドに基づいて、ステータスレジスタ０３４およびCasheレジスタ０３１等に保持されたデータ等を外部に出力する。
　制御コマンドは、典型的には、論理制御回路０１０に制御信号が入力され、当該制御信号に基づいて入出力制御回路００７が取得した入力データから抽出される。具体的には例えば、入力された制御信号に基づいて論理制御回路０１０がコマンド入力タイミングを生成し、このコマンド入力タイミングに従って入出力制御回路００７に入力されたデータ（コマンドデータパターン）から、制御コマンドと対応するアドレス情報とが生成される。制御コマンドは、通常書き込みコマンド、特殊書き込みコマンド、通常読み出しコマンド、または特殊読み出しコマンド等を指す。特殊書き込みコマンドは、通常書き込みコマンドと異なるコマンドデータパターンである。特殊読み出しコマンドは、通常読み出しコマンドと異なるコマンドデータパターンである。特殊書き込みコマンドおよび特殊読み出しコマンドは、一般の利用者には公開されないコマンドであってもよい。
　コマンドレジスタ０３３は、制御コマンドを一時的に記憶する。例えば、通常書き込みコマンドまたは通常読み出しコマンドが記憶される。
　ステータスレジスタ０３４は、制御信号の指示を論理制御回路０１０が受け取り、メモリ装置の内部状態を装置外に知らせるためのステータス情報を一時記憶する。
　特殊コマンドレジスタ０３５は、特殊書き込みコマンドまたは特殊読み出しコマンドを一時的に記憶する。
　アドレスレジスタ００９は、アドレスレジスタ００９に保持されたアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ００３へ出力するとともに、列アドレス信号を列選択回路００４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。
　行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。図では列アドレスに対応する１つのビットラインが列選択回路００４により選択され、行アドレスに対応する１つのワードラインが行選択回路により選択される。以下では、図示したメモリセル群から、単一のメモリセルが選択される場合を例示して説明するが、これに限定されない。例えばＷＬ０が選択されたときにＢＬ０とＢＬ１とが選択されれば、２個のセルが同時に選択され、ＢＬ０とＢＬ１とに並列に同時に書き込みまたは読み出しするように書き込み回路０１１とセンスアンプ０１２を構成すれば、複数セルへの同時アクセスが可能である。このような変形および類似する変形は、当業者であれば容易に行うことができる。
　Ｃａｓｈｅレジスタ０３１は、制御信号と入力データから取得されてコマンドレジスタ０３３に一時記憶された制御コマンドコードが“通常書き込みモード”を示すとき、または制御信号と入力データから取得されて特殊コマンドレジスタ０３５に一時記憶された制御コマンドコードが“特殊書き込みモード”を示すとき、入出力制御回路００７の制御にしたがって、制御信号と入力データを元に書き込む所定のデータをバッファする。
　特殊データレジスタ０３２は、制御信号と入力データから得たコマンドレジスタ０３３に一時記憶された制御コマンドコードが“特殊読み出しモード”を示すときは、各読み出しサイクル毎に選択されたメモリセルから、特殊モードに設定されたセンスアンプ０１２が読み出したデータを、データレジスタ０３０を介して受領し、順次一時記憶する。
　データレジスタ０３０は、Ｃａｓｈｅレジスタ０３１から書き込みサイクル毎にデータを取り出し、一時的に記憶する。
　制御コマンドは、制御信号と入力データから取得されてコマンドレジスタ０３３に一時記憶される。該記憶された制御コマンドが“通常読み出しモード”を指示するときは、通常モードに設定されたセンスアンプ０１２が、各読み出しサイクル毎に選択されたメモリセルからデータを読み出し、該読み出されたデータはデータレジスタ０３０に順次一時記憶される。データレジスタ０３０は、該一時記憶されたデータをＣａｓｈｅレジスタ０３１に出力する。Ｃａｓｈｅレジスタ０３１は、所定の量の読み出しデータをバッファし、入出力制御回路００７の制御にしたがって装置へと読み出しデータを出力する。
　図９において、電源制御回路００８と、論理制御回路０１０と入出力制御回路００７と、コマンドレジスタ０３３と、ステータスレジスタ０３４と、特殊コマンドレジスタ０３５とをあわせたものを、コントローラ０１３とする。コントローラ０１３は、メモリ本体部００１と同一チップ上に形成されていてもよい。これにより、コントローラ０１３とメモリ本体部００１との間の情報の送受信を盗み読みされるリスクを低減できる。
　論理制御回路０１０は、データの書き込みサイクルにおいては、切替え回路０３７を書き込み回路０１１に接続するように制御する。さらに入出力制御回路００７は、入力された入力データをＣａｓｈｅレジスタ０３１に蓄え、論理制御回路０１０の指示に基づき、書き込みサイクルごとに必要なデータのみをＣａｓｈｅレジスタ０３１から取り出し、データレジスタ０３０へ順次に送り出す。書き込み回路０１１は、論理制御回路０１０からの指示により、各書き込みサイクルにおいて、データレジスタ０３０にあるデータの情報にしたがって、選択メモリセルに所定の書き込みを実行する。また、情報の読み出しサイクルにおいて、論理制御回路０１０は、切替え回路０３７をセンスアンプ０１２に接続するように制御する。センスアンプ０１２は、論理制御回路０１０からの指示により、各読み出しサイクルにおいて、選択メモリセルから所定の条件で抵抗値を読み出し、もとのデータの情報に復元し、データレジスタ０３０に送る。Ｃａｓｈｅレジスタ０３１は、論理制御回路０１０からの指示により、各読み出しサイクルで出力されてくるデータを蓄え、入出力制御回路００７の制御にもとづき不揮発性記憶装置０２０の外部に順次出力する。
　通常書き込みコマンドを受け付けた場合、入出力制御回路００７は、コマンドレジスタ０３３に通常書き込みコマンドを保持せしめる。入出力制御回路００７は、同様に入出力データバスを通して入力されたデータから抽出した書き込みアドレスをアドレスレジスタ００９に保持させる。次いで、論理制御回路０１０からの指示により、通常書き込み回路０１１が、各レジスタの設定を元に、電気的信号を各メモリセルに適宜印加することで、所定のデータをメモリアレイに書き込む。
　通常読み出しコマンドを受け付けた場合、入出力制御回路００７は、コマンドレジスタ０３３に通常読み出しコマンドを保持せしめる。入出力制御回路００７は、同様に入出力データバスから抽出した読み出しアドレスをアドレスレジスタ００９に保持させる。また、論理制御回路０１０からの指示により、通常モードに設定されたセンスアンプ０１２が各レジスタの設定を元にメモリアレイから所定のデータを読み出し、データレジスタ０３０を介して、Casheレジスタ０３１に蓄える。必要なデータ量がCasheレジスタ０３１に蓄えられると、入出力制御回路００７が、Casheレジスタ０３１に蓄えられたデータを、順次外部へと出力する。なお、ここではCasheデータレジスタ０３０に一度データを蓄積した後で外部に出力される例について説明したが、例えば、Casheデータレジスタ０３０を備えない構成とすることもできる。
　不揮発性記憶装置０２０の内部動作状態を確認するためのコマンドを受け付けた場合、論理制御回路０１０は、内部状態を調査し、受け付けた内容に応じた内部動作状態を示すコードをステータスレジスタ０３４に保持させる。次いで、入出力制御回路００７が、ステータスレジスタ０３４に保持されたステータスコードを外部へと出力する。
　上述したとおり、特殊書き込みコマンドのコマンドデータパターンは、通常の書き込みコマンドのコマンドデータパターンと、異なるパターンとして設定される。同様に、特殊読み出しコマンドのコマンドデータパターンは、通常の読出しコマンドのコマンドパターンと、異なるパターンとして設定される。このとき特殊コマンドによるアクセスでは、通常コマンドでは実行できないような、特定のアドレス領域、書き込み条件、および読出し条件等でのアクセスを許可するものとしてもよい。このようにコマンドパターンを異ならせることで、例えば通常コマンドのみ知らされたユーザにとって、特殊コマンドによって記憶されたデータはアクセスできないような制限を与えることができる。
　特殊書き込みコマンドを受け付けた場合、入出力制御回路０００７は、特殊コマンドレジスタ０３５に特殊書き込みコマンドを保持せしめる。入出力制御回路００７は、同様に入出力データバスを通して入力されたデータから抽出した、通常ではアクセスできない書き込みアドレスを、アドレスレジスタ００９に保持させる。次いで、論理制御回路０１０からの指示により、特殊書き込み回路０１１が、各レジスタの設定を元に、フォーミングストレスを各メモリセルに適宜印加することで、所定のデータをメモリアレイに書き込む。
　特殊読み出しコマンドを受け付けた場合、入出力制御回路０００７は、特殊コマンドレジスタ０３５に特殊読み出しコマンドを保持せしめる。入出力制御回路００７は、同様に入出力データバスを通して入力されたデータから抽出した、通常ではアクセスできない読出しアドレスを、アドレスレジスタ００９に保持させる。次いで、論理制御回路０１０からの指示により、特殊モードに設定されたセンスアンプ０１２が、各レジスタの設定を元に、メモリアレイから所定のデータを読み出し、データレジスタ０３０を介して、Casheレジスタ０３１に蓄える。必要なデータ量がCasheレジスタ０３１に蓄えられると、入出力制御回路００７が、Casheレジスタ０３１に蓄えられたデータを、順次外部へと出力する。
　図１０は、第１実施形態の第１実施例にかかる不揮発性記憶装置の書き込みサイクルと読み出しサイクルの一例を示すタイミングチャートである。以下、図１０を参照しつつ、書き込みサイクルと読み出しサイクルにおける、１個のメモリセルに対する信号制御の一例について示す。
　以下、信号線の制御がより複雑となるバイポーラ型抵抗変化素子を用いた場合を例示する。本例示を元にすればユニポーラ型抵抗変化素子を用いた場合でも容易に設計できる。具体的な制御が以下の例示に限定されないことは言うまでもない。
　なお、ここでは、抵抗変化層がＨＲ状態の場合が情報“０”に、ＬＲ状態の場合が情報“１”にそれぞれ割り当てられているものとする。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合について示す。
　図１０において、ＶＨは、抵抗変化素子の抵抗値をＨＲレベルへ変化させるために必要なパルス電圧（メモリセル両端の電圧）を示している。ＶＬは抵抗変化素子の抵抗値をＬＲレベルへ変化させるために必要なパルス電圧（メモリセル両端の電圧）を示している。ＶＨおよびＶＬは、電源制御回路００８が外部入力電源をもとに生成している。図１０において、ＶＨおよびＶＬはいずれも正の値とする。また、バイポーラ型抵抗変化素子において高抵抗化電圧と低抵抗化電圧との絶対値が概ね等しく、メモリセル両端の電圧は同じ電圧振幅にできる場合、すなわちＶＨ＝ＶＬである場合を例として説明する。
　さらに読み出し時には、書換え電圧（ＶＨおよびＶＬ）よりも絶対値の低い読み出し電圧であるＶＲがメモリセル両端に印加される。また、プレート線へは書き込み回路０１１から、印加方向に応じてＶＨ、ＶＬ、ＧＮＤのいずれかの電圧が供給される。書き込みや読み出しのモードの切り替わりの必要に応じて各ビット線、プレート線の電圧はＶＨ、ＶＬ、ＶＲのいずれかにチャージされ、または、ＧＮＤにディスチャージされる。
　図１０に示すように、メモリセルＭ２１１に対する書き込みサイクルにおいて、書き込み回路０１１によりビット線ＢＬ０とプレート線ＰＬ０の電圧はあらかじめＧＮＤレベルに設定される。そしてワード線ＷＬ０には、ＶＤＤが印加され、Ｍ２１１のトランジスタＴ１１は導通状態になる。パルス幅がＴＰＨであり電圧がＶＨである電気的パルスが、ビット線ＢＬ０に印加される。これにより、メモリセルＭ２１１に情報“０”を書き込む場合の高抵抗化電圧（ＶＨ）がパルス幅ＴＰＨだけ印加され、その結果メモリセルＭ２１１の抵抗変化素子１２０が高抵抗化（ＨＲ化）する。かかる動作により、メモリセルＭ２１１に情報“０”が書き込まれたことになる。このときの印加状態の模式図は印加状態Ａとして図１０にしめしてあり、第２電極層（第２電極１２８）から第１電極層（第１電極１２４）にむけて電流が流れていることがわかる。
　図１０に示すように、メモリセルＭ２２２に対する書き込みサイクルにおいて、書き込み回路０１１により、予めサイクル当初に全てのワード線が０Ｖとされ、非選択となるビット線およびプレート線も含め全てのビット線およびプレート線がＶＬ（＝ＶＨ）にチャージされる。その後に、ワード線ＷＬ１にはＶＤＤの電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そして選択されるビット線はＶＬ→０Ｖ→ＶＬと変化するパルス幅ＴＰＬの電気的パルスが印加される。これにより、メモリセルＭ２２２に情報“１”を書き込む場合の低抵抗化電圧（－ＶＬ）がパルス幅ＴＰＬだけ印加され、その結果メモリセルＭ２２２の抵抗変化素子１２０が低抵抗化（ＬＲ化）する。かかる動作により、メモリセルＭ２２２に情報“１”が書き込まれたことになる。サイクル終了時に、ワード線がＶＤＤから０Ｖにディスチャージされ、選択トランジスタＴ２２がＯＦＦ状態になった後には、ＶＬにチャージされていた全てのビット線およびプレート線は０Ｖにディスチャージされる。このサイクルにおける印加状態の模式図は印加状態Ｂとして図１０にしめしてあり、第１電極層（第１電極１２４）から第２電極層（第２電極１２８）にむけて電流が流れていることがわかる。
　図１０に示すように、メモリセルＭ２１１に対する読み出しサイクルにおいて、トランジスタＴ１１をＯＮ状態にするためにＶＤＤがワード線ＷＬ０に印加され、列選択回路によってメモリセルＭ２１１はセンスアンプ０１２に接続される。そのタイミングに応じて、書き込みの際のパルスよりも振幅が小さくメモリセルの抵抗状態を変化させないような読み出し用の電圧ＶＲが、ビット線ＢＬ０に印加される。ＶＲの電圧を駆動するドライバ（図１１のドライバ１３１）が所定の期間だけ電圧を出力しハイインピーダンスに切り替わった後、メモリセルの抵抗値と負荷容量（配線およびトランジスタの拡散容量、キャパシタ等の容量の合計）などで決まる時定数に従い、ビット線ＢＬ０が有するＶＲの電圧がディスチャージされる。メモリセルＭ２１１の抵抗値は先の書き込みでＨＲにセットされているため、ディスチャージに比較的長い時間を要する。このため、ディスチャージに要する時間が所定の閾値より大きいと判定され、入出力制御回路００７からＨＲレベルを示す情報“０”が出力される。
　図１０に示すように、メモリセルＭ２２２に対する読み出しサイクルにおいて、トランジスタＴ２２をＯＮ状態にするためにＶＤＤがワード線ＷＬ１に印加され、列選択回路によってメモリセルＭ２２２はセンスアンプ０１２に接続される。そのタイミングに応じて、読み出し用の電圧ＶＲが、ビット線ＢＬ１に印加される。ＶＲの電圧を駆動するドライバが所定の期間で電圧を出力しハイインピーダンスに切り替わった後、メモリセルの抵抗値と負荷容量で決まる時定数に従い、ビット線ＢＬ１が有するＶＲの電圧がディスチャージされる。メモリセルＭ２２２の抵抗値は先の書き込みでＬＲにセットされているため、ディスチャージは比較的短い時間で完了する。このため、ディスチャージに要する時間が所定の閾値より小さいと判定され、入出力制御回路００７からＬＲレベルを示す情報“１”が出力される。
　なお、これら読み出しサイクルにおいては、書き込み回路０１１から全てのプレート線と非選択のビット線に０Ｖ（グランドレベル）が供給されている。
　不揮発性記憶装置０２０へと特殊書き込みコマンドが入力された場合には、例えば、書き込み時に書き込み回路０１０が出力する電気的ストレスの電圧、パルス幅、および累積印加時間の少なくともいずれかが通常の書き込みモードとは異なった設定になる。
　特殊書き込みモードにおいて、初期状態の素子をそのまま維持するために、電気的ストレスを全く印加しないようにマスクされる場合には、電気的ストレスの電圧をＶＨＳＰ（＝０Ｖ）とし、該電気的ストレスのパルス幅をＴＰＨＳＰ（＝０ｎｓ）とする。また、フォーミングストレスが単一の電気的パルスであると仮定し、フォーミングストレスの電圧をＶＬＳＰとし、フォーミングストレスのパルス幅をＴＰＬＳＰとする。ＶＨＳＰおよびＶＬＳＰは共に図９の電源制御回路００８により生成される。
　図７で説明したように、特殊書き込みコマンドが入力され、素子を初期状態に維持する場合は、ＶＨの電圧レベルをＶＨＳＰに変更すればよく、特殊書き込みコマンドが入力され、素子を可変状態に変化させる場合は、ＶＬの電圧レベルをＶＬＳＰに変更すればよい。なお、ＶＨＳＰ、ＴＰＨＳＰ、ＶＬＳＰ、ＴＰＬＳＰは、通常書き込みコマンドに対応するＶＨ、ＴＰＨ、ＶＬ、ＴＰＬと、互いに対応しており、これらの一部が互いに等しい値となってもよい。
　次に特殊読み出しモードおよび通常読み出しモードにおけるセンスアンプ０１２の具体的な構成と動作の一例を示す。
　図１１は、第１実施形態の第１実施例にかかる不揮発性記憶装置が備えるセンスアンプの概略構成の一例を示すブロック図である。図１２は、第１実施形態の第１実施例にかかる不揮発性記憶装置が備えるセンスアンプの主要箇所の動作例を示すタイミングチャートである。
　図１１において、破線で囲まれた列選択回路００４は、上述した通りであるので説明を省略する。図９の切替え回路０３７は図１１では省略したが、ＮＷＲがＬｏｗのときに書き込み回路側が選択され、Ｈｉｇｈのときに書き込み回路側でなくセンスアンプ側が選択されるものとする。
　図１１において、レファレンス電圧発生回路１３０は、論理制御回路０１０から入力Ａへと入力される指令に基づき、所定の基準電圧を出力する。レファレンス電圧発生回路１３０は、具体的には例えば、電源電圧ＶＤＤと設置電圧ＧＮＤとの電位差からラダー抵抗などを用いて分圧して複数の所定の電圧レベルを作成し、それらの複数の電圧レベルのいずれかを半導体スイッチ等で選択して、Ｖｒｅｆ１およびＶｒｅｆ２として出力する構成とすることができる。Ｖｒｅｆ１およびＶｒｅｆ２は、Ｖｒｅｆ１＞Ｖｒｅｆ２の関係を満たす。基準電圧を生成する回路は、多くの公知の構成が存在する。本実施例においても、これら公知の構成を適宜に採用することができる。Ｖｒｅｆ２（判定電圧）は、特殊読み出しモードおよび通常読み出しモードで異ならせてもよい。
　論理制御回路０１０から入力Ｂへとスイッチ制御信号が入力される。スイッチ３（ＳＷ３）は、スイッチ制御信号が‘Ｌ’のときにＯＦＦとなり、スイッチ制御信号が‘Ｈ’のときＯＮとなる。スイッチ３がＯＦＦとなると、レファレンス電圧発生回路１３０からノードＣへの入力状態が、ＨｉＺ（ハイインピーダンス）状態へと切り替わる。スイッチ３がＯＮとなると、ドライバ１３１によりＶｒｅｆ１の電位がノードＣに出力される。なお、実際にはドライバ１３１やその他の回路を構成するトランジスタや配線等の電圧降下によって、入出力の電圧値は多少異なりうるが、説明の簡単化のために電圧降下等の影響は無視できるものとして説明する。
　ノードＣは、メモリセルアレイ０２１（図９）に含まれる選択されたメモリセルに接続される。例えば、Ｍ２１１のメモリセルの抵抗値に基づく情報量を読み出すときを考える。まず、全てのビット線とワード線が０Ｖに設定される。論理制御回路０１０は図８のＮＷＲをローレベルからハイレベルにし、Ｙ０をハイレベルとし、Ｙ１～Ｙｎをローレベルにすることで、ビット線ＢＬ０が選択される。さらに、選択ワード線ＷＬ０はハイレベルにされ、ＷＬ０を除く非選択ワード線はローレベルにされ、選択ビット線ＢＬ０が接続されるノードＣにはＶＲ＝Ｖｒｅｆ１の読み出し電圧が印加される。
　次にノードＣへの印加方法および抵抗値情報の読み出し方法について説明する。図１１に示すようにノードＣとグランド間にはコンデンサＣＣ２がメモリセルと並列に接続される。このコンデンサは配線容量およびトランジスタの拡散容量等で実現してもよいし、配線およびトランジスタとは別個に付加してもよい。
　一般的に、読み出し速度を高速にするために、コンデンサＣＣ２の容量を極力小さくしてもよい。前述したように、入力Ｂに入力されるスイッチ制御信号が‘Ｈ’のとき、ノードＣの電位はＶｒｅｆ１となる。その後、スイッチ制御信号が‘Ｌ’になるとＳＷ３はＯＦＦとなり、レファレンス電圧発生回路１３０からノードＣへの入力状態がハイインピーダンス（ＨｉＺ）になる。その後、コンデンサＣＣ２が放電を開始し、コンデンサＣＣ２の容量と、並列に接続される選択メモリセルの抵抗値より定まる時定数に従って、ノードＣの電位がＶｒｅｆ１から徐々に低下する。
　すなわち、選択されたメモリセルの抵抗値が低いと、流れる電流が多くなるため、電位の低下は速くなる。一方で、選択されたメモリセルの抵抗値が高いと、流れる電流が少なくなるため、電位の低下は遅くなる。この動作については、図１２を参照することで理解が容易となる。
　図１２は、（ａ）メモリセルの状態に示されるように、前半はメモリセルが低抵抗状態（ＬＲ状態）で、後半が高抵抗状態（ＨＲ状態）である場合を例示する。それぞれに対し、図１２の（ｂ）で示すようなタイミングで、入力Ｂが‘Ｈ’に変化し、その期間に、（ｃ）で示すようにノードＣにＶｒｅｆ１の電圧が印加される。
　入力Ｂが‘Ｈ’から‘Ｌ’に切り替わると、スイッチ回路ＳＷ３はＯＦＦとなり、レファレンス電圧発生回路１３０からノードＣへの入力状態がＨｉＺになるので、ノードＣの電位は徐々に低下する（ディスチャージ）。ノードＣの電位がＶｒｅｆ２よりも小さくなるまでの時間は、メモリセルがＬＲ状態のときは短く、メモリセルがＨＲ状態のときは遅くなる。
　図１１のレベル比較器１３２はレファレンス電圧発生回路１３０が出力する電位Ｖｒｅｆ２とノードＣの電位とを比較し、Ｖｒｅｆ２よりノードＣの電位が大きければ‘Ｌ’を出力し、小さければ‘Ｈ’を出力する。すなわち、スイッチ制御信号が‘Ｈ’から‘Ｌ’に切り替わった後、レベル比較器１３２の出力が‘Ｌ’から‘Ｈ’に変化するまでの時間は、メモリセルが低抵抗状態にあれば短くなり、メモリセルが高抵抗状態にあれば長くなる。
　カウンタ１３４は、入力Ｂの制御信号が‘Ｈ’の期間は、ゼロにリセットされており、スイッチ制御信号が‘Ｌ’でかつレベル比較器１３２からの入力が‘Ｌ’であるときカウンタ１３４に入力されるクロック(図示せず)の周期に従ってカウントアップされる。なお、カウンタ１３４は、カウント値がオーバフローしない様に、所定の上限値で制限されていてもよい。
　カウンタ１３４の動作は、図９の（ｅ）に示す。図９の（ｅ）に示すように、入力Ｂが‘Ｌ’に変化した直後から、カウンタ１３４のカウントアップが開始される。メモリセルが低抵抗状態にあるときはカウント値が１５に達するとカウントアップが停止し。メモリセルが高抵抗状態にあるときはカウント値が３５に達するとカウントアップが停止し、カウント値がそのときの値で固定される。
　図８の入力Ｃには、通常読み出しモードに対応した閾値が入力され、通常閾値レジスタ１３６にセットされる。入力Ｄには、特殊読み出しモードに対応した閾値が入力され、特殊閾値レジスタ１３７にセットされる。
　入力Ｅには特殊読み出しモードと通常読み出しモードとを切り替える切り替え信号が入力される。切り替え信号としてＨｉｇｈが入力されるとＳＷ５は‘Ｈ’端子側に接続される。切り替え信号としてＬｏｗが入力されるとＳＷ５は‘Ｌ’端子側に接続される。
　かかる切り替えにより、通常閾値レジスタ１３６および特殊閾値レジスタ１３７のいずれか適切な方に保持されている閾値が、比較器１３５の入力ｂへと入力される。通常読み出しモードの場合には、例えば図９に示されるように、高抵抗状態と低抵抗状態とを判別する閾値となるような、例えば２０という値が入力される。
　比較器１３５の入力ａにはカウンタ１３４が出力するカウント値が入力される。比較器１３５は、入力ａに入力されるカウント値と入力ｂに入力される閾値とを比較する。入力ａ≧入力ｂなら、選択されたメモリセルが高抵抗状態にあると判断され、出力Ａに‘Ｌ’（情報“０”）が出力される。入力ａ＜入力ｂなら、選択されたメモリセルが低抵抗状態にあると判断され、出力Ａに‘Ｈ’（情報“１”）が出力される。
　図１２で示したような閾値２０であれば、それに応じて出力Ａには、データレジスタ０３０のデータ取込みタイミング（ラッチタイミング）で、選択されたメモリセルがＬＲのときには‘Ｈ’が、選択されたメモリセルがＨＲのときには‘Ｌ’が出力される。出力された値は、データレジスタ０３０にラッチされる。
　以上のように、センスアンプ０１２は、読み出す対象となる選択メモリセルの抵抗値に応じて、ノードＣに印加された電圧の減衰時間が異なることを利用して、選択メモリセルの抵抗値情報を読み出す。その結果、メモリセルの抵抗状態に応じた２値のディジタル論理値が出力Ａに出力され、より詳細な抵抗値情報に相当するカウント値が、クロック周期の分解能で出力Ｂに出力される。
　かかる構成では、出力Ｂの値を参照することでメモリセルごとの抵抗値が容易に比較できる。すなわち出力Ｂは、メモリセルの抵抗値と相関をもつ値であり、物理量としてはメモリセルの両端電圧の放電時間を表す数値であるものの、メモリセルの抵抗値情報と等価である。出力Ｂは書き込み回路０１１および論理制御回路０１０へと入力され、ベリファイ（Ｖｅｒｉｆｙ）動作（第１から第４動作例のＳＴＥＰ６、第３動作例のＳＴＥＰ１３、または第４動作例のＳＴＥＰ１５参照）における処理フローに用いられうる。
　なお、入力Ｃの値やカウンタ１３４のホールド値は、図１２に例示された値に限定されるものでなく、カウンタ１３４のカウントクロック周波数、コンデンサＣＣ２の容量、Ｖｒｅｆ１およびＶｒｅｆ２の設定値、定電流源１４０の電流量（後述）およびＳＷ４の状態、およびメモリセルの抵抗値のバラツキ等に応じて変動しうる。
　次に、通常読み出しモードと特殊読み出しモードとで、読み出される抵抗値のレンジを変更する場合を例示する。
　図１１に示すように、センスアンプ０１２では、定電流源１４０がスイッチ４（ＳＷ４）を介してノードＣに接続されている。定電流源１４０としては、ｐチャネル型ＭＯＳＦＥＴを利用するものおよびカレントミラー回路を利用するものなど、多くの公知の構成が存在する。本実施例においても、これら公知の構成を適宜に採用することができる。
　ＳＷ４は、論理制御回路０１０からの入力ＥがＨｉｇｈの時にオンとなり、入力ＥがＬｏｗの時にオフとなる。ＳＷ４をオンとすることにより、ノードＣに一定の電流が供給される。このとき、前述した放電時間は長くなる。このような放電時間の差について図１３を用いて説明する。
　図１３は、第１実施形態の第１実施例にかかる不揮発性記憶装置における放電時間の差を示すグラフである。図１３において、横軸はカウンタ１３４のカウント値を示し、縦軸は規格化セル電流値を示す。規格化セル電流値とは、メモリセルに対して所定の電圧を印加したときに流れるＤＣ電流を規格化して標記したものであり、メモリセルの抵抗値の逆数に相当する値である。つまり、図１３は、センスアンプ０１２で読み出される抵抗値情報であるカウント値と、実際のセル電流量との相関関係を表す。
　該相関関係は、セル電流＝α×Ｔβ（Ｔ＝カウント値×クロック周期）の関数で概ねあらわされる。図１３において、破線はＳＷ４がオフの場合の特性であり、実線はＳＷ４がオンの場合の特性である。
　図に示すように、破線で示される特性では、カウント値が２０から１００までの範囲に対して、セル電流値は約１０から１までの範囲が対応している。また、実線で示される特性では、カウント値が２０から１００までの範囲に対して、セル電流値は約１５から５までの範囲が対応している。
　このようにカウント値の測定レンジを、相対的に抵抗値の低い側にするか、相対的に抵抗値の高い側にするかを、ＳＷ４により選択できる。すなわち、ＳＷ４をオンにすると実線で示される特性となり、セル電流が比較的大きい場合、すなわちメモリセルの抵抗値が比較的低い場合に対応させることができる。これは、メモリセルの特性が図３に例示されるものである場合には、第１抵抗値範囲と第２抵抗値範囲との間を判別する通常読み出しモード（第２読み出しモード）に対応する。
　一方、ＳＷ４をオフにすると破線で示される特性となり、セル電流が比較的小さい場合、すなわちメモリセルの抵抗値が比較的高い場合に対応させることができる。これは、メモリセルの特性が図３に例示されるものである場合には、初期抵抗値範囲と第１抵抗値範囲との間を判別する特殊読み出しモード（第１読み出しモード）に対応する。
　なお、読み出される抵抗値情報の分解能は、定電流源１４０からの電流供給の有無（ＳＷ４のオンオフ）のみだけでなく、定電流源１４０の電流量、カウンタ１３４に入力されるクロックの周波数、Ｖｒｅｆ１およびＶｒｅｆ２の大きさ、およびコンデンサＣＣ２の容量等によって調整できる。すなわち、クロックの周波数を増加させれば分解能が上昇する。
　高い抵抗値を短い時間で読み出せるように測定レンジをシフトさせる方法としては、Ｖｒｅｆ１およびＶｒｅｆ２を大きくすること、電流源１４０の電流を減らすこと、およびコンデンサＣＣ２の容量を減らすこと等が挙げられる。逆に、低い抵抗値が読み出せるように測定レンジをシフトさせる方法としては、Ｖｒｅｆ１およびＶｒｅｆ２を小さくすること、電流源１４０の電流を増やすこと、およびコンデンサＣＣ２の容量を増やすこと等が挙げられる。
　なお、Ｖｒｅｆ１はメモリセルに印加する読み出し電圧に当たるので、所定の電圧より大きくすると抵抗状態が変化する。Ｖｒｅｆ１を読み出しレンジの調整に用いる場合にはこの点に注意が必要である。
　［特殊書き込みモードの第１動作例］
　以下、図３に示した抵抗変化素子を例に取り、特殊書き込みモードの動作例を説明する。不揮発性記憶装置の構成としては、第１実施例を想定して説明するが、他の装置構成においても同様の動作が可能である。
　特殊書き込みモードの動作は、例えば、行選択回路／ドライバ００３と、列選択回路００４と、アドレスレジスタ００９と、特殊／通常書き込み回路０１１と、特殊／通常センスアンプ０１２と、コントローラ０１３と、データレジスタ０３０と、Ｃａｓｈｅレジスタ０３１と、特殊データレジスタ０３２と、切替え回路０３７とにより実行されうる。これらの構成要素が相互に関連し合うことで、データ書き込み回路が構成されうる。以上の点は他の動作例でも同様である。
　第１電極１２４を基準として第２電極１２８に電圧が＋２．４Ｖ、パルス幅が５０ｎｓの電気的信号を印加すると抵抗変化素子１２０の抵抗値がＬＲレベル（第２抵抗値範囲）からＨＲレベル（第１抵抗値範囲）へと変化し、第１電極１２４を基準として第２電極１２８に電圧が－２．４Ｖ、パルス幅が５０ｎｓの電気的信号を印加すると抵抗変化素子１２０の抵抗値がＨＲレベルからＬＲレベルへと変化するものとする。このように、抵抗変化素子１２０が例えばバイポーラ型抵抗変化素子であって、±２．４Vの電気的信号を印加することで、ＨＲレベルとＬＲレベルとを可逆的に遷移する特性を持つ場合に、例えば、電圧の絶対値を２．４Ｖより大きい３Ｖとし、パルス幅が１μｓの電気的ストレスを印加する。かかる電気的ストレスの印加で抵抗変化素子が可変状態に変化しなければ、例えば、電圧の絶対値を０．１Ｖ上昇させ、パルス幅を５倍にした電気的ストレスを再度印加する。この処理を繰り返すことによって、各メモリセルについて必要な累積印加時間の電気的ストレスが印加されフォーミング処理が完了する。
　図１４は、第１実施形態における特殊書き込みモードの第１動作例を示すフローチャートである。なお、図１４は、後述するような全メモリセル９１が可変状態に変化する前に電気的ストレスの印加を停止してランダムデータを生成する例でなく、入力されたデータをメモリセル９１に書き込むことを想定したものである。
　まず、書き込みコマンドと、データを書き込むべきアドレス、書き込むべきデータが不揮発性記憶装置１００の外部から入力される（ＳＴＥＰ１）。
　その後、ＳＴＥＰ１で入力された書き込みコマンドが第１書き込みコマンドであるか否かが判定される（ＳＴＥＰ２）。ＳＴＥＰ２の判定結果がＮＯであれば処理が中止される。
　ＳＴＥＰ２の判定結果がＹＥＳであれば、ＳＴＥＰ１で入力されたアドレスのメモリセル９１が選択され、入力されたデータに合わせてＬｏｗ論理に書き込むメモリセル（書き込むべきデータが“０”であるメモリセル：初期状態のまま維持すべきメモリセル）に電気的ストレスが印加されないようにマスクが施される（ＳＴＥＰ３）。
　その後、選択されたメモリセルのうちマスクされていないメモリセル、つまりＨｉｇｈ論理に書き込むメモリセル（書き込むべきデータが“１”であるメモリセル：初期状態から可変状態へと変化させるべきメモリセル）に対して電気的ストレス（Ｆｏｒｍｉｎｇパルス）が印加される（ＳＴＥＰ４）。印加する電気的ストレスの電圧の初期値は３Ｖ、パルス幅の初期値は１μｓとする。
　その後、センスアンプ０１２をフォーミング判定レンジの読み出しモードへと設定する（ＳＴＥＰ５）。具体的には図１１のＳＷ４をオフとし、測定レンジを高抵抗側に設定する。
　その後、センスアンプ０１２のカウンタ１３４がホールドするカウント値が４０未満であるか否か、および電気的ストレス（Ｆｏｒｍｉｎｇパルス）の印加回数（書き込み回数）が５回を超えているか否かを判定する（ＳＴＥＰ６）。ＳＴＥＰ６の判定結果のいずれかがＹＥＳであれば処理を終了する（エンド）。
　ＳＴＥＰ６の判定結果のいずれもがＮＯであれば、直前に印加した電気的ストレス（Ｆｏｒｍｉｎｇパルス）に対し、電圧を０．１Ｖ増加し、パルス幅を５倍増加させて、ＳＴＥＰ４に戻って電気的ストレス（Ｆｏｒｍｉｎｇパルス）が印加される。Ｈｉｇｈ論理に書き込むメモリセルが可変状態へ変化するまでＳＴＥＰ４～ＳＴＥＰ７を繰り返してもよいが、図１４に示す例では、メモリセルに不具合があった場合に無限ループになることを防止すべく、書き込み回数に上限を設けている。
　なお図示していないが、書き込み回数の上限を超えた不良が発生した場合に、エラーログが出力されて適切に処理されてもよい。また、複数ビットに対して並列で前記フローを実行する場合はビットごとにＳＴＥＰ６の判定結果がＹＥＳになるまでの電気的ストレスの印加回数が異なる。その場合は、ＳＴＥＰ６の判定結果がＹＥＳになったメモリセルについてはそれ以降の電気的ストレスの印加を禁止するマスクが施され、並列処理されるメモリセルの全てについてＳＴＥＰ６の判定結果がＹＥＳになったときにフローを終了させてもよい。
　図１５は、図１４に示す特殊書き込みモードで書き込まれたメモリセルを特殊読み出しモードで読み出した結果の一例を示す表である。図１６は、図１４に示す特殊書き込みモードで書き込まれたデータを通常読み出しモードで読み出した結果の一例を示す表である。
　図１５および図１６に示す例では、特殊読み出しモードと通常読み出しモードとの間でクロック周波数、読み出し電圧、判定電圧Ｖｒｅｆ２および判定時間を同一とし、図１１のＳＷ４を切り替え、定電流源の電流量のみを異ならせている。
　図１５では、初期状態にある各メモリセルに４ビットで表されるデータ（１６進数表記で０～Ｆによりしめされる１６個の数値）が書き込まれたメモリセルを、特殊読み出しモードで読み出した結果を示す。図１６では、図１５と同じデータが特殊書き込みモードで書き込まれたメモリセルを、通常読み出しモードで読み出した結果を示す。
　図１５および図１６において各ビットの数値は、２値のディジタルデータに復号せず、図８のカウンタ１３４がホールドした値を示した。そして、１６進表記の項は、各値をフォーミング判定閾値の４０より大きいものを０に、小さいものを１に判定した結果を示した。なお、カウンタ１３４の最大値は２５５とし、それより大きな値は制限されているとする。
　図１５に示すように、メモリセル群を特殊読み出しモードで読み出した場合（第１閾値を用いた読み出し）、フォーミングが完了していないメモリセルは、全て２５５の最大値を示し、フォーミングが完了したメモリセルは９～１０の値を示している。そして、１６進表記の項は、０からFまで所定の値に判別されていることが分かる。
　一方、図１６に示すように、同じメモリセル群を通常読み出しモードで読み出した場合（第２閾値を用いた読み出し）、正常な値に読み出せず、大部分のデータがゼロとなり、本来書き込まれたデータ（１６進数表記で０～Ｆによりしめされる１６個の数値）とは全く異なるデータとして復号されている。フォーミングが完了したメモリセルでも数値が大きくばらついているのは、フォーミングが完了したメモリセルの抵抗値が、そのままでは大きくばらつき、ＨＲレベルになる場合もＬＲレベルになる場合もあるためである。このように特殊書き込みコマンドで書き込まれた情報は、特殊読み出しコマンドで読み出されない限り、正常な情報を得られない。つまり、特殊書き込みコマンドと特殊読み出しコマンドとを秘匿コマンドとすることで、特殊書き込みコマンドで記録された情報のセキュリティーを向上することが可能となる。
　上記説明では、初期状態のメモリセルの抵抗値が、可変状態のメモリセルの抵抗値よりも高い場合を例として説明したが、初期状態のメモリセルの抵抗値が可変状態のメモリセルの抵抗値よりも低い場合でも、判定の方法および印加するパルスの極性および電圧等を適宜に変更することで、同様の動作が可能である。
　［特殊書き込みモードの第２動作例］
　図１７は、第１実施形態における特殊書き込みモードの第２動作例を示すフローチャートである。第２動作例では、特殊書き込みモードにおいて、初期状態から可変状態に変化したメモリセル全ての抵抗値をＨＲレベルに保持するのではなく、その一部の抵抗値をランダムにＬＲレベルに設定する。かかる方法では、特殊書き込みモードで書き込まれたメモリセルを第２読み出しコマンドで読み出したときに全てゼロとならず、何らかのデータが記憶されているかのように見せかけることができる。
　図１７において図１４（第１動作例）とＳＴＥＰの番号が等しいものは、第１動作例で説明した動作と同じとすることができるので説明を省略する。
　図１７において、ＳＴＥＰ６においてカウント値が４０より小さい値となり抵抗値がＨＲレベルに達すると、ＳＴＥＰ９が発生するランダム値がゼロであるか１であるかを判定する（ＳＴＥＰ１０）。ランダム値がゼロのときは、そのまま何もせずにＳＴＥＰ８に移行して処理を終了する。ランダム値が１のときは、低抵抗化パルス（第２電気的信号）を印加して抵抗値をＬＲレベルへと低下せしめ（ＳＴＥＰ１１）、ＳＴＥＰ８に移行して処理を終了する。
　かかる動作により、可変状態へ変化したメモリセルはランダムに抵抗値がＬＲレベルになる。よって、通常読み出しモードで読み出したとしても、全ビットがゼロとなるような固定のデータパターンに認識されることがなく、データの秘匿効果が更に向上できる。
　なお、入力データによっては、“１”を書き込むメモリセルが非常に少量の場合がある。この場合において、ＳＴＥＰ１１を実行すると、逆に秘匿データが盗み読みされるリスクが増加しうる。従って、“１”に書き込むメモリセルの数によってＳＴＥＰ１１の処理に制限をかけてもよい。
　上記説明では、初期状態のメモリセルの抵抗値が、可変状態のメモリセルの抵抗値よりも高い場合を例として説明したが、初期状態のメモリセルの抵抗値が可変状態のメモリセルの抵抗値よりも低い場合でも、判定の方法および印加するパルスの極性および電圧等を適宜に変更することで、同様の動作が可能である。
　［特殊書き込みモードの第３動作例］
　図１８は、第１実施形態における特殊書き込みモードの第３動作例を示すフローチャートである。第３動作例は、書き込みデータの信頼性を向上させたものである。
　図１８において図１４（第１動作例）とＳＴＥＰの番号が等しいものは、第１動作例で説明した動作と同じとすることができるので説明を省略する。
　図１８のＳＴＥＰ６において、可変状態に変化したと判定されたメモリセルに対して、低抵抗化パルスよりも弱く（例えば、振幅の絶対値が小さく）、かつ低抵抗化パルスと極性が同じである電気的ストレス（補助ストレス）が印加される（ＳＴＥＰ１２）。具体的には低抵抗化パルスの振幅が－２．４Ｖであったとき、補助ストレスの振幅はその半分程度の－１．１Ｖとすることができる。補助ストレスの振幅の決定方法として、図５で説明したように電圧を徐々に増加させたときの抵抗変化を測定し、抵抗が変化する直前の電圧か、あるいは僅かに抵抗変化するような中間的な電圧としてもよい。
　このような補助ストレスを印加すると、抵抗変化素子の抵抗変化層には、酸素欠陥がやや多い状態がつくられ、還元しやすい状態となる。このことにより、長時間放置される場合および超高温環境下で抵抗が変化する場合等において、抵抗が低くなりやすいように、すなわち誤って抵抗値が初期抵抗値範囲に入ってしまわないように、予め変化に方向性をつけておくことができる。
　非常に稀であるが、補助ストレスの印加によって異常な変化（抵抗値が極めて高くなる変化）をするメモリセルが発生しうる。第３動作例では、ＳＴＥＰ１２の後、抵抗値をセンスアンプで再度判定する（ＳＴＥＰ１３）。このときの閾値はＳＴＥＰ６よりも小さくし、４０のフォーミング判定閾値に対して余裕のある値としてもよい。
　ＳＴＥＰ１３の判定において異常な変化が発生したと判断されれば、低抵抗化パルスを印加して強制的に抵抗値をＬＲレベルに変化させる（ＳＴＥＰ１４）。なお、このような異常な変化をするメモリセルは、ランダムかつ極めて稀にしか発生しないため、抵抗値をＬＲレベルにセットしても、秘匿された情報が通常読み出しモードで読み出されることはない。
　なお、図１８のフローは一例であり多くの変形例が設計可能である。例えばＳＴＥＰ８でフローを終了する前に、図３に示した第２閾値での判定が可能となるようにセンスアンプを通常判定レンジの読み出しモードへと設定してデータを読み出し、秘匿された情報との差分のビット数が所定以上あるか検証し、不足があればＬＲレベルまで低下したメモリセルに対してＶＨのパルスを印加してＨＲレベルに再セットするフローを追加しても良い。
　上記説明では、初期状態のメモリセルの抵抗値が、可変状態のメモリセルの抵抗値よりも高い場合を例として説明したが、初期状態のメモリセルの抵抗値が可変状態のメモリセルの抵抗値よりも低い場合でも、判定の方法および印加するパルスの極性および電圧等を適宜に変更することで、同様の動作が可能である。
　［特殊書き込みモードの第４動作例］
　図１９は、第１実施形態における特殊書き込みモードの第４動作例を示すフローチャートである。第４動作例では、ＳＴＥＰ１３、１４が、ＳＴＥＰ１５、１６、１７に置換されているが、図１９と図１８（第３動作例）とでＳＴＥＰの番号が等しいものは、第３動作例で説明した動作と同じとすることができるので説明を省略する。
　ＳＴＥＰ１２の実行後、ＳＴＥＰ１２による補助ストレスの印加によってメモリセルの抵抗値が所望のＨＲレベルにあることを判定している（ＳＴＥＰ１５）。つまり、ＳＴＥＰ１５においてカウント値が１２から１５の範囲に入っているか否かを判断することで、抵抗値がＬＲレベルでも初期抵抗値範囲でもなく、正しくＨＲレベルに設定されていることを確認する。判定結果がＮＯであればパルス幅５０ｎｓ、振幅－２．４Ｖの負パルス（低抵抗化パルス）を印加して抵抗値をＬＲレベルにする（ＳＴＥＰ１６）。その後、パルス幅５０ｎｓ、振幅＋２．４Ｖの正パルス（高抵抗化パルス）を印加して抵抗値をＨＲレベルにする（ＳＴＥＰ１７）。その後、ＳＴＥＰ１２に戻る。
　なお、図示していないが、ＳＴＥＰ１２、１５、１６、１７のフローが無限ループにならないようなエラー処理が施されてもよい。
　メモリセルが初期状態にあるか可変状態にあるかの違いを利用して情報を記録する方式は、データの誤検出が発生しにくいという利点がある。その理由として初期状態のメモリセルの抵抗値と、可変状態のメモリセルの抵抗値との間には非常に大きな抵抗差がある場合が多いことが挙げられる。
　更に、初期状態のメモリセルの抵抗変化素子は絶縁体と等しい特性を有し、熱的および経時劣化において極めて安定である。そして、初期抵抗値範囲と対をなすＨＲレベルにいったん変化したメモリセルは、第４動作例によれば、熱的に抵抗が変動しても常にＬＲレベルに近づくように変化する。よって、検出ウインドウが縮小せず、極めて信頼性の高いデータ保持を実現できる。
　このことは特にセキュリティーのキー情報や、認証に用いるシリアル番号情報など、読み出し時に誤りが発生すると多大な被害が発生するような重要度の高いデータの保存に適している。
　このような効果の根拠データとして図２０に示す。図２０は、第４動作例を用いてデータを記録したメモリセルについて、２１０℃で放置し、カウンタの値の推移をグラフ化したものである。素子の構成は、第１電極１２４の材料がＴａＮ、第２電極１２８の材料がＩｒ、抵抗変化層１２６の材料が積層構造のタンタル酸化物、抵抗変化層１２６の厚さが５０ｎｍ、第１電極１２４と抵抗変化層１２６との接触面および第２電極１２８と抵抗変化層１２６との接触面の面積が０．２５μｍ２以下である。抵抗変化層１２６をなす層のうち、第１電極１２４に接する層が酸素濃度の低い層であって、組成をＴａＯｘとすると０＜ｘ＜２．５である。一方、第２電極１２８に接する層が酸素濃度の高い層であって、組成をＴａＯｙとするとｙ≧２．１であり、厚さが５．５ｎｍ程度である。抵抗変化素子の選択素子として双方向ダイオード用いたメモリセル（図２１のメモリセルを参照）を用い、フォーミングストレスは、ダイオードのオン電圧が付加されて電圧が＋５．５Ｖ、パルス幅が１０μＳｅｃ以上である。低抵抗化パルス（素子の抵抗値を第１抵抗値範囲から第２抵抗値範囲へと変化させるためのパルス：第１電気的信号）は、電圧が－４．５Ｖ、パルス幅が５０ｎＳｅｃである。高抵抗化パルス（素子の抵抗値を第２抵抗値範囲から第１抵抗値範囲へと変化させるためのパルス：第２電気的信号）は、電圧が＋４．５Ｖ、パルス幅が５０ｎＳｅｃである。
　図２０では、横軸に経過時間、縦軸にカウント値を取っている。初期状態のメモリセル群を実線と■点で表示し、可変状態に変化した後のメモリセル群を破線と×点で示した。初期状態のメモリセルは、カウント値のばらつきはなく、全て上限の２５０で一定であった。一方、可変状態に変化した後のメモリセル群については、各点において最大値と最小値を縦バーで示している。図から分かるように、２１０度という非常に高温の環境下であってもほとんど検出ウインドウが縮小することがなく、極めて信頼性の高いデータ記憶が行える。この安定性は低温でも同様に得られる。
　上記説明では、初期状態のメモリセルの抵抗値が、可変状態のメモリセルの抵抗値よりも高い場合を例として説明したが、初期状態のメモリセルの抵抗値が可変状態のメモリセルの抵抗値よりも低い場合でも、判定の方法および印加するパルスの極性および電圧等を適宜に変更することで、同様の動作が可能である。
　［特殊書き込みモードのその他の動作例］
　上述のように、例えば通常読み出しコマンドを広く公開しておき、特殊読み出しコマンドを秘匿する場合に、特殊書き込みモードで記憶されたデータが通常読み出しモードで読み出せないことを確認するステップを実行してもよい。具体的には、フォーミングを用いた特殊書き込みによってデータを記憶した後に、特殊読み出しモードで使用する第１閾値を用いてデータ（第１のデータ）を読み出し、通常読み出しモードで使用する第２の閾値を用いてデータ（第２のデータ）を読み出し、それらの読み出されたデータが類似または一致しないように、追加的に書き込みを行なってもよい。
　すなわち、初期抵抗値範囲が複数の可変抵抗値範囲よりも大きい場合には、フォーミングストレスを印加するステップを実行後に、初期抵抗値範囲の下限以下であり、かつ複数の可変抵抗値範囲のうち最大のものの上限以上である第１閾値を用いて読み出した第１データと、複数の可変抵抗値範囲のうち最大のものの下限以下であり、かつ最小のものの上限以上である第２閾値を用いて読み出した第２データとを比較するステップとを実行し、第１データと第２データとの間で値の異なるメモリセルの数が所定の数（例えば第１閾値より小さな抵抗値範囲に書き込む予定のメモリセルのうち少なくとも半数以上）よりも少ない場合に、第２閾値より小さい可変抵抗値範囲にあるメモリセルに、電気的信号を追加的に印加するステップを実行してもよい。追加的に印加される電気的信号は、第２閾値より小さい可変抵抗値範囲にあるメモリセルを、第２閾値より大きい可変抵抗値範囲に入るように推移させる。例えば、第１電気的信号（高抵抗化パルス）である。なお、この場合、第１電気的信号（高抵抗化パルス）に限定されない。第２閾値より大きい可変抵抗値範囲に入るように収束させる目的で印加される電気的信号として、第１電気的信号および第２電気的信号、さらに第２電気的信号より絶対値として電圧が小さな補助ストレスの任意の組合せが考えられる。このとき書き込みフローの最終に印加されるパルスは第１電気的信号または補助ストレスとなる。
　あるいは、初期抵抗値範囲が複数の可変抵抗値範囲よりも小さい場合には、フォーミングストレスを印加するステップを実行後に、初期抵抗値範囲の上限以上であり、かつ複数の可変抵抗値範囲のうち最小のものの下限以下である第１閾値を用いて読み出した第１データと、複数の可変抵抗値範囲のうち最小のものの上限以上であり、かつ最大のものの下限以下である第２閾値を用いて読み出した第２データとを比較するステップとを実行し、第１データと第２データとの間で値の異なるメモリセルの数が所定の数（例えば第１閾値より大きな抵抗値範囲に書き込む予定のメモリセルのうち少なくとも半数以上）よりも少ない場合に、第２閾値より大きい可変抵抗値範囲にあるメモリセルに、電気的信号を追加的に印加するステップを実行してもよい。追加的に印加される電気的信号は、第２閾値より大きい可変抵抗値範囲にあるメモリセルを、第２閾値より小さい可変抵抗値範囲に入るように推移させる。例えば、第２電気的信号（低抵抗化パルス）である。なお、この場合、第２電気的信号（低抵抗化パルス）に限定されない。第２閾値より小さい可変抵抗値範囲に入るように収束させる目的で印加される電気的信号として、第１電気的信号および第２電気的信号、さらに第１電気的信号より絶対値として電圧が小さな補助ストレスの任意の組合せが考えられる。このとき書き込みフローの最終に印加されるパルスは第２電気的信号または補助ストレスとなる。
　［第２実施例］
　図２１は、第１実施形態の第２実施例にかかる不揮発性記憶装置の概略構成の一例を示すブロック図である。第２実施例は、メモリセルアレイの構成を除けば、第１実施例と同様の構成とすることができる。よって、図９と図２１とで共通する構成要素については、同一の符号および名称を付して、詳細な説明を省略する。
　第２実施例におけるメモリセルアレイ０２２では、メモリセルを選択するための素子を、トランジスタではなく、２端子型選択素子としている。この変更に伴って、第１実施例では設けられていたプレート線が省略されている。
　２端子選択素子Ｄ１１～Ｄ３３は、例えばダイオードなどの非線形素子があげられる。２端子選択素子を用いたメモリセルＭ２１１～Ｍ２３３をアレイ状に配置した半導体記憶装置はクロスポイント型メモリアレイとよび、フューズメモリなどで周知の技術である。従って詳細な説明は省略する。
　メモリセルＭ２１１～Ｍ２３３が導通状態か非導通状態かの切換えはセル両端間の電圧レベルで切り替えられる。例えば、２端子型選択素子のオン電圧に、抵抗変化素子１２０の書き換え電圧を足し合わせた電圧レベルのパルスを印加することにより、抵抗変化素子１２０の抵抗状態が変化する。また、２端子型選択素子のオン電圧に、抵抗変化素子１２０の書き換え電圧より小さい読み出し電圧を足し合わせた電圧レベルのパルスを印加し、そのときの電流量などを検出することで抵抗変化素子１２０の抵抗状態が判定される。
　図２１で用いられる２端子選択素子は、一般に片方向（順方向）に電流が流れる図１２の特性がよく知られる。
　図２２は、第１実施形態の第２実施例で用いられる２端子選択素子の電圧－電流特性の一例を示す図である。図２２では、横軸が電圧を示し、縦軸が電流を示す。周知の内容なので詳細は省くが、例えば市販されている汎用のダイオード素子を例にとると、順バイアスの破線（ａ）の範囲では、微少ではあるが、０．２Ｖで約１００μＡ～１ｍＡ程度の電流が流れる。これに対し、逆バイアスでは、ブレーク電圧に達するまでは電流がほぼ一定であって、破線（ｂ）の範囲で示されるように、電流は約１０ｎＡ～１μＡ程度と極めて小さい。もちろん電流の絶対量は、ダイオード素子のサイズで変わるが、順方向バイアスと逆方向バイアスとにおける電圧－電流特性が示す傾向は同様である。図２１において、非選択ワードラインと非選択ビットラインとの電位差を同電位か、もしくは逆バイアスにすることで、選択メモリセル以外の非選択メモリセルにはほとんど電流が流れず、選択メモリセルだけを読み書きできる。図２２に示すようなダイオード特性を示す２端子選択素子は、例えば、ユニポーラ型抵抗変化素子を用いた不揮発性記憶装置に使用できる。
　図２３は、第１実施形態の第２実施例で用いられる２端子選択素子の電圧－電流特性の一例を示す図である。図２３では、横軸が電圧を示し、縦軸が電流を示す。図２３は、いわゆる双方向に電流を流せる電流制限素子（双方向ダイオードともいう）の特性を示すものである。かかる電流制限素子の構造および特性についても周知の内容なので詳細は省略する。かかる電流制限素子を用いて特定のメモリセルを選択する具体的な制御方法についても、多くの公知の態様が存在する。本実施例においても、これら公知の態様を適宜に採用することができる。
　本実施例でも、メモリセルの両端に印加する電圧が、２端子選択素子のオン電圧と抵抗変化素子１２０に印加されるべき電圧の和以上に設定されること以外は、第１実施例における書き込み方法および読み出し方法と同様とすることができる。第２実施例においても、第１実施例と同様の変形が可能である。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造および／又は機能の詳細を実質的に変更できる。
　本発明の一態様は、より安全な暗号技術等に応用可能な、従来にない新規なデータ記録方法を提供することができる不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路として有用である。
　００１　メモリ本体部
　００３　行選択回路／ドライバ
　００４　列選択回路
　００７　入出力制御回路
　００８　電源制御回路
　００９　アドレスレジスタ
　０１０　論理制御回路
　０１１　特殊／通常書き込み回路
　０１２　特殊／通常センスアンプ
　０１３　コントローラ
　０２０　不揮発性記憶装置
　０２１　メモリセルアレイ
　０２２　メモリセルアレイ
　０３０　データレジスタ
　０３１　Ｃａｓｈｅレジスタ
　０３２　特殊データレジスタ
　０３３　コマンドレジスタ
　０３４　ステータスレジスタ
　０３５　特殊コマンドレジスタ
　０３７　切替え回路
　　９０　メモリセルアレイ
　　９１　メモリセル
　　９２　書き込み回路
　　９４　読み出し回路
　１００　不揮発性記憶装置
　１２０　抵抗変化素子
　１２２　下地層
　１２４　第１電極
　１２６　抵抗変化層
　１２８　第２電極
　１３０　レファレンス電圧発生回路
　１３１　ドライバ
　１３２　レベル比較器
　１３４　カウンタ
　１３５　比較器
　１３６　通常閾値レジスタ
　１３７　特殊閾値レジスタ
　１４０　定電流源
　ＢＬ０，ＢＬ１，ＢＬ２，…　ビット線
　Ｃ　ノード
　ＣＣ２　コンデンサ
　Ｍ２１１，Ｍ２１２，…　メモリセル
　Ｔ１１，Ｔ１２，…　トランジスタ
　ＷＬ０，ＷＬ１，ＷＬ２，…　ワード線
　ＰＬ０，ＰＬ１，ＰＬ２，…　プレート線
　Ｄ１１～Ｄ３３　２端子選択素子

Claims (24)

  1. 　複数のメモリセルがアレイ状に配置されたメモリセルアレイを備える不揮発性記憶装置のデータ記録方法であって、
    　前記メモリセルは、
    　　異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する、可変状態と、
    　　前記可変状態に変化させるような電気的ストレスであるフォーミングストレスが印加されない限り前記可変状態とならず、かつ、抵抗値が前記可変抵抗値範囲のいずれとも重複しない初期抵抗値範囲にある、初期状態と、を取りうるものであって、
    　前記初期状態のメモリセルへ前記フォーミングストレスを印加するステップを含み、
    　前記フォーミングストレスを印加するステップにより、各メモリセルが前記初期状態にあるか前記可変状態にあるかの違いを利用して前記メモリセルアレイへとデータを記録する、不揮発性記憶装置のデータ記録方法。
  2. 　前記フォーミングストレスを印加するステップは、
    　前記初期状態にある複数のメモリセルに前記フォーミングストレスを印加して、前記初期状態にある複数のメモリセルであって前記フォーミングストレスが印加されたメモリセルのうちの一部のメモリセルを前記可変状態へと変化させるステップを含む、
    　請求項１に記載の不揮発性記憶装置のデータ記録方法。
  3. 　前記複数の可変抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、前記第１抵抗値範囲と重複せずかつ前記第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、
    　前記可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が前記第２抵抗値範囲から前記第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が前記第１抵抗値範囲から前記第２抵抗値範囲へと遷移する性質を有し、
    　前記フォーミングストレスを印加するステップを実行後に、前記データが記録されたメモリセルに、前記第２電気的信号よりも弱く、かつ前記第２電気的信号と極性が同じ電気的ストレスである補助ストレスを印加するステップをさらに含む、請求項１または２に記載の不揮発性記憶装置のデータ記録方法。
  4. 　前記複数の可変抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、前記第２抵抗値範囲と重複せずかつ前記第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、
    　前記可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が前記第２抵抗値範囲から前記第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が前記第１抵抗値範囲から前記第２抵抗値範囲へと遷移する性質を有し、
    　前記フォーミングストレスを印加するステップを実行後に、前記データが記録されたメモリセルに、前記第１電気的信号よりも弱く、かつ前記第１電気的信号と極性が同じ電気的ストレスである補助ストレスを印加するステップをさらに含む、請求項１または２に記載の不揮発性記憶装置のデータ記録方法。
  5. 　前記補助ストレスを印加するステップを実行後に、前記データが記録されたメモリセルのうち選択されたメモリセルの抵抗値が第１抵抗値範囲にあるか否かを判定するステップと、
    　前記判定するステップにおいて選択されたメモリセルの抵抗値が第１抵抗値範囲にないと判定された場合に、該選択されたメモリセルに、前記第２電気的信号と、前記第１電気的信号と、前記補助ストレスとをこの順に印加するステップとをさらに含む、
    　請求項３に記載の不揮発性記憶装置のデータ記録方法。
  6. 　前記補助ストレスを印加するステップを実行後に、前記データが記録されたメモリセルのうち選択されたメモリセルの抵抗値が第２抵抗値範囲にあるか否かを判定するステップと、
    　前記判定するステップにおいて選択されたメモリセルの抵抗値が第２抵抗値範囲にないと判定された場合に、該選択されたメモリセルに、前記第１電気的信号と、前記第２電気的信号と、前記補助ストレスとをこの順に印加するステップとをさらに含む、
    　請求項４に記載の不揮発性記憶装置のデータ記録方法。
  7. 　前記第１電気的信号は、前記第２電気的信号と極性が異なり、
    　前記フォーミングストレスは、前記第１電気的信号と極性が同じである、請求項３または５に記載の不揮発性記憶装置のデータ記録方法。
  8. 　前記一部のメモリセルがランダムに選択されることで、前記データがランダムデータをなすように生成されて前記メモリセルアレイへと記録される、請求項２に記載の不揮発性記憶装置のデータ記録方法。
  9. 　前記複数の可変抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、前記第１抵抗値範囲と重複せずかつ前記第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、
    　前記可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が前記第２抵抗値範囲から前記第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が前記第１抵抗値範囲から前記第２抵抗値範囲へと遷移する性質を有し、
    　前記フォーミングストレスを印加するステップを実行後に、前記データが記録されたメモリセルに第２電気的信号を印加するステップを含む、
    　請求項１から３、８のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  10. 　前記複数の可変抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、前記第２抵抗値範囲と重複せずかつ前記第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、
    　前記可変状態のメモリセルは、第１電気的信号を印加することによって抵抗値が前記第２抵抗値範囲から前記第１抵抗値範囲へと遷移し、第２電気的信号を印加することによって抵抗値が前記第１抵抗値範囲から前記第２抵抗値範囲へと遷移する性質を有し、
    　前記フォーミングストレスを印加するステップを実行後に、前記データが記録されたメモリセルに第１電気的信号を印加するステップを含む、
    　請求項１、２、４、８のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  11. 　前記複数の可変抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が小さい第１抵抗値範囲と、前記第１抵抗値範囲と重複せずかつ前記第１抵抗値範囲よりも抵抗値が小さい第２抵抗値範囲とを含み、
    　前記フォーミングストレスを印加するステップを実行後に、前記初期抵抗値範囲の下限以下であり、かつ前記複数の可変抵抗値範囲のうち最大のものの上限以上である第１閾値を用いて読み出した第１データと、前記複数の可変抵抗値範囲のうち最大のものの下限以下であり、かつ最小のものの上限以上である第２閾値を用いて読み出した第２データとを比較するステップと、
    　前記第１データと前記第２データとの間で値の異なるメモリセルの数が所定の数よりも少ない場合に、前記第２閾値より小さい前記可変抵抗値範囲にある前記メモリセルに、前記第２閾値より大きい前記可変抵抗値範囲に入るように前記第１電気的信号を追加的に印加するステップとを含む、
    　請求項３、５、８、９のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  12. 　前記複数の可変抵抗値範囲は、前記初期抵抗値範囲よりも抵抗値が大きい第２抵抗値範囲と、前記第２抵抗値範囲と重複せずかつ前記第２抵抗値範囲よりも抵抗値が大きい第１抵抗値範囲とを含み、
    　前記フォーミングストレスを印加するステップを実行後に、前記初期抵抗値範囲の上限以上であり、かつ前記複数の可変抵抗値範囲のうち最小のものの下限以下である第１閾値を用いて読み出した第１データと、前記複数の可変抵抗値範囲のうち最小のものの上限以上であり、かつ最大のものの下限以下である第２閾値を用いて読み出した第２データとを比較するステップと、
    　前記第１データと前記第２データとの間で値の異なるメモリセルの数が所定の数よりも少ない場合に、前記第２閾値より大きい前記可変抵抗値範囲にある前記メモリセルに、前記第２閾値より小さい前記可変抵抗値範囲に入るように前記第２電気的信号を追加的に印加するステップとを含む、
    　請求項４、６、８、１０のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  13. 　前記初期状態のメモリセルに前記フォーミングストレスを印加して、該メモリセルを前記初期状態から前記可変状態へと変化させる第１書き込みモードと、
    　前記可変状態のメモリセルに前記異なる複数の電気的信号のいずれかを印加して、該メモリセルの抵抗値を前記複数の可変抵抗値範囲の間で遷移させる第２書き込みモードと、を選択的に実行する、
    　請求項１から１２のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  14. 　前記可変状態のメモリセルへ前記第１電気的信号または前記第２電気的信号を印加するステップをさらに含み、
    　前記フォーミングストレスを印加するステップにおいて、各メモリセルの抵抗値が前記初期抵抗値範囲にあるか否かの違いを利用して第１種データを記録し、
    　前記第１電気的信号または前記第２電気的信号を印加するステップにおいて、各メモリセルの抵抗値が前記初期抵抗値範囲にあるか否かの違いを利用せずに、各メモリセルの抵抗値が少なくとも一つの前記可変抵抗値範囲にあるか否かの違いを利用して第２種データを記録する、
    　請求項１から１３のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  15. 　前記フォーミングストレスを印加するステップにおいて、前記第１種データを前記メモリセルアレイの第１書き込みアドレス領域に記録し、
    　前記第１電気的信号または前記第２電気的信号を印加するステップにおいて、前記第２種データを前記メモリセルアレイの第２書き込みアドレス領域に記録する、
    　請求項１４に記載の不揮発性記憶装置のデータ記録方法。
  16. 　前記フォーミングストレスを印加するステップは、
    　　前記メモリセルアレイ中に第１書き込みアドレス領域を設定して、前記第１書き込みアドレス領域に前記第１種データを記録するステップと、
    　　前記メモリセルアレイ中の前記第１書き込みアドレス領域とは異なる領域に、前記フォーミングストレスを印加して、複数の可変状態のメモリセルから構成される第２書き込みアドレス領域を形成するステップとを含み、
    　前記第１電気的信号または前記第２電気的信号を印加するステップにおいて、前記第２種データを前記メモリセルアレイの前記第２書き込みアドレス領域に記録する、
    　請求項１４に記載の不揮発性記憶装置のデータ記録方法。
  17. 　前記複数のメモリセルのそれぞれは、第１電極と、第２電極と、前記第１電極および前記第２電極の間に介在する抵抗変化層とを有する抵抗変化素子を備え、
    　前記初期状態のメモリセルを構成する抵抗変化素子の前記抵抗変化層は、前記第１電極と前記第２電極との間を絶縁している、請求項１から１６のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  18. 　前記抵抗変化素子の前記抵抗変化層は、絶縁体から構成された層を備える、請求項１７に記載の不揮発性記憶装置のデータ記録方法。
  19. 　前記可変状態のメモリセルを構成する抵抗変化素子の前記抵抗変化層は、前記絶縁体で構成された層を貫く導電パスを有する、請求項１８に記載の不揮発性記憶装置のデータ記録方法。
  20. 　前記抵抗変化層は金属酸化物から構成される、請求項１７から１９のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  21. 　前記抵抗変化層は、酸素不足型の金属酸化物から構成された層を備える、請求項１７から２０のいずれか１項に記載の不揮発性記憶装置のデータ記録方法。
  22. 　前記金属酸化物は、遷移金属酸化物およびアルミニウム酸化物の少なくともいずれか一方から構成される、請求項２０または２１に記載の不揮発性記憶装置のデータ記録方法。
  23. 　前記金属酸化物は、タンタル酸化物、ハフニウム酸化物およびジルコニウム酸化物の少なくともいずれかである、請求項２０または２１に記載の不揮発性記憶装置のデータ記録方法。
  24. 　前記絶縁体は金属酸化物から構成され、
    　前記導電パスは、前記絶縁体よりも酸素含有率が低い酸素不足型の金属酸化物から構成されている、請求項１９に記載の不揮発性記憶装置のデータ記録方法。
PCT/JP2014/000506 2013-02-01 2014-01-31 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路 WO2014119327A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014557913A JP5689570B2 (ja) 2013-02-01 2014-01-31 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
US14/677,708 US10049734B2 (en) 2013-02-01 2015-04-02 Data storing method of non-volatile memory device by assigning an initial state to data

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-018723 2013-02-01
JP2013018723 2013-02-01

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/677,708 Continuation US10049734B2 (en) 2013-02-01 2015-04-02 Data storing method of non-volatile memory device by assigning an initial state to data

Publications (1)

Publication Number Publication Date
WO2014119327A1 true WO2014119327A1 (ja) 2014-08-07

Family

ID=51262041

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/000506 WO2014119327A1 (ja) 2013-02-01 2014-01-31 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路

Country Status (3)

Country Link
US (1) US10049734B2 (ja)
JP (1) JP5689570B2 (ja)
WO (1) WO2014119327A1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5689572B2 (ja) * 2013-02-28 2015-03-25 パナソニックＩｐマネジメント株式会社 認証システム、不揮発性記録メディア、ホストコンピュータ、および認証方法
EP2933720A1 (en) * 2014-04-16 2015-10-21 Panasonic Intellectual Property Management Co., Ltd. Random number processing apparatus and random number processing method
JP2016015192A (ja) * 2014-06-12 2016-01-28 パナソニックＩｐマネジメント株式会社 データ記録方法および不揮発性記憶装置
JP2016105344A (ja) * 2014-11-21 2016-06-09 パナソニックＩｐマネジメント株式会社 耐タンパ性を有する不揮発性メモリ装置、および集積回路カード
JP2016181312A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその動作方法
US9536581B2 (en) 2014-11-21 2017-01-03 Panasonic Intellectual Property Management Co., Ltd. Tamper-resistant non-volatile memory device
JP2017041295A (ja) * 2015-08-18 2017-02-23 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． コード生成装置及びワンタイムプログラミングブロック
US10096359B2 (en) 2016-05-27 2018-10-09 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory device having resistive memory cells including at least one resistive memory cell initial state
US10181357B2 (en) 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
CN110688682A (zh) * 2018-07-03 2020-01-14 力旺电子股份有限公司 随机位单元、随机数值产生器及随机位单元的操作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018076239A1 (en) * 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
US10847221B2 (en) * 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method thereof
CN110515952A (zh) * 2019-08-28 2019-11-29 广州高谱技术有限公司 一种电力数据的存储方法
CN113325040B (zh) * 2021-05-28 2022-05-13 中国农业大学 一种感存算一体化微纳电子器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009093786A (ja) * 2007-10-03 2009-04-30 St Microelectronics Srl 不揮発性メモリセルを不可逆的にプログラミングし、読み出すための方法及びデバイス
JP2011003235A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置
JP2011198407A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
JP2012043517A (ja) * 2010-08-23 2012-03-01 Renesas Electronics Corp 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4715320B2 (ja) 2005-06-15 2011-07-06 ソニー株式会社 記憶素子及び記憶装置
JP2008066438A (ja) 2006-09-06 2008-03-21 Matsushita Electric Ind Co Ltd 抵抗変化型素子、不揮発性記憶素子、抵抗変化型記憶装置、およびこれらに対するデータ書き込み方法
JP2008165439A (ja) 2006-12-27 2008-07-17 Toshiba Corp 磁気ディスク装置及びその制御方法
US20080259676A1 (en) * 2007-04-17 2008-10-23 Bernhard Ruf Integrated Circuit, Memory Module, Method of Operating an Integrated Circuit, Method of Manufacturing an Integrated Circuit, and Computer Program Product
JP2009003318A (ja) 2007-06-25 2009-01-08 Seiko Epson Corp 画像表示装置及びその制御方法
JP2010055719A (ja) * 2008-08-29 2010-03-11 Toshiba Corp 抵抗変化メモリ装置
JP2010193013A (ja) 2009-02-16 2010-09-02 Hitachi Ulsi Systems Co Ltd 暗号鍵保護方法及び半導体記憶装置
US8305795B2 (en) * 2009-04-27 2012-11-06 Panasonic Corporation Nonvolatile variable resistance memory element writing method, and nonvolatile variable resistance memory device
CN102077296B (zh) 2009-06-08 2014-04-02 松下电器产业株式会社 电阻变化型非易失性存储元件的成形方法及电阻变化型非易失性存储装置
US8325508B2 (en) 2009-06-08 2012-12-04 Panasonic Corporation Writing method for variable resistance nonvolatile memory element, and variable resistance nonvolatile memory device
JP5359804B2 (ja) 2009-11-16 2013-12-04 ソニー株式会社 不揮発性半導体メモリデバイス
CN102301425B (zh) * 2010-02-02 2013-10-30 松下电器产业株式会社 电阻变化元件的驱动方法、初始处理方法、以及非易失性存储装置
TWI496075B (zh) * 2010-06-03 2015-08-11 Univ Michigan 隨機化數值之產生
JP4972238B2 (ja) 2010-09-28 2012-07-11 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法
JP5161946B2 (ja) 2010-09-30 2013-03-13 シャープ株式会社 不揮発性半導体記憶装置
KR101797106B1 (ko) * 2010-10-26 2017-11-13 삼성전자주식회사 저항성 메모리 장치와 상기 저항성 메모리 장치를 포함하는 전자 장치들
JP5222380B2 (ja) * 2011-05-24 2013-06-26 シャープ株式会社 可変抵抗素子のフォーミング処理方法および不揮発性半導体記憶装置
JP2013054800A (ja) * 2011-09-05 2013-03-21 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US9129894B2 (en) * 2012-09-17 2015-09-08 Intermolecular, Inc. Embedded nonvolatile memory elements having resistive switching characteristics
US9047940B2 (en) * 2013-01-10 2015-06-02 Intermolecular, Inc. Resistive random access memory cells having variable switching characteristics
EP2917946B1 (de) * 2013-01-16 2018-08-29 Helmholtz-Zentrum Dresden - Rossendorf e.V. Verfahren und schaltkreis-anordnung zum verschlüsseln und entschlüsseln einer bitfolge

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009093786A (ja) * 2007-10-03 2009-04-30 St Microelectronics Srl 不揮発性メモリセルを不可逆的にプログラミングし、読み出すための方法及びデバイス
JP2011003235A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置
JP2011198407A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
JP2012043517A (ja) * 2010-08-23 2012-03-01 Renesas Electronics Corp 半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5689572B2 (ja) * 2013-02-28 2015-03-25 パナソニックＩｐマネジメント株式会社 認証システム、不揮発性記録メディア、ホストコンピュータ、および認証方法
EP2933720A1 (en) * 2014-04-16 2015-10-21 Panasonic Intellectual Property Management Co., Ltd. Random number processing apparatus and random number processing method
US9600237B2 (en) 2014-04-16 2017-03-21 Panasonic Intellectual Property Management Co., Ltd. Random number processing apparatus and random number processing method
JP2016015192A (ja) * 2014-06-12 2016-01-28 パナソニックＩｐマネジメント株式会社 データ記録方法および不揮発性記憶装置
JP2016105344A (ja) * 2014-11-21 2016-06-09 パナソニックＩｐマネジメント株式会社 耐タンパ性を有する不揮発性メモリ装置、および集積回路カード
US9536581B2 (en) 2014-11-21 2017-01-03 Panasonic Intellectual Property Management Co., Ltd. Tamper-resistant non-volatile memory device
US9653161B2 (en) 2014-11-21 2017-05-16 Panasonic Intellectual Property Management Co., Ltd. Tamper-resistant non-volatile memory device comprising an arithmetic circuit that, in operation, calculates a binary reference value based on at least a part of the pieces of resistance value information, a read circuit that, in operation, selectively assigns, based on the binary reference value, one of two values to each of the pieces of resistance value information, and a write circuit that, in operation, performs a write operation corresponding to one of the two values among memory cells
JP2016181312A (ja) * 2015-03-23 2016-10-13 ルネサスエレクトロニクス株式会社 半導体装置およびその動作方法
JP2017041295A (ja) * 2015-08-18 2017-02-23 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． コード生成装置及びワンタイムプログラミングブロック
US10181357B2 (en) 2015-08-18 2019-01-15 Ememory Technology Inc. Code generating apparatus and one time programming block
US10096359B2 (en) 2016-05-27 2018-10-09 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory device having resistive memory cells including at least one resistive memory cell initial state
CN110688682A (zh) * 2018-07-03 2020-01-14 力旺电子股份有限公司 随机位单元、随机数值产生器及随机位单元的操作方法

Also Published As

Publication number Publication date
JPWO2014119327A1 (ja) 2017-01-26
US10049734B2 (en) 2018-08-14
JP5689570B2 (ja) 2015-03-25
US20150213890A1 (en) 2015-07-30

Similar Documents

Publication Publication Date Title
JP5689569B2 (ja) 不揮発性記憶装置
JP5689570B2 (ja) 不揮発性記憶装置のデータ記録方法および不揮発性記憶装置のデータ書き込み回路
JP5689572B2 (ja) 認証システム、不揮発性記録メディア、ホストコンピュータ、および認証方法
JP5689571B2 (ja) 暗号処理装置
US9997244B1 (en) RRAM-based authentication circuit
EP3576341B1 (en) Random code generator and associated random code generating method
JP5307213B2 (ja) 不揮発性記憶装置
JP5209151B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法
JP4529654B2 (ja) 記憶素子及び記憶装置
JP5400253B1 (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP2009135206A (ja) メモリセル
JP2014211937A (ja) 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
JP6482959B2 (ja) 半導体記憶装置
Belmonte et al. Excellent Roff/Ron ratio and short programming time in Cu/Al2O3‐based conductive‐bridging RAM under low‐current (10 μA) operation
JP2009080901A (ja) データ記録装置
US10916305B2 (en) RRAM-based monotonic counter
Wiefels et al. Reliability Aspects of 28 nm BEOL‐Integrated Resistive Switching Random Access Memory
JP2015230736A (ja) 抵抗変化型不揮発性記憶装置およびその書き込み方法
US11978513B2 (en) Generating patterns for memory threshold voltage difference
WO2022084779A1 (en) Device comprising tunable resistive elements

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14745888

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2014557913

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14745888

Country of ref document: EP

Kind code of ref document: A1