JP4972238B2 - 抵抗変化型不揮発性記憶素子のフォーミング方法 - Google Patents

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Description

本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子が安定に抵抗変化をするためのフォーミング（初期化）方法、及び、そのような機能を有する抵抗変化型不揮発性記憶装置に関する。
近年、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型において、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。
また、別のメモリセル構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子を直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイントメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置も一般的に知られている。
（フォーミングの定義）
以下、代表的な従来の抵抗変化素子を説明する（非特許文献１、特許文献１、２）。
まず、非特許文献１では、遷移金属酸化物を抵抗変化素子として用いた１Ｔ１Ｒ型メモリセルで構成された不揮発性メモリが開示されている。遷移金属酸化物薄膜は、フォーミング前は通常絶縁体に近い超高抵抗であり、電圧パルスを印加しても抵抗変化はしない。抵抗値を電圧パルスの印加にて変化させるためには、フォーミング処理を行い、高抵抗状態と低抵抗状態を切り替え可能な導電パスを形成することが示されている。ここで、フォーミング（あるいは、フォーミング処理）とは、抵抗変化素子に対する初期化処理であり、製造後における極めて高い抵抗値をもつ状態（つまり、製造後に電圧が印加されていない初期状態）から、抵抗変化素子の抵抗値が前記初期状態よりも低い範囲にあり、かつ電圧パルスが印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移できる動作可能状態に抵抗変化素子を変化させるための処理であり、言い換えると、抵抗変化素子が未だ抵抗変化素子として機能していない製造後の状態から抵抗変化素子として機能し得る状態に変化させるための処理であり、通常、製造後に一度だけ施される。
（抵抗変化素子のフォーミングに関する特許文献１、非特許文献１の開示）
図３５は、非特許文献１で示されているフォーミング電圧（Ｖ＿ｆｏｒｍ）の遷移金属酸化物膜厚（ＴＭＯ Ｔｈｉｃｋｎｅｓｓ）依存を示す特性図である。フォーミング電圧とは、フォーミング処理が可能となる電圧である。遷移金属酸化物としては、ＮｉＯ、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２の４種類の特性が示されており、フォーミング電圧は、遷移金属酸化物の種類に依存し、また、遷移金属酸化物膜厚が厚くなるほど、高くなる。このため、フォーミング電圧を低減させるためには、ＮｉＯのような遷移金属酸化物を選択し、遷移金属酸化物膜厚を薄膜化することが好ましいことが開示されている。
また、特許文献１では、希土類酸化物薄膜を抵抗変化素子として用いた金属イオン伝導型不揮発性記憶素子が示されている。
図３６は、特許文献１で示されているメモリセルの断面の模式図である。
メモリセルは、高電気伝導度の基板１（例えばＰ型の高濃度の不純物がドープされたシリコン基板１）上に下部電極２が形成され、この下部電極２上にイオン源となる金属元素が含有された、イオン源層３が形成され、その上に比較的高い抵抗値を有する記憶層４が形成され、この記憶層４上の絶縁層５に形成された開口を通じて記憶層４に接続するように上部電極６が形成されて構成されている。
ここでは、イオン源層３に用いる材料としては、ＣｕＴｅ、ＧｅＳｂＴｅ、ＡｇＧｅＴｅなど、記憶層４の材料としては、酸化ガドリニウム（Ｇａｄｏｌｉｎｉｕｍ ｏｘｉｄｅ）等の希土類元素酸化物（ｒａｒｅ ｅａｒｔｈ ｅｌｅｍｅｎｔ ｏｘｉｄｅ）などが開示されている。また、下部電極２、上部電極６は、ＴｉＷ、ＴａＮなどの通常の半導体配線材料が用いられる。さらに、記憶層４の酸化ガドリニウムには、金属粒子、例えばＣｕが、層を成すのに不十分な量だけ、つまり記憶層４が、絶縁性又は半絶縁性が維持される程度に添加されている。
図３６に示すメモリセルへの書き込み方法については、上部電極６の電位が下部電極２の電位よりも低くなる負電圧を印加すると、記憶層４内に金属元素を多量に含む導電パスが形成、又は、記憶層４内に、金属元素による欠陥が多数形成されることによって、記憶層４の抵抗値が低くなり、逆に、上部電極６の電位が下部電極２の電位よりも高くなる正電圧を印加すると、記憶層４内に形成されていた、金属元素による導電パス、或いは欠陥が消滅して、記憶層４の抵抗値が高くなる。
図３７は、図３６のメモリセルにおける初期状態からのＩ−Ｖ特性図であり、最初のループでは、比較的高い負電圧で、初期状態の高抵抗状態から低抵抗状態に遷移する。このときの電圧を初期化電圧Ｖｏとする。そして、正電位を増大させていくと、消去電圧Ｖｅにおいて、低抵抗状態から高抵抗状態に遷移する。さらに、２回目以降のループでは、初期化電圧Ｖｏよりも絶対値の小さい記録電圧Ｖｒで、高抵抗状態から低抵抗状態に遷移する。
このように、特許文献１では、最初にＶｏの高い電圧で初期化したら、以降低い消去電圧Ｖｅ及び記録電圧Ｖｒで抵抗変化でき、さらに、初期化電圧Ｖｏは、記憶層４に金属粒子を添加し、記憶層４中に金属元素による欠陥を形成することにより、制御可能であることが開示されている。
（抵抗変化素子のフォーミングに関する特許文献２の開示）
また、特許文献２では、初期化後のデータ書き込みや消去を高速で行うことを可能にする、イオン伝導型不揮発性可変抵抗素子の初期化（フォーミング）方法が示されている。
図３８は、特許文献２に開示されている、初期化を実施するための初期化パルス波形であり、図３８に示すように、初期化を１組の書き込み電圧パルスと消去電圧パルスによって行うのではなく、初期化に最低限必要な数１００ｍｓ程度の長いパルスから、データの書き込み・消去を行う所望のパルス幅まで、徐々にパルス幅が短くなっていくように変化させて、書き込みと消去を交互に繰り返す。
具体的には、１組目の書き込み電圧パルスＰＷ１及び消去電圧パルスＰＥ１を、数１００ｍ秒程度の長いパルスとする。２組目の書き込み電圧パルスＰＷ２及び消去電圧パルスＰＥ２は、１組目のパルスＰＷ１、ＰＥ１よりもパルス幅を少し短くする。３組目の書き込み電圧パルスＰＷ３及び消去電圧パルスＰＥ３は、さらにパルス幅を短くする。そして、４組目の書き込み電圧パルスＰＷ４及び消去電圧パルスＰＥ４は、その後のデータの書き込み及び消去を行う電圧パルスと同じパルス幅としている。
従って、長いパルス幅の電圧印加後、長いパルス幅から短いパルス幅に、パルス幅を変化させる初期化（フォーミング）を行うことにより、データの書き込み・消去を短いパルス幅で高速に実行できるようになることが開示されている。
特開２００６−３５１７８０号公報（図１） 特開２００７−４８７３号公報（図６） 国際公開第２００８／１４９４８４号 国際公開第２００９／０５０８３３号
Ｉ．Ｇ．Ｂａｅｋ ｅｔ ａｌ．，ＩＥＤＭ２００４，ｐ．５８７（Ｆｉｇ．５（ｂ））
ここで、背景技術で開示された従来の技術をまとめると、非特許文献１では、遷移金属酸化物の幾つかは、電気的パルスの印加により不揮発的な抵抗変化現象を示すことが示されている。またそれらは、製造後非常に高抵抗な状態にあり、導電パスを形成と考えられる、比較的高い電圧を印加する初期化（フォーミング）で抵抗変化が可能となることが開示されている。
特許文献１では、遷移金属酸化物とは異なる材料からなる金属イオン導電型抵抗変化素子でも同様に、比較的高い電圧印加をすることが必要で、初期化（フォーミング）処理を行うことにより、電気的パルスによる抵抗変化ができることが示されている。
特許文献２では、可変抵抗素子に初めて情報を記録する前に、初期化（フォーミング）処理として、可変抵抗素子に、初期化において、パルス幅の長い１回目の電圧印加だけでなく、徐々に短いパルスを連続的に印加することでフォーミング処理を行い、短パルスでも抵抗変化が可能になることが開示されている。
このように、遷移金属酸化物など幾つかの材料は、それを２つの電極で挟んだ単純な構造で抵抗変化型不揮発性記憶素子が構成でき、その不揮発性記憶素子に対し、初期に（製造直後に）高電圧のフォーミングを施すことで、導電パスを形成し、その後は短パルスの電気信号を与えるだけで低抵抗状態（ＬＲ）と高抵抗状態（ＨＲ）を可逆的に安定に制御でき、かつそれらの状態は不揮発的であることが示されている。そしてこれらの抵抗変化型不揮発性記憶素子をメモリセルとして用いることで、例えばフラッシュメモリなど一般的に知られている不揮発性メモリに比べ、高速動作が可能でかつ低コストのメモリが構成できることが期待できる。
（本願発明者らが検討している抵抗変化素子の構造と課題）
本願発明者らは、上記開示内容を踏まえ、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（酸化タンタル）の抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。
ここで、酸素不足型の酸化物とは、化学量論的な組成を有する酸化物と比較して、酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。
課題を説明するための準備として、酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。なお、これらの詳細は関連特許である特許文献３、特許文献４に開示されている。
図３９は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図であり、図３９に示されるように、１Ｔ１Ｒ型メモリセルは、通常、ＮＭＯＳトランジスタと抵抗変化素子１００から構成されている。
図３９に示されるように、抵抗変化素子１００は、下部電極１００ａ、前記酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）で構成される低抵抗な第１の抵抗変化層１００ｂ−１と当該第１の抵抗変化層１００ｂ−１より小さい酸素不足度（言い換えれば、より高い酸素含有率）を持つタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ）で構成される高抵抗な第２の抵抗変化層１００ｂ−２とを積層した抵抗変化層１００ｂ、および上部電極１００ｃとが積層して形成されたものである。
ここで、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合と定義する。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
抵抗変化素子１００において、下部電極１００ａから下部電極端子Ｂが引き出され、上部電極１００ｃから上部電極端子Ａが引き出されている。また、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子Ｇを備える。抵抗変化素子１００の下部電極端子ＢとＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ＋拡散）領域が直列に接続され、抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ＋拡散）領域は、下部電極側端子Ｃとして引き出され、基板端子は、接地電位に接続されている。ここでは高抵抗な第２のタンタル酸化物層１００ｂ−２を、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子Ａ側に配置している。
ここで、上部電極１００ｃの材料としては、関連特許である上記特許文献４に開示されている様に、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｃｕ（銅）などが使用できる。抵抗変化層１００ｂの構成元素であるＴａよりも標準電極電位が高い電極材料と抵抗変化層の界面付近で抵抗変化が起こりやすく、逆に標準電極電位がＴａよりも低い電極材料では、抵抗変化が起こりにくくなっており、電極材料と抵抗変化層を構成する金属の標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっていることが開示されている。なお、一般に標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味する。特に、標準電極電位が高いＰｔ、Ｉｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。
しかしながら、上述した従来の抵抗変化型の半導体記憶装置においては、メモリセルアレイを構成する抵抗変化素子ごとにフォーミング電圧がばらつく、あるいは、抵抗変化が開始される状態へ遷移させるために初期に抵抗変化素子に印加するフォーミング電圧が高くなるという課題がある。また、詳しくは後述するが、このような課題を解決すべくなされた関連発明に係るフォーミング方法によれば、低抵抗状態のセル電流が減少してしまう（つまり、抵抗変化素子の低抵抗状態における抵抗値が十分に低くならない）という別の課題があることも判明している。
本発明はこれらの課題を解決するためになされたものであり、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避し、さらに低抵抗状態のセル電流を増加させることが可能な抵抗変化型不揮発性記憶素子のフォーミング方法及びそれを実現する抵抗変化型不揮発性記憶装置を提供することを目的としている。
上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子のフォーミング方法の一態様は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルに対してフォーミング用の電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、製造後に電圧が印加されていない初期状態から、前記抵抗変化型不揮発性記憶素子の抵抗値が前記初期状態よりも低い範囲にあり、かつ印加される通常動作用の電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な動作可能状態に変化させるフォーミング方法であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極と接し前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、通常動作時において、前記第２電極を基準として前記第１電極に対して、第１の閾値電圧以上の正の第１書き込み電圧パルスが印加されると前記低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して第２の閾値電圧以上の正の第２書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第１電極と前記第２電極との間に第１の絶対値以上の振幅を有する第１フォーミング用電圧が印加され、当該第１フォーミング用電圧が印加される累積時間が第１の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第１動作可能状態に変化する第１フォーミングが起こり、かつ、前記第１フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第１の所定時間が減少する特性と、前記第１フォーミング後の前記第１動作可能状態において、さらに、前記第１電極と前記第２電極との間に第２フォーミング用電圧が印加され、当該第２フォーミング用電圧が印加される累積時間が第２の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第１動作可能状態から、前記第１動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第２動作可能状態に変化する第２フォーミングが起こる特性と、を有し、前記フォーミング方法は、前記抵抗変化型不揮発性記憶素子が前記初期状態にあるときに、前記第１フォーミングが起こるまで、前記第１電極と前記第２電極との間に前記第１フォーミング用電圧を印加する第１フォーミングステップと、前記第１フォーミング後の前記第１動作可能状態において、前記第２フォーミングが起こるまで、前記第１電極と前記第２電極との間に前記第２フォーミング用電圧を印加する第２フォーミングステップと、を含む。
ここで、前記第１フォーミングステップは、前記抵抗変化型不揮発性記憶素子を前記初期状態から前記第１動作可能状態に変化させるために、前記第１電極と前記第２電極との間に、前記第１の絶対値以上の振幅を有し、かつ、第１のパルス幅を有する第１電圧パルスを、前記第１フォーミング用電圧として印加する第１電圧印加ステップと、前記第１電圧印加ステップにおける前記第１電圧の印加によって前記第１フォーミングが完了したか否かを判断する第１判断ステップと、を含み、前記第１電圧印加ステップは、前記第１判断ステップで前記第１フォーミングが完了していないと判断された場合に再度実行され、後続の前記第１電圧印加ステップでは、前記第１電極と前記第２電極間に、前記第１の絶対値以上の振幅を有し、かつ、直前の前記第１電圧印加ステップで印加した第１電圧パルスのパルス幅よりも長いパルス幅を有する新たな第１電圧パルスを印加し、前記第２フォーミングステップは、前記抵抗変化型不揮発性記憶素子を前記第１フォーミング後の前記第１動作可能状態から前記第２動作可能状態に変化させるために、前記第１電極と前記第２電極との間に第２電圧パルスを、前記第２フォーミング用電圧として印加する第２電圧印加ステップと、前記第２電圧印加ステップにおける前記第２電圧パルスの印加によって前記第２フォーミングが完了したか否かを判断する第２判断ステップと、を含み、前記第２電圧印加ステップは、前記第２判断ステップで前記第２フォーミングが完了していないと判断された場合に再度実行されるとしてもよい。
これにより、フォーミングにおいて、フォーミング用の第１の電圧パルスが印加され、フォーミング完了していない場合に、さらに、フォーミング用の第２の電圧パルスが印加されるので、累積パルス印加時間が増加し、フォーミングが完了する確率が高くなる。さらに、第２の電圧パルスのパルス幅を、第１の電圧パルスのパルス幅よりも大きくすることにより、累積パルス印加時間が加速的に増加し、同一のパルス幅の電圧パルスを繰り返し印加する場合に比べ、より短い時間でフォーミングが完了し得る。
ここで、前記１判断ステップでは、前記第２電極を基準として前記第１電極に対して第１の閾値電圧以上の正の第３書き込み電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記初期抵抗状態よりも抵抗値が低い抵抗状態にあるか否かを判断することによって、前記第１フォーミングが完了したか否かを判断してもよい。
これにより、抵抗変化型不揮発性記憶素子を低抵抗状態に変化させるための負電圧パルスを印加した後に、その抵抗値が判断されるので、このような負電圧パルスを印加しない場合に比べ、フォーミング完了後の抵抗変化型不揮発性記憶素子の抵抗値が低くなるので、フォーミング完了の判定が容易に、あるいは、正確になる。
また、前記第２判断ステップと前記第２電圧印加ステップとは、前記第２判断ステップで前記第２フォーミングが完了したと判断されるまで、繰り返されてもよく、前記負電圧パルスのパルス幅は、前記低抵抗化のための通常動作用電圧の印加時間と同一であってもよい。
これにより、再度の正電圧パルスが印加される、あるいは、負電圧パルスのパルス幅が通常書き込みにおける電圧パルスと同程度の小さいパルス幅であるので、負電圧パルスの印加による抵抗変化型不揮発性記憶素子の低抵抗状態への張付きという不具合が回避される。
また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一態様は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の酸素不足型の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、前記第２電極を基準として前記第１電極に対して第１の閾値電圧以上の正の第１書き込み電圧パルスが印加されると低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して第２の閾値電圧以上の正の第２書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第１電極と前記第２電極との間に第１の絶対値以上の振幅を有する第１フォーミング用電圧が印加され、当該第１フォーミング用電圧が印加される累積時間が第１の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第１動作可能状態に変化する第１フォーミングが起こり、かつ、前記第１フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第１の所定時間が減少する特性と、前記第１フォーミング完了後の前記第１動作可能状態において、さらに、前記第１電極と前記第２電極との間に第２フォーミング用電圧が印加され、当該第２フォーミング用電圧が印加される累積時間が第２の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第１動作可能状態から、前記第１動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第２動作可能状態に変化する第２フォーミングが起こる特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも１つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するセンスアンプと、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に印加するための前記第１の絶対値以上の振幅を有するフォーミング用電圧パルスを発生するフォーミング用電圧パルス発生部と、前記抵抗変化型不揮発性記憶素子が前記初期状態よりも抵抗値が低い前記第１フォーミング完了後の抵抗状態にあるかどうかを判定するフォーミング完了検知部と、前記フォーミング完了検知部が、前記第１フォーミング完了を検知してから所定時間後に最終的にフォーミング完了信号を生成するフォーミング完了信号生成部と、から構成される自動フォーミング部と、アドレス信号を順次自動生成し、そのアドレス信号に応じて前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に前記第１フォーミング及び前記第２フォーミングを発生させるために、前記自動フォーミング部を制御する自動フォーミング制御部と、を備え、前記自動フォーミング部は、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に、１回のパルス印加で前記第１フォーミングと前記第２フォーミングとを起こすために、前記第１電極と前記第２電極との間に前記所定電圧よりも大きい振幅を有する前記フォーミング用電圧パルスを前記第１フォーミングパルスとして印加しながら、前記フォーミング完了検知部が、前記抵抗変化型不揮発性記憶素子が前記第１フォーミング完了後の抵抗状態に遷移したと判定すると、前記フォーミング用電圧パルスを前記第２フォーミングパルスとして印加し続けながら、当該遷移したと判定してから前記所定時間後にフォーミング完了信号を生成すると共に、前記フォーミング用電圧パルスの印加を停止し、前記選択されたメモリセルのフォーミングを終了するものである。
また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一態様は、抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた遷移金属酸化物層とを有し、前記遷移金属酸化物層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の酸素不足型の遷移金属酸化物層とで構成され、前記抵抗変化型不揮発性記憶素子は、前記第２電極を基準として前記第１電極に対して第１の閾値電圧以上の正の第１書き込み電圧パルスが印加されると低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して第２の閾値電圧以上の正の第２書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、前記初期状態において、前記第１電極と前記第２電極との間に第１の絶対値以上の振幅を有する第１フォーミング用電圧が印加され、当該第１フォーミング用電圧が印加される累積時間が第１の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第１動作可能状態に変化する第１フォーミングが起こり、かつ、前記第１フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第１の所定時間が減少する特性と、前記第１フォーミング完了後の前記第１動作可能状態において、さらに、前記第１電極と前記第２電極との間に第２フォーミング用電圧が印加され、当該第２フォーミング用電圧が印加される累積時間が第２の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第１動作可能状態から、前記第１動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第２動作可能状態に変化する第２フォーミングが起こる特性と、を有し、前記抵抗変化型不揮発性記憶装置は、前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイの中から、少なくとも１つメモリセルを選択する選択部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子にフォーミングを発生させるためのフォーミング用電圧を発生するフォーミング用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に印加する前記第１書き込み電圧及び前記第２書き込み用電圧を発生する書き込み用電源部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生するパルス幅可変書き込み用電圧パルス発生部と、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記初期状態よりも抵抗値が低い前記第１フォーミング完了後の抵抗状態にあるか否かを判定する第１フォーミング判定部、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記第２の低抵抗状態にあるか否かを判定する第２フォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するセンスアンプと、を備え、前記パルス幅可変書込み用電圧パルス発生部は、前記抵抗変化型不揮発性記憶素子に前記第１フォーミングを起こすために、前記第１電極と前記第２電極との間に前記第１の絶対値以上の振幅を有し、かつ、第１のパルス幅を有する第１電圧パルスを印加するとともに、前記第１フォーミング判定部が、前記第１電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子が前記第１フォーミング完了後の抵抗状態にないと判断した場合に、前記第１電極と前記第２電極との間に前記第１の絶対値以上の振幅を有し、かつ、前記第１のパルス幅よりも長いパルス幅を有する第２電圧パルスを印加し、さらに、前記抵抗変化型不揮発性記憶素子に、前記第１フォーミング完了後の抵抗状態において遷移可能な前記第１の低抵抗状態から、より抵抗値が低い前記第２の低抵抗状態に遷移可能となる第２フォーミングを起こすために、前記第１電極と前記第２電極との間に第３のパルス幅を有する追加電圧パルスを印加するとともに、前記第２フォーミング判定部が、前記追加電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子が前記第２の低抵抗状態にないと判断した場合に、前記第１電極と前記第２電極との間に前記第３のパルス幅を有する追加電圧パルスをさらに印加するものである。
本発明の抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置によると、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することができるので、実用的な電圧範囲で、かつ、アレイ面積を増大させることなく、フォーミング特性にばらつきを有する全メモリセルのフォーミングが可能となり、これにより、高信頼性かつ小面積化が可能となる。また、フォーミング工程で不十分に形成されるフィラメントパスを撲滅（拡大）でき、低抵抗状態のセル電流を増加させることが可能となり、動作ウィンドウが拡大し、高速読み出しが可能となる。さらに、フォーミングが必要なメモリセルに対してのみ電圧パルスを追加で印加できるため、メモリセルアレイに対して、高速にフォーミングを実施することができる。
図１Ａは、正電圧パルス連続印加によるフォーミング処理をした場合における、累積パルス印加時間と各ビットの抵抗変化素子の抵抗値との関係を測定するためのメモリセルの回路図である。 図１Ｂは、その測定結果を示す図である。 図２Ａは、正負交互パルス印加によるフォーミング処理をした場合における、累積パルス印加時間と各ビットの抵抗変化素子の抵抗値との関係の測定結果を示す図である。 図２Ｂは、正電圧パルス連続印加によるフォーミング処理をした場合における、累積パルス印加時間と各ビットの抵抗変化素子の抵抗値との関係の測定結果を示す図である。 図３は、図１Ａに示すメモリセル回路において、正電圧パルス印加によるＨＲ化方向のフォーミング処理を実施した場合におけるメモリセル回路に流れる電流波形図である。 図４Ａは、負電圧パルス印加によるＬＲ化方向のフォーミング処理をした場合における、負電圧パルス印加時間と抵抗変化素子１００に流れる電流との関係を測定するためのメモリセルの回路図である。 図４Ｂは、その測定結果を示す図である。 図５は、本発明の１Ｔ１Ｒ型メモリセルのフォーミングフロー図である。 図６は、本発明の１Ｔ１Ｒ型メモリセルのフォーミングフローに即して、１Ｔ１Ｒ型メモリセルのフォーミングを行った場合の抵抗推移を示す図である。 図７は、本発明の１Ｔ１Ｒ型メモリセルのフォーミングに用いる電圧パルスの電圧と、その時のフォーミングに要した累積パルス時間の関係を示す図である。 図８は、本発明におけるフォーミング時の動作点を考察するための動作点解析図である。 図９は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の平均フォーミング時間とフォーミング電流の関係を示す図である。 図１０は、本発明の実施の形態における抵抗変化素子端子間電圧Ｖｅとフォーミング電流の関係を示す図である。 図１１は、本発明の実施の形態における１Ｔ１Ｒ型セルの初期状態からのＩ−Ｖ特性図である。 図１２は、本発明の抵抗変化素子（上部電極Ｉｒ）におけるフォーミング電圧Ｖｂの累積確率分布の選択トランジスタゲート幅依存を示す図である。 図１３は、本発明の１Ｔ１Ｒ型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。 図１４は、本発明の１Ｔ１Ｒ型メモリセルの高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）のセル電流分布図である。 図１５は、本発明におけるフォーミング処理によるフィラメントパス形成状態と低抵抗状態のセル電流との相関推定メカニズムを説明するための図である。 図１６は、本発明の第１の実施の形態における、メモリセルアレイにおいて低抵抗状態セル電流を増加することが可能な新たなフォーミングフロー図である。 図１７は、本発明のフォーミングフローに即して、１Ｔ１Ｒ型メモリセルのフォーミング及び追加フォーミングを行った場合の抵抗推移を示す図である。 図１８は、本発明のフォーミングを実施した場合における１Ｔ１Ｒ型メモリセルの高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）のセル電流分布図である。 図１９は、本発明の第２の実施の形態に係る不揮発性記憶装置の構成を示すブロック図である。 図２０は、図１９におけるＡ部の構成（４ビット分の構成）を示す斜視図である。 図２１Ａは、本発明の第２の実施の形態に係る不揮発性記憶装置が備えるメモリセルの構成を示す断面図である。 図２１Ｂは、本発明の第２の実施の形態に係る不揮発性記憶装置が備えるメモリセルの等価回路図である。 図２２は、本発明の第２の実施の形態に係る自動フォーミング回路の詳細な構成の一例を示す回路図である。 図２３は、図２１における整流素子と抵抗変化素子との負荷特性を用いて、定電流ＩＬを印加しフォーミングする場合の動作点解析を行うためのＩ−Ｖ特性模式図である。 図２４は、本発明の第２の実施の形態に係る不揮発性記憶装置の動作例を示すタイミングチャート図である。 図２５は、本発明の第２の実施の形態に係る不揮発性記憶装置の自動フォーミング動作を示すタイミングチャート図である。 図２６は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図２７は、本発明の第３の実施の形態に係るセンスアンプの構成の一例を示す回路図である。 図２８は、本発明の第３の実施の形態に係るセンスアンプ判定レベルを説明するための図である。 図２９は、本発明の第３の実施の形態に係る各モードの設定電圧を説明するための図である。 図３０は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置におけるパルス幅ステップアップ第１フォーミングフロー図である。 図３１は、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置における第２（追加）フォーミングフロー図である。 図３２Ａは、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図３２Ｂは、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図３２Ｃは、本発明の第３の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミング説明図である。 図３３は、本発明の第３の実施形態に係る抵抗変化型不揮発性記憶装置のフォーミング動作タイミング説明図である。 図３４Ａは、本発明の第３の実施形態に係る抵抗変化型不揮発性記憶装置のアレイにおける累積パルス印加時間に対する累積第１フォーミング率分布図である。 図３４Ｂは、本発明の第３の実施形態に係る抵抗変化型不揮発性記憶装置のアレイにおける累積パルス印加時間に対する累積第２フォーミング率分布図である。 図３５は、従来の抵抗変化型不揮発性メモリにおけるフォーミング電圧の遷移金属酸化物膜厚依存を示す特性図である。 図３６は、従来の抵抗変化型不揮発性記憶素子におけるメモリセルの断面の模式図である。 図３７は、従来の抵抗変化型不揮発性記憶素子における初期状態からのＩ−Ｖ特性図である。 図３８は、従来の抵抗変化型不揮発性記憶素子の初期化パルス波形図である。 図３９は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。 図４０は、従来の抵抗変化素子（上部電極Ｐｔ）におけるフォーミング電圧Ｖｂの累積確率分布図である。 図４１は、従来の抵抗変化素子（上部電極Ｉｒ）におけるフォーミング電圧Ｖｂの累積確率分布図である。
発明者らは、本願発明に先立ち、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを回避することを目的として、抵抗変化型不揮発性記憶素子のフォーミング方法及びそれを実現する抵抗変化型不揮発性記憶装置に関する関連発明を行った。当該関連発明については、本願出願の時点では公開されていない関連出願である特願２０１０−７９４７８号明細書に詳細に記載されている。
本願発明の明細書では、まず、当該関連出願の明細書の要部を再掲するとともに補足的な説明を付け加えることで当該関連発明の内容を明らかにし、さらに当該関連発明に関して判明した新たな課題を説明する。そして、当該新たな課題を解決するためになされた本願発明について、詳細に説明する。
（関連発明および本願発明のフォーミング方法が適用されるメモリセル）
まず、関連発明および本願発明が適用される典型的なメモリセルの構造および動作の一例について説明する。
図３９に示すような、抵抗変化層が第１のタンタル酸化物層１００ｂ−１（ＴａＯｘ、０＜ｘ＜２．５）及び第２のタンタル酸化物層１００ｂ−２（ＴａＯｙ、ｘ＜ｙ）で構成される抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルについて、上部電極１００ｃにＰｔ（白金）を用いた場合と、上部電極１００ｃにＩｒ（イリジウム）を用いた場合についてフォーミング特性を説明する。
ここで実験に用いたサンプルは、抵抗変化層１００ｂの面積が０．２５μｍ２（＝０．５μｍ×０．５μｍ）であり、下部電極１００ａに接する第１のタンタル酸化物層１００ｂ−１（ＴａＯｘ：ｘ＝１．５４、膜厚：４４．５ｎｍ）、および上部電極１００ｃに接する第２のタンタル酸化物層１００ｂ−２（ＴａＯｙ：ｙ＝２．４７、膜厚：５．５ｎｍ）を有している。スイッチ素子であるＮＭＯＳトランジスタは、ゲート幅Ｗ：０．４４μｍ、ゲート長Ｌ：０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘ：３．５ｎｍである。
第２のタンタル酸化物層１００ｂ−２は、上部電極１００ｃ製造工程前に、スパッタリングにより成膜された第１のタンタル酸化物層１００ｂ−１の表面にプラズマ酸化処理を施して作られ、そのため、第１のタンタル酸化物層１００ｂ−１と比べて酸素不足度が小さく、つまり、抵抗値が非常に高い（絶縁体に近い）構造で、抵抗変化動作するためには最初に一定のフォーミング電圧を印加し第２のタンタル酸化物層１００ｂ−２中に導電パスを形成することが必要である。
ここでフォーミング処理は、図３９に示す１Ｔ１Ｒ型メモリセルに対し、例えば次のようにして行われる。
まず、第１ステップとして、下部電極側端子Ｃに０Ｖ、ゲート端子Ｇに通常の書き込み動作のためのゲート電圧ＶＧｗよりも高いフォーミング用のゲート電圧ＶＧ１を印加した状態で、上部電極端子Ａにフォーミング電圧ＶＰＡで通常の書き込み動作のためのパルス幅と同じパルス幅Ｔｐ０の電圧パルスを抵抗変化素子１００が高抵抗化する方向に一回だけ印加する。
次に、第２ステップとして、上部電極端子Ａに０Ｖ、ゲート端子Ｇに電圧ＶＧ１を印加した状態で、下部電極側端子Ｃに同じフォーミング電圧ＶＰＡでパルス幅Ｔｎ０（Ｔｎ０＝Ｔｐ０）の電圧パルスを抵抗変化素子１００が低抵抗化する方向に一回だけ印加する。
そして、第３ステップとして、下部電極側端子Ｃに０Ｖ、ゲート端子Ｇに通常の読み出し動作のためのゲート電圧ＶＧｒ（ＶＧｒ＜ＶＧｗ＜ＶＧ１）、上部電極端子Ａに読み出し電圧Ｖｒｅａｄ（抵抗変化素子１００の書き込みの閾値電圧以下の電圧）を印加して１Ｔ１Ｒ型メモリセルに流れる電流が所定以上の電流が流れる（つまり、低抵抗状態にある）か否かでフォーミングが完了されたか否かを判定している。
もしフォーミングの完了が否と判定された場合は、フォーミング電圧ＶＰＡを所定のステップ値だけ上昇させ、再度同じ処理をフォーミング電圧ＶＰＡが最大でＶＧ１になるまで繰返す。
このように、高抵抗化方向の電圧ＶＰＡ印加でフォーミング処理を実施した後に、低抵抗化方向の電圧ＶＰＡを印加して抵抗変化素子１００を低抵抗状態にしたのは、読み出し時のメモリセル電流を大きくして、フォーミング処理が完了したかどうかを容易に判定できるようにするためである。
そして、このフォーミング処理のフローを、１Ｔ１Ｒ型メモリセルを複数個マトリックス状にアレイ配置した不揮発性記憶装置で行っている。
なお、この不揮発性記憶装置は、これらの動作を実現するため従来から知られている回路で構成されており、主要部分については後述でも説明するため、ここでは詳細は省略する。
（電極にＰｔを用いたメモリセルのフォーミング特性）
まず、１Ｔ１Ｒ型メモリセルの上部電極１００ｃを標準電極電位が高い白金（Ｐｔ）を主成分とする電極材料で構成し（つまり、上部電極と抵抗変化層の界面近傍で抵抗変化を起こし易い状態にし）、下部電極１００ａを標準電極電位が低い窒化タンタル（ＴａＮ）で構成（つまり、下部電極と抵抗変化層の界面近傍で抵抗変化し難い状態に）した場合のフォーミング特性について説明する。
図４０に、図３９に示す上部電極１００ｃがＰｔであり、抵抗変化層１００ｂが酸素不足型のタンタル酸化物で構成される抵抗変化素子１００を有する１Ｔ１Ｒ型メモリセルをアレイ状に配置した不揮発性記憶装置において、メモリセル毎に導電パスを形成するフォーミング処理を低い電圧から高い電圧に向けて実施し、フォーミングが完了した電圧Ｖｂの累積確率分布図を示す。横軸は、図３９のメモリセルにおける上部電極端子Ａと下部電極側端子Ｃ間に、下部電極側端子Ｃを基準として、上部電極端子Ａに下部電極側端子Ｃよりも高い電圧を印加する正電圧パルス（パルス幅Ｔｐ０）を電圧Ｖ１から電圧Ｖ２まで印加（この時、ゲート端子Ｇにフォーミング用のゲート電圧ＶＧ１を印加、Ｖ１＜Ｖ２＜ＶＧ１）した場合における、各メモリセルのフォーミング電圧（フォーミングが完了したと判断された電圧）Ｖｂを表し、縦軸は、そのフォーミング電圧Ｖｂにおいて抵抗変化素子のフォーミングが完了している累積確率（ここでは、全ての抵抗変化素子のうち、フォーミングが完了した抵抗変化素子の比率）を表す。
このようにＰｔ（白金）を１Ｔ１Ｒ型メモリセルの上部電極１００ｃに適用した場合は、メモリセル毎にＶ１〜Ｖ２のばらつきはあるが、所定のフォーミング電圧Ｖｂ（例えば、Ｖ２よりも大きな電圧）をメモリセルに印加することで、アレイ全ビットのフォーミングが可能であることが分かる。
なお、上部電極１００ｃを構成するＰｔ（白金）の層は、１ｎｍ以上２３ｎｍ以下の膜厚であって、抵抗変化層と物理的に接触しているのが好ましく、さらに好ましくは、膜厚が１ｎｍ以上１０ｎｍ以下であることが望まれる。Ｐｔ（白金）の層を薄くしないと、白金粒界からマイグレーションが起こり、白金電極表面（白金電極と抵抗変化層との界面）に突起が形成され、このような突起を有する電極を備えた抵抗変化素子に対して繰り返して電圧パルスを印加すると、その突起部周辺で電界集中が起こり、抵抗変化層が破壊されて抵抗変化しなくなる可能性があるからである。
（電極にＩｒを用いたメモリセルのフォーミング特性）
次に、１Ｔ１Ｒ型メモリセルの上部電極１００ｃを、標準電極電位が高いイリジウム（Ｉｒ）を主成分とする電極材料で構成し（つまり、上部電極と抵抗変化層の界面近傍で抵抗変化を起こし易い状態にし）、下部電極１００ａを標準電極電位が低い窒化タンタル（ＴａＮ）で構成（つまり、下部電極と抵抗変化層の界面近傍で抵抗変化し難い状態に）した場合のフォーミング特性について説明する。
図４１に、図３９に示す上部電極１００ｃがＩｒであり、抵抗変化層１００ｂが酸素不足型のタンタル酸化物から構成される抵抗変化素子１００を有する１Ｔ１Ｒ型メモリセルアレイにおいて、メモリセル毎に導電パスを形成するフォーミング処理を低い電圧から高い電圧に向けて実施し、フォーミングが完了した電圧Ｖｂの累積確率分布図を示す。横軸及び縦軸は、図４０と同様のため、ここでは詳しい説明は省略する。
図４１から分かるように、上記に示す従来フォーミング方法では、電圧を、Ｖ２を超えて最大Ｖ３まで上昇させても、アレイ中の約４０％しかフォーミング処理が完了できず、その為Ｉｒを上部電極１００ｃの材料に用いた１Ｔ１Ｒ型メモリセルでは、約４０％のビットに対してしか抵抗変化で情報を記録するアレイ動作が実施できないという課題が見出された。しかし、Ｉｒ電極を用いた場合、フォーミング処理後の特性ばらつきが小さく、信頼性もよいというメリットがある。なお、図４１によると、フォーミング電圧に対し累積フォーミング率は徐々に上昇しており、さらなる高電圧を印加すれば、全てのメモリセルに対しフォーミングができることは推測できる。しかし非常に高い電圧のフォーミング処理を行い得る構成に対応した設計が必要で、例えば高耐圧を有したトランジスタで構成することでセル面積の縮小化が困難になり低コスト化の妨げになる。
また、上部電極１００ｃの電極材料に依っては、従来知られているフォーミング方法ではフォーミングが不完全で全てのビットが安定に抵抗変化できない場合も考えられる。
しかし、上部電極１００ｃにＩｒを用いると、フォーミング処理前の初期抵抗のばらつきが、上部電極１００ｃにＰｔを用いた場合に比べて非常に小さくすることができ、Ｉｒを用いたメモリセルに対しフォーミング処理を適切に実施できれば、メモリセルの抵抗変化特性のばらつき低減や信頼性向上が実現できると考えられる。
このことは、一般的には半導体記憶装置においては、歩留りや信頼性を向上させたり、微細プロセス化や大容量化を進める場合、より最適な材料を総合的に実験して最適なものを選択していくアプローチが行われるが、このような理由から材料選択の自由度が制限されるという課題にも繋がる。
本願の発明者は、このような事情に鑑みて、実用的な電圧パルスを用いて、メモリセルアレイの全ビットがフォーミング可能となる、抵抗変化素子の新たなフォーミング方法とそのような機能を有する抵抗変化型不揮発性記憶装置の検討を行う中で、関連発明に係るフォーミング方法を考案した。
（関連発明に係るフォーミング方法に関する基礎データ）
当該関連発明に係るフォーミング方法は、抵抗変化型不揮発性記憶装置の基本部分であるＩｒ電極を用いた１Ｔ１Ｒ型メモリセルの１ビットに着目したときのフォーミング方法など、いくつかの基礎データに基づいてなされている。便宜上、まず当該基礎データについて説明する。
本発明および関連発明に適用される１Ｔ１Ｒ型メモリセルは、図３９で説明した構造と同じもので、特に上部電極１００ｃの材料としてＩｒ（イリジウム）を主成分として構成されている。なお、抵抗変化素子１００の下部電極１００ａ、抵抗変化層１００ｂ、第１のタンタル酸化物層１００ｂ−１、第２のタンタル酸化物層１００ｂ−２、上部電極１００ｃは、それぞれ、本発明に係るフォーミング方法における抵抗変化素子の第１電極、遷移金属酸化物層、第１の遷移金属酸化物層、第２の遷移金属酸化物層、及び、第２電極に相当する。
この構造の場合、フォーミング後、抵抗変化動作が可能な状態では、先述のように、抵抗変化素子１００の上部電極端子１０２を基準として下部電極端子１０５に所定電圧（例えば、第１の閾値電圧）以上の電圧（低抵抗化電圧パルス）が印加された場合、抵抗変化素子１００は低抵抗状態に遷移し、一方、下部電極端子１０５を基準として上部電極端子１０２に別の所定電圧（例えば、第２の閾値電圧）以上の電圧（高抵抗化電圧パルス）が印加された場合、抵抗変化素子１００は高抵抗状態に遷移する。
（フォーミング処理において印加する電圧パルスの極性に応じた抵抗推移）
図１Ａは、下部電極を基準にして上部電極に正電圧パルスを連続的に印加してフォーミング処理をした場合における、累積的なパルス印加時間（累積パルス印加時間）と各ビットの抵抗変化素子１００の抵抗値との関係を測定するために試験的に作成したメモリセルの回路図であり、図１Ｂは、その測定結果を示す図である。ここでは、３個のメモリ回路（抵抗変化素子１００と１Ｔ１Ｒ型メモリセルのトランジスタのオン抵抗に相当する固定抵抗Ｒ１との直列接続で構成される回路）に対して、フォーミング用の正電圧パルスを上部電極に印加してフォーミングを試みたときの、それら３個の抵抗変化素子１００の抵抗値と累積パルス印加時間との関係をプロットしている。なお、横軸の累積パルス印加時間は、抵抗変化素子１００に印加したフォーミング用の正電圧パルスの累積的な印加時間（パルス幅の合計時間）である。グラフの縦軸および横軸は、いずれもｌｏｇスケールで表されている。
ここでは、フォーミングの完了は、読み出し用電圧Ｖｒｅａｄの印加に対して抵抗変化素子１００に流れる電流と、基準値Ｉｔｈとの比較により、抵抗変化素子１００が初期状態（ほぼ絶縁状態）から高抵抗状態に変化することで検知している。また、測定の都合上、フォーミングが完了したと検知した後も続けて、下部電極を基準にして上部電極に正電圧パルスを印加している。この図１Ｂから分かるように、個々の抵抗変化素子１００によって、フォーミングに要する累積パルス印加時間が１０倍以上ばらついている。
図２Ａは、下部電極を基準にして上部電極に正電圧パルスと負電圧パルスとを交互に印加してフォーミング処理をした場合における、累積的なパルス印加時間（累積パルス印加時間）と各ビットの抵抗変化素子の抵抗値との関係の測定結果を示す図である。
図２Ｂは、正電圧パルス連続印加によるフォーミング処理をした場合における、累積的なパルス印加時間（累積パルス印加時間）と各ビットの抵抗変化素子の抵抗値との関係の測定結果を示す図である。
図２Ａでは５個、図２Ｂでは４個のメモリ回路（いずれも抵抗変化素子１００と１Ｔ１Ｒ型メモリセルのトランジスタのオン抵抗に相当する固定抵抗Ｒ２との直列接続で構成される回路、ただし固定抵抗Ｒ２の抵抗値は図１Ａの固定抵抗Ｒ１の抵抗値とは異なる）に対して、フォーミングが完了するまで電圧パルスを印加したときの測定結果が示されている。グラフの縦軸および横軸は、いずれもｌｏｇスケールで表され、図２Ａと図２Ｂとで、縦軸のスケールは互いに等しく、横軸のスケールは互いに等しい。
図２Ａと図２Ｂとの比較から、フォーミングに要する累積パルス印加時間およびそのばらつきは、正電圧パルスと負電圧パルスとを交互に印加してフォーミング処理をした場合に、正電圧パルスだけでフォーミング処理をした場合と比べて、１／１０程度低減する。つまり、正電圧パルスのみでフォーミングするよりも正負交互に電圧パルスを印加した方が、フォーミングが促進される。また、正電圧パルスのみでフォーミングした場合、形成されたフィラメントパス（後述）も不安定な傾向がある。
このことから、フォーミングは、正負交互の電圧パルスの印加にて行うのが好ましいことが分かる。
（印加する電圧パルスの極性に応じたフォーミング完了検知の容易性）
図３は、図１Ａに示すメモリ回路において正電圧パルス印加によるＨＲ化方向のフォーミング処理を実施した場合における、メモリ回路に流れるセル電流波形図である。縦軸は、図１Ａに示すメモリ回路を流れるセル電流であり、横軸の時間は、正電圧パルスの累積印加時間である。ここでは、正電圧パルスを印加した時に抵抗変化素子１００に流れる電流の向きは、高抵抗化方向であり、この方向を正方向と定義する。グラフの縦軸および横軸は、いずれもリニアスケールで表されている。
図３から分かるように、時刻Ｔ０において正電圧パルス印加開始後、抵抗変化素子１００の初期の非常に高い抵抗状態における強い電流電圧非線形特性により、フォーミングされる前でもある程度のセル電流が流れるが、時刻Ｔ１においてフォーミングによりフィラメントパスが形成されると、抵抗変化素子１００の抵抗値が減少し、抵抗変化素子１００を流れるセル電流が約１．１倍に増加している。この時、正方向フォーミングを実施しているため、フォーミング後、抵抗変化素子１００は、高抵抗状態に遷移するため、フォーミング前後の電流変化としては、あまり大きくならない。
図４Ａは、負電圧パルス印加によるＬＲ化方向のフォーミング処理をした場合における、負電圧パルス印加時間と抵抗変化素子１００に流れるセル電流との関係を測定するための回路図であり、図４Ｂは、その測定結果を示す図である。
図４Ａは、固定抵抗Ｒ１と抵抗変化素子１００とが直列に接続され、固定抵抗Ｒ２と接続されていない方の抵抗変化素子１００の端子を０Ｖに設定し、抵抗変化素子１００と接続されていない方の固定抵抗Ｒ２の端子には振幅Ｖの正電圧パルスを印加（抵抗変化素子１００に負電圧パルスを印加）可能な回路構成となっている。ここで、抵抗変化素子１００と接続されていない方の固定抵抗１１０の端子に振幅Ｖの正電圧パルスを印加した時に抵抗変化素子１００に流れるセル電流の向きは、低抵抗化方向であり、この方向を負方向と定義する。
図４Ｂは、図４Ａに示すメモリ回路において抵抗変化素子１００と接続されていない方の固定抵抗１１０の端子に正電圧パルスを印加し負方向にフォーミングを実施した場合における、メモリ回路に流れるセル電流波形図である。縦軸は、図４Ａに示すメモリセル回路を流れるセル電流であり、横軸の時間は、正電圧パルス（抵抗変化素子１００に対しては負電圧パルス）印加時間である。グラフの縦軸および横軸は、いずれもリニアスケールで表されている。
図４Ｂから分かるように、時刻Ｔ０において正電圧パルス印加開始後、抵抗変化素子１００の初期の非常に高い抵抗状態における強い電流電圧非線形特性により、フォーミングされる前でも僅かなセル電流が流れるが、時刻Ｔ２においてフォーミングによりフィラメントパスが形成されると、抵抗変化素子１００の抵抗値が大きく減少し、抵抗変化素子１００を流れるセル電流が約２倍に増加している。この時、ＬＲ化方向のフォーミング処理を実施しているため、フォーミング後に抵抗変化素子１００は低抵抗状態に遷移し、ＬＲ化方向のフォーミング処理前後の電流変化量は、図３のＨＲ化方向のフォーミング処理の前後の電流変化量と比べて、約８．６倍大きくなる。このことは、フォーミングの完了を回路で検知する場合に、ＬＲ化方向のフォーミング処理の方が、容易に検知できることを意味している。しかし、ＬＲ化方向のフォーミング処理を行うと、フォーミング処理後の抵抗値がばらつくという課題がある。
（関連発明に係る抵抗変化素子のフォーミング方法）
本願発明者らは、先述の基礎データを踏まえて、関連出願である特願２０１０−７９４７８号の明細書において次のようなフォーミング方法を提案した。
図５は、特願２０１０−７９４７８号の明細書に記載の１Ｔ１Ｒ型メモリセルのフォーミングフロー図で、ステップＳ２１〜Ｓ２７で構成されている。
ステップＳ２１では、初期設定を行う。このステップＳ２１では、抵抗変化素子１００は、１Ｔ１Ｒ型メモリセルの製造が完成後の初期状態（ほぼ絶縁状態の非常に高抵抗な状態）で、通常の抵抗変化パルスを印加してもパルス抵抗変化はできない状態にある。また、初期設定として、フォーミングパルス幅Ｔｐは、Ｔｐ（１）に、フォーミング繰り返し回数ｎは１に設定している。
ステップＳ２２は、第１電圧印加ステップであり、ステップＳ２２がｎ回目に実行されるとき、メモリセルの下部端子１０１を基準にしてメモリセルの上部電極端子１０２にパルス幅Ｔｐ（ｎ）（ステップＳ２２の実行回数にしたがって増加する可変値であり、１回目のＴｐ（１）は通常の書き込み動作のためのパルス幅と同じでもよい）、電圧Ｖｐ（＝ＶＧ１）の電圧パルス（高抵抗（ＨＲ）化方向である正のフォーミングパルス、つまり、第１の正電圧パルス）を１回印加する。この時、ゲート端子１０３の電圧は通常の書き込み動作のためのゲート電圧ＶＧｗよりも高いゲート電圧ＶＧ１（トランジスタをオン状態にする電圧）である。
ステップＳ２３は、判断ステップの前半処理であり、ここでは、上部電極端子１０２を基準して下部端子１０１に通常の書き込み動作のためのパルス幅と同じパルス幅Ｔｎ１（固定値）かつ電圧Ｖｐ（＝ＶＧ１）の電圧パルス（ＬＲ化方向の電圧パルス、つまり、負電圧パルス）を１回印加する。この時、ゲート端子１０３の電圧はＶＧ１（トランジスタをオン状態にする電圧）である。もちろん、負電圧パルスは抵抗変化素子を低抵抗化できればよく、パルス幅Ｔｎ１は通常の書き込み動作のためのパルス幅と異なるパルス幅を用いてもよい。
ステップＳ２４は、判断ステップの後半処理であり、ここでは、上部電極端子１０２（あるいは、下部端子１０１）を基準にして下部端子１０１（あるいは、上部電極端子１０２）に電流測定源を接続して、読み出し電圧Ｖｒｅａｄ（抵抗変化素子１００の書き込みの閾値電圧以下の電圧）で下部端子１０１（あるいは、上部電極端子１０２）から上部電極端子１０２（あるいは、下部端子１０１）に流れる電流を測定する。この時、ゲート端子１０３の電圧はＶＧ１である。そして、読み出し電流が基準値Ｉｔｈ１より大きな値の場合（つまり、抵抗変化素子１００が低抵抗状態にあると判断できた場合）はフォーミングが完了したと判定し、フォーミングフローを終了する（Ｓ２６）。
もし読み出し電流が基準値より小さな値の場合はフォーミングが完了していないと判定し、ステップＳ２５に移行し印加パルス幅をＴｐ（２）に変更し、かつ、フォーミング繰り返し回数をインクリメントして再度ステップＳ２２にもどる。そしてステップＳ２４でフォーミングが完了したと判定出来るまで、フォーミング繰り返し回数ｎに対応させて予め定められたパルス幅Ｔｐ（ｎ）に順次拡げ、繰り返す。
Ｔｐ（ｎ）は、一例として、以下の表１に示すように設定してもよい。
Figure 0004972238
また、もし設定された最大パルス幅（例えば１０ｍｓ）のパルスを印加しても、ステップＳ２４でフォーミングが完了したと判定できない場合は（ここでは、フォーミング繰り返し回数が最大（パルス幅が最大パルス幅に相当する繰り返し回数）に達した場合）、フォーミングできない、即ち抵抗変化動作ができない不良のメモリセルと判定する（Ｓ２７）。
なお、ステップＳ２２では上部電極端子１０２に所定の正電圧を印加しているが（ＨＲ化方向）、これはＮＭＯＳトランジスタ１０４の基板バイアス効果が小さい方向に対応し、フォーミング時のトランジスタの駆動電流をより多くできるため、この方向に設定している。つまり、上部電極端子１０２に正電圧を印加することで、ＮＭＯＳトランジスタ１０４のソースは、基準電位となる下部電極側端子Ｃとほぼ同電位になるので、基板バイアス効果が避けられる。よって、ＮＭＯＳトランジスタ１０４は、上部電極端子１０２に正電圧を印加するときにおける電流駆動能力が、上部電極端子１０２に負電圧を印加するときにおける電流駆動能力よりも大きい。
なお、抵抗変化素子を高抵抗状態に遷移させることを「ＨＲ化」、抵抗変化素子を低抵抗状態に遷移させることを「ＬＲ化」ともいう。
さらに、同じ理由でゲート端子１０３の電圧も通常使用時の電圧より高く設定している。
また、ステップＳ２３では、逆に下部端子１０１に所定の正電圧を印加している（ＬＲ化方向）。これはフォーミングが完了したか否かをステップＳ２４で判定するが、ステップＳ２２でフォーミングが完了した状態は高抵抗状態にセットされる。高抵抗状態の抵抗値は初期状態の抵抗値に比べると約１／１０以下であるが、より判定を容易に、より高速に判定するためには、抵抗変化素子１００がより低抵抗な状態であることが望ましい。その為、ステップＳ２３で一旦、抵抗変化素子１００のＬＲ化を行っている。もしステップＳ２２でフォーミングが完了していない場合は、ステップＳ２３でも、抵抗変化素子１００は初期状態の非常に高い高抵抗状態のままで維持される。
なお、このステップＳ２３でもゲート端子１０３の電圧をステップＳ２２と同じ電圧ＶＧ１に設定しているが、これは電圧切り替えの時間ロスを削減する目的の為であり、特に問題にならない場合は、通常の抵抗変化動作時のゲート電圧を通常の書き込み動作のためのゲート電圧ＶＧｗ（＜ＶＧ１）に切替えてもよい。また、このステップＳ２３は、フォーミング完了の判断を容易にするものであり、上述したように、抵抗変化素子の初期状態とフォーミング完了後の状態（約１／１０の抵抗値の相違）を判断できる限りは、本発明に係るフォーミング方法にとって必須のステップではない。
また、ステップ２２では、抵抗変化素子１００にＨＲ化方向のパルスを印加してフォーミングを実施しているが、スイッチ素子として、双方向ダイオードを用いる場合には、ＮＭＯＳトランジスタの電流駆動能力の大きくなる向き（ＨＲ化方向）でフォーミングする必要はなくなるため、必要に応じてＬＲ化方向でパルス幅可変フォーミングを実施しても良い。この時には、ステップ２３は、省略しても良い。
また、ステップＳ２４では、抵抗変化素子１００の書き込みの閾値電圧以下の読み出し電圧Ｖｒｅａｄで電流測定を行っているが、これは書き込み状態へのディスターブの影響（つまり、抵抗変化素子１００の抵抗状態を変化させてしまうこと）を回避するためである。またフォーミング直後の抵抗変化素子１００の抵抗変化特性はその変化幅が小さい傾向にある。その為、読み出し電流の基準値Ｉｔｈ１として、通常の抵抗変化時の高抵抗状態と低抵抗状態の中間値よりも高抵抗状態寄りのメモリセル電流に対応する電流値を用いている。
また、メモリセル電流の測定は、上部電極端子１０２をグランド電圧に設定して、ステップＳ２３と同じ方向で行っているが、これは電圧切り替えの時間ロスを削減する目的の為で、特に問題にならない場合は、逆方向で判定してもよい。さらにこのステップＳ２４でもゲート端子１０３の電圧をステップＳ２３と同じ電圧ＶＧ１に設定しているが、これも電圧切り替えの時間ロスを削減する目的の為であり、特に問題にならない場合は、通常の読み出し動作時のゲート電圧ＶＧｒ（＜ＶＧ１）に切替えてもよい。
また、前述の表１に示す、ステップＳ２２での印加パルスに関し、その開始時のパルス幅や終了時のパルス幅、その間隔は適宜決めればよい。つまり、フォーミング繰り返し回数ｎのインクリメントに対して、指数関数的に増加していくパルス幅を設定しておいてもよいし、その他、比例的に増加していくパルス幅を設定しておいてもよいし、それらの混在であってもよい。
表１の例に示されるようにパルス幅を増加させることにより、フォーミングの繰り返しに伴って累積パルス印加時間が加速的に増加し、同一のパルス幅の正電圧パルスの印加を繰り返す場合に比べ、少ない回数でフォーミングを完了させることができる。なお、表１のように、フォーミング繰り返し回数ｎが小さい（パルス幅が短い）時は比例的に増加させ、フォーミング繰り返し回数ｎが大きくなると指数関数的に増加するようにパルス幅を設定しておくことで、フォーミングしやすいメモリセルへの過大なフォーミングパルスの印加を回避すると共に、同一のパルス幅の正電圧パルスの印加を繰り返す場合に比べ、より少ない回数でフォーミングが完了し得る。
（関連発明に係るフォーミング方法による抵抗推移）
図６は、図５に示す１Ｔ１Ｒ型メモリセルのフォーミングフローにしたがって１Ｔ１Ｒ型メモリセルのフォーミングを行った場合の、抵抗変化素子１００の抵抗推移を示す図である。グラフの縦軸は抵抗値をｌｏｇスケールで表し、横軸はパルス印加の回数を表している。一例として、ｎ回目のパルス印加において、表１に示すパルス幅Ｔｐ（ｎ）の正電圧パルスが印加されるとして説明する。
ケース１：１回目のＴｐ（１）の５０ｎｓパルス幅でフォーミングが完了したと判定された場合、および、ケース２：８回目のＴｐ（８）の５０μｓパルス幅でフォーミングが完了したと判定された場合、の２つを例について説明する。
なお、製造後の初期状態で実行されるステップＳ２１では、抵抗変化素子１００は、測定器の測定限界である抵抗値より高抵抗な状態Ｓ１にある。
ケース１では、最初のステップＳ２２においてＴｐ（１）：５０ｎｓのパルスで抵抗変化素子１００がフォーミングされる。つまり、抵抗変化素子１００は、状態Ｓ１から状態Ｓ２（黒丸）に遷移する。
このステップＳ２２はＨＲ化方向のパルス印加なので、抵抗変化素子１００は、フォーミングされた時点で高抵抗状態（状態Ｓ１と比べて抵抗値が低い状態Ｓ２（黒丸））に遷移している。
ステップＳ２３は逆にＬＲ化方向のパルス印加である。ステップＳ２２でフォーミングができているとすると、低抵抗状態Ｓ３（黒丸）に遷移する。
最後にステップＳ２４で電圧Ｖｒｅａｄを印加する電流測定源を接続して１Ｔ１Ｒ型メモリセルの下部端子１０１から上部電極端子１０２に流れる電流を測定するが、ステップＳ２３で低抵抗状態Ｓ３（黒丸）に遷移しているので、低抵抗状態に対応する大きな電流が検出される。このことはステップＳ２２の５０ｎｓのパルスでフォーミング処理が行われたことを示している。
次にケース２を説明する。
ステップＳ２２で、Ｔｐ（１）：５０ｎｓ、Ｔｐ（２）：１００ｎｓ、Ｔｐ（３）：２００ｎｓ、Ｔｐ（４）：５００ｎｓ、Ｔｐ（５）：１μｓ、Ｔｐ（６）：５μｓ、Ｔｐ（７）：１０μｓの最初から７回目までのパルス印加ではフォーミングされていない。従って、抵抗変化素子１００は、何れの場合も初期状態と同じ、測定限界を超えた非常に高抵抗な状態（Ｔｐ（１）〜Ｔｐ（７）におけるＳ２（白四角））にある。
ステップＳ２３ではＬＲ化方向のパルス印加が行われるが、これらの時はまだフォーミングができていないので、抵抗変化素子１００は、抵抗変化は行えず初期状態と同じ、測定限界を超えた非常に高抵抗な状態（Ｔｐ（１）〜Ｔｐ（７）におけるＳ３（白四角））が維持される。
その為、ステップＳ２４の電流測定では、殆ど電流が流れない。
一方、８回目のステップＳ２２ではＴｐ（８）：５０μｓのパルスで抵抗変化素子１００がフォーミングされ、高抵抗状態（Ｔｐ（８）におけるＳ２（白四角））に遷移している。
ステップＳ２３は８回目のステップＳ２２でフォーミングがなされているので、抵抗変化素子１００は低抵抗状態（Ｔｐ（８）におけるＳ３（白四角））に遷移する。
そしてステップＳ２４では、ステップＳ２３で抵抗変化素子１００は低抵抗状態に遷移しているので、低抵抗状態に対応する大きな電流が検出され、この８回目のステップＳ２２の５０μｓのパルスでフォーミングが行われたことが判定できる。なおこの場合累積で約６７μｓのパルス幅が印加されたことになる。
以上、Ｉｒ（イリジウム）を上部電極１００ｃに用いた例で見られるように、従来知られている所定電圧を印加する方法でフォーミング処理が完全にはできない場合でも、フォーミング処理の累積パルス時間を適切に調整することでフォーミングが行えることがわかる。
（Ｉｒ電極の抵抗変化素子とトランジスタとで構成されたメモリセルへの適用）
ここで、幾つかの実験データを基に、上部電極１００ｃにＩｒ（イリジウム）を用いた抵抗変化素子とＮＭＯＳトランジスタとで構成される１Ｔ１Ｒ型のメモリセルに関連発明のフォーミング方法を適用するに際して考慮されるべき、当該１Ｔ１Ｒ型のメモリセルの基礎的な特性を説明する。
図７は、図３９に示す１Ｔ１Ｒ型メモリセルにおいて、フォーミングに用いる電圧パルスの電圧ＶＰと、その時フォーミングに要した累積パルス時間の平均（平均フォーミング時間）の関係を測定したものである。
この測定はＮＭＯＳトランジスタ１０４の駆動電流量と平均フォーミング時間との関係を調べる目的で、ＮＭＯＳトランジスタ１０４のゲート電圧を２つの条件で測定している。
測定は図３９に示した１Ｔ１Ｒ型メモリセルを行及び列方向に複数個配列したメモリセルアレイが搭載された抵抗変化型不揮発性記憶装置を用い、図５に示すフォーミングフローに従いながら、メモリセルアレイの領域毎に電圧パルスの電圧及びゲート電圧を変えてフォーミングを行った。図７は、各領域で、その中の各々のビットがフォーミングに要した累積パルス時間の平均値（これを、平均フォーミング時間と定義する。）を縦軸に、その時の電圧パルスの電圧ＶＰを横軸に表したものである。グラフの縦軸はｌｏｇスケールで平均フォーミング時間を表し、横軸はパルス電圧ＶＰの電圧ＶＧ１に対する比を表す。
なお、この測定に用いた抵抗変化型不揮発性記憶装置の構成や、具体的な動作方法は後ほど抵抗変化型不揮発性記憶装置の項で説明するので、ここでは省略する。
図７において、実線は、メモリセルトランジスタのゲート電圧ＶＧをＶＧ１（メモリセルトランジスタを十分にオン可能な電圧）に固定とした場合（ケース３）の特性であり、破線は、メモリセルトランジスタのゲート電圧ＶＧと電圧パルスの電圧ＶＰを連動させて変えた場合（ケース４）の特性である。
何れのケースでも平均フォーミング時間は、電圧パルスの電圧ＶＰに対して、指数関数的に変化していることを示している。また、ケース４は、ケース３に比べてゲート電圧は低く、その為、ＮＭＯＳトランジスタ１０４の駆動電流は低い。同一の電圧パルスの電圧ＶＰであってもフォーミング時に抵抗変化素子１００に流れる電流が小さく、その結果、ケース４の平均フォーミング時間は、ケース３に比べて長くなることを示している。
ところで、電圧パルスの電圧ＶＰが異なっても、同じ平均フォーミング時間として観測されるポイントは、同一のフォーミング電流（フォーミング時に流れる電流）が流れている結果と考えられる。
例えば、図７において、ケース３の点Ｘ（ゲート電圧ＶＧがＶＧ１、電圧パルスの電圧ＶＰが０．８８×ＶＧ１）と、ケース４の点Ｙ（ゲート電圧ＶＧと電圧パルスの電圧ＶＰとが何れも０．９１×ＶＧ１）の平均フォーミング時間Ｔｆｏｒｍは同じである。このことは点Ｘと点Ｙにおけるフォーミング時には、同一のフォーミング電流が抵抗変化素子１００に流れ、抵抗変化素子１００のＡＢ端子間電圧Ｖｅも同一で、同一の現象が生じている結果と考えられる。
図８は、図７における点Ｘと点Ｙとの２つの場合のフォーミング時の動作点を考察するための動作点解析図である。
ここで、点Ｘに対応するゲート電圧ＶＧがＶＧ１の時のＮＭＯＳトランジスタ１０４の静特性を曲線（１）で、点Ｙに対応するゲート電圧ＶＧが０．９１×ＶＧ１の時のＮＭＯＳトランジスタ１０４の静特性を曲線（２）で表している。また、点Ｘに対応する抵抗変化素子１００の負荷特性を直線（３）で、点Ｙに対応する抵抗変化素子１００の負荷特性を直線（３）と同一の傾きをもつ直線（４）で表しており、各々ＮＭＯＳトランジスタ１０４の静特性との交点をＤ点、Ｅ点としている。このＤ点およびＥ点がフォーミング時のＮＭＯＳトランジスタ１０４と抵抗変化素子１００の動作点に対応する。
ここで直線（３）と直線（４）は、次のようにして決定されている。つまり、先述のように点Ｘと点Ｙは、抵抗変化素子１００の端子間電圧Ｖｅは同一でかつ同一の電流が流れていると考えられる。即ちＤ点とＥ点の電流値が同一となるように、直線（３）および直線（４）の傾きを調整してプロットしたものである。
図８から、点Ｘ及び点Ｙのフォーミング動作は、いずれもフォーミング電流がＩｆｏｒｍで、かつ、同一の抵抗変化素子１００の端子間電圧Ｖｅが生じていることがわかる。即ち、フォーミング処理を平均フォーミング時間Ｔｆｏｒｍで行うためには、フォーミング電流Ｉｆｏｒｍが必要であり、抵抗変化素子１００のＡＢ端子間電圧がＶｅになっていることが分かる。
図９は、上記手法により図７の各々の電圧パルスの電圧ＶＰに対応する平均フォーミング時間から、フォーミング電流と平均フォーミング時間の関係を求めた図であり、縦軸は、平均フォーミング時間（ｌｏｇスケール）であり、横軸は、フォーミング電流である。図９中の点Ｆは、上記で求めたフォーミング電流Ｉｆｏｒｍかつ平均フォーミング時間Ｔｆｏｒｍの点に対応する。
図９に示されるように、上部電極１００ｃがＩｒを主成分とする材料で構成された抵抗変化素子１００の平均フォーミング時間は、フォーミング電流を大きく駆動すると、指数関数的に短縮するという特性を今回新たに見出した。つまり、本発明に係る抵抗変化素子は、初期状態において下部電極１００ａを基準として上部電極１００ｃに対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフォーミングが起こり、かつ、抵抗変化素子に流れる電流が増加すると、指数関数的に当該フォーミングの完了時間が減少するという特性とを有する。
図１０は、上記手法により図７の各電圧パルスの電圧ＶＰに対応する平均フォーミング時間から求めた、フォーミング電流と抵抗変化素子端子間電圧Ｖｅの関係を示す図であり、縦軸は、抵抗変化素子端子間電圧Ｖｅであり、横軸は、フォーミング電流である。図１０中の点Ｇは、図９の点Ｆ（フォーミング電流Ｉｆｏｒｍ、平均フォーミング時間Ｔｆｏｒｍ）に対応する。
図１０に示されるように、フォーミング時の抵抗変化素子端子間電圧は、抵抗変化素子１００を流れる電流量に顕著に依存せず、ほぼ一定の電圧Ｖｅを示している。即ちフォーミングは抵抗変化素子１００のＡＢ端子間電圧が所定の閾値電圧（ここではＶｅ）に達したとき生じ、１Ｔ１Ｒ型メモリセルのＡＣ端子間電圧を上昇させても、抵抗変化素子１００のＡＢ端子間電圧は電圧Ｖｅにクランプされたような状態に保たれていることがわかる。
図１１は、フォーミング処理前の初期状態にある図３９に示す１Ｔ１Ｒ型メモリセルに、０Ｖからフォーミング電圧以上の電圧まで徐々に振幅が大きくなる電圧を印加することで、フォーミング処理前後の電流を直接測定したＩ−Ｖ特性図である。横軸は下部端子１０１を基準として、上部電極端子１０２に印加したときの１Ｔ１Ｒ型メモリセルへの印加電圧ＶＰを示し、縦軸は１Ｔ１Ｒ型メモリセルに流れるメモリセル電流Ｉｃである。このとき、ゲート端子には通常の書き込み動作のためのゲート電圧ＶＧｗよりも高いフォーミング用のゲート電圧ＶＧを印加した。
なお、この測定は直流電圧源と直流電流測定器を用い、フォーミング電流を直接測定するため行ったもので、一つ一つの電圧印加はＤＣ的な状態で行われたものである。前述の所定パルス幅を印加したフォーミング条件と同じものではないが、概ねの現象は共通すると考えられる。
図１１によると、初期状態のメモリセルに対して、正バイアス方向のメモリセル端子間電圧ＶＰを増加させて行くと（軌跡Ａ）、メモリセル端子間電圧ＶＰが低い領域では、絶縁体に近い非常に高抵抗な初期状態にあるメモリセルには殆ど電流は流れない。さらに、メモリセル端子間電圧ＶＰを増加させると、図１０で説明した閾値電圧Ｖｅ近傍の電圧から急峻に電流が流れ出し、強い非線形の電流−電圧特性を示している。
続けて、メモリセル端子間電圧ＶＰをＶＧ１まで増加させ、その後、メモリセル端子間電圧ＶＰを減少させて行くと、別の軌跡（軌跡Ｂ）を通って原点に戻る特性を示している。軌跡Ｂの原点近傍の傾きは高抵抗状態に対応する抵抗値を示しており、即ちこの軌跡を経ることでフォーミングが行われ、電圧印加の方向から想定される通り、初期状態から高抵抗状態に遷移したことがわかる。
なお、詳細な説明は省略するが、必ずしもメモリセル端子間電圧ＶＰをＶＧ１まで増加する必要はなく、メモリセル端子間電圧ＶＰをＶＧ１よりもやや小さい電圧（例えば、ＶＧ１の９０％程度の電圧）まで増加させてから減少させても軌跡Ａとは異なる軌跡を辿り、フォーミングが行われ高抵抗状態にセットされることが確認されている。
他方、メモリセル端子間電圧ＶＰを軌跡Ａにおいて急峻に電流が流れ出す閾値電圧Ｖｅをやや超える程度の電圧（例えば閾値電圧Ｖｅの１１０％程度の電圧）まで上昇させてから減少させた場合には軌跡Ａをそのままたどり、フォーミングされていないことが確認されている。
このことは、次のように考えることができる。
図１１に示した測定はＤＣ的な電圧印加−電流測定装置でなされたものである。一般的なＤＣ電圧印加−電流測定装置の場合、一つ一つの測定は１ミリ秒（１ｍｓ）〜１０ミリ秒（１０ｍｓ）要している。図９で説明した関係から、１ｍｓ〜１０ｍｓの平均フォーミング時間でフォーミングを起こすことができるフォーミング電流が特定される。そのようなフォーミング電流をＩｆｏｒｍ０とすると、図１１の測定結果から、メモリセル端子間電圧ＶＰを、閾値電圧Ｖｅを超え、かつメモリセルにフォーミング電流Ｉｆｏｒｍ０を流すことができる電圧を超える電圧まで上昇させることで、フォーミングが起こっていると推測される。
すなわち図１１では、閾値電圧Ｖｅの１１０％程度の電圧は、メモリセルにフォーミング電流Ｉｆｏｒｍ０を流すことができる電圧を超えておらず、フォーミングを起こすには不十分だったと考えられる。
また、図８の説明では、簡単化のため、抵抗変化素子の電流−電圧特性を線形特性（オーミック特性）と仮定して考察したが、実際には図１１に示すように非線形な特性を示している。しかし図８での考察は、抵抗変化素子１００の特性を同一とし、それを横方向にシフトして交点Ｄ、Ｅで同一電流となるＮＭＯＳトランジスタ１０４の動作点を求めているので、ここでの考察では抵抗変化素子の特性が線形性か非線形性かで結果に影響はしないと考えられる。
以上、１Ｔ１Ｒ型のメモリセルに関連発明のフォーミング方法を適用するに際して考慮されるべき特徴は次のように整理される。
図３９の構造の、スイッチ素子の一例としてＮＭＯＳトランジスタ１０４を用いたメモリセルでは、抵抗変化を起こしやすい電極材料で構成された上部電極１００ｃと接する高抵抗な第２のタンタル酸化物層１００ｂ−２に所定電圧を印加してフォーミングを実施することにより、第２のタンタル酸化物層１００ｂ−２中に微細なフィラメントパス（つまり、導電パス）が形成されて、抵抗変化動作が起こると考えられる。
上部電極１００ｃにＩｒを用いた場合においても、抵抗変化素子１００は、初期状態においては非常に高抵抗な状態にあるが、所定電圧以上の印加で急激に電流が流れる特徴を有している。しかし、その所定電圧以上に電圧を印加しただけではフォーミングはなされず、さらに所定時間以上フォーミング電流を流し続けることで初めてフィラメントパスが形成され、フォーミングが完了する。
また、このフォーミング電流とフォーミング時間との関係は、例えばフォーミング電流を２倍にすると、フォーミング時間は約１／１００００に短縮されるという大きな依存性を有している。
そしてこれらの特徴を利用すると、スイッチ素子を備えたメモリセルの設計やフォーミング操作は次のようにすると、より最適に行えることがわかる。
初期状態は抵抗変化素子が非常に高抵抗な状態にあり、従ってメモリセルに流れる電流は非常に小さいため、例えば、スイッチ素子としてＮＭＯＳトランジスタ１０４を用いた場合、ＮＭＯＳトランジスタ１０４での電圧降下は小さく、その為、電流を流す向きはどちらからでも大きな差異はない。
しかし、Ｉｒのように、所定の電圧以上の電圧を印加した場合に抵抗変化素子１００の初期状態においても非線形に大きな電流が流れる上部電極材料で構成された抵抗変化素子１００においては、ＮＭＯＳトランジスタ１０４のソース電圧が上昇しない向き、即ち下部端子１０１を基準に、上部電極端子１０２に正電圧を印加する向きの方がより多くの電流をＮＭＯＳトランジスタ１０４により駆動することができ、フォーミング時間を短縮できる。これは、上述したように、ＮＭＯＳトランジスタ１０４に負の基板バイアス効果が発生しないためである。
また、スイッチ素子として、双方向ダイオードを用いる場合には、電流駆動能力が高くなる向きでフォーミング処理をするようにすれば、フォーミング時間を短縮できるが、電流−電圧特性が対称である場合には、高抵抗化方向、又は低抵抗化方向いずれの向きでフォーミングしても良い。
さらには、抵抗変化素子１００の面積をより小さく設計する、またはより小さい面積に加工することは、同一のスイッチ素子（例えば、トランジスタ）サイズであっても相対的に抵抗変化素子１００に流れる電流密度を上昇させることであり、フォーミング時間の短縮に有効となる。
また、フォーミング処理はフォーミング時間やフォーミング電流で制御できる。このことは、より大容量で高集積なメモリを構成する場合はできるだけメモリセル中のスイッチ素子（トランジスタ）は小さく設計したい。その場合においても、フォーミングが行える適切なパルス時間に調整したパルスを印加することでフォーミング処理は可能になる。この時、フォーミング時間は増加するが、フォーミング処理は、製品の検査工程でデータの書き込みに先立って、１回のみ行えばよいだけなので、製品の性能を左右することなく低コストのメモリ装置の提供が可能になる。なお、この手法についての詳細は後述する。
一方、小容量な用途や、メモリセルサイズが直接影響しないような場合においては、メモリセル中のスイッチ素子（トランジスタ）の大きさを適切に大きく設計しておけば、トランジスタの電流能力が拡大され、フォーミング時間は大きく短縮できる。
図１２は、スイッチ素子であるＮＭＯＳトランジスタ１０４のゲート幅Ｗが（ｉ）０．４４μｍ、（ｉｉ）０．８８μｍ、（ｉｉｉ）１．７６μｍ、（ｉｖ）１０．９４μｍであるメモリセルをそれぞれアレイ状に配置した不揮発性記憶装置におけるフォーミング電圧Ｖｂ（パルス幅は通常の書き込み動作のためのパルス幅）の累積確率分布図を示す。横軸、縦軸及び測定方法は、図４１と同様のため、ここでは詳しい説明は省略する。
図１２に示されるように、１Ｔ１Ｒ型メモリセルの選択トランジスタであるＮＭＯＳトランジスタ１０４のゲート幅Ｗを大きくすると、フォーミング時に抵抗変化素子１００に供給できる電流が増大し、一例として、ゲート幅Ｗが（ｉｉｉ）１．７６μｍ以上になると、通常の書き込み動作のためのパルス幅と同じパルス幅のフォーミング用の正電圧パルスで、累積フォーミング率１００％に到達できることがわかる。
（関連発明に係るフォーミング処理後のメモリセルの抵抗変化特性）
以上、関連発明に係るフォーミング方法を示したが、フォーミング方法はフォーミング後の抵抗変化特性とも関係していることを見出した。上記で示した典型的なフォーミング処理を行った場合と、フォーミング条件を変更した本発明の実施形態について説明する。
図１３は、図３９に示す１Ｔ１Ｒ型メモリセルにおいて、上部電極１００ｃにＩｒを用いた場合の抵抗変化素子１００を有する１Ｔ１Ｒ型メモリセルのフォーミング工程と通常データ書込み工程におけるメモリセルに印加される電圧パルスの電圧波形を示すタイミングチャート図である。縦軸は、図３９のメモリセルにおける上部電極端子１０２と下部端子１０１間に印加される電圧パルスの電圧ＶＰであり、横軸は、時間である。ここでは、下部端子１０１を基準として、上部電極端子１０２に下部端子１０１よりも高い電圧の電圧パルスを印加する方向を正電圧パルスと定義し、逆に下部端子１０１に上部電極端子１０２よりも高い電圧の電圧パルスを印加する方向を負電圧パルスと定義して、タイミングチャートが図示されている。
図１３に示す波形の電圧パルスを用いたフォーミング工程では、図３９の初期状態のメモリセルに対して、まず、メモリセルトランジスタのゲート端子にゲート電圧ＶＧ１（トランジスタを十分にオンさせるゲート電圧）を印加し、上部電極端子１０２に、電圧がＶｐ（＝ＶＧ１）かつパルス幅がＴｐの電圧パルスを印加（このとき、下部端子１０１は、接地電位）して、振幅がＶＰの第１の正電圧パルスを印加する。
次に、ゲート端子にゲート電圧ＶＧ１を印加し、下部端子１０１に電圧がＶｎ（＝ＶＧ１）かつパルス幅がＴｎ（＜Ｔｐ）の電圧パルスを印加（このとき、上部電極端子１０２は、接地電位）にして、振幅がＶＰの負電圧パルスを印加して、セル電流が比較的流れ、フォーミングが完了したかどうかを判定するベリファイ判定がし易くなる低抵抗（ＬＲ）状態近傍に遷移させる。
その後、ベリファイ判定を行い、抵抗変化素子１００がＬＲ状態近傍に遷移していれば、フォーミング工程終了とし、もし、フォーミングされていなければ、再度、正電圧パルス（第２の正電圧パルス）の印加（フォーミング）と負電圧パルスの印加及びベリファイ判定を繰り返す。
図１３に示す例では、１回の正電圧パルスの印加でフォーミング処理が完了した場合を示している。フォーミング工程完了後、通常データ書き込み工程（ＨＲ化とＬＲ化交互書き換え）では、ゲート端子１０３にゲート電圧ＶＧｗ（＜ＶＧ１）が印加され、上部電極端子１０２に電圧Ｖｈ（＜Ｖｐ）、パルス幅Ｔｈの電圧パルスの印加（このとき、下部端子１０１には、接地電位を印加）、つまり振幅がＶｈの正電圧パルス（高抵抗化電圧パルス）の印加で抵抗変化素子１００を高抵抗化させ、次に、ゲート端子にゲート電圧ＶＧｗが印加され、下部端子１０１に電圧Ｖｌ（＝ＶＧ１）、パルス幅Ｔｌの電圧パルスの印加（このとき、上部電極端子１０２は、接地電位）、つまり振幅がＶｌの負電圧パルス（低抵抗化電圧パルス）の印加で、抵抗変化素子１００を低抵抗化させる。低抵抗化時、メモリセルトランジスタ（ＮＭＯＳ）はソースフォロア接続となり高抵抗化時より抵抗が大きく、実際に抵抗変化素子１００にかかる電圧は低抵抗化時の方が同じ電圧か小さくなる。以降、正電圧パルスの印加と負電圧パルスの印加を交互に繰り返してデータ書き換えが実施可能となる。
（関連発明に係るフォーミング方法に判明した新たな課題）
図１４は、図１３においてフォーミングを完了した複数の１Ｔ１Ｒ型メモリセルの高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）にセットした時のセル電流の正規確率分布図（ワイブルプロット）である。縦軸は、ワイブルプロットの正規期待値を表し、横軸は、高抵抗状態および低抵抗状態にセットされているメモリセルに、読み出し電圧Ｖｒｅａｄを印加した時のセル電流をリニアスケールで表している。図１４では、フォーミングにより抵抗変化層中にフィラメントパスが形成され、高抵抗状態と低抵抗状態に遷移が可能となっているが、低抵抗状態のセル電流分布の下限が、規格値ＩＬｌｉｍを割り込み、動作ウィンドウが狭くなり、その結果、読み出し速度や信頼性が低下してしまうという新たな課題が判明した。
次に、低抵抗状態のセル電流が減少してしまう上記課題の推定メカニズムについて説明する。
図１５は、フォーミングによるフィラメントパス形成状態と低抵抗状態のセル電流との相関が生じる推定メカニズムを説明するための図である。ここで、図１５において、図３９と同じ構成要素については同じ符号を用い、説明を省略する。また、ここでは、高抵抗層中のフィラメントパス形成状態を説明することを主眼としているため、ＮＭＯＳトランジスタ１０４は、省略している。図１５は、図３９に示す１Ｔ１Ｒ型メモリセルにおいて、図５に示すフォーミングフローに従いながら、ある複数のビット（セルＡ、セルＢ、セルＣ）をフォーミングした場合における、各ビットのフォーミング完了までの経過とフォーミング完了後のフィラメントパス形成状態を示したものである。
先ず、図１５におけるセルＡがフォーミングされる場合について説明する。図１５において、（ａ）は、セルＡの抵抗変化素子１００の初期状態（つまり、製造後において未だフォーミングされていない状態）を表し、（ｂ）に示すように、パルス幅Ｔｐ、振幅Ｖｐのフォーミング用正電圧パルスを印加中に、タイミングＴｆｂでフィラメントパスが形成され始める。この時のフィラメントパス径をφ１とする。その後、さらにフォーミング用正電圧パルスが印加され続け、フィラメントパス径が拡大し、正電圧パルス印加終了後には、（ｃ）に示すようにフィラメントパス径がφ２（＞φ１）となり、図５におけるフォーミングフローのステップＳ２４で読み出し電流が基準値Ｉｔｈ１より大きな値となり、セルＡに対しては、フォーミングが十分に実施された状態で、フォーミングが完了したと判定される。
次に、図１５におけるセルＢがフォーミングされる場合について説明する。図１５において、（ｄ）は、セルＢの抵抗変化素子１００の初期状態（つまり、製造後において未だフォーミングされていない状態）を表し、（ｅ）に示すように、パルス幅Ｔｐ、振幅Ｖｐのフォーミング用正電圧パルスを印加中に、タイミングＴｆｅでフィラメントパスが形成され始める。この時のフィラメントパスの径をφ１とする。その後、さらにフォーミング用正電圧パルスが印加され続け、フィラメントパス径が拡大するが、フィラメントパスが形成され始めてから、正電圧パルス印加終了までの時間が不十分なため、正電圧パルス印加終了後、（ｆ）に示すようにフィラメントパス径が不十分なφ３（φ２＞φ３＞φ１）となる。この時、図５におけるフォーミングフローのステップＳ２４で読み出し電流が基準値Ｉｔｈ１よりも僅かに大きな値となり、セルＢに対しては、フォーミングが最小限に実施された状態で、フォーミングが完了したと判定される。
次に、図１５におけるセルＣがフォーミングされる場合について説明する。図１５において、（ｇ）は、セルＣの抵抗変化素子１００の初期状態（つまり、製造後において未だフォーミングされていない状態）を表し、（ｈ）に示すように、パルス幅Ｔｐ、振幅Ｖｐのフォーミング用正電圧パルスを印加終了間際に、タイミングＴｆｈでフィラメントパスが形成され始めるが、その直後に正電圧パルス印加が終了する。この時のフィラメントパスの径をφ１とする。
この場合、図５におけるフォーミングフローのステップＳ２４で読み出し電流が基準値Ｉｔｈ１より小さな値となり、フォーミングが完了していないと判定され、パルス幅Ｔｐよりも長いパルス幅を有する次の正電圧パルス印加で、フィラメントパス径が拡大し、次の正電圧パルス印加終了後には、図１５において、（ｉ）に示すようにフィラメントパス径がφ４（＞φ２＞φ１）となり、図５におけるフォーミングフローのステップＳ２４で読み出し電流が基準値Ｉｔｈ１より大きな値となり、セルＣに対して、フォーミングが十分に実施される。
このように、フィラメントパス形成開始時間は、時間的に連続的に分布するため、図５に示すフォーミングフローを実施する限り、図１５において、（ｅ）、（ｆ）に示すように中途半端なフィラメントパス径のセルが確率的に発生し、アレイ中のあるメモリセルでは、低抵抗状態のセル電流が低下してしまうと推定される。
なお、ここでは、抵抗変化層として酸素不足型のタンタル酸化物を例にとり、フォーミング処理によるフィラメントパス形成状態と低抵抗状態のセル電流との相関が生じる推定メカニズムを説明したが、酸素不足型の遷移金属酸化物を用いた抵抗変化型不揮発性記憶素子でも同様の推定メカニズムに従ってフォーミング処理によるフィラメントパス形成状態と低抵抗状態のセル電流との相関が生じるものと考えられる。
本願発明は、上述の事情に鑑みてなされたものであり、関連発明の効果である、従来に比べてフォーミング電圧を低くし、かつ、フォーミング電圧の抵抗変化素子ごとのばらつきを軽減できることに加えて、低抵抗状態のセル電流を増加させることが可能な抵抗変化型不揮発性記憶素子のフォーミング処理方法及びそれを実現する抵抗変化型不揮発性記憶装置を提供することを目的とする。
以下、本願発明に係るフォーミング処理方法および当該フォーミング処理方法を実現する抵抗変化型不揮発性記憶装置について、詳細に説明する。
（第１の実施の形態に係るフォーミング方法）
図１６は、本発明の第１の実施の形態に係る、１Ｔ１Ｒ型メモリセルアレイの低抵抗状態セル電流を増加することが可能な、新たなフォーミングフロー図である。図１６に示す第１フォーミング工程は、図５に示すフォーミングフローと同一のため、ここでは説明を省略する。
図１６に示すフォーミングフロー図は、第１フォーミング工程と第２フォーミング工程で構成され、図５に示す第１フォーミング工程を正常終了（Ｓ２６）した図３９に示す１Ｔ１Ｒ型メモリセルに対して、第２フォーミング工程が実施される。本発明の第２フォーミング工程（追加フォーミング）は、第１フォーミングが完了した後のフィラメントパス径が不十分な抵抗変化素子１００を有するメモリセルに対して、追加フォーミングを実施し、フィラメントパス径を拡大し、低抵抗状態のセル電流を向上することを狙いとし、４つのステップＳ３１〜Ｓ３４から構成されている。なお、以下の説明では、第１フォーミングを単にフォーミングと称し、第２フォーミングを追加フォーミングと称する。
ステップＳ３１では、初期設定を行う。このステップＳ３１では、抵抗変化素子１００は、第１フォーミング工程でフォーミングが完了し、セル電流が基準値Ｉｔｈ１よりも大きいことが確認された低抵抗状態にある。また、初期設定として、追加フォーミング繰り返し回数ｍは１に設定している。
ステップＳ３２は、判断ステップであり、先ず、追加フォーミング繰り返し回数ｍが繰り返し回数最大値以下であるかどうかを判定し、繰り返し回数最大値以下の場合には、次の低抵抗状態のセル電流（ＬＲ電流）が基準値Ｉｔｈ２（＞Ｉｔｈ１）よりも大きいかどうかを判定するステップに移行する。
ここでは、上部電極端子１０２（あるいは、下部端子１０１）を基準にして下部端子１０１（あるいは、上部電極端子１０２）に電流測定源を接続して読み出し電圧Ｖｒｅａｄを印加しつつ、下部端子１０１（あるいは、上部電極端子１０２）から上部電極端子１０２（あるいは、下部端子１０１）に流れる電流を測定する。この時、ゲート端子１０３にはトランジスタをオン状態にするフォーミング用のゲート電圧ＶＧ１を印加する。
そして、読み出し電流が基準値Ｉｔｈ２より大きな値の場合（つまり、抵抗変化素子１００が十分低抵抗状態にあると判断できた場合）は追加フォーミングが完了したと判定し、追加フォーミングフローを終了し（Ｓ３６）、読み出し電流が基準値Ｉｔｈ２より小さな値の場合は追加フォーミングが完了していないと判定し、ステップＳ３３に移行する。
ステップＳ３３は、追加電圧印加ステップであり、ここでは、下部端子１０１と上部電極端子１０２との間に追加正電圧パルスを１回印加する。この時、ゲート端子１０３にはフォーミング用のゲート電圧ＶＧ１を印加する。追加正電圧パルスは、下部端子１０１を基準にして上部電極端子１０２に正電圧を印加するＨＲ化方向のフォーミングパルスであり、通常の書き込み動作のためのパルス幅よりも長いパルス幅Ｔｐ２（固定値）、電圧Ｖｐ（＝ＶＧ１）の電圧パルスが用いられる。
パルス幅Ｔｐ２には、例えば、ステップ２２のパルス幅としてあらかじめ用意される複数のパルス幅の中央値（表１の例では、Ｔｐ（７）＝１０μｓ）を用いてもよい。
ステップＳ３４は、判断ステップの前処理であり、ここでは、上部電極端子１０２と下部端子１０１との間に追加負電圧パルスを１回印加する。この時、ゲート端子１０３にはフォーミング用のゲート電圧ＶＧ１を印加する。追加負電圧バルスは、下部端子１０１を基準にして上部電極端子１０２に負電圧を印加するＬＲ化方向のパルスであり、例えば、通常の書き込み動作のためのパルス幅と同じパルス幅Ｔｎ２（固定値）、電圧Ｖｐ＝（ＶＧ１）の電圧パルスが用いられる。もちろん、負電圧パルスは抵抗変化素子を低抵抗化できればよく、パルス幅Ｔｎ２及び電圧Ｖｐは通常の書き込み動作のためのパルス幅及び電圧と異なるパルス幅及び電圧を用いてもよい。
その後、ステップＳ３５に移行し追加フォーミング繰り返し回数ｍをインクリメントして再度ステップＳ３２にもどる。そしてステップＳ３２で追加フォーミングが完了したと判定出来るまでステップＳ３２〜ステップＳ３５を繰り返す。
また、もしＳ３２で追加フォーミングが完了したと判定出来できず、追加フォーミング繰り返し回数ｍが最大値（例えば、１００回）を越えた場合、追加フォーミングＮ．Ｇ．（ＬＲ電流が不十分なメモリセル）と判定する（Ｓ３７）。
なお、ステップＳ３３では上部電極端子１０２に所定のＨＲ化に必要な正電圧を印加しているが、これはＮＭＯＳトランジスタ１０４の基板バイアス効果が小さい方向に対応しており、追加フォーミング時のトランジスタの駆動電流をより多くできるため、この方向に設定している。つまり、上部電極端子１０２に正電圧を印加することで、ＮＭＯＳトランジスタ１０４のソースは、基準電位となる下部電極側端子Ｃとほぼ同電位になるので、基板バイアス効果が避けられる。よって、ＮＭＯＳトランジスタ１０４は、上部電極端子１０２に正電圧を印加するときにおける電流駆動能力が、上部電極端子１０２に負電圧を印加するときにおける電流駆動能力よりも大きい。
また、ステップ３３では、抵抗変化素子１００に高抵抗（ＨＲ）化方向のパルスを印加して追加フォーミングを実施しているが、スイッチ素子として、トランジスタの代わりに双方向ダイオードを用いる場合（１Ｄ１Ｒ型メモリセルの場合）には、ＮＭＯＳトランジスタの電流駆動能力の大きくなる向き（ＨＲ化方向）で追加フォーミングする必要はなくなるため、必要に応じてＬＲ化方向のパルスを印加して、追加フォーミングを実施しても良い。この時には、ステップ３４は、省略しても良い。
このように、図１６に示すフォーミングフローでは、第１フォーミング工程でフォーミングが完了したフィラメントパス径が不十分な抵抗変化素子１００を有するメモリセルに対して、ステップＳ３２における電流判定用の基準値Ｉｔｈ２を、第１フォーミング工程のステップ２４における電流判定用の基準値Ｉｔｈ１よりも大きく、ＬＲ状態における電流値と同じ程度に設定して、追加フォーミングを実施し、フィラメントパス径を拡大する。
図１７は、図１６に示す１Ｔ１Ｒ型メモリセルのフォーミングフローにしたがって１Ｔ１Ｒ型メモリセルのフォーミング及び追加フォーミングを行った場合の、抵抗変化素子１００の抵抗推移を示す図である。グラフの縦軸は抵抗値をｌｏｇスケールで表し、横軸はパルス印加の回数を表している。負電圧パルスの印加による抵抗推移を明示するため、パルス印加回数に負電圧パルスも回数に含めて表示している。但し、図１６の第１フォーミング工程では、追加フォーミングの効果を確認することを目的として、フォーミング用正電圧パルスのパルス幅Ｔｐ（ｎ）は、表１の例示とは異なり繰り返し回数に応じ拡大せず、各回とも、一例として１００μｓ（表１のＴｐ（９）に相当）に固定している。
なお、製造後の初期抵抗状態ＳＳ１は、抵抗変化素子１００は絶縁体に近い非常に高抵抗な状態にある。
最初のステップＳ２２で、１回目から８回目まで、パルス幅がＴｐ（１）からＴｐ（８）のパルス印加ではフォーミングされていない。従って、抵抗変化素子１００は、初期状態とほぼ同じ、非常に高抵抗な状態（Ｔｐ（１）〜Ｔｐ（８）におけるＳＳ２（黒丸））にある。
ステップＳ２３ではＬＲ化方向のパルス印加が行われるが、これらの時はまだフォーミング処理が完了していないので、抵抗変化素子１００は、抵抗変化は行えず初期状態と同じ、非常に高抵抗な状態（Ｔｐ（１）〜Ｔｐ（８）におけるＳＳ３（白丸））が維持される。
その為、ステップＳ２４の電流測定では、殆ど電流が流れない。
一方、９回目のステップＳ２２ではＴｐ（９）：１００μｓのパルスで抵抗変化素子１００がフォーミングされ、高抵抗状態（Ｔｐ（９）におけるＳＳ２（黒丸））に遷移している。
ステップＳ２３は９回目のステップＳ２２でフォーミングがなされて（つまり、フィラメントパスが形成されて）いるので、抵抗変化素子１００は低抵抗状態近傍（Ｔｐ（９）におけるＳＳ３（白丸））に遷移する。
そしてステップＳ２４では、ステップＳ２３で抵抗変化素子１００は低抵抗状態に遷移しているので、低抵抗状態に対応する大きな電流が検出され、この９回目のステップＳ２２の１００μｓのパルスでフォーミングが行われたことが判定できる。なおこの場合累積で９００μｓのパルス幅が印加されたことになる。
次に、第２フォーミング工程（追加フォーミング処理）における最初（ｍ＝１）の判定ステップＳ３２の電流測定では、低抵抗状態のセル電流が追加フォーミング処理時の基準値Ｉｔｈ２を超えていないため、ステップＳ３３に移行する。
次に、ステップＳ３３において、パルス幅がＴｐ２のパルスで抵抗変化素子１００が追加フォーミング処理される。つまり、抵抗変化素子１００は、状態ＳＳ３から状態ＳＳ３３（黒四角）に遷移する。このステップＳ３３はＨＲ化方向のパルス印加なので、抵抗変化素子１００は、追加フォーミング処理された時点で高抵抗状態（状態ＳＳ３３（黒四角））に遷移している。
ステップＳ３４は逆にＬＲ化方向のパルス印加である。ステップＳ３３で追加フォーミング処理が実施された後、十分フィラメントパスが拡大しているため、低抵抗状態ＳＳ３４（白四角）に遷移する。
最後にステップＳ３２で、電流測定源を接続して、読み出し電圧Ｖｒｅａｄを印加しつつ、１Ｔ１Ｒ型メモリセルの下部端子１０１から上部電極端子１０２に流れる電流を測定するが、ステップＳ３４で低抵抗状態ＳＳ３４（白四角）に遷移しているので、低抵抗状態に対応する大きな電流が検出される。この場合、１回目のステップＳ３３における、パルス幅がＴｐ２の正電圧パルス印加で追加フォーミング処理が適切に行われたことが判定できる。
図１８は、図１６のフォーミングフローにしたがってフォーミングを完了した複数の１Ｔ１Ｒ型メモリセルの高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）のセル電流分布図である。図１８には、比較のため、図１４に示したセル電流分布が再掲される。グラフの縦軸及び横軸は、図１４と同様である。
図１８では、図１４に示した追加フォーミング処理がないフォーミング処理でフィラメントパスが形成された場合のＬＲ電流分布（白菱形）とＨＲ電流分布（白三角）、及び図１６に示す追加フォーミング処理を行った本発明のフォーミング処理でフィラメントパスが形成された場合のＬＲ電流分布（黒菱形）とＨＲ電流分布（黒三角）が示されている。図１８から明らかなように、追加フォーミング処理を実施し、不十分な径のフィラメントパスを有したメモリセルを撲滅することにより、ＬＲ電流分布下限が、約２２％増加して規格値ＩＬｌｉｍに適合し、動作ウィンドウを拡大することが可能となる。
以上のように、本発明者らは新たな高信頼性のフォーミング手法を見出した。
（第２の実施の形態）
次に、本発明の第２の実施の形態として、図１６のフォーミングフローを実現する不揮発性記憶装置の一例について説明する。
（第２の実施の形態に係る不揮発性記憶装置）
図１９は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置２００（以下では短く、不揮発性記憶装置２００と言う）の構成の一例を示すブロック図である。また、図２０は、図１９におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
図１９に示すように、本実施の形態に係る不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、メモリセルアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、自動的にフォーミング処理を実行する自動フォーミング回路２１０と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７と、を具備している。
また、不揮発性記憶装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御し、メモリセルアレイ２０２をフォーミングする自動フォーミング制御回路２１１をさらに備えている。
メモリセルアレイ２０２は、図１９および図２０に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…と、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…の下方にその半導体基板の主面に平行な面内において互いに平行に、かつ複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…に立体交差するように形成された複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…とを備えている。
また、これらの複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…と複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１、Ｍ１１２、Ｍ１１３、Ｍ１２１、Ｍ１２２、Ｍ１２３、Ｍ１３１、Ｍ１３２、Ｍ１３３、…（以下、「メモリセルＭ１１１、Ｍ１１２、…」と表す）が設けられている。
ここで、メモリセルＭ１１１、Ｍ１１２、…は、図３９に示した抵抗変化素子１００に相当し、抵抗変化素子１００の上部電極１００ｃは、イリジウムで構成されている。ただし、本実施の形態において、これらのメモリセルＭ１１１、Ｍ１１２、…は、後述するように、整流素子をスイッチ素子として備えている。
なお、図１９におけるメモリセルＭ１１１、Ｍ１１２、…は、図２０においてメモリセル２１２として示されている。
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１、Ｍ１１２、…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
自動フォーミング制御回路２１１は、フォーミング動作において、自動フォーミング回路２１０、行選択回路／ドライバ２０３、列選択回路／ドライバ２０４を制御し、メモリセルアレイ２０２内の全てのメモリセルＭ１１１、Ｍ１１２、…を順次フォーミングする。
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加、または、フォーミング動作時に自動フォーミング回路２１０を複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、…のうちの何れかと接続する。
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
自動フォーミング回路２１０は、フォーミング処理時に、自動フォーミング制御回路２１１により選択されたメモリセルＭ１１１、Ｍ１１２、…をフォーミングし、フォーミング完了後には、フォーミング完了信号Ｖｆｐを自動フォーミング制御回路２１１に出力する。
（第２の実施の形態に係る不揮発性記憶装置が備える抵抗変化素子の構成）
図２１Ａは、本発明の第２の実施の形態に係る不揮発性記憶装置が備えるメモリセルの構成の一例を示す断面図である。また、図２１Ｂは図２１Ａの等価回路図である。なお、図２１Ａでは、図２０のＢ部における構成が示されている。
図２１Ａに示すように、本実施の形態に係る不揮発性記憶装置が備えるメモリセル２１２は、銅などの配線材料で構成された下部配線２１４（図２０におけるビット線ＢＬ１に相当する）と同じく銅などの配線材料で構成された上部配線２１３（図２０におけるワード線ＷＬ０に相当する）との間に介在しており、下部電極２１５と、整流素子２１６と、内部電極２１７と、酸素不足型のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）で構成される低抵抗な第１の抵抗変化層２１８−１と当該第１の抵抗変化層２１８−１より小さい酸素不足度（言い換えれば、より高い酸素含有率）を持つタンタル酸化物（ＴａＯｙ、ｘ＜ｙ）で構成される高抵抗な第２の抵抗変化層２１８−２とを積層した抵抗変化層２１８と、上部電極２１９とがこの順に積層されて構成されている。
酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
ここで、内部電極２１７、抵抗変化層２１８、および上部電極２１９は、図３９に示した抵抗変化素子１００における下部電極１００ａ、抵抗変化層１００ｂ、および上部電極１００ｃにそれぞれ相当する。
整流素子２１６は、下部電極２１５、整流層２１６−１、及び内部電極２１７で構成され、タンタル窒化物等で構成された内部電極２１７を介して、抵抗変化層２１８と直列接続されている。この整流素子２１６は、ダイオードに代表されるスイッチ素子であり、電圧に対して非線形な電流特性を示すものである。また、この整流素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋２Ｖ以上または−２Ｖ以下）で導通するように構成されている。
なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、半導体プロセスとの親和性が非常に高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
内部電極２１７、第１の抵抗変化層２１８−１、第２の抵抗変化層２１８−２、及び上部電極２１９の、各材料及びそれら材料の組み合わせについて、安定した抵抗変化特性を実現することが確かめられている好適例を示す。
第１の抵抗変化層２１８−１を構成するタンタル酸化物の組成をＴａＯｘ（０＜ｘ＜２．５）とし、第２の抵抗変化層２１８−２を構成するタンタル酸化物の組成をＴａＯｙ（ｘ＜ｙ）とすると、例えば、０．８≦ｘ≦１．９、２．１≦ｙ、かつ第１のタンタル酸化物の膜厚は１ｎｍ以上、１０ｎｍ以下であることが好ましい。
抵抗変化層２１８を構成する金属には、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
例えば、ハフニウム酸化物を用いる場合、第１の抵抗変化層２１８−１を構成する第１のハフニウム酸化物の組成をＨｆＯｙとし、第２の抵抗変化層２１８−２を構成する第２のハフニウム酸化物の組成をＨｆＯｘとすると、０．９≦ｘ≦１．６、１．８＜ｙ、かつ第１のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。
また、ジルコニウム酸化物を用いる場合、第１の抵抗変化層２１８−１を構成する第１のジルコニウム酸化物の組成をＺｒＯｙとし、第２の抵抗変化層２１８−２を構成する第２のジルコニウム酸化物の組成をＺｒＯｘとすると、０．９≦ｘ≦１．４、１．９＜ｙ、かつ第１のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。
なお、第１の抵抗変化層２１８−１を構成する第１の遷移金属と、第２の抵抗変化層２１８−２を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の抵抗変化層２１８−２は、第１の抵抗変化層２１８−１よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に内部電極２１７及び上部電極２１９間に印加された電圧は、第２の抵抗変化層２１８−２に、より多く分配され、第２の抵抗変化層２１８−２中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の抵抗変化層２１８−２中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。
例えば、第１の抵抗変化層２１８−１に、酸素不足型のタンタル酸化物を用い、第２の抵抗変化層２１８−２にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の抵抗変化層２１８−２に第１の抵抗変化層２１８−１より標準電極電位が小さい金属の酸化物を配置することにより、第２の抵抗変化層２１８−２中でより酸化還元反応が発生しやすくなる。
上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の抵抗変化層２１８−２中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の抵抗変化層２１８−２側の上部電極２１９に、内部電極２１７を基準にして正の電圧を印加したとき、抵抗変化膜１０６中の酸素イオンが第２の抵抗変化層２１８−２側に引き寄せられて第２の抵抗変化層２１８−２中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の抵抗変化層２１８−２側の上部電極２１９に、内部電極２１７を基準にして負の電圧を印加したとき、第２の抵抗変化層２１８−２中の酸素イオンが第１の抵抗変化層２１８−１側に押しやられて第２の抵抗変化層２１８−２中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
酸素不足度がより小さい第２の抵抗変化層２１８−２に接続されている上部電極２１９は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の抵抗変化層２１８−２を構成する遷移金属及び内部電極２１７を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、上部電極２１９と第２の抵抗変化層２１８−２の界面近傍の第２の抵抗変化層２１８−２中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
整流素子２１６を構成する整流層２１６−１には窒素不足型シリコン窒化物を用い、内部電極２１７には、前述したように、タンタル窒化物を用いる。ここで、窒素不足型シリコン窒化物とは、シリコン窒化物をＳｉＮｙ（０＜ｙ）と表記した場合に、窒素Ｎの組成ｙが化学量論的に安定な状態よりも少ない組成であるときの窒化物である。Ｓｉ３Ｎ４が化学量論的に安定な状態であるので、０＜ｙ＜１．３３の場合に、窒素不足型のシリコン窒化物であるといえる。
タンタル窒化物を用いた場合、０＜ｙ≦０．８５において、ＳｉＮｙは半導体特性を示し、抵抗変化に十分な電圧・電流をオン・オフ可能な電流（例えば、１０ｋＡ/ｃｍ２以上）を流すことができるＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードを構成できる。
ここで、タンタル窒化物の仕事関数は４．６ｅＶと、シリコンの電子親和力３．８ｅＶより十分高いので、整流層２１６−１と内部電極２１７との界面でショットキーバリアが形成される。同様に、下部電極２１５にもタンタル窒化物を用いることにより、下部電極２１５と整流層２１６−１との界面においてもショットキーバリアが形成され、整流素子２１６は双方向のＭＳＭダイオードとして機能する。
また、抵抗変化素子の抵抗変化時には１０ｋＡ／ｃｍ２以上の大電流密度の電流が流れる。タンタル等の高融点金属及びその窒化物または酸化物は耐熱性に優れ、大電流密度の電流が印加されても安定な特性を示す。以上の理由により、ＭＳＭダイオードの電極材料としては、タンタル、チタン、タングステン、タンタル窒化物、チタン窒化物、タングステン窒化物、タンタル酸化物等が好ましい。
図２２は、図１９における自動フォーミング回路２１０の詳細な構成の一例を示す回路図である。ここでは、抵抗変化素子２２０がフォーミングされ、フィラメントパスが形成された瞬間にフォーミング電流が急増し、メモリセル２１２を破壊したり等のダメージを与える恐れがあるため、自動フォーミング回路２１０は、電流制限をしながらフォーミング処理を実施する構成を採っている。
また、図３、図４で示したように、ＬＲ化方向でフォーミング処理を実施した場合の方が、フォーミング処理前後で抵抗値の変化が大きくなり、自動フォーミング回路２１０でフォーミング完了を容易に検知できるため、ここでは、ＬＲ化方向でフォーミング処理を実施する構成になっているが、ＨＲ化方向でフォーミング処理をしてもよい。
自動フォーミング回路２１０は、定電流ＩＬを生成するＰＭＯＳトランジスタ３００と、ＰＭＯＳトランジスタ３００とノードＮＢＬとの接続／非接続を切り換えるスイッチの役割を有するスイッチトランジスタ３０１と、スイッチ３０２と、差動アンプ３０３と、ノードＮｉｎをフォーミング用電圧ＶＰＰにプリチャージするためのプリチャージトランジスタ３０４と、段数がｎ段である直列入力並列出力型のシフトレジスタ回路３０５と、ＡＮＤ回路３０６とから構成される。ＰＭＯＳトランジスタ３００は、ソース端子とフォーミング用電圧ＶＰＰの電圧端子とが接続され、また、ドレイン端子とスイッチトランジスタ３０１のソース端子とが接続され、ゲート端子には、固定バイアス電圧Ｖｂｉａｓが入力される。
このＰＭＯＳトランジスタ３００は、飽和領域で動作させると、定電流源として機能し、定電流ＩＬをスイッチトランジスタ３０１と列選択回路／ドライバ２０４とビット線を介して、メモリセルに供給する。スイッチトランジスタ３０１のドレイン端子は、列選択回路／ドライバ２０４及びスイッチ３０２と接続され、スイッチトランジスタ３０１のゲート端子には、ＡＮＤ回路３０６の出力であるフォーミング完了信号Ｖｆｐが入力され、フォーミング完了信号Ｖｆｐに応じて、導通／非導通状態を切り換えられる。
スイッチ３０２は、一方端をスイッチトランジスタ３０１のドレイン端子が接続されているノードＮＢＬと接続され、他方端を差動アンプ３０３の反転入力端子及びプリチャージトランジスタ３０４のドレイン端子と接続され、フォーミングイネーブル信号ＳＷＣの活性／非活性に応じて、それぞれ導通／非導通状態を切り換えられる。
プリチャージトランジスタ３０４は、ソース端子とフォーミング用電圧ＶＰＰの電圧端子とが接続され、また、ドレイン端子と差動アンプ３０３の反転入力端子が接続されているノードＮｉｎとが接続され、ゲート端子には、フォーミングイネーブル信号ＳＷＣが入力される。
ノードＮｉｎの電位は、基準電圧Ｖｒｅｆが入力された差動アンプ３０３により反転増幅され、アンプ出力ＮＯとしてシフトレジスタ回路３０５に伝達される。シフトレジスタ回路３０５は、ｎ個（ｎ：２以上の整数）のフリップフロップＦＦ１〜ＦＦｎが直列に接続されたｎ段の構成を有し、各フリップフロップＦＦ１〜ＦＦｎのクロック入力端子ＣＫには、自動フォーミング制御回路２１１から出力されるクロック信号ＣＬＫが共通に入力される。
また、フリップフロップＦＦ１の入力端子Ｄは、差動アンプ３０３のアンプ出力ＮＯと接続され、各フリップフロップＦＦ１〜ＦＦｎの出力Ｎ１〜Ｎｎは、それぞれＡＮＤ回路３０６の入力端子と接続される。ＡＮＤ回路３０６は、出力Ｎ１〜Ｎｎの論理積結果をスイッチトランジスタ３０１のゲート端子、及び自動フォーミング制御回路２１１に、フォーミング完了信号Ｖｆｐとして伝達する。
このように、自動フォーミング回路２１０は、フォーミング時に、絶縁体に近い非常に高抵抗な初期状態にあるメモリセル２１２に定電流ＩＬを印加する。フォーミングにより、フィラメントパスが形成され抵抗変化素子の抵抗値が低下すると、ノードＮＢＬ及びノードＮｉｎの電位が低下する。当該電位が、基準電圧Ｖｒｅｆよりも低くなると、アンプ出力ＮＯが活性化され、シフトレジスタ回路３０５の段数ｎとクロック信号ＣＬＫの周期ｔに応じた遅延時間後にフォーミング完了信号Ｖｆｐが活性化され、スイッチトランジスタ３０１が非導通になり、フォーミングが自動的に終了する構成になっている。
次に、自動フォーミング回路２１０における適切な基準電圧Ｖｒｅｆの設計指針について説明する。
図２３は、図２１Ａおよび図２１Ｂにおける整流素子２１６（例えば、双方向ダイオード）と、上部電極２１９、抵抗変化層２１８、及び下部電極２１５から構成される抵抗変化素子２２０との負荷特性を用いて、定電流ＩＬを印加しフォーミングする場合の動作点解析を行うためのＩ−Ｖ特性模式図であり、縦軸は、電流Ｉ（任意単位）であり、横軸は、電圧Ｖである。
図２３は、電流非線形を有した、絶縁体に近い非常に高抵抗な初期状態からＬＲ化方向のフォーミング処理により抵抗変化膜中にフィラメントパスが形成され、低抵抗状態に遷移する場合、抵抗変化素子２２０の端子間電圧がフィラメントパス形成前後でどの程度変化するのかを説明するためのＩ−Ｖ特性図である。
また、図２３では、閾値電圧Ｖｆの双方向ダイオードである整流素子２１６の負荷特性を曲線（１）で表している。ここで、閾値電圧Ｖｆは、整流素子２１６がオンする電圧として定義され、例えば、対称な電圧−電流特性を有する双方向ダイオードは、一方の電極を基準にして他方の電極に、＋Ｖｆ以上の電圧または−Ｖｆ以下の電圧を印加した場合にオンする。
初期抵抗状態にある抵抗変化素子２２０をフォーミング処理時において、抵抗変化素子２２０の端子間電圧Ｖｓｆが所定の閾値電圧（例えば、前述した閾値電圧Ｖｅ）にクランプされるような負荷特性を曲線（２）で表し、フォーミング完了後の低抵抗状態ＬＲの抵抗変化素子２２０の負荷特性を直線（３）で表している。
ここで、抵抗変化素子２２０が絶縁体に近い初期状態にある場合に、フォーミング処理時にメモリセル２１２に定電流ＩＬが印加されたとすると、フォーミング開始時のメモリセル２１２の動作点は、点Ｑ（負荷特性（１）と（２）の交点）になる。
この時、メモリセル２１２の端子間電圧は、整流素子２１６の端子間電圧Ｖｄｉと抵抗変化素子２２０の端子間電圧Ｖｓｆの和となり、この電圧が、ビット線、列選択回路／ドライバ２０４、スイッチ３０２を介して、差動アンプ３０３の反転入力端子に入力される。
その後、フィラメントパス形成が起こり、抵抗変化素子２２０の端子間電圧が、動作点Ｑを保持したまま、Ｖｓｆから低抵抗化電圧になるようにＶｓｆの約半分のＶｓｅに遷移し、抵抗変化素子２２０の負荷特性が（２）から（３）に遷移し、低抵抗状態ＬＲへのフォーミング処理が完了する。
この時、メモリセル２１２の端子間電圧は、整流素子２１６の端子間電圧Ｖｄｉと抵抗変化素子２２０の端子間電圧Ｖｓｅの和である約３．５Ｖとなり、この電圧が、ビット線、列選択回路／ドライバ２０４、スイッチ３０２を介して、差動アンプ３０３の反転入力端子に入力される。
以上の動作点解析から、抵抗変化素子２２０のフォーミング処理が自動フォーミング回路２１０により行われると、差動アンプ３０３の反転入力端子は、Ｖｄｉ＋ＶｓｆからＶｄｉ＋Ｖｓｅに遷移し、その電圧変化を検知するためには、基準電圧Ｖｒｅｆとして、図２３に示した好適範囲に含まれる遷移前後の中間電圧を用いることが適切であることが分かる。
（第２の実施形態に係る不揮発性記憶装置の動作例）
次に、フォーミング処理が完了した後の通常動作として情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性記憶装置の動作例について、図２４に示すタイミングチャートを参照しながら説明する。
図２４は、本発明の第２の実施の形態に係る不揮発性記憶装置の通常の書き込み動作および通常の読み出し動作の一例を示すタイミングチャート図である。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「０」に、低抵抗状態の場合を情報「１」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
図２４におけるＶＰは、抵抗変化素子２２０と整流素子２１６とで構成されたメモリセル２１２の抵抗変化に必要な電圧パルスの電圧を示している。ここでは、非選択のワード線及びビット線に印加される電圧ＶＰ／２は、ＶＰ／２＜Ｖｆの関係が成り立つことが望ましい。こうすることにより、非選択のメモリセルの整流素子がオフ状態になり、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
また、図２４において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰの電圧パルスＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層２１８が高抵抗化する。すなわち、メモリセルＭ１１１に情報「０」が書き込まれたことになる。
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じく電圧パルスＶＰが印加される。これにより、Ｍ１２２に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層２１８が低抵抗化する。すなわち、メモリセルＭ１２２に情報「１」が書き込まれたことになる。
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さい電圧パルスであって、０Ｖよりも大きくＶＰ／２よりも小さい値の読み出し電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さい電圧パルスであって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１８の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１８の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
なお、図２４に示したように、本発明におけるタンタル酸化物を含む抵抗変化層２１８を用いた場合、電極間に印加する電気的パルスの幅が５０ｎｓ程度の高速パルスであっても、抵抗変化現象を確認することができる。したがって、パルス幅ｔＰは５０ｎｓ程度に設定することができる。
このようにパルス幅が５０ｎｓ程度の高速パルスを用いることができるため、不揮発性記憶装置２００の制御回路などの周辺回路の動作時間などを考慮したとしても、１回の書き込みサイクル時間ｔＷは８０ｎｓ程度に設定することができる。その場合、例えばデータ入出力回路２０７の端子ＤＱを介して、不揮発性記憶装置２００の外部とのデータの入出力を１６ビットで行う場合、情報の書き込みに要するデータ転送速度は、１秒間当たり２５Ｍバイトとなり、非常に高速な書き込み動作を実現することができる。
さらに、公知のページモードまたはバーストモードなどの手法を用い、不揮発性記憶装置内部での並列の書き込みビット数を増やすことによって、より一層高速な書き込み動作を実現することも可能である。
従来の不揮発性メモリにおいて、比較的高速なデータ転送が可能であるとして知られているＮＡＮＤフラッシュメモリの場合、上記のページモードを用いたとしても、書き込みに要するデータ転送速度は１秒間当たり１０Ｍバイト程度である。このことからも、本実施の形態の不揮発性半導体装置の書き込み動作の高速性を確認することができる。
次に、本発明の実施の形態に係る不揮発性記憶装置２００の自動フォーミング動作について説明する。
図２５は、本発明の第２の実施の形態に係る不揮発性記憶装置２００の自動フォーミング動作を示すタイミングチャート図である。図２５に示すフォーミング動作では、自動フォーミング制御回路２１１により選択されたメモリセルＭ１１１の１ビットのみをアクセスし、そのビットに対して、図２２に示す自動フォーミング回路２１０を用い、フォーミング処理を実施している。
図２５において、フォーミング開始時は、フォーミング対象のメモリセルＭ１１１のワード線ＷＬ０とビット線ＢＬ０の電圧状態は、ＶＰＰ／２であり、また、クロック信号ＣＬＫ、アンプ出力ＮＯ、出力Ｎ１〜Ｎｎ、及び、フォーミング完了信号Ｖｆｐは、全てＬレベルとなっている。さらに、ノードＮｉｎの電圧状態は、フォーミング用電圧ＶＰＰであり、メモリセルＭ１１１は、初期状態である。
先ず、プリチャージ状態のメモリセルＭ１１１に対して、ビット線ＢＬ０には、自動フォーミング回路２１０から列選択回路／ドライバ２０４を介して定電流ＩＬが印加され、図２３で説明したように、ビット線ＢＬ０の電圧は、Ｖｄｉ＋Ｖｓｆになり、そのタイミングに応じて、ワード線電圧ＷＬ０には０Ｖの電圧が印加される。この時、ノードＮｉｎは、フォーミングイネーブル信号ＳＷＣが活性化され、スイッチ３０２が導通状態となることにより、初期のＶＰＰ電位からＶｄｉ＋Ｖｓｆに遷移する。
その後、所定時間ｔ０後にフィラメントパスが形成され始めると、図４（ｂ）で示したように、フィラメントパス形成直後は不安定なため、揺らぎながらフィラメントパス径が拡大（抵抗値が低下）及び安定化していき、ビット線ＢＬ０の電圧及びノードＮｉｎの電位は、フィラメントパス形成前後で、Ｖｄｉ＋ＶｓｆからＶｄｉ＋Ｖｓｅに遷移する。この時、基準電圧Ｖｒｅｆは、Ｖｄｉ＋ＶｓｆとＶｄｉ＋Ｖｓｅとの中間電圧に設定しているため、フィラメントパス形成直後のノードＮｉｎの揺らぎにより、アンプ出力ＮＯには、チャタリング（図２５の破線丸部分Ａ）が発生している。
アンプ出力ＮＯにチャタリング（Ａ）が発生した時、シフトレジスタ回路３０５の１段目のフリップフロップＦＦ１の出力Ｎ１は、クロック信号ＣＬＫの立ち上がりエッジに同期してアンプ出力ＮＯのＨレベルを取り込み、ＬレベルからＨレベルに遷移する（矢印Ｂ）。その後、フリップフロップＦＦ１が、次のクロック信号ＣＬＫの立ち上がりエッジに同期してアンプ出力ＮＯのＬレベルを取り込み、出力Ｎ１は、ＨレベルからＬレベルに遷移する（矢印Ｃ）。さらに、フリップフロップＦＦ１は、次のクロック信号ＣＬＫの立ち上がりエッジに同期してアンプ出力ＮＯのＨレベルを取り込み、出力Ｎ１は、ＬレベルからＨレベルに遷移する（矢印Ｄ）。
その後は、メモリセルＭ１１１のフォーミング動作が終了するまで、アンプ出力ＮＯはＨレベルとなるため、出力Ｎ１は、Ｈレベルを保持する。また、フリップフロップＦＦ２〜ＦＦ１１の出力Ｎ２〜Ｎ１１は、出力Ｎ１の波形がそれぞれクロック信号ＣＬＫの周期ｔずつ遅延して伝播していく。
この結果、フィラメントパス形成直後（矢印Ｂ）のタイミングから、ｎ＋１周期（ｎはシフトレジスタ回路３０５の段数）後に、出力Ｎ１〜Ｎ１１が全てＨレベルとなり、それに応じて、ＡＮＤ回路３０６の出力であるフォーミング完了信号Ｖｆｐは、ＬレベルからＨレベルに遷移し、スイッチトランジスタ３０１が非導通状態にされ、ビット線ＢＬ０の電圧及びノードＮｉｎの電位は、０Ｖに放電され、メモリセルＭ１１１のフォーミングが完了する。その後、次のメモリセルのフォーミングに備え、初期のプリチャージ状態に戻している。
ここでは、メモリセルＭ１１１に着目して、自動フォーミングを説明したが、実際のアレイのフォーミングでは、自動フォーミング制御回路２１１が、選択メモリセルのフォーミング完了毎にアドレスをインクリメントしながら順次生成して行き、全てのメモリセルが自動的にフォーミングされる。
以上のように、自動フォーミング回路２１０を用いた自動フォーミングでは、フィラメントパス形成直後（フィラメントパス径小）から、最低でもクロック信号ＣＬＫの周期ｔのｎ−１倍（ｎはシフトレジスタ回路３０５の段数ｎ）の時間、抵抗変化素子２２０に追加で定電流ＩＬが印加されるので、フィラメントパス径が拡大し、フォーミングが十分に実施され、その結果、通常の書き換え動作におけるＬＲ状態のセル電流が増加する。
また、フォーミング完了信号Ｖｆｐ生成にクロック同期のシフトレジスタ回路３０５を用いることにより、フィラメントパス形成および成長過程の揺らぎ（チャタリング）が生じても、不十分なフィラメントパス径の状態のままフォーミングを終了することなく、十分にフィラメントパスが拡大し安定化された状態でパス判定できるため、動作ウィンドウが拡大した高速及び高信頼性の不揮発性記憶装置を実現可能となる。
なお、アンプ出力ＮＯのチャタリングは、クロック信号ＣＬＫの周期が長い、又は、フィラメントパス径が拡大し安定化するまでの時間が短い場合等は、必ずしも発生する訳ではない。
また、シフトレジスタ回路３０５の段数ｎ及びクロック信号ＣＬＫの周期は、抵抗変化素子のフォーミング特性に応じて、適宜調整すれば良い。さらに、本実施形態では、フォーミング前後で抵抗値の変化が大きくなり、自動フォーミング回路２１０でフォーミング完了を検知し易いため、ＬＲ化方向でのフォーミングを実施したが、正方向のフォーミングでも問題なく検知できる場合には、正方向でのフォーミングを実施しても良い。
また、メモリセルアレイサイズが大きくない場合には、非選択の漏れ電流が小さくなるため、スイッチ素子としての役割を果たす整流素子２１６（例えば、双方向ダイオード）は無くても良い。
さらに、本実施形態では、スイッチ素子として双方向ダイオードを用いるクロスポイントメモリセルアレイで自動フォーミング動作を説明したが、スイッチ素子がＭＯＳトランジスタである１Ｔ１Ｒメモリセルアレイの場合にも同様に適用できることは言うまでもない。
本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態及び変形例における構成要素を任意に組み合わせたりして実現されるフォーミング方法及び抵抗変化型不揮発性記憶装置も、本発明に含まれる。
（第３の実施の形態）
次に、本発明の第３の実施形態として、第２の実施形態で説明した不揮発性記憶装置において自動フォーミング制御回路２１１及び自動フォーミング回路２１０を装置内に持たず、不揮発性記憶装置の外部から制御し、フォーミングを実施する場合について説明する。
（第３の実施の形態に係る不揮発性記憶装置）
図２６は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置４００（以下では短く、不揮発性記憶装置４００と言う）の構成の一例を示すブロック図である。
図２６に示すように、本実施の形態に係る不揮発性記憶装置４００は、半導体基板上に、メモリ本体部４０１を備えており、メモリ本体部４０１は、図３９で説明した上部電極１００ｃにＩｒ（イリジウム）を用いた１Ｔ１Ｒ型メモリセルが行列状に配列されたメモリセルアレイ４０２と、行選択回路４０８、ワード線ドライバＷＬＤ、ソース線ドライバＳＬＤからなる行ドライバ４０７と、列選択回路４０３と、フォーミング及びデータの書き込みを行うためのパルス幅可変書き込み回路４０６と、選択ビット線に流れる電流量を検出し、高抵抗状態をデータ「０」に、また低抵抗状態をデータ「１」と判定するセンスアンプ４０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路４０５とを備える。
センスアンプ４０４は、機能的には、メモリセルアレイ４０２から選択された少なくとも一つのメモリセルに含まれる抵抗変化型不揮発性記憶素子が低抵抗状態にあるか否かを判定するフォーミング判定部、及び、そのメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定する通常判定部と、を有し、それを実現する具体的な回路構成として、通常動作用基準電流生成回路７０２、フォーミング動作用基準電流生成回路７０３及び比較回路７０４から構成されている。つまり、通常動作用基準電流生成回路７０２及び比較回路７０４によって通常判定部が実現され、フォーミング動作用基準電流生成回路７０３及び比較回路７０４によってフォーミング判定部が実現されている。
さらには、不揮発性記憶装置４００は、書き込み用電源４１１として、高抵抗（ＨＲ）化用電源４１３及び低抵抗（ＬＲ）化用電源４１２を備え、また、フォーミング用電源５００を備えている。
さらに、不揮発性記憶装置４００は、外部から入力されるアドレス信号を受け取るアドレス入力回路４０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部４０１の動作を制御する制御回路４１０とを備えている。
メモリセルアレイ４０２は、抵抗変化型不揮発性記憶素子とスイッチ素子（ここでは、トランジスタ）とが直列に接続された複数のメモリセルから構成され、より詳しくは、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた、スイッチ素子の一例である複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備え、個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している。
図２６に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。
抵抗変化素子Ｒ１１、Ｒ１２、・・・は、図３９に示される抵抗変化素子１００であり、上述した特性を有する。つまり、これらの抵抗変化素子は、（１）上部電極（第２電極）１００ｃを基準として下部電極（第１電極）１００ａに対して正の電圧をもつ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、下部電極１００ａを基準として上部電極１００ｃに対して正の電圧をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、（２）製造後に電圧が印加されていない初期状態における非線形の電流−電圧特性と、（３）初期状態において下部電極１００ａを基準として上部電極１００ｃに対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けると、初期状態から、印加される電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な状態に変化するフォーミングが起こり、かつ、抵抗変化型不揮発性記憶素子に流れる電流が増大すると、指数関数的に当該フォーミング時間が減少する特性と、（４）フォーミング処理においては、印加される少なくとも１個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミング処理が完了する確率が大きくなる特性と、を有する。
また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・は、ビット線ＢＬ０に接続され、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。このように、実施の形態におけるメモリセルアレイ４０２に対して、各ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対応する抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・がＮＭＯＳトランジスタＮ１１、Ｎ１２、・・・を介さずに直接接続される構成を取っている。
制御回路４１０は、フォーミング時には、フォーミング用電圧の印加を指示するフォーミング信号をフォーミング用電源５００及びパルス幅可変書き込み回路４０６へ出力する。また、データの書き込みサイクルにおいては、データ入出力回路４０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号をパルス幅可変書き込み回路４０６へ出力する。他方、データの読み出しサイクルにおいて、制御回路４１０は、読み出し動作を指示する読み出し信号をセンスアンプ４０４へ出力する。
なお、行選択回路４０８及び列選択回路４０３は、メモリセルアレイ４０２の中から、少なくとも１つメモリセルを選択する選択部を構成している。
行選択回路４０８は、アドレス入力回路４０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ４０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
また同様に、行選択回路４０８は、アドレス入力回路４０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ４０７より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。
パルス幅可変書き込み回路４０６は、上記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるための書き込み用電圧パルスを発生する回路である。
パルス幅可変書き込み回路４０６は、通常動作モード（抵抗変化素子を高抵抗状態と低抵抗状態との間で遷移させる動作モード）時は、制御回路４１０より書き込み指示がされたとき、固定パルス幅の書き込み用電圧パルスを生成する。
また、パルス幅可変書き込み回路４０６は、フォーミングモード（フォーミング処理）時は、フォーミング用パルス幅制御クロック信号端子より入力される任意幅のパルス信号に基づいて、その幅と同じ幅のフォーミング用パルスを生成する。このように生成された書き込み及びフォーミング用パルスは、列選択回路４０３により選択されたビット線に対して印加される。
具体的には、このパルス幅可変書き込み回路４０６は、制御回路４１０による制御の下で、選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングするために、下部電極１００ａを基準として上部電極１００ｃに対して正の電位を持つ所定電圧よりも大きい振幅を有し、かつ、第１のパルス幅を有する第１の正電圧パルスをメモリセルに印加するとともに、上記フォーミング判定部が、第１の正電圧パルスの印加後における抵抗変化型不揮発性記憶素子が低抵抗状態にないと判断した場合に、下部電極１００ａを基準として上部電極１００ｃに対して正の電位を持つ所定電圧以上の振幅を有し、かつ、第１のパルス幅よりも大きなパルス幅を有する第２の正電圧パルスをメモリセルに印加する。
書き込み用電源４１１は、上記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子を高抵抗状態から低抵抗状態に、又は、低抵抗状態から高抵抗状態に遷移させる書き込みのための書き込み用電圧を発生する回路である。具体的には、この書き込み用電源４１１は、低抵抗化用のＬＲ化用電源４１２と、高抵抗化用のＨＲ化用電源４１３より構成される。ＬＲ化用電源４１２の出力ＶＬ０は行ドライバ４０７に入力され、また、ＨＲ化用電源４１３の出力ＶＨ０はパルス幅可変書き込み回路４０６に入力されている。
また、フォーミング用電源５００の出力ＶＦＬ０は行ドライバ４０７に入力され、また、出力ＶＦＨ０はパルス幅可変書き込み回路４０６に入力されている。
通常動作用基準電流生成回路７０２は、通常読み出し（上記通常動作モードにおける読み出し）時に、読み出しイネーブル信号Ｃ１により活性化され、読み出し用基準電流を比較回路７０４に転写する。
また、フォーミング動作用基準電流生成回路７０３は、フォーミング動作（上記フォーミングモード）時に、フォーミング用基準電流選択信号Ｃ２１およびＣ２２のうち任意の一方により活性化され、図１６に示した第１フォーミング工程（先ず粗くフィラメントパスを形成）で使用する第１フォーミング用基準電流と、第２フォーミング工程（径の大きさが不十分なフィラメントパスを拡大）で使用する第２フォーミング用基準電流の何れか一方の基準電流を比較回路７０４に転写する。また、比較回路７０４は、読み出し用基準電流、又は、第１及び第２のフォーミング用基準電流の何れか一方の基準電流と、列選択回路４０３により選択されたメモリセル電流とを比較判定し、判定結果をデータ入出力回路４０５に出力する。
図２７は、図２６におけるセンスアンプ４０４の詳細な構成の一例を示す回路図である。
センスアンプ４０４は、ミラー比が１対１のカレントミラー回路４１８とサイズが等しいクランプトランジスタ４１９、４２０と、基準回路４２１、及び差動アンプ４２４から構成される。基準回路４２１は、通常動作用基準電流生成回路７０２と、フォーミング動作用基準電流生成回路７０３とから構成される。フォーミング動作用基準電流生成回路７０３は、フォーミング用基準電流選択信号Ｃ２１により活性化される第１フォーミング動作用基準電流生成回路７０３１と、フォーミング用基準電流選択信号Ｃ２２により活性化される第２フォーミング動作用基準電流生成回路７０３２と、から構成される。
通常動作用基準電流生成回路７０２では、選択トランジスタ４２２と、通常読み出し用で高抵抗セル電流と低抵抗セル電流のほぼ中間の電流値に対応する抵抗値に設定された基準抵抗Ｒｒｅｆとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ４１９のソース端子に接続され、また、選択トランジスタ４２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ４２２は、導通／非導通状態を切り換えられる。
同様に、第１フォーミング動作用基準電流生成回路７０３１では、選択トランジスタ４２３と、第１フォーミング用で、通常動作で書込まれる高抵抗状態の抵抗値より少し低めの抵抗値に設定された基準抵抗Ｒｂとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ４１９のソース端子に接続され、また選択トランジスタ４２３のゲート端子には、フォーミング用基準電流選択信号Ｃ２１が入力され、フォーミング用基準電流選択信号Ｃ２１により、選択トランジスタ４２３は、導通／非導通状態を切り換えられる。
同様に、第２フォーミング動作用基準電流生成回路７０３２では、選択トランジスタ４２７と、第２（追加）フォーミング用で、通常動作で書込まれる低抵抗状態の抵抗値に設定された基準抵抗ＲｂＬとが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ４１９のソース端子に接続され、また選択トランジスタ４２７のゲート端子には、フォーミング用基準電流選択信号Ｃ２２が入力され、フォーミング用基準電流選択信号Ｃ２２により、選択トランジスタ４２７は、導通／非導通状態を切り換えられる。
また、クランプトランジスタ４１９、４２０は、ゲート端子にクランプ電圧ＶＣＬＰが入力され、クランプトランジスタ４２０のソース端子は、列選択回路４０３とビット線を介して、メモリセルと接続され、クランプトランジスタ４１９、４２０のドレイン端子は、それぞれカレントミラー回路４１８を構成するトランジスタ４２５、４２６のドレイン端子と接続される。クランプトランジスタ４２０のドレイン端子電位は、基準電圧Ｖｓｅｎｓｅが入力された差動アンプ４２４により反転増幅され、センスアンプ出力ＳＡＯとしてデータ入出力回路４０５に伝達される。
図２８は、センスアンプ４０４の判定レベルを説明するための図である。センスアンプ４０４は、一例として図２８に示すように、高抵抗状態ＨＲの抵抗値Ｒｈｒと低抵抗状態ＬＲの抵抗値Ｒｌｒとの間に、通常読み出し用の基準抵抗Ｒｒｅｆと、第１フォーミング用の基準抵抗Ｒｂと、第２（追加）フォーミング用の基準抵抗ＲｂＬの３つの判定レベルを有する。
第１フォーミング用の基準抵抗Ｒｂは、抵抗変化素子にフィラメントパスが形成されたか否かを判定するために、高抵抗状態ＨＲの抵抗値Ｒｈｒよりもやや小さい抵抗値に設定される。
また、第２（追加）フォーミング用の基準抵抗ＲｂＬは、抵抗変化素子のフィラメントパス径が十分に拡大し、低抵抗状態セル電流が所定値以上になったか否かを判定するために、目標とする低抵抗状態ＬＲの抵抗値Ｒｌｒに設定される。
また、通常読み出し用の基準抵抗Ｒｒｅｆは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために、高抵抗状態ＨＲの抵抗値Ｒｈｌより小さく、かつ、低抵抗状態ＬＲの抵抗値Ｒｌｒよりも大きい抵抗値に設定される。
なお、この図２８には、参考として、抵抗変化素子の初期状態の抵抗値Ｒｉｎｉｔも図示されている。ここで、第１フォーミング処理後の抵抗変化素子の抵抗値としては、必ずしも高抵抗状態ＨＲにおける抵抗値Ｒｈｒよりも低いとは限らないので、第１フォーミング用の基準抵抗Ｒｂとしては、図２８に示されるような、高抵抗状態ＨＲより小さい抵抗値である必要はなく、初期状態と第１フォーミング処理が完了した状態とを区別できるならば、高抵抗状態ＨＲにおける抵抗値Ｒｈｒよりも大きい抵抗値であってもよい。これによって、図５のステップＳ２３における負電圧パルスを印加することなく、フォーミング用の正電圧パルスの印加直後における抵抗値を判断することで、第１フォーミング処理の完了を判断することができる。
次に、以上の様に構成された不揮発性記憶装置４００について、先ず、センスアンプ４０４の動作を説明し、その後、不揮発性記憶装置４００のデータ書き込み、フォーミングを行う場合の書き込みサイクル、及び通常読み出し、ベリファイ読み出しを行う場合の読み出しサイクルにおける動作を説明する。
まず、図２７に示されるセンスアンプ４０４の動作を説明する。
センスアンプ４０４は、抵抗変化素子にフィラメントパスを形成及び拡大する第１及び第２フォーミング工程では、対象の抵抗変化素子にフォーミング用の正電圧パルスを印加し、さらに低抵抗化のための負電圧パルスを印加した後には、列選択回路４０３とビット線を介して、対象のメモリセル（対象の抵抗変化素子を含む）と接続される。
基準回路４２１および対象のメモリセルには、クランプ電圧ＶＣＬＰからクランプトランジスタ４１９、４２０のしきい値電圧Ｖｔｈ分低下した電圧ＶＣＬＰ−Ｖｔｈを上限とする電圧が、読み出し電圧Ｖｒｅａｄとして印加される構成となっている。
基準回路４２１では、フォーミング用基準電流選択信号Ｃ２１により、選択トランジスタ４２３が活性化され、導通状態になり、第１フォーミング用の基準抵抗Ｒｂが選択され、その他の選択トランジスタ４２２、４２７は、それぞれ読み出しイネーブル信号Ｃ１及びフォーミング用基準電流選択信号Ｃ２２により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ＝Ｖｒｅａｄ／Ｒｂが流れる。
基準電流Ｉｒｅｆがカレントミラー回路４１８により転写され、負荷電流ＩＬとしては、基準電流Ｉｒｅｆとほぼ同じ大きさの電流が流れ、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ４２０で比較される。その比較結果に依存して、クランプトランジスタ４２０のドレイン端子電圧が基準電圧Ｖｓｅｎｓｅより高くなるか低くなるかが差動アンプ４２４により検知され、差動アンプ４２４は、センスアンプ出力ＳＡＯを出力する。
ここで、低抵抗化のための負電圧パルスの印加後のメモリセルの抵抗値が、第１フォーミング用の基準抵抗Ｒｂよりも高い、初期状態の抵抗値Ｒｉｎｉｔのままだった場合には、メモリセル電流Ｉｃ＝Ｖｒｅａｄ／Ｒｉｎｉｔが流れる。この時、負荷電流ＩＬ（Ｖｒｅａｄ／Ｒｂ）＞メモリセル電流Ｉｃ（Ｖｒｅａｄ／Ｒｉｎｉｔ）となり、クランプトランジスタ４２０のドレイン端子電圧が、所定時間後に基準電圧Ｖｓｅｎｓｅより高くなり、センスアンプ出力ＳＡＯは、Ｌレベル“０”を出力する。
つまり、選択メモリセルが、第１フォーミング用の基準抵抗Ｒｂより高い初期抵抗状態の場合には、センスアンプ４０４は、“０”、つまり、フォーミング処理はフェイルと判定する。
一方、選択メモリセルが第１フォーミング工程でフォーミングされ、さらに低抵抗化のための負電圧パルスを印加されて、選択メモリセルの抵抗値が、第１フォーミング用の基準抵抗Ｒｂより低いＲｌ１になった場合には、メモリセル電流Ｉｃ＝Ｖｒｅａｄ／Ｒｌ１が流れる。この時、負荷電流ＩＬ（Ｖｒｅａｄ／Ｒｂ）＜メモリセル電流Ｉｃ（Ｖｒｅａｄ／Ｒｌ１）となり、クランプトランジスタ４２０のドレイン端子電圧が、所定時間後に基準電圧Ｖｓｅｎｓｅより低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。
つまり、選択メモリセルが、第１フォーミング用の基準抵抗Ｒｂより低い抵抗値Ｒｌ１になった場合には、センスアンプ４０４の出力はＨレベル“１”となり、フォーミング処理はパスと判定され、対象メモリセルのフォーミング処理が完了する。
同様に、第２（追加）フォーミング工程時には、基準回路４２１は、フォーミング用基準電流選択信号Ｃ２２により、選択トランジスタ４２７が活性化され、導通状態になり、第２フォーミング用の基準抵抗ＲｂＬが選択され、その他の選択トランジスタ４２２、４２３は、それぞれ読み出しイネーブル信号Ｃ１及びフォーミング用基準電流選択信号Ｃ２１により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ＝Ｖｒｅａｄ／ＲｂＬが流れる。
基準電流Ｉｒｅｆがカレントミラー回路４１８により転写され、負荷電流ＩＬとしては、基準電流Ｉｒｅｆとほぼ同じ大きさの電流が流れ、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ４２０で比較される。その比較結果に依存して、クランプトランジスタ４２０のドレイン端子電圧が基準電圧Ｖｓｅｎｓｅより高くなるか低くなるかが差動アンプ４２４により検知され、差動アンプ４２４は、センスアンプ出力ＳＡＯを出力する。
ここで、低抵抗化のための負電圧パルス印加後の抵抗値が、第２フォーミング用の基準抵抗ＲｂＬよりも高い低抵抗状態Ｒｌ２にあるとした場合には、メモリセル電流Ｉｃ＝Ｖｒｅａｄ／Ｒｌ２が流れる。この時、負荷電流ＩＬ（Ｖｒｅａｄ／ＲｂＬ）＞メモリセル電流Ｉｃ（Ｖｒｅａｄ／Ｒｌ２）となり、クランプトランジスタ４２０のドレイン端子電圧が、所定時間後に基準電圧Ｖｓｅｎｓｅより高くなり、センスアンプ出力ＳＡＯは、Ｌレベル“０”を出力する。
つまり、選択メモリセルが、第２フォーミング用の基準抵抗ＲｂＬより高い抵抗値Ｒｌ２の場合には、センスアンプ４０４の出力はＬレベル“０”、つまり、第２（追加）フォーミング処理はフェイルと判定される。
一方、選択メモリセルの抵抗値が第２フォーミング工程で追加フォーミングされ、低抵抗化のための負電圧パルスの印加後の抵抗値が、第２フォーミング用の基準抵抗ＲｂＬより低いＲｌ３になった場合には、メモリセル電流Ｉｃ＝Ｖｒｅａｄ／Ｒｌ３が流れる。この時、負荷電流ＩＬ（Ｖｒｅａｄ／ＲｂＬ）＜メモリセル電流Ｉｃ（Ｖｒｅａｄ／Ｒｌ３）となり、クランプトランジスタ４２０のドレイン端子電圧が、所定時間後に基準電圧Ｖｓｅｎｓｅより低くなり、センスアンプ出力ＳＡＯは、Ｈレベル“１”を出力する。
つまり、選択メモリセルが、第２フォーミング用の基準抵抗ＲｂＬより低い抵抗値Ｒｌ３になった場合には、センスアンプ４０４の出力はＨレベル“１”となり、追加フォーミング処理はパスと判定され、対象メモリセルの追加フォーミングが完了する。
また、通常読み出し時には、基準回路４２１は、読み出しイネーブル信号Ｃ１により、選択トランジスタ４２２が活性化され、導通状態になり、通常読み出し用の基準抵抗Ｒｒｅｆが選択され、その他の選択トランジスタ４２７、４２３は、それぞれフォーミング用基準電流選択信号Ｃ２２、Ｃ２１により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ＝Ｖｒｅａｄ／Ｒｒｅｆが流れる。
基準電流Ｉｒｅｆがカレントミラー回路４１８により転写され、負荷電流ＩＬとしては、基準電流Ｉｒｅｆとほぼ同じ大きさの電流が流れ、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ４２０で比較される。その比較結果に依存して、クランプトランジスタ４２０のドレイン端子電圧が基準電圧Ｖｓｅｎｓｅより高くなるか低くなるかが差動アンプ２２４により検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。
ここで、高抵抗状態の抵抗値をＲｈｒ、低抵抗状態の抵抗値をＲｌｒとした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ｉｃ＝Ｖｒｅａｄ／Ｒｈｒが流れる。この時、負荷電流ＩＬ（Ｖｒｅａｄ／Ｒｒｅｆ）＞メモリセル電流Ｉｃ（Ｖｒｅａｄ／Ｒｈｒ）となり、クランプトランジスタ４２０のドレイン端子電圧が、基準電圧Ｖｓｅｎｓｅより高くなり、センスアンプ出力ＳＡＯは、Ｌレベル“０”を出力する。
つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆより高い高抵抗状態の抵抗値Ｒｈｒの場合には、センスアンプ４０４は、“０”データと判定する。
一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ｉｃ＝Ｖｒｅａｄ／Ｒｌｒが流れる。この時、負荷電流ＩＬ（Ｖｒｅａｄ／Ｒｒｅｆ）＜メモリセル電流Ｉｃ（Ｖｒｅａｄ／Ｒｌｒ）となり、クランプトランジスタ４２０のドレイン端子電圧が、基準電圧Ｖｓｅｎｓｅより低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。
つまり、選択メモリセルが通常読み出し用の基準抵抗Ｒｒｅｆより低い低抵抗状態の抵抗値Ｒｒｌの場合には、センスアンプ４０４は、“１”データと判定する。
次に、フォーミング、フォーミング判定（ベリファイ）読み出し、“１”書き込み（ＬＲ化）、“０”書き込み（ＨＲ化）、読み出しの各動作モードにおけるワード線（ＷＬ）電圧、ソース線（ＳＬ）電圧、ビット線（ＢＬ）電圧の各種設定電圧一覧を図２９に示す。
図２９において、フォーミング時（第１フォーミング（正電圧パルス印加）時及び第２（追加）フォーミング（負電圧パルス印加）時を含む）におけるビット線ＢＬ電圧は、それぞれＶｆｈ及び−Ｖｆｈの振幅の電圧パルスを表し、また、“１”書き込み（ＬＲ化）及び“０”書き込み（ＨＲ化）におけるビット線ＢＬ電圧は、それぞれＶＨ及び−ＶＨの振幅の書き込み電圧パルスを表す。ここで、フォーミング時のＶｆｈ＞書き込み時のＶＨである。
“１”書き込み（ＬＲ化）時において、ＶＬは、ＬＲ化用電源４１２で発生されている電圧であり、また、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤから印加されるワード線電圧、ソース線電圧である。ＶＨは、パルス幅可変書き込み回路４０６に供給されるＨＲ化用電源４１３で発生されている電圧である。
“０”書き込み（ＨＲ化）時において、ＶＬは、ＬＲ化用電源４１２で発生されている電圧であり、また、ワード線ドライバ回路ＷＬＤから印加されるワード線電圧である。ＶＨは、パルス幅可変書き込み回路４０６に供給されるＨＲ化用電源４１３で発生されている電圧である。
また、第１及び第２（追加）フォーミング工程の正電圧パルス印加時には、Ｖｆｈは、パルス幅可変書き込み回路４０６から印加される、パルス幅がＴｐ（ｎ）（電圧パルスの印加回数ｎにしたがって増加する可変値）でかつ通常の書き換え用の電圧パルスのパルス幅（Ｔｈ＝Ｔｌ）以上である電圧パルスの振幅であり、Ｖｆｌは、フォーミング用電源５００で発生されている電圧であり、また、ワード線ドライバ回路ＷＬＤから印加されるワード線電圧である。
また、第１及び第２（追加）フォーミング工程の負電圧パルス印加時には、Ｖｆｈは、パルス幅可変書き込み回路４０６から印加されるパルス幅がＴｎで通常の書き換え用の電圧パルスのパルス幅（Ｔｈ＝Ｔｌ）と等しい電圧パルスの振幅であり、Ｖｆｌは、フォーミング用電源５００で発生されている電圧であり、また、ワード線ドライバ回路ＷＬＤ、ソース線ドライバ回路ＳＬＤから印加されるワード線電圧、ソース線電圧である。
第１及び第２（追加）フォーミング判定（ベリファイ）読み出し及び通常読み出し時において、Ｖｒｅａｄは、センスアンプ４０４でクランプした読み出し用電圧で、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値に対応している。また、ＶＤＤは不揮発性記憶装置４００に供給される電源電圧に対応している。
さらに、第１フォーミング判定（ベリファイ）読み出し時には、図１１に示されるように、フォーミング可否に拘わらず、Ｖｅ近傍の正電圧以上の電圧印加で、セル電流が抵抗変化素子１００の非線形特性により急増し、第１フォーミング用基準抵抗Ｒｂに対応するセル電流の基準値Ｉｔｈ１以上の電流が流れてしまうため、第１フォーミング判定読み出し用電圧Ｖｒｅａｄは、Ｖｅよりも十分低い電圧に設定する必要がある。ここでは、第２（追加）フォーミング判定読み出し用電圧も、第１フォーミング判定読み出し用電圧Ｖｒｅａｄと同じ電圧に設定している。
次に、不揮発性記憶装置４００における第１フォーミング工程（図５及び図１６参照）のフォーミング動作の一例について、図３０に示すフォーミングフロー図を参照しながら説明する。なお、説明の中で適宜、表１に示した具体的な数値や繰り返しの回数を例として用いるが、この例示は、説明を分かりやすくするためであり、本発明を限定するものではない。
図３０に示すように、まず、フォーミング用正電圧パルスＶＰ（電圧Ｖｆｈ）のパルス幅をＴｐ（１）（ここでは、一例として、通常の書き込み動作のためのパルス幅と同じ５０ｎｓ）に設定し、かつ、ループ回数変数ｎを１に初期設定する（ステップＳ１）。
次にループ回数変数ｎが１３以下かどうかを判定（ステップＳ２）し、ループ回数変数ｎが１３より大きい場合には（ステップＳ２でＮｏ）、フォーミング不良としてフォーミング動作を終了し、一方、ループ回数変数ｎが１３以下の場合には（ステップＳ２でＹｅｓ）、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し（ステップＳ３）、次に、選択メモリセルＭ１１のアドレスＡＤがメモリセルアレイ４０２の最終アドレスＡＤｆ以下であるかどうかを判定（ステップＳ４）する。
その結果、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆ以下である場合には（ステップＳ４でＹｅｓ）、選択メモリセルに対して、選択メモリセルの抵抗値Ｒｃが基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかを判断するベリファイ読み出し（ステップＳ５（判定ステップ））を行い、その結果、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）場合には（ステップＳ５でＹｅｓ）、既にフォーミングを必要としない程度に抵抗値が低下しているため、選択メモリセルのアドレスＡＤをインクリメント（ステップＳ８）し、次のアドレスＡＤのメモリセルを選択する。
一方、選択メモリセルの抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂ以上（Ｒｃ≧Ｒｂ）の場合には（ステップＳ５でＮｏ）、設定されたフォーミング用の正電圧パルスＶＰ（電圧ＶＰ＝Ｖｆｈ）のパルス幅Ｔｐ（１）を用いて、選択メモリセルに対して、フォーミング用の正電圧パルス（＋Ｖｆｈ、パルス幅Ｔｐ（１））を印加（ステップＳ６（第１電圧印加ステップ））し、次に、フォーミングできたかどうかを判定する前準備として、負電圧パルス（−Ｖｆｈ、パルス幅Ｔｎ１）を印加（ステップＳ７（判断ステップの一部））する。
その後、選択メモリセルのアドレスＡＤをインクリメント（ステップＳ８）し、次のアドレスＡＤのメモリセルを選択する。以下、ステップＳ４〜ステップＳ８までを、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きくなるまで、繰り返す。
ステップＳ４で選択メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きい場合（ＡＤ＞ＡＤｆ）には（ステップＳ４でＮｏ）、メモリセルアレイ４０２の全メモリセルの各抵抗値Ｒｃがフォーミング用の基準抵抗Ｒｂより小さく（Ｒｃ＜Ｒｂ）なっているかどうかをメモリテスター等の外部装置で判定（ステップＳ９）し、全メモリセルの各抵抗値Ｒｃが基準抵抗Ｒｂより小さくなっていない場合には（ステップＳ９でＮｏ）、ループ回数変数ｎを＋１インクリメントし、ｎ＝２に設定（ステップＳ１０）し、次に、ループ回数変数ｎが１３以下かどうかを判定（ステップＳ２）する。
その後、ステップＳ２〜ステップＳ１０までを、ループ回数変数ｎが１３より大きくなるまで、又は、ステップＳ９で全メモリセルのフォーミングがパスするまで、繰り返す。
但し、フォーミング用の正電圧パルスの幅Ｔｐ（ｎ）（ｎ＝１、２、３、・・・、の整数）の値は、一例として前出表１のように設定されている。
このように、このフォーミングフローは、抵抗変化素子１００の抵抗値がフォーミング用の基準抵抗Ｒｂよりも小さいか否かを判定する判定ステップＳ５と、小さくないと判定された場合に（ステップＳ５でＮｏ）、通常の書き換えに使用するパルス幅（Ｔｈ及びＴｌ）と同一か、それよりも長いフォーミング用の正電圧パルス（＋Ｖｆｈ、パルス幅Ｔｐ（ｎ））を印加する印加ステップＳ６と、フォーミングできたかどうかを判定する前準備としての負電圧パルス（−Ｖｆｈ、パルス幅Ｔｎ１）を印加する印加ステップＳ７と、を含む。もちろん、負電圧パルスは抵抗変化素子を低抵抗化できればよく、パルス幅Ｔｎ１は通常の書き込み動作のためのパルス幅と異なるパルス幅を用いてもよい。
そして、判定ステップＳ５と印加ステップＳ６、Ｓ７とはメモリセルアレイ４０２中の全メモリセルについて繰り返し（ステップＳ４〜ステップＳ８）、フォーミング対象メモリセルについて同一の正電圧パルスと負電圧パルス印加を終えた後に、フォーミングされていないセルが存在したら、再び、判定ステップＳ５と印加ステップＳ６、Ｓ７とを全メモリセルについて繰り返す（ステップＳ４〜ステップＳ８）。
図３０では、ステップＳ７の後にステップＳ８でアドレスＡＤをインクリメントして全ビットについて各パルス幅の正電圧パルスを印加する一例のフローチャートを示したが、ステップＳ７の後ステップＳ５に戻し、１ビットずつフォーミングの成功を確認してから、次のビットにアドレスＡＤをインクリメントしてもよい。
以上のような、フォーミング処理のための正電圧パルスのパルス幅がステップアップする第１フォーミングフローを採ることにより、フィラメントパス形成が必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを印加できるため、メモリセルアレイに対して、高速に（粗い）フォーミングを実施することができる。
次に、不揮発性記憶装置４００における第２フォーミング工程（図１６参照）のフォーミング動作の一例について、図３１に示すフォーミングフロー図を参照しながら説明する。
図３１の第２（追加）フォーミングフローでは、図３０の第１フォーミングフローに対して、初期化ステップＳ４１、ループ回数変数ｎが１０以下かどうかを判定するステップＳ４２、選択メモリセルの抵抗値Ｒｃが基準抵抗ＲｂＬ以下（Ｒｃ≦ＲｂＬ）かどうかを判断するベリファイ読み出しステップＳ４５、正電圧パルス印加ステップＳ４６、メモリセルアレイ４０２の全メモリセルの各抵抗値Ｒｃが第２フォーミング用の基準抵抗ＲｂＬ以下（Ｒｃ≦ＲｂＬ）となっているかどうかをメモリテスター等の外部装置で判定するステップＳ４９が異なる。
図３１に示すように、先ず、ループ回数変数ｎを１に初期化（ステップＳ４１）する。
次にループ回数変数ｎが１０以下かどうかを判定（ステップＳ４２）し、ループ回数変数ｎが１０より大きい場合には（ステップＳ４２でＮｏ）、第２（追加）フォーミング不良として追加フォーミング動作を終了し、一方、ループ回数変数ｎが１０以下の場合には（ステップＳ４２でＹｅｓ）、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し（ステップＳ４３）、次に、選択メモリセルＭ１１のアドレスＡＤがメモリセルアレイ４０２の最終アドレスＡＤｆ以下であるかどうかを判定（ステップＳ４４）する。
その結果、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆ以下である場合には（ステップＳ４４でＹｅｓ）、選択メモリセルに対して、選択メモリセルの抵抗値Ｒｃが基準抵抗ＲｂＬ以下（Ｒｃ≦ＲｂＬ）かどうかを判断するベリファイ読み出し（ステップＳ４５（判定ステップ））をし、その結果、選択メモリセルの抵抗値Ｒｃが第２フォーミング用の基準抵抗ＲｂＬ以下（Ｒｃ≦ＲｂＬ）場合には（ステップＳ４５でＹｅｓ）、既にフィラメントパス径を拡大する追加フォーミングを必要としない程度にフィラメントパス径が拡大しているため、選択メモリセルのアドレスＡＤをインクリメント（ステップＳ４８）し、次のアドレスＡＤのメモリセルを選択する。
一方、選択メモリセルの抵抗値Ｒｃが第２フォーミング用の基準抵抗ＲｂＬより大きい（Ｒｃ＞ＲｂＬ）場合には（ステップＳ４５でＮｏ）、設定されたフォーミング用の正電圧パルスＶＰ（電圧ＶＰ＝Ｖｆｈ）のパルス幅Ｔｐ２を用いて、選択メモリセルに対して、フォーミング用の正電圧パルス（電圧Ｖｆｈ、パルス幅Ｔｐ２）を印加（ステップＳ４６（追加電圧印加ステップ））し、次に、追加フォーミングできたかどうかを判定する前準備として、負電圧パルス（電圧Ｖｆｈ、パルス幅Ｔｎ２）を印加（ステップＳ４７（判断ステップの一部））する。
その後、選択メモリセルのアドレスＡＤをインクリメント（ステップＳ４８）し、次のアドレスＡＤのメモリセルを選択する。以下、ステップＳ４４〜ステップＳ４８までを、選択メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きくなるまで、繰り返す。
ステップＳ４４で選択メモリセルのアドレスＡＤが最終アドレスＡＤｆより大きい場合（ＡＤ＞ＡＤｆ）には（ステップＳ４４でＮｏ）、メモリセルアレイ４０２の全メモリセルの各抵抗値Ｒｃが第２フォーミング用の基準抵抗ＲｂＬ以下（Ｒｃ≦ＲｂＬ）なっているかどうかをメモリテスター等の外部装置で判定（ステップＳ４９）し、全メモリセルの各抵抗値Ｒｃが基準抵抗ＲｂＬ以下になっていない場合には（ステップＳ４９でＮｏ）、ループ回数変数ｎを＋１インクリメントし、ｎ＝２に設定（ステップＳ５０）し、次に、ループ回数変数ｎが１０以下かどうかを判定（ステップＳ４２）する。その後、ステップＳ４２〜ステップＳ５０までを、ループ回数変数ｎが１０より大きくなるまで、又は、ステップＳ４９で全メモリセルの第２追加フォーミングがパスするまで、繰り返す。
このように、この第２追加フォーミングフローは、抵抗変化素子１００の抵抗値が第２フォーミング用の基準抵抗ＲｂＬ以下か否かを判定する判定ステップＳ４５と、ＲｂＬ以下でないと判定された場合に（ステップＳ４５でＮｏ）、通常の書き換えに使用するパルス幅（Ｔｈ及びＴｌ）よりも長い追加フォーミング用の正電圧パルス（電圧Ｖｆｈ、パルス幅Ｔｐ２）を印加する印加ステップＳ４６と、追加フォーミングできたかどうかを判定する前準備としての負電圧パルス（電圧Ｖｆｈ、パルス幅Ｔｎ２）を印加する印加ステップＳ４７と、を含む。
そして、判定ステップＳ４５と印加ステップＳ４６、Ｓ４７とはメモリセルアレイ４０２中の全メモリセルについて繰り返し（ステップＳ４４〜ステップＳ４８）、フィラメントパス径が十分大きくない追加フォーミング対象メモリセルについて同一の正電圧パルスと負電圧パルス印加を終えた後に、追加フォーミングされていないセルが存在したら、再び、判定ステップＳ４５と印加ステップＳ４６、Ｓ４７とを全メモリセルについて繰り返す（ステップＳ４４〜ステップＳ４８）。
図３１では、Ｓ４７の後にＳ４８でアドレスＡＤをインクリメントして全ビットについて正電圧パルスを印加する一例のフローチャートを示したが、Ｓ４７の後Ｓ４５に戻し、１ビットずつフォーミングの成功を確認してから、次のビットにアドレスＡＤをインクリメントしてもよい。
以上のような、第２（追加）フォーミングフローを採ることにより、全メモリセルに対して、低抵抗状態のセル抵抗値を第２フォーミング用の基準抵抗ＲｂＬ（目標ＬＲ値）以下になるようにフィラメントパス径を拡大する追加フォーミングが実施できると共に、第１フォーミング工程後のフィラメントパス径が不十分なメモリセルに対してのみ正電圧パルス及び負電圧パルスを印加できるため、メモリセルアレイに対して、高速に第２（追加）フォーミングを実施することができる。
以上のように、第１フォーミング工程で先ず粗くフィラメントパスを形成し、その後、第２フォーミング工程で、第１フォーミング工程で確率的に発生するフィラメントパス径が不十分な大きさのメモリセルに対して、追加フォーミングが実施され、フィラメントパス径を拡大することができ、その結果、通常の書き換え動作におけるＬＲ状態のセル電流が増加し、動作ウィンドウが拡大するため、高速及び高信頼性の不揮発性記憶装置を実現できる。
以上の様に構成された不揮発性記憶装置４００の、データ書き込みサイクル、読み出しサイクル、及びフォーミングにおける動作例について、図３２（ａ）〜図３２（ｃ）及び図３３に示すタイミングチャート、図２６の本発明の第２の実施形態に係る不揮発性記憶装置４００の構成図を参照しながら説明する。
図３２（ａ）〜図３２（ｃ）は、本発明の第２の実施形態に係る不揮発性記憶装置４００の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義して、その動作例を示す。また、説明は、メモリセルＭ１１についてデータの書き込みおよび読み出しをする場合のみについて示す。
図３２（ａ）に示すメモリセルＭ１１に対するデータ「１」書き込みサイクルにおいては、最初に選択ビット線ＢＬ０及び選択ソース線ＳＬ０を、それぞれ電圧ＶＨ及び電圧ＶＬ（ここでは、電圧ＶＨと等しい）に設定する。次に、選択するワード線ＷＬ０を電圧ＶＬに設定するが、この時は、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図２６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに等しい電圧（ＶＬ＝ＶＨ）が印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
次に、選択ビット線ＢＬ０を所定期間（Ｔｌ＝５０ｎｓ）、電圧０Ｖに設定し、所定期間後、再度電圧ＶＨとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には、低抵抗化電圧パルス（電圧＝−ＶＬ）が印加され、高抵抗値から低抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「０」の書き込みが完了する。
つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に負電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に負電圧パルスを印加して低抵抗化している。
図３２（ｂ）に示すメモリセルＭ１１に対するデータ「０」書き込みにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＬに設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、選択ビット線ＢＬ０を所定期間（Ｔｈ）、電圧ＶＬと等しい電圧ＶＨに設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には正電圧パルス（つまり、高抵抗化電圧パルス）が印加され、低抵抗値から高抵抗値に書き込みが行われる。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データ「０」の書き込みが完了する。
つまり、ソース線及びワード線で行方向のメモリセルを選択しておき、その後に、特定のビット線に正電圧方向のパルス波形を印加することで、ソース線、ワード線及びビット線で選択されたメモリセルの抵抗変化素子に正電圧パルスを印加して高抵抗化している。ただし、この方法に限定されるわけではない。
図３２（ｃ）に示すメモリセルＭ１１に対するデータの読み出しサイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧ＶＨ（＝ＶＬ）よりも低い電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄに設定し、センスアンプ４０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
次に、本発明の実施の形態に係る不揮発性記憶装置４００のフォーミング動作について説明する。
図３３は、本発明の第２の実施形態に係る不揮発性記憶装置４００のフォーミング動作を示すタイミングチャートである。図３３に示すフォーミング動作では、アドレスＡＤが０であるメモリセルＭ１１の１ビットのみをアクセスし、アレイではなく、そのビットに対して、図３０及び図３１に示すフォーミングフロー（ただし、１ビットのみアクセスするため、ステップＳ４、ステップＳ８、ステップＳ４４、およびステップＳ４８を除く）を実施している。
図３３において、フォーミング開始時は、フォーミング対象のメモリセルＭ１１のワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の電圧状態は全て０Ｖであり、また、フォーミング用パルス幅制御クロック信号、及び、端子ＤＱは、全てＬレベルとなっている。また、メモリセルＭ１１は、初期状態である。
先ず、図３０に示すフローチャートのステップＳ１において、フォーミング用パルス幅制御クロック信号の電圧をＶＰ（電圧ＶＰ＝ＶＨ）、パルス幅をＴｐ（１）に設定し、かつ、ループ回数変数ｎを１に初期化し、パルス幅可変書き込み回路４０６が、正電圧パルス（電圧ＶＨ、パルス幅Ｔｐ（１））を印加できるように設定する。
次に、ステップＳ２において、ループ回数変数ｎが１３以下であると判定され、ステップＳ３において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、ステップＳ５に移行する。
ステップＳ５において、選択メモリセルの抵抗値Ｒｃが第１フォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかをベリファイ読み出しするため、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄに設定し、センスアンプ４０４により、選択メモリセルＭ１１に流れる電流値を検出することで、選択メモリセルＭ１１の抵抗値Ｒｃが第１フォーミング用の基準抵抗Ｒｂより小さい（Ｒｃ＜Ｒｂ）かどうかを判定する。抵抗値Ｒｃが第１フォーミング用の基準抵抗Ｒｂ以上の場合、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミング処理がフェイル（偽）している（ここでは、フォーミング処理が必要である）ことを外部装置（例えば、メモリテスター）に伝達する。その後、ワード線ＷＬ０及びビット線ＢＬ０を電圧０Ｖに設定し、ベリファイ読み出し動作を完了する。
次に、選択メモリセルに対して、図３０に示すフォーミング用の正電圧パルス（電圧Ｖｆｈ、パルス幅Ｔｐ（ｎ）、ｎ＝１）を印加（ステップＳ６）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｆｌに設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、フォーミング用パルス幅制御クロック信号に応じて、選択ビット線ＢＬ０を所定期間（Ｔｐ（ｎ））、電圧Ｖｆｈに設定して、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１の抵抗値Ｒｃは、初期状態のままで、フォーミングはされていないとしている。つまり、ここではフォーミングは失敗している状態を示している。その後、ワード線ＷＬ０を電圧０Ｖに設定し、正電圧パルス印加が完了する。
次に、図３０に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス（−Ｖｆｌ、パルス幅Ｔｎ１）を印加（ステップＳ７）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧Ｖｆｈ及び電圧Ｖｆｈと等しい電圧Ｖｆｌに設定する。
次に、選択するワード線ＷＬ０を電圧Ｖｆｌに設定するが、この時は、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図２６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに等しい電圧（Ｖｆｌ＝Ｖｆｈ）が印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
次に、選択ビット線ＢＬ０を所定期間（Ｔｎ１）、電圧０Ｖに設定し、所定期間後、再度電圧Ｖｆｈとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には、ＬＲ化負電圧パルス（−Ｖｆｌ）が印加されるが、選択メモリセルＭ１１は、フォーミングされていないため、低抵抗状態近傍には遷移できていない状態を示している。その後、ワード線ＷＬ０を電圧０Ｖに設定し、負電圧パルス印加が完了する。
その後、ステップＳ９において、ステップＳ５の判定結果がフォーミングフェイル（偽）と確認され（図３３では図示せず）、ステップＳ１０に移行し、ループ回数変数ｎを＋１インクリメントし、ｎ＝２に設定する。
次に、ステップＳ２において、ループ回数変数ｎが１３以下であると判定され、ステップＳ３において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、ステップＳ５に移行する。
２回目のステップＳ５では、１回目のステップＳ５と同様のベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃが初期抵抗状態のままで、第１フォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
次に、選択メモリセルに対して、図３０に示すフォーミング用の正電圧パルス（＋Ｖｆｈ、パルス幅Ｔｐ（２）＝１００ｎｓ）を印加（ステップＳ６）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｆｈと等しい電圧Ｖｆｌに設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、フォーミング用パルス幅制御クロック信号に応じて、パルス幅可変書き込み回路４０６は、選択ビット線ＢＬ０を所定期間（Ｔｐ（２））、電圧Ｖｆｈに設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階でも、図２６のメモリセルＭ１１は、初期状態のままで、フォーミングはされていないとしている。つまり、フォーミングは失敗している状態を示している。その後、ワード線ＷＬ０を電圧０Ｖに設定し、正電圧パルス印加が完了する。
次に、図３０に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス（−Ｖｆｌ、パルス幅Ｔｎ１）を印加（ステップＳ７）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧Ｖｆｈ及び電圧Ｖｆｈと等しい電圧Ｖｆｌに設定する。
次に、選択するワード線ＷＬ０を電圧Ｖｆｌに設定するが、この時は、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図２６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに等しい電圧（Ｖｆｌ＝Ｖｆｈ）が印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
次に、選択ビット線ＢＬ０を所定期間（Ｔｎ１）、電圧０Ｖに設定し、所定期間後、再度電圧Ｖｆｈとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には、ＬＲ化負電圧パルス（−Ｖｆｌ）が印加されるが、選択メモリセルＭ１１は、フォーミングされていないため、低抵抗状態近傍には遷移できない。その後、ワード線ＷＬ０を電圧０Ｖに設定し、負電圧パルス印加が完了する。
その後、図３０に示すステップＳ２からステップＳ１０（ステップＳ４、ステップＳ８を除く）のループ、つまり、ベリファイ読み出し動作と正電圧パルスの印加及び負電圧パルスの印加を３回目から９回目まで繰返すが、メモリセルＭ１１の抵抗値Ｒｃが初期抵抗状態のままで、基準抵抗Ｒｂ以上のままである。つまり、フォーミングは失敗している状態を示している。
その後、ステップＳ９において、ステップＳ５の判定結果がフォーミングフェイル（偽）と確認され（図３３では図示せず）、ステップＳ１０に移行し、ループ回数変数ｎを＋１インクリメントし、ｎ＝１０に設定している。
次に、ステップＳ２において、ループ回数変数ｎが１３以下であると判定され、ステップＳ３において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、ステップＳ５に移行する。
１０回目のステップＳ５では、１回目のステップＳ５と同様のベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃが初期抵抗状態のままで、フォーミング用の基準抵抗Ｒｂ以上のため、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、フォーミングがフェイル（偽）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
次に、選択メモリセルに対して、図３０に示すフォーミング用の正電圧パルス（＋Ｖｆｈ、パルス幅Ｔｐ（１０））を印加（ステップＳ６）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｆｌに設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、選択ビット線ＢＬ０を所定期間（Ｔｐ（１０））、電圧Ｖｆｈに設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には、長いパルス幅Ｔｐ（１０）のフォーミング用正電圧パルスが印加されることになり、選択メモリセルＭ１１は、初期の高抵抗状態から、導電パスが形成され、高抵抗状態ＨＲ近傍のフォーミング後抵抗値に遷移し、フォーミングが行われる。これにより、フォーミングが成功したことを示している。その後、ワード線ＷＬ０を電圧０Ｖに設定し、フォーミング用正電圧パルス印加が完了する。
次に、図３０に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス（電圧Ｖｆｌ、パルス幅Ｔｎ１）を印加（ステップＳ７）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧Ｖｆｈ及び電圧Ｖｆｈと等しい電圧Ｖｆｌに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｆｌに設定するが、この時は、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図２６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに等しい電圧（Ｖｆｌ＝Ｖｆｈ）が印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
次に、選択ビット線ＢＬ０を所定期間（Ｔｎ１）、電圧０Ｖに設定し、所定期間後、再度電圧Ｖｆｈとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には、ＬＲ化負電圧パルス（電圧Ｖｆｌ）が印加され、選択メモリセルＭ１１は、フォーミング（フィラメントパスが形成）されているため、高抵抗状態（ＨＲ）から、低抵抗状態（ＬＲ）に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、負電圧パルス印加が完了する。
その後、ステップＳ９において、ステップＳ５の判定結果がフォーミングフェイル（偽）と確認され、ステップＳ１０に移行し、ループ回数変数ｎを＋１インクリメントし、ｎ＝１１に設定する。
次に、ステップＳ２において、ループ回数変数ｎが１３以下であると判定され、ステップＳ３において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、ステップＳ５に移行する。
１１回目のステップＳ５では、ベリファイ読み出し（Ｒｃ＜Ｒｂ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃが第１フォーミング用の基準抵抗Ｒｂより小さくなっているため、センスアンプ出力ＳＡＯは、Ｈレベルを出力し、端子ＤＱに“１”データを出力し、フォーミングがパス（真）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
その後、ステップＳ９において、直前のステップＳ５の判定結果がフォーミングパス（真）していたと確認され、第１フォーミング工程が完了する。
次に、図３３において、第２フォーミング工程開始時は、追加フォーミング対象のメモリセルＭ１１のワード線ＷＬ０とビット線ＢＬ０とソース線ＳＬ０の電圧状態は全て０Ｖであり、また、フォーミング用パルス幅制御クロック信号、及び、端子ＤＱは、全てＬレベルとなっている。また、メモリセルＭ１１は、第１フォーミング工程が完了しているため、基準抵抗Ｒｂよりも小さい抵抗値になっている。
先ず、図３１に示すフローチャートのステップＳ４１において、ループ回数変数ｎを１に初期化する。
次に、ステップＳ４２において、ループ回数変数ｎが１０以下であると判定され、ステップＳ４３において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、ステップＳ４５に移行する。
ステップＳ４５において、選択メモリセルの抵抗値Ｒｃが第２（追加）フォーミング用の基準抵抗ＲｂＬ以下（Ｒｃ≦Ｒｂ）かどうかをベリファイ読み出しするため、選択するワード線ＷＬ０を電圧ＶＤＤに設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
次に、選択ビット線ＢＬ０を所定期間、読み出し電圧Ｖｒｅａｄに設定し、センスアンプ４０４により、選択メモリセルＭ１１に流れる電流値を検出することで、選択メモリセルＭ１１の抵抗値Ｒｃが第２（追加）フォーミング用の基準抵抗ＲｂＬ以下（Ｒｃ≦ＲｂＬ）かどうかを判定する。抵抗値Ｒｃが第２（追加）フォーミング用の基準抵抗ＲｂＬより大きい場合、センスアンプ出力ＳＡＯは、Ｌレベルを出力し、端子ＤＱに“０”データを出力し、第２（追加）フォーミング処理がフェイル（偽）している（ここでは、追加フォーミング処理が必要である）ことを外部装置（例えば、メモリテスター）に伝達する。その後、ワード線ＷＬ０及びビット線ＢＬ０を電圧０Ｖに設定し、ベリファイ読み出し動作を完了する。
次に、選択メモリセルに対して、図３１に示す第２（追加）フォーミング用の正電圧パルス（＋３．３Ｖ、パルス幅Ｔｐ２）を印加（ステップＳ４６）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｆｌに設定し、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。次に、フォーミング用パルス幅制御クロック信号に応じて、選択ビット線ＢＬ０を所定期間（Ｔｐ２）、電圧Ｖｆｈに設定し、所定期間後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１の抵抗値Ｒｃは、フィラメントパスが既に形成されているために、高抵抗化する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、正電圧パルス印加が完了する。
次に、図３１に示すベリファイ読み出しする前準備として、選択メモリセルに対して、負電圧パルス（−Ｖｆｌ、パルス幅Ｔｎ２）を印加（ステップＳ４７）するために、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧Ｖｆｈ及び電圧Ｖｆｈと等しい電圧Ｖｆｌに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｆｌに設定するが、この時は、図２６の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図２６のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに等しい電圧（Ｖｆｌ＝Ｖｆｈ）が印加されているので、トランジスタのオン・オフに関係なく電流は流れない。
次に、選択ビット線ＢＬ０を所定期間（Ｔｎ２）、電圧０Ｖに設定し、所定期間後、再度電圧Ｖｆｈとなるパルス波形を印加する。この段階で、図２６のメモリセルＭ１１には、ＬＲ化負電圧パルス（電圧Ｖｆｌ）が印加され、選択メモリセルＭ１１は、低抵抗状態に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、負電圧パルス印加が完了する。
その後、ステップＳ４９において、ステップＳ４５の判定結果がフォーミングフェイル（偽）と確認され（図３３では図示せず）、ステップＳ５０に移行し、ループ回数変数ｎを＋１インクリメントし、ｎ＝２に設定する。
次に、ステップＳ４２において、ループ回数変数ｎが１０以下であると判定され、ステップＳ４３において、メモリセルのアドレスＡＤを初期化（ＡＤ＝０）し、ステップＳ４５に移行する。
２回目のステップＳ４５では、ベリファイ読み出し（Ｒｃ≦ＲｂＬ？）動作を行うが、今、選択メモリセルＭ１１の抵抗値Ｒｃが第２（追加）フォーミング用の基準抵抗ＲｂＬ以下になっているため、センスアンプ出力ＳＡＯは、Ｈレベルを出力し、端子ＤＱに“１”データを出力し、フォーミングがパス（真）していることを外部装置（例えば、メモリテスター）に伝達し、ベリファイ読み出し動作を完了する。
その後、ステップＳ４９において、直前のステップＳ４５の判定結果がフォーミングパス（真）していたと確認され、第２フォーミング工程が完了する。
フォーミング後、図３２に示すように、高抵抗（ＨＲ）化電圧パルスの電圧を＋ＶＨに、低抵抗（ＬＲ）化電圧パルスの電圧を−ＶＬに、またパルス幅をＴｈ＝Ｔｌに設定し、通常の“０”データ（ＨＲ化）及び“１”データ（ＬＲ化）書き込みが可能となると同時に、図１８に示したように追加フォーミングフロー（第２フォーミング工程）を実施することにより、中途半端なフィラメントパスを有したメモリセルを撲滅でき、ＬＲ電流が向上可能となる。
このように、図３０及び図３１に示すフォーミングフローに基づいて、図２６に示す１Ｔ１Ｒ型メモリセルのアレイに対して、メモリセル毎にフィラメントパスを形成し、その後、フィラメントパス径を拡大する追加フォーミングを実施した場合における累積パルス印加時間と累積フォーミング率の関係を図３４Ａ、図３４Ｂに示す。図３４Ａの横軸は、図３９のメモリセルにおいて、パルス幅Ｔｐ（ｎ）（ｎ＝１〜１３までの整数）の正電圧パルス（電圧＋Ｖｆｈ）を印加した場合における、各メモリセルの累積パルス印加時間を表し、縦軸は、アレイの累積第１フォーミング率を表す。また、図３４Ｂの横軸は、図３９のメモリセルにおいて、パルス幅Ｔｐ２（固定）の正電圧パルス（電圧＋Ｖｆｈ）を印加した場合における、各メモリセルの累積パルス印加時間を表し、縦軸は、アレイの累積第２フォーミング率を表す。
図３４Ａに示すように、第１フォーミング処理時に、正電圧パルス幅を徐々に広げることで、フォーミングが進行して、一例として、電圧＋Ｖｆｈ、累積パルス印加時間ｔ１（＝ΣＴｐ（ｎ），ｎ＝１〜６）の正電圧パルスの印加で、アレイ内のほぼ全てのメモリセルのフィラメントパスが形成される。
また、図３４Ｂに示すように、第２（追加）フォーミング処理時には、パルス幅Ｔｐ２（固定）の１回目の追加正電圧パルスを印加することにより、アレイの約９４％のメモリセルがパスし、さらに、同じパルス幅の２回目の追加正電圧パルスの印加（累積パルス印加時間ｔ２）で、アレイ内のほぼ全てのメモリセルの追加フォーミングが完了（ＬＲ状態セル電流≧Ｉｔｈ２）する。
従って、従来の方法では、フォーミング用の正電圧パルス幅がｔ３の場合、図３４Ａからも明らかなように、全メモリセルのフィラメントパス形成（第１フォーミング）ができなかったが、図３０に示すように正電圧パルス幅を徐々に広げてフォーミングを行うフォーミングフローを採ることにより、実用的な電圧範囲で、かつ、アレイ面積を増大させることなく（ここでは、ＮＭＯＳトランジスタのゲート幅Ｗは、０．４４μｍ）、全セル第１フォーミング（粗くフィラメントパス形成）が可能となる。
また、第１フォーミング完了後、さらに追加で第２フォーミングを実施することにより、不十分な大きさのフィラメントパス径を拡大することができ、ＬＲ状態のセル電流を向上させることが可能となる。
さらに、フォーミングが必要なメモリセルに対してのみ正電圧パルス及び負電圧パルスを追加で印加できるため、メモリセルアレイに対して、効率よくフォーミングを実施することができる。
以上、本発明に係るフォーミング方法及び抵抗変化型不揮発性記憶装置について、実施の形態及びその変形例に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態及び変形例における各ステップ及び構成要素を任意に組み合わせたりして実現されるフォーミング方法及び抵抗変化型不揮発性記憶装置も、本発明に含まれる。
また、本実施の形態では、１Ｔ１Ｒ型メモリセルの選択トランジスタとして、ＮＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタを用いても良い。その際には、ＰＭＯＳトランジスタのソースが正電位に接続される（つまり、ドレインが抵抗変化素子と接続される）のが好ましい。より大きな電流駆動能力を確保するためである。
なお、本実施の形態では、フォーミング工程における１回目の正電圧パルスのパルス幅Ｔｐ（１）及び負電圧パルスのパルス幅Ｔｎを、通常データ書込み工程における高抵抗化電圧パルスのパルス幅Ｔｈ及び低抵抗化電圧パルスのパルス幅Ｔｌと同じ（一例として、５０ｎｓ）に設定したが、これらのパルス幅Ｔｎ、Ｔｈ、Ｔｌは必ずしも一致している必要はない。
なお、本実施の形態では、通常の“０”、“１”データの書き込みにおいて、ワード線ＷＬ０電圧（＝＋ＶＬ）、低抵抗化電圧パルスの電圧ＶＰ（＝−ＶＬ）、及び高抵抗化電圧パルスの電圧ＶＰ（＝＋ＶＬ）は、全て電圧の絶対値を同一に設定したが、必ずしも一致させる必要は無い。
なお、フォーミング工程は、初回のデータの書き込みに先立って、１回行えばよいため、フォーミング用電源５００を設けず、外部から直接フォーミング用電圧を印加しても良い。
また、本発明は、抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置として実現できるだけでなく、抵抗変化型不揮発性記憶素子として実現できる。
つまり、本発明は、図３９に示される抵抗変化素子１００と同様の構造を有するが、その特性として、（１）第２電極（上記実施の形態における上部電極１００ｃ）を基準として第１電極（上記実施の形態における下部電極１００ａ）に対して正の電位を持つ第１の閾値電圧以上の電圧パルスである低抵抗化電圧パルスが印加されると低抵抗状態に遷移し、第１電極を基準として第２電極に対して正の電位をもつ第２の閾値電圧以上の電圧パルスである高抵抗化電圧パルスが印加されると高抵抗状態に遷移する特性と、（２）初期状態における非線形の電流−電圧特性と、（３）初期状態において第１電極を基準として第２電極に対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加、又は、初期状態において第２電極を基準として第１電極に対して正の電位を持つ所定電圧以上の電圧の電圧パルスが印加され、かつ、所定時間、当該電圧が印加され続けるとフィラメントパスが形成され、かつ、抵抗変化型不揮発性記憶素子に流れる電流に応じて、指数関数的に当該フォーミングの完了時間が決まる特性と、（４）フィラメントパス形成（第１フォーミング）においては、印加される少なくとも１個以上の電圧パルスの累積的なパルス印加時間が大きくなるほどフォーミングが完了する確率が大きくなる特性と、（５）追加フォーミング（第２フォーミング）を実施することによりフィラメントパス径を拡大でき、その結果、ＬＲ状態セル電流が増加する特性とを有する抵抗変化型不揮発性記憶素子として実現することもできる。
本発明は、抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置として、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタや双方向ダイオード等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な電圧範囲で、アレイ面積を増大させることなく、動作ウィンドウを拡大可能とするフォーミングを実施できるので、携帯電話やノートパソコン等の電子機器に使用される、高速、高信頼性で、かつ、小面積化が可能なメモリを実現するのに有用である。
１００ 抵抗変化素子
１００ａ 下部電極
１００ｂ 抵抗変化層
１００ｂ−１ 第１の抵抗変化層（第１のタンタル酸化物層）
１００ｂ−２ 第２の抵抗変化層（第２のタンタル酸化物層）
１００ｃ 上部電極
１０１ 下部端子
１０２ 上部電極端子
１０３ ゲート端子
１０４ ＮＭＯＳトランジスタ
１０５ 下部電極端子
１０６ 抵抗変化膜
１１０ 固定抵抗
２００ 不揮発性記憶装置
２０１ メモリ本体部
２０２ メモリセルアレイ
２０３ 行選択回路／ドライバ
２０４ 列選択回路／ドライバ
２０５ 書き込み回路
２０６ センスアンプ
２０７ データ入出力回路
２０８ アドレス入力回路
２０９ 制御回路
２１０ 自動フォーミング回路
２１１ 自動フォーミング制御回路
２１２ メモリセル
２１３ 上部配線
２１４ 下部配線
２１５ 下部電極
２１６ 整流素子
２１６−１ 整流層
２１７ 内部電極
２１８ 抵抗変化層
２１８−１ 第１の抵抗変化層
２１８−２ 第２の抵抗変化層
２１９ 上部電極
２２０ 抵抗変化素子
２２４ 差動アンプ
３００ ＰＭＯＳトランジスタ
３０１ スイッチトランジスタ
３０２ スイッチ
３０３ 差動アンプ
３０４ プリチャージトランジスタ
３０５ シフトレジスタ回路
３０６ ＡＮＤ回路
４００ 不揮発性記憶装置
４０１ メモリ本体部
４０２ メモリセルアレイ
４０３ 列選択回路
４０４ センスアンプ
４０５ データ入出力回路
４０６ パルス幅可変書き込み回路
４０７ 行ドライバ
４０８ 行選択回路
４０９ アドレス入力回路
４１０ 制御回路
４１１ 書き込み用電源
４１２ 低抵抗（ＬＲ）化用電源
４１３ 高抵抗（ＨＲ）化用電源
４１８ カレントミラー回路
４１９、４２０ クランプトランジスタ
４２１ 基準回路
４２２、４２３、４２７ 選択トランジスタ
４２４ 差動アンプ
４２５、４２６ トランジスタ
５００ フォーミング用電源
７０２ 通常動作用基準電流生成回路
７０３ フォーミング動作用基準電流生成回路
７０４ 比較回路
７０３１ 第１フォーミング動作用基準電流生成回路
７０３２ 第２フォーミング動作用基準電流生成回路

Claims (19)

  1. 抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルに対してフォーミング用の電圧パルスを印加することにより、前記抵抗変化型不揮発性記憶素子を、製造後に電圧が印加されていない初期状態から、前記抵抗変化型不揮発性記憶素子の抵抗値が前記初期状態よりも低い範囲にあり、かつ印加される通常動作用の電圧パルスの極性によって高抵抗状態と低抵抗状態とを可逆的に遷移可能な動作可能状態に変化させるフォーミング方法であって、
    前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた遷移金属酸化物層とを有し、
    前記遷移金属酸化物層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極と接し前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の遷移金属酸化物層とで構成され、
    前記抵抗変化型不揮発性記憶素子は、通常動作時において、
    前記第２電極を基準として前記第１電極に対して、第１の閾値電圧以上の正の第１書き込み電圧パルスが印加されると前記低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して第２の閾値電圧以上の正の第２書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、
    前記初期状態において、前記第１電極と前記第２電極との間に第１の絶対値以上の振幅を有する第１フォーミング用電圧が印加され、当該第１フォーミング用電圧が印加される累積時間が第１の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第１動作可能状態に変化する第１フォーミングが起こり、かつ、前記第１フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第１の所定時間が減少する特性と、
    前記第１フォーミング後の前記第１動作可能状態において、さらに、前記第１電極と前記第２電極との間に第２フォーミング用電圧が印加され、当該第２フォーミング用電圧が印加される累積時間が第２の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第１動作可能状態から、前記第１動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第２動作可能状態に変化する第２フォーミングが起こる特性と、を有し、
    前記フォーミング方法は、
    前記抵抗変化型不揮発性記憶素子が前記初期状態にあるときに、前記第１フォーミングが起こるまで、前記第１電極と前記第２電極との間に前記第１フォーミング用電圧を印加する第１フォーミングステップと、
    前記第１フォーミング後の前記第１動作可能状態において、前記第２フォーミングが起こるまで、前記第１電極と前記第２電極との間に前記第２フォーミング用電圧を印加する第２フォーミングステップと、
    を含む抵抗変化型不揮発性記憶素子のフォーミング方法。
  2. 前記第１フォーミングステップは、
    前記抵抗変化型不揮発性記憶素子を前記初期状態から前記第１動作可能状態に変化させるために、前記第１電極と前記第２電極との間に、前記第１の絶対値以上の振幅を有し、かつ、第１のパルス幅を有する第１電圧パルスを、前記第１フォーミング用電圧として印加する第１電圧印加ステップと、
    前記第１電圧印加ステップにおける前記第１電圧の印加によって前記第１フォーミングが完了したか否かを判断する第１判断ステップと、を含み、
    前記第１電圧印加ステップは、前記第１判断ステップで前記第１フォーミングが完了していないと判断された場合に再度実行され、
    後続の前記第１電圧印加ステップでは、前記第１電極と前記第２電極間に、前記第１の絶対値以上の振幅を有し、かつ、直前の前記第１電圧印加ステップで印加した第１電圧パルスのパルス幅よりも長いパルス幅を有する新たな第１電圧パルスを印加し、
    前記第２フォーミングステップは、
    前記抵抗変化型不揮発性記憶素子を前記第１フォーミング後の前記第１動作可能状態から前記第２動作可能状態に変化させるために、前記第１電極と前記第２電極との間に第２電圧パルスを、前記第２フォーミング用電圧として印加する第２電圧印加ステップと、
    前記第２電圧印加ステップにおける前記第２電圧パルスの印加によって前記第２フォーミングが完了したか否かを判断する第２判断ステップと、を含み、
    前記第２電圧印加ステップは、前記第２判断ステップで前記第２フォーミングが完了していないと判断された場合に再度実行される
    請求項１に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  3. 前記１判断ステップでは、前記第２電極を基準として前記第１電極に対して第１の閾値電圧以上の正の第３書き込み電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記初期抵抗状態よりも抵抗値が低い抵抗状態にあるか否かを判断することによって、前記第１フォーミングが完了したか否かを判断する
    請求項２に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  4. 前記第２判断ステップでは、前記第２電極を基準として前記第１電極に対して第１の閾値電圧以上の正の第４書き込み電圧パルスを前記抵抗変化型不揮発性記憶素子に印加した後、前記抵抗変化型不揮発性記憶素子が前記第２動作可能状態でのみ遷移可能な低抵抗状態にあるか否かを判断することによって、前記第２フォーミングが完了したか否かを判断する
    請求項２に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  5. 前記第１判断ステップと前記第１電圧印加ステップとは、前記第１判断ステップで前記第１フォーミングが完了したと判断されるまで、繰り返される
    請求項２又は請求項３に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  6. 前記第２判断ステップと前記第２電圧印加ステップとは、前記第２判断ステップで前記第２フォーミングが完了したと判断されるまで、繰り返される
    請求項２又は請求項４に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  7. 前記第３書き込み電圧パルスまたは前記第４書き込み電圧パルスのパルス幅は、前記前記第１書き込み電圧パルスのパルス幅と同一である
    請求項４に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  8. 前記第１電極と前記第２電極とは異なる材料で構成され、
    前記第２電極は、イリジウムＩｒ、又は、ＩｒとＰｔの合金で構成される
    請求項１から請求項７のいずれか１項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  9. 前記第１の遷移金属酸化物層は、ＴａＯｘで表される組成を有する層であり、
    前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
    請求項１から請求項８のいずれか１項に記載の抵抗変化型不揮発性記憶素子のフォーミング方法。
  10. 抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、
    前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた遷移金属酸化物層とを有し、
    前記遷移金属酸化物層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の酸素不足型の遷移金属酸化物層とで構成され、
    前記抵抗変化型不揮発性記憶素子は、
    前記第２電極を基準として前記第１電極に対して第１の閾値電圧以上の正の第１書き込み電圧パルスが印加されると低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して第２の閾値電圧以上の正の第２書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、
    前記初期状態において、前記第１電極と前記第２電極との間に第１の絶対値以上の振幅を有する第１フォーミング用電圧が印加され、当該第１フォーミング用電圧が印加される累積時間が第１の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第１動作可能状態に変化する第１フォーミングが起こり、かつ、前記第１フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第１の所定時間が減少する特性と、
    前記第１フォーミング完了後の前記第１動作可能状態において、さらに、前記第１電極と前記第２電極との間に第２フォーミング用電圧が印加され、当該第２フォーミング用電圧が印加される累積時間が第２の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第１動作可能状態から、前記第１動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第２動作可能状態に変化する第２フォーミングが起こる特性と、を有し、
    前記抵抗変化型不揮発性記憶装置は、
    前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、
    前記メモリセルアレイの中から、少なくとも１つメモリセルを選択する選択部と、
    前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するセンスアンプと、
    前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に印加するための前記第１の絶対値以上の振幅を有するフォーミング用電圧パルスを発生するフォーミング用電圧パルス発生部と、前記抵抗変化型不揮発性記憶素子が前記初期状態よりも抵抗値が低い前記第１フォーミング完了後の抵抗状態にあるかどうかを判定するフォーミング完了検知部と、前記フォーミング完了検知部が、前記第１フォーミング完了を検知してから所定時間後に最終的にフォーミング完了信号を生成するフォーミング完了信号生成部と、から構成される自動フォーミング部と、
    アドレス信号を順次自動生成し、そのアドレス信号に応じて前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に前記第１フォーミング及び前記第２フォーミングを発生させるために、前記自動フォーミング部を制御する自動フォーミング制御部と、を備え、
    前記自動フォーミング部は、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に、１回のパルス印加で前記第１フォーミングと前記第２フォーミングとを起こすために、前記第１電極と前記第２電極との間に前記所定電圧よりも大きい振幅を有する前記フォーミング用電圧パルスを前記第１フォーミングパルスとして印加しながら、前記フォーミング完了検知部が、前記抵抗変化型不揮発性記憶素子が前記第１フォーミング完了後の抵抗状態に遷移したと判定すると、前記フォーミング用電圧パルスを前記第２フォーミングパルスとして印加し続けながら、当該遷移したと判定してから前記所定時間後にフォーミング完了信号を生成すると共に、前記フォーミング用電圧パルスの印加を停止し、前記選択されたメモリセルのフォーミングを終了する
    抵抗変化型不揮発性記憶装置。
  11. 前記フォーミング用電圧パルスの印加では、印加可能な電流量が、所定電流以下に制限されていることを特徴とする
    請求項１０に記載の抵抗変化型不揮発性記憶装置。
  12. 前記フォーミング完了信号生成部は、ｎ（２以上の整数）段のシフトレジスタ回路と、各段の前記シフトレジスタ回路の出力が全て入力されたＡＮＤ回路とから構成される
    請求項１０又は請求項１１に記載の抵抗変化型不揮発性記憶装置。
  13. 抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続されたメモリセルを用いた抵抗変化型不揮発性記憶装置であって、
    前記抵抗変化型不揮発性記憶素子は、前記スイッチ素子と接続された第１電極と、第２電極と、前記第１電極及び前記第２電極に挟まれた遷移金属酸化物層とを有し、
    前記遷移金属酸化物層は、前記第１電極と接する酸素不足型の第１の遷移金属酸化物層と、前記第２電極と接し、前記第１の遷移金属酸化物層よりも小さい酸素不足度をもつ第２の酸素不足型の遷移金属酸化物層とで構成され、
    前記抵抗変化型不揮発性記憶素子は、
    前記第２電極を基準として前記第１電極に対して第１の閾値電圧以上の正の第１書き込み電圧パルスが印加されると低抵抗状態に遷移し、前記第１電極を基準として前記第２電極に対して第２の閾値電圧以上の正の第２書き込み電圧パルスが印加されると高抵抗状態に遷移する特性と、
    前記初期状態において、前記第１電極と前記第２電極との間に第１の絶対値以上の振幅を有する第１フォーミング用電圧が印加され、当該第１フォーミング用電圧が印加される累積時間が第１の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記初期状態から、通常動作用電圧が印加されるに応じて高抵抗状態と低抵抗状態とを可逆的に遷移可能な第１動作可能状態に変化する第１フォーミングが起こり、かつ、前記第１フォーミング用電圧を印加したときに前記抵抗変化型不揮発性記憶素子に流れる電流が大きいほど当該第１の所定時間が減少する特性と、
    前記第１フォーミング完了後の前記第１動作可能状態において、さらに、前記第１電極と前記第２電極との間に第２フォーミング用電圧が印加され、当該第２フォーミング用電圧が印加される累積時間が第２の所定時間を超えたときに、前記抵抗変化型不揮発性記憶素子が、前記第１動作可能状態から、前記第１動作可能状態で遷移可能な低抵抗状態における抵抗値よりもさらに抵抗値が低い低抵抗状態に遷移可能な第２動作可能状態に変化する第２フォーミングが起こる特性と、を有し、
    前記抵抗変化型不揮発性記憶装置は、
    前記抵抗変化型不揮発性記憶素子とスイッチ素子とが直列に接続された複数のメモリセルから構成されるメモリセルアレイと、
    前記メモリセルアレイの中から、少なくとも１つメモリセルを選択する選択部と、
    前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子にフォーミングを発生させるためのフォーミング用電圧を発生するフォーミング用電源部と、
    前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子に印加する前記第１書き込み電圧及び前記第２書き込み用電圧を発生する書き込み用電源部と、
    前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子をフォーミングする場合、又は、書き込む場合に、当該抵抗変化型不揮発性記憶素子の抵抗状態を所望の状態に遷移させるためのパルス幅可変の書き込み用電圧パルスを発生するパルス幅可変書き込み用電圧パルス発生部と、
    前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記初期状態よりも抵抗値が低い前記第１フォーミング完了後の抵抗状態にあるか否かを判定する第１フォーミング判定部、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が前記第２の低抵抗状態にあるか否かを判定する第２フォーミング判定部、及び、前記選択部で選択されたメモリセルに含まれる抵抗変化型不揮発性記憶素子が高抵抗状態か低抵抗状態かを判定するセンスアンプと、を備え、
    前記パルス幅可変書込み用電圧パルス発生部は、
    前記抵抗変化型不揮発性記憶素子に前記第１フォーミングを起こすために、前記第１電極と前記第２電極との間に前記第１の絶対値以上の振幅を有し、かつ、第１のパルス幅を有する第１電圧パルスを印加するとともに、前記第１フォーミング判定部が、前記第１電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子が前記第１フォーミング完了後の抵抗状態にないと判断した場合に、前記第１電極と前記第２電極との間に前記第１の絶対値以上の振幅を有し、かつ、前記第１のパルス幅よりも長いパルス幅を有する第２電圧パルスを印加し、
    さらに、前記抵抗変化型不揮発性記憶素子に、前記第１フォーミング完了後の抵抗状態において遷移可能な前記第１の低抵抗状態から、より抵抗値が低い前記第２の低抵抗状態に遷移可能となる第２フォーミングを起こすために、前記第１電極と前記第２電極との間に第３のパルス幅を有する追加電圧パルスを印加するとともに、前記第２フォーミング判定部が、前記追加電圧パルスの印加後における前記抵抗変化型不揮発性記憶素子が前記第２の低抵抗状態にないと判断した場合に、前記第１電極と前記第２電極との間に前記第３のパルス幅を有する追加電圧パルスをさらに印加する
    抵抗変化型不揮発性記憶装置。
  14. 前記第２フォーミング判定部は、前記第２電極を基準として前記第１電極に対して第１の閾値電圧以上の正の第３書き込み電圧パルスを前記メモリセルに印加した後、前記抵抗変化型不揮発性記憶素子が前記第２の低抵抗状態にあるか否かを判断する
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  15. 前記第１フォーミング判定部による判断と前記パルス幅可変書込み用電圧パルス発生部による前記第２電圧パルスの印加とは、前記第１フォーミング判定部で前記抵抗変化型不揮発性記憶素子が前記初期抵抗状態よりも低い抵抗状態にあると判断されるまで、繰り返され、
    前記パルス幅可変書き込み用電圧パルス発生部は、前記第２電圧パルスを印加する際に、短いパルス幅から段階的にパルス幅が長くなるような第１フォーミング用電圧パルスを発生する
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  16. 前記第２フォーミング判定部による判断と前記パルス幅可変書込み用電圧パルス発生部による前記追加電圧パルスの印加とは、前記第２フォーミング判定部で前記抵抗変化型不揮発性記憶素子が前記第２の低抵抗状態にあると判断されるまで、繰り返され、
    前記パルス幅可変書き込み用電圧パルス発生部は、前記追加電圧パルスを印加する際に、所定のパルス幅に固定された第２フォーミング用電圧パルスを発生する
    請求項１３に記載の抵抗変化型不揮発性記憶装置。
  17. 前記負電圧パルスのパルス幅は、前記書き込み時に用いられる書き込み用電圧パルスのパルス幅と同一である
    請求項１４に記載の抵抗変化型不揮発性記憶装置。
  18. 前記第１電極と前記第２電極とは異なる材料で構成され、
    前記第２電極は、イリジウムＩｒ、又は、ＩｒとＰｔの合金で構成される
    請求項１０から請求項１７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  19. 前記第１の遷移金属酸化物層は、ＴａＯｘで表される組成を有する層であり、
    前記第２の遷移金属酸化物層は、ＴａＯｙ（ただし、ｘ＜ｙ）で表される組成を有する層である
    請求項１０から請求項１８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
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