WO2022009618A1

WO2022009618A1 - 抵抗変化型不揮発性記憶装置およびその書き込み方法

Info

Publication number: WO2022009618A1
Application number: PCT/JP2021/022553
Authority: WO
Inventors: 賢河合; 幸治片山
Original assignee: ヌヴォトンテクノロジージャパン株式会社
Priority date: 2020-07-09
Filing date: 2021-06-14
Publication date: 2022-01-13
Also published as: US20230081445A1; CN115917651A; JPWO2022009618A1

Abstract

抵抗変化型不揮性発記憶装置は、高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化素子（ＲＳＥ）と、高抵抗状態から低抵抗状態に変化させるための低抵抗化電流を抵抗変化素子に通電する電流供給回路（２４）と、を備え、低抵抗化電流の電流波形は、時間軸において、第１期間と、第１期間に続く第２期間とを有し、低抵抗化電流は、第１期間において第１電流を抵抗変化素子に印加し、第２期間において第１電流より小さい第２電流を抵抗変化素子に印加し、第１期間の終了時における第１電流は０でなく、第２期間の開始時における第２電流は０でない。

Description

抵抗変化型不揮発性記憶装置およびその書き込み方法

　本開示は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子で構成されたメモリセルからなる抵抗変化型不揮発性記憶装置およびその書き込み方法に関する。

　近年、抵抗変化型不揮発性記憶素子を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置の研究開発が進んでいる。抵抗変化型不揮発性記憶素子とは、電気的信号などによって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子を言う。抵抗変化型不揮発性記憶装置としては、酸化還元反応による電気抵抗値の変化に基づいたＲｅＲＡＭ、磁気抵抗変化に基づいたＭＲＡＭ、相変化による電気抵抗値の変化に基づいたＰＣＲＡＭなどが相当する。

　これらの抵抗変化型不揮発性記憶装置は、その書き換え動作において抵抗変化型不揮発性記憶素子に流れる電流量や印加される電圧値を制御することで、抵抗値の制御や動作の安定化が図れることが知られている。このような抵抗変化型不揮発性記憶装置は、例えば、特許文献１に開示されている。

特開２０１２－２７９７２号公報

　しかしながら、従来の抵抗変化型不揮発性記憶装置では、例えば、抵抗変化素子の微細化に伴って低電力化する場合に、抵抗変化素子を高抵抗状態から低抵抗状態に変化させるための書き込み電流を低減すると、初期の動作ウィンドウを十分に確保することができないという問題がある。ここで動作ウィンドウとは、高抵抗状態で得られる読み出し電流と、低抵抗状態で得られる読み出し電流との差分をいう。この差分が十分に大きければ安定した読み出し動作が保証される。逆に、この差分が小さい程読み出しエラーが生じる可能性が大きくなる。また、動作ウィンドウは、高サイクリング動作、つまり多数回（例えば１０万回）の書き換え動作により劣化する傾向がある。ここで初期の動作ウィンドウというのは、製造直後の初期（例えば初回から数十回または数百回程度）の書き換え動作時の動作ウィンドウをいう。

　一方、上記の低抵抗化用の書き込み電流を増加させると初期の動作ウィンドウを確保できるけれども、高サイクリング動作よる動作ウィンドウの劣化が顕在化するという問題がある。

　そこで、本開示は、初期の動作ウィンドウを拡大可能で、かつ、多数回の書き換え動作による動作ウィンドウの劣化を抑制する抵抗変化型不揮発性記憶装置およびその書き込み方法を提供することを目的とする。

　本開示の一態様に係る抵抗変化型不揮発性記憶装置は、高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化素子と、前記高抵抗状態から前記低抵抗状態に変化させるための低抵抗化電流を前記抵抗変化素子に通電する電流供給回路と、を備え、前記低抵抗化電流は、下り階段状の電流波形を有する。

　本開示の抵抗変化型不揮発性記憶装置によれば、初期の動作ウィンドウを拡大可能で、かつ、多数回の書き換え動作による動作ウィンドウの劣化を抑制することができる。

図１Ａは、実施の形態における抵抗変化型不揮発性記憶装置の主要部の構成例を示す図である。図１Ｂは、低抵抗化電流の電流波形例を示す図である。図２Ａは、実施の形態における抵抗変化型不揮発性記憶装置の主要部のより詳細な構成例を示す図である。図２Ｂは、実施形態における定電流制御回路の動作を説明するタイミングチャート図である。図３は、実施の形態における抵抗変化型不揮発性記憶素子の回路記号および断面を示す説明図である。図４は、多数回の書き換え処理を含む実験用の処理フローを示す図である。図５は、比較例の実験結果として１Ｔ１Ｒメモリセルのセル電流分布を示す正規期待値プロット図である。図６は、実施の形態における図２Ａ中の１Ｔ１Ｒメモリセルのセル電流分布を示す正規期待値プロット図である。図７は、実施の形態における抵抗変化型不揮発性記憶装置の構成例を示すブロック図である。図８は、実施の形態における抵抗変化型不揮発性記憶装置の書き込み回路例を示す図である。図９は、実施の形態における抵抗変化型不揮発性記憶装置の列選択回路例を示す図である。図１０は、実施の形態における抵抗変化型不揮発性記憶装置の行選択回路図である。図１１は、実施の形態における抵抗変化型不揮発性記憶装置のタイミングチャート図である。図１２は、実施の形態における抵抗変化型不揮発性記憶装置のメモリセルのバイアス図である。図１３は、比較例としての抵抗変化型不揮発性記憶装置の構成を示す図である。図１４は、非特許文献１に記載された書き換え特性を示す説明図である。図１５は、実施の形態における抵抗変化型不揮発性記憶装置の駆動条件を示す図である。図１６は、実施の形態における抵抗変化型不揮発性記憶装置の主要部の変形例を示す図である。図１７は、実施の形態における低抵抗化電流の電流波形の変形例を示す図である。図１８は、実施の形態の変形例における低抵抗化電流の電流波形の他の変形例を示す図である。

　（本発明の基礎となった知見）
　本発明者は、「背景技術」の欄において記載した抵抗変化型不揮発性記憶装置に関し、以下の問題が生じることを見出した。

　特許文献１では、抵抗変化型不揮発性記憶素子とトランジスタを接続した１Ｔ１Ｒメモリセルからなる記憶装置において、低抵抗化動作と、高抵抗化動作の並行駆動に好適な駆動回路（パストランジスタ）と駆動方法が示されている。抵抗変化型不揮発性記憶素子は、ＳｉＮ，ＳｉＯ２，Ｇｄ２Ｏ３等の絶縁体膜と、Ｃｕ，Ａｇ，Ｚｒ、Ａｌなどの金属元素を含有する金属膜、合金膜、金属化合物膜等の導体膜から構成されている。

　ここで、抵抗変化型不揮発性記憶素子は駆動する電流値に応じて所望の低抵抗値に設定できる。また駆動する電流を制限し過剰な電流を抵抗変化型不揮発性記憶素子に流さないようにすると、抵抗変化型不揮発性記憶素子の劣化を抑制できる。

　ところで、ＲｅＲＡＭなどの抵抗変化型不揮発性記憶装置の研究が、近年盛んに行われてきているのは、従来不揮発性記憶装置の主流であるフラッシュメモリに比べて、高速な書き換え動作や読み出し動作が行えることにある。さらにはフラッシュメモリの書き換え回数は、以前は１０万回程度であったものが微細化や大容量化の進行とともに、数千回程度に低下してきているが、この点でも高い書き換え性能を有するとされているＲｅＲＡＭは、フラッシュメモリに代わる不揮発性記憶装置として期待されている。

　しかしながら、前記従来の抵抗変化型不揮発性記憶装置に関する開示は、抵抗変化型不揮発性記憶素子を所望の抵抗値に設定する方法や、抵抗変化型不揮発性記憶素子の書き換え動作によって過剰な電流が印加されないように電流制限することで、抵抗変化型不揮発性記憶素子の破壊や劣化を抑制するもので、安定動作を実現するための低抵抗状態と高抵抗状態間のセル電流の動作ウィンドウ拡大と高い書き換え回数を両立するという課題に関しては開示されていないし、克服もされていない。

　上記の課題を解決するために本開示の一態様に係る抵抗変化型不揮発性記憶装置は、高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化素子と、前記高抵抗状態から前記低抵抗状態に変化させるための低抵抗化電流を前記抵抗変化素子に通電する電流供給回路と、を備え、前記低抵抗化電流は、前記低抵抗化電流の電流波形は、時間軸において、第１期間と、前記第１期間に続く第２期間とを有し、電流供給回路２４は、第１期間において第１電流を抵抗変化素子に印加し、第２期間において第１電流より小さい第２電流を抵抗変化素子に印加し、第１期間の終了時における第１電流は０でなく、第２期間の開始時における第２電流は０でない。

　これによれば、初期の動作ウィンドウを拡大可能で、かつ、多数回の書き換え動作による動作ウィンドウの劣化を抑制することができる。

　（実施の形態）
　以下、実施の形態について、図面を参照しながら具体的に説明する。

　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本開示の一形態に係る実現形態を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。本開示の実現形態は、現行の独立請求項に限定されるものではなく、他の独立請求項によっても表現され得る。

　［１．概略構成例］
　図１Ａは、実施の形態における抵抗変化型不揮発性記憶装置２の主要部の構成例を示す図である。同図は、本開示の主要な構成として、抵抗変化型不揮発性記憶素子を高抵抗状態から低抵抗状態に変化させる低抵抗書き込み動作に関わる回路を示している。また、同図では本開示の主要な部分ではない高抵抗書き込み動作に関わる回路を省略してある。同図に示す抵抗変化型不揮発性記憶装置２は、メモリセル３、ＬＲ化ＢＬ選択スイッチ１３、ＬＲ化ＳＬ選択スイッチ１４および電流波形制御回路２４を含む。

　メモリセル３は、直列に接続された抵抗変化型不揮発性記憶素子ＲＳＥとメモリセルトランジスタ１とを有する。なお、同図のメモリセル３は、行列状に配置される複数のメモリセル３で構成されるメモリアレイ中の１つのメモリセルを代表として図示してある。抵抗変化型不揮発性記憶素子ＲＳＥは、以下、単に抵抗変化素子ＲＳＥと呼ぶことがある。

　抵抗変化素子ＲＳＥは、高抵抗状態と低抵抗状態とを可逆的に変化可能な素子であり、高抵抗状態と低抵抗状態とをデジタルの二値に対応させることにより、読み書き可能な記憶素子として機能する。抵抗変化型不揮発性記憶素子ＲＳＥの一端はメモリセルトランジスタ１のソースＳに接続され、他端がビット線ＢＬに接続される。

　メモリセルトランジスタ１は、ドレインＤとソースＳとゲートＧとを有する。ドレインＤはソース線ＳＬに接続される。ゲートＧはメモリセルゲート端子ＭＧに接続される。ソースＳは、抵抗変化素子ＲＳＥの一端に接続される。なお、トランジスタのドレインおよびソースは、ゲートを挟んでどちら側でもよいが、本明細書では抵抗変化型不揮発性記憶素子ＲＳＥと接続される側をソースＳと定義する。

　メモリセルゲートＭＧには、低抵抗書き込み動作の期間中、同図に示す電圧ＶｗＬが印加される。これによりメモリセルトランジスタ１はオン状態となる。

　ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４は、低抵抗書き込み動作の期間中に共にオン状態になる。

　電流波形制御回路２４は、電流供給回路であって、高抵抗状態から低抵抗状態に変化させるための低抵抗化電流ＬＲＩｃｅｌｌを抵抗変化素子に通電する。低抵抗化電流ＬＲＩｃｅｌｌは、下り階段状の電流波形を有する。電流波形制御回路２４は、低抵抗化電流ＬＲＩｃｅｌｌを、下り階段状の電流波形にすることによって、低抵抗化書き込み動作における定電流を２段階で低減させる駆動を行う。この駆動を定電流２段階低減駆動と呼ぶ。この駆動よれば、高抵抗状態から低抵抗状態に変化させる書き込み動作において、初期ウィンドウの劣化を抑制することができ、かつ、高サイクリング時（例えば１０万回の書き換え時）の動作ウィンドウ劣化を抑制することができる。例えば、微細化した場合でも、信頼性の高い安定した書き換え動作を長期間に渡って実現することができる。

　次に、低抵抗化電流の電流波形の具体例について説明する。

　図１Ｂは、低抵抗化電流の電流波形例を示す図である。図１Ｂに示すように、下り階段状の電流波形は、第１期間と、第１期間に後続する第２期間とを有する。電流供給回路つまり電流波形制御回路２４は、第１期間において第１定電流を抵抗変化素子ＲＳＥに通電し、第２期間において第１定電流より小さい第２定電流を抵抗変化素子ＲＳＥに通電する。

　そのため、電流供給回路つまり電流波形制御回路２４は、第１定電流源としてのＬＲ化用電流制限素子２６と、第２定電流源としてのＬＲ化用電流制限素子２７とを含む。電流波形制御回路２４は、第１期間において第１定電流源からの定電流と第２定電流源からの定電流とを重畳することにより第１定電流を生成する。また、電流波形制御回路２４は、第２期間において第１定電流源および第２定電流源の何れか一方からの定電流を第２定電流として生成する。

　さらに、電流供給回路つまり電流波形制御回路２４は、第１定電流源と直列に接続された第１スイッチ（つまり定電流制御スイッチ３１）と、第２定電流源と直列に接続された第２スイッチ（つまり定電流制御スイッチ３２）と、を含む。電流波形制御回路２４は、第１期間において第１スイッチおよび第２スイッチの両方を導通状態にすることにより、第１定電流を抵抗変化素子ＲＳＥに通電する。また、電流波形制御回路２４は、第２期間において第１スイッチおよび第２スイッチの一方を非導通状態にし、かつ、他方を導通状態にすることにより、第２定電流を抵抗変化素子ＲＳＥに通電する。

　これによれば、第１期間において第２期間より高い電流値を抵抗変化素子ＲＳＥに通電するので、初期ウィンドウを十分に確保することができる。第２期間において第１期間より低い電流値を抵抗変化素子に通電するので、高サイクリング時におけるウィンドウ劣化を抑制することができる。また、第１スイッチおよび第２スイッチの動作により容易に下り階段状の電流波形を生成することができる。

　また、図１Ｂに示すように、第１期間は第２期間より短い。例えば、第１期間は第２期間の１０％以下であってもよい。こうすれば、比較的高い第１定電流が通電される第１期間において動作ウィンドウを拡大し、比較的低い第２定電流が通電される第２期間において高サイクリング動作による動作ウィンドウの劣化を抑制することができる。また、第１期間が第２期間の１０％以下の過渡現象的な期間であっても動作ウィンドウを十分に拡大することができる。より具体的には、第１期間は５ｎ秒以下であり、第２期間は５０ｎ秒以上であってもよい。こうすれば、低抵抗化状態への書き込み動作を高速に行うことができる。

　また、第２定電流は第１定電流の６０％以下であってもよい。こうすれば、低抵抗化状態への書き込み動作を低電力化することができる。より具体的には、第１定電流は１２５μＡ以上であり、第２定電流は７５μＡ以下であってもよい。こうすれば、低抵抗化状態への書き込み動作を低電力化することができる。

　［１．１詳細構成例］
　次に、抵抗変化型不揮発性記憶装置２のより詳細な構成例について説明する。

　図２Ａは、実施の形態における抵抗変化型不揮発性記憶装置２の詳細な構成例を示す図である。

　図２Ａでは、図１Ａで省略された高抵抗書き込み動作に関わる回路も明示してあり、また、電流波形制御回路２４およびその周辺の回路の具体例を示している。

　図２Ａに示す抵抗変化型不揮発性記憶装置２は、メモリセル３、ビット線駆動回路２２ｂ、および、ソース線駆動回路２３を備える。

　メモリセル３は、既に説明した図１Ａと同じであるので、ここでは説明を繰り返さない。

　ビット線駆動回路２２ｂは、ＬＲ化ＢＬ選択スイッチ１３、ＨＲ化ＢＬ選択スイッチ１６を備え、メモリセル３とビット線ＢＬを介して接続されている。

　ＬＲ化ＢＬ選択スイッチ１３は、グランドとビット線ＢＬとを接続するスイッチであり、低抵抗化動作中にオン状態になる。

　ＨＲ化ＢＬ選択スイッチ１６は、ＨＲ化用電源端子１７とビット線ＢＬとを接続するスイッチであり、高抵抗化動作中にオン状態になる。つまり、ＨＲ化ＢＬ選択スイッチ１６は、メモリセル３を高抵抗化するための高抵抗化用電流パルスをメモリセル３に供給するためのスイッチである。

　ＨＲ化用電源端子１７には、高抵抗化用のパルス電圧生成用の電圧ＶｄＨが印加される。

　ソース線駆動回路２３は、ＬＲ化用電源端子１１、ＬＲ化ＳＬ選択スイッチ１４、ＨＲ化ＳＬ選択スイッチ１８、電流波形制御回路２４、および、書き込みパルス幅制御端子３３を備える。このソース線駆動回路２３は、低抵抗化電流を抵抗変化素子ＲＳＥに通電する回路である。低抵抗化電流は、単発の矩形パルス波形ではなく、下り階段状の電流波形を有する。

　ＬＲ化用電源端子１１には、低抵抗化用のパルス電流生成用の電圧ＶｄＬが印加される。

　ＬＲ化ＳＬ選択スイッチ１４は、ソース線ＳＬと電流波形制御回路２４の電流供給端子とを接続し、低抵抗化動作の期間中オン状態になる。電流波形制御回路２４の電流供給端子は、定電流制御スイッチ３１および定電流制御スイッチ３２との接続点をいう。

　ＨＲ化ＳＬ選択スイッチ１８は、グランドとソース線ＳＬとを接続するスイッチであり、高抵抗化動作の期間中オン状態になる。

　電流波形制御回路２４は、図１Ａに示した電流供給回路つまり電流波形制御回路２４のより具体的な回路例を示す。図２Ａの電流波形制御回路２４は、定電流制御回路２５、ＬＲ化用電流制限素子２６およびＬＲ化用電流制限素子２７を有する。電流波形制御回路２４は、定電流制御回路２５とＰＭＯＳトランジスタからなるＬＲ化用電流制限素子２６、２７から構成される。

　定電流制御回路２５は、第１の遅延時間（例えば５ｎｓ）を有する遅延回路２８とＮＡＮＤ回路２９、インバータ３０、及びＰＭＯＳトランジスタからなる定電流制御スイッチ３１、３２から構成される。

　書き込みパルス幅制御端子３３は、遅延回路２８の入力と、インバータ３０の入力端子と、定電流制御スイッチ３２のゲート端子とに接続される。ＮＡＮＤ回路２９の一方の入力端子は、遅延回路２８の出力端子と接続される。ＮＡＮＤ回路２９の他方の入力端子は、インバータ３０の出力と接続される。ＮＡＮＤ回路２９の出力端子は、定電流制御スイッチ３１のゲート端子と接続される。また、ＬＲ化用電流制限素子２６、２７は、ソース端子が、共にＬＲ化用電源端子１１に接続され、ドレイン端子は、それぞれ定電流制御スイッチ３１、３２のソース端子と接続され、さらに、定電流制御スイッチ３１、３２のドレイン端子は、共にＬＲ化ＳＬ選択スイッチ１４に接続される。

　ＬＲ化用電流制限素子２６は、ＰＭＯＳトランジスタで構成され、そのゲート端子には、クランプ電圧Ｖｃ１（＜ＶｄＬ）が与えられている。またＬＲ化用電流制限素子２７は、ＰＭＯＳトランジスタで構成され、そのゲート端子には、クランプ電圧Ｖｃ２（＜ＶｄＬ）が与えられている。このため、ＬＲ化用電流制限素子２６、２７は、各ＬＲ化用電流制限素子２６、２７の電流飽和領域特性によりほぼ定電流源となり、それぞれ定電流Ｉｓｅｔ１（例えば、１００μＡ）、Ｉｓｅｔ２（例えば、７５μＡ）に電流を制限することができる。つまり、ＬＲ化用電流制限素子２６、２７の出力電流が、定電流Ｉｓｅｔ１、Ｉｓｅｔ２に制限できるようにトランジスタサイズやそのゲート電圧が設定されている。例えば、ＬＲ化用電流制限素子２６、２７のＰＭＯＳトランジスタ長は、同一であり、ＬＲ化用電流制限素子２６とＬＲ化用電流制限素子２７のトランジスタ幅の比は、４対３に設定されている。こうすれば、Ｖｃ１＝Ｖｃ２のときに、Ｉｓｅｔ１対Ｉｓｅｔ２は４対３になる。

　書き込みパルス幅制御端子３３は、低抵抗化のための低抵抗化電流のタイミングおよびパルス幅（つまりＬＲ書き込みパルス幅）を指定する電圧Ｖｉを入力する端子である。

　定電流制御スイッチ３１は、ＬＲ化用電流制限素子２６つまり第１電流源と直列接続された第１スイッチであり、パルス電圧Ｖｃに従って第１期間オン状態になる。

　定電流制御スイッチ３２は、ＬＲ化用電流制限素子２７つまり第２電流源と直列接続された第２スイッチであり、パルス電圧Ｖｉに従って第２期間オン状態になる。

　遅延回路２８、ＮＡＮＤ回路２９およびインバータ３０からなる回路は、第１スイッチつまり定電流制御スイッチ３１の導通および非導通を制御する制御回路である。この回路は、図２Ｂに示すように、書き込みパルス幅制御端子３３から入力される負論理のパルス電圧Ｖｉの先頭を微分した負論理のパルス電圧Ｖｃを生成するための回路である。負論理のパルス電圧Ｖｃのパルス幅は定電流制御スイッチ３１をオン状態にする第１期間を決定付ける。また、負論理のパルス電圧Ｖｉのパルス幅は定電流制御スイッチ３２をオン状態にする第２期間を決定付ける。

　メモリセル３を低抵抗化する場合は、ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４を所定期間オン制御し、ＨＲ化ＢＬ選択スイッチ１６およびＨＲ化ＳＬ選択スイッチ１８をオフ制御する。その後、書き込みパルス幅制御端子３３に所定期間（例えば１００ｎｓ）のパルス幅を有する負論理の電圧パルスＶｉを印加すると、図２Ｂに示されるように、遅延回路２８の出力電圧Ｖａは、電圧パルスＶｉから５ｎｓ遅延された電圧パルスとなる。またインバータ３０の出力電圧Ｖｂは、電圧パルスＶｉが論理反転された電圧パルスとなる。ＮＡＮＤ回路２９の出力電圧Ｖｃは、出力電圧Ｖａと出力電圧ＶｂとのＮＡＮＤ演算結果であり、パルス幅が第１の遅延時間（例えば５ｎｓ）の負論理の電圧パルスとなる。

　このため、時刻ｔ１における低抵抗化開始時には、定電流制御スイッチ３１、３２が５ｎｓの間、共に活性化され、オン状態となり、ＬＲ化用電流制限素子２６、２７の双方により、ＬＲ書き込み電流が、定電流Ｉｓｅｔ１（１００μＡ）と定電流Ｉｓｅｔ２（７５μＡ）の総和（例えば１７５μＡ）に制限される。時刻ｔ２において定電流制御スイッチ３２はオン状態を維持し、定電流制御スイッチ３１はターンオフする。その後、残り９５ｎｓの期間（ｔ２～ｔ３）は、定電流制御スイッチ３１のみがオフ状態となり、ＬＲ化用電流制限素子２７により、ＬＲ書き込み電流が、定電流Ｉｓｅｔ２（７５μＡ）に低減される。このように、ソース線ＳＬ側からビット線ＢＬ側の向きにＬＲ書き込み電流を２段階に電流低減制御しながら流す。このようにして、電流波形制御回路２４は、低抵抗化動作として、図２Ｂに示す下り階段状の電流波形を有する低抵抗化電流を抵抗変化素子ＲＳＥに通電する。

　高抵抗化する場合は、ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４をオフ制御し、ＨＲ化ＢＬ選択スイッチ１６およびＨＲ化ＳＬ選択スイッチ１８を所定期間オン制御し、ビット線化ＢＬからソース線ＳＬの向きに電流を流す。

　次に、抵抗変化型不揮発性記憶素子ＲＳＥの構成例について説明する。

　図３は、実施の形態における抵抗変化型不揮発性記憶素子ＲＳＥの回路記号および断面構造を示す説明図である。

　図３の（ａ）に示すように、回路記号で示す抵抗変化型不揮発性記憶素子ＲＳＥにおいて、メモリセルトランジスタ１のソースＳと接続される側の端子を端子Ａ、ビット線ＢＬに接続される端子を端子Ｂとしている。

　図３の（ｂ）に示す抵抗変化型不揮発性記憶素子３０００ａは、抵抗変化型不揮発性記憶素子ＲＳＥの製造後でフォーミング前の構造を示している。

　抵抗変化型不揮発性記憶素子３０００ａは、端子Ａ側に対応する第１電極８１（下部電極）と、端子Ｂ側に対応する第２電極８４（上部電極）と、酸素不足型の遷移金属酸化物で構成される抵抗変化層８５とを備えている。抵抗変化層８５は、酸素不足型の遷移金属酸化物で構成された第１の遷移金属酸化物層８２と、第１の遷移金属酸化物層８２よりも酸素不足度が小さい遷移金属酸化物で構成された第２の遷移金属酸化物層８３とが積層されて構成されている。

　図３の（ｃ）に示す抵抗変化型不揮発性記憶素子ＲＳＥは、フォーミング後の構造を示している。フォーミング前の抵抗変化型不揮発性記憶素子３０００ａに対し電気的なストレスを加えることで、第２の遷移金属酸化物層８３の局所領域に、導電パスとなる微小なフィラメント８６が形成される。この微小なフィラメント８６の中で酸化還元反応が起り、その抵抗値が変化することで抵抗変化現象が発現する。以降、本開示で説明する抵抗変化動作は、このフォーミング後の抵抗変化型不揮発性記憶素子ＲＳＥの構造によるものである。

　本実施形態においては、その一例として、第１の遷移金属酸化物層８２と第２の遷移金属酸化物層８３に同種の遷移金属を用い、第１の遷移金属酸化物層８２として酸素不足型の第１のタンタル酸化物層（以下、第１のＴａ酸化物層）と、第２の遷移金属酸化物層８３として第２のタンタル酸化物層（以下、第２のＴａ酸化物層）とが積層されて構成されている。第１のＴａ酸化物層をＴａＯｘ、第２のＴａ酸化物層をＴａＯｙと表記したとき、ｘ＜ｙである。第２のＴａ酸化物層の膜厚は、１ｎｍ以上１０ｎｍ以下が好ましい。また、本実施形態では、第１電極８１はチタン窒化物（ＴｉＮ）とタンタル窒化物（ＴａＮ）を積層して構成されており、第２電極８４は貴金属材料、例えばイリジウム（Ｉｒ）を含んで構成されている。

　酸素不足型の遷移金属酸化物とは、化学量論的な組成を有する酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。通常、化学量論的な組成を有する酸化物は、絶縁体、あるいは非常に高い抵抗値を有する。例えば遷移金属がＴａの場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａとＯの原子数の比率（Ｏ／Ｔａ）は２．５である。したがって、酸素不足型のＴａ酸化物において、ＴａとＯの原子比は０より大きく、２．５より小さいことになる。

　ここで、第２の遷移金属酸化物層８３としての第２のＴａ酸化物層の酸素含有率は、第１の遷移金属酸化物層８２としての第１のＴａ酸化物層の酸素含有率よりも高くなっている。言い換えると、第２のＴａ酸化物層の酸素不足度は、第１のＴａ酸化物層の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型タンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素含有率とは、当該遷移金属酸化物を構成する総原子数に対する含有酸素原子数の比率である。Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子数の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。

　抵抗変化層８５を構成する金属は、タンタル以外の遷移金属、又は一部の金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等、金属としては、アルミニウム（Ａｌ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１の遷移金属酸化物層８２としての第１のハフニウム酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の遷移金属酸化物層８３としての第２のハフニウム酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層８５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１の遷移金属酸化物層８２としての第１のジルコニウム酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の遷移金属酸化物層８３としての第２のジルコニウム酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層８５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。

　なお、上述した例では、抵抗変化層８５は２層の積層構造としたが、酸素不足型の遷移金属酸化物層にて、単層の抵抗変化層で構成してもかまわない。

　酸素不足度がより小さい第２の遷移金属酸化物層８３に接続されている第２電極８４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の遷移金属酸化物層８３を構成する遷移金属及び第１電極８１を構成する材料と比べて標準電極電位がより高い材料で構成する。このような構成とすることにより、第２電極８４と第２の遷移金属酸化物層８３の界面近傍の第２の遷移金属酸化物層８３中において、選択的に酸化還元反応が発生することで、安定した抵抗変化現象が実現できる。

　また、抵抗変化層８５として、第１の遷移金属で構成される第１の遷移金属酸化物層８２と、第１の遷移金属とは異なる第２の遷移金属で構成される第２の遷移金属酸化物層８３とで構成される積層構造を用いてもよい。第２の遷移金属酸化物層の酸素不足度は、第１の遷移金属酸化物層の酸素不足度よりも小さい。言い換えると、第２の遷移金属酸化物層８３の抵抗値は、第１の遷移金属酸化物層８２の抵抗値よりも高い。

　また、第１の遷移金属と第２の遷移金属とに互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。例えば、第１の遷移金属酸化物層８２に酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層８３にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作を実現できる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。第２の遷移金属酸化物層８３に第１の遷移金属酸化物層８２より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層８３中で、より酸化還元反応が発生しやすくなる。

　以上のような構造では、第１電極８１を基準にして、第２電極８４に正の電圧を印加したとき、第１の遷移金属酸化物層８２に含まれる酸素イオンがフィラメント８６の中に移動することで酸化反応が発生する。これにより、フィラメント８６の抵抗が増大し高抵抗状態になると考えられる。

　逆に、第１電極８１を基準にして、第２電極８４に負の電圧を印加したとき、フィラメント８６の中の酸素イオンが第１の遷移金属酸化物層８２側に押しやられることでフィラメント８６の中で還元反応が発生する。これにより、微小なフィラメント８６の抵抗が減少し低抵抗状態になると考えられる。

　ところで、第１の遷移金属酸化物層８２に比べより抵抗値が高い第２の遷移金属酸化物層８３の抵抗値は、例えば数百ＭΩ～１ＧΩ程度に形成されている。一方フィラメント８６の抵抗値は、酸化反応によって高抵抗状態になったときでも百ｋΩ前後～数ＭΩである。

　従って、第１電極８１と、第２電極８４の間に印加された電圧は、第１の遷移金属酸化物層８２と第２の遷移金属酸化物層８３で分圧され、より抵抗値が高い第２の遷移金属酸化物層８３の方が高くなるが、それに伴う電流経路は第２の遷移金属酸化物層８３の中では均一ではない。第２の遷移金属酸化物層８３の中のより抵抗値の低いフィラメント８６の領域に電流は集中する。そのため、フィラメント８６の中で生じる抵抗変化動作を、安定に且つ継続的に行える電流や電圧の制御が、フィラメントモデルで動作する抵抗変化型不揮発性記憶素子の場合は重要となる。

　［２．評価用実験結果］
　次に、図２Ａの抵抗変化型不揮発性記憶装置２を評価するために実験した結果について説明する。実験では、図２Ａの抵抗変化型不揮発性記憶装置２に加えて、比較例として図１３に示す抵抗変化型不揮発性記憶装置も実験対象とした。

　まず、比較例の抵抗変化型不揮発性記憶装置について説明する。

　図１３は、比較例としての抵抗変化型不揮発性記憶装置の構成を示す図である。この比較例は、特許文献１の抵抗変化型不揮発性記憶装置と類似の回路であり、１Ｔ１Ｒメモリセルおよびその周辺の回路を示している。図１３の（ａ）は高抵抗化動作を示す。下向きの太い矢線は、抵抗変化型不揮発性記憶素子ＲＳＥに通電される電流ＨＲＩｃｅｌｌを示す。また、図１３の（ｂ）は低抵抗化動作を示す。上向きの太い矢線は、抵抗変化型不揮発性記憶素子ＲＳＥに通電される電流ＬＲＩｃｅｌｌを示す。

　図１３の抵抗変化型不揮発性記憶装置は、図２Ａと比べて、ソース線駆動回路２３の代わりにソース線駆動回路２２ａを備える点が主に異なっている。

　ソース線駆動回路２２ａは、低抵抗化動作において単発の定電流矩形波パルスをメモリセル３に通電する回路である。

　高抵抗化する場合は、ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４をオフ制御し、ＨＲ化ＢＬ選択スイッチ１６およびＨＲ化ＳＬ選択スイッチ１８を所定期間オン制御し、ビット線ＢＬからソース線ＳＬの向きにメモリセル３に電流ＨＲＩｃｅｌｌを流す。

　低抵抗化する場合は、ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４を所定期間オン制御し、ＨＲ化ＢＬ選択スイッチ１６およびＨＲ化ＳＬ選択スイッチ１８をオフに制御し、ソース線ＳＬからビット線ＢＬの向きにメモリセル３に電流ＬＲＩｃｅｌｌを流す。

　この評価用回路は、ソース線駆動回路２２ａおよびビット線駆動回路２２ｂの各々の端子に所定の電圧を与えることで、メモリセル３を１ビット単位で評価できるが、メモリセルアレイを構成、評価する場合は、複数のメモリセル３に対してソース線駆動回路２２ａやビット線駆動回路２２ｂを共有する形で構成する。本評価では、複数のメモリセルを選択的に評価できるようにし、１ビット単位、或いは、複数ビットのメモリセルアレイ単位での書き換え評価が可能である。

　また、ＬＲ化ＢＬ選択スイッチ１３、ＬＲ化ＳＬ選択スイッチ１４、ＨＲ化ＢＬ選択スイッチ１６、ＨＲ化ＳＬ選択スイッチ１８は、トランジスタで構成する一般的な選択回路であるが、これらの箇所での電圧降下を極力小さくし、また電流が律速されないようトランジスタサイズやトランジスタ構成、そのゲート電圧が設定されている。

　高抵抗化動作および低抵抗化動作とも共通に、ＬＲ化用電源端子１１には、電圧ＶｄＬを、ＬＲ化用クランプ制御端子１２には、電圧Ｖｃｌａｍｐ（＜ＶｄＬ）を、ＨＲ化用電源端子１７には、電圧ＶｄＨを定常的に与えている。

　高抵抗化動作では、メモリセルトランジスタ１のメモリセルゲート端子ＭＧに電圧ＶｗＨを与え、ＨＲ化ＢＬ選択スイッチ１６およびＨＲ化ＳＬ選択スイッチ１８は、１００ｎｓの期間オン制御を行う。この時、ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４はオフ制御としておく。このような高抵抗化動作を行うことで、抵抗変化型不揮発性記憶素子ＲＳＥに電流ＨＲＩｃｅｌｌがビット線ＢＬ側からソース線ＳＬ側に流されることで高抵抗化の抵抗変化が行われる。

　低抵抗化動作では、抵抗変化型不揮発性記憶素子ＲＳＥとメモリセルトランジスタ１から構成される１Ｔ１Ｒメモリセル３において、メモリセルトランジスタ１のメモリセルゲート端子ＭＧに電圧ＶｗＬを与え、ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４は、１００ｎｓの期間オン制御を行う。この時、ＨＲ化ＢＬ選択スイッチ１６およびＨＲ化ＳＬ選択スイッチ１８はオフ制御としておく。このような低抵抗化動作を行うことで、抵抗変化型不揮発性記憶素子ＲＳＥに電流ＬＲＩｃｅｌｌがソース線ＳＬ側からビット線ＢＬ側に流されることで低抵抗化の抵抗変化が行われる。このとき、ＰＭＯＳトランジスタ１０から成る定電流源は、定電流Ｉｓｅｔに電流を制限することができ、メモリセルトランジスタ１のインピーダンスは十分低く動作するようにそのゲート電圧は与えられている。その為、メモリセルトランジスタ１に流れる電流Ｉｍｏｓや、抵抗変化型不揮発性記憶素子ＲＳＥに流れる電流ＬＲＩｃｅｌｌは、Ｉｓｅｔに制限されている。

　次に、実験で行った評価用の書き換え動作について説明する。

　図４は、多数回の書き換え処理を含む実験用の処理フローを示す図である。同図の処理フローは、図１３の比較例の抵抗変化型不揮発性記憶装置および図２Ａの抵抗変化型不揮発性記憶装置２のそれぞれに対して行った。

　図４において、先ず、メモリセルアレイ中の複数の評価対象ビット（例えば、約１ｋｂ）の低抵抗化動作とセル電流測定を行う（Ｓ４１、Ｓ４２）。引き続き、評価対象ビットの高抵抗化動作とセル電流測定を行う（Ｓ４３、Ｓ４４）。この抵抗変化動作を１０万回繰り返して終了する（Ｓ４５）。セル電流測定は抵抗変化動作によりメモリセル３を所望の抵抗状態にできたかを確認するもので、抵抗変化型不揮発性記憶素子ＲＳＥがディスターブを受けない低い電圧を印加して、電流値を測定するものである。　図１５は、実施の形態における抵抗変化型不揮発性記憶装置の駆動条件を示す図である。この駆動条件は、図１３の比較例の抵抗変化型不揮発性記憶装置および図２Ａの抵抗変化型不揮発性記憶装置２に適用された。

　低抵抗化動作および高抵抗化動作とも共通に、ＬＲ化用電源端子１１の電圧ＶｄＬには２．８Ｖを、ＬＲ化用クランプ制御端子１２の電圧Ｖｃｌａｍｐには１．７３Ｖと中間的な電圧を、ＨＲ化用電源端子１７の電圧ＶｄＨは１．７Ｖを定常的に与えている。ここでは、電圧Ｖｃｌａｍｐに、１７５μＡの定電流源を構成するために、１．７３Ｖを与えているが、電圧Ｖｃｌａｍｐを変更することで、定電流源の設定電流値を変更できる。

　例えば、図１３において７５μＡの定電流源を構成したい場合には、電圧Ｖｃｌａｍｐに１．８６Ｖを与えれば良い。そして低抵抗化動作では、メモリセルトランジスタ１のメモリセルゲート端子ＭＧは電圧ＶｗＬで３．０Ｖを与え、ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４は、１００ｎｓの期間オン制御を行う。ＨＲ化ＢＬ選択スイッチ１６およびＨＲ化ＳＬ選択スイッチ１８はオフ制御としておく。

　高抵抗化動作では、メモリセルトランジスタ１のメモリセルゲート端子ＭＧは電圧ＶｗＨで１．８Ｖを与え、ＨＲ化ＢＬ選択スイッチ１６およびＨＲ化ＳＬ選択スイッチ１８は、１００ｎｓの期間　オン制御を行う。ＬＲ化ＢＬ選択スイッチ１３およびＬＲ化ＳＬ選択スイッチ１４はオフ制御としておく。

　また、図２Ａにおける低抵抗化動作では、Ｖｃ１とＶｃ２はともに１．７３Ｖを与えた。ＬＲ化用電流制限素子２６、２７のＰＭＯＳトランジスタ長は、同一であり、ＬＲ化用電流制限素子２６とＬＲ化用電流制限素子２７のトランジスタ幅の比は、４対３に設定されている。その結果、ＬＲ化用電流制限素子２６は第１定電流値１００μＡ、ＬＲ化用電流制限素子２７は第２定電流値７５μＡを生成する。

　次に評価結果を説明する。

　最初に初期、１０万回抵抗変化の一部の測定データを用いてその傾向を説明する。

　図５は、実験結果として、図１３の比較例の１Ｔ１Ｒメモリセルのセル電流分布を示す正規期待値プロット図である。

　図５（ａ）は、定電流源の設定電流値を７５μＡに設定した場合のフォーミング後動作が安定した初期状態の高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）の正規期待値プロットされたセル電流分布（約１ｋｂ）である。白抜き四角が高抵抗状態、白丸が低抵抗状態のセル電流を示している。

　図５（ｂ）は、定電流源の設定電流値を１７５μＡに設定した場合のフォーミング後動作が安定した初期状態の高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）の正規期待値プロットされたセル電流分布（約１ｋｂ）である。白抜き四角が高抵抗状態、白丸が低抵抗状態のセル電流を示している。

　図５（ｃ）は、定電流源の設定電流値を１７５μＡに設定した場合のフォーミング後動作が安定した初期状態、及び１０万回書き換え後の高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）の正規期待値プロットされたセル電流分布（約１ｋｂ）の推移である。白抜き四角は初期状態の高抵抗状態、白丸は初期状態の低抵抗状態、黒菱形は１０万回後の低抵抗状態、黒三角は１０万回後の高抵抗状態のセル電流を示している。

　抵抗変化型不揮発性記憶素子を用いた記憶装置では、書き込まれた低抵抗状態または高抵抗状態を、センスアンプ回路で読み出し、データの“１”または“０”の何れにあるかの判別動作を行う。そのためには、低抵抗状態の最小のセル電流値と高抵抗状態の最大のセル電流値に、所定以上の差（動作ウインドウ）が必要である。

　図５（ａ）に示されるように、ＬＲ書き込み電流を７５μＡと低電流に設定した場合には、ＬＲセル電流が減少し、動作ウィンドウが所定未満となり非常に小さく、センスアンプ回路での安定したデータ判別が困難となる。

　図５（ｂ）では、ＬＲ書き込み電流を１７５μＡと増加させることで、ＬＲセル電流を増加させ、その結果十分な動作ウィンドウを確保できている。

　しかしながら、図５（ｃ）に示すように、書き換え回数を１０万回まで増加させると、書き換えによる抵抗変化動作の劣化（セル電流分布のバラツキ増大）が顕在化し、高抵抗化不良ビットやＬＲセル電流分布裾の電流低下ビットが発生し、実質的に動作ウィンドウが消失する。

　図６は、本開示の実施の形態における図２Ａ中の１Ｔ１Ｒメモリセルのセル電流分布を示す正規期待値プロット図である。定電流源の設定電流値をトータル１７５μＡ（電流印加時間５ｎｓ）から７５μＡ（電流印加時間９５ｎｓ）に低減してＬＲ書き込みを行った場合の初期状態、及び１０万回書き換え後の高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）の正規期待値プロットされたセル電流分布（約１ｋｂ）の推移である。白抜き四角は初期状態の高抵抗状態、白丸は初期状態の低抵抗状態、黒菱形は１０万回後の低抵抗状態、黒三角は１０万回後の高抵抗状態のセル電流を示している。

　第１期間における高電流短パルス（定電流１７５μＡ、５ｎｓ）により、従来の書き込み電流パルス（定電流１７５μＡ、パルス幅１００ｎｓ）よりもパルス幅が短くなったことで、酸素イオンのフィラメント８６内から第１の遷移金属酸化物層８２としての第１のＴａ酸化物層への移動、すなわち還元反応が不十分になり、ＬＲセル電流のメジアン値は低下するも、初期ウィンドウは確保でき、後の第２期間における低電流パルス（定電流７５μＡ、９５ｎｓ）により、フィラメント８６が低電流印加でアニールされ、フィラメント８６内の酸素イオンの移動により形成された空隙（欠陥）が均一・安定化され、書き換え回数増加による抵抗変化動作の劣化（セル電流分布のバラツキ増大）を顕著に低減でき、書き換えの安定持続動作が可能となっている。

　以上のように、本開示の定電流２段階低減書き込みを行うことにより、高電流短パルスによる初期ウィンドウの確保と低電流パルスによる書き換え劣化の抑制・安定化の両立を実現できる。

　［３．抵抗変化型不揮発性記憶装置のメモリアレイを含む構成例］
　次に、本開示の実施の形態として、上記で説明した抵抗変化素子ＲＳＥおよび本開示の定電流２段階低減型駆動を用いた１Ｔ１Ｒメモリセルが行列状に配置された抵抗変化型不揮発性記憶装置の全体の構成について説明する。

　（実施の形態１）
　図７は、本開示の実施の形態における抵抗変化型不揮発性記憶装置の構成例を示すブロック図である。

　本実施の形態に係る抵抗変化型不揮発性記憶装置４０００は、半導体基板上に、メモリ本体部３００を備えており、メモリ本体部３００は、メモリアレイ３０１と、列選択回路３０２と、行選択回路３０３と、データの書き込みを行うための書き込み回路３０４と、選択ビット線に流れる電流量を検出し、記憶されているデータが「１」か、「０」か、を判定する読み出し回路３０５とを備える。

　周辺回路部３０６は、電圧生成回路３０８とワード線電圧切り替え回路３１６とアドレス入力回路３１７と入出力回路３１８を備え、外部から入力されるコントロール信号に基づいて、メモリ本体部３００および周辺回路部３０６の動作を制御する制御回路３０７を備えている。

　電圧生成回路３０８は、低抵抗化用ワード線電源３０９と、高抵抗化用ワード線電源３１０と、読み出し用ワード線電源３１１と、低抵抗化クランプ用電源３１２と、低抵抗化用パルス電源３１３と、高抵抗化用パルス電源３１４と、プリチャージ電源３１５を備えている。

　これらの電源は、外部電源ＶＤＤを入力とし、図１５に示す所定の設定電圧値を生成する。ここで示す値は、図１Ａで説明した低抵抗化における定電流２段階低減型駆動における電圧値に基づいている。

　さらに、低抵抗化用ワード線電源３０９の出力ＶｗＬと、高抵抗化用ワード線電源３１０の出力ＶｗＨと、読み出し用ワード線電源３１１の出力Ｖｒは、ワード線電圧切り替え回路３１６に供給される。出力ＶｗＬは低抵抗書き込み指示信号ＷＥＬにより、出力ＶｗＨは高抵抗書き込み指示信号ＷＥＨにより、出力Ｖｒは読み出し指示信号ＲＥにより、何れかが選択され、ワード線電圧切り替え回路３１６の出力ＶＲＤとして行選択回路３０３に供給される。

　低抵抗化クランプ用電源３１２の出力Ｖｃ１／Ｖｃ２と、低抵抗化用パルス電源３１３の出力ＶｄＬと、高抵抗化用パルス電源３１４の出力ＶｄＨは、書き込み回路３０４に供給される。プリチャージ電源３１５の出力ＶＰＲは、列選択回路３０２および書き込み回路３０４に供給される。各々の電源回路は、外部電源ＶＤＤを降圧して各々所定の電圧を生成する一般的な降圧回路で構成されており、詳細な説明は省略する。また各々の電源回路は、製造ばらつき等を反映したり、最適動作点に設定したりするため、その出力電圧値を微調整できるように、一般的に用いられているトリミング機能を備えている。

　なお、外部電源ＶＤＤの電圧値によっては、これらの電源回路の何れかまたは全ては、外部電源ＶＤＤから昇圧して生成する構成としてもよい。

　また、これらの電源回路の何れかまたは全ては、必ずしも抵抗変化型不揮発性記憶装置４０００内に備える必要はなく、外部電源として所定の電圧を提供する構成にしてもよい。

　アドレス入力回路３１７は、外部から入力されるアドレス信号を受け取り、メモリアレイ３０１の指定メモリセル３を指示する。

　入出力回路３１８は、外部からＤＱ端子に入力されるデータ入力信号Ｄｉｎを受け取り、書き込み信号としてメモリ本体部３００に供給し、またはメモリ本体部３００から読み出し出力信号を受け取り外部に出力信号Ｄｏｕｔを、ＤＱ端子を介して出力する。

　メモリアレイ３０１は、本開示の基礎データとして上記で説明したメモリセル３が、行列状にｍ行ｎ列配列されている。ここでは左上をＭ１１とし、行方向にＭ１１、Ｍ２１、・・・、Ｍｍ１、列方向にＭ１１、Ｍ１２、・・・、Ｍ１ｎと各々のメモリセルを表す。

　行選択回路３０３より行方向に出力される複数のワード線ＷＬ１、ＷＬ２、・・・、ＷＬｍは、各々のメモリセル３のメモリセルゲート端子ＭＧに接続される。

　列選択回路３０２より列方向に出力される複数のビット線ＢＬ１、ＢＬ２、・・、ＢＬｎおよび、複数のソース線ＳＬ１、ＳＬ２、・・、ＳＬｎは、交互に平行配列され、各々のメモリセル３のビット線ＢＬおよび、ソース線ＳＬに接続される。

　列選択回路３０２および書き込み回路３０４は、メモリアレイ３０１の上辺側および下辺側に配列され、ビット線ＢＬ１、ＢＬ２、・・、ＢＬｎおよびソース線ＳＬ１、ＳＬ２、・・、ＳＬｎの両端からき書き込み制御する構成としている。

　これは、ビット線やソース線の配線抵抗に起因するＩＲドロップの影響を低減する目的で両辺に配置しているが、メモリセル３が配列される個数や適用される製造プロセスの配線抵抗値に依ってＩＲドロップの影響が小さい場合は、例えば下辺側のみの配列でもよい。

　メモリセル３への書き込み動作は、本開示の基礎データの説明の場合と同様で、ビット線ＢＬを低電位、ソース線ＳＬを高電位に設定した場合、低抵抗化し、ビット線ＢＬを高電位、ソース線ＳＬを低電位に設定した場合、高抵抗化する。

　図８は、書き込み回路３０４の回路例を示す図である。

　ソース線書き込み回路３３０とビット線書き込み回路３３６を備えている。

　ソース線書き込み回路３３０は、低抵抗化用パルス電源３１３の出力ＶｄＬがＬＲ化用電源端子１１に、低抵抗化クランプ用電源３１２の出力Ｖｃ１／Ｖｃ２がＬＲ化用電流制限素子２６、２７の各ゲート端子に、制御回路３０７から出力される低抵抗化用の電圧パルスＶｉが書き込みパルス幅制御端子３３に入力される電流波形制御回路２４と、その内部にある定電流制御スイッチ３１、３２の共通化されたドレイン端子と直列接続され低抵抗書き込み指示信号ＷＥＬを入力とするインバータ３３２の出力をゲート入力とするＰＭＯＳトランジスタ３３３を介して、ソース線入力端子ＳＬｉｎに接続される。さらにソース線入力端子ＳＬｉｎは、高抵抗書き込み指示信号ＷＥＨをゲート入力に、ソースをグランドとするＮＭＯＳトランジスタ３３４と、プリチャージ電源３１５の出力ＶＰＲをソース入力に、プリチャージ指示信号ＮＰＲをゲート入力とするＰＭＯＳトランジスタ３３５と、読み出し指示信号ＲＥをゲート入力に、ソースをグランドとするＮＭＯＳトランジスタ３４２と接続される。

　ビット線書き込み回路３３６は、高抵抗化用パルス電源３１４の出力ＶｄＨがソース入力に、高抵抗書き込み指示信号ＷＥＨを入力とするインバータ３３７の出力がゲート入力に、ビット線入力端子ＢＬｉｎがドレインに接続されるＰＭＯＳトランジスタ３３８と、ビット線入力端子ＢＬｉｎがドレイン入力に、低抵抗書き込み指示信号ＷＥＬがゲート入力に、ソースがグランドに接続されるＮＭＯＳトランジスタ３３９と、プリチャージ指示信号ＮＰＲがゲート入力に、プリチャージ電源３１５の出力ＶＰＲがソース入力に、ット線入力端子ＢＬｉｎがドレイン入力に接続されるＰＭＯＳトランジスタ３４０と、読み出し指示信号ＲＥがゲート入力に、ビット線入力端子ＢＬｉｎがドレイン入力に、ビット線出力信号ＢＬｏｕｔがソースに接続されるＮＭＯＳトランジスタ３４１から構成される。

　ビット線出力信号ＢＬｏｕｔは、読み出し回路３０５に接続される。

　なお図１Ａの抵抗変化型不揮発性記憶装置における、ＬＲ化ＳＬ選択スイッチ１４がＰＭＯＳトランジスタ３３３に、ＬＲ化ＢＬ選択スイッチ１３がＮＭＯＳトランジスタ３３９に対応し、またＨＲ化ＢＬ選択スイッチ１６がＰＭＯＳトランジスタ３３８に、ＨＲ化ＳＬ選択スイッチ１８がＮＭＯＳトランジスタ３３４に対応する。

　図９は、列選択回路３０２の回路例を示す図を示す。

　ビット線選択回路３５０は、ソース、ドレインの一方をビット線ＢＬｉ（ｉ＝１～ｎ）に、他方をビット線入力端子ＢＬｉｎに接続したＮＭＯＳトランジスタ３５１と、ソース、ドレインの一方を同じくビット線ＢＬｉ（ｉ＝１～ｎ）に他方をプリチャージ電源３１５の出力ＶＰＲに接続したＰＭＯＳトランジスタ３５２を備えている。両方のトランジスタのゲートは、同一の列選択信号ＣＬｉ（ｉ＝１～ｎ）に接続される。

　ソース線選択回路３５３は、ソース、ドレインの一方をビット線ＢＬｉと対を成すソース線ＳＬｉ（ｉ＝１～ｎ）に、他方をソース線入力端子ＳＬｉｎに接続したＮＭＯＳトランジスタ３５４と、ソース、ドレインの一方を同じくソース線ＳＬｉ（ｉ＝１～ｎ）に他方をプリチャージ電源３１５の出力ＶＰＲに接続したＰＭＯＳトランジスタ３５５を備えている。両方のトランジスタのゲートは、同一の列選択信号ＣＬｉ（ｉ＝１～ｎ）に接続される。

　そしてビット線選択回路３５０とソース線選択回路３５３は、交互に配列されている。

　ｎ本の列選択信号ＣＬｉ（ｉ＝１～ｎ）は、選択される１本のみがハイレベル、他がロウレベルに設定される。選択されるビット線ＢＬｉおよびソース線ＳＬｉの一対のみがビット線入力端子ＢＬｉｎおよびソース線入力端子ＳＬｉｎと接続され、残りの非選択となるビット線ＢＬｉおよびソース線ＳＬｉはＶＰＲにプリチャージされる。

　また、列選択信号ＣＬｉ（ｉ＝１～ｎ）のハイレベルは、外部電源ＶＤＤであるが、ＮＭＯＳトランジスタ３５１およびＮＭＯＳトランジスタ３５４の閾値電圧の影響が表れないように、この信号の出力だけより高い電圧を与えることや、ＰＭＯＳトランジスタと対の構成にしてもよい。

　図１０は、行選択回路３０３の回路例を示す図である。

　行選択回路３０３は、アドレス入力回路３１７で生成されたアドレス選択指示信号を元に、選択行を指定するデコード信号を生成するデコード回路３７０と、デコード信号に接続されるワード線ドライバー３７１を備えている。ワード線ドライバー３７１は、ワード線電圧切り替え回路３１６の出力ＶＲＤをもう一つの入力とし、ワード線の本数分（ｍ本）の個数を備えている。そして選択行に対応するワード線ＷＬｊ（ｊ＝１～ｍ）に、低抵抗書き込み時には電圧ＶｗＬを、高抵抗書き込み時には電圧ＶｗＨを、読み出し動作時には電圧Ｖｒを指定期間出力する。

　以上の様に構成された抵抗変化型不揮発性記憶装置４０００について、その動作を図１１に示すタイミングチャートを参照しながら説明する。

　なお、ここでは、抵抗変化型不揮発性記憶素子が高抵抗状態の場合をデータ「０」に、低抵抗状態の場合をデータ「１」にそれぞれ割り当てると定義している。また、制御信号の振幅レベルは、電圧記号を付していないものは、ハイレベルが外部電源ＶＤＤ、ロウレベルが０Ｖである。

　説明は４つのサイクルについて、サイクルＴ１はメモリセルＭ１１に低抵抗書き込み、サイクルＴ２はメモリセルＭ１２に高抵抗書き込み、サイクルＴ３はメモリセルＭ１１の低抵抗状態の読み出し、サイクルＴ４はメモリセルＭ１２の高抵抗状態の読み出し、の動作例を示す。

　まずサイクルＴ１のメモリセルＭ１１への低抵抗書き込み動作について説明する。

　最初、全てのワード線ＷＬｊ（ｊ＝１～ｍ）、列選択信号ＣＬｉ（ｉ＝１～ｎ）は０Ｖで、何れのメモリセルも非選択状態にある。

　一方、プリチャージ指示信号ＮＰＲは負論理信号で、０Ｖでプリチャージ指示が行われている。その結果全てのビット線ＢＬｉ、ソース線ＳＬｉ（ｉ＝１～ｎ）、およびビット線入力端子ＢＬｉｎ、ソース線入力端子ＳＬｉｎは電圧ＶＰＲにプリチャージされている。

　そして、入出力ＤＱ端子は、データ「１」書き込みとしてハイレベルが設定される。

　次に、プリチャージ指示信号ＮＰＲがハイレベルに設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージ状態が解除される。

　次に、アドレス入力回路３１７の選択指示を受け、選択ワード線であるＷＬ１および選択列である列選択信号ＣＬ１が、ハイレベルに設定される。このときワード線ＷＬ１の電圧は低抵抗書き込み用のＶｗＬとなる。また選択列であるビット線ＢＬ１およびソース線ＳＬ１は、プリチャージが解除され、ビット線入力端子ＢＬｉｎおよびソース線入力端子ＳＬｉｎに接続される。一方、それ以外の非選択ビット線、非選択ソース線はプリチャージが維持される。

　次に、入出力ＤＱ端子のデータ「１」書き込み指示に対応して、低抵抗書き込み指示信号ＷＥＬがハイレベルに、負論理の電圧パルスＶｉがロウレベルに１００ｎｓの期間設定され、これを受けソース線入力端子ＳＬｉｎが高電位側に、ビット線入力端子ＢＬｉｎが低電位側に駆動され、選択メモリセルＭ１１へ、本開示の基礎データとして詳細に説明した定電流２段階低減低抵抗化書き込み動作が行われる。

　次に、低抵抗書き込み指示の終了を受けて選択ワード線ＷＬ１および選択列選択信号ＣＬ１が、０Ｖに設定され、メモリセルＭ１１が非選択状態になるとともに、ビット線ＢＬ１およびソース線ＳＬ１のプリチャージが開始される。

　そして最後にプリチャージ指示信号ＮＰＲが０Ｖに設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージが開始され、低抵抗書き込みサイクルが終了する。

　次にサイクルＴ２のメモリセルＭ１２への高抵抗書き込み動作について説明する。

　一方、プリチャージ指示信号ＮＰＲは０Ｖでプリチャージ指示が行われ、ビット線ＢＬｉ、ソース線ＳＬｉ（ｉ＝１～ｎ）、およびビット線入力端子ＢＬｉｎ、ソース線入力端子ＳＬｉｎは電圧ＶＰＲにプリチャージされている。

　そして、入出力ＤＱ端子は、データ「０」書き込みとしてロウレベルが設定される。

　次にプリチャージ指示信号ＮＰＲがハイレベルに設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージ状態が解除される。

　次に、アドレス入力回路３１７の選択指示を受け、選択ワード線であるＷＬ１および選択列である列選択信号ＣＬ２が、ハイレベルに設定される。このときワード線ＷＬ１の電圧は高抵抗書き込み用のＶｗＨとなる。また選択列であるビット線ＢＬ２およびソース線ＳＬ２は、プリチャージが解除され、ビット線入力端子ＢＬｉｎおよびソース線入力端子ＳＬｉｎに接続される。一方、それ以外の非選択ビット線、非選択ソース線はプリチャージが維持される。

　次に、入出力ＤＱ端子のデータ「０」書き込み指示に対応して、高抵抗書き込み指示信号ＷＥＨがハイレベルに１００ｎｓの期間設定され、これを受けソース線入力端子ＳＬｉｎが低電位側に、ビット線入力端子ＢＬｉｎが高電位側に駆動され、選択メモリセルＭ１２へ、本開示の基礎データとして詳細に説明した高抗書き込み動作が行われる。

　なお、このタイミングチャートのセル電流は、その絶対値を示すもので、流れる向きはサイクルＴ１とは逆向きである。

　次に、高抵抗書き込み指示の終了を受けて選択ワード線ＷＬ１および選択列選択信号ＣＬ２が、０Ｖに設定され、メモリセルＭ１２が非選択状態になるとともに、ビット線ＢＬ２およびソース線ＳＬ２のプリチャージが開始される。

　そして最後にプリチャージ指示信号ＮＰＲが０Ｖに設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージが開始され、高抵抗書き込みサイクルが終了する。

　次にサイクルＴ３のメモリセルＭ１１の低抵抗状態の読み出し動作について説明する。

　次に、アドレス入力回路３１７の選択指示を受け、選択ワード線であるＷＬ１および選択列である列選択信号ＣＬ１が、ハイレベルに設定される。このときワード線ＷＬ１の電圧は読み出し用のＶｒとなる。また選択列であるビット線ＢＬ１およびソース線ＳＬ１のプリチャージが解除され、ビット線入力端子ＢＬｉｎおよびソース線入力端子ＳＬｉｎに接続される。一方、それ以外の非選択ビット線、非選択ソース線はプリチャージが維持される。

　次に、読み出し指示信号ＲＥが読み出し動作の期間（ここでは１５０ｎｓに設定）ハイレベルに設定され、ＮＭＯＳトランジスタ３４２がオンし、ソース線入力端子ＳＬｉｎを介して選択ソース線ＳＬ１が低電位側に駆動されるとともに、ＮＭＯＳトランジスタ３４１がオンし、ビット線入力端子ＢＬｉｎを介して選択ビット線ＢＬ１がビット線出力信号ＢＬｏｕｔと接続される。ビット線出力信号ＢＬｏｕｔは、読み出し回路３０５と接続されており、ビット線ＢＬ側からソース線ＳＬ側へ流れる電流量の大小でデータ「１」またはデータ「０」を判別する。メモリセルＭ１１は低抵抗状態が書き込まれており、高抵抗状態の場合に比べより多くの電流が流れ、読み出し回路３０５はデータ「１」と判定し、入出力ＤＱ端子よりハイレベルが出力される。

　次に、読み出し指示の終了を受けて選択ワード線ＷＬ１および選択列選択信号ＣＬ１が、０Ｖに設定され、メモリセルＭ１１が非選択状態になるとともに、ビット線ＢＬ１およびソース線ＳＬ１のプリチャージが開始される。

　そして最後にプリチャージ指示信号ＮＰＲが０Ｖに設定され、ビット線入力端子ＢＬｉｎとソース線入力端子ＳＬｉｎのプリチャージが開始され、読み出し動作サイクルが終了する。

　サイクルＴ４のメモリセルＭ１２の高抵抗状態の読み出し動作は、サイクルＴ３と選択列が異なること、選択されるメモリセルＭ１２が高抵抗状態に書き込まれており、低抵抗状態の場合に比べより電流が少なく、読み出し回路３０５は、データ「０」と判定し、入出力ＤＱ端子よりロウレベルを出力すること以外は同じなので詳細な説明は省略する。

　以上が抵抗変化型不揮発性記憶装置４０００の動作の説明であるが、非選択ビット線および非選択ソース線を所定の電圧ＶＰＲにプリチャージしていることに関して図１２を用いてその効果を説明する。

　図１２は、実施の形態における抵抗変化型不揮発性記憶装置のメモリセルのバイアス図である。

　図１２の（ａ）に示すメモリセル状態は、本実施例として説明した低抵抗書き込みを行っている選択メモリセルの状態を、概略断面図で例示したもので、図１１で説明したサイクルＴ１における選択メモリセルＭ１１の状態がそれに該当する。

　メモリセルトランジスタ４０２は、半導体基板４０１上にワード線でもあるゲート電極４０４、ゲート酸化膜４０５、ソース線ＳＬと接続されるＮ型拡散層のドレイン４０６、Ｎ型拡散層のソース４０７より構成され、ソース４０７と抵抗変化型不揮発性記憶素子ＲＳＥの下部電極が接続され、ビット線ＢＬと上部電極が接続される。

　低抵抗書き込みは、ソース線ＳＬは凡そ電圧ＶｄＬ－α（αは、ＬＲ化用電流制限素子２６、２７による電圧降下分を表す）に、ビット線を０Ｖの低電圧に設定し、ワード線は電圧ＶｗＬが与えられる。メモリセルトランジスタ４０２はオンし、チャネル４０８が形成されドレイン４０６からソース４０７に電流が流れる。

　一般的に、製造プロセスの微細化が進むとメモリセルも微細化され、より高集積化が可能となる。その場合メモリセルトランジスタ４０２の平面サイズが縮小化されるとともに、ゲート酸化膜４０５の薄膜化も進むため、ゲート電極４０４に印加可能な最大電圧は微細化が進むとともに下る。

　そのため、メモリセルの高信頼性には、ゲート酸化膜４０５にかかる電界を緩和する制御が重要となる。

　本実施例では、選択メモリセル４００ではチャネル４０８が形成されているため、実質的にはゲート電極４０４とチャネル４０８との間の電界が、ゲート酸化膜４０５にかかる。低抵抗書き込みの場合、ゲート酸化膜４０５に印加される電界が最も高くなるのは、より電圧の低いソース４０７付近のチャネル４０８である。ビット線ＢＬは０Ｖだが、抵抗変化型不揮発性記憶素子ＲＳＥには電流が流れるため、ソース４０７の電位は、抵抗変化型不揮発性記憶素子ＲＳＥの端子間電圧分（凡そ１～１．２Ｖ程度）上昇し、実質的にはゲート電極４０４－チャネル４０８の間の電位差は、１．８Ｖ～２．０Ｖ程度に緩和することができる。

　図１２の（ｂ）に示すメモリセル状態は、本実施例として説明した低抵抗書き込みが行われている選択メモリセルと同一行の非選択メモリセルの状態を、概略断面図で例示したもので、図１１で説明したサイクルＴ１における非選択メモリセルＭ１２などの状態がそれに該当する。非選択列のソース線ＳＬおよびビット線ＢＬは、電圧ＶＰＲ（１．１Ｖ）にプリチャージされている。抵抗変化型不揮発性記憶素子ＲＳＥは導電性を有しているため、Ｎ型拡散層のドレイン４０６とともにＮ型拡散層のソース４０７の電圧もＶＰＲとなる。選択行のためゲート電極４０４は電圧ＶｗＬで、ゲート－ソース間電位、ゲート－ドレイン間電位ともメモリセルトランジスタ４０２の閾値電圧以上となり、メモリセルトランジスタ４０２はオンし、チャネル４１１が形成される。このチャネル４１１の電圧は、ビット線ＢＬおよびソース線ＳＬと同じＶＰＲとなる。そのためゲート電極４０４－チャネル４１１の間の電位差は１．９Ｖに緩和できる。

　一方、図１２の（ｃ）に示すメモリセル状態は、低抵抗化書き込みが行われている選択メモリセルと同一行の非選択メモリセルのビット線ＢＬとソース線ＳＬを、従来一般的に行われる０Ｖにプリチャージした場合を例示したものである。この場合、チャネル４２１の電圧は、ビット線ＢＬおよびソース線ＳＬと同じ０Ｖとなる。ゲート電極４０４－チャネル４２１の間の電位差は３．０Ｖとなり、図１２の（ｂ）のメモリセル状態に比べ１Ｖ以上高くなり、より微細なプロセスを適用する場合にはあまり望ましくない。

　図１２の（ｄ）のメモリセル状態は、図１２の（ｃ）のメモリセル状態とは逆に、低抵抗化書き込みが行われている選択メモリセルと同一行の非選択メモリセルのビット線ＢＬとソース線ＳＬを、ゲート電極４０４の電圧ＶｗＬと同じ電圧にプリチャージした場合の状態を、例示したものである。この場合メモリセルトランジスタ４０２はオフし、チャネルは形成されない。その為ゲート酸化膜４０５には、ゲート電極４０４と半導体基板４０１との間の電界がかかる。半導体基板４０１は一般的に０Ｖが設定されるため、実質的には図１２の（ｃ）のメモリセル状態のゲート酸化膜４０５の電界という面では同じく３．０Ｖで、より微細なプロセスを適用する場合にはあまり望ましくない。

　以上より、非選択列のメモリセルのソース線ＳＬおよびビット線ＢＬのプリチャージ電圧ＶＰＲを、チャネルが形成されるように、選択ワード線の電圧ＶｗＬからメモリセルトランジスタ４０２の閾値電圧Ｖｔｎｓ分を引いた電圧より低く、且つ０Ｖより高い所定電圧の関係に設定し、より微細なプロセスに適用すればよい。つまり、プリチャージ電圧ＶＰＲは次式のように設定すればよい。

　０Ｖ＜ＶＰＲ＜ＶｗＬ－Ｖｔｎｓ

　この場合、プリチャージ電圧ＶＰＲは、ＶｗＬ－Ｖｔｎｓ未満の電圧で、より高い電圧に設定するのが、ゲート酸化膜４０５の電界を下げるという面では望ましいが、一方、全ての非選択ビット線や非選択ソース線を所定電圧までプリチャージすることは消費電力が増大するという背反する課題にも繋がる。

　両者のバランスを考慮し、例えば、ＶＰＲ＝（ＶｗＬ－Ｖｔｎｓ）／２など、最適なプリチャージ電圧ＶＰＲに設定されればよい。

　また、本実施形態では、低抵抗化書き込み電流を定電流２段階低減するため、電流波形制御回路２４をＬＲ化用電源端子１１側に設けたが、同様の機能を有する電流波形制御回路をＧＮＤ端子側に設けて良いのは言うまでもない。

　さらに、本実施形態では、メモリセルトランジスタをスイッチ素子として用いていたが、セル面積を削減するため、双方向ダイオードを用いても良い。

　また、本実施形態では、抵抗変化層８５として、タンタル酸化物を用いたが、タンタル酸化物にアルミニウム（Ａｌ）を添加したタンタル・アルミニウム酸化物（ＴａＡｌＯ）を用いても同様の効果を奏することができる。

　［３．変形例］
　次に、実施の形態における抵抗変化型不揮発性記憶装置の主要部の変形例について説明する。

　図１６は、実施の形態における抵抗変化型不揮発性記憶装置の主要部の変形例を示す図である。同図の抵抗変化型不揮発記憶装置２は、図１Ａと比べて、電流波形制御回路２４の代わりに電流波形制御回路２４ａを備える点が異なる。以下、同じ点については説明の重複を避けて、異なる点を中心に説明する。

　電流波形制御回路２４ａは、波形生成部３５、ＤＡＣ３６およびトランジスタ３７を備える。

　波形生成部３５は、低抵抗化電流の電流波形を示すデジタル信号である波形データＣｔｌを生成する。波形生成部３５は、例えば、波形データＣｔｌを示す時系列のサンプル値を記憶するＲＯＭ、または、専用回路で構成される。

　ＤＡＣ３６は、波形生成部３５からの波形データＣｔｌをアナログ信号に変換するデジタル－アナログ変換回路である。ＤＡＣ３６は、変換したアナログ信号を、ゲート電圧Ｖｇｐとしてトランジスタ３７のゲートに供給する。

　トランジスタ３７は、ゲート電圧Ｖｇｐに応じた波形を有する低抵抗化電流を、ＬＲ化ＳＬ選択スイッチ１４を介してメモリセル３に供給する電流源としてのｐＭＯＳトランジスタである。

　図１７は、実施の形態における低抵抗化電流の電流波形の変形例を示す図である。同図の（ａ）は、ＤＡＣ３６からトランジスタ３７のゲートに出力されるゲート電圧Ｖｇｐを示す。同図の（ｂ）の電流は、トランジスタ３７から出力される低抵抗化電流を示す。トランジスタ３７がｐＭＯＳトランジスタであることから、低抵抗化電流は、ゲート電圧Ｖｇｐの変化に対して反転した波形を有する。

　低抵抗化電流の電流波形は、時間軸において、第１期間と、第１期間に続く第２期間と１回有する。低抵抗化電流のうち第１期間に対応する部分を第１電流と呼ぶ。低抵抗化電流のうち第２期間に対応する部分を第２電流と呼ぶ。同図の（ｂ）において第１電流は、三角波であり、第１ピーク電流Ｉｐ１を有する。第２電流は、ほぼ定電流であり、第１ピーク電流Ｉｐ１より小さい電流値Ｉｐ２を有する。また、　第１期間の終了時の時刻ｔ２における第１電流は０でなく、第２期間の開始時の時刻ｔ２における第２電流Ｉｐ２は０でない。つまり、第１電流は、第１期間内でピークから０にまで落ちないで、第２電流は、第２期間の開始時で０でない値である。

　低抵抗化電流の電流波形が、図１７の（ｂ）のような波形であっても、図１Ｂと同じ効果を得ることができる。

　さらに、低抵抗化電流の電流波形の他の変形例について説明する。

　図１８は、実施の形態の変形例における低抵抗化電流の電流波形の他の変形例を示す図である。

　同図の（ａ）の例では、低抵抗化電流は、第１期間において立ち下がりが急峻なのこぎり波の形状を有する電流波形を有する。第１期間の時間幅、第２期間の時間幅、第１電流のピーク値Ｉｐ１、および第２電流Ｉｐ２は、図１Ｂと同じでよい。

　同図の（ｂ）の例では、低抵抗化電流は、第１期間において立ち上がりが急峻なのこぎり波の形状を有する電流波形を有する。

　同図の（ｃ）の例は、図１７の（ｂ）と同じである。

　同図の（ｄ）の例では、低抵抗化電流は、第１期間において三角波の電流形状を有し、第２期間において第２電流が階段状に小さくなる電流波形を有する。

　同図の（ｅ）の例では、低抵抗化電流は、同図の（ｃ）のような第１期間と第２期間との組を２つ以上有する。第１期間の時間幅、第２期間の時間幅、第１電流のピーク値Ｉｐ１、および第２電流Ｉｐ２は、図１Ｂと同じでなくてもよい。

　以上説明してきたように実施の形態の一態様に係る抵抗変化型不揮発性記憶装置２は、高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化素子（ＲＳＥ）と、前記高抵抗状態から前記低抵抗状態に変化させるための低抵抗化電流を前記抵抗変化素子に通電する電流供給回路としての電流波形制御回路２４ａと、を備え、前記低抵抗化電流の電流波形は、時間軸において、第１期間と、前記第１期間に続く第２期間とを有し、電流供給回路２４ａは、第１期間において第１電流を抵抗変化素子に印加し、第２期間において第１電流より小さい第２電流を抵抗変化素子に印加し、第１期間の終了時における第１電流は０でなく、第２期間の開始時における第２電流は０でない。

　これによれば、高抵抗状態から低抵抗状態に変化させる書き込みにおいて、初期ウィンドウの劣化を抑制することができ、かつ、高サイクリング時（例えば１０万回の書き換え時）の動作ウィンドウ劣化を抑制することができる。例えば、微細化した場合でも、信頼性の高い安定した書き換え動作を長期間に渡って実現することができる。

　ここで、前記第１電流は、定電流であってもよい。

　これによれば、電流波形制御回路２４ａとして定電流源を用いることが可能である。

　ここで、前記第１電流は、第２電流よりも大きいピーク値を有していてもよい。

　これによれば、電流波形制御回路２４ａは、第１電流として定電流でない波形を用いることができる。

　ここで、前記低抵抗化電流は、下り階段状の電流波形を有していていもよい。

　これによれば、電流波形制御回路２４ａは、第１電流および第２電流を下り階段状の電流波形として生成する。これによっても、上記の初期ウィンドウの劣化を抑制することができ、かつ、高サイクリング時（例えば１０万回の書き換え時）の動作ウィンドウ劣化を抑制することができる。

　ここで、前記電流供給回路としての電流波形制御回路２４ａは、前記第１期間において第１定電流を前記抵抗変化素子に通電し、前記第２期間において前記第１定電流より小さい第２定電流を前記抵抗変化素子に通電してもよい。

　これによれば、高抵抗状態から低抵抗状態に変化させる書き込みにおいて、定電流を２段階で低減させる駆動を行う。この駆動を定電流２段階低減駆動と呼ぶ。この駆動は上記の下り階段状の電流波形の生成に適している。なお、通電する期間は第１期間と第２期間のみ有することに限定されるわけではなく、第３、４・・・ｎ期間を別途有していてもよい。

　ここで、前記電流供給回路としての電流波形制御回路２４は、第１定電流源としてのＬＲ化用電流制限素子２６と、第２定電流源としてのＬＲ化用電流制限素子２７と、を備え、前記電流供給回路は、前記第１期間において前記第１定電流源からの定電流と前記第２定電流源からの定電流とを重畳することにより前記第１定電流を生成し、前記第２期間において前記第１定電流源および前記第２定電流源の何れか一方からの定電流を前記第２定電流として生成してもよい。

　これによれば、第１期間において第２期間より高い電流値を抵抗変化素子に通電するので、初期ウィンドウを十分に確保することができる。第２期間において第１期間より低い電流値を抵抗変化素子に通電するので、高サイクリング時におけるウィンドウ劣化を抑制することができる。

　ここで、前記電流供給回路としての電流波形制御回路２４は、さらに、前記第１定電流源と直列に接続された第１スイッチとしての定電流制御スイッチ３１と、前記第２定電流源と直列に接続された第２スイッチとしての定電流制御スイッチ３２と、を備え、前記電流供給回路は、前記第１期間において前記第１スイッチおよび前記第２スイッチの両方を導通状態にすることにより、前記第１定電流を前記抵抗変化素子に通電し、前記第２期間において前記第１スイッチおよび前記第２スイッチの一方を非導通状態にし、かつ、他方を導通状態にすることにより、前記第２定電流を前記抵抗変化素子に通電してもよい。

　これによれば，第１スイッチおよび第２スイッチの動作により容易に下り階段状の電流波形を生成することができる。

　ここで、前記第１期間は前記第２期間より短くてもよい。

　これによれば、比較的高い第１定電流が通電される第１期間において動作ウィンドウを拡大し、比較的低い第２定電流が通電される第２期間において高サイクリング動作による動作ウィンドウの劣化を抑制することができる。

　ここで、前記第１期間は前記第２期間の１０％以下であってもよい。

　これによれば、第２期間の１０％以下の第１期間において動作ウィンドウを拡大することができる。

　ここで、前記第１期間は５ｎ秒以下であり、前記第２期間は５０ｎ秒以上であってもよい。

　これによれば、低抵抗化状態への書き込み動作を高速に行うことができる。

　ここで、前記第２定電流は前記第１定電流の６０％以下であってもよい。

　これによれば、低抵抗化状態への書き込み動作を低電力化することができる。

　ここで、記第１定電流は１２５μＡ以上であり、前記第２定電流は７５μＡ以下であってもよい。

　ここで、前記抵抗変化素子ＲＳＥは、第１電極８１と、前記第１電極に対向して形成される第２電極８４と、前記第１電極８１と前記第２電極８４との間に介在する抵抗変化層８５と、を有し、前記抵抗変化層８５は、遷移金属酸化物を含む構成であってもよい。

　ここで、前記遷移金属酸化物は、タンタル、ハフニウムの少なくとも１つの酸化物を含んでいてもよい。

　ここで、前記抵抗変化素子は、半導体基板上に形成され、前記第２電極８４は、前記半導体基板に対し、前記第１電極８１よりも離れて形成されていてもよい。

　ここで、前記抵抗変化型不揮発性記憶装置は、行列状に配置された複数のメモリセルを備え、前記メモリセルは、スイッチ素子と、前記スイッチ素子と直列に接続された前記抵抗変化素子とを有していてもよい。

　ここで、前記スイッチ素子は、ＮＭＯＳトランジスタまたは双方向ダイオードであってもよい。

　また、実施の形態に係る抵抗変化型不揮発性記憶装置の書き込み方法は、高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化素子ＲＳＥをメモリセルとして有する抵抗変化型不揮発性記憶装置において、前記抵抗変化素子を前記高抵抗状態から前記低抵抗状態に変化させる書き込み方法であって、第１期間において第１定電流を前記抵抗変化素子に通電し、前記第１期間に後続する第２期間において前記第１定電流より小さい第２定電流を前記抵抗変化素子に通電する。

　これによれば、高抵抗状態から低抵抗状態への書き換えにおいて、初期ウィンドウの劣化を抑制することができ、かつ、高サイクリング時の動作ウィンドウ劣化を抑制することができる。よって、微細化に適している。

　なお、本開示の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性記憶装置、及びその書き込み方法も、本開示に含まれる。

　以上説明したように、本開示では、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な書き込み制御方法、回路面積で、簡便に、かつ、アレイ面積を顕著に増大させることなく、書き換え可能回数を向上できるので、高信頼性メモリを実現するのに有用である。

　１、４０２　メモリセルトランジスタ
　２　抵抗変化型不揮発性記憶装置
　３　メモリセル
　１０、３３３、３３５、３３８、３４０、３５２、３５５　ＰＭＯＳトランジスタ
　１１　ＬＲ化用電源端子
　１２　ＬＲ化用クランプ制御端子
　１３　ＬＲ化ＢＬ選択スイッチ
　１４　ＬＲ化ＳＬ選択スイッチ
　１６　ＨＲ化ＢＬ選択スイッチ
　１７　ＨＲ化用電源端子
　１８　ＨＲ化ＳＬ選択スイッチ
　２２ａ、２３　ソース線駆動回路
　２２ｂ　ビット線駆動回路
　２４、２４ａ　電流波形制御回路（電流供給回路）
　２５　定電流制御回路
　２６　ＬＲ化用電流制限素子（第１定電流源）
　２７　ＬＲ化用電流制限素子（第２定電流源）
　２８　遅延回路
　２９　ＮＡＮＤ回路
　３０、３３２、３３７　インバータ
　３１　定電流制御スイッチ（第１スイッチ）
　３２　定電流制御スイッチ（第２スイッチ）
　３３　書き込みパルス幅制御端子
　３５　波形生成部
　３６　ＤＡＣ
　３７　トランジスタ
　８１　第１電極（下部電極）
　８２　第１の遷移金属酸化物層
　８３　第２の遷移金属酸化物層
　８４　第２電極（上部電極）
　８５　抵抗変化層
　８６　フィラメント
　３００　メモリ本体部
　３０１　メモリアレイ
　３０２　列選択回路
　３０３　行選択回路
　３０４　書き込み回路
　３０５　読み出し回路
　３０６　周辺回路部
　３０７　制御回路
　３０８　電圧生成回路
　３０９　低抵抗化用ワード線電源
　３１０　高抵抗化用ワード線電源
　３１１　読み出し用ワード線電源
　３１２　低抵抗化クランプ用電源
　３１３　低抵抗化用パルス電源
　３１４　高抵抗化用パルス電源
　３１５　プリチャージ電源
　３１６　ワード線電圧切り替え回路
　３１７　アドレス入力回路
　３１８　入出力回路
　３３０　ソース線書き込み回路
　３３４、３４２、３３９、３４１、３５１、３５４　ＮＭＯＳトランジスタ
　３３６　ビット線書き込み回路
　３５０　ビット線選択回路
　３５３　ソース線選択回路
　３７０　デコード回路
　３７１　ワード線ドライバー
　４００　選択メモリセル
　４０１　半導体基板
　４０４　ゲート電極
　４０５　ゲート酸化膜
　４０６　ドレイン
　４０７　ソース
　４０８、４１１、４２１　チャネル
　５２０　超高抵抗状態
　３０００ａ　抵抗変化型不揮発性記憶素子
　４０００　抵抗変化型不揮発性記憶装置
　ＲＳＥ　抵抗変化型不揮発性記憶素子

Claims

　高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化素子と、
前記高抵抗状態から前記低抵抗状態に変化させるための低抵抗化電流を前記抵抗変化素子に通電する電流供給回路と、を備え、
　前記低抵抗化電流の電流波形は、時間軸において、第１期間と、前記第１期間に続く第２期間とを有し、
　前記電流供給回路は、前記第１期間において第１電流を前記抵抗変化素子に印加し、
前記第２期間において前記第１電流より小さい第２電流を前記抵抗変化素子に印加し、
　前記第１期間の終了時における前記第１電流は０でなく、
　前記第２期間の開始時における前記第２電流は０でない
抵抗変化型不揮発性記憶装置。
　前記第１電流は、定電流である
請求項１に記載の抵抗変化型不揮発性記憶装置。
　前記第１電流は、前記第２電流より大きいピーク値を有する
請求項１に記載の抵抗変化型不揮発性記憶装置。
　前記低抵抗化電流は、下り階段状の電流波形を有する
請求項１に記載の抵抗変化型不揮発性記憶装置。
　前記電流供給回路は、
　前記第１期間において第１定電流を前記抵抗変化素子に通電し、
　前記第２期間において前記第１定電流より小さい第２定電流を前記抵抗変化素子に通電する
請求項１、２または４に記載の抵抗変化型不揮発性記憶装置。
　前記電流供給回路は、
　第１定電流源と、
　第２定電流源と、を備え、
　前記電流供給回路は、
　前記第１期間において前記第１定電流源からの定電流と前記第２定電流源からの定電流とを重畳することにより前記第１定電流を生成し、
　前記第２期間において前記第１定電流源および前記第２定電流源の何れか一方からの定電流を前記第２定電流として生成する
請求項５記載の抵抗変化型不揮発性記憶装置。
　前記電流供給回路は、
　前記第１定電流源と接続された第１スイッチと、
　前記第２定電流源と接続された第２スイッチと、を備え、
　前記電流供給回路は、
　前記第１期間において前記第１スイッチおよび前記第２スイッチの両方を導通状態にすることにより、前記第１定電流を前記抵抗変化素子に通電し、
　前記第２期間において前記第１スイッチおよび前記第２スイッチの一方を非導通状態にし、かつ、他方を導通状態にすることにより、前記第２定電流を前記抵抗変化素子に通電する
請求項６記載の抵抗変化型不揮発性記憶装置。
　前記第１期間は前記第２期間より短い
請求項１から７の何れか１項に記載の抵抗変化型不揮発性記憶装置。
　前記第１期間は前記第２期間の１０％以下である
請求項１から８の何れか１項に記載の抵抗変化型不揮発性記憶装置。
　前記第１期間は５ｎ秒以下であり、
　前記第２期間は５０ｎ秒以上である
請求項１から８の何れか１項に記載の抵抗変化型不揮発性記憶装置。
　前記第２定電流は前記第１定電流の６０％以下である
請求項５から７の何れか１項に記載の抵抗変化型不揮発性記憶装置。
　前記第１定電流は１２５μＡ以上であり、
　前記第２定電流は７５μＡ以下である
請求項５から７の何れか１項に記載の抵抗変化型不揮発性記憶装置。
　前記抵抗変化素子は、
　第１電極と、
　前記第１電極に対向して形成される第２電極と、
　前記第１電極と前記第２電極との間に介在する抵抗変化層と、を有し、
　前記抵抗変化層は、遷移金属酸化物を含む
請求項１から１２の何れか１項に記載の抵抗変化型不揮発性記憶装置。
　前記遷移金属酸化物は、タンタル、ハフニウムの少なくとも１つの酸化物を含む
請求項１３に記載の抵抗変化型不揮発性記憶装置。
　前記抵抗変化素子は、半導体基板上に形成され、
　前記第２電極は、前記半導体基板に対し、前記第１電極よりも離れて形成されている
請求項１３または１４に記載の抵抗変化型不揮発性記憶装置。
　前記抵抗変化型不揮発性記憶装置は、行列状に配置された複数のメモリセルを備え、
　前記メモリセルは、スイッチ素子と、前記スイッチ素子と直列に接続された前記抵抗変化素子とを有する
請求項１から１５の何れか１項に記載の抵抗変化型不揮発性記憶装置。
　前記スイッチ素子は、ＮＭＯＳトランジスタまたは双方向ダイオードである
請求項１６に記載の抵抗変化型不揮発性記憶装置。
　高抵抗状態と低抵抗状態とを可逆的に変化可能な抵抗変化素子をメモリセルとして有する抵抗変化型不揮発性記憶装置において、前記抵抗変化素子を前記高抵抗状態から前記低抵抗状態に変化させる書き込み方法であって、
　第１期間において第１電流を前記抵抗変化素子に通電し、
　前記第１期間に後続する第２期間において前記第１電流より小さい第２電流を前記抵抗変化素子に通電し、
　前記第１期間の終了時における前記第１電流は０でなく、
　前記第２期間の開始時における前記第２電流は０でない
抵抗変化型不揮発性記憶装置の書き込み方法。