JP5521612B2 - 不揮発性半導体メモリデバイス - Google Patents
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Description
かかる読み出し方法が適用可能な不揮発性半導体メモリデバイスの代表的なものとして、(フラッシュ)EEPRPMが存在する。
一般的なフラッシュメモリのヴェリファイ読み出し時の電流制御は、読み出し電流(センス電流)をほぼ一定にするため、メモリトランジスタのゲート電位を変えることによって、異なる閾値をヴェリファイする。この動作方式のメリットは動作電流が一定であるため、センスタイミング、センスノードの負荷等がヴェリファイする閾値にほとんど依存しない点である。
ReRAMの可変セル抵抗Rcellは2端子しかない。つまり、フラッシュメモリでいうソース端子、ドレイン端子と同様に電流が流れる2端子のみでゲート端子がない。ここで、ヴェリファイ時に異なる抵抗値を読み出す場合、読み出し時にReRAMに印加するプリチャージ電圧(=VR)を一定、ReRAMの可変セル抵抗Rcellの抵抗(セル抵抗)をRcellとする。すると、読み出し電流は(VR/Rcell)となる。これはセル抵抗Rcellが変われば読み出し電流が変わることを意味する。
具体的に、ビット線電位(以下、BL電位)を可変セル抵抗Rcellによる放電によって低下させてヴェリファイ読み出しする際に、センスする抵抗が高抵抗である場合は、消去ヴェリファイ時のBL電位の放電が低速であるため、センスタイミングを遅くする必要がある。一方、センスする抵抗が低抵抗の場合は、書き込みヴェリファイ時のBL電位の放電が高速であるため、センスタイミングを早くする必要がある。この書き込みヴェリファイ時にセンスタイミングが遅くなるとBL電荷が消失してしまい正常なセンス動作ができなくなってしまう。
以下、このようなプリチャージ電荷の放電速度を、放電電流をほぼ一定とするように(トランジスタゲート電圧等で)規制しないで、そのまま読み出す方法を“ダイナミックリード”と呼ぶ。これに対し、放電電流をほぼ一定として読み出す方法を“スタティックリード”と呼ぶ。
しかし、スタティックセンス方式では、そのセンス動作前のプリチャージ動作が必要な点や、電流負荷自体のセットアップが必要な点でダイナミックセンスほど高速に動作できない。
その一方で、ダイナミックセンス方式は、高精度な読み出しができず誤動作マージンが狭いためタイミング設定が難しい。このタイミング設定の難しさは、読み出し対象の可変セル抵抗Rcellの抵抗変化の精度が高いときにしかダイナミックリードを適用できないことを意味する。
一方、高い読み出し精度が要求されるときはスタティックセンス動作のみで記憶素子に記憶された情報の論理値を読み出すように読み出し制御回路がセンスアンプを制御する。
1.概説
2.第1の実施の形態:シングルエンド型センスアンプ。
3.第2の実施の形態:シングルエンド型センスアンプでセル電流の向きが逆。
4.第3の実施の形態:電流ミラー型センスアンプ。
5.第4の実施の形態:電流ミラー型センスアンプで電流の向きが逆。
本発明が適用された不揮発性半導体メモリデバイスは、センスアンプのセンスノードに対する電流負荷の接続と非接続(切り離し)を制御可能な構成を含む“読み出し制御回路”を有することである。
この読み出し制御回路は、ダイナミックセンス動作と、スタティックセンス動作とを切り替え可能な回路であり、プリチャージのための構成も含む。
一方、通常読み出しでは、読み出し対象が低抵抗なのか高抵抗なのかが予め分からない。但し、ダイナミックセンス動作が適しているか、スタティックセンス動作が適しているかは、可変セル抵抗Rcellの記憶材料や構造、信頼性データ等に応じて分かるので、その適した方式を採用する。
[メモリセル構成]
図1(A)と図1(B)に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図1(A)は書き込み電流Iw、図1(B)は消去電流Ieについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図1に図解するメモリセルMCは、“可変セル抵抗Rcell”としての1つのメモリセル抵抗Rcellと、1つのアクセストランジスタATとを有する。
メモリセル抵抗Rcellの一端がプレート線PLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートが“アクセス線”としてのワード線WLに、それぞれ接続されている。
なお、ビット線BLとプレート線PLが図1では直交しているが、ビット線BLとプレート線PLを平行に配置してもよい。
図2に図解されているメモリセルMCにおいて、そのアクセストランジスタATが半導体基板100に形成されている。
ドレイン(D)は2つのメモリセルMCで共有され、第1配線層(1M)により形成されたビット線BLに接続されている。
絶縁体膜102の材料としては、例えば、SiN,SiO2,Gd2O3等が挙げられる。
導体膜103の材料としては、例えば、Cu,Ag,Zrから選ばれる1つ以上の金属元素を含有する金属膜、合金膜(例えばCuTe合金膜)、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Cu,Ag,Zr以外の金属元素を用いてもよい。また、Cu,Ag,Zrの少なくとも一つと組み合わされる元素は、S,Se,Teのうちの少なくとも一つの元素であることが望ましい。導体膜103は、“イオン供給層”として形成されている。
図3は、一例として、絶縁体膜102がSiO2から形成され、導体膜103がCuTe合金ベースの合金化合物(Cu−Te based)から形成されている場合を示している。
すると、導体膜103に含まれるCu,Ag,Zrが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜102に注入される。そのため、絶縁体膜102の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図3(A)に示す向きの書き込み電流Iwが流れる。この動作を書き込み(動作)またはセット(動作)という。
すると、絶縁体膜102に注入されていた導電性イオンが導体膜103に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去(動作)またはリセット(動作)という。リセットでは、図3(B)に示す向きの消去電流Ieが流れる。
これに対し、どの状態(セットまたはリセット)をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
ここで、図1に示すメモリセル抵抗Rcellの回路シンボルの矢印は、通常、セット時(ここでは書き込み時)の電流と同じ向きとなっている。
なお、セット時に実際には、絶縁体膜102中の金属イオンの量によって、絶縁体膜102の抵抗値が変化していることから、絶縁体膜102を、データが記憶され保持される“記憶層”とみなすことができる。
図4に、ICチップのブロック図を示す。
図解されている半導体メモリデバイスは、図1〜図3に示すメモリセルMCをマトリクス状に行(ロウ)方向に(M+1)個、列(カラム)方向に(N+1)個、配置しているメモリセルアレイ1を有する。半導体メモリデバイスは、メモリセルアレイ1と、その周辺回路を同一半導体チップに集積化したものである。ここで“N”と“M”は比較的大きな自然数であり、その具体的値は任意に設定される。
なお、プレート線PLはカラム方向に長く配置して、その本数を(M+1)本としてもよい。
なお、センスアンプ7は図4では図示の都合上、そのようになっていないがメモリセル列ごとに設けられる。また、図4では、クロック信号の発生制御回路等は図示を省略している。
プリデコーダ3のYデコード部は、Yセレクタ(不図示)を基本単位として構成されている。プリデコーダ3は、入力するYアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたYセレクト信号Y_SELをCSWドライバ6に送る回路である。Yセレクタの詳細は後述する。
以下、BLIスイッチ5を構成する各スイッチが、トランスファゲートであるとする。
制御回路11には、以下の5つの機能を備える。
(2)CSWドライバ6を、プリデコーダ3を経由して(または直接)制御し、これによりスイッチ51を個別に導通または非導通とする機能。
(3)書き込みまたは消去時に、書き込み・消去ドライバ10に書き込みイネーブル信号WRT、消去イネーブル信号ERSを与えて動作電圧の供給を制御する機能。
(4)書き込みまたは消去時に、必要に応じて、プレートドライバ12に書き込みイネーブル信号WRT、消去イネーブル信号ERSを与えて動作電圧の供給を制御する機能。
(5)読み出しまたはヴェリファイ読み出し動作時に制御電圧発生回路16を制御して、クランプ電圧Vclamp等の出力を行う機能。
なお、制御回路11により出力される各種制御信号は、符号のみ図4に示し、レベル変化の詳細は後述する。
つぎに、Xデコーダ2の基本構成であるXセレクタと、プリデコーダ3のYデコーダ機能の基本構成であるYセレクタとを説明する。続いて、WLドライバ4の基本構成であるWLドライバユニットを説明する。
図5に図解されているXセレクタ20は、初段の4つのインバータINV0〜INV3、中段の4つのナンド回路NAND0〜NAND3、後段に接続されている他の4つのインバータINV4〜INV7から構成されている。
Xセレクタ20は、XアドレスビットX0,X1を入力し、そのデコード結果に応じて、Xセレクト信号X_SEL0〜X_SEL3のいずれかを活性化する(たとえばハイレベルにする)回路である。
図5は2ビットデコードの例であるが、Xデコーダ2は、その入力されるXアドレス信号のビット数に応じて、図5の構成を拡張または多段展開することで、入力が2ビット以外でも対応可能に実現される。
図解されているYセレクタ30は、初段の4つのインバータINV8〜INV11、中段の4つのナンド回路NAND4〜NAND7、後段に接続されている他の4つのインバータINV12〜INV15から構成されている。
Yセレクタ30は、YアドレスビットY0,Y1を入力し、そのデコード結果に応じて、Yセレクト信号Y_SEL0〜Y_SEL3のいずれかを活性化する(たとえばハイレベルにする)回路である。
図6は2ビットデコードの例であるが、プリデコーダ3は、その入力されるYアドレス信号のビット数に応じて、図6の構成を拡張または多段展開することで、入力が2ビット以外でも対応可能に実現される。
図解されているWLドライバユニット4Aは、WLドライバ4内にカラム方向のセル数(N+1)だけ設けられている。
この(N+1)個のWLドライバユニット4Aは、図5に示すXセレクタ20等によって選択(活性化)された1つのXセレクト信号X_SEL0またはX_SEL1によって動作する。WLドライバユニット4Aは、Xセレクト信号X_SEL0またはX_SEL1に応じた1本のワード線WL<0>またはWL<1>を活性化する。
ナンド回路NAND8の一方入力にWL選択イネーブル信号WLEが入力され、他方入力にXセレクト信号X_SEL0またはX_SEL1が入力され、ナンド回路NAND8の出力がインバータINV16の入力に接続されている。インバータINV16の出力に接続されたワード線WL<0>またはWL<1>が活性化または非活性となる。
図解されているCSLドライバユニット6Aは、ナンド回路NAND12と、その出力に接続されているインバータINV21とからなる。
ナンド回路NAND12の一方入力にBLIイネーブル信号BLIEが入力され、他方入力に図6に示すYセレクタ30により選択(活性化)された1つのYセレクト信号Y_SEL0またはY_SEL1が入力される。このYセレクト信号Y_SEL0またはY_SEL1とBLIイネーブル信号BLIEがともに活性(ハイレベル)のときに、ナンド回路NAND12の出力がローレベルとなる。そのため、インバータINV21の出力に接続されたカラム選択線CSL<0>またはCSL<1>の電位が活性レベル(本例ではハイレベル)に遷移する。
カラム選択線CSL<0>またはCSL<1>の電位は、図4に示すように対応するスイッチ51のゲートに入力されている。
図9に、本実施の形態に関わるカラム回路構成の概略図を示す。
図9に図解する構成は、“セル配線”としての1本のビット線BLにメモリセルMC(アクセストランジスタATとメモリセル抵抗Rcelの直列接続体)が1つ接続されている様子を示す。メモリセルMCのアクセストランジスタATのゲートがワード線WLに接続され、アクセストランジスタATの可変セル抵抗Rcellと反対のソースまたはドレインがビット線BLに接続されている。また、そのもう片方がソースSL(ここではGNDの回路記号で示す)に接続されている。図9において、ビット線BLの負荷容量を符号“Cbl”の等価容量で示す。
センスアンプ7Aの非反転入力(+)は、センスノードSNとつながっている。また、センスアンプ7Aの反転入力「−」には、一定の参照電位VREFが、図4の制御回路11または制御電圧発生回路16から入力されている。センスノードSNの電位を、図9ではセンスノード電位V0で表している。
負荷分離スイッチ52は、図示の例ではNMOSトランジスタ構成であるが、PMOSトランジスタ構成、または、NMOSトランジスタとPMOSトランジスタとを並列接続したトランスファゲート構成としてもよい。
データの読み出し時に、負荷分離スイッチ52(NMOS)のゲートにクランプ電圧Vclampが、図4の制御電圧発生回路16から印加される。メモリセルMCの可変セル抵抗Rcellを充放電するときに、この負荷分離スイッチ52を通して電流が流れる。NMOS構成ではセンスノードSNから可変セル抵抗Rcellへ放電電流が流れることを前提とする。この場合、負荷分離スイッチ52のソース電位は、クランプ電圧Vclampから、そのゲートソース間電圧Vgsだけ下がった電圧(一定電位に)クランプ制御される。このクランプ電圧が安定した状態では、トランジスタがターンオフ点で維持されるため、ビット線BLからみたセンスノードSN側の負荷が切り離される。
なお、読み出し制御回路は、この構成の他に、図4の制御回路11および制御電圧発生回路16を含む。その他、読み出し時にメモリセルアレイの制御を行うXデコーダ2、プリデコーダ3、ロウデコーダ4、BLIスイッチ5およびCSWドライバ6、さらにはI/Oバッファ9等を任意に読み出し制御回路の概念に含めてよい。
図9の構成を前提とする読み出し動作は、以下のごとくである。
図9に示すシングルエンド型のセンスアンプ7Aは、センスノードSN電位Voと参照電位VREFを比較して記憶情報の論理判定(H/L判定)を行う。また、BL電位をNMOSソースフォロアでBL電位を前述した(Vclamp−Vgs)にクランプすることで、読み出し時のディスターブを回避する。
ここで、1つのセルからセンスアンプが記憶論理を読み出し、その動作を複数のセンスアンプが並列動作する期間をリードサイクルと呼ぶ。1つのリードサイクルで上記ダイナミックセンス動作をすることを“ダイナミックリード”、1つのリードサイクルで上記スタティックセンス動作をすることを“スタティックリード”と呼ぶ。本実施形態では、さらに、1つのリードサイクル内で、最初にダイナミックセンス動作をして、そのサイクル途中からスタティックセンス動作をすることを“ハイブリッドリード”と呼ぶ。
本実施形態に関わる読み出し制御回路は、この3つのリードのモードを任意に切り替えることが可能である。図4では、図11の制御を受けた制御電圧発生回路16が図9に示す第1制御スイッチ72をオンまたはオフすることでこの3つのリードモードが実行される。
図10(A)から図10(C2)に、ダイナミックリードのタイミングチャートを示す。
図10(A)に示すプリチャージ信号(/PRE)は時間T1〜T2までの一定期間アクティブローになるパルス信号である。また、ダイナミックリードでは、図9の第1制御スイッチ72に与えるローアクティブの第1負荷制御信号(/DC)は、“H”に常時設定されるため、第1制御スイッチ72がオンすることなく、したがって電流負荷が接続されることはない。
時間T2でプリチャージが終了すると、センスノードがフローティングとなって、そのジャージ電圧によるセル放電が行われる。そのため、センスノード電位Voが急速に低下する。
なお図10(C1)は可変セル抵抗Rcellが低抵抗状態のとき、図10(C2)は可変セル抵抗Rcellが高抵抗状態のときのセンスノード電位変化を示す。また、2本の放電線は、可変抵抗セルの抵抗値がターゲット値を超えてヴェリファイ成功(OK)と判断されるべき場合と、書き込みまたは消去が不十分でヴェリファイ失敗(NG)と判断されるような場合を示す。例えば低抵抗時では、ターゲット抵抗値を10[kΩ]とすると、低抵抗化が十分な9[kΩ]のセンスノード電位をVo(RL)とし、低抵抗化が不十分な11[kΩ]のセンスノード電位をVo(RH)で示している。
ダイナミックリードの場合、高抵抗読み出しのときは放電速度がゆっくりであるが、低抵抗読み出しのときは読み出し電荷の消失が早い。そのため、参照電位VREFを放電十分と不十分の放電線の間に制御することが必要なことから、センスタイミングの設定が比較的難しい。
スタティックリードでは、図11(B)に示す第1負荷制御信号(/DC)が時間T2でアクティブである“L”に制御される。そのため、時間T2以降の放電が定電流駆動となる。定電流駆動では、定電流負荷部IRefが流す電流と、その負荷抵抗とで決まる安定点に電位変化が収束する。ここで負荷抵抗は、ビット線の配線抵抗やスイッチトランジスタのオン抵抗を含めたものであるが、その大きさの殆どを支配するのは可変セル抵抗Rcellである。よって、可変セル抵抗Rcellの大きさに応じた安定点にセンスノード電位が収束する。
一方、図11(C2)に示す高抵抗時には、参照電位VREFより高い安定点を有するセルがOKセルであり、それを下回るセルがNGセルとなる。高抵抗時には、その判断がつくまで低抵抗時より時間がかかるが、時間さえかければ安定かつ確実な読み出しが可能である。
但し、スタティックリードは、ダイナミックリードより読み出し速度が遅い欠点がある。
したがって、ダイナミックリードで読み出しが可能な抵抗材料もあれば、スタティックリードでなければ精度よい読み出しができない場合もある。
つぎに本実施形態で特有なリード法であるハイブリッドリードを説明する。
図12に、同様な作図によりスタティックリードの場合を示す。ハイブリッドリードは、ダイナミックリードの高速性とスタティックリードの安定性という両者の利点を兼ね備える。
より詳細には、定電流負荷部IRefをPMOSスイッチ(第1制御スイッチ72)で切り替え可能にして、センスタイミングに応じて、これを切り替える。このとき、センス前期または初期はダイナミックセンス方式(IRef非接続)、少なくともセンス後期はスタティックセンス方式(IRef接続)に切り替える。センス初期はダイナミックリードであるため高速読み出しが可能で、センス後期はスタティックリードであるためセンスタイミングに精度を要求しない安定動作が可能である。
この動作は、ダイナミック放電線の傾きが違うだけで高抵抗時でも基本的に同じである。
また、図11では作図の右端の時間でも未だ高抵抗時のNGセルが参照電位VREFを十分下回らないのでセンサアンプの起動には早すぎる。これに対し、図12では、時間T3から少し経った時点で参照電位VREFを基準とする規定の領域(本来収束すべき領域)にNGセルもOKセルも移行するので、その時点でセンスアンプの起動が可能である。よって、ハイブリッドリードでは、スタティックリードよりも時間にして数割の短縮が可能で、かつスタティックリードと同様な安定読み出しが可能となる。
時間T3のタイミングは任意に調整することが可能である。
図13の図表に、ライトヴェリファイ読み出し、リードヴェリファイ読み出し、通常読み出しに対する、上記ダイナミックリード、上記スタティックリードおよび上記ハイブリッドリードの組み合わせ例を4例示す。
この組み合わせの情報は、制御回路11が自身で内部保持するか外部の制御手段から与えられたものを用いて、そのシーケンスを選択し、制御回路11が制御電圧発生回路16等を制御して、これを実行する。
これとは対照的に、イレースヴェリファイ読み出しでは、スタティックリードに時間がかかりすぎるため実用的でない。
通常読み出しは、前述した可変セル抵抗材料等に応じて読み出し易い手法を任意に選択可能である。この例では、安定性を考慮してスッティックリード(S)またはハイブリッド(H)が望ましいが、ダイナミックリード(D)を排除するものではない。
本実施形態以降は、センスアンプ等の回路構成の変形を示すものである。したがって、全体構成、変形に関わる以外の回路やブロック構成、さらには動作の基本は第1の実施形態と共通する。したがって、以下、変更点を中心に説明する。
主要なトランジスタの導電型は反転したことに対応して与えるパルスも判定されている(図15(A)、図15(B)、図16(A)、図16(B)、図17(A)および図17(B))。また、第1負荷制御信号(/DC)やプリチャージ信号(/PRE)も“/”をとった反転信号(ハイアクティブの信号)が制御回路11や制御電圧発生回路16から与えられる。
それ以外のメモリセル側の構成は、図14と図9は共通し、基本的な動作も同じである。
図18に、第3の実施形態に関わるカラム回路構成の概略図を示す。また、図19〜図21に、ダイナミックリード、スタティックリードおよびハイブリッドリードの制御波形とタイミングを示す。
参照セルを用いると回路規模は大きくなるが、図19〜図21に示すように、参照電位Vrefがセンスノード電位Voの変化に追従して変化するためタイミング設計が容易である。
図22に、第5の実施形態に関わるカラム回路構成の概略図を示す。また、図23〜図25に、ダイナミックリード、スタティックリードおよびハイブリッドリードの制御波形とタイミングを示す。
シングルエンド型で行ったときと同様に、セル電流の向きを図18の場合と逆にするため、電圧の与え方とトランジスタの導電型を反転させている。
参照セルを用いると回路規模は大きくなるが、図23〜図25に示すように、参照電位Vrefがセンスノード電位Voの変化に追従して変化するためタイミング設計が容易である。
また、フラッシュメモリ等の他の不揮発性メモリにおいても、ワード線制御を行わない、つまり一定電流でない読み出し動作も可能な場合がある。例えばMCL−NORタイプではそのような動作の報告例もあり、このような動作であれば、読み出す情報の論理に応じて、あるいは、読み出しの種類(モード)に応じてセンスタイミングの乖離が著しい場合も存在する。
したがって、本発明は読み出し電流のダイナミックレンジが広い抵抗変化型メモリへの適用が望ましいが、以上の実施形態の記載は、他の不揮発性メモリへの適用を排除することを意味しない。
Claims (11)
- 2つの電極間の抵抗値が、記憶された情報の論理値に応じて可逆的に変化する2端子の記憶素子と、
前記記憶素子の一方の電極に接続されたセル配線と、
前記セル配線に接続されたセンスノードを有し、該センスノードの電位を、参照電位を基準として読み出すセンスアンプと、
前記記憶素子を介して前記セル配線を放電または充電させたときの前記センスノードの電位の読み出しを、該センスノードに電流負荷を非接続とした状態で行うダイナミックセンス動作と、前記センスノードに前記電流負荷を接続した状態で前記読み出しを行うスタティックセンス動作とを切り替え可能な読み出し制御回路と、
を有する不揮発性半導体メモリデバイス。 - 前記読み出し制御回路は、1つのリードサイクルで前記ダイナミックセンス動作を行うダイナミックリード、1つのリードサイクルで前記スタティックセンス動作を行うスタティックリード、1つのリードサイクルで前記ダイナミックセンス動作の後に前記スタティックセンス動作に切り替えるハイブリッドリードを任意に切り替え可能である、
請求項1に記載の不揮発性半導体メモリデバイス。 - 前記読み出し制御回路は、前記情報の書き込み動作後のライトヴェリファイ読み出し、消去動作後のイレースヴェリファイ読み出しおよび通常読み出しの3つのリードモードに対して、前記ダイナミックリード、前記スタティックリードおよび前記ハイブリッドリードの組み合わせが予め設定され、当該設定された組み合わせで読み出し動作を制御する、
請求項2に記載の不揮発性半導体メモリデバイス。 - 前記読み出し制御回路は、
前記センスノードに接続されたプリチャージ部と、
前記センスノードに第1制御スイッチを介して接続された定電流負荷部と、
前記第1制御スイッチを制御する制御信号を発生する制御信号発生部と、
を有する請求項1〜3の何れかに記載の不揮発性半導体メモリデバイス。 - 前記センスアンプは、一方入力に与えられる前記センスノードの電位を他方入力に与えられる参照電位と比較して増幅するシングルエンド型センスアンプである、
請求項4に記載の不揮発性半導体メモリデバイス。 - 前記読み出し制御回路は、
参照線と、
前記参照線に接続され前記記憶素子と等価な抵抗値をもつ参照記憶素子と、
前記参照線の参照ノードに第2制御スイッチを介して接続され、ゲートに前記参照電位が発生するダイオード接続トランジスタと、
第1制御スイッチおよび前記第2制御スイッチを制御する制御信号を発生する制御信号発生部と、
を有し、
前記センスアンプは、
前記センスノードに前記第1制御スイッチを介して接続され、ゲートが前記ダイオード接続トランジスタのゲートに接続されることで参照線電流のミラー電流が流れる、前記定電流負荷部としてのミラー電流負荷トランジスタを備え、
一方入力が前記センスノードに接続されてセンスノード電位を、他方入力に与えられる前記参照電位と比較して増幅する電流ミラー型の差動センスアンプである、
請求項4に記載の不揮発性半導体メモリデバイス。 - 前記セル配線と前記センスノードとの間に、前記セル配線を一定電圧に制御しセンスノードの電位を増幅する際にセル配線をセンスノード側の負荷から切り離す負荷分離スイッチが接続されている、
請求項1〜6の何れかに記載の不揮発性半導体メモリデバイス。 - 前記負荷分離スイッチは、NMOSトランジスタ、PMOSトランジスタ、または、NMOSトランジスタとPMOSトランジスタとを並列接続したトランスファゲート回路から形成されている、
請求項7に記載の不揮発性半導体メモリデバイス。 - 前記負荷分離スイッチはNMOSトランジスタであり、当該NMOSトランジスタのゲートにクランプ電圧を前記読み出し制御回路から印加することによって、前記セル配線を、前記クランプ電圧から前記NMOSトランジスタのゲートとソース間の電圧だけ下がった電圧にクランプし、センス動作により電圧振幅が発生する前記センスノードと前記セル配線を負荷分離する、
請求項7に記載の不揮発性半導体メモリデバイス。 - 前記記憶素子が、印加電圧の向きにより書き込み情報の論理値が異なる抵抗変化型記憶素子である、
請求項1〜9の何れかに記載の不揮発性半導体メモリデバイス。 - 前記記憶素子および前記参照記憶素子が、印加電圧の向きにより書き込み情報の論理値が異なる抵抗変化型記憶素子である
請求項6に記載の不揮発性半導体メモリデバイス。
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