JP2011165297A - 不揮発性半導体メモリデバイス - Google Patents

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Abstract

【課題】高速性と読み出し精度を満足可能なレベルとする。
【解決手段】センスアンプ７Ａは、前記可変セル抵抗Ｒｃｅｌｌが接続されたビット線ＢＬの電位を参照電位ＶＲＥＦと比較し、情報の論理を読み出す。ダイナミックセンス動作と、スタティックセンス動作とを切り替え可能である。ダイナミックセンス動作では、センスノードＳＮをプリチャージ電圧ＶＲにプリチャージし、プリチャージ電圧ＶＲとプレート線ＰＬの電圧との電圧差で読み出しを行う。スタティックセンス動作では、センスノードＳＮに電流負荷ＩＲｅｆを接続した状態で読み出しを行う。
【選択図】図９

Description

本発明は、２つの電極間の電荷放電速度が、記憶された情報の論理に応じて異なる可変セル抵抗Ｒｃｅｌｌを有する不揮発性半導体メモリデバイスに関する。
ビット線にプリチャージ電圧を印加し、その放電速度の違いを読み出す不揮発性メモリデバイスが知られている。
かかる読み出し方法が適用可能な不揮発性半導体メモリデバイスの代表的なものとして、（フラッシュ）ＥＥＰＲＰＭが存在する。
一方で、ＦＧ型の（フラッシュ）ＥＥＰＲＯＭを置き換えるために、データ書き換えが高速な不揮発性メモリデバイスとして、抵抗変化型メモリデバイスが注目されている。
抵抗変化型メモリデバイスとして、可変セル抵抗Ｒｃｅｌｌ内の導電膜に導電性イオンを入出力させたときの抵抗変化を記憶状態に対応させる、いわゆるＲｅＲＡＭが知られている（例えば、非特許文献１参照）。
ＲｅＲＡＭの書き換え特性、保持特性等の信頼性を保証するため、更には多値メモリへの応用のため、一般的なフラッシュメモリ等と同様、書き込み、消去時にヴェリファイ読み出しする方式が検討されている（例えば、特許文献１〜３参照）。
一般的なフラッシュメモリのヴェリファイ読み出し時の電流制御は、読み出し電流（センス電流）をほぼ一定にするため、メモリトランジスタのゲート電位を変えることによって、異なる閾値をヴェリファイする。この動作方式のメリットは動作電流が一定であるため、センスタイミング、センスノードの負荷等がヴェリファイする閾値にほとんど依存しない点である。
特開２００２−２６０３７７号公報 特開２００５−５１０００５号公報 特開２００４−１６４７６６号公報
K. Aratani, etc. "A Novel Resistance Memory with Ｈigh Scalability and Nanosecondスイッチing", Technical Digest IEDM ２00７, pp.７８３−７８６
しかし、ＲｅＲＡＭにはフラッシュメモリとは違う制約がある。
ＲｅＲＡＭの可変セル抵抗Ｒｃｅｌｌは２端子しかない。つまり、フラッシュメモリでいうソース端子、ドレイン端子と同様に電流が流れる２端子のみでゲート端子がない。ここで、ヴェリファイ時に異なる抵抗値を読み出す場合、読み出し時にＲｅＲＡＭに印加するプリチャージ電圧（＝ＶＲ）を一定、ＲｅＲＡＭの可変セル抵抗Ｒｃｅｌｌの抵抗（セル抵抗）をＲｃｅｌｌとする。すると、読み出し電流は（ＶＲ／Ｒｃｅｌｌ）となる。これはセル抵抗Ｒｃｅｌｌが変われば読み出し電流が変わることを意味する。
ＲｅＲＡＭの場合、セル抵抗Ｒｃｅｌｌは記憶情報の論理に応じて数桁異なるので、以上の理由から、高速にヴェリファイ読み出しを行おうとすると、以下のようにセンスタイミングの制御が不可欠になる。
具体的に、ビット線電位（以下、ＢＬ電位）を可変セル抵抗Ｒｃｅｌｌによる放電によって低下させてヴェリファイ読み出しする際に、センスする抵抗が高抵抗である場合は、消去ヴェリファイ時のＢＬ電位の放電が低速であるため、センスタイミングを遅くする必要がある。一方、センスする抵抗が低抵抗の場合は、書き込みヴェリファイ時のＢＬ電位の放電が高速であるため、センスタイミングを早くする必要がある。この書き込みヴェリファイ時にセンスタイミングが遅くなるとＢＬ電荷が消失してしまい正常なセンス動作ができなくなってしまう。
このように読み出そうとする情報の論理に応じて最適なセンスタイミングが異なることは、ＲｅＲＡＭに限らない。つまり、メモリトランジスタのゲート電圧制御を行わないで、ダイナミック放電読み出しでセル電流の大小を読み出す方式であるならば、フラッシュＥＥＰＲＯＭなど、抵抗変化型メモリ以外の不揮発性メモリデバイスでも、最適なセンスタイミングのずれが生じる。
以下、このようなプリチャージ電荷の放電速度を、放電電流をほぼ一定とするように（トランジスタゲート電圧等で）規制しないで、そのまま読み出す方法を“ダイナミックリード”と呼ぶ。これに対し、放電電流をほぼ一定として読み出す方法を“スタティックリード”と呼ぶ。
ダイナミックリードとスタティックリードは、名称は別として、ＲｅＲＡＭに限らず不揮発性メモリの読み出し方式として知られ、通常、そのどちらか一方が用いられる。例えばＲｅＲＡＭの例に関し、前記特許文献１および２がダイナミックリード、前記特許文献３がスタティックリードを開示している。
スタティックリードのスタティックセンス方式は一般的にスタティックな安定電圧をセンスするため、読み出しタイミングが遅くなればなるほど高精度に読み出しができるメリットがある。
しかし、スタティックセンス方式では、そのセンス動作前のプリチャージ動作が必要な点や、電流負荷自体のセットアップが必要な点でダイナミックセンスほど高速に動作できない。
これに対しダイナミックセンス方式は、センス動作直前に再度プリチャージする必要がなく高速読み出しに適している。
その一方で、ダイナミックセンス方式は、高精度な読み出しができず誤動作マージンが狭いためタイミング設定が難しい。このタイミング設定の難しさは、読み出し対象の可変セル抵抗Ｒｃｅｌｌの抵抗変化の精度が高いときにしかダイナミックリードを適用できないことを意味する。
このようにダイナミックリードとスタティックリードは一長一短を有し、その両方の長所を生かし、ある程度高速でしかも比較的高い読み出し精度をもつ回路構成の不揮発性半導体メモリが望まれている。
本発明は、高速性と読み出し精度を満足可能な不揮発性半導体メモリデバイスを提供するものである。
本発明に関わる不揮発性半導体メモリデバイスは、可変セル抵抗Ｒｃｅｌｌと、センスアンプと、読み出し制御回路と、を有する。
前記可変セル抵抗Ｒｃｅｌｌは、２つの電極間の電荷放電速度が、記憶された情報の論理に応じて異なる。
前記センスアンプは、前記可変セル抵抗Ｒｃｅｌｌの一方の電極に接続されたセル配線と、前記セル配線に接続されたセンスノードを有し、該センスノードの電位を参照電位と比較することにより、前記情報の論理を読み出す。
前記読み出し制御回路は、ダイナミックセンス動作と、スタティックセンス動作とを切り替え可能な回路である。ダイナミックセンス動作では、前記セル配線をプリチャージし、該セル配線を、前記記憶素子を介して放電または充電させることで読み出しを行う。このとき、例えばプリチャージ電圧と前記記憶素子が有する他方の電極の電圧との電圧差で読み出しを行う。スタティックセンス動作では、前記センスノードに電流負荷を接続した状態で読み出しを行う。
以上の構成によれば、例えば、あまり高い読み出し精度が不要なときはダイナミックセンス動作のみで可変セル抵抗Ｒｃｅｌｌの論理（情報）を読み出すように読み出し制御回路がセンスアンプを制御する。
一方、高い読み出し精度が要求されるときはスタティックセンス動作のみで可変セル抵抗Ｒｃｅｌｌの論理（情報）を読み出すように読み出し制御回路がセンスアンプを制御する。
さらに、高い読み出し精度が必要だが高速な読み出しを行うときは、例えばリード動作開始時にはダイナミックセンス動作と同様に電流負荷を切り離した状態でセル配線を高速に放電させる。高速充放電がある程度行われたら、セル配線の電位がセンスアンプのリードに十分でなくとも、その途中の段階でスタティックセンス動作と同様に電流負荷をセンスノードに繋げる。すると、セル配線の電位は可変セル抵抗Ｒｃｅｌｌの等価抵抗値に応じた電位に安定的に、かつ急速に変化することから、センスアンプのリードに十分な電位までセル配線電位が変化となる。そこでセンスアンプを起動することで、比較的高速でありながら安定的なセンシングが可能となる。
本発明によれば、高速性と読み出し精度を満足可能な不揮発性半導体メモリデバイスを提供することが可能となる。
第１〜第４の実施の形態ならびに変形例に共通なメモリセルの等価回路図である。 隣接する２つのメモリセル部分のデバイス断面構造図である。 可変セル抵抗（記憶素子）の断面と動作を示す図である。 第１〜第４の実施の形態に関わるＩＣチップ（メモリデバイス）のブロック図である。 Ｘセレクタの回路図である。 Ｙセレクタの回路図である。 ＷＬドライバユニット２つ分の回路図である。 ＣＳＷドライバユニットの回路図である。 第１の実施形態に関わるカラム回路構成の概略図である。 ダイナミックリードのタイミングチャートである。 スタティックリードのタイミングチャートである。 ハイブリッドリードのタイミングチャートである。 リードモードの組み合わせ例を４例示す図表である。 第２の実施形態に関わるカラム回路構成の概略図である。 ダイナミックリードのタイミングチャートである。 スタティックリードのタイミングチャートである。 ハイブリッドリードのタイミングチャートである。 第３の実施形態に関わるカラム回路構成の概略図である。 ダイナミックリードのタイミングチャートである。 スタティックリードのタイミングチャートである。 ハイブリッドリードのタイミングチャートである。 第４の実施形態に関わるカラム回路構成の概略図である。 ダイナミックリードのタイミングチャートである。 スタティックリードのタイミングチャートである。 ハイブリッドリードのタイミングチャートである。
本発明の実施形態を、ＲｅＲＡＭを例として、以下の順で図面を参照して説明する。
１．概説
２．第１の実施の形態：シングルエンド型センスアンプ。
３．第２の実施の形態：シングルエンド型センスアンプでセル電流の向きが逆。
４．第３の実施の形態：電流ミラー型センスアンプ。
５．第４の実施の形態：電流ミラー型センスアンプで電流の向きが逆。
＜１．概説＞
本発明が適用された不揮発性半導体メモリデバイスは、センスアンプのセンスノードに対する電流負荷の接続と非接続（切り離し）を制御可能な構成を含む“読み出し制御回路”を有することである。
この読み出し制御回路は、ダイナミックセンス動作と、スタティックセンス動作とを切り替え可能な回路であり、プリチャージのための構成も含む。
ここでダイナミックセンス動作とは、プリチャージ電圧をセル配線（例えばビット線）に与え、セル配線（ビット線）を、記憶素子（例えば、可変セル抵抗Ｒｃｅｌｌ）を介して放電または充電させるセンスのための動作をいう。より詳細には、ダイナミック動作では、例えば、そのセル配線と可変セル抵抗Ｒｃｅｌｌを挟んで反対側の電極（または配線）との電圧差で、可変セル抵抗Ｒｃｅｌｌにセンス電流を流す。センスノード側にはプリチャージ電荷以外に外からの電荷供給源がないためセル配線電位は急速に降下または上昇する。セル配線電位が降下するか上昇するかは、プリチャージ電圧と上記反対側の電極（または配線）に与えられる電圧との極性（電圧の正負の向き）に依る。
スタティックセンス動作とは、センスノードにほぼ一定の電流を供給するまたは吸い出す電流負荷が接続された状態でのセル配線の充放電動作を含むセンスのための動作をいう。このようにセル配線に流れる電流を一定またはほぼ一定で規制すると、その分電位変化速度は遅くなるが、電位変化が可変セル抵抗Ｒｃｅｌｌの抵抗値に比例またはほぼ比例した速度をもつようになる。そのため、安定動作が可能である。この安定動作を前提とすると、センスアンプのタイミング制御がしやすく高精度な読み出しが可能となる。
これに対し、上記ダイナミックセンス動作では充放電が速いため高速性は高いが、センスアンプのしきい値設定と起動タイミングの制御が比較的難しい。したがって、例えば、抵抗変化メモリの場合、比較的抵抗値が大きく、かつ記憶情報に応じた抵抗変化も大きい場合など、ある特定の条件が揃わないとダイナミックセンス動作を適用することは好ましくない。
本発明の実施形態における読み出し制御回路は、例えば、読み出し対象が低抵抗なのか高抵抗なのかが予めある程度分かる場合、例えばヴェリファイ読み出し時に、その情報に応じて２つのセンス動作の切り替えを可能とする。その情報としては、ヴェリファイ読み出し動作の直前の動作（書き込みまたは消去の動作）を指令するリード信号またはイレース信号等を用い得る。
一方、通常読み出しでは、読み出し対象が低抵抗なのか高抵抗なのかが予め分からない。但し、ダイナミックセンス動作が適しているか、スタティックセンス動作が適しているかは、可変セル抵抗Ｒｃｅｌｌの記憶材料や構造、信頼性データ等に応じて分かるので、その適した方式を採用する。
一方、さらに別の形態では、ダイナミックセンス動作とスタティックセンス動作とを併用するハイブリッドセンス動作も可能である。その切り替え制御等については後述するが、２つのセンス動作の利点（高速性と高精度）を備えることから、ライトヴェリファイ読み出し、イレースヴェリファイ読み出し、通常読み出しのいずれにおいても、このハイブリッド方式は適用可能である。
以下、この３つのセンス動作の切り替えが可能な場合を例とし、また不揮発性メモリとしてはＲｅＲＡＭを例として、本発明の実施形態をさらに詳細に説明する。
＜２．第１の実施の形態＞
［メモリセル構成］
図１（Ａ）と図１（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図１（Ａ）は書き込み電流Ｉｗ、図１（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、“可変セル抵抗Ｒｃｅｌｌ”としての１つのメモリセル抵抗Ｒｃｅｌｌと、１つのアクセストランジスタＡＴとを有する。
メモリセル抵抗Ｒｃｅｌｌの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
なお、ビット線ＢＬとプレート線ＰＬが図１では直交しているが、ビット線ＢＬとプレート線ＰＬを平行に配置してもよい。
図２に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図２は模式断面図であり、斜線を付していない。また、特に言及しない図２の空白部分は絶縁膜で充填され、あるいは他の部分（の一部）を構成する。
図２に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。
より詳細には、アクセストランジスタＡＴのソース（Ｓ）とドレイン（Ｄ）となる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極がワード線ＷＬ１またはＷＬ２を構成する。
ドレイン（Ｄ）は２つのメモリセルＭＣで共有され、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。
ソース（Ｓ）上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられ、その上にメモリセル抵抗Ｒｃｅｌｌが形成されている。メモリセル抵抗Ｒｃｅｌｌを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目にメモリセル抵抗Ｒｃｅｌｌが形成されている。
メモリセル抵抗Ｒｃｅｌｌは、下部電極１０１と、プレート線ＰＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成（積層体）になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ,ＳｉＯ２,Ｇｄ２Ｏ３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ,Ａｇ,Ｚｒから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ,Ａｇ,Ｚｒ以外の金属元素を用いてもよい。また、Ｃｕ,Ａｇ,Ｚｒの少なくとも一つと組み合わされる元素は、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、“イオン供給層”として形成されている。
図３に、メモリセル抵抗Ｒｃｅｌｌの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図３は、一例として、絶縁体膜１０２がＳｉＯ２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Cu−Te based）から形成されている場合を示している。
図３（Ａ）では、絶縁体膜１０２側を負極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、ビット線ＢＬを０[Ｖ]で接地し、プレート線ＰＬに、例えば＋３[Ｖ]を印加する。
すると、導体膜１０３に含まれるＣｕ,Ａｇ,Ｚｒが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図３（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）という。
これとは逆に図３（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を負極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、プレート線ＰＬを０[Ｖ]で接地し、ビット線ＢＬに、例えば＋１.７[Ｖ]を印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）という。リセットでは、図３（Ｂ）に示す向きの消去電流Ｉｅが流れる。
なお、以下、セットは“導電性イオンを絶縁体膜に十分注入すること”を言い、リセットは“導電性イオンを絶縁体膜から十分に引き抜くこと”をいう。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
以下の説明では、絶縁体膜１０２の絶縁性が低下してメモリセル抵抗Ｒｃｅｌｌ全体の抵抗値が十分なレベルまで下がった場合をデータの“書き込み”（セット）に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻されメモリセル抵抗Ｒｃｅｌｌ全体の抵抗値が十分なレベルまで上がった場合をデータの“消去”（リセット）に対応させる。
ここで、図１に示すメモリセル抵抗Ｒｃｅｌｌの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。
上述したセットとリセットを繰り返すことにより、メモリセル抵抗Ｒｃｅｌｌの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、メモリセル抵抗Ｒｃｅｌｌは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される“記憶層”とみなすことができる。
このメモリセル抵抗Ｒｃｅｌｌを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とから構成される。
［ＩＣチップ構成］
図４に、ＩＣチップのブロック図を示す。
図解されている半導体メモリデバイスは、図１〜図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｍ＋１）個、列（カラム）方向に（Ｎ＋１）個、配置しているメモリセルアレイ１を有する。半導体メモリデバイスは、メモリセルアレイ１と、その周辺回路を同一半導体チップに集積化したものである。ここで“Ｎ”と“Ｍ”は比較的大きな自然数であり、その具体的値は任意に設定される。
メモリセルアレイ１において、ロウ方向に並ぶ（Ｍ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのドレイン同士をそれぞれ共通接続する（Ｍ＋１）本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ＞が、ロウ方向に所定間隔で配置されている。
メモリセル抵抗ＲｃｅｌｌのアクセストランジスタＡＴと反対側のノードをロウ方向に共通接続するプレート線ＰＬが（Ｎ＋１）本、カラム方向に所定間隔で配置されている。（Ｎ＋１）本のプレート線ＰＬは、その一方端が共通化され、メモリセルアレイ１の外部に引き出されている。
なお、プレート線ＰＬはカラム方向に長く配置して、その本数を（Ｍ＋１）本としてもよい。
周辺回路は、図４に示すように、Ｘ（アドレス）デコーダ（X Decoder）２、Ｙ（アドレス）デコーダを兼ねるプリデコーダ（Pre DEC）３、ＷＬドライバ（WL_DRV）４、ＢＬＩスイッチ５、ＣＳＷドライバ（CSW_DRV）６を含む。周辺回路は、カラムごとのセンスアンプ（Sense Amp）７、Ｉ／Ｏバッファ（Input／Output Buffer）９を含む。周辺回路は、書き込み・消去ドライバ（W/ E DRV）１０、制御回路（CONT.）１１、プレートドライバ（PＬDRV）１２および制御電圧発生回路（P_CIR）１６を含む。
なお、センスアンプ７は図４では図示の都合上、そのようになっていないがメモリセル列ごとに設けられる。また、図４では、クロック信号の発生制御回路等は図示を省略している。
Ｘデコーダ２は、Ｘセレクタ（不図示）を基本単位として構成されている。Ｘデコーダ２は、プリデコーダ３から入力するＸアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ＿ＳＥＬをＷＬドライバ４に送る回路である。Ｘセレクタの詳細は後述する。
プリデコーダ３は、入力されるアドレス信号（Address）をＸアドレス信号とＹアドレス信号とに分離する。プリデコーダ３は、Ｘアドレス信号Ｘ＿ＳＥＬをＸデコーダ２に送り、Ｙアドレス信号をＹデコード部によりデコードする。
プリデコーダ３のＹデコード部は、Ｙセレクタ（不図示）を基本単位として構成されている。プリデコーダ３は、入力するＹアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ＿ＳＥＬをＣＳＷドライバ６に送る回路である。Ｙセレクタの詳細は後述する。
ＷＬドライバ４は、ワード線ＷＬごとのＷＬドライバユニット（不図示）を（Ｎ＋１）個含む。各ＷＬドライバユニットの出力に、（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞のうち、対応する１本のワード線が接続されている。Ｘデコーダ２から入力されるＸセレクト信号Ｘ＿ＳＥＬに応じて、ＷＬドライバユニットの１つが選択される。ＷＬドライバユニットは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニットの詳細は後述する。
ＣＳＷドライバ６は、ＣＳＷドライバユニットを基本単位として構成されている。ＣＳＷドライバ６は、ＢＬＩスイッチ５を制御するための配線として、カラム選択線ＣＳＬ＜０＞〜ＣＳＬ＜Ｍ＞を駆動する回路である。なお、ＣＳＷドライバユニットの詳細は後述する。
ＢＬＩスイッチ５は、例えば、ＮＭＯＳトランジスタ（ＰＭＯＳトランジスタでも可）単独、あるいは、図４に示すトランスファゲートで構成されるスイッチ５１の集合である。ここでは各スイッチ５１がビット線ＢＬごとに接続され、これが全部で（Ｍ＋１）個存在する。
以下、ＢＬＩスイッチ５を構成する各スイッチが、トランスファゲートであるとする。
書き込み・消去ドライバ１０はＩ／Ｏバッファ９に接続され、外部からのデータをＩ／Ｏバッファ９から入力し、入力データに応じてセンスアンプ７の保持データを変更可能に制御する。
センスアンプ７は、出力ノードがＩ／Ｏバッファ９に接続されている。センスアンプ７は、オン状態のスイッチ５１を介して入力したビット線ＢＬの電位変化を参照電位と比較する。
制御回路１１は、書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて動作する。
制御回路１１には、以下の５つの機能を備える。
（１）ＷＬ選択イネーブル信号ＷＬＥをＷＬドライバ４内の個々のＷＬドライバユニットに与えるワード線制御の機能。
（２）ＣＳＷドライバ６を、プリデコーダ３を経由して（または直接）制御し、これによりスイッチ５１を個別に導通または非導通とする機能。
（３）書き込みまたは消去時に、書き込み・消去ドライバ１０に書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳを与えて動作電圧の供給を制御する機能。
（４）書き込みまたは消去時に、必要に応じて、プレートドライバ１２に書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳを与えて動作電圧の供給を制御する機能。
（５）読み出しまたはヴェリファイ読み出し動作時に制御電圧発生回路１６を制御して、クランプ電圧Ｖｃｌａｍｐ等の出力を行う機能。
なお、制御回路１１により出力される各種制御信号は、符号のみ図４に示し、レベル変化の詳細は後述する。
[制御系回路]
つぎに、Ｘデコーダ２の基本構成であるＸセレクタと、プリデコーダ３のＹデコーダ機能の基本構成であるＹセレクタとを説明する。続いて、ＷＬドライバ４の基本構成であるＷＬドライバユニットを説明する。
図５に、Ｘセレクタ２０の回路例を示す。
図５に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ＿ＳＥＬ０〜Ｘ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図５は２ビットデコードの例であるが、Ｘデコーダ２は、その入力されるＸアドレス信号のビット数に応じて、図５の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
図６に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ＿ＳＥＬ０〜Ｙ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図６は２ビットデコードの例であるが、プリデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図６の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
図７は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数（Ｎ＋１）だけ設けられている。
この（Ｎ＋１）個のＷＬドライバユニット４Ａは、図５に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはＷＬ＜１＞を活性化する。
図７に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥが入力され、他方入力にＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはＷＬ＜１＞が活性化または非活性となる。
図７に示すＷＬ選択イネーブル信号ＷＬＥは図４の制御回路１１で発生され、ロウデコーダ４に与えられる。
図８に、ＣＳＬドライバユニット６Ａの２つ分の回路例を示す。
図解されているＣＳＬドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＢＬＩイネーブル信号ＢＬＩＥが入力され、他方入力に図６に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１が入力される。このＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１とＢＬＩイネーブル信号ＢＬＩＥがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたカラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の電位が活性レベル（本例ではハイレベル）に遷移する。
カラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の電位は、図４に示すように対応するスイッチ５１のゲートに入力されている。
［カラム回路と定電流負荷の切り替えのための構成］
図９に、本実施の形態に関わるカラム回路構成の概略図を示す。
図９に図解する構成は、“セル配線”としての１本のビット線ＢＬにメモリセルＭＣ（アクセストランジスタＡＴとメモリセル抵抗Ｒｃｅｌの直列接続体）が１つ接続されている様子を示す。メモリセルＭＣのアクセストランジスタＡＴのゲートがワード線ＷＬに接続され、アクセストランジスタＡＴの可変セル抵抗Ｒｃｅｌｌと反対のソースまたはドレインがビット線ＢＬに接続されている。また、そのもう片方がソースＳＬ（ここではＧＮＤの回路記号で示す）に接続されている。図９において、ビット線ＢＬの負荷容量を符号“Ｃｂｌ”の等価容量で示す。
符号“７Ａ”により示す構成は、図４のセンスアンプ７を構成するビット線ごとのシングルエンドのセンスアンプ７Ａである。
センスアンプ７Ａの非反転入力（＋）は、センスノードＳＮとつながっている。また、センスアンプ７Ａの反転入力「−」には、一定の参照電位ＶＲＥＦが、図４の制御回路１１または制御電圧発生回路１６から入力されている。センスノードＳＮの電位を、図９ではセンスノード電位Ｖ０で表している。
センスノードＳＮに対して、読み出し印加電圧ＶＲの印加を制御するプリチャージトランジスタ（ＰＭＯＳ）７１が接続されている。プリチャージトランジスタ７１は、図４では図示していないが、制御回路１１から供給されるローアクティブのプリチャージ信号（／ＰＲＥ）によって、そのゲートが制御される。なお、プリチャージトランジスタ７１はビット線ＢＬ側に接続してもよい。また、読み出し印加電圧ＶＲは、ビット線ＢＬに接続された読み出し対象のメモリセル以外のメモリセルに、読み出しディスターブが発生しない大きさに設定される。
ビット線ＢＬとセンスアンプ７ＡのセンスノードＳＮ（非反転入力「＋」）との間に、負荷分離スイッチ５２が接続されている。負荷分離スイッチ５２は、図４では図示を省略しているが、例えば、スイッチ５１とビット線ＢＬとの間にビット線ごとに設けられる。負荷分離スイッチ５２は、ビット線ＢＬ（セル配線）を一定電圧に制御しセンスノードＳＮの電位を増幅する際にビット線ＢＬをセンスノード側の負荷から切り離す役割がある。
負荷分離スイッチ５２は、図示の例ではＮＭＯＳトランジスタ構成であるが、ＰＭＯＳトランジスタ構成、または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したトランスファゲート構成としてもよい。
より詳細に、負荷分離スイッチ５２は以下のように動作する。
データの読み出し時に、負荷分離スイッチ５２（ＮＭＯＳ）のゲートにクランプ電圧Ｖｃｌａｍｐが、図４の制御電圧発生回路１６から印加される。メモリセルＭＣの可変セル抵抗Ｒｃｅｌｌを充放電するときに、この負荷分離スイッチ５２を通して電流が流れる。ＮＭＯＳ構成ではセンスノードＳＮから可変セル抵抗Ｒｃｅｌｌへ放電電流が流れることを前提とする。この場合、負荷分離スイッチ５２のソース電位は、クランプ電圧Ｖｃｌａｍｐから、そのゲートソース間電圧Ｖｇｓだけ下がった電圧（一定電位に）クランプ制御される。このクランプ電圧が安定した状態では、トランジスタがターンオフ点で維持されるため、ビット線ＢＬからみたセンスノードＳＮ側の負荷が切り離される。
本実施形態のカラム回路では、そのセンスノードＳＮに対して、定電流負荷部ＩＲｅｆが第１制御スイッチ７２を介して接続される。これは、センスノードＳＮに対して電流負荷の切り替え制御のための構成であり、本発明の“読み出し制御回路”の一部となる。定電流負荷部ＩＲｅｆの電流の向きが、ここではセンスノードＳＮに正電荷（電流）を供給する向きであるため、第１制御スイッチ７２はＰＭＯＳトランジスタ構成となっている。
なお、読み出し制御回路は、この構成の他に、図４の制御回路１１および制御電圧発生回路１６を含む。その他、読み出し時にメモリセルアレイの制御を行うＸデコーダ２、プリデコーダ３、ロウデコーダ４、ＢＬＩスイッチ５およびＣＳＷドライバ６、さらにはＩ／Ｏバッファ９等を任意に読み出し制御回路の概念に含めてよい。
［読み出し動作の概要］
図９の構成を前提とする読み出し動作は、以下のごとくである。
図９に示すシングルエンド型のセンスアンプ７Ａは、センスノードＳＮ電位Ｖｏと参照電位ＶＲＥＦを比較して記憶情報の論理判定（Ｈ／Ｌ判定）を行う。また、ＢＬ電位をＮＭＯＳソースフォロアでＢＬ電位を前述した（Ｖｃｌａｍｐ−Ｖｇｓ）にクランプすることで、読み出し時のディスターブを回避する。
前記したように読み出しは、ダイナミックセンス動作と、図９に示す定電流負荷部ＩＲｅｆを電流負荷として用いるスタティックセンス動作の２種類が存在する。
ここで、１つのセルからセンスアンプが記憶論理を読み出し、その動作を複数のセンスアンプが並列動作する期間をリードサイクルと呼ぶ。１つのリードサイクルで上記ダイナミックセンス動作をすることを“ダイナミックリード”、１つのリードサイクルで上記スタティックセンス動作をすることを“スタティックリード”と呼ぶ。本実施形態では、さらに、１つのリードサイクル内で、最初にダイナミックセンス動作をして、そのサイクル途中からスタティックセンス動作をすることを“ハイブリッドリード”と呼ぶ。
本実施形態に関わる読み出し制御回路は、この３つのリードのモードを任意に切り替えることが可能である。図４では、図１１の制御を受けた制御電圧発生回路１６が図９に示す第１制御スイッチ７２をオンまたはオフすることでこの３つのリードモードが実行される。
［ダイナミックリード］
図１０（Ａ）から図１０（Ｃ２）に、ダイナミックリードのタイミングチャートを示す。
図１０（Ａ）に示すプリチャージ信号（／ＰＲＥ）は時間Ｔ１〜Ｔ２までの一定期間アクティブローになるパルス信号である。また、ダイナミックリードでは、図９の第１制御スイッチ７２に与えるローアクティブの第１負荷制御信号（／ＤＣ）は、“Ｈ”に常時設定されるため、第１制御スイッチ７２がオンすることなく、したがって電流負荷が接続されることはない。
時間Ｔ１でプリチャージがされると図１０（Ｃ１）および（Ｃ２）に示すように、センスノード電位Ｖｏが読み出しＢＬ電圧ＶＲにプリチャージされる。
時間Ｔ２でプリチャージが終了すると、センスノードがフローティングとなって、そのジャージ電圧によるセル放電が行われる。そのため、センスノード電位Ｖｏが急速に低下する。
なお図１０（Ｃ１）は可変セル抵抗Ｒｃｅｌｌが低抵抗状態のとき、図１０（Ｃ２）は可変セル抵抗Ｒｃｅｌｌが高抵抗状態のときのセンスノード電位変化を示す。また、２本の放電線は、可変抵抗セルの抵抗値がターゲット値を超えてヴェリファイ成功（ＯＫ）と判断されるべき場合と、書き込みまたは消去が不十分でヴェリファイ失敗（ＮＧ）と判断されるような場合を示す。例えば低抵抗時では、ターゲット抵抗値を１０[ｋΩ]とすると、低抵抗化が十分な９[ｋΩ]のセンスノード電位をＶｏ（ＲＬ）とし、低抵抗化が不十分な１１[ｋΩ]のセンスノード電位をＶｏ（ＲＨ）で示している。
このように抵抗変化型メモリでは、放電速度がセル抵抗値の大きさによって影響され、セル抵抗値が小さいほど放電が急激に行われる。また、時間と共に放電が進み、最終的にはセンスノード電位Ｖｏがゼロとなるまで電位変化が進むが、その傾きが抵抗値の大小によって大きく異なる。
ダイナミックリードの場合、高抵抗読み出しのときは放電速度がゆっくりであるが、低抵抗読み出しのときは読み出し電荷の消失が早い。そのため、参照電位ＶＲＥＦを放電十分と不十分の放電線の間に制御することが必要なことから、センスタイミングの設定が比較的難しい。
図１１（Ａ）〜（Ｃ２）に、同様な作図によりスタティックリードの場合を示す。
スタティックリードでは、図１１（Ｂ）に示す第１負荷制御信号（／ＤＣ）が時間Ｔ２でアクティブである“Ｌ”に制御される。そのため、時間Ｔ２以降の放電が定電流駆動となる。定電流駆動では、定電流負荷部ＩＲｅｆが流す電流と、その負荷抵抗とで決まる安定点に電位変化が収束する。ここで負荷抵抗は、ビット線の配線抵抗やスイッチトランジスタのオン抵抗を含めたものであるが、その大きさの殆どを支配するのは可変セル抵抗Ｒｃｅｌｌである。よって、可変セル抵抗Ｒｃｅｌｌの大きさに応じた安定点にセンスノード電位が収束する。
図１１（Ｃ１）に示す低抵抗時には、参照電位ＶＲＥＦを下回るものが、低抵抗化（書き込みまたは消去）が十分なＯＫセルであり、何時まで経っても下回らないものが、低抵抗化が不十分なＮＧセルである。それぞれの収束電位は、それぞれのセル抵抗値に応じて固有なものとなり、時間さえかければＯＫセルとＮＧセルの電位差（ウインドウ幅）が大きな状態が得られる。そこでセンスアンプ、起動すれば安定かつ確実な読み出し動作が可能である。
一方、図１１（Ｃ２）に示す高抵抗時には、参照電位ＶＲＥＦより高い安定点を有するセルがＯＫセルであり、それを下回るセルがＮＧセルとなる。高抵抗時には、その判断がつくまで低抵抗時より時間がかかるが、時間さえかければ安定かつ確実な読み出しが可能である。
但し、スタティックリードは、ダイナミックリードより読み出し速度が遅い欠点がある。
なお、図１０と図１１は一例であり、例えば可変抵抗素子材料が変われば、その放電カーブの速度や安定点の振る舞いも種々変化する。
したがって、ダイナミックリードで読み出しが可能な抵抗材料もあれば、スタティックリードでなければ精度よい読み出しができない場合もある。
つぎに本実施形態で特有なリード法であるハイブリッドリードを説明する。
［ハイブリッドリード］
図１２に、同様な作図によりスタティックリードの場合を示す。ハイブリッドリードは、ダイナミックリードの高速性とスタティックリードの安定性という両者の利点を兼ね備える。
より詳細には、定電流負荷部ＩＲｅｆをＰＭＯＳスイッチ（第１制御スイッチ７２）で切り替え可能にして、センスタイミングに応じて、これを切り替える。このとき、センス前期または初期はダイナミックセンス方式（ＩＲｅｆ非接続）、少なくともセンス後期はスタティックセンス方式（ＩＲｅｆ接続）に切り替える。センス初期はダイナミックリードであるため高速読み出しが可能で、センス後期はスタティックリードであるためセンスタイミングに精度を要求しない安定動作が可能である。
図１２（Ｂ）に示すように、第１負荷制御信号（／ＤＣ）のアクティブレベル（“Ｌ”）への遷移のタイミングが、図１１（Ｂ）のスタティックリードの場合と異なっている。ハイブリッドリードでは、時間Ｔ２より遅れた時間Ｔ３で、図４の第１制御スイッチ７２がターンオンし、アクティブリードからスタティックリードへの切り替えが行われる。したがって、それ以前は、アクティブリードにより急速に放電が進んでいたセンスノード電位は、時間Ｔ３からは電流負荷が接続されるため過剰放電が是正される。つまり、図１２（Ｃ１）の低抵抗時では低抵抗化が不十分なＮＧセルは過剰放電であるため負荷電流による急速な充電によって安定点に比較的急激に変化する。これは、定電流負荷部ＩＲｅｆがセンスノードＳＮに近いことも急速充電に寄与する。一方、低抵抗化が十分なＯＫセルは安定点が参照電位ＶＲＥＦより低いため、そのまま安定点に移行する。
この動作は、ダイナミック放電線の傾きが違うだけで高抵抗時でも基本的に同じである。
以上のように、ハイブリッドリードでは、最初にダイナミック放電を行うため短時間にセンスノード電位が低いレベルまで低下し、電流負荷による放電が開始されると、その過剰低下の反作用で安定動作へ比較的短時間で移行させることがでる。ウインドウ幅が大きく、これがある程度開くとセンスアンプによるセンス動作が可能であることはスタティックリードの良さであり、高精度な読み出しが可能である。
なお、本実施形態で高精度な読み出しが可能なことは、例えばヴェリファイ読み出し時に、リファレンス電圧を細かなピッチで制御しても精度よく論理判別ができる利点をもたらす。
また、図１１では作図の右端の時間でも未だ高抵抗時のＮＧセルが参照電位ＶＲＥＦを十分下回らないのでセンサアンプの起動には早すぎる。これに対し、図１２では、時間Ｔ３から少し経った時点で参照電位ＶＲＥＦを基準とする規定の領域（本来収束すべき領域）にＮＧセルもＯＫセルも移行するので、その時点でセンスアンプの起動が可能である。よって、ハイブリッドリードでは、スタティックリードよりも時間にして数割の短縮が可能で、かつスタティックリードと同様な安定読み出しが可能となる。
時間Ｔ３のタイミングは任意に調整することが可能である。
［リードモードの組み合わせ例］
図１３の図表に、ライトヴェリファイ読み出し、リードヴェリファイ読み出し、通常読み出しに対する、上記ダイナミックリード、上記スタティックリードおよび上記ハイブリッドリードの組み合わせ例を４例示す。
この組み合わせの情報は、制御回路１１が自身で内部保持するか外部の制御手段から与えられたものを用いて、そのシーケンスを選択し、制御回路１１が制御電圧発生回路１６等を制御して、これを実行する。
この４つの例のように、ライトヴェリファイ読み出しでは、スタティックリード（Ｓ）またはハイブリッドリード（Ｈ）が実行されるが、ダイナミックリード（Ｄ）は放電が急速すぎて使用できない。
これとは対照的に、イレースヴェリファイ読み出しでは、スタティックリードに時間がかかりすぎるため実用的でない。
通常読み出しは、前述した可変セル抵抗材料等に応じて読み出し易い手法を任意に選択可能である。この例では、安定性を考慮してスッティックリード（Ｓ）またはハイブリッド（Ｈ）が望ましいが、ダイナミックリード（Ｄ）を排除するものではない。
＜２．第２の実施の形態＞
本実施形態以降は、センスアンプ等の回路構成の変形を示すものである。したがって、全体構成、変形に関わる以外の回路やブロック構成、さらには動作の基本は第１の実施形態と共通する。したがって、以下、変更点を中心に説明する。
図１４に、第２の実施形態に関わるカラム回路構成の概略図を示す。また、図１５〜図１７に、ダイナミックリード、スタティックリードおよびハイブリッドリードの制御波形とタイミングを示す。
主要なトランジスタの導電型は反転したことに対応して与えるパルスも判定されている（図１５（Ａ）、図１５（Ｂ）、図１６（Ａ）、図１６（Ｂ）、図１７（Ａ）および図１７（Ｂ））。また、第１負荷制御信号（／ＤＣ）やプリチャージ信号（／ＰＲＥ）も“／”をとった反転信号（ハイアクティブの信号）が制御回路１１や制御電圧発生回路１６から与えられる。
したがって、放電と充電の関係が逆となり、このことを取捨すると放電（または充電）の時間的推移は第１および第２の実施形態ではほぼ同じとなる（但し波形的には反転している）。
＜３．第３の実施の形態＞
図１８に、第３の実施形態に関わるカラム回路構成の概略図を示す。また、図１９〜図２１に、ダイナミックリード、スタティックリードおよびハイブリッドリードの制御波形とタイミングを示す。
図１８に示す回路構成が図９と異なるのは、可変セル抵抗Ｒｃｅｌｌに接続されるプレート線ＰＬへの印加電圧が読み出しＢＬ電圧ＶＲ（＞０）となっており、逆にプリチャージトランジスタ７１に接続される電圧線がＧＮＤ電圧供給線となっている。つまり、セル電流の向きが逆となる。また、プリチャージトランジスタ７１と第１制御スイッチ７２がＰＭＯＳトランジスタからＮＭＯＳトランジスタに変更され、負荷分離スイッチ５２がＮＭＯＳトランジスタからＰＭＯＳトランジスタに変更されている。第１制御スイッチ７２に接続される電流源の向き（流す電流の向き）も逆となる。
それ以外のメモリセル側の構成は、図１８と図９は共通し、基本的な動作も同じである。
読み出し対象のメモリセルＭＣが接続されたビット線ＢＬに対して、負荷分離スイッチ５２、プリチャージトランジスタ７１および第１制御スイッチ７２が接続されている点は、第１の実施形態と同じである。
一方、本実施形態におけるセンスアンプ７Ｂは、ミラー電流差動型となっている。図９のシングルエンド型ではセンスアンプ７Ａの反転入力（−）は制御電圧発生回路１６等から与えられるが、本実施形態ではメモリセルアレイ１内で内部生成する。
具体的には、動作対象の正規のメモリカラムと対照的な参照カラムを設ける。参照カラムには、メモリセルＭＣと類似した構成を有するので、ここでの説明は省略する。
参照セルを用いると回路規模は大きくなるが、図１９〜図２１に示すように、参照電位Ｖｒｅｆがセンスノード電位Ｖｏの変化に追従して変化するためタイミング設計が容易である。
＜４．第４の実施の形態＞
図２２に、第５の実施形態に関わるカラム回路構成の概略図を示す。また、図２３〜図２５に、ダイナミックリード、スタティックリードおよびハイブリッドリードの制御波形とタイミングを示す。
シングルエンド型で行ったときと同様に、セル電流の向きを図１８の場合と逆にするため、電圧の与え方とトランジスタの導電型を反転させている。
第３の実施形態と同様に、動作対象の正規のメモリカラムと対照的な参照カラムを設ける。参照カラムには、メモリセルＭＣと類似した構成を有するので、ここでの説明は省略する。
参照セルを用いると回路規模は大きくなるが、図２３〜図２５に示すように、参照電位Ｖｒｅｆがセンスノード電位Ｖｏの変化に追従して変化するためタイミング設計が容易である。
以上の４つの実施形態ではＲｅＲＡＭを例としたが、ＲｅＲＡＭ以外の相変化メモリ等の抵抗変化型メモリに、本発明は広く適用できる。
また、フラッシュメモリ等の他の不揮発性メモリにおいても、ワード線制御を行わない、つまり一定電流でない読み出し動作も可能な場合がある。例えばＭＣＬ−ＮＯＲタイプではそのような動作の報告例もあり、このような動作であれば、読み出す情報の論理に応じて、あるいは、読み出しの種類（モード）に応じてセンスタイミングの乖離が著しい場合も存在する。
したがって、本発明は読み出し電流のダイナミックレンジが広い抵抗変化型メモリへの適用が望ましいが、以上の実施形態の記載は、他の不揮発性メモリへの適用を排除することを意味しない。
以上の第１〜第４の実施形態および第１変形例では、いわゆるダイナミック読み出し動作を行うＲｅＲＡＭにおいて、高速性と読み出し精度を満足可能な不揮発性半導体メモリデバイスを提供することが可能となった。
１…メモリセルアレイ、４…ロウデコーダ、５…ＢＬＩスイッチ、６…ＣＳＷドライバ、７,７Ａ,７Ｂ…センスアンプ、９…Ｉ／Ｏバッファ、１０…書き込み・消去ドライバ、１１…制御回路、１２…プレートドライバ、１６…制御電圧発生回路、２０…Ｘセレクタ、３０…Ｙセレクタ、４０…ロウデコーダユニット、５１…スイッチ、負荷分離スイッチ５２…、５２…負荷分離スイッチ、６０…ＣＳＷドライバ、７１…プリチャージトランジスタ、７２…第１制御スイッチ、１０１…下部電極、１０２…絶縁体膜、１０３…導体膜、Ｒcell…可変セル抵抗、ＭＣ…メモリセル、ＲＣ…参照セル、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＡＴ…アクセストランジスタ。

Claims (11)

  1. ２つの電極間の電荷放電速度が、記憶された情報の論理に応じて異なる記憶素子と、
    前記記憶素子の一方の電極に接続されたセル配線と、
    前記セル配線に接続されたセンスノードを有し、該センスノードの電位を参照電位と比較することにより、前記情報の論理を読み出すセンスアンプと、
    前記セル配線をプリチャージし、該セル配線を、前記記憶素子を介して放電または充電させることで読み出しを行うダイナミックセンス動作と、前記センスノードに電流負荷を接続した状態で読み出しを行うスタティックセンス動作とを切り替え可能な読み出し制御回路と、
    を有する不揮発性半導体メモリデバイス。
  2. 前記読み出し制御回路は、１つのリードサイクルで前記ダイナミックセンス動作を行うダイナミックリード、１つのリードサイクルで前記スタティックセンス動作を行うスタティックリード、１つのリードサイクルで前記ダイナミックセンス動作の後に前記スタティックセンス動作に切り替えるハイブリッドリードを任意に切り替え可能である
    請求項１に記載の不揮発性半導体メモリデバイス。
  3. 前記読み出し制御回路は、前記情報の書き込み動作後のライトヴェリファイ読み出し、消去動作後のイレースヴェリファイ読み出しおよび通常読み出しの３つのリードモードに対して、前記ダイナミックリード、前記スタティックリードおよび前記ハイブリッドリードの組み合わせが予め設定され、当該設定された組み合わせで読み出し動作を制御する
    請求項２に記載の不揮発性半導体メモリデバイス。
  4. 前記読み出し制御回路は、
    前記センスノードに接続されたプリチャージ部と、
    前記センスノードに第１制御スイッチを介して接続された定電流負荷部と、
    前記第１制御スイッチを制御する制御信号を発生する制御信号発生部と、
    を有する請求項１〜３の何れかに記載の不揮発性半導体メモリデバイス。
  5. 前記センスアンプは、一方入力に与えられる前記センスノードの電位を他方入力に与えられる参照電位と比較して増幅するシングルエンド型センスアンプである
    請求項４に記載の不揮発性半導体メモリデバイス。
  6. 前記読み出し制御回路は、
    参照線と、
    前記参照線に接続され前記記憶素子と等価な抵抗値をもつ参照記憶素子と、
    前記参照線の参照ノードに第２制御スイッチを介して接続され、ゲートに前記参照電位が発生するダイオード接続トランジスタと、
    前記参照ノードに接続された参照定電流負荷部と、
    第１制御スイッチおよび前記第２制御スイッチを制御する制御信号を発生する制御信号発生部と、
    を有し、
    前記センスアンプは、前記センスノードに第１制御スイッチを介して接続され、ゲートが前記ダイオード接続トランジスタのゲートに接続されることで参照線電流のミラー電流が流れるミラー電流負荷トランジスタを備え、一方入力が前記センスノードに接続されてセンスノード電位を、他方入力に与えられる前記参照電位と比較して増幅する電流ミラー型の差動センスアンプである
    請求項１〜３の何れかに記載の不揮発性半導体メモリデバイス。
  7. 前記セル配線と前記センスノードとの間に、前記セル配線を一定電圧に制御しセンスノードの電位を増幅する際にセル配線をセンスノード側の負荷から切り離す負荷分離スイッチが接続されている
    請求項１〜６の何れかに記載の不揮発性半導体メモリデバイス。
  8. 前記負荷分離スイッチは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続したトランスファゲート回路から形成されている
    請求項７に記載の不揮発性半導体メモリデバイス。
  9. 前記負荷分離スイッチはＮＭＯＳトランジスタであり、当該ＮＭＯＳトランジスタのゲートにクランプ電圧を前記読み出し制御回路から印加することによって、前記セル配線を、前記クランプ電圧から前記ＮＭＯＳトランジスタのゲートとソース間の電圧だけ下がった電圧にクランプし、センス動作により電圧振幅が発生する前記センスノードと前記セル配線を負荷分離する
    請求項７に記載の不揮発性半導体メモリデバイス。
  10. 前記記憶素子が、印加電圧の向きにより書き込み情報の論理が異なる抵抗変化型記憶素子である
    請求項１〜９の何れかに記載の不揮発性半導体メモリデバイス。
  11. 前記記憶素子および前記参照記憶素子が、印加電圧の向きにより書き込み情報の論理が異なる抵抗変化型記憶素子である
    請求項６に記載の不揮発性半導体メモリデバイス。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013251040A (ja) * 2012-06-04 2013-12-12 Samsung Electronics Co Ltd 抵抗式メモリのための感知増幅器回路
KR20140004013A (ko) * 2012-06-29 2014-01-10 삼성전자주식회사 저항성 메모리의 감지 증폭 회로
JP2015156248A (ja) * 2015-03-12 2015-08-27 インテル・コーポレーション クロスポイントアレイにおける結合キャパシタを利用したタイルレベルでのスナップバック検出
US9176811B2 (en) 2012-10-29 2015-11-03 Sony Corporation Storage control apparatus, storage apparatus, information processing system, and storage control method
US9543007B2 (en) 2015-06-10 2017-01-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device including memory cell and sense amplifer, and IC card including semiconductor device
US9892783B2 (en) 2016-05-26 2018-02-13 Panasonic Intellectual Property Management Co., Ltd. Non-volatile memory device including memory cells having variable resistance values
US10210930B2 (en) 2014-02-20 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile semiconductor storage apparatus
US10255956B2 (en) 2017-02-14 2019-04-09 Renesas Electronics Corporation Semiconductor device
US10297317B2 (en) 2017-03-16 2019-05-21 Toshiba Memory Corporation Non-volatile semiconductor memory device including clamp circuit with control transistor and amplifier circuit

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154936B2 (en) * 2008-12-30 2012-04-10 Stmicroelectronics Pvt. Ltd. Single-ended bit line based storage system
US8149610B2 (en) * 2010-05-12 2012-04-03 Macronix International Co., Ltd. Nonvolatile memory device
US8861259B2 (en) 2010-10-29 2014-10-14 Rambus Inc. Resistance change memory cell circuits and methods
US8536561B2 (en) 2011-10-17 2013-09-17 Micron Technology, Inc. Memory cells and memory cell arrays
US8854898B2 (en) * 2011-12-14 2014-10-07 Micron Technology, Inc. Apparatuses and methods for comparing a current representative of a number of failing memory cells
JP2013201405A (ja) 2012-03-26 2013-10-03 Toshiba Corp 不揮発性記憶装置
TWI509606B (zh) * 2013-04-23 2015-11-21 Univ Nat Chiao Tung 靜態記憶體及記憶胞
WO2014175907A1 (en) * 2013-04-25 2014-10-30 Being Advanced Memory Corporation Phase change memory with flexible time-based cell decoding
US9691981B2 (en) 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
CN104347100B (zh) * 2013-07-24 2017-03-29 上海华虹宏力半导体制造有限公司 灵敏放大器
WO2015198573A1 (ja) * 2014-06-25 2015-12-30 日本電気株式会社 半導体装置、および半導体装置の製造方法
EP3107102A1 (en) * 2015-06-18 2016-12-21 EM Microelectronic-Marin SA Memory circuit
US9747966B2 (en) 2015-08-25 2017-08-29 Toshiba Memory Corporation Semiconductor memory device for sensing memory cell with variable resistance
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
IT201600084790A1 (it) * 2016-08-11 2018-02-11 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase, sistema includente il dispositivo di memoria e metodo di funzionamento del dispositivo di memoria a cambiamento di fase
US9928909B1 (en) * 2016-11-09 2018-03-27 Infineon Technologies Ag RRAM reset of low resistive cells
KR102619682B1 (ko) 2016-12-13 2023-12-28 삼성전자주식회사 메모리 장치 및 그 동작 방법
IT201700108905A1 (it) * 2017-09-28 2019-03-28 St Microelectronics Srl Memoria a cambiamento di fase con selettori in tecnologia bjt e relativo metodo di lettura differenziale
US10741560B2 (en) 2017-10-26 2020-08-11 International Business Machines Corporation High resistance readout FET for cognitive device
DE102019103746A1 (de) 2018-03-16 2019-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Speicher-Leseverstärker mit Vorladung
US10755780B2 (en) * 2018-03-16 2020-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier with precharge
US10636470B2 (en) 2018-09-04 2020-04-28 Micron Technology, Inc. Source follower-based sensing scheme
KR102689654B1 (ko) 2019-07-10 2024-07-31 삼성전자주식회사 메모리 장치
US11139027B1 (en) * 2020-06-25 2021-10-05 Intel Corporation Apparatus, system and method to reduce a read voltage across a memory cell and improve read sense margin
US11887655B2 (en) * 2020-08-13 2024-01-30 Anhui University Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches
US11862285B2 (en) 2020-09-01 2024-01-02 Anhui University Sense amplifier, memory and control method of sense amplifier
US11929111B2 (en) 2020-09-01 2024-03-12 Anhui University Sense amplifier, memory and method for controlling sense amplifier
CN112509615B (zh) * 2020-12-02 2022-10-11 长江存储科技有限责任公司 闪速存储器、感测电路及确定存储单元存储状态的方法
JP2022137794A (ja) 2021-03-09 2022-09-22 キオクシア株式会社 記憶装置
TWI777784B (zh) * 2021-09-24 2022-09-11 華邦電子股份有限公司 半導體記憶體裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165795A (ja) * 1986-01-17 1987-07-22 Hitachi Ltd 半導体記憶装置
JP2007294090A (ja) * 2006-04-13 2007-11-08 Sharp Corp プログラマブル・リードオンリーメモリ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3768143B2 (ja) 2000-11-09 2006-04-19 三洋電機株式会社 磁気メモリ装置
US6791859B2 (en) 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
JP2004164766A (ja) 2002-11-14 2004-06-10 Renesas Technology Corp 不揮発性記憶装置
US7319617B2 (en) * 2005-05-13 2008-01-15 Winbond Electronics Corporation Small sector floating gate flash memory
US7616481B2 (en) * 2005-12-28 2009-11-10 Sandisk Corporation Memories with alternate sensing techniques
JP4371149B2 (ja) * 2007-01-09 2009-11-25 ソニー株式会社 半導体メモリデバイス、センスアンプ回路、および、メモリセルの読み出し方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165795A (ja) * 1986-01-17 1987-07-22 Hitachi Ltd 半導体記憶装置
JP2007294090A (ja) * 2006-04-13 2007-11-08 Sharp Corp プログラマブル・リードオンリーメモリ

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130136388A (ko) * 2012-06-04 2013-12-12 삼성전자주식회사 저항식 메모리를 위한 감지 증폭기 회로
CN103456341A (zh) * 2012-06-04 2013-12-18 三星电子株式会社 用于电阻型存储器的感测放大器电路
JP2013251040A (ja) * 2012-06-04 2013-12-12 Samsung Electronics Co Ltd 抵抗式メモリのための感知増幅器回路
KR102183055B1 (ko) * 2012-06-04 2020-11-26 삼성전자주식회사 저항식 메모리를 위한 감지 증폭기 회로
KR102087618B1 (ko) 2012-06-29 2020-03-12 삼성전자주식회사 저항성 메모리의 감지 증폭 회로
KR20140004013A (ko) * 2012-06-29 2014-01-10 삼성전자주식회사 저항성 메모리의 감지 증폭 회로
US9176811B2 (en) 2012-10-29 2015-11-03 Sony Corporation Storage control apparatus, storage apparatus, information processing system, and storage control method
US10210930B2 (en) 2014-02-20 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile semiconductor storage apparatus
JP2015156248A (ja) * 2015-03-12 2015-08-27 インテル・コーポレーション クロスポイントアレイにおける結合キャパシタを利用したタイルレベルでのスナップバック検出
US9543007B2 (en) 2015-06-10 2017-01-10 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device including memory cell and sense amplifer, and IC card including semiconductor device
US9892783B2 (en) 2016-05-26 2018-02-13 Panasonic Intellectual Property Management Co., Ltd. Non-volatile memory device including memory cells having variable resistance values
US10255956B2 (en) 2017-02-14 2019-04-09 Renesas Electronics Corporation Semiconductor device
US10297317B2 (en) 2017-03-16 2019-05-21 Toshiba Memory Corporation Non-volatile semiconductor memory device including clamp circuit with control transistor and amplifier circuit

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