JP2004164766A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】比較的低電圧でも十分に読出マージンを確保するとともに、安定的にデータ読出を実行可能な不揮発性記憶装置を提供する。
【解決手段】センスアンプにおいて、トランジスタＱＶ１およびＱＶ２でローカル入出力線ＬＩＯ，／ＬＩＯを所定電圧に維持する。また、カレントミラーを構成するトランジスタＱＰ３およびＱＰ７が、トランジスタＱＰ１およびＱＰ５を通過する通過電流に応じた動作電流をセンスノードＳＡ，／ＳＡに供給する。また、カレントミラーを構成するトランジスタＱＮ２およびＱＮ３は、トランジスタＱＰ５およびＱＰ１を通過する通過電流に応じた動作電流をセンスノードＳＡ，／ＳＡから抽出する。これに伴い、センスノードＳＡ，／ＳＡに動作電流差に応じた電圧差が生じる。
【選択図】 図６
【解決手段】センスアンプにおいて、トランジスタＱＶ１およびＱＶ２でローカル入出力線ＬＩＯ，／ＬＩＯを所定電圧に維持する。また、カレントミラーを構成するトランジスタＱＰ３およびＱＰ７が、トランジスタＱＰ１およびＱＰ５を通過する通過電流に応じた動作電流をセンスノードＳＡ，／ＳＡに供給する。また、カレントミラーを構成するトランジスタＱＮ２およびＱＮ３は、トランジスタＱＰ５およびＱＰ１を通過する通過電流に応じた動作電流をセンスノードＳＡ，／ＳＡから抽出する。これに伴い、センスノードＳＡ，／ＳＡに動作電流差に応じた電圧差が生じる。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特にメモリセルの記憶データを増幅するセンスアンプの回路構成に関する。
【０００２】
【従来の技術】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスや薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ｒ）（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｉｅｓ）デバイス等が特に注目されている。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には、所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が一般的である。当該データ読出においては、通過電流量を増大させて、読出マージンを確保することが要求されるが、過大な電圧を印加してしまうと、データ読出を実行することができなくなるおそれがある。
【０００４】
たとえば、ＭＲＡＭデバイスの記憶素子であるトンネル磁気抵抗素子（以下、ＴＭＲ素子とも称する）に高い電圧を印加した場合には、ＴＭＲ素子を構成する絶縁膜が薄膜であるために当該絶縁膜が破壊されてしまうという問題が生じる。
【０００５】
また、ＯＵＭ（Ｒ）デバイスの記憶素子として用いられるカルコゲナイド層においても、高い電圧を印加した場合には、素子の形状が変化してしまい記憶データを壊してしまうという問題が生じる。
【０００６】
さらには、閾値電圧のレベルに応じてデータ記憶を実行するフラッシュメモリにおいては、フラッシュメモリを通過する通過電流量をあまりに増加させた場合、誤書込を生じさせてしまい記憶データを破壊してしまうという問題が生じる。したがって、上述したメモリセルに対しては、メモリセルに印加する印加電圧を十分に制御する必要がある。特開平６−３０９８８３号公報においては、メモリセルが有する電気抵抗と所定の固定抵抗との抵抗分割により得られる電圧と、基準電圧との電圧差の比較により、データ読出を実行する構成が開示されている。すなわち、固定抵抗との抵抗分割により、メモリセルに印可される印加電圧を制御して、データ読出を実行する構成が開示されている。
【０００７】
【特許文献１】
特開平６−３０９８８３号公報（第３頁〜５頁、図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、当該構成においては、基準電圧との電圧差を十分に確保するためすなわちデータ読出マージンを確保するために回路の動作電圧を比較的高くする必要があり、低い動作電圧でデータ読出マージンを確保することは困難である。
【０００９】
本発明は、比較的低い動作電圧でも十分に読出マージンを確保するとともに、安定的なデータ読出を実行可能な不揮発性記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、第１および第２のデータ線と、差動増幅部と、基準電流供給部とを含む。差動増幅部は、第１および第２のデータ線の通過電流差に応じたデータ読出を実行する。基準電流供給部は、データ読出時に、複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を第１および第２のデータ線の一方に生成する。データ読出時において、第１および第２のデータ線の一方は、選択メモリセルを介して第１の電圧と電気的に接続されるとともに、第１および第２のデータ線の他方は、基準電流供給部と電気的に接続される。差動増幅部は、第１および第２のカレントミラー回路と、増幅ユニットとを含む。第１のカレントミラー回路は、一方のデータ線と第２の電圧との間に設けられ、データ読出時に一方のデータ線の電圧を所定電圧に維持するとともに、一方のデータ線の通過電流に応じた第１のミラー電流を第１の内部ノードに供給する。第２のカレントミラー回路は、他方のデータ線と第２の電圧との間に設けられ、データ読出時に他方のデータ線の電圧を所定電圧に維持するとともに、他方のデータ線の通過電流に応じた第２のミラー電流を第２の内部ノードに供給する。増幅ユニットは、データ読出時に、第１および第２の内部ノードにそれぞれ供給されるミラー電流差に応じた読出データを出力する。
【００１１】
また、この発明に係る不揮発性記憶装置は、データ読出時に記憶データに応じた通過電流が流れる行列状に配置された複数のメモリセルと、メモリセル列にそれぞれ対応して設けられる複数のビット線と、Ｘ本（Ｘ：２以上の整数）のデータ線と、データ読出時に複数のメモリセルのうちの選択メモリセルとの比較に用いられる基準データ線と、基準電流供給部と、Ｘ個の差動増幅部と、複数のグループにそれぞれ対応して設けられる複数の列選択線と、複数の接続制御部とを含む。基準電流供給部は、データ読出時に基準データ線に所定の通過電流を生成する。Ｘ個の差動増幅部は、Ｘ本のデータ線にそれぞれ対応して設けられ、各々が対応するデータ線および基準データ線をそれぞれ通過する通過電流差に応じたデータ読出を実行する。複数のビット線は、データ読出時にＸ本ずつの複数のグループに分割される。複数の接続制御部は、複数のグループにそれぞれ対応して設けられ、各々がデータ読出時に対応する列選択線の活性化に応答して、対応するグループに属するＸ本のビット線とＸ本のデータ線とをそれぞれ電気的に結合する。データ読出時に、Ｘ本のビット線のうち少なくとも１本は選択メモリセルを介して第１の電圧と電気的に接続される。Ｘ個の差動増幅部の各々は、カレントミラー回路と、増幅ユニットとを含む。カレントミラー回路は、対応するデータ線と第２の電圧との間に設けられ、データ読出時に対応するデータ線の電圧を所定電圧に維持するとともに、対応するデータ線の通過電流に応じたミラー電流を内部ノードに供給する。増幅ユニットは、データ読出時に、基準データ線を通過する通過電流および内部ノードに供給されるミラー電流の電流差に応じた読出データを出力する。
【００１２】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１４】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１５】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含む複数のメモリアレイＭＡを有するメモリバンク１０とを備える。メモリバンク１０は、メモリアレイＭＡ０〜ＭＡｋ（ｋ：自然数）を有し、メモリアレイＭＡは、各メモリアレイを総括的に標記したものである。
【００１６】
ここで、メモリアレイＭＡの各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００１７】
また、ＭＲＡＭデバイス１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイＭＡにおける行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイＭＡの列選択を実行する。
【００１８】
また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路に伝達もしくは外部に出力する。
【００１９】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２０】
図２は、メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図（以下、データ読出系回路とも称する）である。
【００２１】
図２を参照して、ここでは、入出力制御回路３０に含まれるメモリアレイＭＡ０およびＭＡ１にそれぞれ対応して設けられたデータ読出動作のための回路群が示される。一例としてメモリアレイＭＡ０のデータ読出動作のための回路群について説明する。
【００２２】
メモリアレイＭＡ０は、行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対象として設けられる複数のダミーメモリセルＤＭＣとを有する。また、メモリアレイＭＡは、２つの隣接するメモリセル列に対応してビット線対ＢＬＰが設けられる。ビット線対ＢＬＰは、メモリセル列に対応して設けられるＢＬおよび相補のビット線／ＢＬを含む。また、複数のダミーメモリセルＤＭＣは、メモリセル列を共有するように１個ずつ設けられている。図２においては、ｊ番目のビット線対ＢＬｊのうちビット線ＢＬｊに対応して設けられたメモリセルＭＣとビット線／ＢＬｊに対応して設けられたダミーメモリセルＤＭＣとが１個ずつ代表的に示されている。
【００２３】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【００２４】
また、メモリセル行にそれぞれ対応して複数のワード線ＲＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線ＲＷＬｉ（ｉ：自然数）と、ダミーメモリセルＤＭＣに対応して設けられたワード線ＲＷＬ（ｒ：自然数）とが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線（図示しない）が設けられる。
【００２５】
また、ビット線対ＢＬＰにそれぞれ対応して設けられ、列デコーダ２５からの列選択指示が伝達される複数の列選択線がさらに設けられる。
【００２６】
図２においては、メモリアレイＭＡ０において、ｊ番目のビット線対ＢＬＰｊに対応して設けられた列選択線ＣＳＬｊが示されている。
【００２７】
ここで、メモリセルＭＣの回路構成について説明する。
図３は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００２８】
図３を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００２９】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＲＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００３０】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
【００３１】
図４は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００３２】
図４を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００３３】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３４】
データ書込時においては、ワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３５】
図５は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３６】
図５を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３７】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３８】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図５に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３９】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図５に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００４０】
図５に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００４１】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００４２】
なお、図２のメモリアレイＭＡに配置されるダミーメモリセルＤＭＣの各々は、予め書込まれた電気抵抗ＲｍａｘおよびＲｍｉｎの中間の電気抵抗値に固定的に設定される。また、本発明においては、主にデータ読出動作について説明するためデータ書込動作に用いられるデジット線ＤＬ等は図示しないものとする。
【００４３】
再び図２を参照して、入出力制御回路３０は、メモリアレイＭＡ毎に設けられた、ローカル入出力線対ＬＩＯＰおよびローカル入出力線対ＬＩＯＰとビット線対ＢＬＰ間の電気的な接続を制御するゲート回路ＩＯＧを含む。ローカル入出力線対ＬＩＯＰは、ローカル入出力線ＬＩＯ，／ＬＩＯを有する。本例においては、メモリアレイＭＡ０およびＭＡ１にそれぞれ対応して設けられたゲート回路ＩＯＧ０およびＩＯＧ１が示される。
【００４４】
ゲート回路ＩＯＧは、ローカル入出力線対ＬＩＯＰとビット線対ＢＬＰとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧａ，ＣＳＧｂを含む。ゲートトランジスタＣＳＧａは、ビット線対ＢＬＰにそれぞれ対応して設けられた列選択線ＣＳＬの活性化に応答して、ビット線ＢＬとローカル入出力線ＬＩＯとの間を電気的に接続する。ゲートトランジスタＣＳＧｂは、列選択線ＣＳＬの活性化に応答して相補のビット線／ＢＬとローカル入出力線／ＬＩＯとの間を電気的に接続する。
【００４５】
また、入出力制御回路３０は、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた読出データを検知するセンスアンプＳＡおよびセンスアンプＳＡで検知された選択メモリセルの記憶データをさらに増幅するプリアンプＰＡをさらに含む。本例においては、メモリアレイＭＡ０に対応して設けられたセンスアンプＳＡ０およびプリアンプＰＡ０と、メモリアレイＭＡ１に対応して設けられたセンスアンプＳＡ１およびプリアンプＰＡ１とが示される。
【００４６】
入出力制御回路３０は、各メモリアレイＭＡに対応して共通に設けられたグローバル入出力線対ＧＩＯＰと、グローバル入出力線対ＧＩＯＰと接続され記憶データをラッチするラッチ回路ＬＴと、ラッチ回路ＬＴでラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦとを含む。グローバル入出力線対ＧＩＯＰは、グローバル入出力線ＧＩＯおよび／ＧＩＯを含む。
【００４７】
ゲート回路ＩＯＧ０は、ビット線ＢＬｊおよび／ＢＬｊをイコライズするイコライズ回路ＥＱをさらに含む。イコライズ回路ＥＱは、行デコーダ２０によって生成される制御信号ＢＬＥＱの入力に応答してビット線ＢＬｊおよび／ＢＬｊを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００４８】
また、同様のイコライズ回路ＥＱが、ローカル入出力線ＬＩＯ，／ＬＩＯとの間に設けられ、制御信号ＢＬＥＱの入力に応答してローカル入出力線ＬＩＯ，／ＬＩＯを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００４９】
これにより、データ読出前は制御信号ＢＬＥＱの入力に応答して、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊは、接地電圧ＧＮＤと電気的に結合されてプリチャージされるためメモリセルＭＣに高電圧を印加することなく、メモリセルＭＣの動作信頼性を確保することができる。
【００５０】
図６は、本発明の実施の形態１に従うセンスアンプＳＡ０の回路構成図である。
【００５１】
図６を参照して、センスアンプＳＡ０は、電源供給ノードＮ０に電源電圧Ｖｃｃを供給するための電圧供給ユニット９０と、ノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ１と、電源電圧Ｖｃｃの供給を受けるノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ２と、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ３と、ノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ５と、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ６と、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ７と、ノードＮ４とノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＱＮ１と、センスノードＳＮとノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＱＮ２と、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＱＮ３と、ノードＮ５とノードＮ６との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＱＮ４と、ノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット９１とを含む。
【００５２】
また、センスアンプＳＡ０は、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートがＶｒｅｆ発生回路４０が生成する基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートが基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持する。
【００５３】
電圧供給ユニット９０は、電源電圧ＶｃｃとノードＮ０との間に配置されたトランジスタＱＰＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。また、電圧供給ユニット９１は、接地電圧ＧＮＤとノードＮ５との間に配置されたトランジスタＱＮＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡ０が活性化される。
【００５４】
ここで、トランジスタＱＰ１〜ＱＰ７およびＱＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＱＰ１〜ＱＰ７の各トランジスタサイズは等しいものとする。また、トランジスタＱＮ１〜ＱＮ４の各トランジスタサイズは等しいものとする。
【００５５】
また、トランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成し、それぞれ同一の動作電流（ミラー電流）を供給しようとする。また、トランジスタＱＰ５〜ＱＰ７は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給しようとする。また、トランジスタＱＮ１およびＱＮ２は、カレントミラー回路を構成し、同一の動作電流（ミラー電流）を供給しようとする。また、トランジスタＱＮ３およびＱＮ４は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。本例においては、各トランジスタサイズは等しいものとして説明したが、トランジスタサイズを調整することにより、上記の動作電流量を調整することも可能である。具体的には、カレントミラー回路を構成するトランジスタのサイズ比に応じた動作電流が供給される。以下においても同様である。
【００５６】
本発明の実施の形態１に従うセンスアンプＳＡ０は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持するとともにローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた電圧差をセンスノードＳＮ，／ＳＮに生じさせる。
【００５７】
ここで、このセンスアンプＳＡ０のセンス動作について説明する。
一例として、ローカル入出力線ＬＩＯ，／ＬＩＯにそれぞれ通過電流ＩａおよびＩｂが流れた場合について説明する。そうすると、上述したようにトランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成するため、トランジスタＱＰ２およびＱＰ３は、トランジスタＱＰ１を流れる通過電流Ｉａと同一の動作電流をノードＮ４およびセンスノード／ＳＮにそれぞれ供給しようとする。また、同様のタイミングにおいて、トランジスタＱＰ６およびＱＰ７においても、トランジスタＱＰ５に流れる通過電流Ｉｂと同一の動作電流をノードＮ６およびセンスノードＳＮにそれぞれ供給しようとする。一方、上述したようにトランジスタＱＮ１およびＱＮ２もカレントミラー回路を構成するため、トランジスタＱＮ２は、トランジスタＱＮ１と同一の動作電流ＩａをセンスノードＳＮから接地電圧と接続されたノードＮ５に供給しようとする。また、上述したようにトランジスタＱＮ３およびＱＮ４もカレントミラー回路を構成するため、トランジスタＱＮ３は、トランジスタＱＮ４と同一の動作電流Ｉｂをセンスノード／ＳＮから接地電圧ＧＮＤと接続されたノードＮ５に供給しようとする。
【００５８】
そうすると、センスノードＳＮには、トランジスタＱＰ７により動作電流Ｉｂが供給されようとするが、トランジスタＱＮ２は、トランジスタＱＮ１と同一の動作電流ＩａでセンスノードＳＮから供出しようとする。一方、センスノード／ＳＮにはトランジスタＱＰ３により動作電流Ｉａが供給されようとするが、トランジスタＱＮ３は、トランジスタＱＮ４と同一の動作電流Ｉｂでセンスノード／ＳＮから供出しようとする。
【００５９】
このためセンスアンプＳＡ０は、カレントミラー回路によりローカル入出力線ＬＩＯ，／ＬＩＯを通過する通過電流に応じたミラー電流を生じさせるとともに、生成されたミラー電流の電流差を電圧差に変換してセンスノードＳＮ，／ＳＮに出力する。たとえば動作電流Ｉａ＞Ｉｂの場合にはセンスノードＳＮ，／ＳＮの電圧レベルはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに変換される。一方、動作電流Ｉｂ＞Ｉａの場合には、センスノードＳＮ，／ＳＮの電圧レベルは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに変換される。
【００６０】
次に、プリアンプＰＡ０の回路構成について説明する。
図７は、本発明の実施の形態１に従うプリアンプＰＡ０の回路構成図である。
【００６１】
図７を参照して、本発明の実施の形態１に従うプリアンプＰＡ０は、センスノードＳＮ，／ＳＮに生成された電圧差をさらに増幅して、内部ノードＰＡＯおよび／ＰＡＯに増幅された電圧信号を生成する増幅信号生成回路ＡＭＰと、内部ノードＰＡＯおよび／ＰＡＯに生成された電圧信号に応答して、グローバル入出力線ＧＩＯ，／ＧＩＯの電圧レベルを調整する電圧調整ユニットＳＣＴとを含む。
【００６２】
増幅信号生成回路ＡＭＰは、ノードＮＮ０と電源電圧Ｖｃｃとの間に配置され、行デコーダ２０からの制御信号／ＰＡＥに応答してノードＮＮ０に電源電圧Ｖｃｃを供給するトランジスタＴＰＳと、ノードＮＮ０とノードＮＮ１との間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ１と、ノードＮＮ０と内部ノード／ＰＡＯとの間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ２と、ノードＮＮ０と内部ノードＰＡＯとの間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ３と、ノードＮＮ０とノードＮＮ２との間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ４と、ノードＮＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ１と、内部ノードＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ２と、内部ノード／ＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ３と、ノードＮＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ４とを含む。トランジスタＴＰ１とＴＰ２は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。また、トランジスタＴＰ３およびＴＰ４は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。
【００６３】
ここで、トランジスタＴＰ１〜ＴＰ４，ＴＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＴＮ１〜ＴＮ４は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＰ１〜ＴＰ４の各トランジスタサイズは等しいものとする。また、トランジスタＴＮ１〜ＴＮ４の各トランジスタサイズは等しいものとする。
【００６４】
一例として、センスノードＳＮ，／ＳＮが「Ｈ」レベルおよび「Ｌ」レベルの場合、トランジスタＴＮ２がオンして内部ノードＰＡＯは接地電圧ＧＮＤと電気的に接続されて「Ｌ」レベルに設定される。一方、内部ノード／ＰＡＯについては、トランジスタＴＰ１と同一の動作電流がトランジスタＴＰ２より供給されようとするがセンスノード／ＳＮは、「Ｌ」レベルであるので、トランジスタＴＮ３からはほとんど電流が流れない。したがって、内部ノード／ＰＡＯの電圧レベルは、「Ｈ」レベルに設定される。
【００６５】
上記のセンスアンプＳＡにおいても、センスノードＳＮ，／ＳＮにおいて、選択メモリセルの記憶データに応じた電圧差が生成されるがより安定的なデータ読出を実行するために増幅信号生成回路ＡＭＰによりさらに電圧差を増幅する動作が実行される。
【００６６】
電圧調整ユニットＳＣＴは、内部ノードＰＡＯ，／ＰＡＯに生成された電圧レベルを安定的に出力するバッファ６０および６１と、グローバル入出力線ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６０の出力信号の入力を受けるトランジスタＴＮ０と、グローバル入出力線／ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６１の出力信号の入力を受けるトランジスタＴＮ５とを含む。なお、トランジスタＴＮ０およびＴＮ５は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００６７】
グローバル入出力線ＧＩＯ，／ＧＩＯは、データ読出前において、所定のプリチャ−ジ動作により、所定の電圧レベルにプリチャージされている。
【００６８】
この内部ノードＰＡＯ，／ＰＡＯに生成される電圧信号に応じてグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方が接地電圧ＧＮＤと電気的に結合される。これに伴い、グローバル入出力線ＧＩＯ，／ＧＩＯの論理レベルの一方は、「Ｈ」レベル、他方は「Ｌ」レベルに設定される。
【００６９】
したがって、メモリセルの記憶データに対応して、グローバル入出力線ＧＩＯ，／ＧＩＯを固定的な電源電圧Ｖｃｃおよび接地電圧ＧＮＤの論理レベルに設定することができるため安定的なデータ読出を実行することができる。
【００７０】
図８は、本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
図８を参照して、ラッチ回路ＬＴは、グローバル入出力線ＧＩＯ，／ＧＩＯをイコライズするイコライズユニットＥＱＣと、ＮＡＮＤ回路ＮＤ０とＮＤ１とを含む。
【００７１】
イコライズユニットＥＱＣは、トランジスタ７０〜７２を含む。トランジスタ７０および７１は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に直列に接続され、そのゲートは行デコーダ２０からの制御信号ＩＯＥＱの入力を受ける。また、トランジスタ７０および７１の接続ノードは電源電圧Ｖｃｃと電気的に結合される。トランジスタ７２は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に配置され、そのゲートは制御信号ＩＯＥＱの入力を受ける。すなわち、データ読出前に「Ｌ」レベルである制御信号ＩＯＥＱが入力された場合には電源電圧Ｖｃｃ（「Ｈ」レベル）がグローバル入出力線ＧＩＯおよび／ＧＩＯと電気的に結合されて、プリチャージされる。なお、トランジスタ７０〜７２は、一例としてＰチャンネルＭＯＳトランジスタとする。
【００７２】
ＮＡＮＤ回路ＮＤ１は、グローバル入出力線ＧＩＯおよび出力ノードＮｆからの入力を受けてそのＮＡＮＤ論理演算結果をＮＤ０の入力ノードに出力する。ＮＡＮＤ回路ＮＤ０は、グローバル入出力線／ＧＩＯおよびＮＡＮＤ回路ＮＤ１の出力信号の入力を受けてそのＮＡＮＤ論理演算結果を出力ノードＮｆに出力する。このラッチ回路ＬＴは、出力ノードＮｆに生成された電圧レベルを読出データＲＤＴとして出力バッファＯＢＦに出力する。
【００７３】
たとえば、出力ノードＮｆは初期状態において「Ｌ」レベルに設定されているものとする。ここで、グローバル入出力線対ＧＩＯＰがプリチャージされてからグローバル入出力線ＧＩＯが「Ｌ」レベルに設定された場合には、ＮＡＮＤ回路ＮＤ０およびＮＤ１の論理動作により出力ノードＮｆの電圧レベルは「Ｌ」レベルにラッチされる。一方、グローバル入出力線／ＧＩＯが「Ｌ」レベルに設定された場合、当該論理動作により出力ノードＮｆの電圧レベルは「Ｈ」レベルにラッチされる。このラッチされた電圧信号に対応する読出データＲＤＴが出力バッファＯＢＦに出力される。なお、本例に示したラッチ回路ＬＴおよび出力バッファＯＢＦは、出力データを生成するデータ生成回路を構成する。
【００７４】
次に、図９のタイミングチャートを用いて本発明の実施の形態１に従うデータ読出動作について説明する。ここでは、メモリアレイＭＡ０のデータ読出動作について説明する。
【００７５】
時刻ｔ１において、データ読出動作を実行するための有効なアドレスＡＤＤが入力される。これに伴い、メモリアレイＭＡ０が選択され、時刻ｔ２において、選択されたメモリアレイＭＡ０に対応するセンスアンプＳＡ０を活性化させる制御信号ＳＡＥおよび／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに伴い、センスアンプＳＡ０が活性化され、センスアンプＳＡ０のセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡ０における増幅動作の準備動作が実行される。また、制御信号ＳＡＥに応答して、ローカル入出力線対ＬＩＯＰは、電源電圧Ｖｃｃにより充電され始める。
【００７６】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｊ、ワード線ＲＷＬｉおよびＲＷＬｒが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬｊの活性化に応答して、選択列のビット線対ＢＬＰｊとローカル入出力線対ＬＩＯＰとが電気的に結合される。具体的には、ゲートトランジスタＣＳＧａおよびＣＳＧｂのターンオンに応答して、ビット線ＢＬｊとローカル入出力線ＬＩＯとが電気的に結合され、ビット線／ＢＬｊとローカル入出力線／ＬＩＯとが電気的に結合される。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯは、ビット線ＢＬｊおよび選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＲＷＬｒの活性化に応答して、ローカル入出力線／ＬＩＯは、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、制御信号／ＳＡＥ（「Ｌ」レベル）に応答してセンスアンプＳＡ０と選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間に電流経路が形成され、センスアンプＳＡ０において所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ、列デコーダ２５および列選択線ＣＳＬは、アドレス選択部を構成する。
【００７７】
具体的には、センスアンプＳＡ０は、ローカル入出力線ＬＩＯ，／ＬＩＯのそれぞれに同一電流を供給しようとする。しかし、選択アドレスに対応するメモリセルＭＣおよびダミーメモリセルＤＭＣ間には電気抵抗差ΔＲが存在するので、時刻ｔ３において、両者の通過電流には電流差が生じようとする。すなわちこの電気抵抗差ΔＲがトランジスタＱＰ１およびＱＰ５の通過電流差に変換される。このトランジスタＱＰ１およびＱＰ５の通過電流差が上述した増幅動作により電圧差としてセンスノードＳＮ，／ＳＮ間に生じることとなる。
【００７８】
時刻ｔ３から十分センスノードＳＮ，／ＳＮにおいて電圧差が増幅された時刻ｔ４において、制御信号ＰＡＥの反転信号であり、プリアンプＰＡを活性化させる制御信号／ＰＡＥ（「Ｌ」レベル）が入力される。これに伴い、プリアンプＰＡにおいてセンスノードＳＮ，／ＳＮから入力された電圧差がさらに増幅され、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの電圧レベルに増幅される。これに従い、内部ノードＰＡＯ，／ＰＡＯの増幅動作により生成された電圧レベルがグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方をプリチャージされていた所定の電圧レベルから接地電圧ＧＮＤ（「Ｌ」レベル）へプルダウンする。ラッチ回路ＬＴは、グローバル入出力線対ＧＩＯＰに伝達された所定の論理レベルに応じて選択メモリセルから読出された記憶データをラッチし、出力バッファＯＢＦに読出データＲＤＴとして出力する。出力バッファＯＢＦはラッチ回路ＬＴから伝達された読出データＲＤＴに基づいて時刻ｔ５において出力データＤＯＵＴとして外部に出力する。これにより入力されたアドレスＡＤＤに対応する選択メモリセルのデータ読出動作を実行することができる。
【００７９】
一方、充電が完了したビット線ＢＬｊ，／ＢＬｊ間、ならびにローカル入出力線ＬＩＯ，／ＬＩＯ間には電圧差が生じず、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈは、トランジスタＱＶ１およびＱＶ２の閾値電圧に相当し、Ｖｍｃは、メモリセルＭＣおよびダミーメモリセルＤＭＣで生じる電圧降下に相当する。Ｖｒｅｆ発生回路４０で生成される基準電圧Ｖｒｅｆは、トンネル磁気抵抗素子中のトンネルバリアである絶縁膜の信頼性等を考慮して、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえば４００ｍＶ程度となるように設定される。
【００８０】
したがって、トランジスタＱＶ１およびＱＶ２を設けて、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧を“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”の基準電圧以下に設定することにより、過電圧印加によるメモリセル破壊を回避して動作信頼性を向上することができる。
【００８１】
本発明の実施の形態１に従うセンスアンプＳＡ０は、動作させる動作電流はメモリセルの記憶データに応じたメモリセル電流に相当するためセンスアンプＳＡの増幅動作に伴う動作電流は極めて小さいものとなる。これにより消費電力を低減したセンスアンプＳＡを実現することが可能となる。
【００８２】
また、センスアンプＳＡを駆動する動作電流が小さいため電源電圧Ｖｃｃが低電圧である場合においても、容易に動作電流を確保することが可能であり、かかる場合においてもデータ読出マージンを十分に確保することができる。
【００８３】
なお、本例においては、メモリセルＭＣの比較対象として用いられるダミーメモリセルのトンネル磁気抵抗素子の抵抗値は正規のメモリセルが有する抵抗値ＲｍａｘおよびＲｍｉｎの中間抵抗値に固定的に設定する場合について説明したが、これに限られず、トンネル磁気抵抗素子の抵抗値をＲｍｉｎに設定し、アクセストランジスタのトランジスタサイズを調整することにより、ダミーメモリセルの電気抵抗値を中間抵抗値に設定することも可能である。もしくは、アクセストランジスタで調整するのではなく、ダミーメモリセルＤＭＣを通過する電流経路の所定領域に合成抵抗が中間抵抗値となるような抵抗を図示しないが設けることも可能である。
【００８４】
また、本例のセンスアンプＳＡにおいては、トランジスタＱＰ１，ＱＰ５，ＱＶ１，ＱＶ２のトランジスタサイズを他の周辺回路のトランジスタサイズよりも大きく設計することも可能である。これに伴い、ローカル入出力線ＬＩＯ，／ＬＩＯを所定の電圧レベルに充電する速度を向上させることができデータ読出を高速化させることができる。
【００８５】
（実施の形態１の変形例）
本発明の実施の形態１の変形例においては、メモリセルＭＣがアクセストランジスタＡＴＲを介して接続される固定先が接地電圧ＧＮＤではなく電源電圧Ｖｃｃである場合のデータ読出系回路の構成について説明する。
【００８６】
図１０は、本発明の実施の形態１の変形例に従うデータ読出系回路の概念図である。
【００８７】
図１０を参照して、本発明の実施の形態１の変形例に従うデータ読出系回路は、図２に示されるデータ読出系回路の構成と比較して、センスアンプＳＡをセンスアンプＳＡＱに置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。本例においては、メモリアレイＭＡ０に対応して設けられたセンスアンプＳＡＱ０と、メモリアレイＭＡ１に対応して設けられたセンスアンプＳＡＱ１とが示される。
【００８８】
図１１は、本発明の実施の形態１の変形例に従うセンスアンプＳＡＱの回路構成図である。
【００８９】
図１１を参照して、本発明の実施の形態１の変形例に従うセンスアンプＳＡＰの回路構成について説明する。
【００９０】
センスアンプＳＡＱは、ノードＮ０に接地電圧ＧＮＤを供給するための電圧供給ユニット９２と、ノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ１と、接地電圧ＧＮＤの供給を受けるノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ２と、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ３と、ノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ５と、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ６と、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ７と、ノードＮ４とノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＴＱＰ１と、センスノードＳＮとノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＴＱＰ２と、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＴＱＰ３と、ノードＮ５とノードＮ６との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＴＱＰ４と、ノードＮ５に電源電圧Ｖｃｃを供給するための電圧供給ユニット９３とを含む。
【００９１】
また、センスアンプＳＡＱは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートがＶｒｅｆ発生回路４０が生成する基準電圧Ｖｒｅｆの入力を受けるトランジスタＴＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートが基準電圧Ｖｒｅｆの入力を受けるトランジスタＴＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持する。
【００９２】
電圧供給ユニット９２は、接地電圧ＧＮＤとノードＮ０との間に配置されたトランジスタＴＱＮＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。また、電圧供給ユニット９３は、電源電圧ＶｃｃとノードＮ５との間に配置されたトランジスタＴＱＰＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡＱが活性化される。
【００９３】
ここで、トランジスタＴＱＰ１〜ＴＱＰ４，ＴＱＰＳ，ＴＱＶ１およびＴＱＶ２は、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＴＱＮ１〜ＴＱＮ７およびＴＱＮＳは、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＱＰ１〜ＴＱＰ４の各トランジスタは、各々同じトランジスタサイズとする。また、トランジスタＴＱＮ１〜ＴＱＮ７の各トランジスタは、各々同じトランジスタサイズとする。
【００９４】
また、トランジスタＴＱＮ１〜ＴＱＮ３は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給しようとする。また、トランジスタＴＱＮ５〜ＴＱＮ７は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給しようとする。また、トランジスタＴＱＰ１およびＴＱＰ２は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。また、トランジスタＴＱＰ３およびＴＱＰ４は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。
【００９５】
本回路構成は、上記の実施の形態１で説明した図６に示されるセンスアンプＳＡ０のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタをそれぞれ置換した構成であり、かつ電源電圧Ｖｃｃと接地電圧ＧＮＤをそれぞれ置換した構成である。
【００９６】
本構成は、増幅動作に伴う動作電流の流れる方向が反転する点が異なり、他の点は図６で説明したのと同様の動作を実行する。具体的には、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差が電圧差に変換されてセンスノードＳＮ，／ＳＮに生じる。当該構成においても実施の形態１と同様の効果を得ることができる。
【００９７】
（実施の形態２）
上記の実施の形態１においては、センスアンプＳＡに入力する制御信号ＳＡＥ，／ＳＡＥの入力するタイミングをほぼ同じタイミングでセンスアンプＳＡ０に入力し、センスアンプＳＡ０を活性化させる構成を説明したた。
【００９８】
本発明の実施の形態２は、制御信号ＳＡＥ，／ＳＡＥをセンスアンプＳＡ０に入力するタイミングを異なるタイミングで入力する構成について説明する。
【００９９】
図１２のタイミングチャートを用いて本発明の実施の形態２に従うセンスアンプＳＡ０の動作について説明する。
【０１００】
図示しないが、実施の形態１の図９と同様に時刻ｔ１に有効なアドレスＡＤＤの入力後、時刻ｔ２において制御信号／ＳＡＥが「Ｌ」レベルに設定される。これに伴い、センスアンプＳＡ０のトランジスタＱＰＳがオンし、ローカル入出力線ＬＩＯ，／ＬＩＯは所定の電圧レベルに充電され始める。また、時刻ｔ３において列選択線ＣＳＬｊ、ワード線ＲＷＬｉおよびＲＷＬｒが「Ｈ」レベルに設定される。これにより、上述したようにビット線対ＢＬＰおよびローカル入出力線対ＬＩＯＰに電流経路が形成される。すなわち、選択メモリセルおよびダミーメモリセルの有する電気抵抗に応じた通過電流が当該電流経路に流れ始める。ローカル入出力線ＬＩＯ，／ＬＩＯに対して記憶データに応じた電流差が生じ始めるのとほぼ同様のタイミングである時刻ｔ３ａにおいて、制御信号ＳＡＥを「Ｈ」レベルに活性化する。
【０１０１】
これに伴い、センスアンプＳＡ０内において、当該電流差を電圧差に変換する増幅動作が開始される。すなわち、時刻ｔ３ａにおいて、センスアンプＳＡ０内の動作電流が供給され、ローカル入出力線ＬＩＯ，／ＬＩＯの通過電流差をセンスノードＳＮ，／ＳＮに電圧差として生じさせる。
【０１０２】
図示しないが時刻ｔ４以降のプリアンプＰＡ０、ラッチ回路ＬＴ、出力バッファＯＢＦ等の動作については実施の形態１について説明したのと同様であるのでその説明は繰返さない。
【０１０３】
本実施の形態２のデータ読出系回路の構成においては、センスアンプＳＡ０に入力する制御信号／ＳＡＥと制御信号ＳＡＥとのタイミングを異なるタイミングで入力する。具体的には、制御信号／ＳＡＥを先に活性化（「Ｌ」レベル）させてローカル入出力線対ＬＩＯＰの充電をまず実行し、その後に制御信号ＳＡＥを「Ｈ」レベルに活性化する。これに伴い、ローカル入出力線対ＬＩＯＰが十分に充電されてから制御信号ＳＡＥを活性化させ、動作電流を供給する。
【０１０４】
これに伴い、ローカル入出力線ＬＩＯ，／ＬＩＯに記憶データに応じた通過電流差が生じるまでの間に生じる動作電流を実施の形態１に従うセンスアンプの構成よりも低減することができる。すなわち、上記の実施の形態１のセンスアンプよりも消費電力の少ないセンスアンプを実現することが可能である。
【０１０５】
（実施の形態２の変形例）
上記の実施の形態２においては制御信号／ＳＡＥを制御信号ＳＡＥよりも先に活性化することによりセンスアンプの消費電力を低減する構成について説明した。
【０１０６】
本発明の実施の形態２の変形例においては、当該制御信号ＳＡＥを制御信号／ＳＡＥよりも早く活性化させる構成について説明する。
【０１０７】
図１３のタイミングチャートを用いて本発明の実施の形態２の変形例に従うセンスアンプＳＡ０の動作について説明する。
【０１０８】
図示しないが、実施の形態１の図９で説明したのと同様に時刻ｔ１において有効なアドレスＡＤＤの入力後、時刻ｔ２において制御信号ＳＡＥが「Ｈ」レベルに設定される。これに伴い、センスアンプＳＡ内において、センスノードＳＮ，／ＳＮが電源電圧Ｖｃｃと接地電圧ＧＮＤとの間の中間電位に遷移し始めるとともに、増幅動作の準備が整う。
【０１０９】
また、時刻ｔ３において列選択線ＣＳＬｊ、ワード線ＲＷＬｉおよびＲＷＬｒが「Ｈ」レベルに活性化される。また、同様のタイミングに制御信号／ＳＡＥが「Ｌ」レベルに活性化される。これにより、上述したようにビット線対ＢＬＰおよびローカル入出力線対ＬＩＯＰに電流経路が形成される。すなわち、選択メモリセルおよびダミーメモリセルの有する電気抵抗に応じた通過電流が当該電流経路に流れ始める。すなわち、ローカル入出力線ＬＩＯ，／ＬＩＯの通過電流差をセンスノードＳＮ，／ＳＮに電圧差として生じさせる。
【０１１０】
図示しないが時刻ｔ４以降のプリアンプＰＡ０、ラッチ回路ＬＴ、出力バッファＯＢＦ等の動作については実施の形態１について説明したのと同様であるのでその説明は繰返さない。
【０１１１】
本発明の実施の形態２の変形例に従うデータ読出系回路の構成は、センスアンプに入力される制御信号ＳＡＥを制御信号／ＳＡＥよりも先に入力することにより、センスアンプＳＡ内のセンスノードＳＮ，／ＳＮを電源電圧Ｖｃｃと接地電圧ＧＮＤの間の中間レベルに遷移させることにより、増幅のための準備動作を先に実行する。これに伴い、増幅の準備動作を早期に実行することにより、誤作動を防止し、安定した増幅動作すなわちデータ読出動作を実行することが可能となる。
【０１１２】
（実施の形態３）
上記の実施の形態１においては、選択されたメモリアレイＭＡ０に対応するセンスアンプＳＡ０を用いて１ビットのデータ読出を実行するデータ読出系回路の構成について説明してきた。
【０１１３】
本発明の実施の形態３においては、複数ビットの並列的なデータ読出を実行可能なデータ読出系回路の構成について説明する。
【０１１４】
図１４は、本発明の実施の形態３に従うデータ読出系回路の概念図である。
図１４を参照して、本発明の実施の形態３に従うデータ読出系回路は、メモリアレイＭＡ０と置換されたメモリアレイＭＡ＃０を含む。
【０１１５】
ここでは、本発明の実施の形態３に従う入出力制御回路に含まれるメモリアレイＭＡ＃０に対応して設けられたデータ読出動作のための回路群が示される。一例として、メモリアレイＭＡ＃０についてのみ説明する。他のメモリアレイについても同様であるのでその説明は繰り返さない。
【０１１６】
メモリアレイＭＡ＃０は、行列状に配置された複数のメモリセルＭＣおよびダミーメモリセルＤＭＣを有する。メモリアレイＭＡ＃０においては、ダミーメモリセルは、メモリセル行を共有するように１個ずつ配置される。
【０１１７】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【０１１８】
また、メモリアレイＭＡ＃０は、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと、メモリセル行にそれぞれ対応して設けられる複数のワード線ＲＷＬとを含む。図１４においては、メモリセル列に対応して設けられたビット線ＢＬ０およびビット線ＢＬ１と、ダミーメモリセル列に対応して設けられたビット線ＢＬｄが代表的に示される。また、メモリセルＭＣ０およびＭＣ１ならびにダミーメモリセルＤＭＣを有するメモリセル行に対応して設けられたワード線ＲＷＬｉが代表的に示される。
【０１１９】
また、本実施の形態３に従う入出力制御回路においては、隣接する２個のメモリセル列に対応する２本のビット線にそれぞれ対応して複数の列選択線ＣＳＬが設けられる。本例においては、たとえばビット線ＢＬ０，ＢＬ１に対応して列選択線ＣＳＬ０が設けられる。また、ダミーメモリセル列に対応して列選択線ＣＳＬｄが設けられる。
【０１２０】
また、本実施の形態３に従う入出力制御回路は、ローカル入出力線ＬＩＯ１、ＬＩＯ２およびＬＩＯｄと、ビット線とローカル入出力線ＬＩＯとの接続を制御するゲート回路ＩＯＧ＃０とを含む。
【０１２１】
ゲート回路ＩＯＧ＃０は、ローカル入出力線ＬＩＯ０と偶数番目のビット線ＢＬとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧ＃ａと、ローカル入出力線ＬＩＯ１と奇数番目のビット線ＢＬとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧ＃ｂと、ローカル入出力線ＬＩＯｄとビット線ＢＬｄとを列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧｒとを含む。図１４においては、列選択線ＣＳＬ０とゲートトランジスタＣＳＧ＃ａおよびＣＳＧ＃ｂのゲートが接続され、列選択線ＣＳＬｄとゲートトランジスタＣＳＧｒのゲートとが接続されるものとする。
【０１２２】
また、本発明の実施の形態３に従う入出力制御回路には、ローカル入出力線ＬＩＯ１およびＬＩＯ２にそれぞれ対応して設けられ、対応するローカル入出力線ＬＩＯの通過電流に基づく読出データを検知するセンスアンプＳＡ＃０およびＳＡ＃１が設けられる。また、ローカル入出力線ＬＩＯｄに対応して設けられ、ダミーメモリセルを通過する通過電流に基づいて基準電圧ＶＤｒｅｆを生成するＶＤｒｅｆ発生回路４５が設けられる。
【０１２３】
また、本発明の実施の形態３に従う入出力制御回路は、センスアンプＳＡ♯０で検知された記憶データをさらに増幅するプリアンプＰＡ０ａと、センスアンプＳＡ♯１で検知された記憶データをさらに増幅するプリアンプＰＡ０ｂとを含む。
【０１２４】
本発明の実施の形態３に従う入出力制御回路は、さらに図示しない他の各メモリアレイに対応して共通に設けられ、プリアンプＰＡ０ａに対応して設けられるグローバル入出力線対ＧＩＯＰ０と、プリアンプＰＡ０ｂに対応して設けられるＧＩＯＰ１と、グローバル入出力線対ＧＩＯＰ０およびＧＩＯＰ１とそれぞれ接続され記憶データをラッチするラッチ回路ＬＴ０およびＬＴ１と、ラッチ回路ＬＴ０およびＬＴ１でそれぞれラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦ＃とを含む。
【０１２５】
グローバル入出力線対ＧＩＯＰ０は、グローバル入出力線ＧＩＯ０，／ＧＩＯ０とを含む。グローバル入出力線対ＧＩＯＰ１は、グローバル入出力線ＧＩＯ１と、／ＧＩＯ１とを含む。
【０１２６】
次に本発明の実施の形態３に従うセンスアンプＳＡ♯０の構成について説明する。
【０１２７】
図１５は、本発明の実施の形態３に従うセンスアンプＳＡ♯０およびその周辺回路の回路構成図である。
【０１２８】
図６で説明したセンスアンプＳＡ０と比較して、トランジスタＱＰ５と、トランジスタＱＶ２とを取除いた点が異なる。また、トランジスタＱＰ６はＶＤｒｅｆ発生回路４５からの基準電圧ＶＤｒｅｆの入力を受ける点が異なる。また、電圧供給ユニット９０は、各センスアンプＳＡ＃０およびＳＡ＃１ならびにＶＤｒｅｆ発生回路４５で共有されている点が異なる。その他の点は実施の形態１で説明した図６のセンスアンプＳＡ０と同様の構成であるのでその説明は繰返さない。
【０１２９】
図１６は、ＶＤｒｅｆ発生回路４５およびその周辺回路の回路構成図である。図１６を参照して、ＶＤｒｅｆ発生回路４５は、トランジスタ８０および８１を含む。トランジスタ８０は、電圧供給ユニット９０とノードＮｒとの間に配置され、そのゲートはノードＮｒと電気的に結合される。トランジスタ８１は、ノードＮｒとローカル入出力線ＬＩＯｄとの間に配置され、そのゲートはＶｒｅｆ発生回路４０からの基準電圧Ｖｒｅｆの入力を受ける。電圧供給ユニット９０は、行デコーダ２０からの制御信号／ＳＡＥに応答して電源電圧Ｖｃｃを供給する。なお、一例としてトランジスタ８０は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ８１は、ＮチャンネルＭＯＳトランジスタとする。
【０１３０】
このＶＤｒｅｆ発生回路４５は、電圧供給ユニット９０からの動作電圧Ｖｃｃの供給を受けてローカル入出力線ＬＩＯｄと接続されたダミーメモリセルＤＭＣとの間で電流経路を形成する。すなわち、ダミーメモリセルの抵抗値に応じた所定の通過電流がトランジスタ８０から供給される。また、当該所定の通過電流に応じた基準電圧ＶＤｒｅｆがノードＮｒに生成される。
【０１３１】
ＶＤｒｅｆ発生回路４５は、生成した基準電圧ＶＤｒｅｆを各センスアンプＳＡ＃０およびＳＡ＃１に供給する。
【０１３２】
これに伴い、センスアンプＳＡ＃０のＱＰ６およびＱＰ７において、トランジスタ８０を通過する所定の通過電流と同一の動作電流がトランジスタＱＰ６およびＱＰ７から供給される。すなわち、このＶＤｒｅｆ発生回路４５は、実施の形態１の図６で示したトランジスタＱＰ５およびＱＶ２で構成される回路と等価な回路に相当する。
【０１３３】
したがって、実施の形態１で説明したのと同様の増幅動作を各センスアンプＳＡ＃０およびＳＡ＃１で実行することが可能である。具体的には、ローカル入出力線ＬＩＯ０とＬＩＯｄとの間に生じる通過電流差が増幅されてセンスノードＳＮ，／ＳＮに電圧差として変換される。
【０１３４】
センスアンプＳＡ♯１についてもセンスアンプＳＡ♯０と同様の構成であり、ＶＤｒｅｆ発生回路４５からの基準電圧ＶＤｒｅｆの入力を受けて、ローカル入出力線ＬＩＯ１とローカル入出力線ＬＩＯｄとの通過電流差に応じた増幅動作が実行される。
【０１３５】
プリアンプＰＡ０ａ，ＰＡ０ｂは、実施の形態１で説明した図７に示されるプリアンプＰＡ０と同様の構成であるのでその説明は繰返さない。また、ラッチ回路ＬＴ０，ＬＴ１は、実施の形態１で説明した図８に示されるラッチ回路ＬＴと同様の構成であるのでその説明は繰返さない。
【０１３６】
次に、図１７のタイミングチャートを用いて本発明の実施の形態３に従うメモリアレイＭＡ＃０のデータ読出動作について説明する。まず、メモリアレイＭＡ＃０のビット線ＢＬ０に対応する選択メモリセルの１ビットのデータ読出について説明する。
【０１３７】
時刻ｔ１において、データ読出動作を実行するための有効なアドレスＡＤＤが入力される。これに伴い、メモリアレイＭＡ＃０が選択され、時刻ｔ２において、選択されたメモリアレイＭＡ０に対応するセンスアンプＳＡ０を活性化させる制御信号ＳＡＥおよび／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに伴い、センスアンプＳＡ０が活性化され、センスアンプＳＡ＃０のセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡ＃０における増幅動作の準備動作が実行される。
【０１３８】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬ０およびＣＳＬｄ，ワード線ＲＷＬｉが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬ０およびＣＳＬｄの活性化に応答して、選択列のビット線ＢＬ０とローカル入出力線ＬＩＯ０とが電気的に結合される。また、ビット線ＢＬｄとローカル入出力線ＬＩＯｄとが電気的に結合される。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯ０は、ビット線ＢＬ０および選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯｄは、ビット線ＢＬｄおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、制御信号／ＳＡＥ（「Ｌ」レベル）に応答してセンスアンプＳＡ＃０およびＶＤｒｅｆ発生回路と選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間にそれぞれ電流経路が形成され、センスアンプＳＡ＃０において上述したのと同様の所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ＃，ＣＳＧｒ、列選択線ＣＳＬ０，ＣＳＬｄおよび列デコーダ２５でアドレス選択部を構成する。
【０１３９】
時刻ｔ３以降の動作については、実施の形態１の図９で説明したのと同様であるのでその説明は繰り返さない。また、同様のタイミングでビット線ＢＬ１に対応して設けられる選択メモリセルＭＣ１についても、列選択線ＣＳＬ０の活性化に応答してセンスアンプＳＡ♯１において、上記と同様の増幅動作が実行され、記憶データが出力バッファＯＢＦ＃から出力データＤＯＵＴとして出力される。すなわち、本発明の実施の形態３の構成により１回のデータ読出動作において、２ビットの出力データＤＯＵＴを外部へ出力することが可能となる。
【０１４０】
ここでは、２ビットのデータ読出動作について説明したが１回のデータ読出動作において、２ビット以上の複数ビットのデータ読出を実行することも可能である。
【０１４１】
具体的には、複数のビット線ＢＬを複数のグループに分割して、その複数のグループにそれぞれ対応してアクセスするための列選択線を設ける。また、各グループに属するビット線の本数に応じてローカル入出力線ＬＩＯ、センスアンプ、プリアンプ、グローバル入出力線対、ラッチ回路等を設けることにより本実施の形態で説明したのと同様のデータ読出動作を実現することが可能である。
【０１４２】
本実施の形態３に従うデータ読出系回路の構成により、列選択線ＣＳＬの本数を削減するとともに並列なデータ読出によりデータ読出動作を高速化することが可能となる。
【０１４３】
また、選択メモリセルとの比較対象として用いられるダミーメモリセルに対応して設けられるビット線ＢＬｄを１本にすることによりメモリアレイのサイズを縮小することが可能となる。
【０１４４】
さらには、電圧供給ユニット９０を共有化することにより、回路の部品点数を削減することができる。また、基準電圧ＶＤｒｅｆを各センスアンプＳＡ＃に供給することにより、各センスアンプＳＡ＃の部品点数を削減することができる。
【０１４５】
（実施の形態４）
本発明の実施の形態４は、選択メモリセルとの比較対象として用いられるダミーメモリセルをメモリアレイ内に設けることなくデータ読出を実行する構成について説明する。
【０１４６】
図１８は、本発明の実施の形態４に従う、センスアンプＳＡＰの回路構成図である。
【０１４７】
図１８を参照して本発明の実施の形態４に従うセンスアンプＳＡＰは、実施の形態１で説明した図６で示されるセンスアンプＳＡと比較して、トランジスタＱＶ２を、定電流源ＣＩと電気的に結合する点が異なる。定電流源ＣＩは、基準電流Ｉｒｅｆを定常的に供給する。本構成とすることにより、ダミーメモリセルＤＭＣを用いることなく基準電流ＩｒｅｆをトランジスタＱＰ５に供給することが可能となり、ダミーメモリセルＤＭＣを用いることなく簡易にデータ読出動作を実行することが可能となる。
【０１４８】
なお、本発明の実施の形態４においては、定電流源ＣＩ側は寄生容量が小さいためメモリセルＭＣと接続されるローカル入出力線ＬＩＯ等に対してのみ寄生容量が付加されることとなる。
【０１４９】
そこで、本発明の実施の形態４の構成においては、実施の形態２で説明したように制御信号／ＳＡＥを制御信号ＳＡＥよりも先に活性化させる。
【０１５０】
これに伴い、実施の形態２で説明したのと同様に、ローカル入出力線ＬＩＯおよび定電流源ＣＩ側の間の通過電流差が生じるのと同様のタイミングでセンスアンプＳＡＰ内の動作電流が供給され、増幅動作が実行される。
【０１５１】
仮に、同じタイミングで制御信号ＳＡＥおよび／ＳＡＥを活性化させた場合には、ローカル入出力線ＬＩＯ側に大きな寄生容量が付加されるため過渡的に過大な電流経路が形成される。このため、センスノードＳＮ，／ＳＮに対して記憶データと逆の電圧差が過渡的に生じる場合があり、高速な増幅動作の妨げとなる。
【０１５２】
したがって、このように制御信号を活性化させるタイミングを異なるタイミングで活性化させることにより、過渡的に過大な電流経路が形成されることを抑制し、高速な増幅動作を実現することができる。
【０１５３】
（実施の形態５）
上記の実施の形態においては、Ｖｒｅｆ発生回路４０からの基準電圧Ｖｒｅｆをゲートにそれぞれ受けるトランジスタＱＶ１およびＱＶ２を設けて、メモリセルＭＣに所定の電圧レベル以上の電圧が印加されないようにローカル入出力線ＬＩＯの電圧レベルを制御する構成について説明してきた。
【０１５４】
本発明の実施の形態５の構成においては、メモリセルＭＣに印可する電圧レベルを制御しつつ、トランジスタＱＶ１およびＱＶ２を削除する構成について説明する。
【０１５５】
図１９は、本発明の実施の形態５に従うセンスアンプＳＡＰ♯の回路構成図である。
【０１５６】
図１９を参照して、本発明の実施の形態５に従うセンスアンプＳＡＰ♯は、図６のセンスアンプＳＡと比較して、トランジスタＱＶ１，ＱＶ２と、Ｖｒｅｆ発生回路４０を削除した点が異なる。その他の点は同様であるのでその説明は繰返さない。
【０１５７】
このセンスアンプＳＡＰ♯は、トランジスタＱＶ１およびＱＶ２を削除したためにノードＮ１と選択メモリセルＭＣとがローカル入出力線およびゲートトランジスタを介して直接電気的に結合されることとなる。これによりメモリセルに印加される電圧は、トランジスタＱＰ１のオン抵抗とメモリセルＭＣの電気抵抗（オン抵抗）との分圧で決まることとなる。一例として、トランジスタＱＰ１のオン抵抗が８ｋΩ、メモリセルの電気抵抗が２ｋΩとした場合メモリセルへ印加される印加電圧は、電源電圧Ｖｃｃ−８／１０Ｖｃｃとなる。このようにトランジスタＱＰ１のオン抵抗を利用することによりメモリセルに印加される印加電圧を調整することが可能となる。
【０１５８】
本例においてはトランジスタＱＰ１およびＱＰ５の設定パラメータを調整し、メモリセルへの印加電圧を制御する。具体的には、トランジスタＱＰ１およびＱＰ５のオン抵抗をメモリセルＭＣの有する電気抵抗よりも大きい値に設定する。一例としてメモリセルＭＣの有するアクセストランジスタのオン抵抗よりもトランジスタＱＰ１およびＱＰ５のオン抵抗を大きい値にすることができる。
【０１５９】
これに伴い選択メモリセルに与えられる印加電圧をある所定の電圧レベル以下に低く調整することが可能となり、メモリセルを破壊することなく上記の実施の形態１で説明したのと同様のデータ読出動作を実行することが可能である。
【０１６０】
また、トランジスタＱＰ１およびＱＰ５を用いてメモリセルＭＣの印加電圧を調整することができるためＶｒｅｆ発生回路を設ける必要がなく、回路の部品点数を削減することができる。
【０１６１】
（実施の形態６）
上記の実施の形態においては、不揮発性記憶素子であるトンネル磁気抵抗素子を用いた不揮発性記憶装置について説明してきた。本実施の形態においては、他の不揮発性記憶素子を用いた本願構成の適用について説明する。
【０１６２】
図２０は、メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
図２０（ａ）は、メモリセルＭＣ＃として不揮発性記憶素子であるフラッシュメモリを用いた概念図である。
【０１６３】
図２０（ａ）に示されるように、メモリセルＭＣ＃は、ビット線ＢＬと接地電圧ＧＮＤとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。
【０１６４】
データ書込は、ワード線ＷＬおよびビット線ＢＬを高電圧にして、ホットエレクトロンをフラッシュメモリが有するフローティングゲートに注入する。これにより、フラッシュメモリの閾値電圧Ｖｔｈが上昇する。この閾値電圧Ｖｔｈの高低に基づいて２値的な記憶データを格納する。一方、データ読出は、メモリセルＭＣ＃を通過する閾値電圧Ｖｔｈに応じた通過電流を検知して、その電流量に基づいてデータ読出を実行することができる。
【０１６５】
図２０（ｂ）および（ｃ）は、データ書込が実行された場合のメモリセルＭＣ＃の概念図である。
【０１６６】
図２０（ｂ）に示されるように、電子注入により、閾値電圧Ｖｔｈが上昇し、それに基づいて通過電流が小さくなる。
【０１６７】
図２０（ｃ）に示されるように、電子が注入されない場合には、閾値電圧Ｖｔｈは、低く設定されているためそれに基づいて通過電流が大きくなる。
【０１６８】
したがって、このメモリセルＭＣ＃を通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡ０により増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０１６９】
（実施の形態６の変形例）
上記の実施の形態６においては、フラッシュメモリの本願発明の適用について説明した。本発明の実施の形態６の変形例においては、ＯＵＭ（Ｒ）の本願発明の適用について説明する。
【０１７０】
図２１は、メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
図２１（ａ）は、メモリセルＭＣａとして不揮発性記憶素子であるＯＵＭ（Ｒ）を用いた概念図である。
【０１７１】
図２１（ａ）に示されるように、メモリセルＭＣａは、ビット線ＢＬおよび接地電圧ＧＮＤの間に直列に接続された、相変化素子であるカルコゲナイド層２１０と、スイッチングトランジスタ２２０とを有する。また、カルコゲナイド層２１０と、スイッチングトランジスタ２２０との間には、通過電流によって発熱する加熱素子２３０が設けられる。また、スイッチングトランジスタ２２０のゲートは、ワード線ＷＬと接続される。
【０１７２】
データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、その電気抵抗が変化する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０１７３】
したがって、データ読出時には、スイッチングトランジスタ２２０をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層２１０に通過させることによって、電気抵抗差に基づいてＭＴＪセルと同様のデータ読出を実行することができる。
【０１７４】
図２１（ｂ）は、カルコゲナイド層２１０が結晶状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が小さいため通過電流は大きくなる。
【０１７５】
図２１（ｃ）は、カルコゲナイド層２１０がアモルファス状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が大きいため通過電流は小さくなる。
【０１７６】
したがって、このメモリセルＭＣａを通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡ０により増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０１７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７８】
【発明の効果】
この発明は以上説明したように差動増幅部において、第１および第２のカレントミラー回路で第１および第２のデータ線の電圧を調整する。また、第１および第２のカレントミラー回路において、第１および第２の内部ノードに対して、第１および第２のデータ線を流れる通過電流に応じたミラー電流を供給し、増幅ユニットにおいてミラー電流差に応じた読出データを出力する。これに伴い、第１および第２のデータ線の一方と接続された選択メモリセルに対する印加電圧を調整することにより、安定的なデータ読出を実行するとともに、電流量の小さい通過電流に基づいてデータ読出動作を実行することができるため低電圧で動作させることが可能であり差動増幅部の消費電力を低減することができる。
【０１７９】
また、この発明はＸ本のデータ線を設け、複数のビット線をＸ本ずつの複数のグループに分割する。データ読出時に、グループに含まれるＸ本のビット線をＸ本のデータ線と電気的に結合するＸ個の接続制御回路を設け、各々が、データ読出時に各データ線と基準電流との通過電流差に応じたデータ読出を実行するＸ個の差動増幅部を設ける。これにより、１回のデータ読出動作において、Ｘ本のビット線からＸビットのデータ読出を実行することができ、効率的なデータ読出を実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図である。
【図３】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図４】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図５】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図６】本発明の実施の形態１に従うセンスアンプＳＡ０の回路構成図である。
【図７】本発明の実施の形態１に従うプリアンプＰＡ０の回路構成図である。
【図８】本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
【図９】本発明の実施の形態１に従うデータ読出動作を説明するタイミングチャート図である。
【図１０】本発明の実施の形態１の変形例に従うデータ読出系回路の概念図である。
【図１１】本発明の実施の形態１の変形例に従うセンスアンプＳＡＱの回路構成図である。
【図１２】本発明の実施の形態２に従うセンスアンプＳＡ０の動作について説明するタイミングチャート図である。
【図１３】本発明の実施の形態２の変形例に従うセンスアンプＳＡ０の動作について説明するタイミングチャート図である。
【図１４】本発明の実施の形態３に従うデータ読出系回路の概念図である。
【図１５】本発明の実施の形態３に従うセンスアンプＳＡ♯０およびその周辺回路の回路構成図である。
【図１６】ＶＤｒｅｆ発生回路４５およびその周辺回路の回路構成図である。
【図１７】本発明の実施の形態３に従うメモリアレイＭＡ＃０のデータ読出動作について説明するタイミングチャート図である。
【図１８】本発明の実施の形態４に従う、センスアンプＳＡＰの回路構成図である。
【図１９】本発明の実施の形態５に従うセンスアンプＳＡＰ♯の回路構成図である。
【図２０】メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
【図２１】メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ コントロール回路、１０ メモリバンク、２０ 行デコーダ、２５ 列デコーダ、３０ 入出力制御回路、４０ Ｖｒｅｆ発生回路、ＳＡ センスアンプ、ＰＡ プリアンプ、ＬＴ ラッチ回路、ＯＢＦ 出力バッファ。
【発明の属する技術分野】
本発明は、不揮発性記憶装置に関し、特にメモリセルの記憶データを増幅するセンスアンプの回路構成に関する。
【０００２】
【従来の技術】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスや薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するＯＵＭ（Ｒ）（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｉｅｓ）デバイス等が特に注目されている。
【０００３】
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には、所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が一般的である。当該データ読出においては、通過電流量を増大させて、読出マージンを確保することが要求されるが、過大な電圧を印加してしまうと、データ読出を実行することができなくなるおそれがある。
【０００４】
たとえば、ＭＲＡＭデバイスの記憶素子であるトンネル磁気抵抗素子（以下、ＴＭＲ素子とも称する）に高い電圧を印加した場合には、ＴＭＲ素子を構成する絶縁膜が薄膜であるために当該絶縁膜が破壊されてしまうという問題が生じる。
【０００５】
また、ＯＵＭ（Ｒ）デバイスの記憶素子として用いられるカルコゲナイド層においても、高い電圧を印加した場合には、素子の形状が変化してしまい記憶データを壊してしまうという問題が生じる。
【０００６】
さらには、閾値電圧のレベルに応じてデータ記憶を実行するフラッシュメモリにおいては、フラッシュメモリを通過する通過電流量をあまりに増加させた場合、誤書込を生じさせてしまい記憶データを破壊してしまうという問題が生じる。したがって、上述したメモリセルに対しては、メモリセルに印加する印加電圧を十分に制御する必要がある。特開平６−３０９８８３号公報においては、メモリセルが有する電気抵抗と所定の固定抵抗との抵抗分割により得られる電圧と、基準電圧との電圧差の比較により、データ読出を実行する構成が開示されている。すなわち、固定抵抗との抵抗分割により、メモリセルに印可される印加電圧を制御して、データ読出を実行する構成が開示されている。
【０００７】
【特許文献１】
特開平６−３０９８８３号公報（第３頁〜５頁、図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、当該構成においては、基準電圧との電圧差を十分に確保するためすなわちデータ読出マージンを確保するために回路の動作電圧を比較的高くする必要があり、低い動作電圧でデータ読出マージンを確保することは困難である。
【０００９】
本発明は、比較的低い動作電圧でも十分に読出マージンを確保するとともに、安定的なデータ読出を実行可能な不揮発性記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係る不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、第１および第２のデータ線と、差動増幅部と、基準電流供給部とを含む。差動増幅部は、第１および第２のデータ線の通過電流差に応じたデータ読出を実行する。基準電流供給部は、データ読出時に、複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を第１および第２のデータ線の一方に生成する。データ読出時において、第１および第２のデータ線の一方は、選択メモリセルを介して第１の電圧と電気的に接続されるとともに、第１および第２のデータ線の他方は、基準電流供給部と電気的に接続される。差動増幅部は、第１および第２のカレントミラー回路と、増幅ユニットとを含む。第１のカレントミラー回路は、一方のデータ線と第２の電圧との間に設けられ、データ読出時に一方のデータ線の電圧を所定電圧に維持するとともに、一方のデータ線の通過電流に応じた第１のミラー電流を第１の内部ノードに供給する。第２のカレントミラー回路は、他方のデータ線と第２の電圧との間に設けられ、データ読出時に他方のデータ線の電圧を所定電圧に維持するとともに、他方のデータ線の通過電流に応じた第２のミラー電流を第２の内部ノードに供給する。増幅ユニットは、データ読出時に、第１および第２の内部ノードにそれぞれ供給されるミラー電流差に応じた読出データを出力する。
【００１１】
また、この発明に係る不揮発性記憶装置は、データ読出時に記憶データに応じた通過電流が流れる行列状に配置された複数のメモリセルと、メモリセル列にそれぞれ対応して設けられる複数のビット線と、Ｘ本（Ｘ：２以上の整数）のデータ線と、データ読出時に複数のメモリセルのうちの選択メモリセルとの比較に用いられる基準データ線と、基準電流供給部と、Ｘ個の差動増幅部と、複数のグループにそれぞれ対応して設けられる複数の列選択線と、複数の接続制御部とを含む。基準電流供給部は、データ読出時に基準データ線に所定の通過電流を生成する。Ｘ個の差動増幅部は、Ｘ本のデータ線にそれぞれ対応して設けられ、各々が対応するデータ線および基準データ線をそれぞれ通過する通過電流差に応じたデータ読出を実行する。複数のビット線は、データ読出時にＸ本ずつの複数のグループに分割される。複数の接続制御部は、複数のグループにそれぞれ対応して設けられ、各々がデータ読出時に対応する列選択線の活性化に応答して、対応するグループに属するＸ本のビット線とＸ本のデータ線とをそれぞれ電気的に結合する。データ読出時に、Ｘ本のビット線のうち少なくとも１本は選択メモリセルを介して第１の電圧と電気的に接続される。Ｘ個の差動増幅部の各々は、カレントミラー回路と、増幅ユニットとを含む。カレントミラー回路は、対応するデータ線と第２の電圧との間に設けられ、データ読出時に対応するデータ線の電圧を所定電圧に維持するとともに、対応するデータ線の通過電流に応じたミラー電流を内部ノードに供給する。増幅ユニットは、データ読出時に、基準データ線を通過する通過電流および内部ノードに供給されるミラー電流の電流差に応じた読出データを出力する。
【００１２】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００１４】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００１５】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、各々が、行列状に配置されたＭＴＪメモリセルＭＣを含む複数のメモリアレイＭＡを有するメモリバンク１０とを備える。メモリバンク１０は、メモリアレイＭＡ０〜ＭＡｋ（ｋ：自然数）を有し、メモリアレイＭＡは、各メモリアレイを総括的に標記したものである。
【００１６】
ここで、メモリアレイＭＡの各々に行列状に集積配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００１７】
また、ＭＲＡＭデバイス１は、行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイＭＡにおける行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイＭＡの列選択を実行する。
【００１８】
また、入出力制御回路３０は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して内部回路に伝達もしくは外部に出力する。
【００１９】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００２０】
図２は、メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図（以下、データ読出系回路とも称する）である。
【００２１】
図２を参照して、ここでは、入出力制御回路３０に含まれるメモリアレイＭＡ０およびＭＡ１にそれぞれ対応して設けられたデータ読出動作のための回路群が示される。一例としてメモリアレイＭＡ０のデータ読出動作のための回路群について説明する。
【００２２】
メモリアレイＭＡ０は、行列状に集積配置されたメモリセルＭＣとメモリセルＭＣの比較対象として設けられる複数のダミーメモリセルＤＭＣとを有する。また、メモリアレイＭＡは、２つの隣接するメモリセル列に対応してビット線対ＢＬＰが設けられる。ビット線対ＢＬＰは、メモリセル列に対応して設けられるＢＬおよび相補のビット線／ＢＬを含む。また、複数のダミーメモリセルＤＭＣは、メモリセル列を共有するように１個ずつ設けられている。図２においては、ｊ番目のビット線対ＢＬｊのうちビット線ＢＬｊに対応して設けられたメモリセルＭＣとビット線／ＢＬｊに対応して設けられたダミーメモリセルＤＭＣとが１個ずつ代表的に示されている。
【００２３】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【００２４】
また、メモリセル行にそれぞれ対応して複数のワード線ＲＷＬが設けられる。本例においては、メモリセルＭＣに対応して設けられたワード線ＲＷＬｉ（ｉ：自然数）と、ダミーメモリセルＤＭＣに対応して設けられたワード線ＲＷＬ（ｒ：自然数）とが示されている。また、メモリセル行にそれぞれ対応してメモリセルＭＣに対してデータ書込を実行するデータ書込電流が供給されるデジット線（図示しない）が設けられる。
【００２５】
また、ビット線対ＢＬＰにそれぞれ対応して設けられ、列デコーダ２５からの列選択指示が伝達される複数の列選択線がさらに設けられる。
【００２６】
図２においては、メモリアレイＭＡ０において、ｊ番目のビット線対ＢＬＰｊに対応して設けられた列選択線ＣＳＬｊが示されている。
【００２７】
ここで、メモリセルＭＣの回路構成について説明する。
図３は、磁気トンネル接合部を有するＭＴＪメモリセルＭＣ（以下、単にメモリセルＭＣとも称する）の構成を示す概略図である。
【００２８】
図３を参照して、メモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよび接地電圧ＧＮＤの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【００２９】
メモリセルＭＣに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびデジット線ＤＬと、データ読出時に活性化されるワード線ＲＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤおよびビット線ＢＬの間に電気的に結合される。
【００３０】
ここで、ＭＴＪメモリセルの構成およびデータ記憶原理について説明しておく。
【００３１】
図４は、ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【００３２】
図４を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって磁気トンネル接合が形成される。
【００３３】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３４】
データ書込時においては、ワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびデジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００３５】
図５は、ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００３６】
図５を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Ｈａｒｄ Ａｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３７】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータを記憶することができる。
【００３８】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図５に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３９】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図５に示すように、データ書込時の動作点は、デジット線ＤＬとビット線ＢＬとの両方に所定のデータ書込電流を流したときに、ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えられるように設計される。
【００４０】
図５に例示された動作点では、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００４１】
トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００４２】
なお、図２のメモリアレイＭＡに配置されるダミーメモリセルＤＭＣの各々は、予め書込まれた電気抵抗ＲｍａｘおよびＲｍｉｎの中間の電気抵抗値に固定的に設定される。また、本発明においては、主にデータ読出動作について説明するためデータ書込動作に用いられるデジット線ＤＬ等は図示しないものとする。
【００４３】
再び図２を参照して、入出力制御回路３０は、メモリアレイＭＡ毎に設けられた、ローカル入出力線対ＬＩＯＰおよびローカル入出力線対ＬＩＯＰとビット線対ＢＬＰ間の電気的な接続を制御するゲート回路ＩＯＧを含む。ローカル入出力線対ＬＩＯＰは、ローカル入出力線ＬＩＯ，／ＬＩＯを有する。本例においては、メモリアレイＭＡ０およびＭＡ１にそれぞれ対応して設けられたゲート回路ＩＯＧ０およびＩＯＧ１が示される。
【００４４】
ゲート回路ＩＯＧは、ローカル入出力線対ＬＩＯＰとビット線対ＢＬＰとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧａ，ＣＳＧｂを含む。ゲートトランジスタＣＳＧａは、ビット線対ＢＬＰにそれぞれ対応して設けられた列選択線ＣＳＬの活性化に応答して、ビット線ＢＬとローカル入出力線ＬＩＯとの間を電気的に接続する。ゲートトランジスタＣＳＧｂは、列選択線ＣＳＬの活性化に応答して相補のビット線／ＢＬとローカル入出力線／ＬＩＯとの間を電気的に接続する。
【００４５】
また、入出力制御回路３０は、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた読出データを検知するセンスアンプＳＡおよびセンスアンプＳＡで検知された選択メモリセルの記憶データをさらに増幅するプリアンプＰＡをさらに含む。本例においては、メモリアレイＭＡ０に対応して設けられたセンスアンプＳＡ０およびプリアンプＰＡ０と、メモリアレイＭＡ１に対応して設けられたセンスアンプＳＡ１およびプリアンプＰＡ１とが示される。
【００４６】
入出力制御回路３０は、各メモリアレイＭＡに対応して共通に設けられたグローバル入出力線対ＧＩＯＰと、グローバル入出力線対ＧＩＯＰと接続され記憶データをラッチするラッチ回路ＬＴと、ラッチ回路ＬＴでラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦとを含む。グローバル入出力線対ＧＩＯＰは、グローバル入出力線ＧＩＯおよび／ＧＩＯを含む。
【００４７】
ゲート回路ＩＯＧ０は、ビット線ＢＬｊおよび／ＢＬｊをイコライズするイコライズ回路ＥＱをさらに含む。イコライズ回路ＥＱは、行デコーダ２０によって生成される制御信号ＢＬＥＱの入力に応答してビット線ＢＬｊおよび／ＢＬｊを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００４８】
また、同様のイコライズ回路ＥＱが、ローカル入出力線ＬＩＯ，／ＬＩＯとの間に設けられ、制御信号ＢＬＥＱの入力に応答してローカル入出力線ＬＩＯ，／ＬＩＯを電気的に接続し、イコライズするとともに図示しないが接地電圧ＧＮＤと電気的に結合されてプリチャージされる。
【００４９】
これにより、データ読出前は制御信号ＢＬＥＱの入力に応答して、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊは、接地電圧ＧＮＤと電気的に結合されてプリチャージされるためメモリセルＭＣに高電圧を印加することなく、メモリセルＭＣの動作信頼性を確保することができる。
【００５０】
図６は、本発明の実施の形態１に従うセンスアンプＳＡ０の回路構成図である。
【００５１】
図６を参照して、センスアンプＳＡ０は、電源供給ノードＮ０に電源電圧Ｖｃｃを供給するための電圧供給ユニット９０と、ノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ１と、電源電圧Ｖｃｃの供給を受けるノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ２と、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＱＰ３と、ノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ５と、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ６と、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＱＰ７と、ノードＮ４とノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＱＮ１と、センスノードＳＮとノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＱＮ２と、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＱＮ３と、ノードＮ５とノードＮ６との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＱＮ４と、ノードＮ５に接地電圧ＧＮＤを供給するための電圧供給ユニット９１とを含む。
【００５２】
また、センスアンプＳＡ０は、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートがＶｒｅｆ発生回路４０が生成する基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートが基準電圧Ｖｒｅｆの入力を受けるトランジスタＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持する。
【００５３】
電圧供給ユニット９０は、電源電圧ＶｃｃとノードＮ０との間に配置されたトランジスタＱＰＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。また、電圧供給ユニット９１は、接地電圧ＧＮＤとノードＮ５との間に配置されたトランジスタＱＮＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡ０が活性化される。
【００５４】
ここで、トランジスタＱＰ１〜ＱＰ７およびＱＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＱＮ１〜ＱＮ４，ＱＮＳ，ＱＶ１およびＱＶ２は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＱＰ１〜ＱＰ７の各トランジスタサイズは等しいものとする。また、トランジスタＱＮ１〜ＱＮ４の各トランジスタサイズは等しいものとする。
【００５５】
また、トランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成し、それぞれ同一の動作電流（ミラー電流）を供給しようとする。また、トランジスタＱＰ５〜ＱＰ７は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給しようとする。また、トランジスタＱＮ１およびＱＮ２は、カレントミラー回路を構成し、同一の動作電流（ミラー電流）を供給しようとする。また、トランジスタＱＮ３およびＱＮ４は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。本例においては、各トランジスタサイズは等しいものとして説明したが、トランジスタサイズを調整することにより、上記の動作電流量を調整することも可能である。具体的には、カレントミラー回路を構成するトランジスタのサイズ比に応じた動作電流が供給される。以下においても同様である。
【００５６】
本発明の実施の形態１に従うセンスアンプＳＡ０は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持するとともにローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差に応じた電圧差をセンスノードＳＮ，／ＳＮに生じさせる。
【００５７】
ここで、このセンスアンプＳＡ０のセンス動作について説明する。
一例として、ローカル入出力線ＬＩＯ，／ＬＩＯにそれぞれ通過電流ＩａおよびＩｂが流れた場合について説明する。そうすると、上述したようにトランジスタＱＰ１〜ＱＰ３は、カレントミラー回路を構成するため、トランジスタＱＰ２およびＱＰ３は、トランジスタＱＰ１を流れる通過電流Ｉａと同一の動作電流をノードＮ４およびセンスノード／ＳＮにそれぞれ供給しようとする。また、同様のタイミングにおいて、トランジスタＱＰ６およびＱＰ７においても、トランジスタＱＰ５に流れる通過電流Ｉｂと同一の動作電流をノードＮ６およびセンスノードＳＮにそれぞれ供給しようとする。一方、上述したようにトランジスタＱＮ１およびＱＮ２もカレントミラー回路を構成するため、トランジスタＱＮ２は、トランジスタＱＮ１と同一の動作電流ＩａをセンスノードＳＮから接地電圧と接続されたノードＮ５に供給しようとする。また、上述したようにトランジスタＱＮ３およびＱＮ４もカレントミラー回路を構成するため、トランジスタＱＮ３は、トランジスタＱＮ４と同一の動作電流Ｉｂをセンスノード／ＳＮから接地電圧ＧＮＤと接続されたノードＮ５に供給しようとする。
【００５８】
そうすると、センスノードＳＮには、トランジスタＱＰ７により動作電流Ｉｂが供給されようとするが、トランジスタＱＮ２は、トランジスタＱＮ１と同一の動作電流ＩａでセンスノードＳＮから供出しようとする。一方、センスノード／ＳＮにはトランジスタＱＰ３により動作電流Ｉａが供給されようとするが、トランジスタＱＮ３は、トランジスタＱＮ４と同一の動作電流Ｉｂでセンスノード／ＳＮから供出しようとする。
【００５９】
このためセンスアンプＳＡ０は、カレントミラー回路によりローカル入出力線ＬＩＯ，／ＬＩＯを通過する通過電流に応じたミラー電流を生じさせるとともに、生成されたミラー電流の電流差を電圧差に変換してセンスノードＳＮ，／ＳＮに出力する。たとえば動作電流Ｉａ＞Ｉｂの場合にはセンスノードＳＮ，／ＳＮの電圧レベルはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに変換される。一方、動作電流Ｉｂ＞Ｉａの場合には、センスノードＳＮ，／ＳＮの電圧レベルは、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに変換される。
【００６０】
次に、プリアンプＰＡ０の回路構成について説明する。
図７は、本発明の実施の形態１に従うプリアンプＰＡ０の回路構成図である。
【００６１】
図７を参照して、本発明の実施の形態１に従うプリアンプＰＡ０は、センスノードＳＮ，／ＳＮに生成された電圧差をさらに増幅して、内部ノードＰＡＯおよび／ＰＡＯに増幅された電圧信号を生成する増幅信号生成回路ＡＭＰと、内部ノードＰＡＯおよび／ＰＡＯに生成された電圧信号に応答して、グローバル入出力線ＧＩＯ，／ＧＩＯの電圧レベルを調整する電圧調整ユニットＳＣＴとを含む。
【００６２】
増幅信号生成回路ＡＭＰは、ノードＮＮ０と電源電圧Ｖｃｃとの間に配置され、行デコーダ２０からの制御信号／ＰＡＥに応答してノードＮＮ０に電源電圧Ｖｃｃを供給するトランジスタＴＰＳと、ノードＮＮ０とノードＮＮ１との間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ１と、ノードＮＮ０と内部ノード／ＰＡＯとの間に配置され、そのゲートがノードＮＮ１と電気的に結合されるトランジスタＴＰ２と、ノードＮＮ０と内部ノードＰＡＯとの間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ３と、ノードＮＮ０とノードＮＮ２との間に配置され、そのゲートがノードＮＮ２と電気的に結合されるトランジスタＴＰ４と、ノードＮＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ１と、内部ノードＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノードＳＮと電気的に結合されるトランジスタＴＮ２と、内部ノード／ＰＡＯと接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ３と、ノードＮＮ２と接地電圧ＧＮＤとの間に配置され、そのゲートがセンスノード／ＳＮと電気的に結合されるトランジスタＴＮ４とを含む。トランジスタＴＰ１とＴＰ２は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。また、トランジスタＴＰ３およびＴＰ４は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。
【００６３】
ここで、トランジスタＴＰ１〜ＴＰ４，ＴＰＳは、一例としてＰチャンネルＭＯＳトランジスタとする。トランジスタＴＮ１〜ＴＮ４は、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＰ１〜ＴＰ４の各トランジスタサイズは等しいものとする。また、トランジスタＴＮ１〜ＴＮ４の各トランジスタサイズは等しいものとする。
【００６４】
一例として、センスノードＳＮ，／ＳＮが「Ｈ」レベルおよび「Ｌ」レベルの場合、トランジスタＴＮ２がオンして内部ノードＰＡＯは接地電圧ＧＮＤと電気的に接続されて「Ｌ」レベルに設定される。一方、内部ノード／ＰＡＯについては、トランジスタＴＰ１と同一の動作電流がトランジスタＴＰ２より供給されようとするがセンスノード／ＳＮは、「Ｌ」レベルであるので、トランジスタＴＮ３からはほとんど電流が流れない。したがって、内部ノード／ＰＡＯの電圧レベルは、「Ｈ」レベルに設定される。
【００６５】
上記のセンスアンプＳＡにおいても、センスノードＳＮ，／ＳＮにおいて、選択メモリセルの記憶データに応じた電圧差が生成されるがより安定的なデータ読出を実行するために増幅信号生成回路ＡＭＰによりさらに電圧差を増幅する動作が実行される。
【００６６】
電圧調整ユニットＳＣＴは、内部ノードＰＡＯ，／ＰＡＯに生成された電圧レベルを安定的に出力するバッファ６０および６１と、グローバル入出力線ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６０の出力信号の入力を受けるトランジスタＴＮ０と、グローバル入出力線／ＧＩＯと接地電圧ＧＮＤとの間に配置され、そのゲートがバッファ６１の出力信号の入力を受けるトランジスタＴＮ５とを含む。なお、トランジスタＴＮ０およびＴＮ５は、一例としてＮチャンネルＭＯＳトランジスタとする。
【００６７】
グローバル入出力線ＧＩＯ，／ＧＩＯは、データ読出前において、所定のプリチャ−ジ動作により、所定の電圧レベルにプリチャージされている。
【００６８】
この内部ノードＰＡＯ，／ＰＡＯに生成される電圧信号に応じてグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方が接地電圧ＧＮＤと電気的に結合される。これに伴い、グローバル入出力線ＧＩＯ，／ＧＩＯの論理レベルの一方は、「Ｈ」レベル、他方は「Ｌ」レベルに設定される。
【００６９】
したがって、メモリセルの記憶データに対応して、グローバル入出力線ＧＩＯ，／ＧＩＯを固定的な電源電圧Ｖｃｃおよび接地電圧ＧＮＤの論理レベルに設定することができるため安定的なデータ読出を実行することができる。
【００７０】
図８は、本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
図８を参照して、ラッチ回路ＬＴは、グローバル入出力線ＧＩＯ，／ＧＩＯをイコライズするイコライズユニットＥＱＣと、ＮＡＮＤ回路ＮＤ０とＮＤ１とを含む。
【００７１】
イコライズユニットＥＱＣは、トランジスタ７０〜７２を含む。トランジスタ７０および７１は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に直列に接続され、そのゲートは行デコーダ２０からの制御信号ＩＯＥＱの入力を受ける。また、トランジスタ７０および７１の接続ノードは電源電圧Ｖｃｃと電気的に結合される。トランジスタ７２は、グローバル入出力線ＧＩＯと／ＧＩＯとの間に配置され、そのゲートは制御信号ＩＯＥＱの入力を受ける。すなわち、データ読出前に「Ｌ」レベルである制御信号ＩＯＥＱが入力された場合には電源電圧Ｖｃｃ（「Ｈ」レベル）がグローバル入出力線ＧＩＯおよび／ＧＩＯと電気的に結合されて、プリチャージされる。なお、トランジスタ７０〜７２は、一例としてＰチャンネルＭＯＳトランジスタとする。
【００７２】
ＮＡＮＤ回路ＮＤ１は、グローバル入出力線ＧＩＯおよび出力ノードＮｆからの入力を受けてそのＮＡＮＤ論理演算結果をＮＤ０の入力ノードに出力する。ＮＡＮＤ回路ＮＤ０は、グローバル入出力線／ＧＩＯおよびＮＡＮＤ回路ＮＤ１の出力信号の入力を受けてそのＮＡＮＤ論理演算結果を出力ノードＮｆに出力する。このラッチ回路ＬＴは、出力ノードＮｆに生成された電圧レベルを読出データＲＤＴとして出力バッファＯＢＦに出力する。
【００７３】
たとえば、出力ノードＮｆは初期状態において「Ｌ」レベルに設定されているものとする。ここで、グローバル入出力線対ＧＩＯＰがプリチャージされてからグローバル入出力線ＧＩＯが「Ｌ」レベルに設定された場合には、ＮＡＮＤ回路ＮＤ０およびＮＤ１の論理動作により出力ノードＮｆの電圧レベルは「Ｌ」レベルにラッチされる。一方、グローバル入出力線／ＧＩＯが「Ｌ」レベルに設定された場合、当該論理動作により出力ノードＮｆの電圧レベルは「Ｈ」レベルにラッチされる。このラッチされた電圧信号に対応する読出データＲＤＴが出力バッファＯＢＦに出力される。なお、本例に示したラッチ回路ＬＴおよび出力バッファＯＢＦは、出力データを生成するデータ生成回路を構成する。
【００７４】
次に、図９のタイミングチャートを用いて本発明の実施の形態１に従うデータ読出動作について説明する。ここでは、メモリアレイＭＡ０のデータ読出動作について説明する。
【００７５】
時刻ｔ１において、データ読出動作を実行するための有効なアドレスＡＤＤが入力される。これに伴い、メモリアレイＭＡ０が選択され、時刻ｔ２において、選択されたメモリアレイＭＡ０に対応するセンスアンプＳＡ０を活性化させる制御信号ＳＡＥおよび／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに伴い、センスアンプＳＡ０が活性化され、センスアンプＳＡ０のセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡ０における増幅動作の準備動作が実行される。また、制御信号ＳＡＥに応答して、ローカル入出力線対ＬＩＯＰは、電源電圧Ｖｃｃにより充電され始める。
【００７６】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬｊ、ワード線ＲＷＬｉおよびＲＷＬｒが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬｊの活性化に応答して、選択列のビット線対ＢＬＰｊとローカル入出力線対ＬＩＯＰとが電気的に結合される。具体的には、ゲートトランジスタＣＳＧａおよびＣＳＧｂのターンオンに応答して、ビット線ＢＬｊとローカル入出力線ＬＩＯとが電気的に結合され、ビット線／ＢＬｊとローカル入出力線／ＬＩＯとが電気的に結合される。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯは、ビット線ＢＬｊおよび選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、ワード線ＲＷＬｒの活性化に応答して、ローカル入出力線／ＬＩＯは、ビット線／ＢＬｊおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、制御信号／ＳＡＥ（「Ｌ」レベル）に応答してセンスアンプＳＡ０と選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間に電流経路が形成され、センスアンプＳＡ０において所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ、列デコーダ２５および列選択線ＣＳＬは、アドレス選択部を構成する。
【００７７】
具体的には、センスアンプＳＡ０は、ローカル入出力線ＬＩＯ，／ＬＩＯのそれぞれに同一電流を供給しようとする。しかし、選択アドレスに対応するメモリセルＭＣおよびダミーメモリセルＤＭＣ間には電気抵抗差ΔＲが存在するので、時刻ｔ３において、両者の通過電流には電流差が生じようとする。すなわちこの電気抵抗差ΔＲがトランジスタＱＰ１およびＱＰ５の通過電流差に変換される。このトランジスタＱＰ１およびＱＰ５の通過電流差が上述した増幅動作により電圧差としてセンスノードＳＮ，／ＳＮ間に生じることとなる。
【００７８】
時刻ｔ３から十分センスノードＳＮ，／ＳＮにおいて電圧差が増幅された時刻ｔ４において、制御信号ＰＡＥの反転信号であり、プリアンプＰＡを活性化させる制御信号／ＰＡＥ（「Ｌ」レベル）が入力される。これに伴い、プリアンプＰＡにおいてセンスノードＳＮ，／ＳＮから入力された電圧差がさらに増幅され、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの電圧レベルに増幅される。これに従い、内部ノードＰＡＯ，／ＰＡＯの増幅動作により生成された電圧レベルがグローバル入出力線ＧＩＯ，／ＧＩＯのいずれか一方をプリチャージされていた所定の電圧レベルから接地電圧ＧＮＤ（「Ｌ」レベル）へプルダウンする。ラッチ回路ＬＴは、グローバル入出力線対ＧＩＯＰに伝達された所定の論理レベルに応じて選択メモリセルから読出された記憶データをラッチし、出力バッファＯＢＦに読出データＲＤＴとして出力する。出力バッファＯＢＦはラッチ回路ＬＴから伝達された読出データＲＤＴに基づいて時刻ｔ５において出力データＤＯＵＴとして外部に出力する。これにより入力されたアドレスＡＤＤに対応する選択メモリセルのデータ読出動作を実行することができる。
【００７９】
一方、充電が完了したビット線ＢＬｊ，／ＢＬｊ間、ならびにローカル入出力線ＬＩＯ，／ＬＩＯ間には電圧差が生じず、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧は、“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”に落ち着く。ここで、Ｖｔｈは、トランジスタＱＶ１およびＱＶ２の閾値電圧に相当し、Ｖｍｃは、メモリセルＭＣおよびダミーメモリセルＤＭＣで生じる電圧降下に相当する。Ｖｒｅｆ発生回路４０で生成される基準電圧Ｖｒｅｆは、トンネル磁気抵抗素子中のトンネルバリアである絶縁膜の信頼性等を考慮して、上記の電圧“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”がたとえば４００ｍＶ程度となるように設定される。
【００８０】
したがって、トランジスタＱＶ１およびＱＶ２を設けて、ローカル入出力線ＬＩＯ，／ＬＩＯおよびビット線ＢＬｊ，／ＢＬｊの各々の電圧を“Ｖｒｅｆ−Ｖｔｈ−Ｖｍｃ”の基準電圧以下に設定することにより、過電圧印加によるメモリセル破壊を回避して動作信頼性を向上することができる。
【００８１】
本発明の実施の形態１に従うセンスアンプＳＡ０は、動作させる動作電流はメモリセルの記憶データに応じたメモリセル電流に相当するためセンスアンプＳＡの増幅動作に伴う動作電流は極めて小さいものとなる。これにより消費電力を低減したセンスアンプＳＡを実現することが可能となる。
【００８２】
また、センスアンプＳＡを駆動する動作電流が小さいため電源電圧Ｖｃｃが低電圧である場合においても、容易に動作電流を確保することが可能であり、かかる場合においてもデータ読出マージンを十分に確保することができる。
【００８３】
なお、本例においては、メモリセルＭＣの比較対象として用いられるダミーメモリセルのトンネル磁気抵抗素子の抵抗値は正規のメモリセルが有する抵抗値ＲｍａｘおよびＲｍｉｎの中間抵抗値に固定的に設定する場合について説明したが、これに限られず、トンネル磁気抵抗素子の抵抗値をＲｍｉｎに設定し、アクセストランジスタのトランジスタサイズを調整することにより、ダミーメモリセルの電気抵抗値を中間抵抗値に設定することも可能である。もしくは、アクセストランジスタで調整するのではなく、ダミーメモリセルＤＭＣを通過する電流経路の所定領域に合成抵抗が中間抵抗値となるような抵抗を図示しないが設けることも可能である。
【００８４】
また、本例のセンスアンプＳＡにおいては、トランジスタＱＰ１，ＱＰ５，ＱＶ１，ＱＶ２のトランジスタサイズを他の周辺回路のトランジスタサイズよりも大きく設計することも可能である。これに伴い、ローカル入出力線ＬＩＯ，／ＬＩＯを所定の電圧レベルに充電する速度を向上させることができデータ読出を高速化させることができる。
【００８５】
（実施の形態１の変形例）
本発明の実施の形態１の変形例においては、メモリセルＭＣがアクセストランジスタＡＴＲを介して接続される固定先が接地電圧ＧＮＤではなく電源電圧Ｖｃｃである場合のデータ読出系回路の構成について説明する。
【００８６】
図１０は、本発明の実施の形態１の変形例に従うデータ読出系回路の概念図である。
【００８７】
図１０を参照して、本発明の実施の形態１の変形例に従うデータ読出系回路は、図２に示されるデータ読出系回路の構成と比較して、センスアンプＳＡをセンスアンプＳＡＱに置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。本例においては、メモリアレイＭＡ０に対応して設けられたセンスアンプＳＡＱ０と、メモリアレイＭＡ１に対応して設けられたセンスアンプＳＡＱ１とが示される。
【００８８】
図１１は、本発明の実施の形態１の変形例に従うセンスアンプＳＡＱの回路構成図である。
【００８９】
図１１を参照して、本発明の実施の形態１の変形例に従うセンスアンプＳＡＰの回路構成について説明する。
【００９０】
センスアンプＳＡＱは、ノードＮ０に接地電圧ＧＮＤを供給するための電圧供給ユニット９２と、ノードＮ０とノードＮ１との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ１と、接地電圧ＧＮＤの供給を受けるノードＮ３とノードＮ４との間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ２と、ノードＮ３とセンスノード／ＳＮとの間に配置され、そのゲートがノードＮ１と電気的に結合されるトランジスタＴＱＮ３と、ノードＮ０とノードＮ２との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ５と、ノードＮ３とノードＮ６との間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ６と、ノードＮ３とセンスノードＳＮとの間に配置され、そのゲートがノードＮ２と電気的に結合されるトランジスタＴＱＮ７と、ノードＮ４とノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＴＱＰ１と、センスノードＳＮとノードＮ５との間に配置され、そのゲートがノードＮ４と電気的に結合されるトランジスタＴＱＰ２と、センスノード／ＳＮとノードＮ５との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＴＱＰ３と、ノードＮ５とノードＮ６との間に配置され、そのゲートがノードＮ６と電気的に結合されるトランジスタＴＱＰ４と、ノードＮ５に電源電圧Ｖｃｃを供給するための電圧供給ユニット９３とを含む。
【００９１】
また、センスアンプＳＡＱは、ノードＮ１とローカル入出力線ＬＩＯとの間に配置され、そのゲートがＶｒｅｆ発生回路４０が生成する基準電圧Ｖｒｅｆの入力を受けるトランジスタＴＱＶ１と、ノードＮ２とローカル入出力線／ＬＩＯとの間に配置されそのゲートが基準電圧Ｖｒｅｆの入力を受けるトランジスタＴＱＶ２とを含む。これに伴い、トランジスタＱＶ１およびＱＶ２は、ローカル入出力線ＬＩＯ，／ＬＩＯを基準電圧以下に維持する。
【００９２】
電圧供給ユニット９２は、接地電圧ＧＮＤとノードＮ０との間に配置されたトランジスタＴＱＮＳを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｈ」レベルに活性化される制御信号ＳＡＥの入力を受ける。また、電圧供給ユニット９３は、電源電圧ＶｃｃとノードＮ５との間に配置されたトランジスタＴＱＰＳとを含み、そのゲートは、行デコーダ２０からデータ読出時に「Ｌ」レベルに活性化される制御信号／ＳＡＥの入力を受ける。この制御信号ＳＡＥおよび／ＳＡＥの入力に伴い、センスアンプＳＡＱが活性化される。
【００９３】
ここで、トランジスタＴＱＰ１〜ＴＱＰ４，ＴＱＰＳ，ＴＱＶ１およびＴＱＶ２は、一例としてＰチャンネルＭＯＳトランジスタとする。また、トランジスタＴＱＮ１〜ＴＱＮ７およびＴＱＮＳは、一例としてＮチャンネルＭＯＳトランジスタとする。なお、本例においては、トランジスタＴＱＰ１〜ＴＱＰ４の各トランジスタは、各々同じトランジスタサイズとする。また、トランジスタＴＱＮ１〜ＴＱＮ７の各トランジスタは、各々同じトランジスタサイズとする。
【００９４】
また、トランジスタＴＱＮ１〜ＴＱＮ３は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給しようとする。また、トランジスタＴＱＮ５〜ＴＱＮ７は、カレントミラー回路を構成し、それぞれ同一の動作電流を供給しようとする。また、トランジスタＴＱＰ１およびＴＱＰ２は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。また、トランジスタＴＱＰ３およびＴＱＰ４は、カレントミラー回路を構成し、同一の動作電流を供給しようとする。
【００９５】
本回路構成は、上記の実施の形態１で説明した図６に示されるセンスアンプＳＡ０のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタをそれぞれ置換した構成であり、かつ電源電圧Ｖｃｃと接地電圧ＧＮＤをそれぞれ置換した構成である。
【００９６】
本構成は、増幅動作に伴う動作電流の流れる方向が反転する点が異なり、他の点は図６で説明したのと同様の動作を実行する。具体的には、ローカル入出力線ＬＩＯ，／ＬＩＯに生じる通過電流差が電圧差に変換されてセンスノードＳＮ，／ＳＮに生じる。当該構成においても実施の形態１と同様の効果を得ることができる。
【００９７】
（実施の形態２）
上記の実施の形態１においては、センスアンプＳＡに入力する制御信号ＳＡＥ，／ＳＡＥの入力するタイミングをほぼ同じタイミングでセンスアンプＳＡ０に入力し、センスアンプＳＡ０を活性化させる構成を説明したた。
【００９８】
本発明の実施の形態２は、制御信号ＳＡＥ，／ＳＡＥをセンスアンプＳＡ０に入力するタイミングを異なるタイミングで入力する構成について説明する。
【００９９】
図１２のタイミングチャートを用いて本発明の実施の形態２に従うセンスアンプＳＡ０の動作について説明する。
【０１００】
図示しないが、実施の形態１の図９と同様に時刻ｔ１に有効なアドレスＡＤＤの入力後、時刻ｔ２において制御信号／ＳＡＥが「Ｌ」レベルに設定される。これに伴い、センスアンプＳＡ０のトランジスタＱＰＳがオンし、ローカル入出力線ＬＩＯ，／ＬＩＯは所定の電圧レベルに充電され始める。また、時刻ｔ３において列選択線ＣＳＬｊ、ワード線ＲＷＬｉおよびＲＷＬｒが「Ｈ」レベルに設定される。これにより、上述したようにビット線対ＢＬＰおよびローカル入出力線対ＬＩＯＰに電流経路が形成される。すなわち、選択メモリセルおよびダミーメモリセルの有する電気抵抗に応じた通過電流が当該電流経路に流れ始める。ローカル入出力線ＬＩＯ，／ＬＩＯに対して記憶データに応じた電流差が生じ始めるのとほぼ同様のタイミングである時刻ｔ３ａにおいて、制御信号ＳＡＥを「Ｈ」レベルに活性化する。
【０１０１】
これに伴い、センスアンプＳＡ０内において、当該電流差を電圧差に変換する増幅動作が開始される。すなわち、時刻ｔ３ａにおいて、センスアンプＳＡ０内の動作電流が供給され、ローカル入出力線ＬＩＯ，／ＬＩＯの通過電流差をセンスノードＳＮ，／ＳＮに電圧差として生じさせる。
【０１０２】
図示しないが時刻ｔ４以降のプリアンプＰＡ０、ラッチ回路ＬＴ、出力バッファＯＢＦ等の動作については実施の形態１について説明したのと同様であるのでその説明は繰返さない。
【０１０３】
本実施の形態２のデータ読出系回路の構成においては、センスアンプＳＡ０に入力する制御信号／ＳＡＥと制御信号ＳＡＥとのタイミングを異なるタイミングで入力する。具体的には、制御信号／ＳＡＥを先に活性化（「Ｌ」レベル）させてローカル入出力線対ＬＩＯＰの充電をまず実行し、その後に制御信号ＳＡＥを「Ｈ」レベルに活性化する。これに伴い、ローカル入出力線対ＬＩＯＰが十分に充電されてから制御信号ＳＡＥを活性化させ、動作電流を供給する。
【０１０４】
これに伴い、ローカル入出力線ＬＩＯ，／ＬＩＯに記憶データに応じた通過電流差が生じるまでの間に生じる動作電流を実施の形態１に従うセンスアンプの構成よりも低減することができる。すなわち、上記の実施の形態１のセンスアンプよりも消費電力の少ないセンスアンプを実現することが可能である。
【０１０５】
（実施の形態２の変形例）
上記の実施の形態２においては制御信号／ＳＡＥを制御信号ＳＡＥよりも先に活性化することによりセンスアンプの消費電力を低減する構成について説明した。
【０１０６】
本発明の実施の形態２の変形例においては、当該制御信号ＳＡＥを制御信号／ＳＡＥよりも早く活性化させる構成について説明する。
【０１０７】
図１３のタイミングチャートを用いて本発明の実施の形態２の変形例に従うセンスアンプＳＡ０の動作について説明する。
【０１０８】
図示しないが、実施の形態１の図９で説明したのと同様に時刻ｔ１において有効なアドレスＡＤＤの入力後、時刻ｔ２において制御信号ＳＡＥが「Ｈ」レベルに設定される。これに伴い、センスアンプＳＡ内において、センスノードＳＮ，／ＳＮが電源電圧Ｖｃｃと接地電圧ＧＮＤとの間の中間電位に遷移し始めるとともに、増幅動作の準備が整う。
【０１０９】
また、時刻ｔ３において列選択線ＣＳＬｊ、ワード線ＲＷＬｉおよびＲＷＬｒが「Ｈ」レベルに活性化される。また、同様のタイミングに制御信号／ＳＡＥが「Ｌ」レベルに活性化される。これにより、上述したようにビット線対ＢＬＰおよびローカル入出力線対ＬＩＯＰに電流経路が形成される。すなわち、選択メモリセルおよびダミーメモリセルの有する電気抵抗に応じた通過電流が当該電流経路に流れ始める。すなわち、ローカル入出力線ＬＩＯ，／ＬＩＯの通過電流差をセンスノードＳＮ，／ＳＮに電圧差として生じさせる。
【０１１０】
図示しないが時刻ｔ４以降のプリアンプＰＡ０、ラッチ回路ＬＴ、出力バッファＯＢＦ等の動作については実施の形態１について説明したのと同様であるのでその説明は繰返さない。
【０１１１】
本発明の実施の形態２の変形例に従うデータ読出系回路の構成は、センスアンプに入力される制御信号ＳＡＥを制御信号／ＳＡＥよりも先に入力することにより、センスアンプＳＡ内のセンスノードＳＮ，／ＳＮを電源電圧Ｖｃｃと接地電圧ＧＮＤの間の中間レベルに遷移させることにより、増幅のための準備動作を先に実行する。これに伴い、増幅の準備動作を早期に実行することにより、誤作動を防止し、安定した増幅動作すなわちデータ読出動作を実行することが可能となる。
【０１１２】
（実施の形態３）
上記の実施の形態１においては、選択されたメモリアレイＭＡ０に対応するセンスアンプＳＡ０を用いて１ビットのデータ読出を実行するデータ読出系回路の構成について説明してきた。
【０１１３】
本発明の実施の形態３においては、複数ビットの並列的なデータ読出を実行可能なデータ読出系回路の構成について説明する。
【０１１４】
図１４は、本発明の実施の形態３に従うデータ読出系回路の概念図である。
図１４を参照して、本発明の実施の形態３に従うデータ読出系回路は、メモリアレイＭＡ０と置換されたメモリアレイＭＡ＃０を含む。
【０１１５】
ここでは、本発明の実施の形態３に従う入出力制御回路に含まれるメモリアレイＭＡ＃０に対応して設けられたデータ読出動作のための回路群が示される。一例として、メモリアレイＭＡ＃０についてのみ説明する。他のメモリアレイについても同様であるのでその説明は繰り返さない。
【０１１６】
メモリアレイＭＡ＃０は、行列状に配置された複数のメモリセルＭＣおよびダミーメモリセルＤＭＣを有する。メモリアレイＭＡ＃０においては、ダミーメモリセルは、メモリセル行を共有するように１個ずつ配置される。
【０１１７】
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
【０１１８】
また、メモリアレイＭＡ＃０は、メモリセル列にそれぞれ対応して設けられる複数のビット線ＢＬと、メモリセル行にそれぞれ対応して設けられる複数のワード線ＲＷＬとを含む。図１４においては、メモリセル列に対応して設けられたビット線ＢＬ０およびビット線ＢＬ１と、ダミーメモリセル列に対応して設けられたビット線ＢＬｄが代表的に示される。また、メモリセルＭＣ０およびＭＣ１ならびにダミーメモリセルＤＭＣを有するメモリセル行に対応して設けられたワード線ＲＷＬｉが代表的に示される。
【０１１９】
また、本実施の形態３に従う入出力制御回路においては、隣接する２個のメモリセル列に対応する２本のビット線にそれぞれ対応して複数の列選択線ＣＳＬが設けられる。本例においては、たとえばビット線ＢＬ０，ＢＬ１に対応して列選択線ＣＳＬ０が設けられる。また、ダミーメモリセル列に対応して列選択線ＣＳＬｄが設けられる。
【０１２０】
また、本実施の形態３に従う入出力制御回路は、ローカル入出力線ＬＩＯ１、ＬＩＯ２およびＬＩＯｄと、ビット線とローカル入出力線ＬＩＯとの接続を制御するゲート回路ＩＯＧ＃０とを含む。
【０１２１】
ゲート回路ＩＯＧ＃０は、ローカル入出力線ＬＩＯ０と偶数番目のビット線ＢＬとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧ＃ａと、ローカル入出力線ＬＩＯ１と奇数番目のビット線ＢＬとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧ＃ｂと、ローカル入出力線ＬＩＯｄとビット線ＢＬｄとを列選択指示に応答して電気的に接続するゲートトランジスタＣＳＧｒとを含む。図１４においては、列選択線ＣＳＬ０とゲートトランジスタＣＳＧ＃ａおよびＣＳＧ＃ｂのゲートが接続され、列選択線ＣＳＬｄとゲートトランジスタＣＳＧｒのゲートとが接続されるものとする。
【０１２２】
また、本発明の実施の形態３に従う入出力制御回路には、ローカル入出力線ＬＩＯ１およびＬＩＯ２にそれぞれ対応して設けられ、対応するローカル入出力線ＬＩＯの通過電流に基づく読出データを検知するセンスアンプＳＡ＃０およびＳＡ＃１が設けられる。また、ローカル入出力線ＬＩＯｄに対応して設けられ、ダミーメモリセルを通過する通過電流に基づいて基準電圧ＶＤｒｅｆを生成するＶＤｒｅｆ発生回路４５が設けられる。
【０１２３】
また、本発明の実施の形態３に従う入出力制御回路は、センスアンプＳＡ♯０で検知された記憶データをさらに増幅するプリアンプＰＡ０ａと、センスアンプＳＡ♯１で検知された記憶データをさらに増幅するプリアンプＰＡ０ｂとを含む。
【０１２４】
本発明の実施の形態３に従う入出力制御回路は、さらに図示しない他の各メモリアレイに対応して共通に設けられ、プリアンプＰＡ０ａに対応して設けられるグローバル入出力線対ＧＩＯＰ０と、プリアンプＰＡ０ｂに対応して設けられるＧＩＯＰ１と、グローバル入出力線対ＧＩＯＰ０およびＧＩＯＰ１とそれぞれ接続され記憶データをラッチするラッチ回路ＬＴ０およびＬＴ１と、ラッチ回路ＬＴ０およびＬＴ１でそれぞれラッチされた読出データＲＤＴを外部に出力データＤＯＵＴとして出力する出力バッファＯＢＦ＃とを含む。
【０１２５】
グローバル入出力線対ＧＩＯＰ０は、グローバル入出力線ＧＩＯ０，／ＧＩＯ０とを含む。グローバル入出力線対ＧＩＯＰ１は、グローバル入出力線ＧＩＯ１と、／ＧＩＯ１とを含む。
【０１２６】
次に本発明の実施の形態３に従うセンスアンプＳＡ♯０の構成について説明する。
【０１２７】
図１５は、本発明の実施の形態３に従うセンスアンプＳＡ♯０およびその周辺回路の回路構成図である。
【０１２８】
図６で説明したセンスアンプＳＡ０と比較して、トランジスタＱＰ５と、トランジスタＱＶ２とを取除いた点が異なる。また、トランジスタＱＰ６はＶＤｒｅｆ発生回路４５からの基準電圧ＶＤｒｅｆの入力を受ける点が異なる。また、電圧供給ユニット９０は、各センスアンプＳＡ＃０およびＳＡ＃１ならびにＶＤｒｅｆ発生回路４５で共有されている点が異なる。その他の点は実施の形態１で説明した図６のセンスアンプＳＡ０と同様の構成であるのでその説明は繰返さない。
【０１２９】
図１６は、ＶＤｒｅｆ発生回路４５およびその周辺回路の回路構成図である。図１６を参照して、ＶＤｒｅｆ発生回路４５は、トランジスタ８０および８１を含む。トランジスタ８０は、電圧供給ユニット９０とノードＮｒとの間に配置され、そのゲートはノードＮｒと電気的に結合される。トランジスタ８１は、ノードＮｒとローカル入出力線ＬＩＯｄとの間に配置され、そのゲートはＶｒｅｆ発生回路４０からの基準電圧Ｖｒｅｆの入力を受ける。電圧供給ユニット９０は、行デコーダ２０からの制御信号／ＳＡＥに応答して電源電圧Ｖｃｃを供給する。なお、一例としてトランジスタ８０は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ８１は、ＮチャンネルＭＯＳトランジスタとする。
【０１３０】
このＶＤｒｅｆ発生回路４５は、電圧供給ユニット９０からの動作電圧Ｖｃｃの供給を受けてローカル入出力線ＬＩＯｄと接続されたダミーメモリセルＤＭＣとの間で電流経路を形成する。すなわち、ダミーメモリセルの抵抗値に応じた所定の通過電流がトランジスタ８０から供給される。また、当該所定の通過電流に応じた基準電圧ＶＤｒｅｆがノードＮｒに生成される。
【０１３１】
ＶＤｒｅｆ発生回路４５は、生成した基準電圧ＶＤｒｅｆを各センスアンプＳＡ＃０およびＳＡ＃１に供給する。
【０１３２】
これに伴い、センスアンプＳＡ＃０のＱＰ６およびＱＰ７において、トランジスタ８０を通過する所定の通過電流と同一の動作電流がトランジスタＱＰ６およびＱＰ７から供給される。すなわち、このＶＤｒｅｆ発生回路４５は、実施の形態１の図６で示したトランジスタＱＰ５およびＱＶ２で構成される回路と等価な回路に相当する。
【０１３３】
したがって、実施の形態１で説明したのと同様の増幅動作を各センスアンプＳＡ＃０およびＳＡ＃１で実行することが可能である。具体的には、ローカル入出力線ＬＩＯ０とＬＩＯｄとの間に生じる通過電流差が増幅されてセンスノードＳＮ，／ＳＮに電圧差として変換される。
【０１３４】
センスアンプＳＡ♯１についてもセンスアンプＳＡ♯０と同様の構成であり、ＶＤｒｅｆ発生回路４５からの基準電圧ＶＤｒｅｆの入力を受けて、ローカル入出力線ＬＩＯ１とローカル入出力線ＬＩＯｄとの通過電流差に応じた増幅動作が実行される。
【０１３５】
プリアンプＰＡ０ａ，ＰＡ０ｂは、実施の形態１で説明した図７に示されるプリアンプＰＡ０と同様の構成であるのでその説明は繰返さない。また、ラッチ回路ＬＴ０，ＬＴ１は、実施の形態１で説明した図８に示されるラッチ回路ＬＴと同様の構成であるのでその説明は繰返さない。
【０１３６】
次に、図１７のタイミングチャートを用いて本発明の実施の形態３に従うメモリアレイＭＡ＃０のデータ読出動作について説明する。まず、メモリアレイＭＡ＃０のビット線ＢＬ０に対応する選択メモリセルの１ビットのデータ読出について説明する。
【０１３７】
時刻ｔ１において、データ読出動作を実行するための有効なアドレスＡＤＤが入力される。これに伴い、メモリアレイＭＡ＃０が選択され、時刻ｔ２において、選択されたメモリアレイＭＡ０に対応するセンスアンプＳＡ０を活性化させる制御信号ＳＡＥおよび／ＳＡＥが「Ｈ」レベルおよび「Ｌ」レベルにそれぞれ設定される。これに伴い、センスアンプＳＡ０が活性化され、センスアンプＳＡ＃０のセンスノードＳＮ，／ＳＮは電源電圧Ｖｃｃと接地電圧ＧＮＤとの間のある所定の中間電位に遷移し始める。これによりセンスアンプＳＡ＃０における増幅動作の準備動作が実行される。
【０１３８】
次に、時刻ｔ３において、入力されたアドレスＡＤＤに対応する選択された列選択線ＣＳＬ０およびＣＳＬｄ，ワード線ＲＷＬｉが活性化（「Ｈ」レベル）される。選択された列選択線ＣＳＬ０およびＣＳＬｄの活性化に応答して、選択列のビット線ＢＬ０とローカル入出力線ＬＩＯ０とが電気的に結合される。また、ビット線ＢＬｄとローカル入出力線ＬＩＯｄとが電気的に結合される。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯ０は、ビット線ＢＬ０および選択メモリセルＭＣを介して接地電圧ＧＮＤへプルダウンされる。また、選択ワード線ＲＷＬｉの活性化に応答して、ローカル入出力線ＬＩＯｄは、ビット線ＢＬｄおよびダミーメモリセルＤＭＣを介して接地電圧ＧＮＤへプルダウンされる。これに伴い、制御信号／ＳＡＥ（「Ｌ」レベル）に応答してセンスアンプＳＡ＃０およびＶＤｒｅｆ発生回路と選択メモリセルＭＣおよびダミーメモリセルＤＭＣとの間にそれぞれ電流経路が形成され、センスアンプＳＡ＃０において上述したのと同様の所定のセンス動作が実行される。なお、コラム選択ゲートＣＳＧ＃，ＣＳＧｒ、列選択線ＣＳＬ０，ＣＳＬｄおよび列デコーダ２５でアドレス選択部を構成する。
【０１３９】
時刻ｔ３以降の動作については、実施の形態１の図９で説明したのと同様であるのでその説明は繰り返さない。また、同様のタイミングでビット線ＢＬ１に対応して設けられる選択メモリセルＭＣ１についても、列選択線ＣＳＬ０の活性化に応答してセンスアンプＳＡ♯１において、上記と同様の増幅動作が実行され、記憶データが出力バッファＯＢＦ＃から出力データＤＯＵＴとして出力される。すなわち、本発明の実施の形態３の構成により１回のデータ読出動作において、２ビットの出力データＤＯＵＴを外部へ出力することが可能となる。
【０１４０】
ここでは、２ビットのデータ読出動作について説明したが１回のデータ読出動作において、２ビット以上の複数ビットのデータ読出を実行することも可能である。
【０１４１】
具体的には、複数のビット線ＢＬを複数のグループに分割して、その複数のグループにそれぞれ対応してアクセスするための列選択線を設ける。また、各グループに属するビット線の本数に応じてローカル入出力線ＬＩＯ、センスアンプ、プリアンプ、グローバル入出力線対、ラッチ回路等を設けることにより本実施の形態で説明したのと同様のデータ読出動作を実現することが可能である。
【０１４２】
本実施の形態３に従うデータ読出系回路の構成により、列選択線ＣＳＬの本数を削減するとともに並列なデータ読出によりデータ読出動作を高速化することが可能となる。
【０１４３】
また、選択メモリセルとの比較対象として用いられるダミーメモリセルに対応して設けられるビット線ＢＬｄを１本にすることによりメモリアレイのサイズを縮小することが可能となる。
【０１４４】
さらには、電圧供給ユニット９０を共有化することにより、回路の部品点数を削減することができる。また、基準電圧ＶＤｒｅｆを各センスアンプＳＡ＃に供給することにより、各センスアンプＳＡ＃の部品点数を削減することができる。
【０１４５】
（実施の形態４）
本発明の実施の形態４は、選択メモリセルとの比較対象として用いられるダミーメモリセルをメモリアレイ内に設けることなくデータ読出を実行する構成について説明する。
【０１４６】
図１８は、本発明の実施の形態４に従う、センスアンプＳＡＰの回路構成図である。
【０１４７】
図１８を参照して本発明の実施の形態４に従うセンスアンプＳＡＰは、実施の形態１で説明した図６で示されるセンスアンプＳＡと比較して、トランジスタＱＶ２を、定電流源ＣＩと電気的に結合する点が異なる。定電流源ＣＩは、基準電流Ｉｒｅｆを定常的に供給する。本構成とすることにより、ダミーメモリセルＤＭＣを用いることなく基準電流ＩｒｅｆをトランジスタＱＰ５に供給することが可能となり、ダミーメモリセルＤＭＣを用いることなく簡易にデータ読出動作を実行することが可能となる。
【０１４８】
なお、本発明の実施の形態４においては、定電流源ＣＩ側は寄生容量が小さいためメモリセルＭＣと接続されるローカル入出力線ＬＩＯ等に対してのみ寄生容量が付加されることとなる。
【０１４９】
そこで、本発明の実施の形態４の構成においては、実施の形態２で説明したように制御信号／ＳＡＥを制御信号ＳＡＥよりも先に活性化させる。
【０１５０】
これに伴い、実施の形態２で説明したのと同様に、ローカル入出力線ＬＩＯおよび定電流源ＣＩ側の間の通過電流差が生じるのと同様のタイミングでセンスアンプＳＡＰ内の動作電流が供給され、増幅動作が実行される。
【０１５１】
仮に、同じタイミングで制御信号ＳＡＥおよび／ＳＡＥを活性化させた場合には、ローカル入出力線ＬＩＯ側に大きな寄生容量が付加されるため過渡的に過大な電流経路が形成される。このため、センスノードＳＮ，／ＳＮに対して記憶データと逆の電圧差が過渡的に生じる場合があり、高速な増幅動作の妨げとなる。
【０１５２】
したがって、このように制御信号を活性化させるタイミングを異なるタイミングで活性化させることにより、過渡的に過大な電流経路が形成されることを抑制し、高速な増幅動作を実現することができる。
【０１５３】
（実施の形態５）
上記の実施の形態においては、Ｖｒｅｆ発生回路４０からの基準電圧Ｖｒｅｆをゲートにそれぞれ受けるトランジスタＱＶ１およびＱＶ２を設けて、メモリセルＭＣに所定の電圧レベル以上の電圧が印加されないようにローカル入出力線ＬＩＯの電圧レベルを制御する構成について説明してきた。
【０１５４】
本発明の実施の形態５の構成においては、メモリセルＭＣに印可する電圧レベルを制御しつつ、トランジスタＱＶ１およびＱＶ２を削除する構成について説明する。
【０１５５】
図１９は、本発明の実施の形態５に従うセンスアンプＳＡＰ♯の回路構成図である。
【０１５６】
図１９を参照して、本発明の実施の形態５に従うセンスアンプＳＡＰ♯は、図６のセンスアンプＳＡと比較して、トランジスタＱＶ１，ＱＶ２と、Ｖｒｅｆ発生回路４０を削除した点が異なる。その他の点は同様であるのでその説明は繰返さない。
【０１５７】
このセンスアンプＳＡＰ♯は、トランジスタＱＶ１およびＱＶ２を削除したためにノードＮ１と選択メモリセルＭＣとがローカル入出力線およびゲートトランジスタを介して直接電気的に結合されることとなる。これによりメモリセルに印加される電圧は、トランジスタＱＰ１のオン抵抗とメモリセルＭＣの電気抵抗（オン抵抗）との分圧で決まることとなる。一例として、トランジスタＱＰ１のオン抵抗が８ｋΩ、メモリセルの電気抵抗が２ｋΩとした場合メモリセルへ印加される印加電圧は、電源電圧Ｖｃｃ−８／１０Ｖｃｃとなる。このようにトランジスタＱＰ１のオン抵抗を利用することによりメモリセルに印加される印加電圧を調整することが可能となる。
【０１５８】
本例においてはトランジスタＱＰ１およびＱＰ５の設定パラメータを調整し、メモリセルへの印加電圧を制御する。具体的には、トランジスタＱＰ１およびＱＰ５のオン抵抗をメモリセルＭＣの有する電気抵抗よりも大きい値に設定する。一例としてメモリセルＭＣの有するアクセストランジスタのオン抵抗よりもトランジスタＱＰ１およびＱＰ５のオン抵抗を大きい値にすることができる。
【０１５９】
これに伴い選択メモリセルに与えられる印加電圧をある所定の電圧レベル以下に低く調整することが可能となり、メモリセルを破壊することなく上記の実施の形態１で説明したのと同様のデータ読出動作を実行することが可能である。
【０１６０】
また、トランジスタＱＰ１およびＱＰ５を用いてメモリセルＭＣの印加電圧を調整することができるためＶｒｅｆ発生回路を設ける必要がなく、回路の部品点数を削減することができる。
【０１６１】
（実施の形態６）
上記の実施の形態においては、不揮発性記憶素子であるトンネル磁気抵抗素子を用いた不揮発性記憶装置について説明してきた。本実施の形態においては、他の不揮発性記憶素子を用いた本願構成の適用について説明する。
【０１６２】
図２０は、メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
図２０（ａ）は、メモリセルＭＣ＃として不揮発性記憶素子であるフラッシュメモリを用いた概念図である。
【０１６３】
図２０（ａ）に示されるように、メモリセルＭＣ＃は、ビット線ＢＬと接地電圧ＧＮＤとの間に配置され、そのゲートはワード線ＷＬと電気的に結合される。
【０１６４】
データ書込は、ワード線ＷＬおよびビット線ＢＬを高電圧にして、ホットエレクトロンをフラッシュメモリが有するフローティングゲートに注入する。これにより、フラッシュメモリの閾値電圧Ｖｔｈが上昇する。この閾値電圧Ｖｔｈの高低に基づいて２値的な記憶データを格納する。一方、データ読出は、メモリセルＭＣ＃を通過する閾値電圧Ｖｔｈに応じた通過電流を検知して、その電流量に基づいてデータ読出を実行することができる。
【０１６５】
図２０（ｂ）および（ｃ）は、データ書込が実行された場合のメモリセルＭＣ＃の概念図である。
【０１６６】
図２０（ｂ）に示されるように、電子注入により、閾値電圧Ｖｔｈが上昇し、それに基づいて通過電流が小さくなる。
【０１６７】
図２０（ｃ）に示されるように、電子が注入されない場合には、閾値電圧Ｖｔｈは、低く設定されているためそれに基づいて通過電流が大きくなる。
【０１６８】
したがって、このメモリセルＭＣ＃を通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡ０により増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０１６９】
（実施の形態６の変形例）
上記の実施の形態６においては、フラッシュメモリの本願発明の適用について説明した。本発明の実施の形態６の変形例においては、ＯＵＭ（Ｒ）の本願発明の適用について説明する。
【０１７０】
図２１は、メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
図２１（ａ）は、メモリセルＭＣａとして不揮発性記憶素子であるＯＵＭ（Ｒ）を用いた概念図である。
【０１７１】
図２１（ａ）に示されるように、メモリセルＭＣａは、ビット線ＢＬおよび接地電圧ＧＮＤの間に直列に接続された、相変化素子であるカルコゲナイド層２１０と、スイッチングトランジスタ２２０とを有する。また、カルコゲナイド層２１０と、スイッチングトランジスタ２２０との間には、通過電流によって発熱する加熱素子２３０が設けられる。また、スイッチングトランジスタ２２０のゲートは、ワード線ＷＬと接続される。
【０１７２】
データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、その電気抵抗が変化する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０１７３】
したがって、データ読出時には、スイッチングトランジスタ２２０をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層２１０に通過させることによって、電気抵抗差に基づいてＭＴＪセルと同様のデータ読出を実行することができる。
【０１７４】
図２１（ｂ）は、カルコゲナイド層２１０が結晶状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が小さいため通過電流は大きくなる。
【０１７５】
図２１（ｃ）は、カルコゲナイド層２１０がアモルファス状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が大きいため通過電流は小さくなる。
【０１７６】
したがって、このメモリセルＭＣａを通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプＳＡ０により増幅された電圧差に変換することにより、実施の形態１と同様のデータ読出動作を実行することができる。
【０１７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７８】
【発明の効果】
この発明は以上説明したように差動増幅部において、第１および第２のカレントミラー回路で第１および第２のデータ線の電圧を調整する。また、第１および第２のカレントミラー回路において、第１および第２の内部ノードに対して、第１および第２のデータ線を流れる通過電流に応じたミラー電流を供給し、増幅ユニットにおいてミラー電流差に応じた読出データを出力する。これに伴い、第１および第２のデータ線の一方と接続された選択メモリセルに対する印加電圧を調整することにより、安定的なデータ読出を実行するとともに、電流量の小さい通過電流に基づいてデータ読出動作を実行することができるため低電圧で動作させることが可能であり差動増幅部の消費電力を低減することができる。
【０１７９】
また、この発明はＸ本のデータ線を設け、複数のビット線をＸ本ずつの複数のグループに分割する。データ読出時に、グループに含まれるＸ本のビット線をＸ本のデータ線と電気的に結合するＸ個の接続制御回路を設け、各々が、データ読出時に各データ線と基準電流との通過電流差に応じたデータ読出を実行するＸ個の差動増幅部を設ける。これにより、１回のデータ読出動作において、Ｘ本のビット線からＸビットのデータ読出を実行することができ、効率的なデータ読出を実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリアレイＭＡおよびメモリアレイＭＡのデータ読出を実行する周辺回路の概念図である。
【図３】磁気トンネル接合部を有するＭＴＪメモリセルＭＣの構成を示す概略図である。
【図４】ＭＴＪメモリセルの構造およびデータ記憶原理を説明する概念図である。
【図５】ＭＴＪメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図６】本発明の実施の形態１に従うセンスアンプＳＡ０の回路構成図である。
【図７】本発明の実施の形態１に従うプリアンプＰＡ０の回路構成図である。
【図８】本発明の実施の形態１に従うラッチ回路ＬＴの回路構成図である。
【図９】本発明の実施の形態１に従うデータ読出動作を説明するタイミングチャート図である。
【図１０】本発明の実施の形態１の変形例に従うデータ読出系回路の概念図である。
【図１１】本発明の実施の形態１の変形例に従うセンスアンプＳＡＱの回路構成図である。
【図１２】本発明の実施の形態２に従うセンスアンプＳＡ０の動作について説明するタイミングチャート図である。
【図１３】本発明の実施の形態２の変形例に従うセンスアンプＳＡ０の動作について説明するタイミングチャート図である。
【図１４】本発明の実施の形態３に従うデータ読出系回路の概念図である。
【図１５】本発明の実施の形態３に従うセンスアンプＳＡ♯０およびその周辺回路の回路構成図である。
【図１６】ＶＤｒｅｆ発生回路４５およびその周辺回路の回路構成図である。
【図１７】本発明の実施の形態３に従うメモリアレイＭＡ＃０のデータ読出動作について説明するタイミングチャート図である。
【図１８】本発明の実施の形態４に従う、センスアンプＳＡＰの回路構成図である。
【図１９】本発明の実施の形態５に従うセンスアンプＳＡＰ♯の回路構成図である。
【図２０】メモリセルＭＣと置換可能なメモリセルＭＣ＃の概念図である。
【図２１】メモリセルＭＣと置換可能なメモリセルＭＣａの概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ コントロール回路、１０ メモリバンク、２０ 行デコーダ、２５ 列デコーダ、３０ 入出力制御回路、４０ Ｖｒｅｆ発生回路、ＳＡ センスアンプ、ＰＡ プリアンプ、ＬＴ ラッチ回路、ＯＢＦ 出力バッファ。
Claims (12)
- 各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
第１および第２のデータ線と、
前記第１および第２のデータ線の通過電流差に応じたデータ読出を実行するための差動増幅部と、
前記データ読出時に、前記複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を前記第１および第２のデータ線の一方に生成する基準電流供給部とを備え、
前記データ読出時において、前記第１および第２のデータ線の一方は、前記選択メモリセルを介して第１の電圧と電気的に接続されるとともに、前記第１および第２のデータ線の他方は、前記基準電流供給部と電気的に接続され、
前記差動増幅部は、
前記一方のデータ線と第２の電圧との間に設けられ、前記データ読出時に前記一方のデータ線の電圧を所定電圧に維持するとともに、前記一方のデータ線の通過電流に応じた第１のミラー電流を第１の内部ノードに供給するための第１のカレントミラー回路と、
前記他方のデータ線と前記第２の電圧との間に設けられ、前記データ読出時に前記他方のデータ線の電圧を前記所定電圧に維持するとともに、前記他方のデータ線の通過電流に応じた第２のミラー電流を第２の内部ノードに供給するための第２のカレントミラー回路と、
前記データ読出時に、前記第１および第２の内部ノードにそれぞれ供給されるミラー電流差に応じた読出データを出力するための増幅ユニットとを含む、不揮発性記憶装置。 - 前記増幅ユニットは、
前記第１の内部ノードに対応して設けられ、前記データ読出時に前記第２の電圧と第３の電圧との間に設けられた第１の出力ノードに対して、前記第１のミラー電流を供給するとともに前記第２のミラー電流を供出するための第１の電流供給部と、
前記第２の内部ノードに対応して設けられ、前記データ読出時に前記第２の電圧と前記第３の電圧との間に設けられた第２の出力ノードに対して、前記第２のミラー電流を供給するとともに前記第１のミラー電流を供出するための第２の電流供給部とを含む、請求項１記載の不揮発性記憶装置。 - 前記第１および第２の出力ノードに対応して設けられ、前記第１および第２の出力ノードの電圧に応じて、相補の第１および第２の信号をそれぞれ生成する信号生成回路と、
データ読出時前において、前記第１および第２の電圧のいずれか一方にプリチャージされる第１および第２の入出力線と、
前記データ読出時において、前記第１および第２の信号の入力に応答して、前記第１および第２の入出力線の一方を前記第１および第２の電圧の他方と接続する接続制御部とをさらに備える、請求項２記載の不揮発性記憶装置。 - 前記不揮発性記憶装置は、
前記第１および第２の入出力線と接続され、前記データ読出時に前記第１および第２の入出力線の電圧に応じて読出データを生成する読出データ生成回路をさらに備える、請求項３記載の不揮発性記憶装置。 - 前記第１および第２のカレントミラー回路は、前記所定電圧を前記第１および第２の電圧の間に設定する、請求項１記載の不揮発性記憶装置。
- 基準電圧を発生するための基準電圧発生回路をさらに備え、前記第１のカレントミラー回路は、前記第２の電圧と前記一方のデータ線との間に設けられ、前記基準電圧をゲートに受ける第１の電界効果型トランジスタを含み、
前記第２のカレントミラー回路は、前記第２の電圧と前記他方のデータ線との間に設けられ、前記基準電圧をゲートに受ける第２の電界効果型トランジスタを含む、請求項５記載の不揮発性記憶装置。 - 前記複数のメモリセルは、行列状に配置され、
前記不揮発性記憶装置は、メモリセル行にそれぞれ対応して設けられる複数のワード線をさらに備え、
前記基準電流供給部は、各々が前記データ読出時に前記選択メモリセルの比較対象となる複数の比較メモリセルを含み、
各前記比較メモリセルは、前記複数のメモリセルと前記メモリセル行を共有するように行方向に沿って配置され、
前記不揮発性記憶装置は、前記データ読出時に、選択行のワード線の活性化に応答して、前記選択メモリセルと前記一方のデータ線との間を電気的に接続し、前記複数の比較メモリセルのうちの１つと前記他方のデータ線との間を電気的に接続するためのアドレス選択部をさらに備える、請求項１記載の不揮発性記憶装置。 - 前記複数のメモリセルは、行列状に配置され、
前記不揮発性記憶装置は、メモリセル列にそれぞれ対応して設けられる複数の第１のビット線を備え、
前記基準電流供給部は、各々が前記データ読出時に前記選択メモリセルの比較対象となる複数の比較メモリセルを含み、
各前記比較セルは、前記複数のメモリセルと前記メモリセル列を共有するように列方向に沿って配置され、
前記不揮発性記憶装置は、
メモリセル列にそれぞれ対応して設けられ、前記複数の第１のビット線のそれぞれと互いに相補の関係にある複数の第２のビット線と、
データ読出時に、選択列に対応する第１のビット線および第２のビット線のうちの一方および他方をそれぞれ前記選択メモリセルおよび前記複数のダミーメモリセルのうちの１つと接続するためのアドレス選択部をさらに備える、請求項１記載の不揮発性記憶装置。 - 前記第１および第２のカレントミラー回路は、第１の活性化信号に応じて活性化され、
前記増幅ユニットは、第２の活性化信号に応じて活性化され、
前記データ読出時において、前記第１および第２の活性化信号は異なるタイミングで入力される、請求項１記載の不揮発性記憶装置。 - 前記基準電流発生部は、前記第１および第２のデータ線の他方に前記通過電流を定常的に供給する定電流供給回路を含む、請求項１記載の不揮発性記憶装置。
- 前記第１のカレントミラー回路は、前記第２の電圧と前記一方のデータ線との間に配置され、前記一方のデータ線と接続されたゲートを有する第１の電界効果型トランジスタを有し、
前記第２のカレントミラー回路は、前記第２の電圧と前記他方のデータ線との間に配置され、前記他方のデータ線と接続されたゲートを有する第２の電界効果型トランジスタを有し、
前記第１および第２の電界効果型トランジスタは、所定の効果を奏するような設定パラメータを有する、請求項１記載の不揮発性記憶装置。 - 各々において、データ読出時に記憶データに応じた通過電流が流れる行列状に配置された複数のメモリセルと、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
Ｘ本（Ｘ：２以上の整数）のデータ線と、
データ読出時に前記複数のメモリセルのうちの選択メモリセルとの比較に用いられる基準データ線と、
前記データ読出時に前記基準データ線に所定の通過電流を生成するための基準電流供給部と、
前記Ｘ本のデータ線にそれぞれ対応して設けられ、各々が対応するデータ線および前記基準データ線をそれぞれ通過する通過電流差に応じたデータ読出を実行するＸ個の差動増幅部とを備え、
前記複数のビット線は、データ読出時にＸ本ずつの複数のグループに分割され、
前記複数のグループにそれぞれ対応して設けられる複数の列選択線と、
前記複数のグループにそれぞれ対応して設けられ、各々が前記データ読出時に対応する列選択線の活性化に応答して、対応するグループに属するＸ本のビット線と前記Ｘ本のデータ線とをそれぞれ電気的に結合する複数の接続制御部とをさらに備え、
前記データ読出時に、前記Ｘ本のビット線のうち少なくとも１本は前記選択メモリセルを介して第１の電圧と電気的に接続され、
前記Ｘ個の差動増幅部の各々は、
対応するデータ線と第２の電圧との間に設けられ、前記データ読出時に前記対応するデータ線の電圧を所定電圧に維持するとともに、前記対応するデータ線の通過電流に応じたミラー電流を内部ノードに供給するためのカレントミラー回路と、
前記データ読出時に、前記基準データ線を通過する前記通過電流および前記内部ノードに供給される前記ミラー電流の電流差に応じた読出データを出力するための増幅ユニットとを含む、不揮発性記憶装置。
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