CN1832036B - 存储器输出级电路及存储器数据输出的方法 - Google Patents

Abstract

一种存储器输出级电路，包括：多个第一预充电电路，每一该等多个第一预充电电路耦接至与其相对应的多条读取位线其中之一。多工器电路，用以选取该等多条读取位线其中之一耦接至感测放大器电路。该感测放大器电路，经由该多工器电路耦接至该等多条读取位线，用以将该等多条读取位线其中之一上的电压与该高电位相比较后，输出比较结果信号于两输出节点。

Description

存储器输出级电路及存储器数据输出的方法

技术领域

本发明是关于存储器输出级电路，特别是有关于静态随机存取存储器(static random access memory，SRAM)的输出级电路。

背景技术

于存储器中，数据大多是二进制位(binary bit)，每一位需有一个电路单元负责存储其状态是0或1，此电路单元称为存储单元，它们排列成矩形数组，构成存储器的主体。在存储器内，被选中的存储单元可由控制电路的输出信号决定数据的写入及读出。在写入时，可通过输入输出选取电路选定存储单元，再将欲写入的位存入存储单元内。反之，在读出时，可通过输入输出选取电路选定存储单元，将其所储存的位状态以电流或电压方式经由输出级电路送出来。因为从存储单元读出的电流或电压很小，所以要经输出放大器增强其电流或电压，使其成为标准的数字信号(digital signal)后再输出。

静态随机存取存储器(static random access memory，SRAM)为一种只要电源供应不中断，便能于其中保留住所储存的数据位的随机存取存储器。与动态随机存取存储器(dynamic random access memory，DRAM)不同的是，SRAM不需周期性地刷新(refresh)，而SRAM的数据存取速度亦较DRAM为快。因此SRAM经常被用来作计算机的高速缓存(cache memory)，或做为视频卡中数字至模拟信号转换器的部分随机存取存储器。

SRAM的存取时间决定了SRAM的效能，因为该存取时间决定了存储器与控制单元或中央处理单元间协同运作的速度。由于SRAM中有数以千计的SRAM单元耦接至输出级电路，造成输出级电路上耦接了大量的寄生电容，由于SRAM单元的驱动力(driving ability)很弱，而该等寄生电容会造成输出上的延迟，便形成影响SRAM读取时间的关键因素。因此本发明运用感测放大器于输出级电路中检测电位的变化，以缩短SRAM的读取时间，以提升SRAM效能。

发明内容

本发明提供一种存储器输出级电路，以解决现有技术存在的问题。其中该存储器输出级电路偏压于高电位电压源以及低电位接地电压间，该存储器输出级电路耦接于多个读取位线(read bit line)与一输出端之间，而每一个该读取位线耦接至至少一存储器单元的输出端。该存储器的输出级电路包括：至少一个第一预充电电路，该第一预充电电路耦接至对应的多个该读取位线其中之一，而该第一预充电电路用以于读取目标存储单元前，利用预充电信号将该目标存储单元所连接的目标读取位线先充电至高电位；多工器电路，耦接至该第一预充电电路；以及感测放大器电路，耦接至该多工器电路，用以于该目标存储单元被选定后，检测该目标读取位在线的电压，并与该高电位比较后，输出比较结果信号于第一输出节点，同时输出该比较结果信号的反相信号于第二输出节点。其中该多工器电路根据选取信号选取该目标读取位线，并使得该目标读取位线耦接至该感测放大器电路，其中该目标读取位线为该等多个读取位线其中之一。

本发明还提供一种存储器数据输出的方法，用以将目标存储单元的数据读取出来。其中该目标存储单元对应有目标读取位线，该目标读取位线为多个读取位线其中之一。该存储器数据输出的方法包含下列步骤：首先，分别预充电该多个读取位线至高电位。接着选定该目标存储单元，以释放该目标读取单元中储存的电位至该目标读取位在线。接着自该多个读取位线中选取该目标读取位线。接着检测该目标读取位线的电压并与高电位电压源比较。最后，输出比较结果信号于第一输出节点，同时输出该比较结果信号的反相信号于第二输出节点。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合所附图示，作详细说明如下。

附图说明

图1为一静态随机存取存储器单元的电路图；

图2为一静态随机存取存储器的输出级电路；

图3本发明实施例的一静态随机存取存储器的输出级电路；

图4a为预充电信号与读取字线的电压的时序图；

图4b为读取位线的电压的时序图；

图4c为感测放大器控制信号的电压的时序图；

图4d为输出信号的时序图。

[标号简单说明]

100～静态随机存取存储器(SRAM)单元；

112、116～拉升晶体管；

114、118～拉降晶体管；

122、124～通路门晶体管；

126、128～读出端口晶体管；

WWL～写入字线；

WBL～写入位线；

～写入反相位线；

RWL～读取字线；RBL～读取位线；

Vdd～电压源：

130～节点；

200～相关技术的静态随机存取存储器(SRAM)的输出级电路：

202～寄生电容；

204～第一预充电电路；208～第二预充电电路；

206～感测放大器电路(sense amplifier)；

210～锁存电路(latch)；

211～反相器(inverter)：

212、214、218、230、232、234～PMOS晶体管；

216、220、222、224、226～NMOS晶体管；

236、238～NAND门；

PRE～预充电信号；

SAC～感测放大器控制信号；

242、244～节点；OUT～输出信号；

300～静态随机存取存储器(SRAM)的输出级电路；：

RBL1、RBL2、RBL3、RBL4～读取位线；

302～多工器电路(multiplexer)；

304A、304B、304C、304D～第一预充电电路；

308～第二预充电电路；

306～感测放大器电路(sense amplifier)；

310～锁存电路(latch)；311～反相器(inverter)；

312A、312B、312C、312D、314、318、330、332、334～PMOS晶体管；

316、320、322A、322B、322C、322D、323A、323B、323C、323D、324、326～NMOS晶体管；

336、338～NAND门；

PRE～预充电信号；OUT～输出信号；

SAC～感测放大器控制信号；

S1、S2、S3、S4～选取信号；

342、344～输出节点；346、348～输入节点；

具体实施方式

图1为静态随机存取存储器单元100的电路图。静态随机存取存储器单元100为双端口(dual poty)的8晶体管(8T)结构的存储单元，其具有单一输出端。该等8个晶体管包括拉升晶体管112与116，拉降晶体管114与118，通路门晶体管122与124，以及读出端口晶体管126与128。其中拉升晶体管112与116为PMOS晶体管，而拉降晶体管114与118、通路门晶体管122与124、以及读出端口晶体管126与128为NMOS晶体管。但本发明仍可容许其它的NMOS与PMOS晶体管的配置。

拉升晶体管112与116的源极耦接至电压源Vdd。拉升晶体管112的漏极耦接至通路门晶体管124的源极、拉降晶体管114的漏极、与拉升晶体管116的栅极。同样地，拉升晶体管116的漏极耦接至通路门晶体管122的源极、拉降晶体管118的漏极、与拉升晶体管112的栅极。拉升晶体管112的栅极亦耦接至拉降晶体管114的栅极。同样地，拉升晶体管116的栅极亦耦接至拉降晶体管118的栅极，以及读出端口晶体管126的栅极。拉降晶体管114与118的源极接地。读出端口晶体管126的源极亦接地。

通路门晶体管122与124的漏极分别耦接至写入位线WBL(write bit line)及写入反相位线(write bit bar line)。通路门晶体管122、124的栅极耦接至写入字线WWL(write word line)。读出端口晶体管126与128耦接介于地电压与读取位线RBL(read bit line)之间，其中读出端口晶体管128的栅极耦接至读取字线RWL(read word line)。写入位线WBL、写入反相位线

写入字线WWL、读取位线RBL、读取字线RWL可延伸至其它SRAM存储单元或其它元件，包括数据的行列锁存器(row and column latch)、解码器(decoder)、选择驱动器(select driver)、控制逻辑电路、感应放大器、多工器、缓冲器等等。

于SRAM的电路设计中，通常会于SRAM的输出级电路包含多工器，用以依据存储单元的地址进行列解码(column decode)，以选取与该存储单元地址对应的输出。此时若输出级电路包含了感测放大器，通常会将多工器耦接于感测放大器的输出端，因为多工器耦接于感测放大器的输入端时，可能对感测放大器两输入端的平衡性造成影响，而造成错误的输出结果。但如此便需耦接多个感测放大器的输出至多工器的输入端，这样会导致电路布局(layout)上较高的复杂度，并增加了电路于芯片上占据的面积。过大的电路面积会造成芯片上元件密度的减低，亦使同一晶圆上能制造的芯片数目减少，从而导致生产成本不必要的浪费。

图2为静态随机存取存储器的输出级电路200。输出级电路200包含第一预充电电路(pre-charge circuit)204、第二预充电电路208、感测放大器电路(sense amplifier)206、锁存电路(latch)210、以及反相器(inverter)211。其中晶体管212、214、218、230、232与234为PMOS晶体管，而晶体管216、220、222、224与226为NMOS晶体管。输出级电路200的输入端为读取位线RBL，该读取位线RBL耦接至多个SRAM单元100的输出端。由于经由读取位线RBL耦接了为数甚多的SRAM单元，因此读取位线RBL上等同于耦接了甚大的寄生电容，该寄生电容以耦接于读取位线RBL与地电压间的寄生电容202表示。

图1中的SRAM单元100，其中所储存的值可能为0或1，因此节点130亦视SRAM的储存值而可能为高电位或低电位。若节点130为高电位，则读出端口晶体管126导通；反之若节点130为低电位，则读出端口晶体管126关闭。此时假设欲对该SRAM单元进行读取。于读取SRAM单元之前，必须通过第一预充电电路204，将读取位线RBL预先充电至高电位(例如为电压源Vdd的高电位)；而进行充电时，先将预先充电信号PRE下降至低电位，PMOS晶体管212便导通，连带将读取位线RBL预先充电至高电位。于此同时，第二预充电电路208中的预先充电信号PRE亦下降至低电位，PMOS晶体管230、232与234便导通，以将节点242与244充电至高电压。节点242与234为感测放大器电路206的两反相输出端与锁存电路210的两反相输入端的耦接点。当读取位线RBL充电完毕后，便将PMOS晶体管212的栅极的预先充电信号PRE提升至高电位，以关闭PMOS晶体管212。此时由于预先充电信号PRE提升至高电位，PMOS晶体管230、232与234亦被关闭，因此节点242与244两者互相独立不相耦接。然后，被选取的SRAM单元100的读取字线RWL的电压将升至高电位，以导通读出端口晶体管128。

此时若节点130为高电位，则读出端口晶体管126与128将均呈导通状态；而由于晶体管126的源极接地，因此连带整条读取位线RBL的电压也会逐渐被下拉至地电位。但因为寄生电容202的存在，因此读取位线RBL的电压将呈缓慢下降。此时将通过感测放大器电路206，检测两差动输入晶体管222与224的栅极电压并进行比较，并将结果输出两互为反相的电压于节点242与244。此时由于读取位线RBL的电压下降较慢，必须取适当时间点启动感测放大器电路206，使NMOS晶体管222的栅极电压下降量够大以输出正确的读取结果，但又不会将读取时间拖延过长。当感测放大器控制信号SAC升至高电位时，NMOS晶体管226便导通，以启动感测放大器电路206。若感测放大器控制信号SAC于恰当时间升至高电位以启动感测放大器206，则感测放大器206会于节点242输出低电位，并于节点244输出与节点242反相的高电位。

然后，由NAND门236与238组成的锁存电路210便接收感测放大器电路206于节点242与244的输出，并持续输出与节点242反相的高电位。最后，反相器211反转锁存电路210的输出，而于输出端OUT输出低电位。

反之，若节点130为低电位，则读出端口晶体管126将呈关闭状态，无法拉低读取位线RBL的电压；因此整条读取位线RBL的电压仍然维持于预充电后的高电位。由于此时感测放大器206的差动输入晶体管222与224的栅极电压皆为高电位，将无法得到正确的输出。为解决此一问题，本发明特地加大差动输入晶体管222的栅极宽度(gate width)，例如差动输入晶体管222的栅极宽度可为差动输入晶体管224的栅极宽度的1.5倍，以便使差动输入晶体管222与224的栅极接至相同电压Vdd时晶体管222有较小的导通电阻，以便于差动输入晶体管222的漏极产生较差动输入晶体管222的漏极为大的电位下拉能力，进而使晶体管216的漏极产生地电压，晶体管220的漏极产生高电压。因此当感测放大器电路206收到读取字线RWL的高电位，将于节点242输出高电位，并于节点244输出低电位。然后，由NAND门236与238组成的锁存电路210便接收感测放大器电路206于节点242与244的输出，并持续输出与节点242反相的低电位。最后，反相器211反转锁存电路210的输出，而于输出端OUT输出高电位。

图3为本发明一实施例的静态随机存取存储器的输出级电路300。输出级电路300耦接至多条读取位线，而耦接至输出级电路300的读取位线数目视多工器进行地址解码的存储单元列数目而定。于本实施例中假设SRAM存储单元的列数目为4。然而，该列数目亦可为其它更大的数目，通常为2的次方，例如8或16。输出级电路300包含多个第一预充电电路304、第二预充电电路308、多工器电路(multiplexer)302、感测放大器电路(senseamplifier)306、锁存电路(latch)310、以及反相器(inverter)311。

输出级电路300的输入端为多条读取位线RBL，每一读取位线RBL耦接至多个SRAM单元100的输出端。由于每一读取位线RBL耦接了为数甚多的SRAM单元，因此读取位线RBL上等同于耦接了甚大的寄生电容，该寄生电容会延缓读取位在线电位变化的速度。耦接至输出级电路300的多条读取位线的数目等于存储单元的列数目，每一读取位线耦接至列存储单元，而当对SRAM进行读取时，可藉存储单元地址进行列解码后所得的选取信号以选取所对应的读取位线。于本实施例中，假设存储单元的列数目为4列，因此有4条读取位线耦接至输出级电路300的输入端，分别为RBL1、RBL2、RBL3、与RBL4。

本发明中包含有四个第一预充电电路304A、304B、304C与304D，分别耦接至对应的读取位线RBL1、RBL2、RBL3、RBL4。由于读取位线有对应的第一预充电电路，因此第一预充电电路的数目亦等于存储单元列数目。每一第一预充电电路304包括耦接于电压源Vdd与对应的读取位线RBL之间的PMOS晶体管，分别为PMOS晶体管312A、312B、312C与312D，该等晶体管的栅极皆耦接至预先充电信号PRE，可接受该预充电信号PRE而导通对应的读取位线RBL。多工器电路302自多条读取位线RBL选取其中之一耦接至感测放大器306后，感测放大器电路306将受选取的读取位线RBL的电压与高电位Vdd相比较，并于输出节点342与344输出两反相的输出信号。

多工器电路302包括NMOS晶体管323A～323D，其经由输入节点346与348耦接至感测放大器306，用以自多条读取位线RBL选取其中之一耦接至感测放大器306。其中输入选取晶体管323A～323D耦接于节点346与对应的差动输入晶体管322A～322D之间，其栅极耦接至对应的选取信号S1～S4，该等选取信号S1～S4为由目标存储单元地址进行列解码后所得，用以选取所对应的读取位线作为感测放大器电路306的输入。

感测放大器电路306包括NMOS晶体管316、320、322A～322D、324、326与PMOS晶体管314、318。其中晶体管326耦接于输入节点348与地电位之间，其栅极耦接至感测放大器控制信号SAC，该感测放大器控制信号SAC用以控制整个感测放大器电路306的启动与关闭。每一差动输入晶体管322A～322D皆耦接于对应的输入选取晶体管323A～323D的源极与输入节点348之间，其栅极耦接至对应的读取位线RBL1～RBL4。差动输入晶体管324耦接于NMOS晶体管320的源极与输入节点348之间，其栅极耦接至电压源Vdd。PMOS晶体管314的栅极与NMOS晶体管316的栅极相耦接后，更与PMOS晶体管318的漏极及NMOS晶体管320的漏极耦接于输出节点342。PMOS晶体管318的栅极与NMOS晶体管320的栅极相耦接后，更与PMOS晶体管314的漏极及NMOS晶体管316的漏极耦接于输出节点344。输出节点342与344为感测放大器电路306两反相的输出端。PMOS晶体管314与318的源极耦接至电压源Vdd，而NMOS晶体管316的源极耦接至输出节点346。

第二预充电电路308包括PMOS晶体管330、332与334。PMOS晶体管330耦接于电压源Vdd与输出节点342之间。PMOS晶体管332耦接于电压源Vdd与输出节点344之间。PMOS晶体管334耦接于输出节点342与344之间。PMOS晶体管330、332与334的栅极均耦接至预先充电信号PRE，用以于收到预先充电信号PRE时，将输出节点342与344提升至高电位(例如电压源Vdd的高电位)。锁存电路310包括NAND门336与338，用以锁定并储存输出节点342与344输出的电压。其中NAND门336的一输入端耦接至输出节点342，另一输入端耦接至NAND门338的输出端；而NAND门338的一输入端耦接至节点344，另一输入端耦接至NAND门336的输出端。反相器311耦接至锁存电路310的NAND门336的输出端。

图1中的SRAM单元100，其中所储存的值可能为0或1，因此节点130亦视SRAM的储存值而可能为高电位或低电位。若节点130为高电位，则读出端口晶体管126导通；反之若节点130为低电位，则读出端口晶体管126关闭。

假设欲对该SRAM单元100进行读取，并假设该SRAM单元100的读出端口晶体管128乃耦接至读取位线RBL4。于读取SRAM单元100之前，必须通过第一预充电电路304D，将读取位线RBL4预先充电至高电位Vdd。当进行充电时，先将预先充电信号PRE下降至低电位，PMOS晶体管312D便导通，连带将读取位线RBL4预先充电至高电位(例如为电压源Vdd的高电位)。于此同时，第二预充电电路308中的预先充电信号PRE亦下降至低电位，PMOS晶体管330、332与334便导通，以将节点342与344充电至高电位(例如为电压源Vdd的高电位)。节点342与334为感测放大器电路306的两反相输出端与锁存电路310的两反相输入端的耦接点。当读取位线RBL4充电完毕后，便将预先充电信号PRE提升至高电位，以关闭PMOS晶体管312D。此时由于预先充电信号PRE提升至高电位，PMOS晶体管330、332与334亦被关闭，因此节点342与344两者互相独立不相耦接。然后，被选取的SRAM单元100的读取字线RWL的电压将升至高电位，以导通读出端口晶体管128。见图4(a)，其中预先充电信号PRE先提升至高电位，接着读取字线RWL亦升至高电位。

由于输入节点346与348之间耦接了多工器电路302的四组相同的晶体管322与323，必须通过选取信号S4以选取并导通输入选取晶体管323D，以将感测放大器电路306耦接至正确的读取字线RBL4。

假设目标读取SRAM单元100的地址经列解码后所得的选取信号S1、S2、S3、S4分别为0、0、0、1，因此输入选取晶体管323A、323B、323C皆为关闭，因而读取位线RBL1～RBL3于此刻并不影响感测放大器电路306。

此时若节点130为高电位，则读出端口晶体管126与128将均呈导通状态；而由于晶体管126的源极接地，因此连带整条读取位线RBL4的电压也会逐渐被下拉至地电位。但因为寄生电容的存在，因此读取位线RBL4的电压将呈缓慢下降，如图4(b)所示。此时将通过感测放大器电路306，检测两差动输入晶体管322D与324的栅极电压并进行比较，并将结果输出两互为反相的电压于节点342与344。由于读取位线RBL4的电压下降较慢，必须取适当时间点启动感测放大器电路306，使NMOS晶体管322D的栅极电压下降量够大以输出正确的读取结果，但又不会将读取时间拖延过长。当感测放大器控制信号SAC升至高电位时，NMOS晶体管326便导通，以启动感测放大器电路306。请见图4(c)，若感测放大器控制信号SAC如虚线c1～c3所示般过早升至高电位时，则感测放大器306会于节点342输出错误的高电位，如图4(d)中的虚线d1～d3所示。若感测放大器控制信号SAC如实线c4～c8所示般于恰当时间升至高电位时，则感测放大器306会于节点342输出正确的低电位(如图4(d)中的实线d4～d8所示)，并于节点344输出与节点342反相的高电位。

然后，由NAND门336与338组成的锁存电路308便接收感测放大器电路308于节点342与344的输出，并持续输出与节点342反相的高电位。最后，反相器311反转锁存电路308的输出，而于输出端OUT输出低电位。

反之，若节点130为低电位，则读出端口晶体管126将呈关闭状态，无法拉低读取位线RBL4的电压；因此整条读取位线RBL4的电压仍然维持于预充电后的高电位。由于此时感测放大器306的差动输入晶体管322D与324的栅极电压皆为高电位，将无法得到正确的输出。为解决此一问题，本发明特地加大多工器电路302中的差动输入晶体管322A～322D与输入选取晶体管323A～323D的栅极宽度(gate width)，例如差动输入晶体管322～322D与输入选取晶体管323A～323D的栅极宽度可为差动输入晶体管324的栅极宽度的3.5倍，以便使差动输入晶体管322与324的栅极电压为相同的高电位Vdd时，差动输入晶体管322A～322D与输入选取晶体管323A～323D串联后的等效导通电阻较差动输入晶体管324的导通电组为小，以便于差动输入晶体管322A～322D的漏极产生较差动输入晶体管324的漏极为大的电位下拉能力，进而使晶体管316的漏极产生地电压，晶体管320的漏极产生高电压。因此当感测放大器电路306收到读取位线RBL4的高电位，将于节点342输出高电位，并于节点344输出低电位。然后，由NAND门336与338组成的锁存电路310便接收感测放大器电路306于节点342与344的输出，并持续输出与节点342反相的低电位。最后，反相器311反转锁存电路310的输出，而于输出端OUT输出高电位。

本发明于单端输出的SRAM的输出电路中运用感测放大器以加快SRAM的读取速度，以有效减少SRAM的读取时间，而增进SRAM的效能。其中该感测放大器的两输入端分别接上电压源Vdd与读取位线，并增大耦接到读取位线的晶体管栅极宽度以减少该晶体管的导通电阻，以使感测放大器的两输入端皆为高电位时能得到正确的输出。本发明并利用该感测放大器输入端不对称的特性，将多工器整合入感测放大器电路的输入端，以使该SRAM的输出电路可同时耦接至多组读取位线，并节省了多工器整合于感测放大器电路的输出端所需感测放大器的数目，从而简化电路布局(layout)的复杂度，并减少电路于芯片上占据的面积，以节省生产成本。

上述已描述了本发明的数实施例。本领域技术人员应明了，他们可将本发明实施例修改或作为设计的基础，以达到与本文所介绍的实施例相同的目的或便利性。本领域技术人员亦应明了，上述的等值结构物并未超越本发明的精神与范畴，即使本领域技术人员作出各种形式的修改、替换或改变，只要仍符合本发明的精神，便仍然属于本发明的保护范畴。

Claims (16)

1.一种存储器输出级电路，其中该存储器输出级电路偏压于高电位电压源以及低电位接地电压间，该存储器输出级电路耦接于多个读取位线与一输出端之间，而每一个该读取位线耦接至至少一存储器单元的输出端，该存储器的输出级电路包括：

至少一个第一预充电电路，该第一预充电电路耦接至对应的多个该读取位线其中之一，而该第一预充电电路用以于读取目标存储单元前，利用预充电信号将该目标存储单元所连接的目标读取位线先充电至高电位；

多工器电路，耦接至该第一预充电电路；以及

感测放大器电路，耦接至该多工器电路，用以于该目标存储单元被选定后，检测该目标读取位线的电压，并与该高电位比较后，输出比较结果信号于第一输出节点，同时输出该比较结果信号的反相信号于第二输出节点；

其中该多工器电路根据选取信号选取该目标读取位线，并使得该目标读取位线耦接至该感测放大器电路，其中该目标读取位线为该等多个读取位线其中之一；

其中该多工器电路包括：

至少一个输入选取晶体管，该输入选取晶体管的栅极耦接对应的该选取信号，而漏极耦接至该感测放大器电路的第一输入节点；

其中该感测放大器电路包括：

至少一个第一差动输入晶体管，该第一差动输入晶体管的漏极耦接至对应的该输入选取晶体管，栅极耦接多个该读取位线其中之一，源极耦接至该感测放大器电路的第二输入节点；以及

第二差动输入晶体管，该第二差动输入晶体管的栅极耦接至该高电位电压源，源极耦接至该第二输入节点。

2.根据权利要求1所述的存储器输出级电路，其中该选取信号是依据该目标存储单元的地址解码而得。

3.根据权利要求1所述的存储器输出级电路，其中该第一差动输入晶体管与该输入选取晶体管的栅极宽度大于该第二差动输入晶体管的栅极宽度。

4.根据权利要求1所述的存储器输出级电路，其中该感测放大器电路还包括：

第一PMOS晶体管，源极耦接该高电位电压源，漏极耦接至该第二输出节点，栅极耦接至该第一输出节点；

第二PMOS晶体管，源极耦接该高电位电压源，漏极耦接至该第一输出节点，栅极耦接至该第二输出节点；

第一NMOS晶体管，漏极耦接该第二输出节点，源极经由该第一输入节点耦接至该输入选取晶体管，栅极耦接至该第一输出节点；

第二NMOS晶体管，漏极耦接该第一输出节点，源极耦接至该第二差动输入晶体管的漏极，栅极耦接至该第二输出节点；以及

第三NMOS晶体管，耦接于该第二输入节点与接地电压之间，其栅极耦接至感测放大器控制信号，而该感测放大器控制信号可导通该第三NMOS晶体管以启动该感测放大器电路。

5.根据权利要求1所述的存储器输出级电路，还包含锁存电路，经该第一输出节点与第二输出节点耦接至该感测放大器，用以储存该感测放大器电路所输出的该比较结果信号。

6.根据权利要求5所述的存储器输出级电路，还包含反相器，耦接至该锁存电路，用以将该比较结果信号反相并输出于该一输出端。

7.根据权利要求1所述的存储器输出级电路，还包括第二预充电电路，耦接至该第一输出节点与该第二输出节点，用以于该目标存储单元被选定前将该第一输出节点与该第二输出节点的电位提升至该高电位。

8.根据权利要求7所述的存储器输出级电路，其中该第二预充电电路包括：

第三PMOS晶体管，源极耦接于该高电位电压源，漏极耦接至该第一输出节点，栅极耦接至该预充电信号，使得该第一输出节点提升至高电位；

第四PMOS晶体管，源极耦接于该高电位电压源，漏极耦接至该第二输出节点，栅极耦接至该预充电信号，使得该第二输出节点提升至高电位；以及

第五PMOS晶体管，耦接于该第一输出节点与该第二输出节点之间，栅极耦接至该预充电信号，而该预充电信号可导通该第五PMOS晶体管以连接该第一与第二输出节点。

9.根据权利要求1所述的存储器输出级电路，其中该第一预充电电路包括有第六PMOS晶体管，源极耦接于该高电位电压源，漏极耦接至对应的多个该读取位线其中之一，栅极耦接至该预充电信号，而该预充电信号可导通该第六PMOS晶体管，以将该读取位线提升至高电位。

10.根据权利要求1所述的存储器输出级电路，其中该存储器单元包括：

第一读出端口晶体管，一端耦接多个该读取位线其中之一，栅极耦接至读取字线；以及

第二读出端口晶体管，其源极耦接于该接地电位，其栅极电压视该存储器单元所储存的位而为高电位或低电位；

其中该读取字线可导通该第一读出端口晶体管以使该读取位线与该第二读出端口晶体管的漏极相耦接，而当耦接至该存储器单元的该读取字线的电压升至高电位时，便可选定该存储器单元为该目标存储单元，当该存储器单元选定后，且该第二读出端口晶体管的栅极电压为高电位时，可导通该第一与该第二读出端口晶体管，而下拉该读取位线的电位至低电位。

11.一种存储器数据输出的方法，用以将目标存储单元的数据读取出来，其中该目标存储单元对应有目标读取位线，该目标读取位线为多个读取位线其中之一，该方法包含有：

分别预充电该多个读取位线至高电位；

选定该目标存储单元，以释放该目标读取单元中储存的电位至该目标读取位线；

自该多个读取位线中选取该目标读取位线耦接至感测放大器；

检测该目标读取位线的电压并与高电位电压源比较；以及

输出比较结果信号于第一输出节点，同时输出该比较结果信号的反相信号于第二输出节点，其中利用非对称的感测放大器耦，使得当该目标读取位线的电压充电至如同该高电位电压源的高电位时，可以区分该目标读取位线的电压与该电压源的差异。

12.根据权利要求11所述的存储器数据输出方法，还包含于选定该目标存储单元前，将该第一输出节点以及第二输出节点的电位提升至该高电位。

13.根据权利要求11所述的存储器数据输出方法，还包含将该比较结果信号反相后输出。

14.根据权利要求11所述的存储器数据输出方法，其中当该存储器数据为1时，使得该目标读取位线的电压拉至低电位，比较该目标读取位线的电压与该高电位电压源后，于该第一输出节点输出低电位，于该第二输出节点输出高电位。

15.根据权利要求11所述的存储器数据输出方法，其中还包含利用控制信号使得于适当时间点比较该目标读取位线的电压与该高电位电压源。

16.根据权利要求11所述的存储器数据输出方法，其中当该存储器数据为0时，该目标读取位线的电压上拉至高电位，比较该目标读取位线的电压与该高电位电压源后，于该第一输出节点输出高电位，于该第二输出节点输出低电位。

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