CN101154442A - 静态随机存取存储器宏和双端口静态随机存取存储器装置 - Google Patents

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CN101154442A CNA2007100846848A CN200710084684A CN101154442A CN 101154442 A CN101154442 A CN 101154442A CN A2007100846848 A CNA2007100846848 A CN A2007100846848A CN 200710084684 A CN200710084684 A CN 200710084684A CN 101154442 A CN101154442 A CN 101154442A
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Abstract

本发明提供一种静态随机存取存储器(SRAM)宏和双端口静态随机存取存储器装置，该静态随机存取存储器宏包含：一单元阵列有由多个位线及多个字线所寻址的一个或多个SRAM单元；一个或多个参考单元耦合到至少一个参考位线，和耦合到寻址所述SRAM单元的该字线；以及至少一个感测放大器，有接收产生自一选择的SRAM单元的一感测电流的第一端，和接收该参考单元所产生的参考电流的第二端，该参考单元由耦合至该选择的SRAM单元的相同字线所控制，以比较该感测电流与该参考电流来产生代表该选择的SRAM单元的逻辑状态的输出信号。本发明的双端口SRAM的读取操作速度与感测限度可以显著地改进，而不需牺牲大量的装置面积。

Description

静态随机存取存储器宏和双端口静态随机存取存储器装置
技术领域
一般而言本发明关于集成电路设计，并且更特别地关于一双端口(two-port)静态随机存取存储器(SRAM)以及高速感测方案。
背景技术
SRAM常用作计算机系统的数据暂存。当电源供应时，SRAM可保存其存储状态而不需任何数据更新操作。SRAM装置包含“单元(cells)”阵列，每个单元保存一数据“位(bit)”。典型的SRAM单元可能包含两个交叉耦合的反向器以及连接所述反向器和两个互补位线之间的两个存取晶体管。存取晶体管由多个字线控制以选择对SRAM单元作读取或写入的操作。在读取操作时，存取晶体管被切换至导通，以让保存在交叉耦合反向器的储存点(storage node)的电荷，可经由互补位线被读取。在写入操作时，存取晶体管一样被切换至导通，且位线或互补位线的电压被提升至一定程度，以翻转SRAM单元的记忆状态。
图1概要地说明一典型六晶体管SRAM单元100。SRAM单元100包含P型金属氧化物半导体(PMOS)晶体管102和104，以及N型金属氧化物半导体(NMOS)晶体管106、108、110、和112。PMOS晶体管102的源极(source)连接至供应电压Vcc，而它的漏极(drain)连接至NMOS晶体管106的漏极。PMOS晶体管104的源极连接至供应电压Vcc，而它的漏极(drain)连接至NMOS晶体管108的漏极。NMOS晶体管106和108的源极一起连接至互补的供应电压，如接地电压或Vss。PMOS晶体管102和NMOS晶体管106的栅极(gate)一起连接至储存点114，储存点114进一步连接至PMOS晶体管104和NMOS晶体管108的漏极。PMOS晶体管104和NMOS晶体管108的栅极一起连接至储存点116，储存点116进一步连接至PMOS晶体管102和NMOS晶体管106的漏极。NMOS晶体管110连接储存点116至位线BL，而NMOS晶体管112连接储存点114至互补位线BLB。NMOS晶体管110和112的栅极由字线WL所控制。当WL的电压是逻辑“1”时，NMOS晶体管110和112被导通，以让数据位经由BL和BLB被读出或写进储存点114和116。
典型六晶体管SRAM单元100的一个缺点是，因为可靠度的考虑，它的操作速度和单元尺寸被严格限制。除此之外，它需要相当高的供应电压因而导致高功率消耗。
传统上，偶端口(dual-port)SRAM和双端口SRAM已经被广泛使用在高速应用上，其中，它们的一个主要差异是，一偶端口SRAM单元有一对位线和一互补位线用以写入操作以及另一对位线和一互补位线用以读取操作，而一双端口SRAM单元有一对位线和一互补位线用以写入操作以及仅单一位线用以读取操作。虽然偶端口SRAM有较高的操作速度，但双端口SRAM有较小的尺寸和较低供应电压。有鉴于此，急需一种机制改进双端口SRAM的操作速度而不需牺牲面积，以对SRAM的诸多高速低功率消耗应用提供解决方案。
发明内容
为解决上述问题，本发明揭示一静态随机存取存储器(SRAM)宏以及一高速感测方案。在本发明的一实施例中，该SRAM宏包含一单元阵列、一个或多个参考单元(reference cell)、以及至少一感测放大器。该单元阵列含有由多个位线及多个字线所寻址的一个或多个SRAM单元。该参考单元耦合到至少一参考位线和寻址所述SRAM单元的所述字线上。该感测放大器具有第一端以及第二端。该第一端接收该单元阵列中一选择的SRAM单元所产生的一感测电流。该第二端接收产生于该参考单元的一参考电流。该参考单元受控于耦合至该选择的SRAM单元的该相同字线，最后比较该感测电流和该参考电流来产生代表该选择的SRAM单元的逻辑状态的输出信号。
根据所述的静态随机存取存储器宏，其中，所述静态随机存取存储器单元是多个双端口静态随机存取存储器单元。
根据所述的静态随机存取存储器宏，其中，该参考位线没有连接到任何该单元阵列的所述静态随机存取存储器单元。
根据所述的静态随机存取存储器宏，其中，当该选择的静态随机存取存储器单元处于一低逻辑状态时，该参考电流大于该感测电流。
根据所述的静态随机存取存储器宏，其中，当该选择的静态随机存取存储器单元处于一高逻辑状态时，该参考电流小于该感测电流。
根据所述的静态随机存取存储器宏，进一步包含列选择器，耦合在该单元阵列、所述参考单元和该感测放大器之间，用来选择性地使该感测电流与该参考电流通过至该感测放大器。
根据所述的静态随机存取存储器宏，其中，该感测放大器进一步包含电流镜负载，耦合至该列选择器，以分别地将该感测电流和该参考电流转换为一感测电压和一参考电压。
根据所述的静态随机存取存储器宏，其中，该感测放大器进一步包含比较器，用于比较该感测电压与该参考电压，当该感测电压比该参考电压高时，该比较器产生一高输出信号，以及，当该感测电压比该参考电压低时，该比较器产生一低输出信号。
本发明还提供一种双端口静态随机存取存储器装置，包含：一单元阵列，具有由多个位线和字线寻址的一个或多个双端口静态随机存取存储器单元；一个或多个参考单元，耦合到至少一个参考位线和寻址所述双端口静态随机存取存储器单元的所述字线；以及至少一个感测放大器，具有一第一端，接收来自单元阵列的一选择的双端口静态随机存取存储器单元的感测电流；以及一第二端，接收由耦合在该选择的双端口静态随机存取存储器单元的相同字线所控制的参考单元所产生的参考电流，比较该参考电流与该感测电流，以产生代表该选择的双端口静态随机存取存储器单元中的一逻辑状态的一输出信号。
根据所述的双端口静态随机存取存储器装置，其中，该参考位线没有连接到该单元阵列中的任何所述双端口静态随机存取存储器单元。
根据所述的双端口静态随机存取存储器装置，其中，当该选择的双端口静态随机存取存储器单元具有一低逻辑状态时，该参考电流比该感测电流大。
根据所述的双端口静态随机存取存储器装置，其中，当该选择的双端口静态随机存取存储器单元具有一高逻辑状态时，该参考电流比该感测电流小。
根据所述的双端口静态随机存取存储器装置，进一步包含列选择器，耦合在该单元阵列、该参考单元和该感测放大器之间，用来选择性地使该感测电流与该参考电流通过至该感测放大器。
根据所述的双端口静态随机存取存储器装置，其中，该感测放大器进一步包含电流镜负载，耦合至该列选择器，以分别地将该感测电流和该参考电流转换成一感测电压和一参考电压。
根据所述的双端口静态随机存取存储器装置，其中，该感测放大器进一步包含比较器，用来比较该感测电压与该参考电压，当该感测电压比该参考电压高时，产生一高输出信号，以及，当该感测电压比该参考电压低时，产生一低输出信号。
本发明的静态随机存取存储器宏以及双端口静态随机存取存储器装置通过引入所述参考单元，该双端口SRAM的读取操作速度与感测限度可以显著地改进，而不需牺牲大量的装置面积。这显示该提议的双端口SRAM以大约二至十倍的速度快于该传统六晶体管SRAM以及一单端感测方案的应用。相比于该传统六晶体管偶端口SRAM，该提议的双端口SRAM可达到一相似的读取操作速度以及少许尺寸牺牲与较低的供应电压。就其本身而论，该提议的双端口SRAM特别适合高速及低功率消耗的应用。
本发明的架构和操作方法，具有多个其它目的及优点，从下述的多个特定实施例并结合附图能变得更为清楚。
附图说明
图1概要地说明一个六晶体管静态随机存取存储器(SRAM)单元。
图2概要地说明根据本发明一个实施例的一双端口(two-port)SRAM单元。
图3说明根据本发明一个实施例的一双端口SRAM宏。
图4示出根据本发明一个实施例表示该双端口SRAM宏中的列选择器和感测放大器的方框图。
其中，附图标记说明如下：
图1：
100  SRAM单元    102、104  PMOS晶体管
106、108、110、112  NMOS晶体管
114、116  储存点
图2：
200  双端口SRAM单元
202、204  PMOS晶体管
206、208、210、212、218、220  NMOS晶体管
214、216  储存点
图3：
300  双端口SRAM宏     302  单元阵列
303  双端口SRAM单元   304  一组参考单元
305  参考单元         306  列选择器
308  感测放大器
图4：
400  方框图            310  电流镜负载
312  比较器
具体实施方式
本发明有关静态随机存取存储器(SRAM)装置以及一高速感测方案。下面描述仅说明本发明的多种实施例以解释其中原理。虽然本发明实施例的等同实施例并没有在此说明书中全然地解释，所属领域的技术人员将能依据本发明原理，设计实现这些等同实施例。
实施例说明书中的所指称的对象代表该实施例所描述的可能包含一特别的特性、结构、或特征，但每个实施例可能不必包含该特别的特性、结构、或特征。此外，此类的词句不必然意指相同的实施例。进一步说，当一实施例中描述有一特别的特性、结构、或特征时，无论有无明确描述，就表示所属领域普通技术人员可以在其它实施例中实现该特性、结构、或特征。
图2概要地说明一双端口SRAM单元200，根据本发明的一个实施例。SRAM单元200包含P型金属氧化物半导体(PMOS)晶体管202和204，以及N型金属氧化物半导体(NMOS)晶体管206、208、210、和212。PMOS晶体管202的源极(source)连接至供应电压Vcc，且其漏极(drain)连接至NMOS晶体管206的漏极。PMOS晶体管204的源极连接至供应电压Vcc，且其漏极连接至NMOS晶体管208的漏极。NMOS晶体管206和208的源极一起连接至互补供应电压，如接地电压或Vss。PMOS晶体管202和NMOS晶体管206的栅极(gate)一起连接至储存点214，储存点214进一步连接至PMOS晶体管204和NMOS晶体管208的漏极。PMOS晶体管204和NMOS晶体管208的栅极一起连接至储存点216，储存点216进一步连接至PMOS晶体管202和NMOS晶体管206的漏极。NMOS晶体管210连接储存点216至写入位线(BL)，且NMOS晶体管212连接储存点214至写入互补位线(BLB)。NMOS晶体管210和212由写入字线(WL)所控制。
NMOS晶体管218和220串行耦合在互补供应电压，如接地电压或Vss，和读取位线之间。NMOS晶体管218的源极耦合至该互补供应电压，其栅极耦合至储存点216，以及其漏极耦合至NMOS晶体管220的漏极。NMOS晶体管220的源极耦合至读取位线，其栅极由读取字线所控制。
在写入操作中，写入字线的电压被提升在预定标准之上以导通NMOS晶体管210和212，且读取字线的电压被降低在预定标准之下以关闭NMOS晶体管220。写入位线的电压被拉高以对储存点216充电且写入互补位线的电压被拉低以对储存点214放电，反之亦然，以写入逻辑“1”至单元200。在储存点214和216已完全充电或放电之后，写入位线的电压被降低在预定标准之下以关闭NMOS晶体管210和212，如此一来逻辑“1”或“0”可以保存在储存点214或216。
在读取操作中，读取字线的电压被提升至预定标准之上以导通NMOS晶体管220，且写入字线的电压被降低至预定标准之下以关闭NMOS晶体管210和212。读取位线在读取期间被预先充电。假如储存点216被充电以保存逻辑“1”，NMOS晶体管218将会被导通且读取位线的电压将被拉往互补供应电压，如接地电压或Vss。假如储存点216被放电以保存逻辑“0”，NMOS晶体管218将被关闭且读取位线的电压将维持在它预先充好的电压。读取位线的感测电流接着由一感测放大器检测，以决定单元200的逻辑状态。
图3说明双端口SRAM宏300，根据本发明的一实施例。双端口SRAM宏300包含单元阵列302，一组参考单元304，列选择器306，和感测放大器308。单元阵列302包含安置在多个列与行中的多个双端口SRAM单元303。相同列的双端口SRAM单元303由一读取位线所连接，读取位线由左至右标示成RBL1、..、RBLn。相同行的双端口SRAM单元303由一读取字线所连接，读取字线由上至下标示成WL1、..、WLn。为了简化说明，在该图中省略所述写入位线和它们的互补位线。
该组参考单元304包含安置在一行或多行的多个参考单元305。在该实施例中，所述参考单元305被安置在与单元阵列302相同行数的一列。所述参考单元305由读取参考位线(RBLref)所连接，读取参考位线与单元阵列302的读取位线RBL1、..、RBLn分开。每个参考单元305耦合至相同行上的双端口SRAM单元303的读取字线。举例来说，读取字线WL1耦合至所有在顶端行的双端口SRAM单元303和在顶端行的参考单元305。参考单元305设计为产生的参考电流在保存逻辑“1”的双端口SRAM单元303所产生的感测电流与保存逻辑“0”的双端口SRAM单元303所产生的感测电流之间。通过改变一般双端口SRAM单元303的设计规则，或只通过一个切换电阻电路，上述的参考单元305可被实行。
列选择器306耦合在单元阵列302、该组参考单元304、和感测放大器308之间。列选择器306的多个输入端连接至读取位线RBL1、..、RBLn、以及读取参考位线RBLref。列选择器306的多个输出端耦合至感测放大器308的多个输入端。在读取操作中，列选择器306选择性地让一选择的双端口SRAM单元303的读取位线上的感测电流以及一选择的参考单元305的参考位线上的参考电流，通过至感测放大器308。
感测放大器308比较接收来自列选择器306的感测电流和参考电流，以产生代表该选择的双端口SRAM单元303的逻辑状态的一输出信号。假如感测电流大于参考电流，则感测放大器308产生高逻辑状态(如逻辑“1”)的输出信号。假如感测电流小于参考电流，则感测放大器308产生低逻辑状态(如逻辑“0”)的输出信号。
图4示出根据本发明的一个实施例表示双端口SRAM宏300的列选择器306和感测放大器308的方框图400。感测放大器308进一步包含电流镜负载310和比较器312。电流镜负载310从列选择器306接收该感测电流和该参考电流，并且分别将转换它们成感测电压和参考电压。比较器312接收感测电压和参考电压，并且比较它们以产生代表该选择的双端口SRAM单元303的逻辑状态的输出信号。假如感测电压大于参考电压，则输出信号为高逻辑状态。假如感测电压小于参考电压，则输出信号为低逻辑状态。电流镜负载310和比较器312可被所属领域的技术人员轻易领会。因此，电流镜负载310和比较器312的细节在该图被省略。
通过引入所述参考单元，该双端口SRAM的读取操作速度与感测限度可以显著地改进，而不需牺牲大量的装置面积。这显示该提议的双端口SRAM以大约二至十倍的速度快于该传统六晶体管SRAM以及单端感测方案的应用。相比于该传统六晶体管偶端口SRAM，该提议的双端口SRAM可达到相似的读取操作速度以及少许尺寸牺牲与较低的供应电压。就其本身而论，该提议的双端口SRAM特别适合高速及低功率消耗的应用。
以上说明提供许多不同的实施例以应用本发明的不同特性。在此描述组成和程序的多个特定实施例以阐明本发明。当然，这些仅是实施例，其目的不是狭义地限制权利要求中所述的本发明。
虽然本发明在一个或多个特定实施例中说明及描述，但这不意味着本发明狭义地受限于所述实施例，因为多种修改和结构性改变可能从中实施，而未脱离相同于本发明的精神和权利要求的范围与类别。因此，所附的权利要求被广泛解释以及在某种程度上与本发明范围一致是合理的，如同下述权利要求所提出的。

Claims (15)

1.一种静态随机存取存储器宏，包含：
一单元阵列，含有由多个位线和多个字线寻址的一个或多个静态随机存取存储器单元；
一个或多个参考单元，耦合在至少一个参考位线以及用来寻址所述静态随机存取存储器单元的所述字线上；以及
至少一感测放大器，具有第一端，接收来自该单元阵列的一个选择的静态随机存取存储器单元的感测电流；以及第二端，接收由耦合在该选择的静态随机存取存储器单元的相同字线所控制的一选择的参考单元所产生的参考电流，比较该参考电流与该感测电流，以产生代表该选择的静态随机存取存储器单元中的一逻辑状态的一输出信号。
2.如权利要求1所述的静态随机存取存储器宏，其中，所述静态随机存取存储器单元是多个双端口静态随机存取存储器单元。
3.如权利要求1所述的静态随机存取存储器宏，其中，该参考位线没有连接到任何该单元阵列的所述静态随机存取存储器单元。
4.如权利要求1所述的静态随机存取存储器宏，其中，当该选择的静态随机存取存储器单元处于一低逻辑状态时，该参考电流大于该感测电流。
5.如权利要求1所述的静态随机存取存储器宏，其中，当该选择的静态随机存取存储器单元处于一高逻辑状态时，该参考电流小于该感测电流。
6.如权利要求1所述的静态随机存取存储器宏，进一步包含列选择器，耦合在该单元阵列、所述参考单元和该感测放大器之间，用来选择性地使该感测电流与该参考电流通过至该感测放大器。
7.如权利要求6所述的静态随机存取存储器宏，其中，该感测放大器进一步包含电流镜负载，耦合至该列选择器，以分别地将该感测电流和该参考电流转换为一感测电压和一参考电压。
8.如权利要求7所述的静态随机存取存储器宏，其中，该感测放大器进一步包含比较器，用于比较该感测电压与该参考电压，当该感测电压比该参考电压高时，该比较器产生一高输出信号，以及，当该感测电压比该参考电压低时，该比较器产生一低输出信号。
9.一种双端口静态随机存取存储器装置，包含：
一单元阵列，具有由多个位线和字线寻址的一个或多个双端口静态随机存取存储器单元；
一个或多个参考单元，耦合到至少一个参考位线和寻址所述双端口静态随机存取存储器单元的所述字线；以及
至少一个感测放大器，具有第一端，接收来自单元阵列的一选择的双端口静态随机存取存储器单元的感测电流；以及第二端，接收由耦合在该选择的双端口静态随机存取存储器单元的相同字线所控制的参考单元所产生的参考电流，比较该参考电流与该感测电流，以产生代表该选择的双端口静态随机存取存储器单元中的一逻辑状态的一输出信号。
10.如权利要求9所述的双端口静态随机存取存储器装置，其中，该参考位线没有连接到该单元阵列中的任何所述双端口静态随机存取存储器单元。
11.如权利要求9所述的双端口静态随机存取存储器装置，其中，当该选择的双端口静态随机存取存储器单元具有一低逻辑状态时，该参考电流比该感测电流大。
12.如权利要求9所述的双端口静态随机存取存储器装置，其中，当该选择的双端口静态随机存取存储器单元具有一高逻辑状态时，该参考电流比该感测电流小。
13.如权利要求9所述的双端口静态随机存取存储器装置，进一步包含列选择器，耦合在该单元阵列、该参考单元和该感测放大器之间，用来选择性地使该感测电流与该参考电流通过至该感测放大器。
14.如权利要求13所述的双端口静态随机存取存储器装置，其中，该感测放大器进一步包含电流镜负载，耦合至该列选择器，以分别地将该感测电流和该参考电流转换成一感测电压和一参考电压。
15.如权利要求14所述的双端口静态随机存取存储器装置，其中，该感测放大器进一步包含比较器，用来比较该感测电压与该参考电压，当该感测电压比该参考电压高时，产生一高输出信号，以及，当该感测电压比该参考电压低时，产生一低输出信号。
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