JP3568605B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体集積回路に係わり、特に高速かつ低電圧かつ低消費電力動作に適した半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、スタティックＲＡＭを低電圧で動作させる技術に関しては、１９９０ シンポジウム オン ブイ・エル・エス・アイ サーキッツ ダイジェスト オブ テクニカル ペーパーズ（１９９０年）第５３頁から第５４頁（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９０） ｐｐ．５３−５４に述べられている。
【０００３】
図９は前記文献に記載されているメモリセルの構造である。ＭＰ１、ＭＰ１Ｂが負荷ＭＯＳＦＥＴ、Ｎ２、ＭＮ２Ｂが駆動ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）が転送ＭＯＳＦＥＴである。また、ＷＬはワード線で、転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のゲート電極に接続されている。ＢＬ、ＢＬＢはビット線で、転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の電極に接続されている。
【０００４】
負荷ＭＯＳＦＥＴ（ＭＰ１）、駆動ＭＯＳＦＥＴ（ＭＮ２）から構成された第１のインバータと負荷ＭＯＳＦＥＴ（ＭＰ１Ｂ）、駆動ＭＯＳＦＥＴ（ＭＮ２Ｂ）から構成された第２のインバータにより正帰還ループが形成されており、記憶素子を形成している。ワード線ＷＬを正電源ＶＤＤに接続することによって、ビット線（ＢＬ、ＢＬＢ）から該記憶素子のデータを読み書きする。
【０００５】
【発明が解決しようとする課題】
しかしながら、先に述べたスタティックＲＡＭではメモリセルへのデータの書き込みは、ビット線（ＢＬ、ＢＬＢ）の電位差を電源電圧まで広げ、ワード線ＷＬを電源電圧ＶＤＤにすることによって書き込んでいる。従って、ビット線（ＢＬ、ＢＬＢ）を大きく振幅する必要があるため消費電力が大きいといった問題がある。
【０００６】
また、読み出しはワード線ＷＬを電源電圧ＶＤＤにし、電源電圧ＶＤＤにプリチャージされたビット線（ＢＬ、ＢＬＢ）を負電源方向に駆動ＭＯＳＦＥＴ（ＭＮ２）と転送ＭＯＳＦＥＴ（ＭＮ１）を用いて駆動することにより読み出している。従って電源電圧を低電圧にするとＭＯＳＦＥＴの駆動能力が減少し、転送ＭＯＳＦＥＴ（ＭＮ１）と駆動ＭＯＳＦＥＴ（ＭＮ２）の駆動能力が減少するため、ビット線（ＢＬ、ＢＬＢ）にメモリセル内のデータが反映されるのに時間がかかり読み出し速度が低下するといった問題がある。
【０００７】
本発明の目的は、上述した従来技術の問題点を解決することにある。
【０００８】
また、本発明の他の目的は、書き込み時のビット線の充放電による消費電力を低減することができる半導体集積回路装置を提供することにある。
【０００９】
また、本発明の他の目的は、低電源電圧でも読み出し時間を短縮できる半導体集積回路装置を提供することにある。
【００１０】
また、本発明の更なる他の目的は明細書又は図面の記述からあきらかになるであろう。
【００１１】
【課題を解決するための手段】
上述の問題を解決するために、本願の代表的な実施例による半導体集積回路装置は、
二つの駆動ＭＯＳＦＥＴ及び少なくとも二つの転送ＭＯＳＦＥＴと、
二つの負荷素子とにより構成されたスタティック型のメモリセルがアレー状に形成され、
該二つの負荷素子の一方の電極が共に第１動作電位点に接続され、
同一列の該メモリセルの該二つの転送ＭＯＳＦＥＴのソース電極あるいはドレイン電極に共通接続された少なくとも一対のビット線と、
同一行の該メモリセルの該二つの転送ＭＯＳＦＥＴのゲート電極に共通接続された少なくとも一つのワード線と、
同一行の該メモリセルの該二つの駆動ＭＯＳＦＥＴのソース電極に共通接続された少なくとも一つのソース線から構成されている半導体集積回路において、
該メモリセルの非動作時には、該ソース線を第２動作電位点に接続し、
該メモリセルの書き込み時には、該ソース線に外部から電位を供給しないフロート状態にするか、あるいは、該第１動作電位点または第３動作電位点に接続し、該メモリセルの読み出し時には、該ソース線を第４動作電位点に接続するように構成される。
【００１２】
【作用】
上述した手段により、本発明の代表的な実施例によれば、メモリセルへの書き込み時にビット線を電気的に少量変化させるだけで書き込み動作が実行できることから、ビット線の充放電を必要最小限にとどめることができ、消費電力を削減できる。
【００１３】
また、メモリセルを構成しているＭＯＳＦＥＴの基板電位を変化させることなく、読み出し時に駆動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴのビット線駆動能力を向上でき高速読み出しが可能になる。
【００１４】
【実施例】
以下、図を参照して本発明の具体的な実施例を説明する。
【００１５】
図１は本発明を半導体集積回路装置であるスタティック型ランダム・アクセス・メモリ（ＳＲＡＭ）に適用した例である。
【００１６】
図１に示すメモリセルＣＥＬＬ００は、いわゆる、完全ＣＭＯＳ型メモリセルで構成される。負荷素子となるＰ型ＭＯＳＦＥＴと駆動素子となるＮ型ＭＯＳＦＥＴとを直列接続して２組のインバータ回路を構成し、一方のインバータ回路を構成するＭＯＳＦＥＴのドレイン電極を他方のインバータ回路を構成するＭＯＳＦＥＴのゲート電極にそれぞれ交差接続して構成され、負荷ＭＯＳＦＥＴを半導体基板上あるいは半導体基板に形成される不純物領域（Ｎ型ウェル領域）に形成するものである。なお、本実施例においては、半導体集積回路に用いるトランジスタとして一般的なＭＯＳＦＥＴを例に説明するが、これに限らずＭＩＳＦＥＴ等の電界効果トランジスタを用いることもできる。また、図面においては、Ｐ型ＭＯＳＦＥＴにはそのゲートに丸印を付しＮ型ＭＯＳＦＥＴと区別する。
【００１７】
本実施例によるＳＲＡＭは、複数のメモリセル（ＣＥＬＬ００〜ＣＥＬＬｎｎ）がマトリックス状（行列状）に配置され、メモリアレイ（ＣＥＬＬ００〜ＣＥＬＬｎｎ）を構成する。特に制限されないが行方向、列方向ともにｎ個のメモリセルが構成されている。図１には本実施例によるＳＲＡＭのメモリアレイ部を示している。なお、メモリセルの個数は行列方向ともにその使用目的に応じて任意の個数とされる。
【００１８】
メモリセルＣＥＬＬ００を例とすると、メモリセルは２つの負荷素子を構成するＰ型ＭＯＳＦＥＴ（ＭＰ１、ＭＰ１Ｂ）と、駆動素子を構成する２つのＮ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）とにより２組のインバータ回路が構成され、このドレイン電極と、ゲート電極を交差接続することにより構成される。さらに、メモリセルには２つの転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）が配置され、転送用ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のソース・ドレイン経路は後述するビット線（ＢＬ、ＢＬＢ）とＰ型ＭＯＳＦＥＴ（ＭＰ１、ＭＰ１Ｂ）とＮ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）のドレイン電極が共通接続された点（蓄積ノードＣ１、Ｃ１Ｂ）とに接続される。また、転送用ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のゲート電極は、後述するワード線（ＷＬ）に接続され、ワード線の電位によりビット線（ＢＬ、ＢＬＢ）と蓄積ノード（Ｃ１、Ｃ１Ｂ）との導通を制御するように構成される。
【００１９】
Ｐ型ＭＯＳＦＥＴ（ＭＰ１、ＭＰ１Ｂ）のソース電極は共通に半導体装置の電源電圧ＶＤＤ（例えば１Ｖ）に接続され、Ｎ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）のソース電極は共通に後述するソース線（ＳＬ）に接続されている。また、Ｐ型ＭＯＳＦＥＴ（ＭＰ１，ＭＰ１Ｂ）の基板（チャネル領域）は電源電圧ＶＤＤに接続される。また、Ｎ型ＭＯＳＦＥＴ（ＭＮ２，ＭＮ２Ｂ）及びＮ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板（チャネル領域）は半導体装置の固定電位点（接地電位ＶＳＳ）に接続される。
【００２０】
また、ワード線ＷＬは上述したように、転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のゲート電極に接続され、ワード線ＷＬが選択状態（例えばハイレベル１Ｖ）とされた場合に、転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）を導通状態として、ビット線（ＢＬ、ＢＬＢ）と蓄積ノード（Ｃ１、Ｃ１Ｂ）とを接続する。図示しないが、ワード線ＷＬはメモリアレイの行方向に延在し、各メモリセル（ＣＥＬＬ００〜ＣＥＬＬ０ｎ）の転送用ＭＯＳＦＥＴに共通接続される。
【００２１】
また、ビット線（ＢＬ、ＢＬＢ）は転送用ＭＯＳＦＥＴを介して、蓄積ノード（Ｃ１、Ｃ１Ｂ）と接続され、各メモリセルへの情報の書き込み及び読みだしを行う。ビット線（ＢＬ、ＢＬＢ）はメモリアレイの列方向に延在し、列方向の各メモリセル（ＣＥＬＬ００〜ＣＥＬＬｎ０）に共通とされる。
【００２２】
また、ソース線（ＳＬ）は、メモリセルのＮ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）のソース電極に共通に接続され、Ｎ型ＭＯＳＦＥＴのソース電位を制御する。このソース線（ＳＬ）はワード線（ＷＬ）と同様にメモリアレイの行方向に延在し、各メモリセル（ＣＥＬＬ００〜ＣＥＬＬ０ｎ）のＮ型ＭＯＳＦＥＴのソース電極に共通に接続される。
【００２３】
Ｐ型ＭＯＳＦＥＴ（ＭＰ１ＭＰ１Ｂ）とＮ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）から構成された第１のインバータ回路と、Ｐ型ＭＯＳＦＥＴ（ＭＰ１Ｂ）とＮ型ＭＯＳＦＥＴ（ＭＮ２Ｂ）から構成された第２のインバータ回路とは、正帰還ループを形成することにより、蓄積ノード（Ｃ１、Ｃ１Ｂ）にハイレベル又はロウレベルの情報を記憶する記憶素子を構成している。
【００２４】
ここで、ワード線ＷＬは図示しないワード線駆動回路により、ＳＲＡＭが構成される半導体集積回路装置の電源電圧であるＶＤＤ（ここでは、１Ｖの正電源であり、以下”Ｈ”又は”ハイレベル”とも称する）から半導体装置の接地電位であるＶＳＳ（ここでは０Ｖであり、以下”Ｌ”又は”ロウレベル”とも称する）の範囲で振幅するようにされる。ワード線駆動回路は所定のワード線を選択する場合に、該ワード線を電源電圧ＶＤＤに接続することにより転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）を導通状態にし、また、非選択とする場合には接地電位ＶＳＳに接続し、転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）を非導通状態とする。なお、ワード線ＷＬの駆動電圧は電源電圧ＶＤＤに限らず、これより高い電圧又は低い電圧とすることもできる。ワード線ＷＬの駆動電圧をＶＤＤより高くした場合には、転送用ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の駆動能力を増大することができ、情報の読みだし速度を向上させることができる。また、書き込み時には、転送用ＭＯＳＦＥＴによる電位の低下（いわゆる、Ｖｔｈ落ち）を防ぎ、ビット線の振幅をより減少することができる。また、転送用ＭＯＳＦＥＴが導通する範囲でワード線ＷＬの駆動電圧をＶＤＤより低下させれば、ワード線の振幅を低減することができ、消費電力を削減することができる。
【００２５】
また、ソース線（ＳＬ）は、情報の書き込み時にはハイインピーダンス状態（または、フローティング状態）あるいは電源電圧ＶＤＤにされ、また、情報の読みだし時には、接地電位ＶＳＳより低い電位ＶＳＬ（例えば−０．５Ｖ）に制御される。
【００２６】
次に、図２を用いて、本実施例によるＳＲＡＭの書き込み動作を説明する。なお、ここでは書き込み時にソース線ＳＬを電源電圧ＶＤＤとする例を示す。
【００２７】
以下、図２の波形図を用いて従来例と本発明との比較をする。
【００２８】
図２では電源電圧ＶＤＤを１．０Ｖ、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈを０．４Ｖと仮定している。また、書き込み前にはメモリセル内ノード（Ｃ１、Ｃ１Ｂ）はそれぞれ、”Ｈ”、”Ｌ”（”Ｌ”は接地点電位ＶＳＳレベルを表す）であると仮定する。
【００２９】
図２（ｂ）において、従来例ではメモリセルへのデータの書き込みは、ビット線（ＢＬ、ＢＬＢ）の電位差を電源電圧である１．０と接地電位である０．０Ｖまで広げ、ワード線ＷＬを”Ｈ”にすることによってメモリセル内のノード（Ｃ１、Ｃ１Ｂ）に情報を書き込んでいる。この従来例のように、ビット線の電位差を電源電圧まで広げると、ビット線（ＢＬ、ＢＬＢ）の振幅が大きくなり、ビット線を駆動するための消費電力が大きくなる。
【００３０】
これに対し、本実施例では図２（ａ）に示すように、図示しないビット線（ＢＬ、ＢＬＢ）のプリチャージの後、ソース線ＳＬを”Ｌ”から”Ｈ”とする。その後、図示しないカラムスイッチが導通し、ビット線ＢＬを”Ｈ”から転送ＭＯＳＦＥＴのしきい値電圧Ｖｔｈ（０．４Ｖ）以上に下げ、さらに、ワード線を”Ｈ”にしてメモリセル内ノードＣ１に”Ｌ”を書き込む。
【００３１】
この書き込み動作を詳しく説明すると以下のようになる。ソース線ＳＬが”Ｈ”になると、メモリセル内ノードＣ１Ｂの電位は”Ｌ”からＶＤＤ−Ｖｔｈ（０．６Ｖ）に上昇する。ワード線を”Ｈ”にしビット線ＢＬにＶＤＤ−Ｖｔｈ（０．６Ｖ）よりも低い電位（たとえば０．５Ｖ）を与えるとメモリセル内ノードＣ１はその電位（たとえば０．５Ｖ）になる。最終的にメモリセル内ノードＣ１には０．５Ｖ、メモリセル内ノードＣ１Ｂには０．６Ｖの電位が生じ、メモリセル内ノード（Ｃ１、Ｃ１Ｂ）にはビット線の電位差が反映される。その後、ワード線を”Ｌ”にし、ソース線ＳＬを”Ｌ”にすることにより反映されたデータが電源電圧差まで増幅され、メモリセルの各ノードに与えられた情報が書き込まれる。
【００３２】
このように、書き込み時にソース線ＳＬの電位を電源電圧ＶＤＤとすることによりノードＣ１Ｂに生ずる電位をソース線ＳＬに与えた電位から駆動ＭＯＳＦＥＴのしきい値電圧分だけ低い電位に保つことができ、ノードＣ１に与える電位は前述した「しきい値電圧だけ低い電位」に対し、書き込むべき情報に応じた電位差をもつ電位とすることができる。従って、従来の様にビット線を電源電圧分だけ振幅させる場合に比べ、小さい振幅でメモリセルに情報を書き込むことができる。ビット線（ＢＬ、ＢＬＢ）に与えた振幅を電源電圧ＶＤＤより小さくしているため、従来に比べ、ビット線（ＢＬ、ＢＬＢ）の駆動に要する消費電力を小さくできる。
【００３３】
一般にＭＯＳＦＥＴのしきい値は電源電圧ＶＤＤの４０％程度であるので、ＶＤＤ−Ｖｔｈは電源電圧ＶＤＤの６０％程度になる。従って、図２（ａ）の例ではビット線に高々電源電圧ＶＤＤの５０％の電位変化を与えればよい。従って、消費電力が電源電圧の２乗に比例することを考慮すると、消費電力は従来例の２５％に減少する。
【００３４】
図２の実施例では書き込み前にビット線（ＢＬ、ＢＬＢ）を”Ｈ”にプリチャージしているが、電源電圧ＶＤＤの半分（ＶＤＤ／２）にプリチャージしてもよい。その場合、書き込みに必要なビット線（ＢＬ、ＢＬＢ）の電位変化はＶＤＤ−Ｖｔｈ−ＶＤＤ／２（０．１Ｖ）になり、これは電源電圧の１０％程度の振幅になるので、前記の例よりもさらに低消費電力化できる。
【００３５】
また、図２の実施例では書き込み時にソース線ＳＬを”Ｈ”にしているが、ハイインピーダンス状態（又は、外部から電位を与えないフローティング状態）にしてもよい。ソース線をフロート状態にすると、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の駆動能力がなくなり、ビット線（ＢＬ、ＢＬＢ）に設けた電位差がメモリセル内ノード（Ｃ１、Ｃ１Ｂ）に容易に反映できるので、ビット線（ＢＬ、ＢＬＢ）の振幅を低減でき、低消費電力化できる。前記ビット線（ＢＬ、ＢＬＢ）をＶＤＤ／２にプリチャージする実施例と、ソース線をフロート状態にする実施例については図５及び図６で詳述する。
【００３６】
また、図１では転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）にＮ型ＭＯＳＦＥＴを用いているがＰ型ＭＯＳＦＥＴを用いてもよい。この場合、ビット線（ＢＬ、ＢＬＢ）の一方を、転送ＭＯＳＦＥＴのしきい値電圧Ｖｔｈ（例えば、０．４Ｖ）より小さい電圧値（例えば、０．１Ｖ）だけ負電源方向に下げた場合でもメモリセル内ノード（Ｃ１、Ｃ１Ｂ）にビット線の電位差が反映され、書き込みが可能になる。
【００３７】
このように、ソース線ＳＬを制御することで、ビット線（ＢＬ、ＢＬＢ）の電位を小量変化させただけでメモリセル内ノード（Ｃ１、Ｃ１Ｂ）にビット線（ＢＬ、ＢＬＢ）の電位差が反映されるようにメモリセルを構成することができ、消費電力の小さいＳＲＡＭを構成することができる。
【００３８】
次に、図３を用いてメモリセルの読み出し時における本発明の実施例を説明する。
【００３９】
図３は電源電圧ＶＤＤを１．０Ｖ、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈを０．４Ｖと仮定したときの波形図である。
【００４０】
図３（ｂ）において、従来例ではメモリセルからのデータの読み出しは，ワード線ＷＬを”Ｈ”にし、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）により、”Ｈ”にプリチャージしてあるビット線（ＢＬ、ＢＬＢ）の電位を負方向に駆動させ、この変化をセンスアンプによって増幅して読み出している。
【００４１】
それに対し、図３（ｂ）の本実施例では、読み出し時にワード線を”Ｈ”にすると同時にソース線ＳＬを”Ｌ”から接地電位ＶＳＳより低い負電位ＶＳＬ（以下、”Ｂ”と記す）に接続している。
【００４２】
”Ｂ”レベルの電位ＶＳＬ（例えば、−０．５Ｖ）は”Ｌ”レベルの電位ＶＳＳ（０．０Ｖ）よりも低いので、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）も駆動能力が向上する。また、ソース線ＳＬの電位をＶＳＬに下げるため、”Ｌ”を記憶している蓄積ノードの電位は下降し、転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のゲート・ソース間電圧が拡大し、転送ＭＯＳＦＥＴの駆動能力も増大する。
【００４３】
このように、ソース線ＳＬの電位を読みだし時にＶＳＬに下げることにより、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）及び転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の駆動能力を増大させることができ、高速な情報の読みだしを達成することができる。具体的には、”Ｈ”にプリチャージしてあるビット線（ＢＬ、ＢＬＢ）の電位が速く変化することにより、ビット線の電位差を増幅するセンスアンプを起動する時間を短縮できる。
【００４４】
なお、本発明ではＶＳＳ−ＶＳＬをＰＮ接合の拡散電位（約０．７Ｖ）よりも小さくし、図１のように駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の基板電極および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板電極を接地点ＶＳＳに接続している。従って、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のしきい値が小さくなり、駆動能力がより増加する。
【００４５】
ＰＮ接合の拡散電位（約０．７Ｖ）よりも高い電位をソース線ＳＬに印加し、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の拡散層と基板からなるＰＮ接合に順方向バイアスをかけると、ソース線から基板へのリーク電流が流れるが、本発明ではソース線には前記拡散電位よりも低い電位しか印加しないので、リーク電流は小量であるのに加え、ソース線を”Ｂ”にする期間は一般に短く、小量のリーク電流による消費電力増加は、本発明を用いた半導体集積回路装置全体の消費電力の中で無視できる量である。
【００４６】
それに比較し、図１の駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の基板電極および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板電極を負電位ＶＳＬに接続すると、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の駆動能力が減少する。これはＮ型ＭＯＳＦＥＴの基板電極をソース電極よりも低い電位に接続すると、Ｎ型ＭＯＳＦＥＴのしきい値が高くなるからである。また、基板電極をＮ型ＭＯＳＦＥＴが形成されている半導体基板から絶縁する必要が生じ、アイ・エス・エス・シー・シー、ダイジェスト・オブ・テクニカル・ペーパーズ、第２４８頁から第２４９頁、１９８９年２月（ＩＳＳＣＣ ＤＩｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．２４８−２４９， Ｆｅｂ。１９８９）に記載されているような三重ウエル構造のＭＯＳＦＥＴ構造にする必要が生じる。
【００４７】
図１の駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の基板電極および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板電極をソース線ＳＬに接続する方法もあるが、上記に記述した欠点が解決されないのに加え、ソース線の寄生容量が増加するという欠点が新たに生じる。
【００４８】
本実施例では、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の基板電極および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板電極は接地電位ＶＳＳに接続し、ソース線ＳＬに独立に低電位ＶＳＬを与えるため、上述のような問題を生ずることなく、高速な読みだし動作を実現することができる。
【００４９】
図４は、本発明の方法を用いて、ワード線ＷＬを選択状態の”Ｈ”にしてから、”Ｈ”にプリチャージされたビット線（ＢＬ、ＢＬＢ）がメモリセルの情報に応じて１００ｍＶ開くまでの時間を、負電位ＶＳＬを変化させてシミュレーションしたものである。
【００５０】
電源電圧ＶＤＤは１．０Ｖの時と０．５Ｖの時であるが、ＶＳＬは−０．５Ｖ程度で、ソース線を負電位にしない場合（ＶＳＬ＝０．０Ｖの場合）に比べ、十分効果のあることが分かる。
【００５１】
次に、本発明のより具体的な実施例を図５を用いて説明する。
【００５２】
図５では簡単のためＭＯＳＦＥＴの基板電極の接続は省略しているが、図１と同様にＰ型ＭＯＳＦＥＴの基板電極はＶＤＤにＮ型ＭＯＳＦＥＴの基板電極は接地点電位ＶＳＳに接続する。もちろん前記基板電極の接続は本発明の範囲を越えない範囲で変更することができる。
【００５３】
図５において、１００、１０１はビット線（ＢＬ、ＢＬＢ）を所定電位にプリチャージするためのイコライザ回路、２００はメモリセル、３００はビット線（ＢＬ、ＢＬＢ）とセンスアンプとの接続を制御するカラムスイッチ回路、４００はビット線（ＢＬ、ＢＬＢ）に生じた電位差を情報の読みだし時に増幅するセンスアンプである。また、５００はソース線ＳＬの電位を制御するソース線ドライバであり、制御信号φａ、φｂを用いてソース線ＳＬに所定の電位を供給する。また、６００はライトドライバ回路であり、情報の書き込み時にビット線（ＢＬ、ＢＬＢ）を書き込むべき情報に応じた所定の電位とするよう動作する。
【００５４】
ソースドライバ回路５００は、ソース線ＳＬと低電位ＶＳＬの間にソースドレイン経路が接続され、ゲート電極に印加される電圧によりソース線ＳＬに低電位を供給するＮ型ＭＯＳＦＥＴ（５Ｎ５）と、ソース線ＳＬと接地電位ＶＳＳの間にソースドレイン経路が接続され、ゲート電極に印加される電圧によりソース線ＳＬを接地電位にするＮ型ＭＯＳＦＥＴ（５Ｎ８）と、ソース線ＳＬとＮ型ＭＯＳＦＥＴ（５Ｎ８）との間に直列に接続され、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）と相補的に動作するようにされたＮ型ＭＯＳＦＥＴ（５Ｎ６）とを有している。これにより、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）が導通状態とされたときは、Ｎ型ＭＯＳＦＥＴ（５Ｎ６）は非導通となりソース線ＳＬには低電位ＶＳＬが供給され、Ｎ型ＭＯＳＦＥＴ（５Ｎ６）が導通状態とされ、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）が非導通とされればソース線ＳＬには接地電位ＶＳＳが供給される。また、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）とＮ型ＭＯＳＦＥＴ（５Ｎ８）とをともに非導通とすればソース線ＳＬはハイインピーダンス状態となる。なお、ソース線ＳＬに電源電圧ＶＤＤを供給する場合には、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）のかわりに、ソース電極を電源電圧ＶＤＤに接続したＰ型ＭＯＳＦＥＴを用いればよい。
【００５５】
さらに、ソースドライバ回路５００は、制御信号φａを受けその反転信号を出力するＣＭＯＳインバータ回路（５Ｐ１、５Ｎ２）と、インバータ回路の出力を受けソース電極に低電圧ＶＳＬが接続されたＮ型ＭＯＳＦＥＴ（５Ｎ５）と、制御信号φｂを受けソース電極が接地電位ＶＳＳに接続されたＮ型ＭＯＳＦＥＴ（５Ｎ８）とから構成される。制御信号φａが”Ｈ”とされ、制御信号φｂが”Ｌ”とされると、ソース線ＳＬはハイインピーダンス状態とされる。反対に、制御信号φａが”Ｌ”とされると、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）を介して、低電位ＶＳＬが供給される。また、制御信号φａが”Ｈ”とされ、制御信号φｂも”Ｈ”とされると、ソース線ＳＬには５Ｎ６、５Ｎ８を介して接地電位ＶＳＳが供給される。
【００５６】
また、ソースドライバ回路５００のＮ型ＭＯＳＦＥＴ（５Ｎ３）のゲート電極にはインバータ回路の出力が供給される。これは、インバータ回路を構成するトランジスタ５Ｎ２のゲート電極に接地電位である”Ｌ”の信号が印加した場合に、ソース・ドレイン電極に低電位ＶＳＬが印加されているため、リーク電流が流れるのを防ぐものである。インバータ回路の出力によりトランジスタ５Ｎ３が導通し、５Ｎ２のゲート電極を低電位ＶＳＬに固定するように構成されている。また、ダイオード形態にされるＮ型ＭＯＳＦＥＴ（５Ｎ４）もリーク電流を低下させるためのものであり、制御信号φａが”Ｈ”の場合にトランジスタ５Ｎ２のゲート電極の電位をしきい値電圧分だけ下げるよう構成される。また、Ｎ型ＭＯＳＦＥＴ（５Ｎ１）はソースドライバ回路５００の応答速度を早めるためのものであり、インバータ回路の出力から５Ｎ３、５Ｎ２を介して形成されるフィードバック経路によりインバータ回路（５Ｐ１、５Ｎ２）の応答速度が遅れるのを防止するためのものである。さらに、Ｐ型ＭＯＳＦＥＴ（５Ｐ２）とＮ型ＭＯＳＦＥＴ（５Ｎ７）はインバータ回路（５Ｐ１、５Ｎ２）の出力を受け、該出力を反転した信号により、Ｎ型ＭＯＳＦＥＴ（５Ｎ６）を制御する。
【００５７】
なお、本実施例では、読みだし時にソース線ＳＬをハイインピーダンス状態（又は、フローティング状態）に制御し、また、ビット線（ＢＬ、ＢＬＢ）のプリチャージを電源電圧の約半分（ＶＤＤ／２）とすることにより、高速かつ低消費電力の動作を実現する場合の例を示す。
【００５８】
図５において、情報の書き込み時には、制御信号φａを”Ｈ”にし、制御信号φｂを”Ｈ”から”Ｌ”に変えることによりソース線ＳＬを”Ｌ”からハイインピーダンス状態（又は、フローティング状態）”Ｂ”へ変化させる。読み出し動作および書き込み動作前には、イコライザ回路（１００、１０１）によってビット線（ＢＬ、ＢＬＢ）および読み出し出力（ＯＵＴ、ＯＵＴＢ）がＶＤＤ／２の電位にプリチャージされている。以下、書き込み動作、読み出し動作の順に説明する。電源電圧ＶＤＤは１．０Ｖ、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈは０、４Ｖと仮定する。
【００５９】
図６は、図５に示したＳＲＡＭの書き込み時の波形図である。
【００６０】
書き込み前にはメモリセル内ノード（Ｃ１、Ｃ１Ｂ）はそれぞれ”Ｈ”、”Ｌ”であり、メモリセル内ノード（Ｃ１、Ｃ１Ｂ）にそれぞれ”Ｌ”、”Ｈ”を書き込む場合を仮定する。最初にイコライザ線ＥＱを”Ｌ”にし、イコライザ１００、１０１を非動作状態にする。書き込むべき情報であるライトデータＤＢが”Ｈ”である場合、その後ワード線ＷＬを”Ｈ”に、ソース線ドライバ５００を用いてソース線をハイインピーダンス状態（フローティング状態）にし、ライトイネーブルＷＥを”Ｈ”にして、ライトドライバ６００によってビット線ＢＬを負電位方向に駆動する。
【００６１】
ライトドライバを構成しているＮ型ＭＯＳＦＥＴＭＮ３、ＭＮ４およびＭＮ３Ｂ、ＭＮ４Ｂを十分に小さいゲート幅（メモリセル２００のＭＯＳＦＥＴ ＭＮ１、ＭＮ２と同程度のゲート幅）にしておき、ビット線（ＢＬ、ＢＬＢ）が約１００ｍＶ程度開いた状態でライトイネーブルＷＥを”Ｌ”に、ワード線ＷＬを”Ｌ”にする
ソース線ＳＬはハイインピーダンス状態（フローティング状態）になっているので、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の駆動能力がなくなり、ビット線ＢＬの電位が小量低くなっただけで、メモリセル内ノードＣ１、Ｃ１Ｂにビット線ＢＬ、ＢＬＢの電位差を反映した電位差ΔＶが生じる。
【００６２】
最後にソース線ＳＬを”Ｌ”にすることによって前記電位差ΔＶがメモリセルによって電源電圧差まで増幅される。
【００６３】
ライトドライバ回路６００を構成しているＮ型ＭＯＳＦＥＴＭＮ３、ＭＮ４およびＭＮ３Ｂ、ＭＮ４Ｂのゲート幅を十分小さくすることにより、ビット線（ＢＬ、ＢＬＢ）間の電位差が徐々に大きくなる。これにより、ＷＥを”Ｈ”にする時間を調整することで、容易にビット線ＢＬ、ＢＬＢに小量の電位差を発生させることができ、ライトドライバの構成が簡単になる。もちろん、外部にＶＤＤ／２より小量小さい電源（電源電圧が１．０Ｖの場合には０．４Ｖ程度）を用意し、これを用いてビット線ＢＬ、ＢＬＢを駆動してもよい。
【００６４】
このように、書き込み時にソース線ＳＬをハイインピーダンス状態（フローティング状態）にすることにより、ビット線の振幅を小さくしても、メモリセルに所定の情報を書き込むことができ、ビット線を駆動するための消費電力を低減させることができる。
【００６５】
また、ビット線をＶＤＤ／２にプリチャージしているため、”Ｌ”を書き込むべきビット線の電位はＶＤＤ／２より少量変化させるだけで蓄積ノードに所定の電位差をあたえることができるため、ビット線をＶＤＤにプリチャージする場合に比べさらにビット線の振幅を小さくすることができ、ビット線を駆動するための消費電力を低減させることができる。
【００６６】
また、ビット線に書き込むべき情報にしたがった電位差をあたえるライトドライバ回路においては、ビット線の電荷を引く抜くトランジスタのサイズを小さくすることにより、ビット線に微小な電位差を簡単な回路構成で与えることができる。
【００６７】
図７は、図５に示したＳＲＡＭの読み出し時の波形図である。
【００６８】
先ずイコライザ線ＥＱを”Ｌ”にし、イコライザ（１００、１０１）を非動作状態にする。その後ワード線ＷＬを”Ｈ”し、ソース線ドライバ５００を用いてソース線ＳＬを”Ｂ”にする。”Ｂ”レベルの電位ＶＳＬ（−０．５Ｖ）は”Ｌ”レベルの電位ＶＳＳ（０．０Ｖ）よりも低いので、駆動ＭＯＳＦＥＴ（ＭＮ２）と、転送ＭＯＳＦＥＴ（ＭＮ１）の駆動能力が向上し、”Ｈ”にプリチャージしてあるビット線（ＢＬ、ＢＬＢ）の電位が速く変化する。ビット線（ＢＬ、ＢＬＢ）の電位がセンスアンプが増幅できる程度（約１００ｍＶ）開いたところで、センスアンプ線ＳＡを”Ｈ”にしてセンスアンプ４００を起動し、ビット線ＢＬ、ＢＬＢの電位差を電源電圧差まで増幅し、読み出し出力（ＯＵＴ、ＯＵＴＢ）に出力する。
【００６９】
本実施例では同時に図５に示すカラムスイッチ３００をオフにして、ビット線ＢＬ、ＢＬＢが電源電圧まで開くのを防いでいる。なお、カラムスイッチ３００は、センスアンプ４００を活性化させる制御信号ＳＡと同じ制御信号により制御され、センスアンプ４００が活性状態とされるときに、カラムスイッチ３００が非導通状態となるように構成される。
【００７０】
図５の実施例ではイコライザ１００、１０１を用いて、ビット線（ＢＬ、ＢＬＢ）をＶＤＤ／２の電位（０．５Ｖ）にプリチャージしているが、正電源電圧ＶＤＤ（１．０Ｖ）にプリチャージしてもよい。この場合、読み出し時間は、駆動ＭＯＳＦＥＴ（ＭＮ２）および転送ＭＯＳＦＥＴ（ＭＮ１）の駆動能力が増加するため高速になる。この場合においても、書き込みはビット線ＢＬ、ＢＬＢの一方をＶＤＤ−Ｖｔｈ（０．４Ｖ）以下の量下げる必要があるが、従来のように接地点電位ＶＳＳ（０．０Ｖ）まで下げる必要がないため低消費電力化できる。
【００７１】
なお、本実施例ではビット線（ＢＬ、ＢＬＢ）をＶＤＤ／２にプリチャージしているため、ライトドライバ回路６００のＭＯＳＦＥＴ直列に接続した４個のＮ型ＭＯＳＦＥＴで構成しているが、ビット線（ＢＬ、ＢＬＢ）のプリチャージをＶＤＤにした場合には、これをＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを用いたインバータ回路で構成すればよい。また、本実施例ではイコライズ回路（１００、１０１）をＮ型ＭＯＳＦＥＴで構成しているが、ビット線のプリチャージをＶＤＤとした場合には、これらをＰ型ＭＯＳＦＥＴにより構成すればよい。
【００７２】
なお、図５のようなプリチャージ方式（ダイナミック方式）のビット線駆動方式でなくても負荷をつけたスタティック型のビット線駆動方式においても本発明を同様に適用することができる。
【００７３】
図８には、本発明を適用したＳＲＡＭの実施例を示す。
【００７４】
図１に示したように、複数のメモリセルが行列状に配置される。８００はワード線を選択・駆動するためのワード線選択回路である。ワード線選択回路８００は図示しないアドレス信号を受け、その信号をデコードすることによってメモリセルから所定のワード線を選択電位（例えば、ＶＤＤ）に駆動する。ここでワード線選択回路８００は半導体装置の電源電圧であるＶＤＤと接地電位ＶＳＳに接続され、この範囲で動作するように構成される。選択されたワード線は、電源電圧ＶＤＤ（又は、接地電位ＶＳＳ）とされ、選択されないワード線は接地電位ＶＳＳ（又は、電源電圧ＶＤＤ）とされる。
【００７５】
８１０は、センスアンプとライトドライバ回路である。特に制限されないが、各ビット線対に対応してセンスアンプ及びライトドライバ回路が設けられている。図示しないが、各センスアンプにはセンスアンプの活性状態を制御するセンスアンプ制御信号が供給され、また、ライトドライバ回路には書き込み／読みだしを制御するライトイネーブル信号及び書き込むべきデータを伝えるデータ信号が供給される。
【００７６】
８２０は、ソース線ドライバ回路であり、各ソース線ごとソース線の電位を制御するため設けられる。図５に示すように制御信号φａ及びφｂにより、ソース線をハイインピーダンス状態（又は、電源電圧ＶＤＤ）にするか、低電位ＶＳＬを供給するか、接地電位ＶＳＳを供給するかを制御するよう構成される。
【００７７】
８３０は、負電源発生装置であり、低電位ＶＳＬを発生する回路である。負電源発生装置８３０は、電源電圧ＶＤＤと接地電位ＶＳＳが供給され、これらから低電位ＶＳＬを発生し、ソースドライバ回路８２０に供給するよう構成される。
【００７８】
特に制限されないが、本実施例によるＳＲＡＭは図示しない制御回路を有し、情報の書き込み又は読みだしを制御するライイネーブル信号（ＷＥ）やワード線の選択状態を示す信号（ＷＬ）から制御信号φａ及びφｂを作成し、各ソースドライバ回路等に供給する。
【００７９】
なお、図８においては、イコライザ回路、カラムスイッチ等は省略しているが図５に示すような構成とすることができる。
【００８０】
図１０には、本発明によるランダム・アクセス・メモリを用い２ウエイセットアソシアティブ方式のキャッシュメモリを構成した実施例を示す。
【００８１】
図１０において、ＲＡＭ１、２はＳＲＡＭなどのランダム・アクセス・メモリであり、図１〜図８に示した本発明のメモリを適用して構成されるものである。ＣＭＰ１、２は比較回路、ＭＵＸ１は選択回路である。
【００８２】
ここに示すキャッシュメモリは、図示しない主記憶の情報のうち、比較的よく用いられる情報を記憶しておくことにより、図示しないＣＰＵなどの処理装置がメモリへアクセスする時間を短縮できるよう構成されている。
【００８３】
ＣＰＵなどの処理装置は、必要なデータ等が記憶されている主記憶のアドレス信号を発生する。ＲＡＭ１には、比較的よく用いられる主記憶のデータを記憶するとともに、該データの主記憶でのアドレスのうち上位数ビット（タグ部分）を照合用として記憶している。
【００８４】
必要なデータに対応する主記憶上のアドレスは下位数ビットＡＤ１と上位数ビットＡＤ２に分割され、下位数ビットＡＤ１はＲＡＭ１に供給される。ＲＡＭ１からは、アドレスＡＤ１に記憶されているタグ部分とデータとが出力される。しかしながら、下位ビットがＡＤ１であっても、上位ビットが異なれば必要なデータが正しく得られない。そこで、ＲＡＭ１から出力されたタグ部分は比較回路ＣＭＰ１にて、アドレス信号ＡＤ２と比較される。比較した結果が一致していればＲＡＭ１から出力されたデータはＣＰＵ等が必要なデータであることがわかるため、ヒット信号ＨＩＴを出力するとともに選択回路ＭＵＸ１を制御してＲＡＭ１から出力されたデータを図示しないＣＰＵ等に送出する。比較した結果が一致しない場合には、ＲＡＭ１に記憶されているデータは必要なデータと異なるため、図示しない主記憶にアクセスし必要なデータを得て、そのデータとアドレスのタグ部分とをＲＡＭ１に記憶させる。
【００８５】
本実施例では、特に制限されないが、ＲＡＭを１つ持つだけではヒット率が悪化するため、複数のＲＡＭ（ＲＡＭ１、２）を有し、それぞれのＲＡＭから出力されたタグ部分をそれぞれ比較するように構成している。複数のタグ部分はそれぞれ比較回路（ＣＭＰ１、２）で比較され、いずれかが一致すればヒット信号を出力するとともに、選択回路ＭＵＸ１において一致したＲＡＭから出力されたデータをＣＰＵ等に供給するように構成されている。
【００８６】
ＲＡＭ内では、アドレス信号ＡＤ１によりタグ部分とデータとが同時に出力されるため、タグ部分とデータとは同一のワード線に接続された複数のメモリセルに記憶されている。このような構成をとるキャッシュメモリにおいては、所定のアドレスに対応するワード線が選択されると、タグ部分を記憶する複数のメモリセルとデータを記憶する複数のメモリセルから一度にデータが出力される。例えば、ＣＰＵのアドレス選択信号が３２ビットであれば、アドレス信号ＡＤ１は１０ビット、ＡＤ２は１８ビットに分割され、１６ｋバイトのＲＡＭではタグ部分が１８ビット、それに対応するデータが１２６ビットに構成され、ＲＡＭからは一度に１４６ビットのデータが出力されることとなる。
【００８７】
従って、本実施例のＲＡＭに本発明を適用すれば、ビット線ごとにそのビット線を駆動するための消費電力を削減することができ、とくに、多数のビット線が同時に活性化される本実施例のような場合により効果を発揮する。
【００８８】
なお、図１〜図１０においては、メモリセルとして完全ＣＭＯＳ型を用いた例をしめしたが、これに制限されず、多結晶シリコンにより負荷用Ｐ型ＭＯＳＦＥＴを用いたメモリセル、あるいは多結晶シリコンで構成される高抵抗負荷を用いたメモリセルを用いることもできる。多結晶シリコンにより負荷用Ｐ型ＭＯＳＦＥＴを用いた場合には、負荷用負荷用Ｐ型ＭＯＳＦＥＴを駆動用Ｎ型ＭＯＳＦＥＴの上部に形成することができるため、集積度を高くすることができるが、多結晶シリコンを用いるため、電源電圧が低くなった場合には、駆動能力がより低下し、蓄積ノードに十分な電荷を保持できなくなるおそれがある。また、高抵抗負荷を用いる場合には、比較的簡単な工程によりＳＲＡＭを製造することができるが、待機時においても微小電流が流れるため消費電力が大きくなる。いわゆる完全ＣＭＯＳ型のメモリセルを用いた場合には、メモリセルの面積が若干大きくなるが、はかのメモリセルのタイプのような問題点は無く、特に、ＳＲＡＭと他のＣＭＯＳロジック回路等を同一の半導体チップに集積するような場合にメモリー部とロジック部との整合のとれた製造方法により高速かつ低消費電力の半導体集積回路装置を得ることができる。
【００８９】
【発明の効果】
書き込み時のビット線の充放電による消費電力を削減でき、低電源電圧での読み出し時間の増加を短縮し得る半導体集積回路装置を実現できる。
【図面の簡単な説明】
【図１】本発明の示す最も簡単なメモリセルの実施例の図である。
【図２】従来例および本発明の書き込み時の波形図を示す図である。
【図３】従来例および本発明の読み出し時の波形図を示す図である。
【図４】負電位ＶＳＬと読み出し速度の関係を示す図である。
【図５】本発明の具体的な実施例の図である。
【図６】図５の書き込み時の波形図を示す図である。
【図７】図５の読み出し時の波形図を示す図である。
【図８】本発明のメモリセルをアレー状に並べたときの図である。
【図９】従来のメモリセルの例を示す図である。
【図１０】本発明を適用したキャッシュメモリの実施例を示す図
【符号の説明】
ＶＤＤ……正電源、
ＶＳＳ……接地点、
ＳＬ、ＳＬ１、ＳＬ２、ＳＬｎ……ソース線、
ＷＬ、ＷＬ１、ＷＬ２、ＷＬｎ……ワード線、
ＢＬ、ＢＬ１、ＢＬ２、ＢＬｎ、ＢＬＢ、ＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬｎＢ……ビット線、
ＭＮ１、ＭＮ２、ＭＮ１Ｂ、ＭＮ２Ｂ……Ｎ型ＭＯＳＦＥＴ、
ＭＰ１、ＭＰ２、ＭＰ１Ｂ、ＭＰ２Ｂ……Ｐ型ＭＯＳＦＥＴ、
Ｃ１、Ｃ１Ｂ……メモリセル内ノード、
ＥＱ……イコライザ線、
ＳＡ……センスアンプ線、
ＤＢ……ライトデータ、
ＯＵＴ、ＯＵＴＢ……読み出し出力。
【産業上の利用分野】
本発明は半導体集積回路に係わり、特に高速かつ低電圧かつ低消費電力動作に適した半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、スタティックＲＡＭを低電圧で動作させる技術に関しては、１９９０ シンポジウム オン ブイ・エル・エス・アイ サーキッツ ダイジェスト オブ テクニカル ペーパーズ（１９９０年）第５３頁から第５４頁（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９９０） ｐｐ．５３−５４に述べられている。
【０００３】
図９は前記文献に記載されているメモリセルの構造である。ＭＰ１、ＭＰ１Ｂが負荷ＭＯＳＦＥＴ、Ｎ２、ＭＮ２Ｂが駆動ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）が転送ＭＯＳＦＥＴである。また、ＷＬはワード線で、転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のゲート電極に接続されている。ＢＬ、ＢＬＢはビット線で、転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の電極に接続されている。
【０００４】
負荷ＭＯＳＦＥＴ（ＭＰ１）、駆動ＭＯＳＦＥＴ（ＭＮ２）から構成された第１のインバータと負荷ＭＯＳＦＥＴ（ＭＰ１Ｂ）、駆動ＭＯＳＦＥＴ（ＭＮ２Ｂ）から構成された第２のインバータにより正帰還ループが形成されており、記憶素子を形成している。ワード線ＷＬを正電源ＶＤＤに接続することによって、ビット線（ＢＬ、ＢＬＢ）から該記憶素子のデータを読み書きする。
【０００５】
【発明が解決しようとする課題】
しかしながら、先に述べたスタティックＲＡＭではメモリセルへのデータの書き込みは、ビット線（ＢＬ、ＢＬＢ）の電位差を電源電圧まで広げ、ワード線ＷＬを電源電圧ＶＤＤにすることによって書き込んでいる。従って、ビット線（ＢＬ、ＢＬＢ）を大きく振幅する必要があるため消費電力が大きいといった問題がある。
【０００６】
また、読み出しはワード線ＷＬを電源電圧ＶＤＤにし、電源電圧ＶＤＤにプリチャージされたビット線（ＢＬ、ＢＬＢ）を負電源方向に駆動ＭＯＳＦＥＴ（ＭＮ２）と転送ＭＯＳＦＥＴ（ＭＮ１）を用いて駆動することにより読み出している。従って電源電圧を低電圧にするとＭＯＳＦＥＴの駆動能力が減少し、転送ＭＯＳＦＥＴ（ＭＮ１）と駆動ＭＯＳＦＥＴ（ＭＮ２）の駆動能力が減少するため、ビット線（ＢＬ、ＢＬＢ）にメモリセル内のデータが反映されるのに時間がかかり読み出し速度が低下するといった問題がある。
【０００７】
本発明の目的は、上述した従来技術の問題点を解決することにある。
【０００８】
また、本発明の他の目的は、書き込み時のビット線の充放電による消費電力を低減することができる半導体集積回路装置を提供することにある。
【０００９】
また、本発明の他の目的は、低電源電圧でも読み出し時間を短縮できる半導体集積回路装置を提供することにある。
【００１０】
また、本発明の更なる他の目的は明細書又は図面の記述からあきらかになるであろう。
【００１１】
【課題を解決するための手段】
上述の問題を解決するために、本願の代表的な実施例による半導体集積回路装置は、
二つの駆動ＭＯＳＦＥＴ及び少なくとも二つの転送ＭＯＳＦＥＴと、
二つの負荷素子とにより構成されたスタティック型のメモリセルがアレー状に形成され、
該二つの負荷素子の一方の電極が共に第１動作電位点に接続され、
同一列の該メモリセルの該二つの転送ＭＯＳＦＥＴのソース電極あるいはドレイン電極に共通接続された少なくとも一対のビット線と、
同一行の該メモリセルの該二つの転送ＭＯＳＦＥＴのゲート電極に共通接続された少なくとも一つのワード線と、
同一行の該メモリセルの該二つの駆動ＭＯＳＦＥＴのソース電極に共通接続された少なくとも一つのソース線から構成されている半導体集積回路において、
該メモリセルの非動作時には、該ソース線を第２動作電位点に接続し、
該メモリセルの書き込み時には、該ソース線に外部から電位を供給しないフロート状態にするか、あるいは、該第１動作電位点または第３動作電位点に接続し、該メモリセルの読み出し時には、該ソース線を第４動作電位点に接続するように構成される。
【００１２】
【作用】
上述した手段により、本発明の代表的な実施例によれば、メモリセルへの書き込み時にビット線を電気的に少量変化させるだけで書き込み動作が実行できることから、ビット線の充放電を必要最小限にとどめることができ、消費電力を削減できる。
【００１３】
また、メモリセルを構成しているＭＯＳＦＥＴの基板電位を変化させることなく、読み出し時に駆動ＭＯＳＦＥＴと転送ＭＯＳＦＥＴのビット線駆動能力を向上でき高速読み出しが可能になる。
【００１４】
【実施例】
以下、図を参照して本発明の具体的な実施例を説明する。
【００１５】
図１は本発明を半導体集積回路装置であるスタティック型ランダム・アクセス・メモリ（ＳＲＡＭ）に適用した例である。
【００１６】
図１に示すメモリセルＣＥＬＬ００は、いわゆる、完全ＣＭＯＳ型メモリセルで構成される。負荷素子となるＰ型ＭＯＳＦＥＴと駆動素子となるＮ型ＭＯＳＦＥＴとを直列接続して２組のインバータ回路を構成し、一方のインバータ回路を構成するＭＯＳＦＥＴのドレイン電極を他方のインバータ回路を構成するＭＯＳＦＥＴのゲート電極にそれぞれ交差接続して構成され、負荷ＭＯＳＦＥＴを半導体基板上あるいは半導体基板に形成される不純物領域（Ｎ型ウェル領域）に形成するものである。なお、本実施例においては、半導体集積回路に用いるトランジスタとして一般的なＭＯＳＦＥＴを例に説明するが、これに限らずＭＩＳＦＥＴ等の電界効果トランジスタを用いることもできる。また、図面においては、Ｐ型ＭＯＳＦＥＴにはそのゲートに丸印を付しＮ型ＭＯＳＦＥＴと区別する。
【００１７】
本実施例によるＳＲＡＭは、複数のメモリセル（ＣＥＬＬ００〜ＣＥＬＬｎｎ）がマトリックス状（行列状）に配置され、メモリアレイ（ＣＥＬＬ００〜ＣＥＬＬｎｎ）を構成する。特に制限されないが行方向、列方向ともにｎ個のメモリセルが構成されている。図１には本実施例によるＳＲＡＭのメモリアレイ部を示している。なお、メモリセルの個数は行列方向ともにその使用目的に応じて任意の個数とされる。
【００１８】
メモリセルＣＥＬＬ００を例とすると、メモリセルは２つの負荷素子を構成するＰ型ＭＯＳＦＥＴ（ＭＰ１、ＭＰ１Ｂ）と、駆動素子を構成する２つのＮ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）とにより２組のインバータ回路が構成され、このドレイン電極と、ゲート電極を交差接続することにより構成される。さらに、メモリセルには２つの転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）が配置され、転送用ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のソース・ドレイン経路は後述するビット線（ＢＬ、ＢＬＢ）とＰ型ＭＯＳＦＥＴ（ＭＰ１、ＭＰ１Ｂ）とＮ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）のドレイン電極が共通接続された点（蓄積ノードＣ１、Ｃ１Ｂ）とに接続される。また、転送用ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のゲート電極は、後述するワード線（ＷＬ）に接続され、ワード線の電位によりビット線（ＢＬ、ＢＬＢ）と蓄積ノード（Ｃ１、Ｃ１Ｂ）との導通を制御するように構成される。
【００１９】
Ｐ型ＭＯＳＦＥＴ（ＭＰ１、ＭＰ１Ｂ）のソース電極は共通に半導体装置の電源電圧ＶＤＤ（例えば１Ｖ）に接続され、Ｎ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）のソース電極は共通に後述するソース線（ＳＬ）に接続されている。また、Ｐ型ＭＯＳＦＥＴ（ＭＰ１，ＭＰ１Ｂ）の基板（チャネル領域）は電源電圧ＶＤＤに接続される。また、Ｎ型ＭＯＳＦＥＴ（ＭＮ２，ＭＮ２Ｂ）及びＮ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板（チャネル領域）は半導体装置の固定電位点（接地電位ＶＳＳ）に接続される。
【００２０】
また、ワード線ＷＬは上述したように、転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のゲート電極に接続され、ワード線ＷＬが選択状態（例えばハイレベル１Ｖ）とされた場合に、転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）を導通状態として、ビット線（ＢＬ、ＢＬＢ）と蓄積ノード（Ｃ１、Ｃ１Ｂ）とを接続する。図示しないが、ワード線ＷＬはメモリアレイの行方向に延在し、各メモリセル（ＣＥＬＬ００〜ＣＥＬＬ０ｎ）の転送用ＭＯＳＦＥＴに共通接続される。
【００２１】
また、ビット線（ＢＬ、ＢＬＢ）は転送用ＭＯＳＦＥＴを介して、蓄積ノード（Ｃ１、Ｃ１Ｂ）と接続され、各メモリセルへの情報の書き込み及び読みだしを行う。ビット線（ＢＬ、ＢＬＢ）はメモリアレイの列方向に延在し、列方向の各メモリセル（ＣＥＬＬ００〜ＣＥＬＬｎ０）に共通とされる。
【００２２】
また、ソース線（ＳＬ）は、メモリセルのＮ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）のソース電極に共通に接続され、Ｎ型ＭＯＳＦＥＴのソース電位を制御する。このソース線（ＳＬ）はワード線（ＷＬ）と同様にメモリアレイの行方向に延在し、各メモリセル（ＣＥＬＬ００〜ＣＥＬＬ０ｎ）のＮ型ＭＯＳＦＥＴのソース電極に共通に接続される。
【００２３】
Ｐ型ＭＯＳＦＥＴ（ＭＰ１ＭＰ１Ｂ）とＮ型ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）から構成された第１のインバータ回路と、Ｐ型ＭＯＳＦＥＴ（ＭＰ１Ｂ）とＮ型ＭＯＳＦＥＴ（ＭＮ２Ｂ）から構成された第２のインバータ回路とは、正帰還ループを形成することにより、蓄積ノード（Ｃ１、Ｃ１Ｂ）にハイレベル又はロウレベルの情報を記憶する記憶素子を構成している。
【００２４】
ここで、ワード線ＷＬは図示しないワード線駆動回路により、ＳＲＡＭが構成される半導体集積回路装置の電源電圧であるＶＤＤ（ここでは、１Ｖの正電源であり、以下”Ｈ”又は”ハイレベル”とも称する）から半導体装置の接地電位であるＶＳＳ（ここでは０Ｖであり、以下”Ｌ”又は”ロウレベル”とも称する）の範囲で振幅するようにされる。ワード線駆動回路は所定のワード線を選択する場合に、該ワード線を電源電圧ＶＤＤに接続することにより転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）を導通状態にし、また、非選択とする場合には接地電位ＶＳＳに接続し、転送用Ｎ型ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）を非導通状態とする。なお、ワード線ＷＬの駆動電圧は電源電圧ＶＤＤに限らず、これより高い電圧又は低い電圧とすることもできる。ワード線ＷＬの駆動電圧をＶＤＤより高くした場合には、転送用ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の駆動能力を増大することができ、情報の読みだし速度を向上させることができる。また、書き込み時には、転送用ＭＯＳＦＥＴによる電位の低下（いわゆる、Ｖｔｈ落ち）を防ぎ、ビット線の振幅をより減少することができる。また、転送用ＭＯＳＦＥＴが導通する範囲でワード線ＷＬの駆動電圧をＶＤＤより低下させれば、ワード線の振幅を低減することができ、消費電力を削減することができる。
【００２５】
また、ソース線（ＳＬ）は、情報の書き込み時にはハイインピーダンス状態（または、フローティング状態）あるいは電源電圧ＶＤＤにされ、また、情報の読みだし時には、接地電位ＶＳＳより低い電位ＶＳＬ（例えば−０．５Ｖ）に制御される。
【００２６】
次に、図２を用いて、本実施例によるＳＲＡＭの書き込み動作を説明する。なお、ここでは書き込み時にソース線ＳＬを電源電圧ＶＤＤとする例を示す。
【００２７】
以下、図２の波形図を用いて従来例と本発明との比較をする。
【００２８】
図２では電源電圧ＶＤＤを１．０Ｖ、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈを０．４Ｖと仮定している。また、書き込み前にはメモリセル内ノード（Ｃ１、Ｃ１Ｂ）はそれぞれ、”Ｈ”、”Ｌ”（”Ｌ”は接地点電位ＶＳＳレベルを表す）であると仮定する。
【００２９】
図２（ｂ）において、従来例ではメモリセルへのデータの書き込みは、ビット線（ＢＬ、ＢＬＢ）の電位差を電源電圧である１．０と接地電位である０．０Ｖまで広げ、ワード線ＷＬを”Ｈ”にすることによってメモリセル内のノード（Ｃ１、Ｃ１Ｂ）に情報を書き込んでいる。この従来例のように、ビット線の電位差を電源電圧まで広げると、ビット線（ＢＬ、ＢＬＢ）の振幅が大きくなり、ビット線を駆動するための消費電力が大きくなる。
【００３０】
これに対し、本実施例では図２（ａ）に示すように、図示しないビット線（ＢＬ、ＢＬＢ）のプリチャージの後、ソース線ＳＬを”Ｌ”から”Ｈ”とする。その後、図示しないカラムスイッチが導通し、ビット線ＢＬを”Ｈ”から転送ＭＯＳＦＥＴのしきい値電圧Ｖｔｈ（０．４Ｖ）以上に下げ、さらに、ワード線を”Ｈ”にしてメモリセル内ノードＣ１に”Ｌ”を書き込む。
【００３１】
この書き込み動作を詳しく説明すると以下のようになる。ソース線ＳＬが”Ｈ”になると、メモリセル内ノードＣ１Ｂの電位は”Ｌ”からＶＤＤ−Ｖｔｈ（０．６Ｖ）に上昇する。ワード線を”Ｈ”にしビット線ＢＬにＶＤＤ−Ｖｔｈ（０．６Ｖ）よりも低い電位（たとえば０．５Ｖ）を与えるとメモリセル内ノードＣ１はその電位（たとえば０．５Ｖ）になる。最終的にメモリセル内ノードＣ１には０．５Ｖ、メモリセル内ノードＣ１Ｂには０．６Ｖの電位が生じ、メモリセル内ノード（Ｃ１、Ｃ１Ｂ）にはビット線の電位差が反映される。その後、ワード線を”Ｌ”にし、ソース線ＳＬを”Ｌ”にすることにより反映されたデータが電源電圧差まで増幅され、メモリセルの各ノードに与えられた情報が書き込まれる。
【００３２】
このように、書き込み時にソース線ＳＬの電位を電源電圧ＶＤＤとすることによりノードＣ１Ｂに生ずる電位をソース線ＳＬに与えた電位から駆動ＭＯＳＦＥＴのしきい値電圧分だけ低い電位に保つことができ、ノードＣ１に与える電位は前述した「しきい値電圧だけ低い電位」に対し、書き込むべき情報に応じた電位差をもつ電位とすることができる。従って、従来の様にビット線を電源電圧分だけ振幅させる場合に比べ、小さい振幅でメモリセルに情報を書き込むことができる。ビット線（ＢＬ、ＢＬＢ）に与えた振幅を電源電圧ＶＤＤより小さくしているため、従来に比べ、ビット線（ＢＬ、ＢＬＢ）の駆動に要する消費電力を小さくできる。
【００３３】
一般にＭＯＳＦＥＴのしきい値は電源電圧ＶＤＤの４０％程度であるので、ＶＤＤ−Ｖｔｈは電源電圧ＶＤＤの６０％程度になる。従って、図２（ａ）の例ではビット線に高々電源電圧ＶＤＤの５０％の電位変化を与えればよい。従って、消費電力が電源電圧の２乗に比例することを考慮すると、消費電力は従来例の２５％に減少する。
【００３４】
図２の実施例では書き込み前にビット線（ＢＬ、ＢＬＢ）を”Ｈ”にプリチャージしているが、電源電圧ＶＤＤの半分（ＶＤＤ／２）にプリチャージしてもよい。その場合、書き込みに必要なビット線（ＢＬ、ＢＬＢ）の電位変化はＶＤＤ−Ｖｔｈ−ＶＤＤ／２（０．１Ｖ）になり、これは電源電圧の１０％程度の振幅になるので、前記の例よりもさらに低消費電力化できる。
【００３５】
また、図２の実施例では書き込み時にソース線ＳＬを”Ｈ”にしているが、ハイインピーダンス状態（又は、外部から電位を与えないフローティング状態）にしてもよい。ソース線をフロート状態にすると、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の駆動能力がなくなり、ビット線（ＢＬ、ＢＬＢ）に設けた電位差がメモリセル内ノード（Ｃ１、Ｃ１Ｂ）に容易に反映できるので、ビット線（ＢＬ、ＢＬＢ）の振幅を低減でき、低消費電力化できる。前記ビット線（ＢＬ、ＢＬＢ）をＶＤＤ／２にプリチャージする実施例と、ソース線をフロート状態にする実施例については図５及び図６で詳述する。
【００３６】
また、図１では転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）にＮ型ＭＯＳＦＥＴを用いているがＰ型ＭＯＳＦＥＴを用いてもよい。この場合、ビット線（ＢＬ、ＢＬＢ）の一方を、転送ＭＯＳＦＥＴのしきい値電圧Ｖｔｈ（例えば、０．４Ｖ）より小さい電圧値（例えば、０．１Ｖ）だけ負電源方向に下げた場合でもメモリセル内ノード（Ｃ１、Ｃ１Ｂ）にビット線の電位差が反映され、書き込みが可能になる。
【００３７】
このように、ソース線ＳＬを制御することで、ビット線（ＢＬ、ＢＬＢ）の電位を小量変化させただけでメモリセル内ノード（Ｃ１、Ｃ１Ｂ）にビット線（ＢＬ、ＢＬＢ）の電位差が反映されるようにメモリセルを構成することができ、消費電力の小さいＳＲＡＭを構成することができる。
【００３８】
次に、図３を用いてメモリセルの読み出し時における本発明の実施例を説明する。
【００３９】
図３は電源電圧ＶＤＤを１．０Ｖ、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈを０．４Ｖと仮定したときの波形図である。
【００４０】
図３（ｂ）において、従来例ではメモリセルからのデータの読み出しは，ワード線ＷＬを”Ｈ”にし、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）により、”Ｈ”にプリチャージしてあるビット線（ＢＬ、ＢＬＢ）の電位を負方向に駆動させ、この変化をセンスアンプによって増幅して読み出している。
【００４１】
それに対し、図３（ｂ）の本実施例では、読み出し時にワード線を”Ｈ”にすると同時にソース線ＳＬを”Ｌ”から接地電位ＶＳＳより低い負電位ＶＳＬ（以下、”Ｂ”と記す）に接続している。
【００４２】
”Ｂ”レベルの電位ＶＳＬ（例えば、−０．５Ｖ）は”Ｌ”レベルの電位ＶＳＳ（０．０Ｖ）よりも低いので、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）も駆動能力が向上する。また、ソース線ＳＬの電位をＶＳＬに下げるため、”Ｌ”を記憶している蓄積ノードの電位は下降し、転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のゲート・ソース間電圧が拡大し、転送ＭＯＳＦＥＴの駆動能力も増大する。
【００４３】
このように、ソース線ＳＬの電位を読みだし時にＶＳＬに下げることにより、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）及び転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の駆動能力を増大させることができ、高速な情報の読みだしを達成することができる。具体的には、”Ｈ”にプリチャージしてあるビット線（ＢＬ、ＢＬＢ）の電位が速く変化することにより、ビット線の電位差を増幅するセンスアンプを起動する時間を短縮できる。
【００４４】
なお、本発明ではＶＳＳ−ＶＳＬをＰＮ接合の拡散電位（約０．７Ｖ）よりも小さくし、図１のように駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の基板電極および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板電極を接地点ＶＳＳに接続している。従って、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）のしきい値が小さくなり、駆動能力がより増加する。
【００４５】
ＰＮ接合の拡散電位（約０．７Ｖ）よりも高い電位をソース線ＳＬに印加し、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の拡散層と基板からなるＰＮ接合に順方向バイアスをかけると、ソース線から基板へのリーク電流が流れるが、本発明ではソース線には前記拡散電位よりも低い電位しか印加しないので、リーク電流は小量であるのに加え、ソース線を”Ｂ”にする期間は一般に短く、小量のリーク電流による消費電力増加は、本発明を用いた半導体集積回路装置全体の消費電力の中で無視できる量である。
【００４６】
それに比較し、図１の駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の基板電極および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板電極を負電位ＶＳＬに接続すると、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の駆動能力が減少する。これはＮ型ＭＯＳＦＥＴの基板電極をソース電極よりも低い電位に接続すると、Ｎ型ＭＯＳＦＥＴのしきい値が高くなるからである。また、基板電極をＮ型ＭＯＳＦＥＴが形成されている半導体基板から絶縁する必要が生じ、アイ・エス・エス・シー・シー、ダイジェスト・オブ・テクニカル・ペーパーズ、第２４８頁から第２４９頁、１９８９年２月（ＩＳＳＣＣ ＤＩｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．２４８−２４９， Ｆｅｂ。１９８９）に記載されているような三重ウエル構造のＭＯＳＦＥＴ構造にする必要が生じる。
【００４７】
図１の駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の基板電極および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板電極をソース線ＳＬに接続する方法もあるが、上記に記述した欠点が解決されないのに加え、ソース線の寄生容量が増加するという欠点が新たに生じる。
【００４８】
本実施例では、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の基板電極および転送ＭＯＳＦＥＴ（ＭＮ１、ＭＮ１Ｂ）の基板電極は接地電位ＶＳＳに接続し、ソース線ＳＬに独立に低電位ＶＳＬを与えるため、上述のような問題を生ずることなく、高速な読みだし動作を実現することができる。
【００４９】
図４は、本発明の方法を用いて、ワード線ＷＬを選択状態の”Ｈ”にしてから、”Ｈ”にプリチャージされたビット線（ＢＬ、ＢＬＢ）がメモリセルの情報に応じて１００ｍＶ開くまでの時間を、負電位ＶＳＬを変化させてシミュレーションしたものである。
【００５０】
電源電圧ＶＤＤは１．０Ｖの時と０．５Ｖの時であるが、ＶＳＬは−０．５Ｖ程度で、ソース線を負電位にしない場合（ＶＳＬ＝０．０Ｖの場合）に比べ、十分効果のあることが分かる。
【００５１】
次に、本発明のより具体的な実施例を図５を用いて説明する。
【００５２】
図５では簡単のためＭＯＳＦＥＴの基板電極の接続は省略しているが、図１と同様にＰ型ＭＯＳＦＥＴの基板電極はＶＤＤにＮ型ＭＯＳＦＥＴの基板電極は接地点電位ＶＳＳに接続する。もちろん前記基板電極の接続は本発明の範囲を越えない範囲で変更することができる。
【００５３】
図５において、１００、１０１はビット線（ＢＬ、ＢＬＢ）を所定電位にプリチャージするためのイコライザ回路、２００はメモリセル、３００はビット線（ＢＬ、ＢＬＢ）とセンスアンプとの接続を制御するカラムスイッチ回路、４００はビット線（ＢＬ、ＢＬＢ）に生じた電位差を情報の読みだし時に増幅するセンスアンプである。また、５００はソース線ＳＬの電位を制御するソース線ドライバであり、制御信号φａ、φｂを用いてソース線ＳＬに所定の電位を供給する。また、６００はライトドライバ回路であり、情報の書き込み時にビット線（ＢＬ、ＢＬＢ）を書き込むべき情報に応じた所定の電位とするよう動作する。
【００５４】
ソースドライバ回路５００は、ソース線ＳＬと低電位ＶＳＬの間にソースドレイン経路が接続され、ゲート電極に印加される電圧によりソース線ＳＬに低電位を供給するＮ型ＭＯＳＦＥＴ（５Ｎ５）と、ソース線ＳＬと接地電位ＶＳＳの間にソースドレイン経路が接続され、ゲート電極に印加される電圧によりソース線ＳＬを接地電位にするＮ型ＭＯＳＦＥＴ（５Ｎ８）と、ソース線ＳＬとＮ型ＭＯＳＦＥＴ（５Ｎ８）との間に直列に接続され、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）と相補的に動作するようにされたＮ型ＭＯＳＦＥＴ（５Ｎ６）とを有している。これにより、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）が導通状態とされたときは、Ｎ型ＭＯＳＦＥＴ（５Ｎ６）は非導通となりソース線ＳＬには低電位ＶＳＬが供給され、Ｎ型ＭＯＳＦＥＴ（５Ｎ６）が導通状態とされ、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）が非導通とされればソース線ＳＬには接地電位ＶＳＳが供給される。また、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）とＮ型ＭＯＳＦＥＴ（５Ｎ８）とをともに非導通とすればソース線ＳＬはハイインピーダンス状態となる。なお、ソース線ＳＬに電源電圧ＶＤＤを供給する場合には、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）のかわりに、ソース電極を電源電圧ＶＤＤに接続したＰ型ＭＯＳＦＥＴを用いればよい。
【００５５】
さらに、ソースドライバ回路５００は、制御信号φａを受けその反転信号を出力するＣＭＯＳインバータ回路（５Ｐ１、５Ｎ２）と、インバータ回路の出力を受けソース電極に低電圧ＶＳＬが接続されたＮ型ＭＯＳＦＥＴ（５Ｎ５）と、制御信号φｂを受けソース電極が接地電位ＶＳＳに接続されたＮ型ＭＯＳＦＥＴ（５Ｎ８）とから構成される。制御信号φａが”Ｈ”とされ、制御信号φｂが”Ｌ”とされると、ソース線ＳＬはハイインピーダンス状態とされる。反対に、制御信号φａが”Ｌ”とされると、Ｎ型ＭＯＳＦＥＴ（５Ｎ５）を介して、低電位ＶＳＬが供給される。また、制御信号φａが”Ｈ”とされ、制御信号φｂも”Ｈ”とされると、ソース線ＳＬには５Ｎ６、５Ｎ８を介して接地電位ＶＳＳが供給される。
【００５６】
また、ソースドライバ回路５００のＮ型ＭＯＳＦＥＴ（５Ｎ３）のゲート電極にはインバータ回路の出力が供給される。これは、インバータ回路を構成するトランジスタ５Ｎ２のゲート電極に接地電位である”Ｌ”の信号が印加した場合に、ソース・ドレイン電極に低電位ＶＳＬが印加されているため、リーク電流が流れるのを防ぐものである。インバータ回路の出力によりトランジスタ５Ｎ３が導通し、５Ｎ２のゲート電極を低電位ＶＳＬに固定するように構成されている。また、ダイオード形態にされるＮ型ＭＯＳＦＥＴ（５Ｎ４）もリーク電流を低下させるためのものであり、制御信号φａが”Ｈ”の場合にトランジスタ５Ｎ２のゲート電極の電位をしきい値電圧分だけ下げるよう構成される。また、Ｎ型ＭＯＳＦＥＴ（５Ｎ１）はソースドライバ回路５００の応答速度を早めるためのものであり、インバータ回路の出力から５Ｎ３、５Ｎ２を介して形成されるフィードバック経路によりインバータ回路（５Ｐ１、５Ｎ２）の応答速度が遅れるのを防止するためのものである。さらに、Ｐ型ＭＯＳＦＥＴ（５Ｐ２）とＮ型ＭＯＳＦＥＴ（５Ｎ７）はインバータ回路（５Ｐ１、５Ｎ２）の出力を受け、該出力を反転した信号により、Ｎ型ＭＯＳＦＥＴ（５Ｎ６）を制御する。
【００５７】
なお、本実施例では、読みだし時にソース線ＳＬをハイインピーダンス状態（又は、フローティング状態）に制御し、また、ビット線（ＢＬ、ＢＬＢ）のプリチャージを電源電圧の約半分（ＶＤＤ／２）とすることにより、高速かつ低消費電力の動作を実現する場合の例を示す。
【００５８】
図５において、情報の書き込み時には、制御信号φａを”Ｈ”にし、制御信号φｂを”Ｈ”から”Ｌ”に変えることによりソース線ＳＬを”Ｌ”からハイインピーダンス状態（又は、フローティング状態）”Ｂ”へ変化させる。読み出し動作および書き込み動作前には、イコライザ回路（１００、１０１）によってビット線（ＢＬ、ＢＬＢ）および読み出し出力（ＯＵＴ、ＯＵＴＢ）がＶＤＤ／２の電位にプリチャージされている。以下、書き込み動作、読み出し動作の順に説明する。電源電圧ＶＤＤは１．０Ｖ、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈは０、４Ｖと仮定する。
【００５９】
図６は、図５に示したＳＲＡＭの書き込み時の波形図である。
【００６０】
書き込み前にはメモリセル内ノード（Ｃ１、Ｃ１Ｂ）はそれぞれ”Ｈ”、”Ｌ”であり、メモリセル内ノード（Ｃ１、Ｃ１Ｂ）にそれぞれ”Ｌ”、”Ｈ”を書き込む場合を仮定する。最初にイコライザ線ＥＱを”Ｌ”にし、イコライザ１００、１０１を非動作状態にする。書き込むべき情報であるライトデータＤＢが”Ｈ”である場合、その後ワード線ＷＬを”Ｈ”に、ソース線ドライバ５００を用いてソース線をハイインピーダンス状態（フローティング状態）にし、ライトイネーブルＷＥを”Ｈ”にして、ライトドライバ６００によってビット線ＢＬを負電位方向に駆動する。
【００６１】
ライトドライバを構成しているＮ型ＭＯＳＦＥＴＭＮ３、ＭＮ４およびＭＮ３Ｂ、ＭＮ４Ｂを十分に小さいゲート幅（メモリセル２００のＭＯＳＦＥＴ ＭＮ１、ＭＮ２と同程度のゲート幅）にしておき、ビット線（ＢＬ、ＢＬＢ）が約１００ｍＶ程度開いた状態でライトイネーブルＷＥを”Ｌ”に、ワード線ＷＬを”Ｌ”にする
ソース線ＳＬはハイインピーダンス状態（フローティング状態）になっているので、駆動ＭＯＳＦＥＴ（ＭＮ２、ＭＮ２Ｂ）の駆動能力がなくなり、ビット線ＢＬの電位が小量低くなっただけで、メモリセル内ノードＣ１、Ｃ１Ｂにビット線ＢＬ、ＢＬＢの電位差を反映した電位差ΔＶが生じる。
【００６２】
最後にソース線ＳＬを”Ｌ”にすることによって前記電位差ΔＶがメモリセルによって電源電圧差まで増幅される。
【００６３】
ライトドライバ回路６００を構成しているＮ型ＭＯＳＦＥＴＭＮ３、ＭＮ４およびＭＮ３Ｂ、ＭＮ４Ｂのゲート幅を十分小さくすることにより、ビット線（ＢＬ、ＢＬＢ）間の電位差が徐々に大きくなる。これにより、ＷＥを”Ｈ”にする時間を調整することで、容易にビット線ＢＬ、ＢＬＢに小量の電位差を発生させることができ、ライトドライバの構成が簡単になる。もちろん、外部にＶＤＤ／２より小量小さい電源（電源電圧が１．０Ｖの場合には０．４Ｖ程度）を用意し、これを用いてビット線ＢＬ、ＢＬＢを駆動してもよい。
【００６４】
このように、書き込み時にソース線ＳＬをハイインピーダンス状態（フローティング状態）にすることにより、ビット線の振幅を小さくしても、メモリセルに所定の情報を書き込むことができ、ビット線を駆動するための消費電力を低減させることができる。
【００６５】
また、ビット線をＶＤＤ／２にプリチャージしているため、”Ｌ”を書き込むべきビット線の電位はＶＤＤ／２より少量変化させるだけで蓄積ノードに所定の電位差をあたえることができるため、ビット線をＶＤＤにプリチャージする場合に比べさらにビット線の振幅を小さくすることができ、ビット線を駆動するための消費電力を低減させることができる。
【００６６】
また、ビット線に書き込むべき情報にしたがった電位差をあたえるライトドライバ回路においては、ビット線の電荷を引く抜くトランジスタのサイズを小さくすることにより、ビット線に微小な電位差を簡単な回路構成で与えることができる。
【００６７】
図７は、図５に示したＳＲＡＭの読み出し時の波形図である。
【００６８】
先ずイコライザ線ＥＱを”Ｌ”にし、イコライザ（１００、１０１）を非動作状態にする。その後ワード線ＷＬを”Ｈ”し、ソース線ドライバ５００を用いてソース線ＳＬを”Ｂ”にする。”Ｂ”レベルの電位ＶＳＬ（−０．５Ｖ）は”Ｌ”レベルの電位ＶＳＳ（０．０Ｖ）よりも低いので、駆動ＭＯＳＦＥＴ（ＭＮ２）と、転送ＭＯＳＦＥＴ（ＭＮ１）の駆動能力が向上し、”Ｈ”にプリチャージしてあるビット線（ＢＬ、ＢＬＢ）の電位が速く変化する。ビット線（ＢＬ、ＢＬＢ）の電位がセンスアンプが増幅できる程度（約１００ｍＶ）開いたところで、センスアンプ線ＳＡを”Ｈ”にしてセンスアンプ４００を起動し、ビット線ＢＬ、ＢＬＢの電位差を電源電圧差まで増幅し、読み出し出力（ＯＵＴ、ＯＵＴＢ）に出力する。
【００６９】
本実施例では同時に図５に示すカラムスイッチ３００をオフにして、ビット線ＢＬ、ＢＬＢが電源電圧まで開くのを防いでいる。なお、カラムスイッチ３００は、センスアンプ４００を活性化させる制御信号ＳＡと同じ制御信号により制御され、センスアンプ４００が活性状態とされるときに、カラムスイッチ３００が非導通状態となるように構成される。
【００７０】
図５の実施例ではイコライザ１００、１０１を用いて、ビット線（ＢＬ、ＢＬＢ）をＶＤＤ／２の電位（０．５Ｖ）にプリチャージしているが、正電源電圧ＶＤＤ（１．０Ｖ）にプリチャージしてもよい。この場合、読み出し時間は、駆動ＭＯＳＦＥＴ（ＭＮ２）および転送ＭＯＳＦＥＴ（ＭＮ１）の駆動能力が増加するため高速になる。この場合においても、書き込みはビット線ＢＬ、ＢＬＢの一方をＶＤＤ−Ｖｔｈ（０．４Ｖ）以下の量下げる必要があるが、従来のように接地点電位ＶＳＳ（０．０Ｖ）まで下げる必要がないため低消費電力化できる。
【００７１】
なお、本実施例ではビット線（ＢＬ、ＢＬＢ）をＶＤＤ／２にプリチャージしているため、ライトドライバ回路６００のＭＯＳＦＥＴ直列に接続した４個のＮ型ＭＯＳＦＥＴで構成しているが、ビット線（ＢＬ、ＢＬＢ）のプリチャージをＶＤＤにした場合には、これをＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを用いたインバータ回路で構成すればよい。また、本実施例ではイコライズ回路（１００、１０１）をＮ型ＭＯＳＦＥＴで構成しているが、ビット線のプリチャージをＶＤＤとした場合には、これらをＰ型ＭＯＳＦＥＴにより構成すればよい。
【００７２】
なお、図５のようなプリチャージ方式（ダイナミック方式）のビット線駆動方式でなくても負荷をつけたスタティック型のビット線駆動方式においても本発明を同様に適用することができる。
【００７３】
図８には、本発明を適用したＳＲＡＭの実施例を示す。
【００７４】
図１に示したように、複数のメモリセルが行列状に配置される。８００はワード線を選択・駆動するためのワード線選択回路である。ワード線選択回路８００は図示しないアドレス信号を受け、その信号をデコードすることによってメモリセルから所定のワード線を選択電位（例えば、ＶＤＤ）に駆動する。ここでワード線選択回路８００は半導体装置の電源電圧であるＶＤＤと接地電位ＶＳＳに接続され、この範囲で動作するように構成される。選択されたワード線は、電源電圧ＶＤＤ（又は、接地電位ＶＳＳ）とされ、選択されないワード線は接地電位ＶＳＳ（又は、電源電圧ＶＤＤ）とされる。
【００７５】
８１０は、センスアンプとライトドライバ回路である。特に制限されないが、各ビット線対に対応してセンスアンプ及びライトドライバ回路が設けられている。図示しないが、各センスアンプにはセンスアンプの活性状態を制御するセンスアンプ制御信号が供給され、また、ライトドライバ回路には書き込み／読みだしを制御するライトイネーブル信号及び書き込むべきデータを伝えるデータ信号が供給される。
【００７６】
８２０は、ソース線ドライバ回路であり、各ソース線ごとソース線の電位を制御するため設けられる。図５に示すように制御信号φａ及びφｂにより、ソース線をハイインピーダンス状態（又は、電源電圧ＶＤＤ）にするか、低電位ＶＳＬを供給するか、接地電位ＶＳＳを供給するかを制御するよう構成される。
【００７７】
８３０は、負電源発生装置であり、低電位ＶＳＬを発生する回路である。負電源発生装置８３０は、電源電圧ＶＤＤと接地電位ＶＳＳが供給され、これらから低電位ＶＳＬを発生し、ソースドライバ回路８２０に供給するよう構成される。
【００７８】
特に制限されないが、本実施例によるＳＲＡＭは図示しない制御回路を有し、情報の書き込み又は読みだしを制御するライイネーブル信号（ＷＥ）やワード線の選択状態を示す信号（ＷＬ）から制御信号φａ及びφｂを作成し、各ソースドライバ回路等に供給する。
【００７９】
なお、図８においては、イコライザ回路、カラムスイッチ等は省略しているが図５に示すような構成とすることができる。
【００８０】
図１０には、本発明によるランダム・アクセス・メモリを用い２ウエイセットアソシアティブ方式のキャッシュメモリを構成した実施例を示す。
【００８１】
図１０において、ＲＡＭ１、２はＳＲＡＭなどのランダム・アクセス・メモリであり、図１〜図８に示した本発明のメモリを適用して構成されるものである。ＣＭＰ１、２は比較回路、ＭＵＸ１は選択回路である。
【００８２】
ここに示すキャッシュメモリは、図示しない主記憶の情報のうち、比較的よく用いられる情報を記憶しておくことにより、図示しないＣＰＵなどの処理装置がメモリへアクセスする時間を短縮できるよう構成されている。
【００８３】
ＣＰＵなどの処理装置は、必要なデータ等が記憶されている主記憶のアドレス信号を発生する。ＲＡＭ１には、比較的よく用いられる主記憶のデータを記憶するとともに、該データの主記憶でのアドレスのうち上位数ビット（タグ部分）を照合用として記憶している。
【００８４】
必要なデータに対応する主記憶上のアドレスは下位数ビットＡＤ１と上位数ビットＡＤ２に分割され、下位数ビットＡＤ１はＲＡＭ１に供給される。ＲＡＭ１からは、アドレスＡＤ１に記憶されているタグ部分とデータとが出力される。しかしながら、下位ビットがＡＤ１であっても、上位ビットが異なれば必要なデータが正しく得られない。そこで、ＲＡＭ１から出力されたタグ部分は比較回路ＣＭＰ１にて、アドレス信号ＡＤ２と比較される。比較した結果が一致していればＲＡＭ１から出力されたデータはＣＰＵ等が必要なデータであることがわかるため、ヒット信号ＨＩＴを出力するとともに選択回路ＭＵＸ１を制御してＲＡＭ１から出力されたデータを図示しないＣＰＵ等に送出する。比較した結果が一致しない場合には、ＲＡＭ１に記憶されているデータは必要なデータと異なるため、図示しない主記憶にアクセスし必要なデータを得て、そのデータとアドレスのタグ部分とをＲＡＭ１に記憶させる。
【００８５】
本実施例では、特に制限されないが、ＲＡＭを１つ持つだけではヒット率が悪化するため、複数のＲＡＭ（ＲＡＭ１、２）を有し、それぞれのＲＡＭから出力されたタグ部分をそれぞれ比較するように構成している。複数のタグ部分はそれぞれ比較回路（ＣＭＰ１、２）で比較され、いずれかが一致すればヒット信号を出力するとともに、選択回路ＭＵＸ１において一致したＲＡＭから出力されたデータをＣＰＵ等に供給するように構成されている。
【００８６】
ＲＡＭ内では、アドレス信号ＡＤ１によりタグ部分とデータとが同時に出力されるため、タグ部分とデータとは同一のワード線に接続された複数のメモリセルに記憶されている。このような構成をとるキャッシュメモリにおいては、所定のアドレスに対応するワード線が選択されると、タグ部分を記憶する複数のメモリセルとデータを記憶する複数のメモリセルから一度にデータが出力される。例えば、ＣＰＵのアドレス選択信号が３２ビットであれば、アドレス信号ＡＤ１は１０ビット、ＡＤ２は１８ビットに分割され、１６ｋバイトのＲＡＭではタグ部分が１８ビット、それに対応するデータが１２６ビットに構成され、ＲＡＭからは一度に１４６ビットのデータが出力されることとなる。
【００８７】
従って、本実施例のＲＡＭに本発明を適用すれば、ビット線ごとにそのビット線を駆動するための消費電力を削減することができ、とくに、多数のビット線が同時に活性化される本実施例のような場合により効果を発揮する。
【００８８】
なお、図１〜図１０においては、メモリセルとして完全ＣＭＯＳ型を用いた例をしめしたが、これに制限されず、多結晶シリコンにより負荷用Ｐ型ＭＯＳＦＥＴを用いたメモリセル、あるいは多結晶シリコンで構成される高抵抗負荷を用いたメモリセルを用いることもできる。多結晶シリコンにより負荷用Ｐ型ＭＯＳＦＥＴを用いた場合には、負荷用負荷用Ｐ型ＭＯＳＦＥＴを駆動用Ｎ型ＭＯＳＦＥＴの上部に形成することができるため、集積度を高くすることができるが、多結晶シリコンを用いるため、電源電圧が低くなった場合には、駆動能力がより低下し、蓄積ノードに十分な電荷を保持できなくなるおそれがある。また、高抵抗負荷を用いる場合には、比較的簡単な工程によりＳＲＡＭを製造することができるが、待機時においても微小電流が流れるため消費電力が大きくなる。いわゆる完全ＣＭＯＳ型のメモリセルを用いた場合には、メモリセルの面積が若干大きくなるが、はかのメモリセルのタイプのような問題点は無く、特に、ＳＲＡＭと他のＣＭＯＳロジック回路等を同一の半導体チップに集積するような場合にメモリー部とロジック部との整合のとれた製造方法により高速かつ低消費電力の半導体集積回路装置を得ることができる。
【００８９】
【発明の効果】
書き込み時のビット線の充放電による消費電力を削減でき、低電源電圧での読み出し時間の増加を短縮し得る半導体集積回路装置を実現できる。
【図面の簡単な説明】
【図１】本発明の示す最も簡単なメモリセルの実施例の図である。
【図２】従来例および本発明の書き込み時の波形図を示す図である。
【図３】従来例および本発明の読み出し時の波形図を示す図である。
【図４】負電位ＶＳＬと読み出し速度の関係を示す図である。
【図５】本発明の具体的な実施例の図である。
【図６】図５の書き込み時の波形図を示す図である。
【図７】図５の読み出し時の波形図を示す図である。
【図８】本発明のメモリセルをアレー状に並べたときの図である。
【図９】従来のメモリセルの例を示す図である。
【図１０】本発明を適用したキャッシュメモリの実施例を示す図
【符号の説明】
ＶＤＤ……正電源、
ＶＳＳ……接地点、
ＳＬ、ＳＬ１、ＳＬ２、ＳＬｎ……ソース線、
ＷＬ、ＷＬ１、ＷＬ２、ＷＬｎ……ワード線、
ＢＬ、ＢＬ１、ＢＬ２、ＢＬｎ、ＢＬＢ、ＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬｎＢ……ビット線、
ＭＮ１、ＭＮ２、ＭＮ１Ｂ、ＭＮ２Ｂ……Ｎ型ＭＯＳＦＥＴ、
ＭＰ１、ＭＰ２、ＭＰ１Ｂ、ＭＰ２Ｂ……Ｐ型ＭＯＳＦＥＴ、
Ｃ１、Ｃ１Ｂ……メモリセル内ノード、
ＥＱ……イコライザ線、
ＳＡ……センスアンプ線、
ＤＢ……ライトデータ、
ＯＵＴ、ＯＵＴＢ……読み出し出力。
Claims (8)
- 複数のワード線と、複数のビット線と、
第１と第２駆動ＭＯＳＦＥＴと第１と第２転送ＭＯＳＦＥＴと、第１と第２負荷素子とを具備し、アレー状に形成された複数のスタティック型のメモリセルと、
同一行の該メモリセルの該第１と第２駆動ＭＯＳＦＥＴのソース電極に共通接続されたソース線と、
上記ソース線と第１動作電位点との間に接続されたスイッチ回路とを有し、
読み出し動作時に上記ソース線に非選択状態のワード線電位より低い電位が供給され、該第１と第２駆動ＭＯＳＦＥＴのソース・基板間が順方向にバイアスされる半導体集積回路。 - 第１と第２駆動ＭＯＳＦＥＴと第１と第２転送ＭＯＳＦＥＴと、第１と第２負荷素子とを具備し、アレー状に形成された複数のスタティック型のメモリセルと、
同一列の該メモリセルの該第１と第２転送ＭＯＳＦＥＴのソース電極あるいはドレイン電極に共通接続された一対のビット線と、
同一行の該メモリセルの該第１と第２転送ＭＯＳＦＥＴのゲート電極に共通接続された一つのワード線と、
同一行の該メモリセルの該第１と第２駆動ＭＯＳＦＥＴのソース電極に共通接続された一つのソース線と、
上記ソース線と第１動作電位点との間に接続されたスイッチ回路とを有し、
読み出し動作時に上記ソース線に非選択状態のワード線電位より低い電位が供給され、該第１と第２駆動ＭＯＳＦＥＴの基板電位は上記ソース線の電位よりも高い電位である半導体集積回路。 - 書き込み動作時に上記ソース線に非選択状態のワード線電位より高い電位が供給される請求項１または２に記載の半導体集積回路。
- ワード線と、ビット線と、
第１と第２駆動ＭＯＳＦＥＴと第１と第２転送ＭＯＳＦＥＴと、第１と第２負荷素子とを具備するスタティック型のメモリセルと、
該第１と第２駆動ＭＯＳＦＥＴのソース電極に接続されたソース線と、
上記ソース線と第１動作電位点との間に接続されたスイッチ回路とを有し、
上記ソース線に非選択状態のワード線電位より高い電位が供給されている間に、情報が該メモリセルに書き込まれ、
上記ソース線に非選択状態のワード線電位より高い電位が供給されている期間は上記ワード線が選択状態とされている期間よりも長い半導体集積回路。 - 複数のワード線と、複数のビット線と、
第１と第２駆動ＭＯＳＦＥＴと第１と第２転送ＭＯＳＦＥＴと、第１と第２負荷素子とを具備し、アレー状に形成された複数のスタティック型のメモリセルと、
同一行の該メモリセルの該第１と第２駆動ＭＯＳＦＥＴのソース電極に共通接続されたソース線と、
上記ソース線と第１動作電位点との間に接続されたスイッチ回路とを有し、
書き込み動作時に上記ソース線に非選択状態のワード線電位より高い第１電位が供給され、
上記書き込み動作のために選択されたワード線を非選択状態の電位に変化させた後に、上記ソース線が第１電圧から上記非選択のワード線電位に変化させる半導体集積回路。 - 読み出し動作時に上記ソース線に非選択状態のワード線電位より低い電位が供給され、該第１と第２駆動ＭＯＳＦＥＴの基板電位は上記ソース線の電位よりも低い電位である請求項４または５に記載の半導体集積回路。
- 複数のワード線と、複数のビット線と、
第１と第２駆動ＭＯＳＦＥＴと第１と第２転送ＭＯＳＦＥＴと、第１と第２負荷素子とを具備し、アレー状に形成された複数のスタティック型のメモリセルと、
同一行の該メモリセルの該第１と第２駆動ＭＯＳＦＥＴのソース電極に共通接続された複数のソース線と、
上記複数のソース線を制御する複数のスイッチ回路とを有し、
上記複数のワード線と上記複数のソース線は第１方向に延在し、上記複数のスイッチ回路はワード線単位でそれぞれ制御され、
ワード選択時のソース線の電位は書き込み動作と読み出し動作で異なり、
書き込み動作はワード線選択時に上記ソース線をフローティング状態とし、ビット線の振幅がワード線の選択時と非選択時の電位差よりも小さい半導体集積回路。 - 読み出し動作時に上記ソース線に非選択状態のワード線電位より低い電位が供給され、該第１と第２駆動ＭＯＳＦＥＴの基板電位は上記ソース線の電位より高い電位である請求項７に記載の半導体集積回路。
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