JP3781270B2 - 半導体集積回路装置 - Google Patents
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Description
技術分野
この発明は、半導体集積回路装置に関し、高信頼、大容量半導体メモリ回路を備えたものに利用して有効な技術に関するものである。
背景技術
半導体メモリには大別してＲＡＭ（ランダムアクセスメモリ）とＲＯＭ（リードオンメモリ）がある。なかでも計算機の主記憶として最も大量に使われるのはダイナミックＲＡＭ（ＤＲＡＭ）である。記憶を蓄えるメモリセルは、一つの蓄積静電容量（キャパシタ）とそれに電荷を蓄え読み出すトランジスタから構成される。このメモリはＲＡＭとして最小の構成要素で実現されるため、大規模化に適している。従って相対的に安価で大量に生産されてきた。
しかし、ＤＲＡＭの問題点は動作が不安定になり易いことである。最も大きな不安定要因はメモリセル自体に増幅作用がなく、したがってメモリセルからの読み出し信号電圧が小さく、メモリセルの動作が各種の雑音の影響を受け易いことである。さらにはメモリセル内に存在するｐｎ接合（リーク）電流によってキャパシタに蓄えられた情報電荷は消失してしまう。そこで消失する前にメモリセルを周期的にリフレッシュ（再生書きこみ）動作をさせて記憶情報を保持させる。この周期はリフレッシュ時間と称し、現状では１００ｍｓ程度であるが、記憶容量が増大するにつれてますま長くする必要がある。すなわちリーク電流を抑える必要があるが、これは素子の微細化とともにますます困難になってきている。
これを解決するメモリは、ＲＯＭ特にフラッシュメモリである。フラッシュメモリはよく知られているように、ＤＲＡＭセルと同等以上に小形で、メモリセル内に利得があるので本質的に信号電圧は大きく、したがって動作は安定である。また絶縁膜で囲まれた蓄積ノードに記憶電荷を蓄えるので、ＤＲＡＭのようにｐｎ接合電流はなくリフレッシュ動作は不要である。しかし、蓄積ノードに微弱なトンネル電流を流して電荷を蓄えるので書きこみ時間が極端に長い。また、書き込みを繰り返すと絶縁膜に強制的に電流を流すことになり、徐々に絶縁膜が劣化し最終的には絶縁膜は導電膜となって記憶を保持できなくなる。
したがって、製品では１０万回に書き込みを制御することが一般的である。つまりフラッシュメモリをＲＡＭとして用いることはできない。このようにＤＲＡＭとフラッシュメモリはともに大容量メモリではあるが、それぞれ長所と短所があり、それぞれの特徴を活かして使い分けなければならない。
情報電圧をゲートに蓄える蓄積ＭＯＳＦＥＴと、上記ゲートに情報電圧を書き込む書き込み用ＭＯＳＦＥＴを備えた、いわゆる３トランジスタセルが、例えば１９９４年１１月５日、培風館発行「超ＬＳＩメモリ」伊藤 清男著、頁１２〜頁１５によって公知である。このような３トランジスタセルは、セル自身に増幅機能があるのでデータ線に現れる読み出し信号電圧は大きく、すべて非破壊読み出しであるという特徴があるが、読み出し動作や書き込み動作を行う周辺回路の回路が複雑であり、使い勝手が悪いという問題等によって実用化されていない。
したがって、この発明は、回路の簡素化と使い勝手を良くしたメモリ回路を備えた半導体集積回路装置を提供することを目的としてしている。この発明は、高速性と不揮発性との２つを兼ね備えたメモリ回路を備えた半導体集積回路装置を提供することを他の目的としている。この発明は、この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、情報電圧をそのゲートに保持する蓄積ＭＯＳＦＥＴ及び書き込み用トランジスタを含むメモリセルを用い、書き込み情報電圧が伝えられる書き込み用データ線及び上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し信号が伝えられる読み出し用データ線に直交するようワード線を配置して、上記メモリセルの書き込み用トランジスタの制御端子を接続するるとともに、その選択信号に対応して上記メモリセルからの上記読み出し信号を対応する読み出し用データ線に出力させるようメモリセルアレイを構成し、データ線選択回路により上記複数の読み出し用データ線の中の一を選択して第１と第２の共通データ線のいずれかに接続させ、上記読み出し用データ線を、非選択期間において第１電位にプリチャージし、第１選択期間において上記ワード線を読み出し用に選択して上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより第２電位にディスチャージし、上記第１と第２の共通データ線は、上記非選択期間において上記第１電圧と第２電圧のほぼ中間の第３電位にプリチャージし、上記第１の選択期間において上記データ線選択回路により選択された読み出し用データ線との電荷分散に対応した一方の共通データ線に現れる読み出し信号が上記他方の共通データ線のプリチャージ電圧を参照電圧として増幅し、必要に応じて書き込みデータ線に書き込み信号を伝えた後の第２選択期間においてワード線を高電圧にして書き込みトランジスタをオン状態にしてメモリセルに書き込み又は再書き込みする。
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、情報電圧をそのゲートに保持する蓄積ＭＯＳＦＥＴ及び書き込み用トランジスタを含むメモリセルを用い、書き込み信号が伝えられる書き込み用データ線及び上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し信号が伝えられる読み出し用データ線に直交するようワード線を配置して、上記メモリセルの書き込み用トランジスタの制御端子を接続するとともに、その選択信号に対応して上記メモリセルからの上記読み出し信号を対応する読み出し用データ線に出力させるようメモリセルアレイを構成し、上記読み出しデータ線と上記書き込みデータ線との間に設けられたＣＭＯＳラッチ構成のセンスアンプを設け、上記読み出しデータ線を第１の期間において第１電位にプリチャージし、上記書き込みデータ線を上記第１期間において上記第１電圧より小さな第２電圧にプリチャージし、第２の期間において上記ワード線を選択して上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより読み出しデータ線を第３電位にディスチャージし、上記読み出しデータ線が上記メモリセルの情報電圧に対応した第１電圧か第３電圧にされた後に上記センスアンプを動作状態にしてセンスアンプの動作電圧に対応したハイレベルとロウレベルに増幅し、データ線選択回路により上記読み出しデータ線とそれに対応した書き込みデータ線からなる複数対の中の一対を選択し第１と第２の共通データ線と接続させる。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例の要部回路図が示されている。同図の各素子及び回路ブロックは、公知の半導体集積回路の製造技術によって、それが搭載される単結晶シリコンのような１個の半導体基板（ＬＳＩ）上において形成される。
この実施例では、データ線が読み出し用データ線ＲＤと書き込み用データ線とに分離され、特に制限されないが、同図において縦方向に平行して延長される。同図においては、上記読み出し用データ線ＲＤと書き込み用データ線ＷＤとが一対とされて１ないしｍからなる複数対が設けられ、そのうちの２対のデータ線対ＲＤ１，ＷＤ１〜ＲＤｍ，ＷＤｍが代表として例示的に示されている。
１つのメモリアレイＭＡ１においては、上記複数対のデータ線ＲＤ１，ＷＤ１〜ＲＤｍ，ＷＤｍ等と直交するよう、同図では横方向に１ないしｎからなる複数のワード線ＷＬ１１〜ＷＬ１ｎが延長される。上記１ないしｎからなる複数のワード線のうち、２本のワード線ＷＬ１１とＷＬ１ｎが代表として例示的に示されている。特に制限されないが、上記データ線方向には１ないしｋからなる複数個のメモリアレイＭＡ１〜ＭＡｋが設けられ、各メモリアレイＭＡにおいて、それぞれメモリアレイＭＡ１と同様に１なしいｎからなる複数のワード線がそれぞれに設けられる。
上記メモリアレイＭＡ１を代表としてメモリアレイの構成を説明する。上記ワード線ＷＬ１１とデータ線ＲＤ１，ＷＤ１の交点に設けられるメモリセルＭＣ１１は、そのゲートに情報電圧を保持して、かかる情報電圧により、ワード線ＷＬ１１が選択された時にオン状態又はオフ状態にされる蓄積ＭＯＳＦＥＴＱＲと、上記書き込み用データ線ＷＤに伝えられた書き込み信号を上記ＭＯＳＦＥＴＱＲのゲートに伝える書き込み用ＭＯＳＦＥＴＱＷと、上記ＭＯＳＦＥＴＱＲのゲートとワード線ＷＬ１１との間に設けられ、ワード線が非選択とされたときには上記記憶電圧に無関係に蓄積ＭＯＳＦＥＴＱＲをオフ状態にさせるためのキャパシタＣとから構成される。
上記書き込み用ＭＯＳＦＥＴＱＷのゲートは、上記ワード線ＷＬ１１に接続される。上記蓄積ＭＯＳＦＥＴＱＲのソース−ドレイン経路は、上記読み出し用データ線ＲＤ１と回路の接地電位ＶＳＳ（０Ｖ）に接続される。
上記読み出し用データ線ＲＤ１と書き込み用データ線ＷＤ１には、プリチャージ信号ＰＲによりスイッチ制御されるプリチャージＭＯＳＦＥＴＱＰＲ及びＱＰＷが設けられ、プリチャージ期間において上記データ線ＲＤ１，ＷＤ１は電源電圧ＶＤＤにプリチャージされる。
上記読み出し用データ線ＲＤ１と書き込み用データ線ＷＤ１との間には、読み出しデータ線ＲＤ１の信号を書き込みデータ線ＷＤ１に伝える書き込み制御回路ＷＣ１が設けられる。この実施例では、特に制限されないが、上記書き込み制御回路ＷＣ１は、ワード線ＷＬと平行して延長される制御線ＷＣＬ１によってスイッチ制御されるＭＯＳＦＥＴＱＴ１により構成される。
上記一対のデータ線ＲＤ１，ＷＤ１に隣接して設けられる同様なデータ線ＲＤ２，ＷＤ２にも上記同様なメモリセル、プリチャージ回路、書き込み制御回路が設けられる。
上記読み出しデータ線ＲＤ１ないしＲＤｍは、データ線選択回路を構成するスイッチＭＯＳＦＥＴＱＹ１１〜ＱＹ１ｍを介して、一対からなる相補の共通データ線／ＩＯ（１）とＩＯ（１）のいずれかに接続される。特に制限されないが、上記メモリアレイＭＡ１に設けられる読み出しデータ線ＲＤ１ないしＲＤｍは偶数本から構成され、例えば奇数番目の読み出しデータ線ＲＤ１、ＲＤ３・・・は上記共通データ線ＩＯ（１）に接続され、偶数番目の読み出しデータ線ＲＤ２、ＲＤ４・・・ＲＤｍは、上記共通データ線／ＩＯ（１）に接続される。
この結果、上記一対の相補の共通データ線ＩＯ（１）と／ＩＯ（１）に接続される読み出しデータ線の数が等しくなり、それに対応して上記データ線選択回路を構成するスイッチＭＯＳＦＥＴの数も同じくされる。上記共通データ線ＩＯ（１）と／ＩＯ（１）は、その長さがほぼ等しくされ、かつ、同じ数のスイッチＭＯＳＦＥＴが接続されることによって、ほぼ同じ寄生容量を持つようにされる。
ここで、上記相補の共通データ線は、ロウレベルが論理１に対応した反転の共通データ線／ＩＯと、ハイレベルが論理１に対応した非反転の共通データ線ＩＯ（１）からなるものであり、上記スラッシュ／は論理記号のオーバーバーを表している。
上記相補の共通データ線ＩＯ（１）と／ＩＯ（１）には、読み出しデータ線のプリチャージ電圧（ＶＤＤ）とディスチャージ電圧（０Ｖ）の１／２に対応したハーフプリチャージ電圧ＶＤＤ／２にプリチャージするＭＯＳＦＥＴＱ１とＱ２が設けられる。これらのＭＯＳＦＥＴＱ１とＱ２のゲートは、前記プリチャージ信号ＰＲが供給される。他のメモリアレイＭＡ２ないしＭＡｋにも、上記同様な共通データ線、及びプリチャージ回路が設けられる。
上記メモリアレイＭＡ１ないしＭＡｋに設けられた１ないしｎからなる複数のワード線ＷＬ１１〜ＷＬ１ｎないしＷＬＫｋ１ないしＷＬｋｎのそれぞれは、Ｘデコーダ＆ドライバＸ−ＤＥＣ／ＤＲＶによって、各メモリアレイＭＡ１〜ＭＡｋ毎に１本ずつが選択される。
上記メモリアレイＭＡ１ないしＭＡｋの各読み出しデータ線は、Ｙデコーダ＆ドライバＹ−ＤＥＣ／ＤＲＶによって形成された選択信号ＹＳ１ないしＹＳｍにより、各メモリアレイＭＡ１〜ＭＡｋの対応する読み出しデータ線ＲＤ１〜ＲＤｋが同時に選択され、それぞれに対応して設けられる共通データ線ＩＯ（１），／ＩＯ（１）ないしＩＯ（ｋ），／ＩＯ（ｋ）のいずれか一方に接続される。この結果、この実施例のメモリ回路では１ないしｋからなるｋビットの単位でのメモリアクセスが行われるものである。上記のようなＹデコーダ＆ドライバＹ−ＤＥＣ／ＤＲＶを複数の各メモリアレイＭＡ１ないしＭＡｋのデータ線選択動作に共通に用いることによって、回路の簡素化を図ることができる。
上記相補の共通データ線ＩＯ（１）と／ＩＯ（１）には、特に制限されないが、センスアンプＳＡ１としてＮチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２及びＰチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路が設けられる。これらのＣＭＯＳラッチ回路からなるセンスアンプＳＡ１は、動作タイミングに対応してＮチャンネル型ＭＯＳＦＥＴＱＮ１，ＱＮ２とＰチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２のそれぞれの共通ソースＳＮとＳＰに、回路の接地電位と電源電圧ＶＤＤのような動作電圧が与えられることによって活性化される。
代表として示されている他の共通データ線ＩＯ（ｋ）と／ＩＯ（ｋ）等にも上記同様なセンスアンプＳＡｋが設けられるものであり、これらのセンスアンプＳＡ１〜ＳＡｋの上記増幅ＭＯＳＦＥＴのソースＳＮとＳＰは共通化されて上記動作電圧が与えられる。それ故、上記１ないしｋからなるｋ個のセンスアンプＳＡ１〜ＳＡｋが一斉に増幅動作を開始して、それぞれに対応した共通データ線ＩＯと／ＩＯに読み出された読み出し信号を増幅する。
これらの増幅信号は、図示しない出力回路を介して半導体集積回路装置の外部端子から出力される。あるいは、上記外部端子から供給された書き込み信号は、入力回路を介して取り込まれ、特に制限されないが、上記センスアンプＳＡ１ないしＳＡｋにより増幅されて、選択された読み出しデータ線と、上記書き込み制御回路ＷＣとを介してそれぞれ書き込み用データ線に伝えられて、メモリセルに書き込まれる。
第２図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例の要部回路図が示されている。この実施例では、記憶電荷の不揮発化に向けられている。記憶電荷の不揮発化のために書き込みトランジスタは、前記のようなＭＯＳＦＥＴに代えて後述するようなバリヤ絶縁膜の構造のＭＯＳＦＥＴ（以下、単にＢＭＯＳという）が用いられる。
この実施例では、上記のように書き込み用トランジスタＱＷがＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）から上記バリヤ絶縁膜の構造のＭＯＳＦＥＴ（ＢＭＯＳ）置き換えられたものであり、他の構成は前記第１図の実施例と同様であるので、その説明を省略する。
第３図は、上記ＢＭＯＳトランジスタの一実施例の断面構造の概略図である。積層した４層のポリシリコン（ポリ１〜ポリ４）の両側にゲート酸化膜（膜厚ｔｏｘの熱酸化膜）を介してゲート電極Ｇが配置されている縦型構造に大きな特徴がある。実際には両側のポリシリコンで形成されたゲート電極は、後述するように一体で形成され常に等電位である。ポリシリコン１とポリシリコン４はポリシリコンに１０２０ｃｍ−３程度のリンがドープされており、トランジスタのドレインＤ（あるいはソースＳ）とソース（あるいはドレイン）を形成する。ポリシリコン２とポリシリコン３はきわめて低濃度（１０１５〜１０１７ｃｍ−３程度）にリンがドープされたイントリンシックポリシリコンでトランジスタの基板を形成する。
ポリシリコン１とポリシリンコン２、ポリシリンコ２とポリシリコン３ならびにポリシリコン３とポリシリコン４の間には、たとえば薄い（２〜３ｎｍ）シリコン窒化膜から成るトンネル膜ＳＮ１，ＳＮ２，ＳＮ３が形成されている。ＳＮ１とＳＮ３は、トランジスタ形成時に、ドレインあるいはソース領域の高濃度のリンが内部（ポリシリコン２、ポリシリコン３）の低濃度層に拡散しないようにストッパーの役割をさせるものである。
ドレイン・ソース間に電流を流すためには、これらの膜厚は余り厚くないトンネル膜である必要がある。中央トンネル膜ＳＮ２は、トランジスタのオフ電流を小さく抑えるためのものである。すなわちオフ状態にあるトランジスタ内のポリシリコン２とポリシリコン３の領域で発生した正孔あるいは電子が、電流となってドレイン・ソース間を流れないようにするストッパーである。
ゲートに十分高い正の電圧を印加すると、このトンネル膜のポテンシャル障壁は下がるのでドレイン・ソース間に十分大きなオン電流が流れる。もちろんオフ電流の目標値によっては、この中央トンネル膜を削除することもできる。また中央膜１層と仮定したが必要に応じて多層から成るトンネル膜でもよい。同図のＢＭＯＳの代表寸法は、ｌ＝０．４μｍ，ｄ＝０．２μｍ，ｔｏｘ＝１０ｎｍ程度である。この種のトランジスタは、トンネル膜厚を適当に選ぶと、基板濃度のきわめて低い通常の横形ＭＯＳトランジスタと類似の電流・電圧特性を得ることができる。第４図にその特性の概略を示す。
ここで１０年間の不揮発特性を保証するためのドレイン・ソース間に流れる電流（ＩＤＳ）の許容最大値（ｉ）を求めると次の通りとなる。記憶ノード（Ｎ）の容量（Ｃ）を５ｆＦ、１０年間（Δｔ）で許容される記憶ノード電圧の低下（ΔＶ）を０．１Ｖとすると、ｉ−Ｃ・ΔＶ／Δｔ＝１．６×１０−２４Ａとなる。一方、通常の回路設計ではトランジスタのしきい値電圧ＶＷＴはＩＤＳ−１０−８Ａ程度の電流を流すためのゲート・ソース電圧（ＶＧＳ）で定義される。１０−２４Ａから１０−８Ａの同図のセミログで表わされた電流領域ではＩＤＳとＶＧＳの関係は直線になるから、ＩＤＳを１桁増加させるＶＧＳの値を１００ｍＶとすると、ＶＴＷ０．１（Ｖ／桁）×１６（桁）＝１．６Ｖとなる。このしきい値電圧ＶＴＷの値はトランジスタ（ＱＷ）をほぼ１０年間オフにするための最小値である。実際の設計ではしきい値電圧ＶＴＷのばらつきや温度特性を考慮して、標準的なしきい値電圧ＶＴＷは２Ｖに設定される。
メモリセル１個のデータは保持時間が１日程度でもよい場合には、許容電流の最大値は１０−２０Ａ程度であるから、ＶＴＷ０．１（Ｖ／桁）×１２（桁）＝１．２Ｖでよい。製造ばらつきを考慮すると、標準的なしきい値電圧ＶＴＷを１．６Ｖに設定すればよい。したがって不揮発動作に比べて、要求されるワード電圧の最大値（ＶＤＤ＋ＶＴＷ以上）はしきい値電圧ＶＴＷが低くなった分だけ小さくなるので、メモリセル内の書き込みトランジスタ（ＱＷ）やワード線を駆動する周辺回路内のトランジスタに対する破壊耐圧への要求は緩和される。
この場合には、ＤＲＡＭで周知のリフレッシュ動作を行えばメモリセルのデータは保持される。すなわちワード線を駆動して前述の読み出し・再書き込みをする動作を各ワード線に順序に周期的に行えばよい。
第５図は上記第２図のメモリセルの概略平面構造を示す。書き込みトランジスタＱＷには第３図に示したＢＭＯＳが用いられている。第６図には断面Ａ−Ａ’部を、また第７図には、断面Ｂ−Ｂ’部がそれぞれ示されている。これら第５図ないし第７図において、リンがドープされたｎ型ポリシリコン膜で形成されたデータ線（ＲＤ１）上に、厚い絶縁膜を介してボロンがドープされたＰ型ポリシリコン膜で形成されたワード線（ＷＬ１１）が直交配置されている。通常のＭＯＳＦＥＴ（図１のＱＲ）のゲート電極（Ｎ１１）の上に第３図に示した立体バリヤ絶縁膜構造のＢＭＯＳを積み重ねているので、きわめて高密度のメモリセルが実現できる。
明らかに蓄積ＭＯＳＦＥＴＱＲの電流は平面内を流れるのに対し、書き込み用トランジスタＱＷの電流はそれと垂直方向に流れる。このために、よく知られた折り返しデータ線配置のＤＲＡＭメモリセルの面積は原理的に８Ｆ２（Ｆ：最小寸法）なのに対して、本発明のそれは４Ｆ２なのでセル面積を半減させることができる。第２図の結合容量（Ｃ）は、第６図に示すように、ワード線ＷＬとポリシリコン４の間の薄い熱酸化膜で形成できる。ポリシリコン４の膜厚を調整すればＣの大きさを変えることができる。
この実施例のメモリセルは、周知の１個のＭＯＳＦＥＴと１個のキャパシタからなるＤＲＡＭセルに比べて、面積がほぼ半分で表面の凹凸の少ないメモリセルがより少ないマスク枚数で製造することもできる。したがってメモリチップはより作り易くなり低価格になる。
この実施例のメモリセルは、前述のように書き込み用トランジスタＱＷのしきい値電圧（ＶＴＷ）さえ正しく設定すれば、データ保持時間も十分長く、またアルファ線などの入射によるソフトエラーに対しても著しく強くなる。すなわちメモリセルノード（Ｎ１１）にはｐｎ接合がないので第１図のメモリセルのように書き込みトランジスタとしてＭＯＳＦＥＴを用いた場合のような接合リーク電流はない、またアルファ線が照射されセル内部に電子・正孔対が発生しても、トンネル膜が電子と正孔のそれぞれの流れに対してストッパーとなるためにセル内のポテンシャルを変化させることはない。これにより、理論的には不揮発メモリとして動作させることができる。
第８図には、上記第１図及び第２図に示したメモリ回路の動作の一例を説明するための波形図が示されている。
プリチャージ信号ＰＲは、ＶＤＤ＋ＶＴ（ここでＶＴはプリチャージＭＯＳＦＥＴのしきい値電圧）のような高レベルにされる。それ故、上記読み出しデータ線ＲＤ１〜ＲＤｍ，書き込みデータ線ＷＤ１〜ＷＤｍは電源電圧ＶＤＤのようなハイレベルにプリチャージされる。同様に、共通データ線ＩＯと、センスアンプＳＡ１〜ＳＡｋの共通ソースＳＰとＳＮは、ハーフプリチャージ電圧ＶＤＤ／２にプリチャージされる。
プリチャージ信号ＰＲがロウレベルに変化すると、上記プリチャージ用のＭＯＳＦＥＴはオフ状態となり、上記データ線等の各部は前記プリチャージ電圧を保持している。
以下、メモリセルＭＣ１１に共通データ線対ＩＯからデータを書き込む例を説明する。メモリセルＭＣ１１の記憶ノード（ゲート）Ｎ１１に２値情報１あるいは０に対応した高電圧ＶＤＤあるいは低電圧０Ｖを書き込むには、ワード線ＷＬ１１にＶＤＤ＋ＶＴＷ（ＶＴＷは書き込みトランジスタＱＷのしきい値電圧）以上の電圧ＶＷを印加した上で、上記共通データ線ＩＯからスイッチＭＯＳＦＥＴＱＹ１１、読み出し用データ線ＲＤ１及び書き込み制御回路ＷＣ１を介して書き込みデータ線ＷＤ１にＶＤＤ又は０Ｖを供給すればよい。
ここで、注意を要することは、ワード線ＷＬ１１に上記のような選択電圧ＶＤＤ＋ＶＴＷを印加すると、同じワード線ＷＬ１１に接続される非選択のメモリセルの記憶情報が破壊されてしまう。すなわち、上記ワード線ＷＬ１１に接続される非選択のメモリセルＭＣ１２〜ＭＣ１ｍの書き込みトランジスタＱＷもオン状態となり、それぞれのメモリセルの記憶ノードＮ１ｍ等には、上記書き込みデータ線ＷＤｍのプリチャージ電圧ＶＤＤが印加されてしまう。
このような情報破壊を防ぐために、まず選択ワード線ＷＬ１１上のメモリセルを読み出し、選択したメモリセルＭＣ１１を除いた他の非選択メモリセルＭＣ１２〜ＭＣ１ｍにそれぞれ上記読み出された情報を再書き込みするようにする。つまり、この再書き込み動作と並行して選択したメモリセルＭＣ１１には、その読み出しデータに代えて、上記共通データ線ＩＯからのデータ入力で置き換え、その置き換えられたデータを書き込むようにすればよい。
したがって、この実施例のメモリ回路では、書き込み動作においても読み出し動作が先行して行われることが必須となる。前記第１図及び第２図の実施例では、メモリセルの面積を小さくするために、ワード線が読み出し用と書き込み用に共通化されているので、ワード線の選択レベルは読み出し選択レベルＶＲと書き込み選択レベルＶＷのような２つの選択レベルを持つようにされる。
非選択状態ではそれぞれのメモリセルの記憶ノードＮ１１，Ｎ１ｍの電圧は、２値記憶情報の１と０ともに読み出しＭＯＳＦＥＴＱＲのしきい値電圧ＶＴＲよりも低くされている。第８図では、より高い方の電圧を２値情報の１に対応させ、その電圧はＶＮ（Ｈ）なので、この仮定はＶＮ（Ｈ）＜ＶＴＲとなる。このような電圧条件はメモリセル内のキャパシタＣによって実現される。すなわち、ワード線ＷＬ１１が０Ｖのような非選択レベルになったとき、キャパシタＣによる結合によって上記記憶ノードＶＮ（Ｈ）の電位が低くされることによって実現される。
したがって、１つの読み出しデータ線ＲＤ１に接続されている複数のメモリセルＭＣ１１〜ＭＣｎ１の上記蓄積ＭＯＳＦＥＴＱＲは、上記２値情報に対応した記憶電圧ＶＮ（Ｈ）とＶＮ（Ｌ）に無関係にオフ状態にされている。
ワード線の第１選択期間では、上記書き込み用トランジスタＱＷのしきい値電圧以下であって、上記情報電圧ＶＮ（Ｈ）をゲートに保持してている蓄積ＭＯＳＦＥＴＱＲがオン状態に、上記情報電圧ＶＮ（Ｌ）をゲートに保持している蓄積ＭＯＳＦＥＴＱＲがオフ状態になる低い電圧ＶＲによりワード線を駆動する。つまり、上記ワード線ＷＬ１１を上記のような読み出し電圧ＶＲに設定すると、上記情報電圧ＶＮ（Ｈ）を保持しているなら記憶ノードＮ１１の電位は、上記キャパシタＣを介して上記選択電圧ＶＲに対応して上昇し、そのしきい値電圧ＶＴＲよりも高くなって蓄積ＭＯＳＦＥＴＱＲがオン状態となって、上記プリチャージされた読み出しデータ線ＤＲ１をディスチャージさせる。
これに対して、上記情報電圧ＶＮ（Ｌ）を保持しているなら記憶ノードＮ１１の電位は、上記のようなワード線ＷＬ１１の電位上昇によっても上記しきい値電圧ＶＴＲに到達することないので、蓄積ＭＯＳＦＥＴＱＲがオフ状態のままとなり、上記読み出し用データ線ＤＲをプリチャージ電位のままに維持する。
このような読み出しデータ線ＤＲへのメモリセルの記憶情報の読み出しが行われた後に、Ｙ選択線ＹＳ１がハイレベル（ＶＤＤ＋ＶＴ）にされて、選択ＭＯＳＦＥＴＱＹ１１をオン状態にさせる。これにより、読み出し用データ線ＤＲと共通データ線ＩＯ又は／ＩＯのいずれか一方とが接続され、それぞれの寄生容量に蓄積された電荷の結合によって微小な読み出し信号ｖｓが現れる。
上記のように読み出し用データ線ＤＲ１がディスチャージされてロウレベルなら、ＶＤＤ／２にプリチャージされた共通データ線ＩＯとの結合によって、共通データ線ＩＯは微小電圧だけ低下し、読み出しデータ線ＤＲ１は共通データ線ＩＯからの電荷供給によって微小電圧だけ上昇する。逆に、上記読み出し用データ線ＤＲ１がプリチャージのままなら、ＶＤＤ／２にプリチャージされた共通データ線ＩＯとの結合によって、共通データ線ＩＯは微小電圧だけ上昇し、読み出しデータ線ＤＲ１は共通データ線ＩＯへの電荷供給によって微小電圧だけ低下する。
このように、共通データ線ＩＯ（又は／ＩＯ）には、メモリセルの２値記憶情報の１と０に対応し、他方の共通データ線／ＩＯ（又はＩＯ）のプリチャージ電圧を基準にして、−ｖｓ又は＋ｖｓのような微小読み出し信号が現れる。この読み出し信号±ｖｓは、電源電圧ＶＤＤが１ないし３Ｖ程度であるとき、２００〜５００ｍＶ程度に設定される。
このような共通データ線ＩＯと／ＩＯの差動電圧ｖｓは、センスアンプの活性化信号ＳＮのロウレベル（０Ｖ）とＳＰのハイレベル（ＶＤＤ）への変化に対応して動作状態にされる前記センスアンプＳＡ１によって増幅され、上記記憶情報に対応したＶＤＤのハイレベルと回路の接地電位０Ｖに対応したロウレベルにされる。
上記読み出しデータ線ＤＲ１等の電位が確定した後に、行選択を行う制御線ＷＣＬ１がハイレベルにされて、書き込み制御回路ＷＣ１を構成するＭＯＳＦＥＴＱＴ１等をオン状態とし、上記読み出しデータ線ＤＲ１と書き込みデータ線ＤＷ１とを接続する。つまり、読み出しデータ線ＤＲ１の電位がロウレベルなら書き込みデータ線ＤＷ１との間で電荷の再配分がおこり、読み出しデータ線ＤＲ１は図中ｑの電位まで低下する。もしも、両データ線ＲＤ１とＷＤ１の寄生容量が等しいなら、上記電荷の再配分が一瞬のうちに行われて両者の電位はＶＤＤ／２になる。その後に、両データ線ＲＤ１とＷＤ１は、センスアンプＳＡ１とメモリセルＭＣ１１によって放電経路が形成されて０Ｖのようなロウレベルにされる。読み出しデータ線ＤＲ１がハイレベルなら書き込みデータ線ＤＷ１は前記プリチャージに対応したＶＤＤに維持される。
上記のデータ線ＲＤ１とＷＤ１の放電過程において、共通データ線ＩＯにハイレベル（ＶＤＤ）の書き込み電圧が加わると、上記両データ線ＲＤ１とＷＤ１が上記書き込み電圧に対応したハイレベル（ＶＤＤ）の電位に変化し、ロウレベル（０Ｖ）の書き込み電圧が加わると、上記両データ線ＲＤ１とＷＤ１が上記書き込み電圧に対応したハイレベル（ＶＤＤ）の電位に変化する。
上記のような書き込み電圧が書き込みデータ線ＷＤ１に伝えられた後に、Ｙ選択線ＹＳ１と制御線ＷＣＬ１はロウレベルにされて、上記ＭＯＳＦＥＴＱＹ１１とＱＴ１等はオフ状態にされる。
そして、ワード線ＷＬ１１は、第２選択期間として上記書き込み用トランジスタＱＷをオン状態するよう高電圧ＶＷに変化する。これにより、書き込みデータ線ＷＤ１ないしＷＤｍの電圧がそれぞれの記憶ノードＮ１１ないしＮ１ｍに伝えられて、選択されたメモリセルＭＣ１１には外部からの書き込み信号に対応した情報電圧が書き込まれ、他のメモリセルＭＣ１２ないしＭＣ１ｍには、もとの記憶電圧を反転した電圧が書き込まれる。
上記のような選択メモリセルに対する書き込み動作、非選択メモリセルに対するいわゆるリフレッシュ動作が終了すると、ワード線ＷＬ１１は０Ｖのようなロウレベルにされる。メモリセルの記憶ノードＮ１１等の電圧は、前述したようにキャパシタＣによって十分小さな電圧になる。ここで、記憶ノードＮ１１にＶＤＤのようなハイレベルが書き込まれた場合でも、読み出しデータ線ＲＤ１が０Ｖに放電した後は、蓄積ＭＯＳＦＥＴＱＲに電流が流れ続けることはない。したがって、蓄積ＭＯＳＦＥＴＱＲのソース端子をフローティングにする回路手段が必要がなく、同図のように定常的に回路の接地電位に接続することができる。
上記書き込み制御回路ＷＣ１のＭＯＳＦＥＴＱＴ１をオフ状態にするタイミング、すなわち、制御線ＷＣＬ１をロウレベルの非選択状態にするタイミングは、選択セルの書き込み動作というよりも非選択セルの再書き込み動作によって決まる。
なぜなら、第８図の波形図において、データ線ＲＤ１とＷＤ１とＲＤｍとＷＤｍがそれぞれ電位ｐ，ｑあるいはｐ’，ｑ’の電位に達した後に、選択セルの書き込みデータ線ＷＤ１はセンスアンプＳＡ１とメモリセルＭＣ１１の両者で駆動されるのに対して、非選択セルＭＣ１２〜ＭＣ１ｍの書き込みデータ線ＷＤ２〜ＷＤｍは、それぞれに対応したメモリセルのみで駆動されるためである。
読み出し動作は、次の通りである。読み出し動作では、前記のような書き込み動作において選択されたメモリセルの読み出し信号をセンスアンプＳＡ１〜ＳＡｋにより増幅して出力させた後、外部から書き込み信号を入力することなく、言い換えるならば、上記選択された読み出しデータ線ＲＤ１及び書き込みデータ線ＷＤ１をそのままの電位にして、ワード線の選択レベルを書き込み用の高電圧ＶＷにすればよい。このとき、上記選択されたワード線に接続される読み出しのための選択セルと非選択セルの全て対して、それぞれの読み出し電圧に対応した電圧が再書き込みされる。
リフレッシュ動作は、次の通りである。このリフレッシュ動作は、主に第１図に示したメモリセルのように書き込みトランジスタＱＷとしてＭＯＳＦＥＴを用いた場合に適用される。ここで、書き込みトランジスタＱＷとして、第２図に示した実施例のように前記バリヤ絶縁構造のＢＭＯＳを用いた場合には、前記のように記憶ノードＮの電荷のリークを無視できるほど小さく抑えられ、記憶情報の不揮発化が可能となるから格別なリフレッシュ動作は不要となるが、ＢＭＯＳの設計によってはリフレッシュ動作が必要となる場合もある。
リフレッシュ動作は、前記第８図に示した波形図においてＹ選択線ＹＳが非選択にされることなく、ワード線をＷＬ１１からＷＬ１ｎ及びＷＬＫ１〜ＷＬｋｎのように順次に前記第１選択期間において電圧ＶＲにしてメモリセルからの読み出しを行い、書き込み制御回路を介して書き込みデータ線に伝え、次いで第２選択期間に高電圧電圧ＶＷにしてメモリセルの記憶ノードに書き込むようにすればよい。
メモリセル内に利得があって、データ線が読み出し用と書き込み用に分離されているメモリセルであれば、この実施例の回路方式はそのようなメモリセルにそのまま適用できる。
第９図には、この発明に係るメモリ回路に用いられるメモリセルの他の一実施例の回路図が示されている。同図（Ａ）においては、この実施例では、蓄積ＭＯＳＦＥＴＱＲ１のドレインと読み出しデータ線ＲＤとの間に選択ＭＯＳＦＥＴＱＲ２が設けられる。この選択ＭＯＳＦＥＴＱＲ２のゲートはワード線ＷＬに接続される。この構成は、前記第１図の実施例のメモリセルにおいて、キャパシタＣを削除し、選択ＭＯＳＦＥＴＱＲ２を追加したものと考えてよい。
この場合、ワード線の選択動作を前記のように読み出し用の第１の選択期間と、書き込み及び再書き込み用の第２選択期間に分けて選択電圧を変更するものであるが、これらの選択電圧に対応して選択ＭＯＳＦＥＴＱＲ２と書き込み用ＭＯＳＦＥＴＱＷのしきい値電圧が設定される。すなわち、前記第１選択期間での読み出し用電圧ＶＲでは、上記選択ＭＯＳＦＥＴＱＲ２がオン状態に、上記書き込み用ＭＯＳＦＥＴＱＷはオフ状態にされる。そして、前記第２選択期間での書き込み用電圧ＶＷでは、上記書き込み用ＭＯＳＦＥＴＱＷがオン状態にされる。このようなワード線の３値レベルでの選択／非選択動作に対応して、上記第１選択電圧ＶＲに対して、ＭＯＳＦＥＴＱＲ２のしきい値電圧は低く、ＭＯＳＦＥＴＱＷのしきい値電圧は高くされ、上記第２選択電圧ＶＷに対してＭＯＳＦＥＴＱＷのしきい値電圧は低くされる。
この実施例では、ＭＯＳＦＥＴＱＲ２が追加されるので、素子数が増加するが、上記キャパシタＣが不要になるので動作を安定化させることができる。つまり、メモリセルをアクセスするため場合の電圧マージンを拡大させることができる。
同図（Ｂ）においては、上記（Ａ）のメモリセルを変更したものであり、ワード線が書き込みワード線ＷＷＬと読み出し用ワード線ＲＷＬに分離され、書き込み用ＭＯＳＦＥＴＱＷのゲートは書き込み用のワード線ＷＷＬに接続し、選択用ＭＯＳＦＥＴＱＲ２のゲートは読み出し用ワード線ＲＷＬに接続する。
この実施例では、ワード線が書き込み用と読み出し用の２つに分離されているため、前記のような３値レベルによるワード線の選択／非選択動作が不要になる。つまり、ワード線の第１選択期間では読み出し用ワード線ＲＷＬを選択状態にして、メモリセルの情報電圧に対応してオン状態／オフ状態にされている蓄積ＭＯＳＦＥＴＱＲ１のメモリ電流が、読み出し用ワード線ＲＷＬの選択動作によってオン状態にされる選択ＭＯＳＦＥＴＱＲ２を介して読み出し用データ線ＲＤに流れるようにされる。もしも、上記蓄積ＭＯＳＦＥＴＱＲ１が情報電圧のハイレベルによりオン状態にされていなら、読み出し用データ線ＲＤはディスチャージされ、上記蓄積ＭＯＳＦＥＴＱＲ１が情報電圧のロウレベルによりオフ状態にされていなら、読み出し用データ線ＲＤはプリチャージ電圧のままに維持される。
ワード線の第２選択期間では書き込み用ワード線ＷＷＬを選択状態にして、書き込み用ＭＯＳＦＥＴＱＷをオン状態にして、書き込みデータ線ＷＤに伝えられている書き込み電圧が、蓄積ＭＯＳＦＥＴＱＲ１のゲートに書き込まれる。この実施例では、ワード線が２本増加する反面、書き込み用と読み出し用のワード線がそれぞれ２値電圧で選択／非選択にすればよいから、メモリセルを構成するＭＯＳＦＥＴの全てのしきい値電圧を等しく形成できるから設計及び製造が簡単となるものである。
上記のように書き込み制御回路ＷＣとして、読み出しデータ線ＲＤに現れた読み出し信号をそのまま書き込みデータ線ＷＤに伝えて再書き込み（リフレッシュ）を行う場合には、記憶ノードの情報電圧はその都度反転してしまう。そこで、次のようなデータコントロールレジスタが設けられて、データ入出力バッファが制御される。
この制御方式の概念は、３個のトランジスタから成るセルを用いたＤＲＡＭを例に、すでにＩＳＳＣＣ７２（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ｉｎ １９７２）のＤｉｇｅｓｔ ｐｐ．１２−１３で述べられているように公知である。すなわち各ワード線にはメモリセルと同じ構造のデータコントロールセルが接続されている。あるワード線が選択されると、選択されたデータコントロールセルから共通出力信号線にその読み出し信号が出力される。
この信号とメモリセルアレイからセンスアンプを介して読み出された信号が排他的論理和回路（Ｅｘｃｌｕｓｉｖｅ ＯＲ）により論理がとられてデータ出力ＤＯとなる。一方、データコントロールレジスタへの読み出し信号とデータ入力信号Ｄｉとが上記同様な排他的論理和がとられてメモリセルアレイへの書き込みデータとなる。データ入出力の制御を高速に行うために、データコントロールセル内の出力トランジスタ（読み出しＭＯＳＦＥＴＱＲに相当）のチャンネル幅をメモリセルのチャンネル幅よりも大きくすることもできる。
第１０図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例の要部回路図が示されている。同図には、１つの読み出しデータ線ＲＤ１、書き込みデータ線ＷＤ１及び上記読み出しデータ線ＲＤ１に対応された共通データ線ＩＯ（１）と、１つのワード線ＷＬ１１及び１つのメモリセルＭＣ１１と書き込み制御回路ＷＣ１が代表として例示的に示されている。
この実施例では、前記第１図の実施例と同じメモリセルＭＣ１１を用いて構成される。この実施例では、書き込み制御回路ＷＣ１として、前記のような伝送ゲートＭＯＳＦＥＴに代えて、反転増幅回路を構成するＭＯＳＦＥＴＱＴ１１とＱＴ１２により構成される。ＭＯＳＦＥＴＱＴ１１は、そのゲートが上記読み出しデータ線ＲＤ１に接続される増幅ＭＯＳＦＥＴである。上記ＭＯＳＦＥＴＱＴ１２は、上記増幅ＭＯＳＦＥＴＱＴ１１のドレイン出力を書き込みデータ線ＷＤ１に伝える出力選択ＭＯＳＦＥＴであり、そのゲートは行選択線としての制御線ＷＣＬ１に接続される。
この構成では、メモリセルＭＣ１１の記憶情報が読み出しデータ線ＲＤ１に読み出され、上記制御信号ＷＣＬ１のハイレベルにより上記出力選択ＭＯＳＦＥＴＱＴ１２がオン状態となり、増幅ＭＯＳＦＥＴＱＴ１１のドレインから得られる反転増幅信号を書き込みデータ線ＷＤ１に伝える。
例えば、メモリセルの記憶ノードにハイレベルが記憶されていた状態なら、前記のようにワード線ＷＬ１１の第１選択期間では蓄積ＭＯＳＦＥＴＱＲがオン状態となって、読み出しデータ線ＲＤ１をロウレベルにディチャージさせる。このような読み出しデータ線ＲＤ１のロウレベルを受けて、増幅ＭＯＳＦＥＴＱＴ１１はオフ状態となるので、上記制御線ＷＣＬ１が選択されて出力選択ＭＯＳＦＥＴＱＴ１２がオン状態となっても書き込みデータ線ＷＤ１はＶＤＤのようなプリチャージ電位のままとされる。したがって、ワード線ＷＬ１１の第２選択期間により書き込み用ＭＯＳＦＥＴＱＷがオン状態にされたときには、上記記憶ノードには上記記憶電圧と同じハイレベルが書き込まれる。
逆に、メモリセルの記憶ノードにロウレベルが記憶されていた状態なら、前記のようにワード線ＷＬ１１の第１選択期間に蓄積ＭＯＳＦＥＴＱＲはオフ状態となって、読み出しデータ線ＲＤ１をハイレベルのプリチャージのままに維持する。このような読み出しデータ線ＲＤ１のハイレベルを受けて、増幅ＭＯＳＦＥＴＱＴ１１はオン状態となるので、上記制御線ＷＣＬ１が選択されて出力選択ＭＯＳＦＥＴＱＴ１２がオン状態となると、書き込みデータ線ＷＤ１は０Ｖにディスチャージされる。したがって、ワード線ＷＬ１１の第２選択期間により書き込み用ＭＯＳＦＥＴＱＷがオン状態にされたときには、上記記憶ノードには上記記憶電圧と同じロウレベルが書き込まれる。
このように書き込み制御回路ＷＣ１として反転増幅機能を持たせた場合には、前記説明したようなデータコントロールレジスタは不必要となってデータ入出力回路の設計が容易になるとともに、非選択セルへの再書き込みを高速にできるとともに使い勝手を良くすることができる。
第１１図には、上記第１０図の実施例回路の動作の一例を説明するための波形図が示されている。
ワード線ＷＬ１１は第１選択期間では読み出し用の低い電圧ＶＲにされる。非選択期間においてＶＤＤレベルにプリチャージされていた読み出しデータ線ＲＤ１は、記憶ノードの記憶電圧に対応して変化する。つまり、前記のように蓄積ＭＯＳＦＥＴＱＲのゲートに、かかるＭＯＳＦＥＴＱＲのしきい値電圧ＶＴＲ以上の高い情報電圧が印加された状態では、ＭＯＳＦＥＴＱＲがオン状態となって実線で示したようにＶＤＤから０Ｖにディスチャージされる。前記のように蓄積ＭＯＳＦＥＴＱＲのゲートに、かかるＭＯＳＦＥＴＱＲのしきい値電圧ＶＴＲ以下の情報電圧が印加された状態では、ＭＯＳＦＥＴＱＲはオフ状態となって点線で示したようにＶＤＤプリチャージレベルを維持する。
Ｙ選択線ＹＳ１をＶＤＤ＋ＶＴのようなハイレベルにすると、読み出しデータ線ＲＤ１と共通データ線ＩＯ（又は／ＩＯ）と接続されて、電荷の再配分によって読み出しデータ線ＲＤ１と、上記共通データ線ＩＯはＶＤＤ／２を基準にして微小電圧ｖｓだけロウレベル又はハイレベルに変化する。その後にセンスアンプが増幅動作を開始して、読み出しデータ線ＲＤ１、共通データ線ＩＯはロウレベル又はハイレベルＶＤＤに変化する。そして、制御線ＷＣＬ１をハイレベルにすると、書き込みデータ線ＷＤ１は、実線で示したようにロウレベル（０Ｖ）又は点線で示したようにハイレベル（ＶＤＤ）となる。同図において、実線と点線は、メモリセルの情報電圧に対応した読み出し用データ線ＲＤ１の電位変化と対応している。
このようにして書き込みデータ線ＷＤ１の電位が確定した後に、ワード線ＷＬ１１の電位を書き込み用の高電圧ＶＷに変化させて、書き込み用ＭＯＳＦＥＴＱＷをオン状態にすることにより、上記記憶ノードにはは、もとの記憶電圧に対応したハイレベル又はロウレベルが再書き込みされる。書き込み用ＭＯＳＦＥＴＱＷのスレショルドリーク電流あるいはＭＯＳＦＥＴＱＷのソース，ドレイン拡散層と基板との間のリーク電流によって、上記記憶ノードの情報電圧が減少していたなら、上記のような再書き込みによってものと情報電圧にリフレッシュされる。
上記のような書き込み制御回路ＷＣは、第２図に示したメモリ回路、あるいは第９図に示したメモリセルを用いたメモリ回路にも同様に適用できるものである。
第１２図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例の要部回路図が示されている。同図には、１つのデータ線ＤＬ１及び上記データ線ＤＬ１に対応された共通データ線ＩＯ（１）と、１対の読み出しワード線ＲＷＬ１１と書き込みワード線ＷＷＬ１１及び１つのメモリセルＭＣ１１と書き込み制御回路ＷＣ１が代表として例示的に示されている。
この実施例では、読み出し用データ線と書き込みデータ線とが共通化されたデータ線ＤＬ１により構成される。つまり、データ線ＤＬ１は読み出し書き込みデータ線ＲＷＤとされる。メモリセルＭＣ１１は、前記第９図（Ｂ）に示した回路と同じ回路が用いられる。ただし、上記のように読み出しデータ線と書き込みデータ線とが共通化されたデータ線ＤＬ１により構成されるため、書き込み用ＭＯＳＦＥＴＱＷと読み出し選択ＭＯＳＦＥＴＱＲ２の一方のソース，ドレインが共通に上記データ線ＤＬ１に接続される。上記読み出し選択ＭＯＳＦＥＴＱＲ２のゲートは、読み出し用ワード線ＲＷＬ１１に接続され、書き込み用ＭＯＳＦＥＴＱＷのゲートは、書き込み用ワード線ＷＷＬ１１に接続される。
上記データ線ＤＬ１は、データ線選択回路を構成するカラムスイッチＭＯＳＦＥＴＱＹ１１を介して共通データ線ＩＯに接続される。図示しないが、共通データ線ＩＯは、前記のように一対の共通データ線ＩＯと／ＩＯから構成されるうちの一方の共通データ線である。
この実施例では、書き込み制御回路ＷＣ１は、上記メモリセルＭＣ１１と同じ回路構成とされるＭＯＳＦＥＴＱＴ１、ＱＴ２及びＱＴ３から構成される。上記ＭＯＳＦＥＴＱＴ１は、メモリセルの蓄積ＭＯＳＦＥＴＱＲ１に対応し、ＭＯＳＦＥＴＱＴ２はメモリセルの読み出し選択用ＭＯＳＦＥＴＱＲ２に対応し、ＭＯＳＦＥＴＱＴ３は書き込み用ＭＯＳＦＥＴＱＷに対応している。上記ＭＯＳＦＥＴＱＴ２のゲートは、上記読み出しワード線に対応された第１制御線ＲＣＬ１に接続され、上記ＭＯＳＦＥＴＱＴ３のゲートは上記書き込みワード線に対応された第２制御線ＷＣＬ１に接続される。
第１３図には、上記第１２図の実施例回路の動作の一例を説明するための波形図が示されている。この波形図を参照して、上記第１２図に示したメモリ回路の動作を説明する。
メモリ回路が非選択状態では、プリチャージ信号ＰＲがＶＤＤ＋ＶＴのようなハイレベルにされて、プリチャージＭＯＳＦＥＴＱＰがオン状態となってデータ線ＤＬを電源電圧ＶＤＤにプリチャージしている。
メモリアクセスが開始されると、上記プリチャージ信号ＰＲはロウレベルにされた後に、読み出し用ワード線ＲＷＬ１１がＶＤＤのようなハイレベルにされる。もしも、蓄積ＭＯＳＦＥＴＱＲ１のゲートにハイレベルの情報電圧が保持されていたなら、かかるＭＯＳＦＥＴＱＲ１がオン状態であるので、同図に実線で示すようにデータ線ＤＬ１はロウレベル（０Ｖ）に向かってディスチャージされる。これに対して、蓄積ＭＯＳＦＥＴＱＲ１のゲートにロウレベルの情報電圧が保持されていたなら、かかるＭＯＳＦＥＴＱＲ１がオフ状態であるので、同図に点線で示すようにデータ線ＤＬ１はハイレベル（ＶＤＤ）のままとされる。
この実施例では、読み出しデータ線と書き込みデータ線とが共通化されているので、上記のような読み出し動作が終了すると読み出しワード線ＲＷＬ１１はロウレベルの非選択状態にされる。この後に、データ線選択回路によりＹ選択信号ＹＳ１がハイレベル（ＶＤＤ）になると、上記データ線ＤＬ１と共通データ線ＩＯとが接続されて、その電荷分散により共通データ線ＩＯは、前記同様にＶＤＤ／２のプリチャージ電圧から微小電圧だけロウレベル又はハイレベルに変化する。これに応じてデータ線ＤＬ１の電位も上記共通データ線ＩＯとは逆方向に電位が変化する。
図示しない、読み出し動作なら上記共通データ線ＩＯの電位変化は、図示しない他方の共通データ線／ＩＯのプリチャージ電圧ＶＤＤ／２を参照電圧とする前記のようなセンスアンプによって増幅されて、上記共通データ線ＩＯと、選択されたデータ線ＤＬ１の電位は、０Ｖ又はＶＤＤに増幅される。
書き込み制御回路の制御線ＷＣＬ１は、非選択状態を含めて上記の動作の間ＶＤＤ＋ＶＴのようなハイレベルにされており、上記データ線ＤＬ１の電位変化がＭＯＳＦＥＴＱＴ１に伝えられおり、かかる制御線ＷＣＬ１のロウレベルの変化により、上記読み出されて増幅されたデータ線ＤＬ１の電圧が上記ＭＯＳＦＥＴＱＴ１のゲートに保持（ラッチ）される。このラッチ動作と並行して上記Ｙ選択信号ＹＳ１もロウレベルに変化し、データ線ＤＬと共通データ線ＩＯ（１）とは分離される。
書き込み動作のときには、上記Ｙ選択線ＹＳ１がハイレベルのときに、入力回路とセンスアンプを介して上記共通データ線ＩＯ（１）に書き込み信号が伝えられ、それが上記書き込み制御回路の上記ＭＯＳＦＥＴＱＴ１のゲートに保持される。これにより、書き込み動作では、選択メモリセルには、上記共通データ線ＩＯからの書き込み電圧が書き込み制御回路に、非選択セルではその読み出し信号が書き込み制御回路にそれぞれラッチされる。
プリチャージ信号ＰＲが一時的にハイレベルにされて、上記データ線ＤＬ１がＶＤＤレベルにプリチャージされる。このプリチャージが終了した後に、制御線ＲＣＬ１と書き込みワード線ＷＷＬ１１をハイレベルにする。書き込みワード線ＷＷＬ１１の選択レベルは、ＶＤＤ＋ＶＴＷのような高い電圧にされる。
上記書き込み制御回路ＷＣ１のＭＯＳＦＥＴＱＴ１のゲートに、ハイレベルがラッチされていたなら、かかるＭＯＳＦＥＴＱＴ１がオン状態であるので、ＭＯＳＦＥＴＱＴ２を通してデータ線ＤＬ１をロウレベルにディスチャージさせ、このロウレベルがメモリセルのＭＯＳＦＥＴＱＲ１のゲートに書き込まれる。また、上記書き込み制御回路ＷＣ１のＭＯＳＦＥＴＱＴ１のゲートに、ロウレベルがラッチされていたなら、かかるＭＯＳＦＥＴＱＴ１がオフ状態であるので、データ線ＤＬ１がハイレベルのままとなり、それがメモリセルのＭＯＳＦＥＴＱＲ１のゲートに書き込まれる。
このような動作によって、１つのデータ線を用いつつ、前記第１図又は第２図の実施例回路と同様な書き込み／読み出し及びリフレッシュの各動作を行わせることができる。この実施例では、データ線ＤＬの数が半分にできるので回路の簡素化を図ることができる。
上記のように選択セルの読み出し動作あるいは非選択セルの再書き込み動作では、書き込み制御回路で再反転した電圧がメモリセルの記憶ノードに入力されることになるから、メモリセルを読み出す毎にその記憶ノードの電圧はハイレベル／ロウレベルと反転することはない。したがって、前記説明したようなデータコントロールレジスタは不要にでき、使い勝手を良くすることができる。
メモリセルの書き込みトランジスタとして、ＭＯＳＦＥＴに代えて前記第２図の実施例のようにバリヤ絶縁膜の構造を持つＢＭＯＳに置き換え、それを前記のように縦構造とすると、メモリセルの面積を小さくすることができるとともに、記憶電圧の不揮発化も可能となる。そして、書き込み制御回路のＭＯＳＦＥＴＱＴ３もかかるＢＭＯＳとすることにより、かかる制御回路もメモリセルと同様に面積を小さく形成することができる。
第１４図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例の要部回路図が示されている。記憶容量を大きくすると、読み出しデータ線や書き込みデータ線に接続されるメモリセルの数が多くなる。この結果、その寄生容量が増大して動作が遅くなる。
この実施例では、データ線の寄生容量を低減させるために読み出しデータ線と書き込みデータ線が上下に２分割される。つまり、書き込み制御回路ＷＣとプリチャージ回路及びデータ線選択回路を中心にして、選択スイッチＱＲＣＵ，ＱＷＣＵと、ＱＲＣＬ，ＱＷＣＬを介して選択的に接続させるものである。
この構成により、上記データ線選択回路と上記書き込み制御回路ＷＣを上下に振り分けられたデータ線ＲＤＵ，ＷＤＵとＲＤＬ，ＷＤＬに対して共通に用いることができる。メモリセルＭＣは、前記説明した読み出しデータ線と書き込みデータ線に対応して構成された第１図、第２図、第９図等に示した実施例のいずれのメモリセルでもよい。書き込み制御回路も、第１図に示したような回路、あるいは第１０図に示したような反転増幅機能を持つもののいずれであってもよい。
同図において、上下に振り分けられた２対のデータ線は、それぞれの選択信号ＳＵとＳＬをＶＤＤ＋ＶＴのような高電圧とすることにより、プリチャージＭＯＳＦＥＴＱＰ１とＱＰ２により同時にＶＤＤレベルにプリチャージすることができる。
上記プリチャージ動作が終了した後、選択したいデータ線（例えばＲＤＬ，ＷＤＬ）に対応した選択信号ＳＬをハイレベルのままとし、非選択側のデータ線（ＲＤＵ，ＷＤＵ）に対応した選択信号ＳＵをロウレベルにして、ＭＯＳＦＥＴＱＲＣＵ，ＱＷＣＵをオフ状態にして上記書き込み制御回路ＷＣ及びデータ線選択回路から切り離すようにすればよい。上記選択側では、書き込み制御回路やデータ線選択回路がデータ線ＲＳＬ，ＷＤＬとが接続された状態であり、前記説明したような読み出し、書き込みあるいはリフレッシュ動作を行わせることができる。この実施例では、データ線の分割によって、データ線長が半減し、その寄生容量や寄生抵抗が小さくなるので高速動作が可能となる。
以上の各実施例では、利得のあるメモリセルからの読み出し信号を弁別するために、読み出しデータ線をＶＤＤにプリチャージする方式を組み合わせたものである。
第１５図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の更に他の一実施例の要部回路図が示されている。上記のように読み出しデータ線と書き込みデータ線とを備え、メモリセルに利得機能を持たせた場合には、書き込み制御回路が動作した時には両者は相補のレベルにされる。つまり、読み出しデータ線に読み出された信号がロウレベルから、書き込みデータ線はそれとは逆のハイレベルにされる。このことに着目し、この実施例では書き込み制御回路にＣＭＯＳラッチ回路を設けて、データ線の信号変化を高速にするよう工夫されたものである。
高集積化のために小さな素子で構成されたメモリセルを用い、かつ、１つのデータ線ＲＤに多数のメモリセルを接続した場合にはその寄生容量も大きくなるから、かかる読み出しデータ線ＲＤをフルレベルの０Ｖまでディスチャージさせるには比較的長い時間を要することになる。
この実施例では、読み出し時には書き込みデータ線ＷＤが一定電位に固定されていることを利用し、それを参照電圧として読み出しデータ線ＲＤとの間で微小電圧差が発生した時点で、駆動能力の高いＣＭＯＳラッチ構成のセンスアンプで増幅させることにより、読み出しデータ線ＲＤの電位を確定させるとともに、非選択セルに対応した書き込みデータ線ＷＤの電位も同時に確定させるものである。
上記センスアンプは、Ｎチャンネル型ＭＯＳＦＥＴＱＮ１，ＱＮ２と、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１，ＱＰ２とによりそれぞれ構成されるＣＭＯＳインバータ回路の入力と出力とを交差接続して構成されたＣＭＯＳラッチ回路が用いられる。このＣＭＯＳラッチ回路は、上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２のソースに動作時に電源電圧ＶＤＤのような活性化電圧ＳＰが与えられ、上記Ｎチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２のソースに動作時に０Ｖのような活性化電圧ＳＮが与えられることによって増幅動作を行う。
上記のような読み出し信号を得るために、書き込みデータ線ＷＤに対してはＶＤＤ／２の中間電圧がプリチャージ電圧として与えられるのに対して、読み出しデータ線ＲＤにはそれより微小電圧δだけ高い電圧ＶＤＤ／２＋δがプリチャージ電圧として与えられる。
上記の構成では、特に制限されないが、上記読み出しデータ線ＲＤと書き込みデータ線ＷＤとは、データ線選択回路を構成するカラムスイッチＭＯＳＦＥＴＱＹ１とＱＹ２を介して一対の相補の共通データ線ＩＯと／ＩＯに接続される。この共通データ線ＩＯと／ＩＯも前記同様にＶＤＤ／２にプリチャージされる。
上記のように各データ線ＲＤとＷＤにセンスアンプを設けた場合には、上記共通データ線ＩＯと／ＩＯを低振幅の信号線として用い、読み出し信号をメインアンプにより増幅するようにすることもできる。もちろん、前記のようなＣＭＯＳラッチ回路からなるセンスアンプを配置してもよい。
書き込み動作では、共通データ線ＩＯと／ＩＯから書き込み情報に対応した極性の差動電圧が選択されたデータ線ＲＤとＷＤのセンスアンプに与えられ、かかるセンスアンプによってハイレベル／ロウレベルの２値電圧に増幅される。この構成では、書き込み制御回路としてのセンスアンプが反転増幅動作を行うので、前記のようなデータコントロールレジスタが不要となり、使い勝手を良くすることができる。そして、データ線ＲＤとＷＤの信号振幅は、ほぼＶＤＤ／２を中心にしてハイレベル／ロウレベルのように半減させることができるので、低消費電力化も合わせて図ることができる。
上記のような読み出し動作のために、第１６図に示した波形図のように、読み出しデータ線ＲＤのプリチャージ電圧がＶＤＤ／２＋δのように、書き込みデータ線ＷＤのプリチャージ電圧ＶＤＤ／２に対してδだけ高く設定されなければならない。もしも、両者ＲＤとＷＤをＶＤＤ／２の同電位にプリチャージしてしまうと、メモリセルの記憶ノードにロウレベルが保持されて、読み出し時に前記のような放電経路が形成されないときには、読み出し用データ線ＲＤの電位がＶＤＤ／２のプリチャージ電位のままとなり、前記参照電圧としての書き込みデータ線ＷＤの電位と等しくなって、センス動作が不能になるからである。
上記のようにプリチャージ電圧に微小電圧δでけ差電圧を持たせることにより、（Ａ）のようにメモリセルの読み出し動作によって放電経路が形成されてデータ線ＲＤの電位がロウレベル側に変化してその電位関係が逆転したとき、センスアンプを活性化するタイミング信号ＳＰとＳＮをオンとして増幅動作を行せることにより、データ線ＲＤとＷＤとを高速にロウレベル／ハイレベルに変化させる。
また、（Ｂ）のようにメモリセルの読み出し動作によって放電経路が形成されないときデータ線ＲＤの電位はδだけハイレベルを維持し、センスアンプを活性化するタイミング信号ＳＰとＳＮをオンとして増幅動作を行せることによりデータ線ＲＤとＷＤとを高速にハイレベル／ロウレベルに変化させる。
上記の実施例から得られる作用効果は、下記の通りである。
（１） 情報電圧をそのゲートに保持する蓄積ＭＯＳＦＥＴ及び書き込み用トランジスタを含むメモリセルを用い、書き込みデータが伝えられる書き込み用データ線及び上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し信号が伝えられる読み出し用データ線に直交するようワード線を配置して、上記メモリセルの書き込み用トランジスタの制御端子を接続するるとともに、その選択信号に対応して上記メモリセルからの上記読み出し信号を対応する読み出し用データ線に出力させるようメモリセルアレイを構成し、データ線選択回路により上記複数の読み出し用データ線の中の一を選択して第１と第２の共通データ線のいずれかに接続させ、上記読み出し用データ線を、非選択期間において第１電位にプリチャージし、第１選択期間において上記ワード線を読み出し用に選択して上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより第２電位にディスチャージし、上記第１と第２の共通データ線は、上記非選択期間において上記第１電圧と第２電圧のほぼ中間の第３電位にプリチャージし、上記第１の選択期間において上記データ線選択回路により選択された読み出し用データ線との電荷分散に対応した一方の共通データ線に現れる読み出し信号が上記他方の共通データ線のプリチャージ電圧を参照電圧として増幅し、必要に応じて書き込みデータ線に書き込み信号を伝えた後の第２選択期間においてワード線を高電圧にして書き込みトランジスタをオン状態にしてメモリセルに書き込み又は再書き込みすることより、メモリセル自身が増幅機能を持ち、かつ非破壊読み出とすることができるので、回路の簡素化と使い勝手を良くしたメモリ回路を得ることができるという効果が得られる。
（２） 上記第１と第２の共通データ線には、上記データ線選択回路によりほぼ同数の読み出しデータ線が接続し、上記電荷分散により一方の共通データ線に形成された読み出し信号を、他方の共通データ線のプリチャージ電圧を参照電圧とする差動増幅回路からなるセンスアンプを設けることにより、上記に加えて高速で安定した読み出し動作を実現できるという効果が得られる。
（３） 上記差動増幅回路として、その入力と出力とを交差接続してなる一対のＣＭＯＳインバータ回路からなるＣＭＯＳラッチ回路を用いることにより、上記に加えて高速に読み出し信号を得るとともに、選択されたメモリセルへの書き込み動作を高速に行うようにすることができるという効果が得られる。
（４） 上記読み出しデータ線と、上記書き込みデータ線との間に読み出しデータ線の信号を書き込みデータ線に伝える書き込み制御回路を設けることにより、上記に加えて記憶電圧がリーク電流等によって低下した場合の再書き込みを簡単に行うようにすることができるという効果が得られる。
（５） 上記書き込み制御回路として、上記読み出しデータ線と、上記書き込みデータ線とをそれぞれ接続させる伝送ゲートＭＯＳＦＥＴで構成することにより、上記に加えて回路の簡素化を図ることができるという効果が得られる。
（６） 上記書き込み制御回路として、上記読み出しデータ線の信号電圧を反転増幅して上記書き込みデータ線に伝える反転増幅回路とすることにより、上記に加えてデータコントロールレジスタ等を省略でき、使い勝手を良くすることができるという効果が得られる。
（７） 上記メモリセルを構成する書き込み用トランジスタとして、バリヤ絶縁膜の構造からなり、かかるバリヤ絶縁膜の構造を上記ＭＯＳＦＥＴのゲート電極上においてゲート電極の面に向かう縦方向の電流経路を持つように立体的に形成し、上記ワード線と上記ＭＯＳＦＥＴのゲートとの間にキャパシタを設けることにより、上記に加えて大幅なセル面積の縮小と記憶電圧の不揮発化あるいはデータの保持時間の拡大を図ることができるという効果が得られる。
（８） 上記メモリセルを構成する書き込み用トランジスタをＭＯＳＦＥＴを用い、上記ワード線と上記情報電圧をゲートに保持する蓄積ＭＯＳＦＥＴのゲートと上記ワード線との間にキャパシタを設けることにより、上記に加えて格別な製造プロセスを増加することなくメモリ回路を形成することができるという効果が得られる。
（９） 上記ワード線を書き込み用ワード線と読み出し用ワード線に分離し、上記第１選択期間では読み出しワード線を選択状態にし、第２選択期間では書き込み用ワード線を選択状態し、上記メモリセルの書き込み用トランジスタをＭＯＳＦＥＴとしてゲートを上記書き込み用のワード線に接続し、上記記憶電圧をゲートに保持する蓄積ＭＯＳＦＥＴに対して上記読み出し用ワード線にゲートが接続された選択ＭＯＳＦＥＴが直列に接続することにより、ワード線の選択レベルを２値レベルにできるから上記に加えてワード線選択動作を簡単にしかも動作マージンを拡大させることができるという効果が得られる。
（１０） 上記書き込み用のワード線と読み出し用のワード線とを共通のワード線とし、上記書き込み用ＭＯＳＦＥＴのしきい値電圧を上記選択ＭＯＳＦＥＴのしきい値電圧より高く設定し、上記第１選択期間では選択用ＭＯＳＦＥＴのみをオン状態にし、上記第２選択期間では上記書き込み用ＭＯＳＦＥＴもオン状態にさせることにより、上記のようなメモリ動作を実現しつつ、かつ、格別な製造プロセスを増加することなくメモリ回路を形成することができるという効果が得られる。
（１１） 上記読み出し用データ線と書き込み用データ線とを共通化された１つのデータ線とし、メモリセルと同じ回路からなるダミーセルを書き込み制御回路として設け、データ線に読み出された信号又は書き込み信号が上記書き込み制御回路に書き込まれ、その読み出し信号がかかる共通化されたデータ線に書き込み信号として伝えられて、ワード線が選択されたメモリセルに書き込みを行うようにすることにより、上記に加えて回路の簡素化を図りつつ、前記のようなデータコントロールレジスタを不要とするメモリ動作を実現できるという効果が得られる。
（１２） 上記メモリセルを構成する書き込み用トランジスタをＭＯＳＦＥＴとし、そのゲートを書き込み用のワード線に接続し、上記メモリセルの上記情報電圧をゲートに保持する蓄積ＭＯＳＦＥＴと上記データ線との間に選択ＭＯＳＦＥＴを設けて、そのゲートを読み出し用ワード線に接続し、上記ダミーセルからなる書き込み制御回路として用いて読み出しワード線に対応された読み出し制御線と、上記書き込みワード線に対応した書き込み制御線に接続し、上記書き込み制御線と読み出し制御線を活性化することにより、上記書き込み回路の動作を制御することにより、上記に加えて回路の簡素化を図りつつ、前記のようなデータコントロールレジスタを不要とするメモリ動作を実現できるという効果が得られる。
（１３） 上記書き込み制御回路、プリチャージ回路及びデータ選択回路を中心にして、上記書き込みデータ線及び読み出しデータ線とがスイッチ回路を介して選択的に接続させることにより、上記に加えてデータ線の寄生容量、寄生抵抗が低減できるので動作の高速化及び安定化を図ることができるという効果が得られる。
（１４） 情報電圧をそのゲートに保持する蓄積ＭＯＳＦＥＴ及び書き込み用トランジスタを含むメモリセルを用い、書き込み信号が伝えられる書き込み用データ線及び上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し信号が伝えられる読み出し用データ線に直交するようワード線を配置して、上記メモリセルの書き込み用トランジスタの制御端子を接続するるとともに、その選択信号に対応して上記メモリセルからの上記読み出し信号を対応する読み出し用データ線に出力させるようメモリセルアレイを構成し、上記読み出しデータ線と上記書き込みデータ線との間に設けられたＣＭＯＳラッチ構成のセンスアンプを設け、上記読み出しデータ線を第１の期間において第１電位にプリチャージし、上記書き込みデータ線を上記第１期間において上記第１電圧より小さな第２電圧にプリチャージし、第２の期間において上記ワード線を選択して上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより読み出しデータ線を第３電位にディスチャージし、上記読み出しデータ線が上記メモリセルの情報電圧に対応した第１電圧か第３電圧にされた後に上記センスアンプを動作状態にしてセンスアンプの動作電圧に対応したハイレベルとロウレベルに増幅し、データ線選択回路により上記読み出しデータ線とそれに対応した書き込みデータ線からなる複数対の中の一対を選択し第１と第２の共通データ線と接続させることにより、動作の高速化と安定化を図ることができるという効果が得られる。
（１５）上記センスアンプの動作電圧に対応したハイレベルとロウレベルを電源電圧と回路の接地電位とし、上記第２電圧は、上記電源電圧の１／２の電圧に設定され、上記第１電圧は、上記センスアンプの安定した増幅動作に必要な最小電圧分だけ上記第２電圧より高くすることにより、データ線の振幅が小さくなりいっそうの高速化と低消費電力化を図ることができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、第１図及び第２図において、電源電圧ＶＤＤとして正の電圧を用いる場合、プリチャージＭＯＳＦＥＴをＮチャンネル型ＭＯＳＦＥＴに代えてＰチャンネル型ＭＯＳＦＥＴを用いるものであってもよい。この場合には、その制御信号ＰＲは、回路の接地電位のようなロウレベルがアクティブレベルとなるので、電源電圧ＶＤＤ以上の高電圧を必要としない。したがって、メモリ回路が長時間非選択状態にされた場合でも、Ｎチャンネル型ＭＯＳＦＥＴを用いた場合のようにプリチャージ信号を昇圧電圧に維持させるためのチャージポンプ回路を動作状態にし続ける等特別な動作が不要となる。
第９図及び第１２図のメモリセルにおいて、書き込みトランジスタＱＷを前記バリヤ絶縁膜構造のＭＯＳＦＥＴに置き換え、蓄積ＭＯＳＦＥＴＱＲ１のゲート上に縦構造に形成するものであってもよい。つまり、前記バリヤ絶縁膜構造のＭＯＳＦＥＴは、書き込みトランジスタとしてこの実施例に示された全てのメモリセル及び書き込み制御回路等として用いられるダミーセルあるいはデータコントロールレジスタとしてのメモリセルの全てに用いることができる。このようなバリヤ絶縁膜構造のＭＯＳＦＥＴを用いることにより、理論的には前記のように記憶電圧の不揮発化を図ることができる。また、回路セルの面積を大幅に縮小させることができる。
共通データ線ＩＯと／ＩＯに設けられる差動増幅回路は、前記のようなＣＭＯＳラッチ回路の他に、演算増幅回路のような差動増幅回路であってもい。
メモリアレイの構成は、ワード線方向に複数のメモリアレイを配置し、ワード線をメインワード線とサブワード線のようなダイナミック型ＲＡＭにおいて公知の階層構造にするものであってもよい。メモリ回路は、データ処理動作を行うデジタル回路、例えばマイクロプロセッサＣＰＵ等とともに１つの半導体集積回路装置に内蔵されるもの他、それ自身が汎用メモリ回路を構成するものであってもよい。汎用のメモリ回路では、アドレス信号や制御信号を入力する入力回路が設けられる。デジタル回路に内蔵されるメモリ回路では、かかる入力回路が省略されて上記デコーダに内部バスを介してアドレス信号や制御信号が供給される。
産業上の利用可能性
この発明は、記憶動作と増幅動作とを兼ねた蓄積ＭＯＳＦＥＴと、上記蓄積ＭＯＳＦＥＴのゲートに情報電圧を書き込む書き込み用トランジスタとを備えたメモリセルを用いたメモリ回路からなる半導体集積回路装置、あるいはかかるメモリ回路と他の論理回路等を内蔵した半導体集積回路装置に広く利用できるものである。
【図面の簡単な説明】
第１図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例を示す要部回路図であり、
第２図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例を示す要部回路図であり、
第３図は、上記第２図の実施例回路に用いられるＢＭＯＳトランジスタの一実施例を示す断面構造の概略図であり、
第４図は、上記図３に示したＢＭＯＳトランジスタの電圧−電流特性図であり、
第５図は、上記第２図の実施例回路におけるメモリセルの一実施例の概略平面構造を示し、
第６図は、上記第５図のメモリセルのＡ−Ａ’断面図であり、
第７図は、上記第５図のメモリセルのＢ−Ｂ’断面図であり、
第８図は、上記第１図及び第２図のメモリ回路の動作の一例を説明するための波形図であり、
第９図は、この発明に係る半導体集積回路装置に構成されるメモリセルの他の一実施例を示す回路図であり、
第１０図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例を示す要部回路図であり、
第１１図は、上記第１０図に示したメモリ回路の動作の一例を説明するための波形図であり、
第１２図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例を示す要部回路図であり、
第１３図は、上記第１２図に示したメモリ回路の動作の一例を説明するための波形図であり、
第１４図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例を示す要部回路図であり、
第１５図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の更に一実施例を示す要部回路図であり、
第１６図は、上記第１５図に示したメモリ回路の動作の一例を説明するための波形図である。
この発明は、半導体集積回路装置に関し、高信頼、大容量半導体メモリ回路を備えたものに利用して有効な技術に関するものである。
背景技術
半導体メモリには大別してＲＡＭ（ランダムアクセスメモリ）とＲＯＭ（リードオンメモリ）がある。なかでも計算機の主記憶として最も大量に使われるのはダイナミックＲＡＭ（ＤＲＡＭ）である。記憶を蓄えるメモリセルは、一つの蓄積静電容量（キャパシタ）とそれに電荷を蓄え読み出すトランジスタから構成される。このメモリはＲＡＭとして最小の構成要素で実現されるため、大規模化に適している。従って相対的に安価で大量に生産されてきた。
しかし、ＤＲＡＭの問題点は動作が不安定になり易いことである。最も大きな不安定要因はメモリセル自体に増幅作用がなく、したがってメモリセルからの読み出し信号電圧が小さく、メモリセルの動作が各種の雑音の影響を受け易いことである。さらにはメモリセル内に存在するｐｎ接合（リーク）電流によってキャパシタに蓄えられた情報電荷は消失してしまう。そこで消失する前にメモリセルを周期的にリフレッシュ（再生書きこみ）動作をさせて記憶情報を保持させる。この周期はリフレッシュ時間と称し、現状では１００ｍｓ程度であるが、記憶容量が増大するにつれてますま長くする必要がある。すなわちリーク電流を抑える必要があるが、これは素子の微細化とともにますます困難になってきている。
これを解決するメモリは、ＲＯＭ特にフラッシュメモリである。フラッシュメモリはよく知られているように、ＤＲＡＭセルと同等以上に小形で、メモリセル内に利得があるので本質的に信号電圧は大きく、したがって動作は安定である。また絶縁膜で囲まれた蓄積ノードに記憶電荷を蓄えるので、ＤＲＡＭのようにｐｎ接合電流はなくリフレッシュ動作は不要である。しかし、蓄積ノードに微弱なトンネル電流を流して電荷を蓄えるので書きこみ時間が極端に長い。また、書き込みを繰り返すと絶縁膜に強制的に電流を流すことになり、徐々に絶縁膜が劣化し最終的には絶縁膜は導電膜となって記憶を保持できなくなる。
したがって、製品では１０万回に書き込みを制御することが一般的である。つまりフラッシュメモリをＲＡＭとして用いることはできない。このようにＤＲＡＭとフラッシュメモリはともに大容量メモリではあるが、それぞれ長所と短所があり、それぞれの特徴を活かして使い分けなければならない。
情報電圧をゲートに蓄える蓄積ＭＯＳＦＥＴと、上記ゲートに情報電圧を書き込む書き込み用ＭＯＳＦＥＴを備えた、いわゆる３トランジスタセルが、例えば１９９４年１１月５日、培風館発行「超ＬＳＩメモリ」伊藤 清男著、頁１２〜頁１５によって公知である。このような３トランジスタセルは、セル自身に増幅機能があるのでデータ線に現れる読み出し信号電圧は大きく、すべて非破壊読み出しであるという特徴があるが、読み出し動作や書き込み動作を行う周辺回路の回路が複雑であり、使い勝手が悪いという問題等によって実用化されていない。
したがって、この発明は、回路の簡素化と使い勝手を良くしたメモリ回路を備えた半導体集積回路装置を提供することを目的としてしている。この発明は、高速性と不揮発性との２つを兼ね備えたメモリ回路を備えた半導体集積回路装置を提供することを他の目的としている。この発明は、この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、情報電圧をそのゲートに保持する蓄積ＭＯＳＦＥＴ及び書き込み用トランジスタを含むメモリセルを用い、書き込み情報電圧が伝えられる書き込み用データ線及び上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し信号が伝えられる読み出し用データ線に直交するようワード線を配置して、上記メモリセルの書き込み用トランジスタの制御端子を接続するるとともに、その選択信号に対応して上記メモリセルからの上記読み出し信号を対応する読み出し用データ線に出力させるようメモリセルアレイを構成し、データ線選択回路により上記複数の読み出し用データ線の中の一を選択して第１と第２の共通データ線のいずれかに接続させ、上記読み出し用データ線を、非選択期間において第１電位にプリチャージし、第１選択期間において上記ワード線を読み出し用に選択して上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより第２電位にディスチャージし、上記第１と第２の共通データ線は、上記非選択期間において上記第１電圧と第２電圧のほぼ中間の第３電位にプリチャージし、上記第１の選択期間において上記データ線選択回路により選択された読み出し用データ線との電荷分散に対応した一方の共通データ線に現れる読み出し信号が上記他方の共通データ線のプリチャージ電圧を参照電圧として増幅し、必要に応じて書き込みデータ線に書き込み信号を伝えた後の第２選択期間においてワード線を高電圧にして書き込みトランジスタをオン状態にしてメモリセルに書き込み又は再書き込みする。
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、情報電圧をそのゲートに保持する蓄積ＭＯＳＦＥＴ及び書き込み用トランジスタを含むメモリセルを用い、書き込み信号が伝えられる書き込み用データ線及び上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し信号が伝えられる読み出し用データ線に直交するようワード線を配置して、上記メモリセルの書き込み用トランジスタの制御端子を接続するとともに、その選択信号に対応して上記メモリセルからの上記読み出し信号を対応する読み出し用データ線に出力させるようメモリセルアレイを構成し、上記読み出しデータ線と上記書き込みデータ線との間に設けられたＣＭＯＳラッチ構成のセンスアンプを設け、上記読み出しデータ線を第１の期間において第１電位にプリチャージし、上記書き込みデータ線を上記第１期間において上記第１電圧より小さな第２電圧にプリチャージし、第２の期間において上記ワード線を選択して上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより読み出しデータ線を第３電位にディスチャージし、上記読み出しデータ線が上記メモリセルの情報電圧に対応した第１電圧か第３電圧にされた後に上記センスアンプを動作状態にしてセンスアンプの動作電圧に対応したハイレベルとロウレベルに増幅し、データ線選択回路により上記読み出しデータ線とそれに対応した書き込みデータ線からなる複数対の中の一対を選択し第１と第２の共通データ線と接続させる。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例の要部回路図が示されている。同図の各素子及び回路ブロックは、公知の半導体集積回路の製造技術によって、それが搭載される単結晶シリコンのような１個の半導体基板（ＬＳＩ）上において形成される。
この実施例では、データ線が読み出し用データ線ＲＤと書き込み用データ線とに分離され、特に制限されないが、同図において縦方向に平行して延長される。同図においては、上記読み出し用データ線ＲＤと書き込み用データ線ＷＤとが一対とされて１ないしｍからなる複数対が設けられ、そのうちの２対のデータ線対ＲＤ１，ＷＤ１〜ＲＤｍ，ＷＤｍが代表として例示的に示されている。
１つのメモリアレイＭＡ１においては、上記複数対のデータ線ＲＤ１，ＷＤ１〜ＲＤｍ，ＷＤｍ等と直交するよう、同図では横方向に１ないしｎからなる複数のワード線ＷＬ１１〜ＷＬ１ｎが延長される。上記１ないしｎからなる複数のワード線のうち、２本のワード線ＷＬ１１とＷＬ１ｎが代表として例示的に示されている。特に制限されないが、上記データ線方向には１ないしｋからなる複数個のメモリアレイＭＡ１〜ＭＡｋが設けられ、各メモリアレイＭＡにおいて、それぞれメモリアレイＭＡ１と同様に１なしいｎからなる複数のワード線がそれぞれに設けられる。
上記メモリアレイＭＡ１を代表としてメモリアレイの構成を説明する。上記ワード線ＷＬ１１とデータ線ＲＤ１，ＷＤ１の交点に設けられるメモリセルＭＣ１１は、そのゲートに情報電圧を保持して、かかる情報電圧により、ワード線ＷＬ１１が選択された時にオン状態又はオフ状態にされる蓄積ＭＯＳＦＥＴＱＲと、上記書き込み用データ線ＷＤに伝えられた書き込み信号を上記ＭＯＳＦＥＴＱＲのゲートに伝える書き込み用ＭＯＳＦＥＴＱＷと、上記ＭＯＳＦＥＴＱＲのゲートとワード線ＷＬ１１との間に設けられ、ワード線が非選択とされたときには上記記憶電圧に無関係に蓄積ＭＯＳＦＥＴＱＲをオフ状態にさせるためのキャパシタＣとから構成される。
上記書き込み用ＭＯＳＦＥＴＱＷのゲートは、上記ワード線ＷＬ１１に接続される。上記蓄積ＭＯＳＦＥＴＱＲのソース−ドレイン経路は、上記読み出し用データ線ＲＤ１と回路の接地電位ＶＳＳ（０Ｖ）に接続される。
上記読み出し用データ線ＲＤ１と書き込み用データ線ＷＤ１には、プリチャージ信号ＰＲによりスイッチ制御されるプリチャージＭＯＳＦＥＴＱＰＲ及びＱＰＷが設けられ、プリチャージ期間において上記データ線ＲＤ１，ＷＤ１は電源電圧ＶＤＤにプリチャージされる。
上記読み出し用データ線ＲＤ１と書き込み用データ線ＷＤ１との間には、読み出しデータ線ＲＤ１の信号を書き込みデータ線ＷＤ１に伝える書き込み制御回路ＷＣ１が設けられる。この実施例では、特に制限されないが、上記書き込み制御回路ＷＣ１は、ワード線ＷＬと平行して延長される制御線ＷＣＬ１によってスイッチ制御されるＭＯＳＦＥＴＱＴ１により構成される。
上記一対のデータ線ＲＤ１，ＷＤ１に隣接して設けられる同様なデータ線ＲＤ２，ＷＤ２にも上記同様なメモリセル、プリチャージ回路、書き込み制御回路が設けられる。
上記読み出しデータ線ＲＤ１ないしＲＤｍは、データ線選択回路を構成するスイッチＭＯＳＦＥＴＱＹ１１〜ＱＹ１ｍを介して、一対からなる相補の共通データ線／ＩＯ（１）とＩＯ（１）のいずれかに接続される。特に制限されないが、上記メモリアレイＭＡ１に設けられる読み出しデータ線ＲＤ１ないしＲＤｍは偶数本から構成され、例えば奇数番目の読み出しデータ線ＲＤ１、ＲＤ３・・・は上記共通データ線ＩＯ（１）に接続され、偶数番目の読み出しデータ線ＲＤ２、ＲＤ４・・・ＲＤｍは、上記共通データ線／ＩＯ（１）に接続される。
この結果、上記一対の相補の共通データ線ＩＯ（１）と／ＩＯ（１）に接続される読み出しデータ線の数が等しくなり、それに対応して上記データ線選択回路を構成するスイッチＭＯＳＦＥＴの数も同じくされる。上記共通データ線ＩＯ（１）と／ＩＯ（１）は、その長さがほぼ等しくされ、かつ、同じ数のスイッチＭＯＳＦＥＴが接続されることによって、ほぼ同じ寄生容量を持つようにされる。
ここで、上記相補の共通データ線は、ロウレベルが論理１に対応した反転の共通データ線／ＩＯと、ハイレベルが論理１に対応した非反転の共通データ線ＩＯ（１）からなるものであり、上記スラッシュ／は論理記号のオーバーバーを表している。
上記相補の共通データ線ＩＯ（１）と／ＩＯ（１）には、読み出しデータ線のプリチャージ電圧（ＶＤＤ）とディスチャージ電圧（０Ｖ）の１／２に対応したハーフプリチャージ電圧ＶＤＤ／２にプリチャージするＭＯＳＦＥＴＱ１とＱ２が設けられる。これらのＭＯＳＦＥＴＱ１とＱ２のゲートは、前記プリチャージ信号ＰＲが供給される。他のメモリアレイＭＡ２ないしＭＡｋにも、上記同様な共通データ線、及びプリチャージ回路が設けられる。
上記メモリアレイＭＡ１ないしＭＡｋに設けられた１ないしｎからなる複数のワード線ＷＬ１１〜ＷＬ１ｎないしＷＬＫｋ１ないしＷＬｋｎのそれぞれは、Ｘデコーダ＆ドライバＸ−ＤＥＣ／ＤＲＶによって、各メモリアレイＭＡ１〜ＭＡｋ毎に１本ずつが選択される。
上記メモリアレイＭＡ１ないしＭＡｋの各読み出しデータ線は、Ｙデコーダ＆ドライバＹ−ＤＥＣ／ＤＲＶによって形成された選択信号ＹＳ１ないしＹＳｍにより、各メモリアレイＭＡ１〜ＭＡｋの対応する読み出しデータ線ＲＤ１〜ＲＤｋが同時に選択され、それぞれに対応して設けられる共通データ線ＩＯ（１），／ＩＯ（１）ないしＩＯ（ｋ），／ＩＯ（ｋ）のいずれか一方に接続される。この結果、この実施例のメモリ回路では１ないしｋからなるｋビットの単位でのメモリアクセスが行われるものである。上記のようなＹデコーダ＆ドライバＹ−ＤＥＣ／ＤＲＶを複数の各メモリアレイＭＡ１ないしＭＡｋのデータ線選択動作に共通に用いることによって、回路の簡素化を図ることができる。
上記相補の共通データ線ＩＯ（１）と／ＩＯ（１）には、特に制限されないが、センスアンプＳＡ１としてＮチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２及びＰチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路が設けられる。これらのＣＭＯＳラッチ回路からなるセンスアンプＳＡ１は、動作タイミングに対応してＮチャンネル型ＭＯＳＦＥＴＱＮ１，ＱＮ２とＰチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２のそれぞれの共通ソースＳＮとＳＰに、回路の接地電位と電源電圧ＶＤＤのような動作電圧が与えられることによって活性化される。
代表として示されている他の共通データ線ＩＯ（ｋ）と／ＩＯ（ｋ）等にも上記同様なセンスアンプＳＡｋが設けられるものであり、これらのセンスアンプＳＡ１〜ＳＡｋの上記増幅ＭＯＳＦＥＴのソースＳＮとＳＰは共通化されて上記動作電圧が与えられる。それ故、上記１ないしｋからなるｋ個のセンスアンプＳＡ１〜ＳＡｋが一斉に増幅動作を開始して、それぞれに対応した共通データ線ＩＯと／ＩＯに読み出された読み出し信号を増幅する。
これらの増幅信号は、図示しない出力回路を介して半導体集積回路装置の外部端子から出力される。あるいは、上記外部端子から供給された書き込み信号は、入力回路を介して取り込まれ、特に制限されないが、上記センスアンプＳＡ１ないしＳＡｋにより増幅されて、選択された読み出しデータ線と、上記書き込み制御回路ＷＣとを介してそれぞれ書き込み用データ線に伝えられて、メモリセルに書き込まれる。
第２図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例の要部回路図が示されている。この実施例では、記憶電荷の不揮発化に向けられている。記憶電荷の不揮発化のために書き込みトランジスタは、前記のようなＭＯＳＦＥＴに代えて後述するようなバリヤ絶縁膜の構造のＭＯＳＦＥＴ（以下、単にＢＭＯＳという）が用いられる。
この実施例では、上記のように書き込み用トランジスタＱＷがＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）から上記バリヤ絶縁膜の構造のＭＯＳＦＥＴ（ＢＭＯＳ）置き換えられたものであり、他の構成は前記第１図の実施例と同様であるので、その説明を省略する。
第３図は、上記ＢＭＯＳトランジスタの一実施例の断面構造の概略図である。積層した４層のポリシリコン（ポリ１〜ポリ４）の両側にゲート酸化膜（膜厚ｔｏｘの熱酸化膜）を介してゲート電極Ｇが配置されている縦型構造に大きな特徴がある。実際には両側のポリシリコンで形成されたゲート電極は、後述するように一体で形成され常に等電位である。ポリシリコン１とポリシリコン４はポリシリコンに１０２０ｃｍ−３程度のリンがドープされており、トランジスタのドレインＤ（あるいはソースＳ）とソース（あるいはドレイン）を形成する。ポリシリコン２とポリシリコン３はきわめて低濃度（１０１５〜１０１７ｃｍ−３程度）にリンがドープされたイントリンシックポリシリコンでトランジスタの基板を形成する。
ポリシリコン１とポリシリンコン２、ポリシリンコ２とポリシリコン３ならびにポリシリコン３とポリシリコン４の間には、たとえば薄い（２〜３ｎｍ）シリコン窒化膜から成るトンネル膜ＳＮ１，ＳＮ２，ＳＮ３が形成されている。ＳＮ１とＳＮ３は、トランジスタ形成時に、ドレインあるいはソース領域の高濃度のリンが内部（ポリシリコン２、ポリシリコン３）の低濃度層に拡散しないようにストッパーの役割をさせるものである。
ドレイン・ソース間に電流を流すためには、これらの膜厚は余り厚くないトンネル膜である必要がある。中央トンネル膜ＳＮ２は、トランジスタのオフ電流を小さく抑えるためのものである。すなわちオフ状態にあるトランジスタ内のポリシリコン２とポリシリコン３の領域で発生した正孔あるいは電子が、電流となってドレイン・ソース間を流れないようにするストッパーである。
ゲートに十分高い正の電圧を印加すると、このトンネル膜のポテンシャル障壁は下がるのでドレイン・ソース間に十分大きなオン電流が流れる。もちろんオフ電流の目標値によっては、この中央トンネル膜を削除することもできる。また中央膜１層と仮定したが必要に応じて多層から成るトンネル膜でもよい。同図のＢＭＯＳの代表寸法は、ｌ＝０．４μｍ，ｄ＝０．２μｍ，ｔｏｘ＝１０ｎｍ程度である。この種のトランジスタは、トンネル膜厚を適当に選ぶと、基板濃度のきわめて低い通常の横形ＭＯＳトランジスタと類似の電流・電圧特性を得ることができる。第４図にその特性の概略を示す。
ここで１０年間の不揮発特性を保証するためのドレイン・ソース間に流れる電流（ＩＤＳ）の許容最大値（ｉ）を求めると次の通りとなる。記憶ノード（Ｎ）の容量（Ｃ）を５ｆＦ、１０年間（Δｔ）で許容される記憶ノード電圧の低下（ΔＶ）を０．１Ｖとすると、ｉ−Ｃ・ΔＶ／Δｔ＝１．６×１０−２４Ａとなる。一方、通常の回路設計ではトランジスタのしきい値電圧ＶＷＴはＩＤＳ−１０−８Ａ程度の電流を流すためのゲート・ソース電圧（ＶＧＳ）で定義される。１０−２４Ａから１０−８Ａの同図のセミログで表わされた電流領域ではＩＤＳとＶＧＳの関係は直線になるから、ＩＤＳを１桁増加させるＶＧＳの値を１００ｍＶとすると、ＶＴＷ０．１（Ｖ／桁）×１６（桁）＝１．６Ｖとなる。このしきい値電圧ＶＴＷの値はトランジスタ（ＱＷ）をほぼ１０年間オフにするための最小値である。実際の設計ではしきい値電圧ＶＴＷのばらつきや温度特性を考慮して、標準的なしきい値電圧ＶＴＷは２Ｖに設定される。
メモリセル１個のデータは保持時間が１日程度でもよい場合には、許容電流の最大値は１０−２０Ａ程度であるから、ＶＴＷ０．１（Ｖ／桁）×１２（桁）＝１．２Ｖでよい。製造ばらつきを考慮すると、標準的なしきい値電圧ＶＴＷを１．６Ｖに設定すればよい。したがって不揮発動作に比べて、要求されるワード電圧の最大値（ＶＤＤ＋ＶＴＷ以上）はしきい値電圧ＶＴＷが低くなった分だけ小さくなるので、メモリセル内の書き込みトランジスタ（ＱＷ）やワード線を駆動する周辺回路内のトランジスタに対する破壊耐圧への要求は緩和される。
この場合には、ＤＲＡＭで周知のリフレッシュ動作を行えばメモリセルのデータは保持される。すなわちワード線を駆動して前述の読み出し・再書き込みをする動作を各ワード線に順序に周期的に行えばよい。
第５図は上記第２図のメモリセルの概略平面構造を示す。書き込みトランジスタＱＷには第３図に示したＢＭＯＳが用いられている。第６図には断面Ａ−Ａ’部を、また第７図には、断面Ｂ−Ｂ’部がそれぞれ示されている。これら第５図ないし第７図において、リンがドープされたｎ型ポリシリコン膜で形成されたデータ線（ＲＤ１）上に、厚い絶縁膜を介してボロンがドープされたＰ型ポリシリコン膜で形成されたワード線（ＷＬ１１）が直交配置されている。通常のＭＯＳＦＥＴ（図１のＱＲ）のゲート電極（Ｎ１１）の上に第３図に示した立体バリヤ絶縁膜構造のＢＭＯＳを積み重ねているので、きわめて高密度のメモリセルが実現できる。
明らかに蓄積ＭＯＳＦＥＴＱＲの電流は平面内を流れるのに対し、書き込み用トランジスタＱＷの電流はそれと垂直方向に流れる。このために、よく知られた折り返しデータ線配置のＤＲＡＭメモリセルの面積は原理的に８Ｆ２（Ｆ：最小寸法）なのに対して、本発明のそれは４Ｆ２なのでセル面積を半減させることができる。第２図の結合容量（Ｃ）は、第６図に示すように、ワード線ＷＬとポリシリコン４の間の薄い熱酸化膜で形成できる。ポリシリコン４の膜厚を調整すればＣの大きさを変えることができる。
この実施例のメモリセルは、周知の１個のＭＯＳＦＥＴと１個のキャパシタからなるＤＲＡＭセルに比べて、面積がほぼ半分で表面の凹凸の少ないメモリセルがより少ないマスク枚数で製造することもできる。したがってメモリチップはより作り易くなり低価格になる。
この実施例のメモリセルは、前述のように書き込み用トランジスタＱＷのしきい値電圧（ＶＴＷ）さえ正しく設定すれば、データ保持時間も十分長く、またアルファ線などの入射によるソフトエラーに対しても著しく強くなる。すなわちメモリセルノード（Ｎ１１）にはｐｎ接合がないので第１図のメモリセルのように書き込みトランジスタとしてＭＯＳＦＥＴを用いた場合のような接合リーク電流はない、またアルファ線が照射されセル内部に電子・正孔対が発生しても、トンネル膜が電子と正孔のそれぞれの流れに対してストッパーとなるためにセル内のポテンシャルを変化させることはない。これにより、理論的には不揮発メモリとして動作させることができる。
第８図には、上記第１図及び第２図に示したメモリ回路の動作の一例を説明するための波形図が示されている。
プリチャージ信号ＰＲは、ＶＤＤ＋ＶＴ（ここでＶＴはプリチャージＭＯＳＦＥＴのしきい値電圧）のような高レベルにされる。それ故、上記読み出しデータ線ＲＤ１〜ＲＤｍ，書き込みデータ線ＷＤ１〜ＷＤｍは電源電圧ＶＤＤのようなハイレベルにプリチャージされる。同様に、共通データ線ＩＯと、センスアンプＳＡ１〜ＳＡｋの共通ソースＳＰとＳＮは、ハーフプリチャージ電圧ＶＤＤ／２にプリチャージされる。
プリチャージ信号ＰＲがロウレベルに変化すると、上記プリチャージ用のＭＯＳＦＥＴはオフ状態となり、上記データ線等の各部は前記プリチャージ電圧を保持している。
以下、メモリセルＭＣ１１に共通データ線対ＩＯからデータを書き込む例を説明する。メモリセルＭＣ１１の記憶ノード（ゲート）Ｎ１１に２値情報１あるいは０に対応した高電圧ＶＤＤあるいは低電圧０Ｖを書き込むには、ワード線ＷＬ１１にＶＤＤ＋ＶＴＷ（ＶＴＷは書き込みトランジスタＱＷのしきい値電圧）以上の電圧ＶＷを印加した上で、上記共通データ線ＩＯからスイッチＭＯＳＦＥＴＱＹ１１、読み出し用データ線ＲＤ１及び書き込み制御回路ＷＣ１を介して書き込みデータ線ＷＤ１にＶＤＤ又は０Ｖを供給すればよい。
ここで、注意を要することは、ワード線ＷＬ１１に上記のような選択電圧ＶＤＤ＋ＶＴＷを印加すると、同じワード線ＷＬ１１に接続される非選択のメモリセルの記憶情報が破壊されてしまう。すなわち、上記ワード線ＷＬ１１に接続される非選択のメモリセルＭＣ１２〜ＭＣ１ｍの書き込みトランジスタＱＷもオン状態となり、それぞれのメモリセルの記憶ノードＮ１ｍ等には、上記書き込みデータ線ＷＤｍのプリチャージ電圧ＶＤＤが印加されてしまう。
このような情報破壊を防ぐために、まず選択ワード線ＷＬ１１上のメモリセルを読み出し、選択したメモリセルＭＣ１１を除いた他の非選択メモリセルＭＣ１２〜ＭＣ１ｍにそれぞれ上記読み出された情報を再書き込みするようにする。つまり、この再書き込み動作と並行して選択したメモリセルＭＣ１１には、その読み出しデータに代えて、上記共通データ線ＩＯからのデータ入力で置き換え、その置き換えられたデータを書き込むようにすればよい。
したがって、この実施例のメモリ回路では、書き込み動作においても読み出し動作が先行して行われることが必須となる。前記第１図及び第２図の実施例では、メモリセルの面積を小さくするために、ワード線が読み出し用と書き込み用に共通化されているので、ワード線の選択レベルは読み出し選択レベルＶＲと書き込み選択レベルＶＷのような２つの選択レベルを持つようにされる。
非選択状態ではそれぞれのメモリセルの記憶ノードＮ１１，Ｎ１ｍの電圧は、２値記憶情報の１と０ともに読み出しＭＯＳＦＥＴＱＲのしきい値電圧ＶＴＲよりも低くされている。第８図では、より高い方の電圧を２値情報の１に対応させ、その電圧はＶＮ（Ｈ）なので、この仮定はＶＮ（Ｈ）＜ＶＴＲとなる。このような電圧条件はメモリセル内のキャパシタＣによって実現される。すなわち、ワード線ＷＬ１１が０Ｖのような非選択レベルになったとき、キャパシタＣによる結合によって上記記憶ノードＶＮ（Ｈ）の電位が低くされることによって実現される。
したがって、１つの読み出しデータ線ＲＤ１に接続されている複数のメモリセルＭＣ１１〜ＭＣｎ１の上記蓄積ＭＯＳＦＥＴＱＲは、上記２値情報に対応した記憶電圧ＶＮ（Ｈ）とＶＮ（Ｌ）に無関係にオフ状態にされている。
ワード線の第１選択期間では、上記書き込み用トランジスタＱＷのしきい値電圧以下であって、上記情報電圧ＶＮ（Ｈ）をゲートに保持してている蓄積ＭＯＳＦＥＴＱＲがオン状態に、上記情報電圧ＶＮ（Ｌ）をゲートに保持している蓄積ＭＯＳＦＥＴＱＲがオフ状態になる低い電圧ＶＲによりワード線を駆動する。つまり、上記ワード線ＷＬ１１を上記のような読み出し電圧ＶＲに設定すると、上記情報電圧ＶＮ（Ｈ）を保持しているなら記憶ノードＮ１１の電位は、上記キャパシタＣを介して上記選択電圧ＶＲに対応して上昇し、そのしきい値電圧ＶＴＲよりも高くなって蓄積ＭＯＳＦＥＴＱＲがオン状態となって、上記プリチャージされた読み出しデータ線ＤＲ１をディスチャージさせる。
これに対して、上記情報電圧ＶＮ（Ｌ）を保持しているなら記憶ノードＮ１１の電位は、上記のようなワード線ＷＬ１１の電位上昇によっても上記しきい値電圧ＶＴＲに到達することないので、蓄積ＭＯＳＦＥＴＱＲがオフ状態のままとなり、上記読み出し用データ線ＤＲをプリチャージ電位のままに維持する。
このような読み出しデータ線ＤＲへのメモリセルの記憶情報の読み出しが行われた後に、Ｙ選択線ＹＳ１がハイレベル（ＶＤＤ＋ＶＴ）にされて、選択ＭＯＳＦＥＴＱＹ１１をオン状態にさせる。これにより、読み出し用データ線ＤＲと共通データ線ＩＯ又は／ＩＯのいずれか一方とが接続され、それぞれの寄生容量に蓄積された電荷の結合によって微小な読み出し信号ｖｓが現れる。
上記のように読み出し用データ線ＤＲ１がディスチャージされてロウレベルなら、ＶＤＤ／２にプリチャージされた共通データ線ＩＯとの結合によって、共通データ線ＩＯは微小電圧だけ低下し、読み出しデータ線ＤＲ１は共通データ線ＩＯからの電荷供給によって微小電圧だけ上昇する。逆に、上記読み出し用データ線ＤＲ１がプリチャージのままなら、ＶＤＤ／２にプリチャージされた共通データ線ＩＯとの結合によって、共通データ線ＩＯは微小電圧だけ上昇し、読み出しデータ線ＤＲ１は共通データ線ＩＯへの電荷供給によって微小電圧だけ低下する。
このように、共通データ線ＩＯ（又は／ＩＯ）には、メモリセルの２値記憶情報の１と０に対応し、他方の共通データ線／ＩＯ（又はＩＯ）のプリチャージ電圧を基準にして、−ｖｓ又は＋ｖｓのような微小読み出し信号が現れる。この読み出し信号±ｖｓは、電源電圧ＶＤＤが１ないし３Ｖ程度であるとき、２００〜５００ｍＶ程度に設定される。
このような共通データ線ＩＯと／ＩＯの差動電圧ｖｓは、センスアンプの活性化信号ＳＮのロウレベル（０Ｖ）とＳＰのハイレベル（ＶＤＤ）への変化に対応して動作状態にされる前記センスアンプＳＡ１によって増幅され、上記記憶情報に対応したＶＤＤのハイレベルと回路の接地電位０Ｖに対応したロウレベルにされる。
上記読み出しデータ線ＤＲ１等の電位が確定した後に、行選択を行う制御線ＷＣＬ１がハイレベルにされて、書き込み制御回路ＷＣ１を構成するＭＯＳＦＥＴＱＴ１等をオン状態とし、上記読み出しデータ線ＤＲ１と書き込みデータ線ＤＷ１とを接続する。つまり、読み出しデータ線ＤＲ１の電位がロウレベルなら書き込みデータ線ＤＷ１との間で電荷の再配分がおこり、読み出しデータ線ＤＲ１は図中ｑの電位まで低下する。もしも、両データ線ＲＤ１とＷＤ１の寄生容量が等しいなら、上記電荷の再配分が一瞬のうちに行われて両者の電位はＶＤＤ／２になる。その後に、両データ線ＲＤ１とＷＤ１は、センスアンプＳＡ１とメモリセルＭＣ１１によって放電経路が形成されて０Ｖのようなロウレベルにされる。読み出しデータ線ＤＲ１がハイレベルなら書き込みデータ線ＤＷ１は前記プリチャージに対応したＶＤＤに維持される。
上記のデータ線ＲＤ１とＷＤ１の放電過程において、共通データ線ＩＯにハイレベル（ＶＤＤ）の書き込み電圧が加わると、上記両データ線ＲＤ１とＷＤ１が上記書き込み電圧に対応したハイレベル（ＶＤＤ）の電位に変化し、ロウレベル（０Ｖ）の書き込み電圧が加わると、上記両データ線ＲＤ１とＷＤ１が上記書き込み電圧に対応したハイレベル（ＶＤＤ）の電位に変化する。
上記のような書き込み電圧が書き込みデータ線ＷＤ１に伝えられた後に、Ｙ選択線ＹＳ１と制御線ＷＣＬ１はロウレベルにされて、上記ＭＯＳＦＥＴＱＹ１１とＱＴ１等はオフ状態にされる。
そして、ワード線ＷＬ１１は、第２選択期間として上記書き込み用トランジスタＱＷをオン状態するよう高電圧ＶＷに変化する。これにより、書き込みデータ線ＷＤ１ないしＷＤｍの電圧がそれぞれの記憶ノードＮ１１ないしＮ１ｍに伝えられて、選択されたメモリセルＭＣ１１には外部からの書き込み信号に対応した情報電圧が書き込まれ、他のメモリセルＭＣ１２ないしＭＣ１ｍには、もとの記憶電圧を反転した電圧が書き込まれる。
上記のような選択メモリセルに対する書き込み動作、非選択メモリセルに対するいわゆるリフレッシュ動作が終了すると、ワード線ＷＬ１１は０Ｖのようなロウレベルにされる。メモリセルの記憶ノードＮ１１等の電圧は、前述したようにキャパシタＣによって十分小さな電圧になる。ここで、記憶ノードＮ１１にＶＤＤのようなハイレベルが書き込まれた場合でも、読み出しデータ線ＲＤ１が０Ｖに放電した後は、蓄積ＭＯＳＦＥＴＱＲに電流が流れ続けることはない。したがって、蓄積ＭＯＳＦＥＴＱＲのソース端子をフローティングにする回路手段が必要がなく、同図のように定常的に回路の接地電位に接続することができる。
上記書き込み制御回路ＷＣ１のＭＯＳＦＥＴＱＴ１をオフ状態にするタイミング、すなわち、制御線ＷＣＬ１をロウレベルの非選択状態にするタイミングは、選択セルの書き込み動作というよりも非選択セルの再書き込み動作によって決まる。
なぜなら、第８図の波形図において、データ線ＲＤ１とＷＤ１とＲＤｍとＷＤｍがそれぞれ電位ｐ，ｑあるいはｐ’，ｑ’の電位に達した後に、選択セルの書き込みデータ線ＷＤ１はセンスアンプＳＡ１とメモリセルＭＣ１１の両者で駆動されるのに対して、非選択セルＭＣ１２〜ＭＣ１ｍの書き込みデータ線ＷＤ２〜ＷＤｍは、それぞれに対応したメモリセルのみで駆動されるためである。
読み出し動作は、次の通りである。読み出し動作では、前記のような書き込み動作において選択されたメモリセルの読み出し信号をセンスアンプＳＡ１〜ＳＡｋにより増幅して出力させた後、外部から書き込み信号を入力することなく、言い換えるならば、上記選択された読み出しデータ線ＲＤ１及び書き込みデータ線ＷＤ１をそのままの電位にして、ワード線の選択レベルを書き込み用の高電圧ＶＷにすればよい。このとき、上記選択されたワード線に接続される読み出しのための選択セルと非選択セルの全て対して、それぞれの読み出し電圧に対応した電圧が再書き込みされる。
リフレッシュ動作は、次の通りである。このリフレッシュ動作は、主に第１図に示したメモリセルのように書き込みトランジスタＱＷとしてＭＯＳＦＥＴを用いた場合に適用される。ここで、書き込みトランジスタＱＷとして、第２図に示した実施例のように前記バリヤ絶縁構造のＢＭＯＳを用いた場合には、前記のように記憶ノードＮの電荷のリークを無視できるほど小さく抑えられ、記憶情報の不揮発化が可能となるから格別なリフレッシュ動作は不要となるが、ＢＭＯＳの設計によってはリフレッシュ動作が必要となる場合もある。
リフレッシュ動作は、前記第８図に示した波形図においてＹ選択線ＹＳが非選択にされることなく、ワード線をＷＬ１１からＷＬ１ｎ及びＷＬＫ１〜ＷＬｋｎのように順次に前記第１選択期間において電圧ＶＲにしてメモリセルからの読み出しを行い、書き込み制御回路を介して書き込みデータ線に伝え、次いで第２選択期間に高電圧電圧ＶＷにしてメモリセルの記憶ノードに書き込むようにすればよい。
メモリセル内に利得があって、データ線が読み出し用と書き込み用に分離されているメモリセルであれば、この実施例の回路方式はそのようなメモリセルにそのまま適用できる。
第９図には、この発明に係るメモリ回路に用いられるメモリセルの他の一実施例の回路図が示されている。同図（Ａ）においては、この実施例では、蓄積ＭＯＳＦＥＴＱＲ１のドレインと読み出しデータ線ＲＤとの間に選択ＭＯＳＦＥＴＱＲ２が設けられる。この選択ＭＯＳＦＥＴＱＲ２のゲートはワード線ＷＬに接続される。この構成は、前記第１図の実施例のメモリセルにおいて、キャパシタＣを削除し、選択ＭＯＳＦＥＴＱＲ２を追加したものと考えてよい。
この場合、ワード線の選択動作を前記のように読み出し用の第１の選択期間と、書き込み及び再書き込み用の第２選択期間に分けて選択電圧を変更するものであるが、これらの選択電圧に対応して選択ＭＯＳＦＥＴＱＲ２と書き込み用ＭＯＳＦＥＴＱＷのしきい値電圧が設定される。すなわち、前記第１選択期間での読み出し用電圧ＶＲでは、上記選択ＭＯＳＦＥＴＱＲ２がオン状態に、上記書き込み用ＭＯＳＦＥＴＱＷはオフ状態にされる。そして、前記第２選択期間での書き込み用電圧ＶＷでは、上記書き込み用ＭＯＳＦＥＴＱＷがオン状態にされる。このようなワード線の３値レベルでの選択／非選択動作に対応して、上記第１選択電圧ＶＲに対して、ＭＯＳＦＥＴＱＲ２のしきい値電圧は低く、ＭＯＳＦＥＴＱＷのしきい値電圧は高くされ、上記第２選択電圧ＶＷに対してＭＯＳＦＥＴＱＷのしきい値電圧は低くされる。
この実施例では、ＭＯＳＦＥＴＱＲ２が追加されるので、素子数が増加するが、上記キャパシタＣが不要になるので動作を安定化させることができる。つまり、メモリセルをアクセスするため場合の電圧マージンを拡大させることができる。
同図（Ｂ）においては、上記（Ａ）のメモリセルを変更したものであり、ワード線が書き込みワード線ＷＷＬと読み出し用ワード線ＲＷＬに分離され、書き込み用ＭＯＳＦＥＴＱＷのゲートは書き込み用のワード線ＷＷＬに接続し、選択用ＭＯＳＦＥＴＱＲ２のゲートは読み出し用ワード線ＲＷＬに接続する。
この実施例では、ワード線が書き込み用と読み出し用の２つに分離されているため、前記のような３値レベルによるワード線の選択／非選択動作が不要になる。つまり、ワード線の第１選択期間では読み出し用ワード線ＲＷＬを選択状態にして、メモリセルの情報電圧に対応してオン状態／オフ状態にされている蓄積ＭＯＳＦＥＴＱＲ１のメモリ電流が、読み出し用ワード線ＲＷＬの選択動作によってオン状態にされる選択ＭＯＳＦＥＴＱＲ２を介して読み出し用データ線ＲＤに流れるようにされる。もしも、上記蓄積ＭＯＳＦＥＴＱＲ１が情報電圧のハイレベルによりオン状態にされていなら、読み出し用データ線ＲＤはディスチャージされ、上記蓄積ＭＯＳＦＥＴＱＲ１が情報電圧のロウレベルによりオフ状態にされていなら、読み出し用データ線ＲＤはプリチャージ電圧のままに維持される。
ワード線の第２選択期間では書き込み用ワード線ＷＷＬを選択状態にして、書き込み用ＭＯＳＦＥＴＱＷをオン状態にして、書き込みデータ線ＷＤに伝えられている書き込み電圧が、蓄積ＭＯＳＦＥＴＱＲ１のゲートに書き込まれる。この実施例では、ワード線が２本増加する反面、書き込み用と読み出し用のワード線がそれぞれ２値電圧で選択／非選択にすればよいから、メモリセルを構成するＭＯＳＦＥＴの全てのしきい値電圧を等しく形成できるから設計及び製造が簡単となるものである。
上記のように書き込み制御回路ＷＣとして、読み出しデータ線ＲＤに現れた読み出し信号をそのまま書き込みデータ線ＷＤに伝えて再書き込み（リフレッシュ）を行う場合には、記憶ノードの情報電圧はその都度反転してしまう。そこで、次のようなデータコントロールレジスタが設けられて、データ入出力バッファが制御される。
この制御方式の概念は、３個のトランジスタから成るセルを用いたＤＲＡＭを例に、すでにＩＳＳＣＣ７２（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ｉｎ １９７２）のＤｉｇｅｓｔ ｐｐ．１２−１３で述べられているように公知である。すなわち各ワード線にはメモリセルと同じ構造のデータコントロールセルが接続されている。あるワード線が選択されると、選択されたデータコントロールセルから共通出力信号線にその読み出し信号が出力される。
この信号とメモリセルアレイからセンスアンプを介して読み出された信号が排他的論理和回路（Ｅｘｃｌｕｓｉｖｅ ＯＲ）により論理がとられてデータ出力ＤＯとなる。一方、データコントロールレジスタへの読み出し信号とデータ入力信号Ｄｉとが上記同様な排他的論理和がとられてメモリセルアレイへの書き込みデータとなる。データ入出力の制御を高速に行うために、データコントロールセル内の出力トランジスタ（読み出しＭＯＳＦＥＴＱＲに相当）のチャンネル幅をメモリセルのチャンネル幅よりも大きくすることもできる。
第１０図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例の要部回路図が示されている。同図には、１つの読み出しデータ線ＲＤ１、書き込みデータ線ＷＤ１及び上記読み出しデータ線ＲＤ１に対応された共通データ線ＩＯ（１）と、１つのワード線ＷＬ１１及び１つのメモリセルＭＣ１１と書き込み制御回路ＷＣ１が代表として例示的に示されている。
この実施例では、前記第１図の実施例と同じメモリセルＭＣ１１を用いて構成される。この実施例では、書き込み制御回路ＷＣ１として、前記のような伝送ゲートＭＯＳＦＥＴに代えて、反転増幅回路を構成するＭＯＳＦＥＴＱＴ１１とＱＴ１２により構成される。ＭＯＳＦＥＴＱＴ１１は、そのゲートが上記読み出しデータ線ＲＤ１に接続される増幅ＭＯＳＦＥＴである。上記ＭＯＳＦＥＴＱＴ１２は、上記増幅ＭＯＳＦＥＴＱＴ１１のドレイン出力を書き込みデータ線ＷＤ１に伝える出力選択ＭＯＳＦＥＴであり、そのゲートは行選択線としての制御線ＷＣＬ１に接続される。
この構成では、メモリセルＭＣ１１の記憶情報が読み出しデータ線ＲＤ１に読み出され、上記制御信号ＷＣＬ１のハイレベルにより上記出力選択ＭＯＳＦＥＴＱＴ１２がオン状態となり、増幅ＭＯＳＦＥＴＱＴ１１のドレインから得られる反転増幅信号を書き込みデータ線ＷＤ１に伝える。
例えば、メモリセルの記憶ノードにハイレベルが記憶されていた状態なら、前記のようにワード線ＷＬ１１の第１選択期間では蓄積ＭＯＳＦＥＴＱＲがオン状態となって、読み出しデータ線ＲＤ１をロウレベルにディチャージさせる。このような読み出しデータ線ＲＤ１のロウレベルを受けて、増幅ＭＯＳＦＥＴＱＴ１１はオフ状態となるので、上記制御線ＷＣＬ１が選択されて出力選択ＭＯＳＦＥＴＱＴ１２がオン状態となっても書き込みデータ線ＷＤ１はＶＤＤのようなプリチャージ電位のままとされる。したがって、ワード線ＷＬ１１の第２選択期間により書き込み用ＭＯＳＦＥＴＱＷがオン状態にされたときには、上記記憶ノードには上記記憶電圧と同じハイレベルが書き込まれる。
逆に、メモリセルの記憶ノードにロウレベルが記憶されていた状態なら、前記のようにワード線ＷＬ１１の第１選択期間に蓄積ＭＯＳＦＥＴＱＲはオフ状態となって、読み出しデータ線ＲＤ１をハイレベルのプリチャージのままに維持する。このような読み出しデータ線ＲＤ１のハイレベルを受けて、増幅ＭＯＳＦＥＴＱＴ１１はオン状態となるので、上記制御線ＷＣＬ１が選択されて出力選択ＭＯＳＦＥＴＱＴ１２がオン状態となると、書き込みデータ線ＷＤ１は０Ｖにディスチャージされる。したがって、ワード線ＷＬ１１の第２選択期間により書き込み用ＭＯＳＦＥＴＱＷがオン状態にされたときには、上記記憶ノードには上記記憶電圧と同じロウレベルが書き込まれる。
このように書き込み制御回路ＷＣ１として反転増幅機能を持たせた場合には、前記説明したようなデータコントロールレジスタは不必要となってデータ入出力回路の設計が容易になるとともに、非選択セルへの再書き込みを高速にできるとともに使い勝手を良くすることができる。
第１１図には、上記第１０図の実施例回路の動作の一例を説明するための波形図が示されている。
ワード線ＷＬ１１は第１選択期間では読み出し用の低い電圧ＶＲにされる。非選択期間においてＶＤＤレベルにプリチャージされていた読み出しデータ線ＲＤ１は、記憶ノードの記憶電圧に対応して変化する。つまり、前記のように蓄積ＭＯＳＦＥＴＱＲのゲートに、かかるＭＯＳＦＥＴＱＲのしきい値電圧ＶＴＲ以上の高い情報電圧が印加された状態では、ＭＯＳＦＥＴＱＲがオン状態となって実線で示したようにＶＤＤから０Ｖにディスチャージされる。前記のように蓄積ＭＯＳＦＥＴＱＲのゲートに、かかるＭＯＳＦＥＴＱＲのしきい値電圧ＶＴＲ以下の情報電圧が印加された状態では、ＭＯＳＦＥＴＱＲはオフ状態となって点線で示したようにＶＤＤプリチャージレベルを維持する。
Ｙ選択線ＹＳ１をＶＤＤ＋ＶＴのようなハイレベルにすると、読み出しデータ線ＲＤ１と共通データ線ＩＯ（又は／ＩＯ）と接続されて、電荷の再配分によって読み出しデータ線ＲＤ１と、上記共通データ線ＩＯはＶＤＤ／２を基準にして微小電圧ｖｓだけロウレベル又はハイレベルに変化する。その後にセンスアンプが増幅動作を開始して、読み出しデータ線ＲＤ１、共通データ線ＩＯはロウレベル又はハイレベルＶＤＤに変化する。そして、制御線ＷＣＬ１をハイレベルにすると、書き込みデータ線ＷＤ１は、実線で示したようにロウレベル（０Ｖ）又は点線で示したようにハイレベル（ＶＤＤ）となる。同図において、実線と点線は、メモリセルの情報電圧に対応した読み出し用データ線ＲＤ１の電位変化と対応している。
このようにして書き込みデータ線ＷＤ１の電位が確定した後に、ワード線ＷＬ１１の電位を書き込み用の高電圧ＶＷに変化させて、書き込み用ＭＯＳＦＥＴＱＷをオン状態にすることにより、上記記憶ノードにはは、もとの記憶電圧に対応したハイレベル又はロウレベルが再書き込みされる。書き込み用ＭＯＳＦＥＴＱＷのスレショルドリーク電流あるいはＭＯＳＦＥＴＱＷのソース，ドレイン拡散層と基板との間のリーク電流によって、上記記憶ノードの情報電圧が減少していたなら、上記のような再書き込みによってものと情報電圧にリフレッシュされる。
上記のような書き込み制御回路ＷＣは、第２図に示したメモリ回路、あるいは第９図に示したメモリセルを用いたメモリ回路にも同様に適用できるものである。
第１２図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例の要部回路図が示されている。同図には、１つのデータ線ＤＬ１及び上記データ線ＤＬ１に対応された共通データ線ＩＯ（１）と、１対の読み出しワード線ＲＷＬ１１と書き込みワード線ＷＷＬ１１及び１つのメモリセルＭＣ１１と書き込み制御回路ＷＣ１が代表として例示的に示されている。
この実施例では、読み出し用データ線と書き込みデータ線とが共通化されたデータ線ＤＬ１により構成される。つまり、データ線ＤＬ１は読み出し書き込みデータ線ＲＷＤとされる。メモリセルＭＣ１１は、前記第９図（Ｂ）に示した回路と同じ回路が用いられる。ただし、上記のように読み出しデータ線と書き込みデータ線とが共通化されたデータ線ＤＬ１により構成されるため、書き込み用ＭＯＳＦＥＴＱＷと読み出し選択ＭＯＳＦＥＴＱＲ２の一方のソース，ドレインが共通に上記データ線ＤＬ１に接続される。上記読み出し選択ＭＯＳＦＥＴＱＲ２のゲートは、読み出し用ワード線ＲＷＬ１１に接続され、書き込み用ＭＯＳＦＥＴＱＷのゲートは、書き込み用ワード線ＷＷＬ１１に接続される。
上記データ線ＤＬ１は、データ線選択回路を構成するカラムスイッチＭＯＳＦＥＴＱＹ１１を介して共通データ線ＩＯに接続される。図示しないが、共通データ線ＩＯは、前記のように一対の共通データ線ＩＯと／ＩＯから構成されるうちの一方の共通データ線である。
この実施例では、書き込み制御回路ＷＣ１は、上記メモリセルＭＣ１１と同じ回路構成とされるＭＯＳＦＥＴＱＴ１、ＱＴ２及びＱＴ３から構成される。上記ＭＯＳＦＥＴＱＴ１は、メモリセルの蓄積ＭＯＳＦＥＴＱＲ１に対応し、ＭＯＳＦＥＴＱＴ２はメモリセルの読み出し選択用ＭＯＳＦＥＴＱＲ２に対応し、ＭＯＳＦＥＴＱＴ３は書き込み用ＭＯＳＦＥＴＱＷに対応している。上記ＭＯＳＦＥＴＱＴ２のゲートは、上記読み出しワード線に対応された第１制御線ＲＣＬ１に接続され、上記ＭＯＳＦＥＴＱＴ３のゲートは上記書き込みワード線に対応された第２制御線ＷＣＬ１に接続される。
第１３図には、上記第１２図の実施例回路の動作の一例を説明するための波形図が示されている。この波形図を参照して、上記第１２図に示したメモリ回路の動作を説明する。
メモリ回路が非選択状態では、プリチャージ信号ＰＲがＶＤＤ＋ＶＴのようなハイレベルにされて、プリチャージＭＯＳＦＥＴＱＰがオン状態となってデータ線ＤＬを電源電圧ＶＤＤにプリチャージしている。
メモリアクセスが開始されると、上記プリチャージ信号ＰＲはロウレベルにされた後に、読み出し用ワード線ＲＷＬ１１がＶＤＤのようなハイレベルにされる。もしも、蓄積ＭＯＳＦＥＴＱＲ１のゲートにハイレベルの情報電圧が保持されていたなら、かかるＭＯＳＦＥＴＱＲ１がオン状態であるので、同図に実線で示すようにデータ線ＤＬ１はロウレベル（０Ｖ）に向かってディスチャージされる。これに対して、蓄積ＭＯＳＦＥＴＱＲ１のゲートにロウレベルの情報電圧が保持されていたなら、かかるＭＯＳＦＥＴＱＲ１がオフ状態であるので、同図に点線で示すようにデータ線ＤＬ１はハイレベル（ＶＤＤ）のままとされる。
この実施例では、読み出しデータ線と書き込みデータ線とが共通化されているので、上記のような読み出し動作が終了すると読み出しワード線ＲＷＬ１１はロウレベルの非選択状態にされる。この後に、データ線選択回路によりＹ選択信号ＹＳ１がハイレベル（ＶＤＤ）になると、上記データ線ＤＬ１と共通データ線ＩＯとが接続されて、その電荷分散により共通データ線ＩＯは、前記同様にＶＤＤ／２のプリチャージ電圧から微小電圧だけロウレベル又はハイレベルに変化する。これに応じてデータ線ＤＬ１の電位も上記共通データ線ＩＯとは逆方向に電位が変化する。
図示しない、読み出し動作なら上記共通データ線ＩＯの電位変化は、図示しない他方の共通データ線／ＩＯのプリチャージ電圧ＶＤＤ／２を参照電圧とする前記のようなセンスアンプによって増幅されて、上記共通データ線ＩＯと、選択されたデータ線ＤＬ１の電位は、０Ｖ又はＶＤＤに増幅される。
書き込み制御回路の制御線ＷＣＬ１は、非選択状態を含めて上記の動作の間ＶＤＤ＋ＶＴのようなハイレベルにされており、上記データ線ＤＬ１の電位変化がＭＯＳＦＥＴＱＴ１に伝えられおり、かかる制御線ＷＣＬ１のロウレベルの変化により、上記読み出されて増幅されたデータ線ＤＬ１の電圧が上記ＭＯＳＦＥＴＱＴ１のゲートに保持（ラッチ）される。このラッチ動作と並行して上記Ｙ選択信号ＹＳ１もロウレベルに変化し、データ線ＤＬと共通データ線ＩＯ（１）とは分離される。
書き込み動作のときには、上記Ｙ選択線ＹＳ１がハイレベルのときに、入力回路とセンスアンプを介して上記共通データ線ＩＯ（１）に書き込み信号が伝えられ、それが上記書き込み制御回路の上記ＭＯＳＦＥＴＱＴ１のゲートに保持される。これにより、書き込み動作では、選択メモリセルには、上記共通データ線ＩＯからの書き込み電圧が書き込み制御回路に、非選択セルではその読み出し信号が書き込み制御回路にそれぞれラッチされる。
プリチャージ信号ＰＲが一時的にハイレベルにされて、上記データ線ＤＬ１がＶＤＤレベルにプリチャージされる。このプリチャージが終了した後に、制御線ＲＣＬ１と書き込みワード線ＷＷＬ１１をハイレベルにする。書き込みワード線ＷＷＬ１１の選択レベルは、ＶＤＤ＋ＶＴＷのような高い電圧にされる。
上記書き込み制御回路ＷＣ１のＭＯＳＦＥＴＱＴ１のゲートに、ハイレベルがラッチされていたなら、かかるＭＯＳＦＥＴＱＴ１がオン状態であるので、ＭＯＳＦＥＴＱＴ２を通してデータ線ＤＬ１をロウレベルにディスチャージさせ、このロウレベルがメモリセルのＭＯＳＦＥＴＱＲ１のゲートに書き込まれる。また、上記書き込み制御回路ＷＣ１のＭＯＳＦＥＴＱＴ１のゲートに、ロウレベルがラッチされていたなら、かかるＭＯＳＦＥＴＱＴ１がオフ状態であるので、データ線ＤＬ１がハイレベルのままとなり、それがメモリセルのＭＯＳＦＥＴＱＲ１のゲートに書き込まれる。
このような動作によって、１つのデータ線を用いつつ、前記第１図又は第２図の実施例回路と同様な書き込み／読み出し及びリフレッシュの各動作を行わせることができる。この実施例では、データ線ＤＬの数が半分にできるので回路の簡素化を図ることができる。
上記のように選択セルの読み出し動作あるいは非選択セルの再書き込み動作では、書き込み制御回路で再反転した電圧がメモリセルの記憶ノードに入力されることになるから、メモリセルを読み出す毎にその記憶ノードの電圧はハイレベル／ロウレベルと反転することはない。したがって、前記説明したようなデータコントロールレジスタは不要にでき、使い勝手を良くすることができる。
メモリセルの書き込みトランジスタとして、ＭＯＳＦＥＴに代えて前記第２図の実施例のようにバリヤ絶縁膜の構造を持つＢＭＯＳに置き換え、それを前記のように縦構造とすると、メモリセルの面積を小さくすることができるとともに、記憶電圧の不揮発化も可能となる。そして、書き込み制御回路のＭＯＳＦＥＴＱＴ３もかかるＢＭＯＳとすることにより、かかる制御回路もメモリセルと同様に面積を小さく形成することができる。
第１４図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例の要部回路図が示されている。記憶容量を大きくすると、読み出しデータ線や書き込みデータ線に接続されるメモリセルの数が多くなる。この結果、その寄生容量が増大して動作が遅くなる。
この実施例では、データ線の寄生容量を低減させるために読み出しデータ線と書き込みデータ線が上下に２分割される。つまり、書き込み制御回路ＷＣとプリチャージ回路及びデータ線選択回路を中心にして、選択スイッチＱＲＣＵ，ＱＷＣＵと、ＱＲＣＬ，ＱＷＣＬを介して選択的に接続させるものである。
この構成により、上記データ線選択回路と上記書き込み制御回路ＷＣを上下に振り分けられたデータ線ＲＤＵ，ＷＤＵとＲＤＬ，ＷＤＬに対して共通に用いることができる。メモリセルＭＣは、前記説明した読み出しデータ線と書き込みデータ線に対応して構成された第１図、第２図、第９図等に示した実施例のいずれのメモリセルでもよい。書き込み制御回路も、第１図に示したような回路、あるいは第１０図に示したような反転増幅機能を持つもののいずれであってもよい。
同図において、上下に振り分けられた２対のデータ線は、それぞれの選択信号ＳＵとＳＬをＶＤＤ＋ＶＴのような高電圧とすることにより、プリチャージＭＯＳＦＥＴＱＰ１とＱＰ２により同時にＶＤＤレベルにプリチャージすることができる。
上記プリチャージ動作が終了した後、選択したいデータ線（例えばＲＤＬ，ＷＤＬ）に対応した選択信号ＳＬをハイレベルのままとし、非選択側のデータ線（ＲＤＵ，ＷＤＵ）に対応した選択信号ＳＵをロウレベルにして、ＭＯＳＦＥＴＱＲＣＵ，ＱＷＣＵをオフ状態にして上記書き込み制御回路ＷＣ及びデータ線選択回路から切り離すようにすればよい。上記選択側では、書き込み制御回路やデータ線選択回路がデータ線ＲＳＬ，ＷＤＬとが接続された状態であり、前記説明したような読み出し、書き込みあるいはリフレッシュ動作を行わせることができる。この実施例では、データ線の分割によって、データ線長が半減し、その寄生容量や寄生抵抗が小さくなるので高速動作が可能となる。
以上の各実施例では、利得のあるメモリセルからの読み出し信号を弁別するために、読み出しデータ線をＶＤＤにプリチャージする方式を組み合わせたものである。
第１５図には、この発明に係る半導体集積回路装置に構成されるメモリ回路の更に他の一実施例の要部回路図が示されている。上記のように読み出しデータ線と書き込みデータ線とを備え、メモリセルに利得機能を持たせた場合には、書き込み制御回路が動作した時には両者は相補のレベルにされる。つまり、読み出しデータ線に読み出された信号がロウレベルから、書き込みデータ線はそれとは逆のハイレベルにされる。このことに着目し、この実施例では書き込み制御回路にＣＭＯＳラッチ回路を設けて、データ線の信号変化を高速にするよう工夫されたものである。
高集積化のために小さな素子で構成されたメモリセルを用い、かつ、１つのデータ線ＲＤに多数のメモリセルを接続した場合にはその寄生容量も大きくなるから、かかる読み出しデータ線ＲＤをフルレベルの０Ｖまでディスチャージさせるには比較的長い時間を要することになる。
この実施例では、読み出し時には書き込みデータ線ＷＤが一定電位に固定されていることを利用し、それを参照電圧として読み出しデータ線ＲＤとの間で微小電圧差が発生した時点で、駆動能力の高いＣＭＯＳラッチ構成のセンスアンプで増幅させることにより、読み出しデータ線ＲＤの電位を確定させるとともに、非選択セルに対応した書き込みデータ線ＷＤの電位も同時に確定させるものである。
上記センスアンプは、Ｎチャンネル型ＭＯＳＦＥＴＱＮ１，ＱＮ２と、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１，ＱＰ２とによりそれぞれ構成されるＣＭＯＳインバータ回路の入力と出力とを交差接続して構成されたＣＭＯＳラッチ回路が用いられる。このＣＭＯＳラッチ回路は、上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２のソースに動作時に電源電圧ＶＤＤのような活性化電圧ＳＰが与えられ、上記Ｎチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２のソースに動作時に０Ｖのような活性化電圧ＳＮが与えられることによって増幅動作を行う。
上記のような読み出し信号を得るために、書き込みデータ線ＷＤに対してはＶＤＤ／２の中間電圧がプリチャージ電圧として与えられるのに対して、読み出しデータ線ＲＤにはそれより微小電圧δだけ高い電圧ＶＤＤ／２＋δがプリチャージ電圧として与えられる。
上記の構成では、特に制限されないが、上記読み出しデータ線ＲＤと書き込みデータ線ＷＤとは、データ線選択回路を構成するカラムスイッチＭＯＳＦＥＴＱＹ１とＱＹ２を介して一対の相補の共通データ線ＩＯと／ＩＯに接続される。この共通データ線ＩＯと／ＩＯも前記同様にＶＤＤ／２にプリチャージされる。
上記のように各データ線ＲＤとＷＤにセンスアンプを設けた場合には、上記共通データ線ＩＯと／ＩＯを低振幅の信号線として用い、読み出し信号をメインアンプにより増幅するようにすることもできる。もちろん、前記のようなＣＭＯＳラッチ回路からなるセンスアンプを配置してもよい。
書き込み動作では、共通データ線ＩＯと／ＩＯから書き込み情報に対応した極性の差動電圧が選択されたデータ線ＲＤとＷＤのセンスアンプに与えられ、かかるセンスアンプによってハイレベル／ロウレベルの２値電圧に増幅される。この構成では、書き込み制御回路としてのセンスアンプが反転増幅動作を行うので、前記のようなデータコントロールレジスタが不要となり、使い勝手を良くすることができる。そして、データ線ＲＤとＷＤの信号振幅は、ほぼＶＤＤ／２を中心にしてハイレベル／ロウレベルのように半減させることができるので、低消費電力化も合わせて図ることができる。
上記のような読み出し動作のために、第１６図に示した波形図のように、読み出しデータ線ＲＤのプリチャージ電圧がＶＤＤ／２＋δのように、書き込みデータ線ＷＤのプリチャージ電圧ＶＤＤ／２に対してδだけ高く設定されなければならない。もしも、両者ＲＤとＷＤをＶＤＤ／２の同電位にプリチャージしてしまうと、メモリセルの記憶ノードにロウレベルが保持されて、読み出し時に前記のような放電経路が形成されないときには、読み出し用データ線ＲＤの電位がＶＤＤ／２のプリチャージ電位のままとなり、前記参照電圧としての書き込みデータ線ＷＤの電位と等しくなって、センス動作が不能になるからである。
上記のようにプリチャージ電圧に微小電圧δでけ差電圧を持たせることにより、（Ａ）のようにメモリセルの読み出し動作によって放電経路が形成されてデータ線ＲＤの電位がロウレベル側に変化してその電位関係が逆転したとき、センスアンプを活性化するタイミング信号ＳＰとＳＮをオンとして増幅動作を行せることにより、データ線ＲＤとＷＤとを高速にロウレベル／ハイレベルに変化させる。
また、（Ｂ）のようにメモリセルの読み出し動作によって放電経路が形成されないときデータ線ＲＤの電位はδだけハイレベルを維持し、センスアンプを活性化するタイミング信号ＳＰとＳＮをオンとして増幅動作を行せることによりデータ線ＲＤとＷＤとを高速にハイレベル／ロウレベルに変化させる。
上記の実施例から得られる作用効果は、下記の通りである。
（１） 情報電圧をそのゲートに保持する蓄積ＭＯＳＦＥＴ及び書き込み用トランジスタを含むメモリセルを用い、書き込みデータが伝えられる書き込み用データ線及び上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し信号が伝えられる読み出し用データ線に直交するようワード線を配置して、上記メモリセルの書き込み用トランジスタの制御端子を接続するるとともに、その選択信号に対応して上記メモリセルからの上記読み出し信号を対応する読み出し用データ線に出力させるようメモリセルアレイを構成し、データ線選択回路により上記複数の読み出し用データ線の中の一を選択して第１と第２の共通データ線のいずれかに接続させ、上記読み出し用データ線を、非選択期間において第１電位にプリチャージし、第１選択期間において上記ワード線を読み出し用に選択して上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより第２電位にディスチャージし、上記第１と第２の共通データ線は、上記非選択期間において上記第１電圧と第２電圧のほぼ中間の第３電位にプリチャージし、上記第１の選択期間において上記データ線選択回路により選択された読み出し用データ線との電荷分散に対応した一方の共通データ線に現れる読み出し信号が上記他方の共通データ線のプリチャージ電圧を参照電圧として増幅し、必要に応じて書き込みデータ線に書き込み信号を伝えた後の第２選択期間においてワード線を高電圧にして書き込みトランジスタをオン状態にしてメモリセルに書き込み又は再書き込みすることより、メモリセル自身が増幅機能を持ち、かつ非破壊読み出とすることができるので、回路の簡素化と使い勝手を良くしたメモリ回路を得ることができるという効果が得られる。
（２） 上記第１と第２の共通データ線には、上記データ線選択回路によりほぼ同数の読み出しデータ線が接続し、上記電荷分散により一方の共通データ線に形成された読み出し信号を、他方の共通データ線のプリチャージ電圧を参照電圧とする差動増幅回路からなるセンスアンプを設けることにより、上記に加えて高速で安定した読み出し動作を実現できるという効果が得られる。
（３） 上記差動増幅回路として、その入力と出力とを交差接続してなる一対のＣＭＯＳインバータ回路からなるＣＭＯＳラッチ回路を用いることにより、上記に加えて高速に読み出し信号を得るとともに、選択されたメモリセルへの書き込み動作を高速に行うようにすることができるという効果が得られる。
（４） 上記読み出しデータ線と、上記書き込みデータ線との間に読み出しデータ線の信号を書き込みデータ線に伝える書き込み制御回路を設けることにより、上記に加えて記憶電圧がリーク電流等によって低下した場合の再書き込みを簡単に行うようにすることができるという効果が得られる。
（５） 上記書き込み制御回路として、上記読み出しデータ線と、上記書き込みデータ線とをそれぞれ接続させる伝送ゲートＭＯＳＦＥＴで構成することにより、上記に加えて回路の簡素化を図ることができるという効果が得られる。
（６） 上記書き込み制御回路として、上記読み出しデータ線の信号電圧を反転増幅して上記書き込みデータ線に伝える反転増幅回路とすることにより、上記に加えてデータコントロールレジスタ等を省略でき、使い勝手を良くすることができるという効果が得られる。
（７） 上記メモリセルを構成する書き込み用トランジスタとして、バリヤ絶縁膜の構造からなり、かかるバリヤ絶縁膜の構造を上記ＭＯＳＦＥＴのゲート電極上においてゲート電極の面に向かう縦方向の電流経路を持つように立体的に形成し、上記ワード線と上記ＭＯＳＦＥＴのゲートとの間にキャパシタを設けることにより、上記に加えて大幅なセル面積の縮小と記憶電圧の不揮発化あるいはデータの保持時間の拡大を図ることができるという効果が得られる。
（８） 上記メモリセルを構成する書き込み用トランジスタをＭＯＳＦＥＴを用い、上記ワード線と上記情報電圧をゲートに保持する蓄積ＭＯＳＦＥＴのゲートと上記ワード線との間にキャパシタを設けることにより、上記に加えて格別な製造プロセスを増加することなくメモリ回路を形成することができるという効果が得られる。
（９） 上記ワード線を書き込み用ワード線と読み出し用ワード線に分離し、上記第１選択期間では読み出しワード線を選択状態にし、第２選択期間では書き込み用ワード線を選択状態し、上記メモリセルの書き込み用トランジスタをＭＯＳＦＥＴとしてゲートを上記書き込み用のワード線に接続し、上記記憶電圧をゲートに保持する蓄積ＭＯＳＦＥＴに対して上記読み出し用ワード線にゲートが接続された選択ＭＯＳＦＥＴが直列に接続することにより、ワード線の選択レベルを２値レベルにできるから上記に加えてワード線選択動作を簡単にしかも動作マージンを拡大させることができるという効果が得られる。
（１０） 上記書き込み用のワード線と読み出し用のワード線とを共通のワード線とし、上記書き込み用ＭＯＳＦＥＴのしきい値電圧を上記選択ＭＯＳＦＥＴのしきい値電圧より高く設定し、上記第１選択期間では選択用ＭＯＳＦＥＴのみをオン状態にし、上記第２選択期間では上記書き込み用ＭＯＳＦＥＴもオン状態にさせることにより、上記のようなメモリ動作を実現しつつ、かつ、格別な製造プロセスを増加することなくメモリ回路を形成することができるという効果が得られる。
（１１） 上記読み出し用データ線と書き込み用データ線とを共通化された１つのデータ線とし、メモリセルと同じ回路からなるダミーセルを書き込み制御回路として設け、データ線に読み出された信号又は書き込み信号が上記書き込み制御回路に書き込まれ、その読み出し信号がかかる共通化されたデータ線に書き込み信号として伝えられて、ワード線が選択されたメモリセルに書き込みを行うようにすることにより、上記に加えて回路の簡素化を図りつつ、前記のようなデータコントロールレジスタを不要とするメモリ動作を実現できるという効果が得られる。
（１２） 上記メモリセルを構成する書き込み用トランジスタをＭＯＳＦＥＴとし、そのゲートを書き込み用のワード線に接続し、上記メモリセルの上記情報電圧をゲートに保持する蓄積ＭＯＳＦＥＴと上記データ線との間に選択ＭＯＳＦＥＴを設けて、そのゲートを読み出し用ワード線に接続し、上記ダミーセルからなる書き込み制御回路として用いて読み出しワード線に対応された読み出し制御線と、上記書き込みワード線に対応した書き込み制御線に接続し、上記書き込み制御線と読み出し制御線を活性化することにより、上記書き込み回路の動作を制御することにより、上記に加えて回路の簡素化を図りつつ、前記のようなデータコントロールレジスタを不要とするメモリ動作を実現できるという効果が得られる。
（１３） 上記書き込み制御回路、プリチャージ回路及びデータ選択回路を中心にして、上記書き込みデータ線及び読み出しデータ線とがスイッチ回路を介して選択的に接続させることにより、上記に加えてデータ線の寄生容量、寄生抵抗が低減できるので動作の高速化及び安定化を図ることができるという効果が得られる。
（１４） 情報電圧をそのゲートに保持する蓄積ＭＯＳＦＥＴ及び書き込み用トランジスタを含むメモリセルを用い、書き込み信号が伝えられる書き込み用データ線及び上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し信号が伝えられる読み出し用データ線に直交するようワード線を配置して、上記メモリセルの書き込み用トランジスタの制御端子を接続するるとともに、その選択信号に対応して上記メモリセルからの上記読み出し信号を対応する読み出し用データ線に出力させるようメモリセルアレイを構成し、上記読み出しデータ線と上記書き込みデータ線との間に設けられたＣＭＯＳラッチ構成のセンスアンプを設け、上記読み出しデータ線を第１の期間において第１電位にプリチャージし、上記書き込みデータ線を上記第１期間において上記第１電圧より小さな第２電圧にプリチャージし、第２の期間において上記ワード線を選択して上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより読み出しデータ線を第３電位にディスチャージし、上記読み出しデータ線が上記メモリセルの情報電圧に対応した第１電圧か第３電圧にされた後に上記センスアンプを動作状態にしてセンスアンプの動作電圧に対応したハイレベルとロウレベルに増幅し、データ線選択回路により上記読み出しデータ線とそれに対応した書き込みデータ線からなる複数対の中の一対を選択し第１と第２の共通データ線と接続させることにより、動作の高速化と安定化を図ることができるという効果が得られる。
（１５）上記センスアンプの動作電圧に対応したハイレベルとロウレベルを電源電圧と回路の接地電位とし、上記第２電圧は、上記電源電圧の１／２の電圧に設定され、上記第１電圧は、上記センスアンプの安定した増幅動作に必要な最小電圧分だけ上記第２電圧より高くすることにより、データ線の振幅が小さくなりいっそうの高速化と低消費電力化を図ることができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、第１図及び第２図において、電源電圧ＶＤＤとして正の電圧を用いる場合、プリチャージＭＯＳＦＥＴをＮチャンネル型ＭＯＳＦＥＴに代えてＰチャンネル型ＭＯＳＦＥＴを用いるものであってもよい。この場合には、その制御信号ＰＲは、回路の接地電位のようなロウレベルがアクティブレベルとなるので、電源電圧ＶＤＤ以上の高電圧を必要としない。したがって、メモリ回路が長時間非選択状態にされた場合でも、Ｎチャンネル型ＭＯＳＦＥＴを用いた場合のようにプリチャージ信号を昇圧電圧に維持させるためのチャージポンプ回路を動作状態にし続ける等特別な動作が不要となる。
第９図及び第１２図のメモリセルにおいて、書き込みトランジスタＱＷを前記バリヤ絶縁膜構造のＭＯＳＦＥＴに置き換え、蓄積ＭＯＳＦＥＴＱＲ１のゲート上に縦構造に形成するものであってもよい。つまり、前記バリヤ絶縁膜構造のＭＯＳＦＥＴは、書き込みトランジスタとしてこの実施例に示された全てのメモリセル及び書き込み制御回路等として用いられるダミーセルあるいはデータコントロールレジスタとしてのメモリセルの全てに用いることができる。このようなバリヤ絶縁膜構造のＭＯＳＦＥＴを用いることにより、理論的には前記のように記憶電圧の不揮発化を図ることができる。また、回路セルの面積を大幅に縮小させることができる。
共通データ線ＩＯと／ＩＯに設けられる差動増幅回路は、前記のようなＣＭＯＳラッチ回路の他に、演算増幅回路のような差動増幅回路であってもい。
メモリアレイの構成は、ワード線方向に複数のメモリアレイを配置し、ワード線をメインワード線とサブワード線のようなダイナミック型ＲＡＭにおいて公知の階層構造にするものであってもよい。メモリ回路は、データ処理動作を行うデジタル回路、例えばマイクロプロセッサＣＰＵ等とともに１つの半導体集積回路装置に内蔵されるもの他、それ自身が汎用メモリ回路を構成するものであってもよい。汎用のメモリ回路では、アドレス信号や制御信号を入力する入力回路が設けられる。デジタル回路に内蔵されるメモリ回路では、かかる入力回路が省略されて上記デコーダに内部バスを介してアドレス信号や制御信号が供給される。
産業上の利用可能性
この発明は、記憶動作と増幅動作とを兼ねた蓄積ＭＯＳＦＥＴと、上記蓄積ＭＯＳＦＥＴのゲートに情報電圧を書き込む書き込み用トランジスタとを備えたメモリセルを用いたメモリ回路からなる半導体集積回路装置、あるいはかかるメモリ回路と他の論理回路等を内蔵した半導体集積回路装置に広く利用できるものである。
【図面の簡単な説明】
第１図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例を示す要部回路図であり、
第２図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の他の一実施例を示す要部回路図であり、
第３図は、上記第２図の実施例回路に用いられるＢＭＯＳトランジスタの一実施例を示す断面構造の概略図であり、
第４図は、上記図３に示したＢＭＯＳトランジスタの電圧−電流特性図であり、
第５図は、上記第２図の実施例回路におけるメモリセルの一実施例の概略平面構造を示し、
第６図は、上記第５図のメモリセルのＡ−Ａ’断面図であり、
第７図は、上記第５図のメモリセルのＢ−Ｂ’断面図であり、
第８図は、上記第１図及び第２図のメモリ回路の動作の一例を説明するための波形図であり、
第９図は、この発明に係る半導体集積回路装置に構成されるメモリセルの他の一実施例を示す回路図であり、
第１０図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例を示す要部回路図であり、
第１１図は、上記第１０図に示したメモリ回路の動作の一例を説明するための波形図であり、
第１２図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例を示す要部回路図であり、
第１３図は、上記第１２図に示したメモリ回路の動作の一例を説明するための波形図であり、
第１４図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の一実施例を示す要部回路図であり、
第１５図は、この発明に係る半導体集積回路装置に構成されるメモリ回路の更に一実施例を示す要部回路図であり、
第１６図は、上記第１５図に示したメモリ回路の動作の一例を説明するための波形図である。
Claims (20)
- 情報電圧をそのゲートに保持し、かかる情報電圧に対応してオン又はオフ状態にされる蓄積ＭＯＳＦＥＴ及び該情報電圧に対応した書き込み情報電圧を上記ＭＯＳＦＥＴのゲートに与える書き込み用トランジスタを含むメモリセルの複数と、
上記メモリセルへの該書き込み情報電圧が伝えられる書き込み用データ線の複数と、
上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し情報が伝えられる読み出し用データ線の複数と、
上記メモリセルの書き込み用トランジスタの制御端子が接続されるとともに、非選択状態では上記情報電圧に無関係に蓄積ＭＯＳＦＥＴをオフ状態にする第１電圧に設定され、第１選択期間では上記書き込み用トランジスタがオフ状態であって、上記記憶情報がハイレベルなら蓄積ＭＯＳＦＥＴをオン状態にロウレベルならオフ状態にする第２電圧に設定されて読み出し用データ線を選択的にディスチャージし、上記書き込みデータ線に書き込むべき情報電圧又は上記読み出し情報に対応した情報電圧が伝えられた第２選択期間では上記書き込み用トランジスタをオン状態にする第２電圧に設定されるワード線と、
上記複数の読み出し用データ線の中の一を選択するデータ選択回路と、
上記データ線選択回路を介して上記選択された読み出し用データ線がいずれかに接続される第１と第２の共通データ線と含むメモリアレイを備え、
上記第１と第２の共通データ線は、上記非選択状態において上記第１電圧と第２電圧のほぼ中間の第３電位にプリチャージされ、上記データ線選択回路により選択された読み出し用データ線との電荷分散に対応した一方の共通データ線に現れる読み出し情報が上記他方の共通データ線のプリチャージ電圧を参照電圧として増幅されるメモリ回路を備えてなることを特徴とする半導体集積回路装置。 - 請求項１において、
上記第１と第２の共通データ線には、上記データ線選択回路を介してほぼ同数の読み出しデータ線が接続されるものであり、上記電荷分散により一方の共通データ線に形成された読み出し情報は、他方の共通データ線のプリチャージ電圧を参照電圧とする差動増幅回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項２において、
上記差動増幅回路は、その入力と出力とが交差接続されてなる一対のＣＭＯＳインバータ回路からなるＣＭＯＳラッチ回路からなり、増幅動作時に動作電圧が供給されるものであることを特徴とする半導体集積回路装置。 - 請求項３において、
上記読み出しデータ線と、上記書き込みデータ線との間には、読み出しデータ線の情報を書き込みデータ線に伝える書き込み制御回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項４において、
上記書き込み制御回路は、上記読み出しデータ線と、上記書き込みデータ線とをそれぞれ接続させる伝送ゲートＭＯＳＦＥＴからなることを特徴とする半導体集積回路装置。 - 請求項４において、
上記書き込み制御回路は、上記読み出しデータ線の情報電圧を反転増幅して上記書き込みデータ線に伝える反転増幅回路であることを特徴とする半導体集積回路装置。 - 請求項３において、
上記メモリセルを構成する書き込み用トランジスタは、上記ＭＯＳＦＥＴのゲート電極上において該ゲート電極の面に向かう縦方向の電流経路を持つように立体的に形成されたＭＯＳＦＥＴであることを特徴とする半導体集積回路装置。 - 請求項７において、
上記ワード線と上記ＭＯＳＦＥＴのゲートとの間には、キャパシタが設けられるものであることを特徴とする半導体集積回路装置。 - 請求項３において、
上記メモリセルを構成する書き込み用トランジスタは、ＭＯＳＦＥＴからなり、
上記ワード線と上記情報電圧をゲートに保持する蓄積ＭＯＳＦＥＴのゲートと上記ワード線との間には、キャパシタが設けられるものであることを特徴とする半導体集積回路装置。 - 請求項３において、
上記ワード線は、書き込み用ワード線と読み出し用ワード線からなり、上記第１選択期間では読み出しワード線が選択状態にされ、第２選択期間では書き込み用ワード線が選択状態にされ、
上記メモリセルの書き込み用トランジスタは、ＭＯＳＦＥＴからなりそのゲートは、上記書き込み用のワード線に接続され、
上記記憶電圧をゲートに保持する蓄積ＭＯＳＦＥＴには、そのゲートが上記読み出し用ワード線に接続された選択ＭＯＳＦＥＴが直列に接続されてなることを特徴とする半導体集積回路装置。 - 請求項１０において、
上記書き込み用のワード線と読み出し用のワード線とは、共通のワード線から構成され、上記書き込み用ＭＯＳＦＥＴのしきい値電圧が上記選択ＭＯＳＦＥＴのしきい値電圧より高く設定され、
上記第１選択期間では選択用ＭＯＳＦＥＴのみをオン状態にする第１電圧に設定され、上記第２選択期間では上記書き込み用ＭＯＳＦＥＴもオン状態にさせる第２電圧に設定されることを特徴とする半導体集積回路装置。 - 請求項３において、
上記読み出し用データ線と書き込み用データ線とは、共通化された１つのデータ線からなり、
かかる共通化された１つのデータ線には、メモリセルと同じ回路形式からなるダミーセルが書き込み制御回路として設けられ、データ線に読み出された情報又は書き込み情報が上記書き込み制御回路に書き込まれ、その読み出し情報がかかる共通化されたデータ線に書き込み情報として伝えられて、ワード線が選択されたメモリセルに書き込まれるものであることを特徴とする半導体集積回路装置。 - 請求項１２において、
上記メモリセルを構成する書き込み用トランジスタは、ＭＯＳＦＥＴからなり、
かかるＭＯＳＦＥＴのゲートは書き込み用のワード線に接続され、
上記メモリセルの上記情報電圧をゲートに保持する蓄積ＭＯＳＦＥＴと上記データ線との間に選択ＭＯＳＦＥＴが設けられ、かかるＭＯＳＦＥＴのゲートは読み出し用ワード線に接続されるものであり、
上記ダミーセルからなる書き込み制御回路は、上記読み出しワード線に対応された読み出し制御線と、上記書き込みワード線に対応した書き込み制御線に接続され、
上記書き込み制御線と読み出し制御線を活性化することにより、上記書き込み回路の動作を制御するものであることを特徴とする半導体集積回路装置。 - 請求項４において、
上記書き込み制御回路、プリチャージ回路及びデータ選択回路を中心にして、上記書き込みデータ線及び読み出しデータ線とがスイッチ回路を介して選択的に接続されることを特徴とする半導体集積回路装置。 - 請求項１３において、
上記書き込み制御回路、プリチャージ回路及びデータ選択回路を中心にして、上記書き込みデータ線及び読み出しデータ線とがスイッチ回路を介して選択的に接続されることを特徴とする半導体集積回路装置。 - 情報電圧をそのゲートに保持し、かかる情報電圧に対応してオン又はオフ状態にされる蓄積ＭＯＳＦＥＴ及び該情報電圧に対応した書き込み情報電圧を上記ＭＯＳＦＥＴのゲートに与える書き込みトランジスタを含むメモリセルの複数と、
上記メモリセルの与えられる書き込み情報が伝えられる書き込みデータ線の複数と、
上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し情報が伝えられる読み出しデータ線の複数と、
上記メモリセルの書き込みトランジスタの制御端子が接続され、その選択信号に対応して上記メモリセルからの上記読み出し情報を読み出しデータ線に出力させるワード線と、
上記読み出しデータ線とそれに対応した書き込みデータ線からなる複数対の中の一対を選択するデータ選択回路と、
上記データ線選択回路を介して上記複数の読み出しデータ線及び書き込みデータ線対の中の一対がそれぞれ接続される第１と第２の共通データ線と、
上記読み出しデータ線と上記書き込みデータ線との間に設けられたＣＭＯＳラッチ構成のセンスアンプとを含むメモリアレイを備え、
上記読み出しデータ線は、第１の期間において第１電位にプリチャージされ、上記書き込みデータ線は、上記第１期間において上記第１電圧より小さな第２電圧にプリチャージされ、第２の期間において上記ワード線が選択されて上記メモリセルのオン状態の蓄積ＭＯＳＦＥＴにより第３電位にディスチャージされ、
上記読み出しデータ線が上記メモリセルの情報電圧に対応した第１電圧か第３電圧にされた後に上記センスアンプを動作状態にしてセンスアンプの動作電圧に対応したハイレベルとロウレベルにされるものであることを特徴とする半導体集積回路装置。 - 請求項１６において、
上記センスアンプの動作電圧に対応したハイレベルとロウレベルは、電源電圧と回路の接地電位からなり、
上記第２電圧は、上記電源電圧の１／２の電圧に設定され、上記第１電圧は、上記センスアンプの安定した増幅動作に必要な最小電圧分だけ上記第２電圧より高くされるものであることを特徴とする半導体集積回路装置。 - 情報電圧をそのゲートに保持し、かかる情報電圧に対応しオン又はオフ状態にされる蓄積ＭＯＳＦＥＴ及び該情報電圧に対応した書き込み情報電圧を上記ＭＯＳＦＥＴのゲートに与える書き込み用トランジスタを含むメモリセルの複数と、
上記メモリセルへの該書き込み情報電圧が伝えられる書き込み用データ線の複数と、
上記メモリセルの蓄積ＭＯＳＦＥＴのオン又はオフ状態に対応した読み出し情報が伝えられる読み出し用データ線の複数と、
上記メモリセルの書き込み用トランジスタの制御端子に接続されるワード線と、
上記複数の読み出し用データ線のうち一つを選択するためのデータ線選択回路と、
上記データ線選択回路を介して選択された上記読み出し用データ線がいずれかに接続される第１及び第２の共通データ線とを含むメモリアレイを具備し、
非選択状態において、上記ワード線は、上記書き込み用トランジスタをオフ状態とするような第１電圧にされ、
第１選択期間において、上記ワード線は、上記情報電圧がハイレベルの場合に上記読み出し用データ線をディスチャージし、上記情報電圧がロウレベルの場合に上記読み出し用データ線をディスチャージしないような第２電圧とされ、
上記書き込みデータ線に、書き込むべき情報電圧又は上記読み出し情報に対応した情報電圧が伝えられた第２選択期間において、上記ワード線は、上記書き込みトランジスタをオン状態とするような第３電圧とされ、
上記第１及び第２共通データ線は、上記非選択状態において、上記第１電圧と上記第２電圧の間のプリチャージ電圧にプリチャージされ、上記データ選択回路により選択された読み出し用データ線との電荷分散に対応した一方の共通データ線に現れる読み出し情報が上記他方の共通データ線の上記プリチャージ電圧を参照電圧として増幅されることを特徴とする半導体集積回路装置。 - 請求項１８において、
上記第１と第２の共通データ線には、上記データ線選択回路を介してほぼ同数の読み出しデータ線が接続されるものであり、上記電荷分散により一方の共通データ線に形成された読み出し情報は、他方の共通データ線のプリチャージ電圧を参照電圧とする差動増幅回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項１９において、
上記差動増幅回路は、その入力と出力とが交差接続されてなる一対のＣＭＯＳインバータ回路からなるＣＭＯＳラッチ回路からなり、増幅動作時に動作電圧が供給されるものであることを特徴とする半導体集積回路装置。
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