JP4583703B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、低い電源電圧で駆動するシステムＬＳＩに搭載される半導体記憶装置に関する。
【０００２】
【従来の技術】
データ処理分野などにおいて、高速かつ低消費電力でデータを処理するために、Ａ／Ｄ変換回路等のアナログ処理回路などのロジックとＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などのメモリ装置とを同一の半導体チップに集積化したシステムＬＳＩ（大規模集積回路）と呼ばれる回路装置が広く用いられている。
【０００３】
このシステムＬＳＩにおいては、近年、低電圧化が進んでおり、これに伴なって上記の混載ＤＲＡＭにおいても電源電圧の低電圧化が要求されている。
【０００４】
しかしながら、混載ＤＲＡＭにおいて、電源電圧の低電圧化と要求される高速性能との両立を阻むものとして、センスアンプのセンス動作がある。
【０００５】
センスアンプとは、同じ数のメモリセルを接続したビット線対に接続された差動アンプであり、選択されたメモリセルからビット線対の一方に現われた微小信号を、参照電圧を用いて対線間の差動電圧だけを増幅して極性弁別を行なうものである。
【０００６】
ここで、参照電圧の発生方法には、ビット線のプリチャージ方式によって異なり、ビット線のプリチャージ方式には、Ｖｃｃプリチャージ方式と１／２Ｖｃｃプリチャージ方式とがある。
【０００７】
Ｖｃｃプリチャージ方式とは、ビット線のプリチャージ電圧をデータ線の取りうる最大の電圧である電源電圧Ｖｃｃに設定するものである。なお、この方式では、２値信号電圧の中間値を発生させるために参照電圧発生回路が必要となる。
なぜなら、Ｖｃｃ電圧が記憶されているメモリセルを読み出した場合、セルの記憶ノードとビット線との間には電位差がないため、ビット線には電圧変化がなく、したがって対線間には電圧差が現われないためである。
【０００８】
一方、１／２Ｖｃｃプリチャージ方式とは、ビット線のプリチャージ電圧をビット線の最大である電源電圧Ｖｃｃと最小である接地電位Ｖｓｓの中間に設定するものである。なお、１／２Ｖｃｃを基準として、２値情報に対応した信号電圧が現われることから、参照電圧発生回路は不用で、参照電圧は１／２Ｖｃｃに等しい。
【０００９】
従来のＤＲＡＭにおけるセンスアンプにおいては、Ｖｃｃプリチャージ方式が主流とされてきたが、雑音耐性、低電力特性および広い電圧マージンなどに優れていることを理由として、１／２Ｖｃｃプリチャージ方式へと移行してきた。
【００１０】
しかしながら、この１／２Ｖｃｃプリチャージ方式において、電源電圧の低電圧化が進むにつれて、高速動作の点で不具合が発生してきた。
【００１１】
すなわち、１／２Ｖｃｃプリチャージ方式では、センスアンプ内のトランジスタにとって、センス開始時の動作点が、Ｖｓｂ＝１／２Ｖｃｃのもと、Ｖｇｓ＝１／２Ｖｃｃ＋｜ビット対線に現われた微小電位差｜となるため、Ｖｃｃの低電圧化が進むとＶｇｓがトランジスタの閾値電圧に近づくため十分にトランジスタをオンさせることができず、いわゆるセンスアンプにおけるセンスの不感帯領域に入ることとなる。これによって、センスアンプは、高速でセンスすることができず、サイクルタイムの高速化の実現が困難となるという問題があった。
【００１２】
そこで、低電圧化が求められる現在の混載ＤＲＡＭにおいては、センスアンプの高速動作に重点をおき、再びＶｃｃプリチャージ方式が採用されている。
【００１３】
これは、Ｖｃｃプリチャージ方式では、センスアンプ内のトランジスタにとって、センス開始時の動作点が、Ｖｇｓ＝Ｖｃｃ＋｜ビット対線に現れた微小電位差｜に緩和されることから、Ｖｃｃの低下においても上述のセンスの不感帯領域に入ることなく、高速にセンスすることができるためである。
【００１４】
なお、同様の理由から、ビット線対のプリチャージ電圧を接地電圧Ｖｓｓ（＝ＳＧＮＤ）とするＶｓｓプリチャージ方式も採用されている。
【００１５】
ここで、Ｖｃｃプリチャージ方式およびＶｓｓプリチャージ方式は、上述のように、ビット対線のプリチャージ電圧を参照電圧とすることができないことから、参照電圧発生回路が必要とされる。
【００１６】
そこで、従来から、ＶｃｃおよびＶｓｓプリチャージ方式においては、メモリセルと構造が類似で、メモリセルのキャパシタの半分の容量値を持つキャパシタを含むダミーセルをメモリアレイ内に配置し、ダミーセルがメモリセルと同時に選択されたときにビット対線に出力する、メモリセルの２値情報の中間値となる読出電圧を参照電圧とする方法が採られてきた。
【００１７】
また、この参照電圧の発生方法に関しては、メモリアレイ内に新たにダミーワード線を配設し、該ダミーワード線がキャパシタを介してビット線対を構成する相補のビット線に接続される構成とし、外部アドレスに基づいてメモリセルが選択されると、ダミーワード線も選択状態に駆動して、容量結合によって相補のビット線の電位に正確にメモリセルの２値情報の中間値に参照電圧を発生させるという方法なども採られてきた（例えば、特許文献１および非特許文献１参照）。
【００１８】
【特許文献１】
特開昭６３−２８２９９４号公報（第２１頁−第２６頁、第１図）
【００１９】
【非特許文献１】
Shozo Saito, et al. "A 1Mb CMOS DRAM with Fast Page and Static Column Modes", IEEE Int. Solid State Circuits Conf. Digest of Technical Papers, pp.252-253, 1985.
【００２０】
【発明が解決しようとする課題】
しかしながら、前者に示すダミーセルをメモリアレイ内に配置する方法は、メモリセルがスタックキャパシタ型、トレンチキャパシタ型などの３次元構造キャパシタを採用して微細化されるにつれて、セルキャパシタの半分の容量値を持つダミーセルをメモリセルアレイの一部に形成することがプロセス的に難しくなり、参照電圧を精度良く発生させることが困難となってきている。
【００２１】
また、後者に示すダミーワード線とビット線との間に接続されたキャパシタの容量結合によってビット線に参照電圧を発生させる方法は、キャパシタの容量が小さいためにビット線に現われる電位が小さくなり、十分なセンスマージンを確保できないこと、また高集積化されたメモリアレイにおいては、ダミーワード線に並列接続されるキャパシタの容量が増加して、ダミーワード線を活性状態としたときに各ビット線に現われる電位の発生に時間差が生じること、および製造プロセスに起因するキャパシタ間での特性ばらつき等の不具合が発生しうる。
【００２２】
したがって、以上に示すように、従来の１／２Ｖｃｃプリチャージ方式およびＶｃｃ（またはＶｓｓ）プリチャージ方式では、低い電源電圧下においては、センスアンプにおいてセンス動作を高速かつ正常に行なうことができないという問題があり、低電圧化を困難なものとしていた。
【００２３】
それゆえに、この発明の目的は、電源電圧の低電圧化が進んでも十分な動作マージンを確保し、高速かつ安定的にセンス動作を実現することが可能な半導体記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】
この発明に係る半導体記憶装置においては、行列状に配列される複数の正規メモリセルと、正規メモリセルの列に対応して配置され、各々に対応の列の正規メモリセルが接続する複数の第１のビット線と、正規メモリセルの列に対応して配置され、前記複数の第１のビット線のそれぞれと互いに相補の複数の第２のビット線と、各正規メモリセルの行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の正規ワード線と、複数の正規ワード線のいずれかの正規ワード線が選択される以前において、複数の第１のビット線および複数の第２のビット線のそれぞれとの間で同量の電荷の授受を行なって参照電圧を発生する参照電圧発生回路と、参照電圧に基づいて第１のビット線と第２のビット線との電位差を差動増幅するセンスアンプとを備えたものである。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２６】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置におけるメモリアレイの構成を概略的に示す図である。
【００２７】
なお、以下に示す本実施の形態１の半導体記憶装置における構成は、すべてＶｓｓプリチャージ方式を採用したときの構成例である。
【００２８】
図１を参照して、メモリアレイにおいては、それぞれが１ビットのデータを記憶する複数の正規メモリセルＭＣが行列状に配列される。正規メモリセルＭＣの各行に対応してワード線ＷＬ０〜ＷＬｎ（ｎは自然数）が配設され、正規メモリセルＭＣの列のそれぞれに対応して、ビット線対ＢＬ０，ＺＢＬ０〜ＢＬ４，ＺＢＬ４．．．（以下、省略）が配設される。なお、本実施の形態のメモリアレイは、いわゆるハーフピッチセル配置構造で構成されるものとする。
【００２９】
同図に示すように、ハーフピッチセル配置構造では、２本のワード線ＷＬと、１本のビット線ＢＬまたはＺＢＬとの交差部に周期的に正規メモリセルＭＣが配置される。より詳しく説明すると、隣接するビット線ＢＬとビット線ＺＢＬとがビット線対を構成しており、ビット線ＢＬと、ワード線ＷＬ４ｍ（ｍは自然数）およびＷＬ４ｍ＋１との交差部に正規メモリセルＭＣが配置される。ビット線ＺＢＬと、ワード線ＷＬ４ｍ＋２およびＷＬ４ｍ＋３との交差部に正規メモリセルＭＣが配置される。
【００３０】
さらに、メモリアレイにおいては、ビット線対ＢＬ０，ＺＢＬ０〜ＢＬ４，ＺＢＬ４．．．のそれぞれに電荷を注入して参照電圧を発生する参照電圧発生回路としてのダミーセル０ａ〜４ａ．．．およびダミーセル０ｂ〜４ｂ．．．からなるのダミーセルが配設される。以下においては、ダミーセル０ａ〜４ａ．．．を総称する場合は、単にダミーセルａとも称する。また、ダミーセル０ｂ〜４ｂ．．．を総称する場合は、単にダミーセルｂとも称する。
【００３１】
例えば、１組のビット線対ＢＬ１，ＺＢＬ１において、ビット線ＢＬ１には、ダミーワード線ａ（Ｄｍｙ＿ＷＬａ）とダミープリチャージ線ａ（Ｐｒｖ＿ＷＬａ）とによって制御されるダミーセル１ａが接続される。また、ビット線ＺＢＬ１には、ダミーワード線ｂ（Ｄｍｙ＿ＷＬｂ）とダミープリチャージ線ｂ（Ｐｒｖ＿ＷＬｂ）とによって制御されるダミーセル１ｂが接続される。
【００３２】
このように、各ビット線対には、ダミーセルａおよびダミーセルｂが１組となって接続される。
【００３３】
なお、ダミーセルａおよびダミーセルｂは、製造工程が複雑化することを回避するため、その基本的な構造およびレイアウトは、正規メモリセルＭＣと同じとし、パターンの規則性を統一した構成を採用している。
【００３４】
したがって、図１に示すように、ダミーセルａおよびダミーセルｂは、正規メモリセルＭＣと同様に、情報を記憶するストレージノードと基準電圧を受けるセルプレート電極とを結合するためのストレージノードコンタクト（ＳＣ）と、ダミーセル内のアクセストランジスタをビット線に結合するためのビット線コンタクト（ＢＣ）とを含む。
【００３５】
さらに、ダミーセルａおよびダミーセルｂは、これらのコンタクトに加えて、第３コンタクト（Third Contact：３ｒｄＣＯＮ）を備える点で正規メモリセルＭＣと異なる。Ｖｓｓプリチャージ方式採用時においては、この第３コンタクトは、後述するように、ダミーセルａ，ｂにおいて、ともに、半導体基板表面上に形成されたｎ型拡散層とＶｃｃｓ電源線とを接続する働きをする。
【００３６】
また、各ビット線対ＢＬ，ＺＢＬに対応して、データ読出およびデータ書込を実行するためのセンスアンプＳ／Ａ０，Ｓ／Ａ１，Ｓ／Ａ２．．．が配置される。以下においては、これらのセンスアンプを総称する場合には、符号Ｓ／Ａを用いて表記することとする。
【００３７】
データ書込時において、選択メモリセルに対応するセンスアンプＳ／Ａは、対応するビット線対を構成する相補のビット線のそれぞれに対して、相補の電圧をそれぞれ供給する。一方、データ読出時において、選択メモリセルに対応するセンスアンプは、対応する相補のビット線のそれぞれに読出される電圧の差を増幅する。
【００３８】
このような構成からなる半導体記憶装置において、後述するように、データ書込およびデータ読出サイクルの最初に実行される正規メモリセルのデータ読出のタイミングの直前のタイミングで、ダミーセルａおよびダミーセルｂの読出が行なわれる。これにより、ビット線対を構成する相補のビット線は、それぞれプリチャージ電位であるＶｓｓレベルからダミーセルａ，ｂの読出し電位の分だけシフトすることとなる。
【００３９】
図２は、図１に示すダミーセルａの構成の一例を示す図である。なお、ダミーセルａとダミーセルｂとは、同一の構成を有しており、同図に示すダミーワード線Ｄｍｙ＿ＷＬａ、ダミープリチャージ線Ｐｒｖ＿ＷＬａおよびビット線ＢＬの表示をそれぞれ括弧書きに示すＤｍｙ＿ＷＬｂ，Ｐｒｖ＿ＷＬｂ，ＺＢＬに読み替えることにより、同様に説明することができる。
【００４０】
図２を参照して、ダミーセルａは、ビット線ＢＬと電荷を蓄積するためのストレージノードとの間に接続され、かつ、そのゲートがダミーワード線Ｄｍｙ＿ＷＬａに接続されるアクセストランジスタ１と、ストレージノードとＶｃｃｓ電源線との間に接続され、かつそのゲートがダミープリチャージ線Ｐｒｖ＿ＷＬａに接続されるアクセストランジスタ２と、ストレージノードと基準電圧ＶＣＰを受けるセルプレート電極とから構成されるダミーセルキャパシタＣｄｍｙとを含む。
【００４１】
ここで、ダミーセルキャパシタＣｄｍｙは、正規メモリセルＭＣのセルキャパシタと同一の構造とし、その容量を同一とする。これによって、従来のＶｓｓ（またはＶｃｃ）プリチャージ方式において発生していた、セルキャパシタの１／２の容量からなるダミーセルキャパシタの製造上の問題を回避でき、メモリセルと同等レベルの精度で製造することが可能となる。
【００４２】
図３は、図２に示すダミーセルａの断面構造を概略的に示す図である。
なお、図２と同様に、ダミーセルｂの断面構造については、同図の各配線の表示を括弧書きに読み替えることで、同様に説明することができる。
【００４３】
図３を参照して、半導体基板ＳＵＢの主表面上にｎ型拡散層１１０，１２０，１３０が形成され、ｎ型拡散層１１０とｎ型拡散層１２０との間の領域の上部には、ダミーワード線Ｄｍｙ＿ＷＬａが形成される。ｎ型拡散層１２０とｎ型拡散層１３０との間の領域の上部には、ダミープリチャージ線Ｐｒｖ＿ＷＬａが形成される。
【００４４】
ｎ型拡散層１１０，１２０がソース／ドレインとなり、ダミーワード線Ｄｍｙ＿ＷＬａがゲート電極となってアクセストランジスタ１０を構成し、ｎ型拡散層１２０，１３０がソース／ドレインとなり、ダミープリチャージ線Ｐｒｖ＿ＷＬａがゲート電極となってアクセストランジスタ２０を構成する。
【００４５】
さらに、ｎ型拡散層１２０で構成されるストレージノードの上部には、ストレージノードコンタクトＳＣを介して３次元構造からなるセルプレート電極（ＣＰ）を有するダミーセルキャパシタＣｄｍｙが形成される。
【００４６】
なお、ダミーセルキャパシタの構造は、正規メモリセルＭＣのセルキャパシタの構造と同様であり、３次元化された構造においても正規メモリセルＭＣと同等の精度で製造することが可能となる。
【００４７】
図４は、以上の構成からなる発明の実施の形態１に従う半導体記憶装置におけるデータ書込動作を説明するタイミングチャートである。
【００４８】
まず、ビット線対ＢＬ，ＺＢＬは、スタンバイ時、接地電位Ｖｓｓレベルに充電されており、動作に先立って図示しない充電回路から切り離される。
【００４９】
スタンバイ時においては、図２および図３に示すダミーセルａにおいて、ダミープリチャージ線Ｐｒｖ＿ＷＬａが選択（「Ｈ」レベルに相当）されると、アクセストランジスタ２０がオンしてＶｃｃｓ電源線からダミーセルキャパシタＣｄｍｙへと電荷が蓄えられる。なお、スタンバイ時には、ダミーワード線Ｄｍｙ＿ＷＬａは、非選択状態（「Ｌ」レベルに相当）であるため、ダミーセルａ内のストレージノードは、電荷を放出することなく、「Ｈ」レベルに保持されている。
なお、ダミーセルａへの書込と同時に、相補のダミーセルｂにおいても同様に「Ｈ」レベルのデータが書込まれる。
【００５０】
次に、ロウアクティブが開始されると、正規ワード線ＷＬの選択の直前にダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂが選択状態に駆動される。ダミーワード線の活性化前に、ダミープリチャージ線Ｐｒｖ＿ＷＬａ，Ｐｒｖ＿ＷＬｂは、非活性化され（「Ｌ」レベルに相当）、ダミーセルａ，ｂへの充電は停止される。
【００５１】
ダミーセルａ、ｂでは、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂの活性化に応じて、それぞれのアクセストランジスタ１０がオンされると、ストレージノードがビット線対の相補のビット線ＢＬ，ＺＢＬのそれぞれに電気的に結合され、ストレージノードからアクセストランジスタ１０を介して対応するビット線へと電荷が注入される。このとき、注入される電荷はビット線ＢＬ，ＺＢＬ間で同量であることから、ビット線対を構成する相補のビット線ＢＬ，ＺＢＬの電位は同じ電位レベルに上昇する。
【００５２】
以上のダミーセル読出時において、ビット線対ＢＬ，ＺＢＬに現われる電位の変化量ΔＶは、ビット線ＢＬと対となるビット線ＺＢＬとの間でともに等しく、
ΔＶ＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
と表わすことができる。ここで、Ｃｓは、正規メモリセルおよびダミーセルのキャパシタの容量であり、Ｃｂは、各ビット線の浮遊容量である。
【００５３】
さらに、続いて、正規ワード線ＷＬが選択されると、正規メモリセルＭＣにおいてもセルキャパシタに蓄えられていたデータに従って該正規メモリセルが接続されるビット線に読出電位が現われる。
【００５４】
このときの正規メモリセルの読出電位は、ダミーセル読出後のビット線ＢＬの電位をＶｐｒとすると、正規メモリセルに書込まれているデータが「Ｈ」レベルのときには、
ΔＶＨ＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
となり、「Ｌ」レベルのときには、
ΔＶＬ＝−Ｖｐｒ／（１＋Ｃｂ／Ｃｓ）
となる。
【００５５】
したがって、例えば、図４に示すように、ビット線ＢＬに正規メモリセルから「Ｈ」データが読出される場合において、ビット線ＢＬの電位Ｖ（ＢＬ）は、ダミーセルの読出電圧ΔＶと正規メモリセルの読出電圧ΔＶHとの和となり、
となる。一方、対となるビット線ＺＢＬの電位Ｖ（ＺＢＬ）は、ダミーセルの読出電圧ΔＶのみとなり、
となる。
【００５６】
これにより、センス開始時におけるビット線間の電位差Ｖ（ＢＬ−ＺＢＬ）は、
Ｖ（ＢＬ−ＺＢＬ）＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
となり、センスアンプは、この電位差を差動増幅して、極性弁別を行なうこととなる。
【００５７】
一方、ビット線ＢＬに正規メモリセルから「Ｌ」データが読出される場合においても、同様に、ビット線ＢＬの電位Ｖ（ＢＬ）は、ダミーセルの読出電圧ΔＶと正規メモリセルの読出電圧ΔＶＬとの和となり、
Ｖ（ＢＬ）＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）−Ｖｐｒ（１＋Ｃｂ／Ｃｓ）
と表される。一方、対となるビット線ＺＢＬの電位Ｖ（ＺＢＬ）は、
Ｖ（ＺＢＬ）＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
のままである。
【００５８】
したがって、「Ｌ」データ読出時において、ビット線間の電位差Ｖ（ＢＬ−ＺＢＬ）は、
Ｖ（ＢＬ−ＺＢＬ）＝−Ｖｐｒ／（１＋Ｃｂ／Ｃｓ）
となり、この電位差が増幅されて、極性弁別される。
【００５９】
以上に示す本実施の形態の半導体記憶装置におけるセンス動作を従来のＶｓｓプリチャージ方式採用時におけるセンス動作と比較すると、次のようになる。
【００６０】
従来のＶｓｓプリチャージ方式では、ダミーセルのキャパシタの容量は、正規メモリセルのセルキャパシタの１／２であることから、ダミーワード線を選択してビット線に読出される電圧は、
ΔＶ＝１／２・Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
となる。
【００６１】
これは、正規メモリセルからの「Ｈ」レベルの読出電圧ΔＶHと「Ｌ」レベルの読出電圧ΔＶLとの中間の電位に相当する。したがって、センスされるビット線間の電位差Ｖ（ＢＬ−ＺＢＬ）は、このダミーセルの読出電圧ΔＶを参照電圧として、正規メモリセルの読出電圧との差であり、
Ｖ（ＢＬ−ＺＢＬ）＝｜１／２・Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）｜
となる。
【００６２】
すなわち、今回の発明の実施の形態１の半導体記憶装置において、センスアンプがセンスするビット線間の電位差は、従来のＶｓｓプリチャージ方式の半導体記憶装置においてセンスされていた電位差の２倍に相当しており、電源電圧の低電圧化においてもセンスマージンを確保でき、高速なセンス動作が可能となる。
【００６３】
また、従来のＶｓｓまたはＶｃｃプリチャージ方式では、参照電圧を「Ｈ」読出電圧ΔＶHと「Ｌ」読出電圧ΔＶLとの２値の中間値に設定する必要があったが、本実施の形態では、ビット線対を構成する相補のビット線の電位を等しく持ち上げて参照電圧とするので、必ずしも２値の中間電圧である必要はない。
【００６４】
したがって、従来では、セルキャパシタの１／２の容量を有するキャパシタを精度良く製造する必要があったが、本実施の形態では、キャパシタの容量はダミーセルａとダミーセルｂとの間で同じであれば絶対値自体は限定されないため、高集積化に伴なう製造上の問題が解消される。
【００６５】
なお、以上に示すデータ書込動作は、Ｖｓｓプリチャージ方式を採用したときの半導体記憶装置において実行されるものである。Ｖｃｃプリチャージ方式を採用する場合においては、図２のダミーセルａ，ｂの構成において、第３コンタクト３ｒｄＣＯＮを接地電位Ｖｓｓレベルに設定することによって同様の効果を得ることができる。すなわち、ビット線対の相補のビット線ＢＬ，ＺＢＬの電位をプリチャージ電圧であるＶｃｃレベルよりもＶｃｃ／（１＋Ｃｂ／Ｃｓ）だけ低下させた電位を参照電位とすることによって、低電源電圧下においても十分なセンスマージンを確保することができる。
【００６６】
なお、ダミーセルａ，ｂに書込まれた「Ｈ」データは、スタンバイ期間中、図２のアクセストランジスタ２０を介して充電されつづけるため、ダミーセルa，ｂに対するリフレッシュ動作が不要となる。
【００６７】
また、センス直後にダミープリチャージ線Ｐｒｖ＿ＷＬａ，Ｐｒｖ＿ＷＬｂが活性化するとともにダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂが非活性化されて、ダミーセルａ，ｂへの充電を開始することから、各ダミーセルの充電に伴なうサイクルタイムの延長は発生しない。
【００６８】
以上のように、この発明の実施の形態１の半導体記憶装置によれば、ＶｃｃまたはＶｓｓプリチャージ方式において、ビット線対を構成する相補のビット線に電荷を授受するパスを設け、データ読出以前においてそれぞれのビット線に同量の電荷を授受し、相補のビット線の電位を同電位にシフトさせることにより、電源電圧の低電圧化に伴なうセンスマージンの減少を回避でき、高速なセンスが可能となる。
【００６９】
［実施の形態２］
図５は、この発明の実施の形態２に従う半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【００７０】
図５を参照して、センスアンプは、ビット線分離ゲートによってビット線を分割し、隣り合うビット線でセンスアンプを共有するシェアードセンスアンプ構成からなる。分割されたビット線対はそれぞれ、ビット線分離ゲート３５０，３６０およびビット線分離ゲート３３０，３４０に入力される分離指示信号ＢＬＩＲ，ＢＬＩＬによって、選択的にセンスアンプと接続／分離される。
【００７１】
同図に示すように、センスアンプは、ビット線対ＢＬ，ＺＢＬのイコライズ・プリチャージ動作を行なうＥｑ．＆プリチャージＴｒ３１０と、ビット線間の電位差を差動増幅するクロスカップル型センストランジスタ対３２０とを含む。
【００７２】
クロスカップル型センストランジスタ対３２０は、さらに、Ｐチャネル型ＭＯＳトランジスタ３７０およびＮチャネル型ＭＯＳトランジスタ３８０のドレインと接続される。Ｐチャネル型ＭＯＳトランジスタ３７０のソースはＶｃｃｓ電源線に接続され、ゲート電極はセンスアンプ駆動線ＺＳＯＰに接続される。Ｎチャネル型ＭＯＳトランジスタ３８０のソースは接地電圧レベルＳＧＮＤに接続され、ゲート電極はセンスアンプ駆動線ＺＳＯＰに接続される。
【００７３】
なお、ビット線対ＢＬ，ＺＢＬは、活性化されたコラム選択信号ＣＳＬに応答してトランスファーゲート３９０，４００がオンすることにより、入出力線対ＺＧＩＯ，ＧＩＯにそれぞれ電気的に結合される。
【００７４】
さらに、実施の形態２の半導体記憶装置は、図５に示すように、実施の形態１の半導体記憶装置と比較して、メモリアレイ内に配置していた参照電圧発生回路であるダミーセルａ，ｂをセンスアンプ内に備える点で異なる。
【００７５】
したがって、図５のセンスアンプの構成を採用することにより、図示しない実施の形態２の半導体記憶装置におけるメモリアレイは、実施の形態１のメモリアレイからダミーセルａ，ｂが削除された構成となる。
【００７６】
図６は、図５に示すダミーセルａの断面構造を概略的に示す図である。
なお、ダミーセルｂの断面構造については、同図の各配線の表示を括弧書きに置き換えた構成であり、基本構造は同じである。
【００７７】
図６を参照して、半導体基板ＳＵＢの主表面上にｎ型拡散層２１０，２２０，２３０，２４０が形成され、ｎ型拡散層２１０とｎ型拡散層２２０との間の領域の上部には、ダミーワード線Ｄｍｙ＿ＷＬａが形成される。ｎ型拡散層２３０とｎ型拡散層２４０との間の領域の上部には、ダミープリチャージ線Ｐｒｖ＿ＷＬａが形成される。
【００７８】
さらに、ｎ型拡散層２２０とｎ型拡散層２３０との間の領域の上部には、図示しないキャパシタ酸化膜を介してダミーセルａのセルプレート電極Ｄｍｙ＿ＣＰが形成される。
【００７９】
ｎ型拡散層２１０，２２０がソース／ドレインとなり、ダミーワード線Ｄｍｙ＿ＷＬａがゲート電極となってアクセストランジスタ３０を構成し、ｎ型拡散層２３０，２４０がソース／ドレインとなり、ダミープリチャージ線Ｐｒｖ＿ＷＬａがゲート電極となってアクセストランジスタ４０を構成する。
【００８０】
ｎ型拡散層２３０とｎ型拡散層２４０との間の領域がストレージノード領域となり、ダミーワード線Ｄｍｙ＿ＷＬａと並行に延在する
電極Ｄｍｙ＿ＣＰと、ダミーセルプレート電極Ｄｍｙ＿ＣＰ直下の図示しないキャパシタ酸化膜とで、プレーナ型構造からなるキャパシタ２５０を構成する。
【００８１】
本実施の形態では、実施の形態１のダミーセルの構成に対して、キャパシタ２５０にプレーナ型キャパシタ構造を採用し、かつ、ダミーセルプレート電極Ｄｍｙ＿ＣＰは、ダミーワード線Ｄｍｙ＿ＷＬａおよびダミープリチャージ線Ｐｒｖ＿ＷＬａと同一の配線層に形成される点でのみ異なる。
【００８２】
実施の形態１では、メモリアレイ内にダミーセルを配置したことから、正規メモリセルと同様のセル構成とすることでパターンの規則性を踏襲し、製造工程の簡略化を図ったが、本実施の形態においては、ダミーセルの配線層をすべて同一の製造プロセスステップで形成することができ、新たに配線層を追加することなく、製造工程を簡略化することが可能となる。
【００８３】
さらに、本実施の形態において、ダミーセルは、分割されたビット線対のうち隣り合うビット線対によって共有されることから、個々のビット線対に配置する実施の形態１の構成に対して、より回路規模を縮小することができる。
【００８４】
なお、本実施の形態の半導体記憶装置におけるダミーセルの書込および読出の動作については、実施の形態１のダミーセルと同じであり、データ書込時における動作波形図は、図４に示す動作波形図と同様である。
【００８５】
具体的には、スタンバイ時においては、図６に示すダミーセルａ，ｂは、ダミープリチャージ線Ｐｒｖ＿ＷＬａ，Ｐｒｖ＿ＷＬｂが選択（「Ｈ」レベルに相当）されて、アクセストランジスタ４０がオンされることにより、Ｖｃｃｓ電源線からキャパシタ２５０に電荷が蓄えられ、ストレージノードの電位が「Ｈ」レベルに保持される。
【００８６】
次に、ロウアクティブが開始すると、ワード線ＷＬの選択直前にダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂが選択される。このとき、ダミープリチャージ線Ｐｒｖ＿ＷＬａ，Ｐｒｖ＿ＷＬｂは非活性化され（「Ｌ」レベルに相当）、ダミーセルａ，ｂへの充電は停止される。
【００８７】
ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂの活性化に応じて、アクセストランジスタ３０がオンし、ストレージノードが相補のビット線ＢＬ，ＺＢＬのそれぞれに電気的に結合されると、ストレージノードからアクセストランジスタ３０を介して各ビット線ＢＬ，ＺＢＬへと電荷の移動が起こり、ビット線対を構成する相補のビット線ＢＬ，ＺＢＬの電位はそれぞれ上昇する。
【００８８】
このときのビット線ＢＬ，ＺＢＬの電位の変化量は、ビット線間で等しく、かつ実施の形態１の半導体記憶装置におけるビット線ＢＬ，ＺＢＬの電位の変化量と同じである。
【００８９】
以上のように、この発明の実施の形態２の半導体記憶装置によれば、ダミーセルをセンスアンプ内に形成することにより、メモリアレイのパターンを変更することなく、ビット線対を構成する相補のビット線の電位を等電位にシフトすることができる。
【００９０】
また、センスアンプに設けたダミーセルは、プレーナ型キャパシタ構造を採用し、セルプレート電極の配線を他の配線と同じ工程で行なうことから、新たに配線層を追加することなく、製造工程を簡略化することが可能となる。
【００９１】
また、シェアードセンスアンプ構成からなる半導体記憶装置においては、ダミーセルは隣り合うビット線対で共有されることからダミーセルの配設に伴なう回路規模の増加を抑えることが可能となる。
【００９２】
［実施の形態３］
図７は、この発明の実施の形態３に従う半導体記憶装置のメモリアレイの構成を概略的に示す図である。なお、本実施の形態の半導体記憶装置は、Ｖｓｓプリチャージ方式を採用するものとする。
【００９３】
図７を参照して、実施の形態３の半導体記憶装置におけるメモリアレイは、実施の形態１の半導体記憶装置のメモリアレイと比較して、ダミーセルａ，ｂを正規メモリセルと同一の構成とし、かつ、新たにビット線対の一端であって、センスアンプＳ／Ａの隣りにＶｃｃｓ−プリチャージトランジスタを備えた点で異なっており、共通する部分については、説明を繰り返さない。
【００９４】
図７に示すように、Ｖｃｃｓ−プリチャージＴｒ０，１，２，３，４．．．は、ビット線対ＢＬ０，ＺＢＬ０−ＢＬ４，ＺＢＬ４．．．ごとに配置され、相補のビット線のそれぞれに接続される。以下においては、これらのＶｃｃｓ−プリチャージＴｒ０，１，２，３．．．を総称する場合には、単にＶｃｃｓ−プリチャージＴｒとも称する。
【００９５】
一方、ダミーセルａ，ｂは、図２のアクセストランジスタ２０と同様の機能を有するＶｃｃｓ−プリチャージＴｒをダミーセルの外部に設けたことにより、正規メモリセルＭＣと同一の構成となっている。同図を参照して、例えば、ビット線対ＢＬ１，ＺＢＬ１とダミーワード線Ｄｍｙ＿ＷＬａとの交差領域には、ダミーセル１ａが配置され、ビット線対ＢＬ１，ＺＢＬ１とダミーワード線Ｄｍｙ＿ＷＬｂとの交差領域にはダミーセル１ｂが配置される。
【００９６】
以上の構成において、Ｖｃｃｓ−プリチャージＴｒは、後述するように、活性化されたダミープリチャージ信号に応答してＶｃｃｓ電源線とビット線対の相補のビット線ＢＬ，ＺＢＬとを電気的に結合して各ビット線をＶｃｃレベルにプリチャージする。さらに、これと並行して活性化されたダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂに応答してビット線ＢＬ，ＺＢＬとダミーセルａ，ｂ内のストレージノードとがそれぞれ電気的に結合されると、メモリアレイ内のダミーセルa，ｂは各ビット線によってそれぞれＶｃｃレベルに充電される。
【００９７】
図８は、図７のＶｃｃｓ−プリチャージＴｒを備えた半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【００９８】
図８を参照して、本実施の形態の半導体記憶装置におけるセンスアンプは、図５に示す実施の形態２の半導体記憶装置のセンスアンプと同様に、シェアードセンスアンプ構成を有するが、センスアンプ内に設けられたダミーセルａ，ｂがメモリアレイ内に配置され、さらに、分割されたビット線対の一端であってセンスアンプ側にＶｃｃｓ−プリチャージＴｒが形成される点で異なる。なお、共通する部分については、説明を繰り返さない。
【００９９】
図８に示すように、Ｖｃｃｓ−プリチャージＴｒ４１０，４２０は、分割されたビット線対のぞれぞれに対応して形成され、相補のビット線ＢＬ，ＺＢＬの間に並列に接続されたＰチャネル型ＭＯＳトランジスタからなる。
【０１００】
２つのＰチャネル型ＭＯＳトランジスタの間の接続ノードは、さらに、Ｖｃｃｓ電源線に接続される。また、ゲート電極は、それぞれダミープリチャージ信号線Ｐｒｖ＿Ｈに接続される。
【０１０１】
以上の構成からなるＶｃｃｓ−プリチャージＴｒ４１０，４２０において、ダミープリチャージ信号Ｐｒｖ＿Ｈが「Ｌ」レベルに立下がったことに応答して、Ｐチャネル型ＭＯＳトランジスタはともにオンされる。これにより、Ｖｃｃｓ電源線とビット線対ＢＬ，ＺＢＬとが電気的に結合され、相補のビット線ＢＬ，ＺＢＬはそれぞれ、Ｐチャネル型ＭＯＳトランジスタを介してＶｃｃレベルに充電される。
【０１０２】
このとき、後述するように、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂは、ともに活性状態にあることから、ビット線ＢＬ，ＺＢＬとダミーセルａ，ｂ内のストレージノードとはそれぞれ電気的に結合されており、ダミーセルａ，ｂには、Ｖｃｃレベルのビット線ＢＬ，ＺＢＬによって充電され、結果として「Ｈ」レベルのデータが書込まれることとなる。
【０１０３】
さらに、この書込動作終了後にダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂは非活性化されてアクティブサイクルを終了する。これにより、ダミーセルには次のサイクルに備えて「Ｈ」レベルのデータが保持される。、
なお、Ｖｃｃｓ−プリチャージＴｒ４１０，４２０は、Ｖｓｓプリチャージ方式に対応したものであり、それぞれ２つのＰチャネル型ＭＯＳトランジスタで構成したが、Ｖｃｃプリチャージ方式を採用する場合は、Ｖｓｓ−プリチャージＴｒとして２つのＮチャネル型ＭＯＳトランジスタで構成し、両者の接続ノードには、接地電位Ｖｓｓ（＝ＳＧＮＤ）に接続することで対応できる。
【０１０４】
この場合は、ダミープリチャージ信号Ｐｒｖ＿Ｈが「Ｈ」レベルに立上がると、Ｎチャネル型ＭＯＳトランジスタはともにオンされて、接地電位Ｖｓｓとビット線ＢＬ，ＺＢＬとを電気的に結合する。これにより、各ビット線はＶｓｓレベルとなり、さらに、活性化されたダミーワード線に応答してストレージノードと電気的に結合されていることから、ダミーセルに「Ｌ」レベルのデータを書込んで、サイクルを終了する。
【０１０５】
図９は、この発明の実施の形態３に従う半導体記憶装置におけるデータ書込動作を説明するタイミングチャートである。
【０１０６】
図９を参照して、まず、動作に先行して、相補のビット線ＢＬ，ＺＢＬは、先行されたアクティブサイクルの終了後に活性化されたビット線イコライズ＆プリチャージ信号ＢＬＥＱに応答して、「Ｌ」レベルにプリチャージされている。
【０１０７】
このとき、ダミーセルａ，ｂのストレージノードは、後述するように、アクティブサイクル終了直前において、活性化されたダミープリチャージ信号Ｐｒｖ＿Ｈによって書込まれた「Ｈ」レベルのデータを保持している。
【０１０８】
ここで、ロウアクティブが始まり、正規ワード線ＷＬが選択される直前にダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂが選択されると、実施の形態１で示したように、ビット線対の相補のビット線ＢＬ，ＺＢＬには、一方に正規メモリセルからの読出電圧とダミーセルからの読出電圧との和に相当する電位が現われ、他方にダミーセルからの読出電圧のみに相当する電位が現われる。なお、このときの読出電圧はそれぞれ、実施の形態１の半導体記憶装置にて示した読出電圧と同じである。
【０１０９】
したがって、センスアンプは、この相補のビット線間の電位差を差動増幅して読出動作を行ない、それぞれのビット線にセル増幅電圧を一旦保持する。その後に選択したビット線上の増幅電圧を外部からの書込情報電圧で強制的に置き換えて、選択セルのキャパシタに入力する。
【０１１０】
以上の書込動作は、図４に示す実施の形態１の半導体記憶装置における動作と同様であるが、ダミーセル内のストレージノードへの充電をサイクルの終わりに行なう点で、実施の形態１の半導体記憶装置と相違する。
【０１１１】
以下に、本実施の形態の半導体記憶装置における充電動作の詳細を説明する。
図８に示すように、書込動作が終了して、ワード線ＷＬを非活性化した後のサイクルの終わりにおいて、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂは、活性状態を維持する。これと並行して、ダミープリチャージ信号Ｐｒｖ＿Ｈを活性化（「Ｌ」レベルに相当）する。
【０１１２】
図７のＶｃｃｓ−プリチャージＴｒは、この活性化されたダミープリチャージ信号Ｐｒｖ＿Ｈをゲートに受けてオンされると、Ｖｃｃｓ電源線とビット線とを電気的に結合して、相補のビット線ＢＬ，ＺＢＬの電位を「Ｈ」レベルに充電する。さらに、このとき、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂは活性状態に維持されていることから、ビット線ＢＬ，ＺＢＬとダミーセルａ，ｂのストレージノードとはそれぞれ電気的に結合され、ビット線ＢＬ，ＺＢＬからダミーセルａ，ｂのそれぞれに「Ｈ」レベルのデータが書込まれる。
【０１１３】
次に、このダミーセルａ，ｂへのデータ書込が終了すると、半導体記憶装置は、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂを非活性化させるとともに、ダミープリチャージ信号Ｐｒｖ＿Ｈを非活性化（「Ｈ」レベルに相当）させることによってＶｃｃｓ−プリチャージＴｒをオフする。これにより、ダミーセルａ，ｂ内のストレージノードの電位は、「Ｈ」レベルに保持される。
【０１１４】
上記の一連の動作終了後にサイクルを終了してスタンバイ状態となると、半導体記憶装置は、ビット線イコライズ信号を活性化してセンスアンプ内のＥｑ．＆プリチャージＴｒをオンし、ビット線ＢＬ，ＺＢＬを接地電位Ｖｓｓレベルにイコライズおよびプリチャージし、次にアクティブサイクルに備える。
【０１１５】
以上に示すように、この発明の実施の形態３の半導体記憶装置に従えば、アクティブサイクルの終わりにおいて、相補のビット線ＢＬ，ＺＢＬを充電し、この電荷を利用して、ダミーセルへの書込動作を行なうことから、実施の形態１の半導体記憶装置と比較して、サイクルタイムはこの書込動作分だけ長くなる。しかしながら、一方で、この書込動作をセンスアンプに設けたＶｃｃｓ−プリチャージＴｒによって行なうことによって、メモリアレイ内のダミーセルａ，ｂは正規メモリセルと同一パターンで形成すればよく、製造工程の複雑化を回避することができる。
【０１１６】
［実施の形態４］
図１０は、この発明の実施の形態４の半導体記憶装置に従うセンスアンプの構成を概略的に示す図である。
【０１１７】
図１０を参照して、実施の形態４の半導体記憶装置におけるセンスアンプは、図５に示す実施の形態２の半導体記憶装置のセンスアンプと比較して、１対のダミーセルａ，ｂを１つのダミーセルｃに置き換えた点で異なっており、共通する部分については、説明を繰り返さない。なお、以下においては、ダミーセル０ｃ，１ｃ，２ｃ．．．を総称する場合は、単にダミーセルｃとも称する。
【０１１８】
図１０に示すように２つのダミーセルａ，ｂを１つに結合したことにより、ダミーセルｃに配設される配線層は、ダーワード線Ｄｍｙ＿ＷＬｃと、ダミープリチャージ線Ｐｒｖ＿ＷＬｃとに簡素化され、かつ必要なキャパシタをより小型化できるため、ダミーセル自体を小面積に抑えることができる。
【０１１９】
図１１は、図１０のダミーセルｃの構成を概略的に示す図である。
ダミーセルｃは、図５に示すダミーセルａ，ｂと基本的に同じ構造であり、図１１に示すように、Ｖｃｃｓ電源線と半導体基板領域の表面に形成されたｎ型拡散層とを接続する第３コンタクト３ｒｄＣＯＮと、相補のビット線ＢＬ，ＺＢＬとｎ型拡散層とを接続するビットコンタクトＢＣとを含み、Ｖｃｃ電源線とキャパシタとを電気的に結合するダミープリチャージ線Ｐｒｖ＿ＷＬｃと、キャパシタとビット線対とを電気的に結合するダミーワード線Ｄｍｙ＿ＷＬｃとが配線される。
【０１２０】
ダミーセルｃのキャパシタは、ストレージ電極が、半導体基板領域の表面のｎ型拡散層で構成されるストレージノード領域（図示せず）により形成され、かつダミーセルプレート電極Ｄｍｙ＿ＣＰが相補のビット線ＢＬ，ＺＢＬにまたがり、ダミーワード線Ｄｍｙ＿ＷＬｃおよびダミープリチャージ線Ｐｒｖ＿ＷＬｃと並行に延在する、プレーナ型キャパシタ構造を有している。
【０１２１】
このような構成とすることにより、セルプレート電極Ｄｍｙ＿ＣＰと、ダミーワード線Ｄｍｙ＿ＷＬｃおよびダミープリチャージ線Ｐｒｖ＿ＷＬｃとは、同一配線層となって同一の製造プロセスステップで形成されるため、セルプレート電極およびストレージ電極のための配線層を新たに追加する必要がなく、製造工程を簡略化することができる。
【０１２２】
なお、ダミーセルｃのキャパシタは、正規メモリセルＭＣのセルキャパシタの２倍の容量となるように形成される。これにより、ダミーワード線Ｄｍｙ＿ＷＬｃ活性時において、ダミーセルｃからビット線ＢＬ，ＺＢＬへと均等に電荷が注入され、かつその注入量は、実施の形態１および２で説明した各ビット線への電荷の注入量と同一に保たれる。
【０１２３】
また、ダミーワード線Ｄｍｙ＿ＷＬｃは、ビット線対に垂直で、キャパシタとビット線とを電気的に結合するための部分と、相補のビット線ＢＬ，ＺＢＬの中間にあって、ビット線同士を電気的に結合するための部分とからなるＴ字型の配線構造からなる。
【０１２４】
このＴ字型の配線構造とすることにより、ダミーワード線Ｄｍｙ＿ＷＬｃが活性化されると、ビット線ＢＬ，ＺＢＬはそれぞれセルキャパシタと導通するとともに、ビット線間が導通されるため、ダミーセルｃのセルキャパシタに蓄えられた電荷はビット線対ＢＬ，ＺＢＬのそれぞれに等しく注入されることとなる。
【０１２５】
つまり、ダミーワード線Ｄｍｙ＿ＷＬｃは、ビット線ＢＬ，ＺＢＬへの電荷の注入パスの制御とともにビット線対ＢＬ，ＺＢＬをイコライズする働きをする。
【０１２６】
以上の構成において、ダミープリチャージ線Ｐｒｖ＿ＷＬｃが活性化されると、Ｖｃｃｓ電源線によってダミーセルｃのセルキャパシタに「Ｈ」レベルのデータが書込まれる。続いて、ダミーワード線Ｄｍｙ＿ＷＬｃが活性化されると、ダミーセルｃからビット線ＢＬ，ＺＢＬのそれぞれに等しく電荷が移動することによって、ビット線ＢＬ，ＺＢＬの電位は、それぞれＶｓｓレベルから同電位にまでシフトする。
【０１２７】
ここで、先の実施の形態２で説明したダミーセルａ，ｂを有する半導体記憶装置においては、しばしば、ダミーセル間でキャパシタの製造上のばらつきによってビット線に現われる電位が不平衡となり、雑音源となってセンス感度が劣化してしまうという不具合が懸念される。
【０１２８】
そこで、ダミーセルを本実施の形態に示す相補のビット線ＢＬ，ＺＢＬで共有する構成とすることにより、かかる電位の不平衡を解消でき、センス感度の劣化を防止することが可能となる。
【０１２９】
なお、本実施の形態においては、ダミーワード線Ｄｍｙ＿ＷＬｃは、センス動作直前には非活性化される点で、実施の形態１および２に示す動作と異なる。
【０１３０】
これは、ダミーセルの読出時において結合されていたビット線間を、センス動作を行なうにあたって電気的に分離するためである。
【０１３１】
以上のように、この発明の実施の形態４に従えば、相補のビット線のそれぞれに配置されていたダミーセルを１つのダミーセルとして、ビット線間で共有する構成とすることにより、ダミーセルの回路規模を縮小できるとともに、ビット線間での電位の不平衡を解消して、センス感度の劣化を抑えることが可能となる。
【０１３２】
［実施の形態５］
図１２は、この発明の実施の形態５の半導体記憶装置に従うセンスアンプの構成を概略的に示す図である。
【０１３３】
図１２を参照して、実施の形態５の半導体記憶装置におけるダミーセルｄ５００は、実施の形態２および４の半導体記憶装置におけるダミーセルａ，ｂ，ｃと比較して、センスアンプ内に形成される点で共通するが、複数のセンスアンプごとに１つのダミーセルが配置される点で異なっており、重複する部分については説明を繰り返さない。
【０１３４】
同図に示すように、ダミーセルｄ５００は、複数のビット線対ＢＬ，ＺＢＬにまたがって形成されたダミーセルプレート電極Ｄｍｙ＿ＣＰ４３０と、ビット線対ＢＬ０，ＺＢＬ０−ＢＬｍ、ＺＢＬｍ（ｍは自然数）とダミーワード線Ｄｍｙ＿ＷＬｄとをそれぞれ電気的に結合するアクセストランジスタ４４０，４５０−４４ｍ、４５ｍとを含む。
【０１３５】
動作に先立って、ダミープリチャージ線Ｐｒｖ＿ＷＬｄが活性化されると、Ｖｃｃｓ電源線からダミーセルｄ５００のキャパシタに対して充電が行なわれる。
さらに、ロウアクティブが始まり、ダミーワード線Ｄｍｙ＿ＷＬｄが活性化されると、アクセストランジスタ４４０，４５０−４４ｍ、４５ｍが同時にオンされ、キャパシタの蓄えていた電荷は、それぞれが接続されるビット線ＢＬ０，ＺＢＬ０−ＢＬｍ、ＺＢＬｍに等しく分配されて、各ビット線の電位を一様にシフトする。
【０１３６】
図１３は、図１２のダミーセルｄ５００の構成例を示す図である。
ダミーセルｄ５００のキャパシタは、図６，１１に示す実施の形態２および５のダミーセルのキャパシタと同様に、プレーナ型キャパシタ構造を有する。ただし、本実施の形態では、ダミーセルプレート電極Ｄｍｙ＿ＣＰ４３０は、複数のビット線対ＢＬ，ＺＢＬにわたって連続したフィールド上に形成される。これにより、個々のダミーセルにキャパシタを形成する構成に対して、必要とされるキャパシタをよりコンパクトに形成することが可能となる。
【０１３７】
この構成において、ダミーセルのキャパシタの容量は、（正規メモリセルのセルキャパシタの容量）×２×（ダミーセルｄ５００に接続されるセンスアンプの個数）に設定される。
【０１３８】
また、ダミーワード線Ｄｍｙ＿ＷＬｄは、各ビット線対に対しては、実施の形態４の半導体記憶装置におけるダミーワード線Ｄｍｙ＿ＷＬｃと同様に、ビット線に垂直で、キャパシタとビット線とを電気的に結合するための部分と、相補のビット線の中間にあって、ビット線同士を電気的に結合するための部分とからなるＴ字型の配線構造を有する。
【０１３９】
以上の構成とすることにより、各ビット線対ＢＬ，ＺＢＬに現われる電位のシフト量は、実施の形態１〜４におけるシフト量と等しくなるとともに、相補のビット線間においても同じとなる。
【０１４０】
さらに、ダミーセルｄ５００の一箇所には、キャパシタをＶｃｃｓプリチャージするためのダミープリチャージＴｒ４６０が形成される。セルプレート電極Ｄｍｙ＿ＣＰ４３０を複数のセンスアンプで共有する構成としたことから、キャパシタを充電するためのプリチャージＴｒは、図１３で示すように、単一のトランジスタで賄うことができることから、ダミーセルの回路規模の増加を抑制することができる。
【０１４１】
図１３のダミーセルｄ５００は、スタンバイ時において、ダミープリチャージ線Ｐｒｖ＿ＷＬｄが活性化されたことに応答してＶｃｃｓ電源線とダミーセルｄ５００のストレージノードとが電気的に結合されると、キャパシタをＶｃｃレベルにプリチャージする。続いて、ダミーワード線Ｄｍｙ＿ＷＬｄが選択状態に駆動されると、キャパシタを共有する各ビット線対に対して電荷が均等に注入される。これにより、相補のビット線間の電位が同一レベルにシフトすると同時に、ビット線対-ビット線対間においても同一の電位レベルにシフトする。
【０１４２】
ここで、微小電位差を差動増幅するセンス時において、ビット線対−ビット線対間での電気的不平衡は、増幅過程において差動雑音となって作用する。また、ビット線対ごとのセンス動作の速度にも差を生じることとなる。
【０１４３】
したがって、本実施の形態のように各ビット線対の電位を均一にシフトさせることにより、上記のような差動雑音を抑えることができ、安定動作を確保できる。
【０１４４】
なお、ダミーワード線Ｄｍｙ＿ＷＬｄは、実施の形態４と同様に、センス動作直前には非活性化され、各ビット線対のビット線間は電気的に分離される。
【０１４５】
以上のように、この発明の実施の形態５の半導体記憶装置によれば、ダミーセルのセルキャパシタを複数のセンスアンプで共有する構成とすることにより、セルキャパシタ面積およびこれに付随する回路規模を縮小できるとともに、ビット線対−ビット線対間での電位の不平衡に起因する雑音を抑制することができ、安定的かつ高速にセンス動作を行なうことが可能となる。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４７】
【発明の効果】
この発明は以上に説明したように、ＶｃｃまたはＶｓｓプリチャージ方式における半導体記憶装置において、ビット線へのデータ読出しと同じタイミングまたはその直前に、ビット線対を構成する相補のビット線に対して同量の電荷を授受することにより、参照電位をプリチャージ電圧であるＶｃｃまたはＶｓｓレベルから同電位にシフトさせてからセンス動作を行なうことにより、電源電圧の低電圧化においても、センスアアンプの動作マージンを確保し、高速かつ安定的なセンスの実現が可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体記憶装置におけるメモリアレイの構成を概略的に示す図である。
【図２】図１に示すダミーセルａの構成の一例を示す図である。
【図３】図２に示すダミーセルａの断面構造を概略的に示す図である。
【図４】この発明の実施の形態１に従う半導体記憶装置におけるデータ書込動作を説明するタイミングチャートである。
【図５】この発明の実施の形態２に従う半導体記憶装置におけるセンスアンプの構成を概略的に示す図である。
【図６】図５に示すダミーセルａの断面構造を概略的に示す図である。
【図７】この発明の実施の形態３に従う半導体記憶装置のメモリアレイの構成を概略的に示す図である。
【図８】図７のＶｃｃｓ−プリチャージＴｒを備えた半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【図９】この発明の実施の形態３に従う半導体記憶装置におけるデータ書込動作を説明するタイミングチャートである。
【図１０】この発明の実施の形態４に従う半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【図１１】図１０のダミーセルｃの構成を概略的に示す図である。
【図１２】この発明の実施の形態５に従う半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【図１３】図１２のダミーセルｄの構成例を示す図である。
【符号の説明】
０ａ〜４ａ．．． ダミーセルａ、０ｂ〜４ｂ．．． ダミーセルｂ、０ｃ，１ｃ．．． ダミーセルｃ、５００ ダミーセルｄ、ＢＬ０，ＺＢＬ０〜ＢＬ４，ＺＢＬ４ ビット線、ＷＬ０〜ＷＬｎ ワード線、Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂ，Ｄｍｙ＿ＷＬｃ、Ｄｍｙ＿ＷＬｄ ダミーワード線、Ｐｒｖ＿ＷＬａ、Ｐｒｖ＿ＷＬｂ，Ｐｒｖ＿ＷＬｃ，Ｐｒｖ＿ＷＬｄ ダミープリチャージ線、Ｖｃｃｓ Ｖｃｃｓ電源線、Ｓ／Ａ０〜Ｓ／Ａ４ センスアンプ、Ｖｃｃｓ−プリチャージＴｒ０，１．．． Ｖｃｃｓ−プリチャージＴｒ、ＢＬＩＲ，ＢＬＩＬ分離指示信号、ＺＳＯＰ センスアンプ駆動線、Ｐｒｖ＿Ｈ ダミープリチャージ信号線、ＣＳＬ コラム選択信号線、ＧＩＯ，ＺＧＩＯ 入出力線対、１０，２０，３０，４０ アクセストランジスタ、１１０，１２０，１３０，２１０，２２０，２３０，２４０ ｎ型拡散層、３１０ Ｅｑ．＆プリチャージＴｒ、３２０ クロスカップル型センストランジスタ対、３３０，３４０，３５０，３６０ ビット線分離ゲート、３７０ Ｐチャネル型ＭＯＳトランジスタ、３８０Ｎチャネル型ＭＯＳトランジスタ、３９０，４００ トランスファーゲート、４１０，４２０ Ｖｃｃｓ−プリチャージＴｒ、４３０ ダミーセルプレート電極、４４０，４５０−４４ｍ、４５ｍ アクセストランジスタ、４６０ ダミープリチャージＴｒ。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、低い電源電圧で駆動するシステムＬＳＩに搭載される半導体記憶装置に関する。
【０００２】
【従来の技術】
データ処理分野などにおいて、高速かつ低消費電力でデータを処理するために、Ａ／Ｄ変換回路等のアナログ処理回路などのロジックとＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）などのメモリ装置とを同一の半導体チップに集積化したシステムＬＳＩ（大規模集積回路）と呼ばれる回路装置が広く用いられている。
【０００３】
このシステムＬＳＩにおいては、近年、低電圧化が進んでおり、これに伴なって上記の混載ＤＲＡＭにおいても電源電圧の低電圧化が要求されている。
【０００４】
しかしながら、混載ＤＲＡＭにおいて、電源電圧の低電圧化と要求される高速性能との両立を阻むものとして、センスアンプのセンス動作がある。
【０００５】
センスアンプとは、同じ数のメモリセルを接続したビット線対に接続された差動アンプであり、選択されたメモリセルからビット線対の一方に現われた微小信号を、参照電圧を用いて対線間の差動電圧だけを増幅して極性弁別を行なうものである。
【０００６】
ここで、参照電圧の発生方法には、ビット線のプリチャージ方式によって異なり、ビット線のプリチャージ方式には、Ｖｃｃプリチャージ方式と１／２Ｖｃｃプリチャージ方式とがある。
【０００７】
Ｖｃｃプリチャージ方式とは、ビット線のプリチャージ電圧をデータ線の取りうる最大の電圧である電源電圧Ｖｃｃに設定するものである。なお、この方式では、２値信号電圧の中間値を発生させるために参照電圧発生回路が必要となる。
なぜなら、Ｖｃｃ電圧が記憶されているメモリセルを読み出した場合、セルの記憶ノードとビット線との間には電位差がないため、ビット線には電圧変化がなく、したがって対線間には電圧差が現われないためである。
【０００８】
一方、１／２Ｖｃｃプリチャージ方式とは、ビット線のプリチャージ電圧をビット線の最大である電源電圧Ｖｃｃと最小である接地電位Ｖｓｓの中間に設定するものである。なお、１／２Ｖｃｃを基準として、２値情報に対応した信号電圧が現われることから、参照電圧発生回路は不用で、参照電圧は１／２Ｖｃｃに等しい。
【０００９】
従来のＤＲＡＭにおけるセンスアンプにおいては、Ｖｃｃプリチャージ方式が主流とされてきたが、雑音耐性、低電力特性および広い電圧マージンなどに優れていることを理由として、１／２Ｖｃｃプリチャージ方式へと移行してきた。
【００１０】
しかしながら、この１／２Ｖｃｃプリチャージ方式において、電源電圧の低電圧化が進むにつれて、高速動作の点で不具合が発生してきた。
【００１１】
すなわち、１／２Ｖｃｃプリチャージ方式では、センスアンプ内のトランジスタにとって、センス開始時の動作点が、Ｖｓｂ＝１／２Ｖｃｃのもと、Ｖｇｓ＝１／２Ｖｃｃ＋｜ビット対線に現われた微小電位差｜となるため、Ｖｃｃの低電圧化が進むとＶｇｓがトランジスタの閾値電圧に近づくため十分にトランジスタをオンさせることができず、いわゆるセンスアンプにおけるセンスの不感帯領域に入ることとなる。これによって、センスアンプは、高速でセンスすることができず、サイクルタイムの高速化の実現が困難となるという問題があった。
【００１２】
そこで、低電圧化が求められる現在の混載ＤＲＡＭにおいては、センスアンプの高速動作に重点をおき、再びＶｃｃプリチャージ方式が採用されている。
【００１３】
これは、Ｖｃｃプリチャージ方式では、センスアンプ内のトランジスタにとって、センス開始時の動作点が、Ｖｇｓ＝Ｖｃｃ＋｜ビット対線に現れた微小電位差｜に緩和されることから、Ｖｃｃの低下においても上述のセンスの不感帯領域に入ることなく、高速にセンスすることができるためである。
【００１４】
なお、同様の理由から、ビット線対のプリチャージ電圧を接地電圧Ｖｓｓ（＝ＳＧＮＤ）とするＶｓｓプリチャージ方式も採用されている。
【００１５】
ここで、Ｖｃｃプリチャージ方式およびＶｓｓプリチャージ方式は、上述のように、ビット対線のプリチャージ電圧を参照電圧とすることができないことから、参照電圧発生回路が必要とされる。
【００１６】
そこで、従来から、ＶｃｃおよびＶｓｓプリチャージ方式においては、メモリセルと構造が類似で、メモリセルのキャパシタの半分の容量値を持つキャパシタを含むダミーセルをメモリアレイ内に配置し、ダミーセルがメモリセルと同時に選択されたときにビット対線に出力する、メモリセルの２値情報の中間値となる読出電圧を参照電圧とする方法が採られてきた。
【００１７】
また、この参照電圧の発生方法に関しては、メモリアレイ内に新たにダミーワード線を配設し、該ダミーワード線がキャパシタを介してビット線対を構成する相補のビット線に接続される構成とし、外部アドレスに基づいてメモリセルが選択されると、ダミーワード線も選択状態に駆動して、容量結合によって相補のビット線の電位に正確にメモリセルの２値情報の中間値に参照電圧を発生させるという方法なども採られてきた（例えば、特許文献１および非特許文献１参照）。
【００１８】
【特許文献１】
特開昭６３−２８２９９４号公報（第２１頁−第２６頁、第１図）
【００１９】
【非特許文献１】
Shozo Saito, et al. "A 1Mb CMOS DRAM with Fast Page and Static Column Modes", IEEE Int. Solid State Circuits Conf. Digest of Technical Papers, pp.252-253, 1985.
【００２０】
【発明が解決しようとする課題】
しかしながら、前者に示すダミーセルをメモリアレイ内に配置する方法は、メモリセルがスタックキャパシタ型、トレンチキャパシタ型などの３次元構造キャパシタを採用して微細化されるにつれて、セルキャパシタの半分の容量値を持つダミーセルをメモリセルアレイの一部に形成することがプロセス的に難しくなり、参照電圧を精度良く発生させることが困難となってきている。
【００２１】
また、後者に示すダミーワード線とビット線との間に接続されたキャパシタの容量結合によってビット線に参照電圧を発生させる方法は、キャパシタの容量が小さいためにビット線に現われる電位が小さくなり、十分なセンスマージンを確保できないこと、また高集積化されたメモリアレイにおいては、ダミーワード線に並列接続されるキャパシタの容量が増加して、ダミーワード線を活性状態としたときに各ビット線に現われる電位の発生に時間差が生じること、および製造プロセスに起因するキャパシタ間での特性ばらつき等の不具合が発生しうる。
【００２２】
したがって、以上に示すように、従来の１／２Ｖｃｃプリチャージ方式およびＶｃｃ（またはＶｓｓ）プリチャージ方式では、低い電源電圧下においては、センスアンプにおいてセンス動作を高速かつ正常に行なうことができないという問題があり、低電圧化を困難なものとしていた。
【００２３】
それゆえに、この発明の目的は、電源電圧の低電圧化が進んでも十分な動作マージンを確保し、高速かつ安定的にセンス動作を実現することが可能な半導体記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】
この発明に係る半導体記憶装置においては、行列状に配列される複数の正規メモリセルと、正規メモリセルの列に対応して配置され、各々に対応の列の正規メモリセルが接続する複数の第１のビット線と、正規メモリセルの列に対応して配置され、前記複数の第１のビット線のそれぞれと互いに相補の複数の第２のビット線と、各正規メモリセルの行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の正規ワード線と、複数の正規ワード線のいずれかの正規ワード線が選択される以前において、複数の第１のビット線および複数の第２のビット線のそれぞれとの間で同量の電荷の授受を行なって参照電圧を発生する参照電圧発生回路と、参照電圧に基づいて第１のビット線と第２のビット線との電位差を差動増幅するセンスアンプとを備えたものである。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２６】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置におけるメモリアレイの構成を概略的に示す図である。
【００２７】
なお、以下に示す本実施の形態１の半導体記憶装置における構成は、すべてＶｓｓプリチャージ方式を採用したときの構成例である。
【００２８】
図１を参照して、メモリアレイにおいては、それぞれが１ビットのデータを記憶する複数の正規メモリセルＭＣが行列状に配列される。正規メモリセルＭＣの各行に対応してワード線ＷＬ０〜ＷＬｎ（ｎは自然数）が配設され、正規メモリセルＭＣの列のそれぞれに対応して、ビット線対ＢＬ０，ＺＢＬ０〜ＢＬ４，ＺＢＬ４．．．（以下、省略）が配設される。なお、本実施の形態のメモリアレイは、いわゆるハーフピッチセル配置構造で構成されるものとする。
【００２９】
同図に示すように、ハーフピッチセル配置構造では、２本のワード線ＷＬと、１本のビット線ＢＬまたはＺＢＬとの交差部に周期的に正規メモリセルＭＣが配置される。より詳しく説明すると、隣接するビット線ＢＬとビット線ＺＢＬとがビット線対を構成しており、ビット線ＢＬと、ワード線ＷＬ４ｍ（ｍは自然数）およびＷＬ４ｍ＋１との交差部に正規メモリセルＭＣが配置される。ビット線ＺＢＬと、ワード線ＷＬ４ｍ＋２およびＷＬ４ｍ＋３との交差部に正規メモリセルＭＣが配置される。
【００３０】
さらに、メモリアレイにおいては、ビット線対ＢＬ０，ＺＢＬ０〜ＢＬ４，ＺＢＬ４．．．のそれぞれに電荷を注入して参照電圧を発生する参照電圧発生回路としてのダミーセル０ａ〜４ａ．．．およびダミーセル０ｂ〜４ｂ．．．からなるのダミーセルが配設される。以下においては、ダミーセル０ａ〜４ａ．．．を総称する場合は、単にダミーセルａとも称する。また、ダミーセル０ｂ〜４ｂ．．．を総称する場合は、単にダミーセルｂとも称する。
【００３１】
例えば、１組のビット線対ＢＬ１，ＺＢＬ１において、ビット線ＢＬ１には、ダミーワード線ａ（Ｄｍｙ＿ＷＬａ）とダミープリチャージ線ａ（Ｐｒｖ＿ＷＬａ）とによって制御されるダミーセル１ａが接続される。また、ビット線ＺＢＬ１には、ダミーワード線ｂ（Ｄｍｙ＿ＷＬｂ）とダミープリチャージ線ｂ（Ｐｒｖ＿ＷＬｂ）とによって制御されるダミーセル１ｂが接続される。
【００３２】
このように、各ビット線対には、ダミーセルａおよびダミーセルｂが１組となって接続される。
【００３３】
なお、ダミーセルａおよびダミーセルｂは、製造工程が複雑化することを回避するため、その基本的な構造およびレイアウトは、正規メモリセルＭＣと同じとし、パターンの規則性を統一した構成を採用している。
【００３４】
したがって、図１に示すように、ダミーセルａおよびダミーセルｂは、正規メモリセルＭＣと同様に、情報を記憶するストレージノードと基準電圧を受けるセルプレート電極とを結合するためのストレージノードコンタクト（ＳＣ）と、ダミーセル内のアクセストランジスタをビット線に結合するためのビット線コンタクト（ＢＣ）とを含む。
【００３５】
さらに、ダミーセルａおよびダミーセルｂは、これらのコンタクトに加えて、第３コンタクト（Third Contact：３ｒｄＣＯＮ）を備える点で正規メモリセルＭＣと異なる。Ｖｓｓプリチャージ方式採用時においては、この第３コンタクトは、後述するように、ダミーセルａ，ｂにおいて、ともに、半導体基板表面上に形成されたｎ型拡散層とＶｃｃｓ電源線とを接続する働きをする。
【００３６】
また、各ビット線対ＢＬ，ＺＢＬに対応して、データ読出およびデータ書込を実行するためのセンスアンプＳ／Ａ０，Ｓ／Ａ１，Ｓ／Ａ２．．．が配置される。以下においては、これらのセンスアンプを総称する場合には、符号Ｓ／Ａを用いて表記することとする。
【００３７】
データ書込時において、選択メモリセルに対応するセンスアンプＳ／Ａは、対応するビット線対を構成する相補のビット線のそれぞれに対して、相補の電圧をそれぞれ供給する。一方、データ読出時において、選択メモリセルに対応するセンスアンプは、対応する相補のビット線のそれぞれに読出される電圧の差を増幅する。
【００３８】
このような構成からなる半導体記憶装置において、後述するように、データ書込およびデータ読出サイクルの最初に実行される正規メモリセルのデータ読出のタイミングの直前のタイミングで、ダミーセルａおよびダミーセルｂの読出が行なわれる。これにより、ビット線対を構成する相補のビット線は、それぞれプリチャージ電位であるＶｓｓレベルからダミーセルａ，ｂの読出し電位の分だけシフトすることとなる。
【００３９】
図２は、図１に示すダミーセルａの構成の一例を示す図である。なお、ダミーセルａとダミーセルｂとは、同一の構成を有しており、同図に示すダミーワード線Ｄｍｙ＿ＷＬａ、ダミープリチャージ線Ｐｒｖ＿ＷＬａおよびビット線ＢＬの表示をそれぞれ括弧書きに示すＤｍｙ＿ＷＬｂ，Ｐｒｖ＿ＷＬｂ，ＺＢＬに読み替えることにより、同様に説明することができる。
【００４０】
図２を参照して、ダミーセルａは、ビット線ＢＬと電荷を蓄積するためのストレージノードとの間に接続され、かつ、そのゲートがダミーワード線Ｄｍｙ＿ＷＬａに接続されるアクセストランジスタ１と、ストレージノードとＶｃｃｓ電源線との間に接続され、かつそのゲートがダミープリチャージ線Ｐｒｖ＿ＷＬａに接続されるアクセストランジスタ２と、ストレージノードと基準電圧ＶＣＰを受けるセルプレート電極とから構成されるダミーセルキャパシタＣｄｍｙとを含む。
【００４１】
ここで、ダミーセルキャパシタＣｄｍｙは、正規メモリセルＭＣのセルキャパシタと同一の構造とし、その容量を同一とする。これによって、従来のＶｓｓ（またはＶｃｃ）プリチャージ方式において発生していた、セルキャパシタの１／２の容量からなるダミーセルキャパシタの製造上の問題を回避でき、メモリセルと同等レベルの精度で製造することが可能となる。
【００４２】
図３は、図２に示すダミーセルａの断面構造を概略的に示す図である。
なお、図２と同様に、ダミーセルｂの断面構造については、同図の各配線の表示を括弧書きに読み替えることで、同様に説明することができる。
【００４３】
図３を参照して、半導体基板ＳＵＢの主表面上にｎ型拡散層１１０，１２０，１３０が形成され、ｎ型拡散層１１０とｎ型拡散層１２０との間の領域の上部には、ダミーワード線Ｄｍｙ＿ＷＬａが形成される。ｎ型拡散層１２０とｎ型拡散層１３０との間の領域の上部には、ダミープリチャージ線Ｐｒｖ＿ＷＬａが形成される。
【００４４】
ｎ型拡散層１１０，１２０がソース／ドレインとなり、ダミーワード線Ｄｍｙ＿ＷＬａがゲート電極となってアクセストランジスタ１０を構成し、ｎ型拡散層１２０，１３０がソース／ドレインとなり、ダミープリチャージ線Ｐｒｖ＿ＷＬａがゲート電極となってアクセストランジスタ２０を構成する。
【００４５】
さらに、ｎ型拡散層１２０で構成されるストレージノードの上部には、ストレージノードコンタクトＳＣを介して３次元構造からなるセルプレート電極（ＣＰ）を有するダミーセルキャパシタＣｄｍｙが形成される。
【００４６】
なお、ダミーセルキャパシタの構造は、正規メモリセルＭＣのセルキャパシタの構造と同様であり、３次元化された構造においても正規メモリセルＭＣと同等の精度で製造することが可能となる。
【００４７】
図４は、以上の構成からなる発明の実施の形態１に従う半導体記憶装置におけるデータ書込動作を説明するタイミングチャートである。
【００４８】
まず、ビット線対ＢＬ，ＺＢＬは、スタンバイ時、接地電位Ｖｓｓレベルに充電されており、動作に先立って図示しない充電回路から切り離される。
【００４９】
スタンバイ時においては、図２および図３に示すダミーセルａにおいて、ダミープリチャージ線Ｐｒｖ＿ＷＬａが選択（「Ｈ」レベルに相当）されると、アクセストランジスタ２０がオンしてＶｃｃｓ電源線からダミーセルキャパシタＣｄｍｙへと電荷が蓄えられる。なお、スタンバイ時には、ダミーワード線Ｄｍｙ＿ＷＬａは、非選択状態（「Ｌ」レベルに相当）であるため、ダミーセルａ内のストレージノードは、電荷を放出することなく、「Ｈ」レベルに保持されている。
なお、ダミーセルａへの書込と同時に、相補のダミーセルｂにおいても同様に「Ｈ」レベルのデータが書込まれる。
【００５０】
次に、ロウアクティブが開始されると、正規ワード線ＷＬの選択の直前にダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂが選択状態に駆動される。ダミーワード線の活性化前に、ダミープリチャージ線Ｐｒｖ＿ＷＬａ，Ｐｒｖ＿ＷＬｂは、非活性化され（「Ｌ」レベルに相当）、ダミーセルａ，ｂへの充電は停止される。
【００５１】
ダミーセルａ、ｂでは、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂの活性化に応じて、それぞれのアクセストランジスタ１０がオンされると、ストレージノードがビット線対の相補のビット線ＢＬ，ＺＢＬのそれぞれに電気的に結合され、ストレージノードからアクセストランジスタ１０を介して対応するビット線へと電荷が注入される。このとき、注入される電荷はビット線ＢＬ，ＺＢＬ間で同量であることから、ビット線対を構成する相補のビット線ＢＬ，ＺＢＬの電位は同じ電位レベルに上昇する。
【００５２】
以上のダミーセル読出時において、ビット線対ＢＬ，ＺＢＬに現われる電位の変化量ΔＶは、ビット線ＢＬと対となるビット線ＺＢＬとの間でともに等しく、
ΔＶ＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
と表わすことができる。ここで、Ｃｓは、正規メモリセルおよびダミーセルのキャパシタの容量であり、Ｃｂは、各ビット線の浮遊容量である。
【００５３】
さらに、続いて、正規ワード線ＷＬが選択されると、正規メモリセルＭＣにおいてもセルキャパシタに蓄えられていたデータに従って該正規メモリセルが接続されるビット線に読出電位が現われる。
【００５４】
このときの正規メモリセルの読出電位は、ダミーセル読出後のビット線ＢＬの電位をＶｐｒとすると、正規メモリセルに書込まれているデータが「Ｈ」レベルのときには、
ΔＶＨ＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
となり、「Ｌ」レベルのときには、
ΔＶＬ＝−Ｖｐｒ／（１＋Ｃｂ／Ｃｓ）
となる。
【００５５】
したがって、例えば、図４に示すように、ビット線ＢＬに正規メモリセルから「Ｈ」データが読出される場合において、ビット線ＢＬの電位Ｖ（ＢＬ）は、ダミーセルの読出電圧ΔＶと正規メモリセルの読出電圧ΔＶHとの和となり、
【００５６】
これにより、センス開始時におけるビット線間の電位差Ｖ（ＢＬ−ＺＢＬ）は、
Ｖ（ＢＬ−ＺＢＬ）＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
となり、センスアンプは、この電位差を差動増幅して、極性弁別を行なうこととなる。
【００５７】
一方、ビット線ＢＬに正規メモリセルから「Ｌ」データが読出される場合においても、同様に、ビット線ＢＬの電位Ｖ（ＢＬ）は、ダミーセルの読出電圧ΔＶと正規メモリセルの読出電圧ΔＶＬとの和となり、
Ｖ（ＢＬ）＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）−Ｖｐｒ（１＋Ｃｂ／Ｃｓ）
と表される。一方、対となるビット線ＺＢＬの電位Ｖ（ＺＢＬ）は、
Ｖ（ＺＢＬ）＝Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
のままである。
【００５８】
したがって、「Ｌ」データ読出時において、ビット線間の電位差Ｖ（ＢＬ−ＺＢＬ）は、
Ｖ（ＢＬ−ＺＢＬ）＝−Ｖｐｒ／（１＋Ｃｂ／Ｃｓ）
となり、この電位差が増幅されて、極性弁別される。
【００５９】
以上に示す本実施の形態の半導体記憶装置におけるセンス動作を従来のＶｓｓプリチャージ方式採用時におけるセンス動作と比較すると、次のようになる。
【００６０】
従来のＶｓｓプリチャージ方式では、ダミーセルのキャパシタの容量は、正規メモリセルのセルキャパシタの１／２であることから、ダミーワード線を選択してビット線に読出される電圧は、
ΔＶ＝１／２・Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）
となる。
【００６１】
これは、正規メモリセルからの「Ｈ」レベルの読出電圧ΔＶHと「Ｌ」レベルの読出電圧ΔＶLとの中間の電位に相当する。したがって、センスされるビット線間の電位差Ｖ（ＢＬ−ＺＢＬ）は、このダミーセルの読出電圧ΔＶを参照電圧として、正規メモリセルの読出電圧との差であり、
Ｖ（ＢＬ−ＺＢＬ）＝｜１／２・Ｖｃｃ／（１＋Ｃｂ／Ｃｓ）｜
となる。
【００６２】
すなわち、今回の発明の実施の形態１の半導体記憶装置において、センスアンプがセンスするビット線間の電位差は、従来のＶｓｓプリチャージ方式の半導体記憶装置においてセンスされていた電位差の２倍に相当しており、電源電圧の低電圧化においてもセンスマージンを確保でき、高速なセンス動作が可能となる。
【００６３】
また、従来のＶｓｓまたはＶｃｃプリチャージ方式では、参照電圧を「Ｈ」読出電圧ΔＶHと「Ｌ」読出電圧ΔＶLとの２値の中間値に設定する必要があったが、本実施の形態では、ビット線対を構成する相補のビット線の電位を等しく持ち上げて参照電圧とするので、必ずしも２値の中間電圧である必要はない。
【００６４】
したがって、従来では、セルキャパシタの１／２の容量を有するキャパシタを精度良く製造する必要があったが、本実施の形態では、キャパシタの容量はダミーセルａとダミーセルｂとの間で同じであれば絶対値自体は限定されないため、高集積化に伴なう製造上の問題が解消される。
【００６５】
なお、以上に示すデータ書込動作は、Ｖｓｓプリチャージ方式を採用したときの半導体記憶装置において実行されるものである。Ｖｃｃプリチャージ方式を採用する場合においては、図２のダミーセルａ，ｂの構成において、第３コンタクト３ｒｄＣＯＮを接地電位Ｖｓｓレベルに設定することによって同様の効果を得ることができる。すなわち、ビット線対の相補のビット線ＢＬ，ＺＢＬの電位をプリチャージ電圧であるＶｃｃレベルよりもＶｃｃ／（１＋Ｃｂ／Ｃｓ）だけ低下させた電位を参照電位とすることによって、低電源電圧下においても十分なセンスマージンを確保することができる。
【００６６】
なお、ダミーセルａ，ｂに書込まれた「Ｈ」データは、スタンバイ期間中、図２のアクセストランジスタ２０を介して充電されつづけるため、ダミーセルa，ｂに対するリフレッシュ動作が不要となる。
【００６７】
また、センス直後にダミープリチャージ線Ｐｒｖ＿ＷＬａ，Ｐｒｖ＿ＷＬｂが活性化するとともにダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂが非活性化されて、ダミーセルａ，ｂへの充電を開始することから、各ダミーセルの充電に伴なうサイクルタイムの延長は発生しない。
【００６８】
以上のように、この発明の実施の形態１の半導体記憶装置によれば、ＶｃｃまたはＶｓｓプリチャージ方式において、ビット線対を構成する相補のビット線に電荷を授受するパスを設け、データ読出以前においてそれぞれのビット線に同量の電荷を授受し、相補のビット線の電位を同電位にシフトさせることにより、電源電圧の低電圧化に伴なうセンスマージンの減少を回避でき、高速なセンスが可能となる。
【００６９】
［実施の形態２］
図５は、この発明の実施の形態２に従う半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【００７０】
図５を参照して、センスアンプは、ビット線分離ゲートによってビット線を分割し、隣り合うビット線でセンスアンプを共有するシェアードセンスアンプ構成からなる。分割されたビット線対はそれぞれ、ビット線分離ゲート３５０，３６０およびビット線分離ゲート３３０，３４０に入力される分離指示信号ＢＬＩＲ，ＢＬＩＬによって、選択的にセンスアンプと接続／分離される。
【００７１】
同図に示すように、センスアンプは、ビット線対ＢＬ，ＺＢＬのイコライズ・プリチャージ動作を行なうＥｑ．＆プリチャージＴｒ３１０と、ビット線間の電位差を差動増幅するクロスカップル型センストランジスタ対３２０とを含む。
【００７２】
クロスカップル型センストランジスタ対３２０は、さらに、Ｐチャネル型ＭＯＳトランジスタ３７０およびＮチャネル型ＭＯＳトランジスタ３８０のドレインと接続される。Ｐチャネル型ＭＯＳトランジスタ３７０のソースはＶｃｃｓ電源線に接続され、ゲート電極はセンスアンプ駆動線ＺＳＯＰに接続される。Ｎチャネル型ＭＯＳトランジスタ３８０のソースは接地電圧レベルＳＧＮＤに接続され、ゲート電極はセンスアンプ駆動線ＺＳＯＰに接続される。
【００７３】
なお、ビット線対ＢＬ，ＺＢＬは、活性化されたコラム選択信号ＣＳＬに応答してトランスファーゲート３９０，４００がオンすることにより、入出力線対ＺＧＩＯ，ＧＩＯにそれぞれ電気的に結合される。
【００７４】
さらに、実施の形態２の半導体記憶装置は、図５に示すように、実施の形態１の半導体記憶装置と比較して、メモリアレイ内に配置していた参照電圧発生回路であるダミーセルａ，ｂをセンスアンプ内に備える点で異なる。
【００７５】
したがって、図５のセンスアンプの構成を採用することにより、図示しない実施の形態２の半導体記憶装置におけるメモリアレイは、実施の形態１のメモリアレイからダミーセルａ，ｂが削除された構成となる。
【００７６】
図６は、図５に示すダミーセルａの断面構造を概略的に示す図である。
なお、ダミーセルｂの断面構造については、同図の各配線の表示を括弧書きに置き換えた構成であり、基本構造は同じである。
【００７７】
図６を参照して、半導体基板ＳＵＢの主表面上にｎ型拡散層２１０，２２０，２３０，２４０が形成され、ｎ型拡散層２１０とｎ型拡散層２２０との間の領域の上部には、ダミーワード線Ｄｍｙ＿ＷＬａが形成される。ｎ型拡散層２３０とｎ型拡散層２４０との間の領域の上部には、ダミープリチャージ線Ｐｒｖ＿ＷＬａが形成される。
【００７８】
さらに、ｎ型拡散層２２０とｎ型拡散層２３０との間の領域の上部には、図示しないキャパシタ酸化膜を介してダミーセルａのセルプレート電極Ｄｍｙ＿ＣＰが形成される。
【００７９】
ｎ型拡散層２１０，２２０がソース／ドレインとなり、ダミーワード線Ｄｍｙ＿ＷＬａがゲート電極となってアクセストランジスタ３０を構成し、ｎ型拡散層２３０，２４０がソース／ドレインとなり、ダミープリチャージ線Ｐｒｖ＿ＷＬａがゲート電極となってアクセストランジスタ４０を構成する。
【００８０】
ｎ型拡散層２３０とｎ型拡散層２４０との間の領域がストレージノード領域となり、ダミーワード線Ｄｍｙ＿ＷＬａと並行に延在する
電極Ｄｍｙ＿ＣＰと、ダミーセルプレート電極Ｄｍｙ＿ＣＰ直下の図示しないキャパシタ酸化膜とで、プレーナ型構造からなるキャパシタ２５０を構成する。
【００８１】
本実施の形態では、実施の形態１のダミーセルの構成に対して、キャパシタ２５０にプレーナ型キャパシタ構造を採用し、かつ、ダミーセルプレート電極Ｄｍｙ＿ＣＰは、ダミーワード線Ｄｍｙ＿ＷＬａおよびダミープリチャージ線Ｐｒｖ＿ＷＬａと同一の配線層に形成される点でのみ異なる。
【００８２】
実施の形態１では、メモリアレイ内にダミーセルを配置したことから、正規メモリセルと同様のセル構成とすることでパターンの規則性を踏襲し、製造工程の簡略化を図ったが、本実施の形態においては、ダミーセルの配線層をすべて同一の製造プロセスステップで形成することができ、新たに配線層を追加することなく、製造工程を簡略化することが可能となる。
【００８３】
さらに、本実施の形態において、ダミーセルは、分割されたビット線対のうち隣り合うビット線対によって共有されることから、個々のビット線対に配置する実施の形態１の構成に対して、より回路規模を縮小することができる。
【００８４】
なお、本実施の形態の半導体記憶装置におけるダミーセルの書込および読出の動作については、実施の形態１のダミーセルと同じであり、データ書込時における動作波形図は、図４に示す動作波形図と同様である。
【００８５】
具体的には、スタンバイ時においては、図６に示すダミーセルａ，ｂは、ダミープリチャージ線Ｐｒｖ＿ＷＬａ，Ｐｒｖ＿ＷＬｂが選択（「Ｈ」レベルに相当）されて、アクセストランジスタ４０がオンされることにより、Ｖｃｃｓ電源線からキャパシタ２５０に電荷が蓄えられ、ストレージノードの電位が「Ｈ」レベルに保持される。
【００８６】
次に、ロウアクティブが開始すると、ワード線ＷＬの選択直前にダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂが選択される。このとき、ダミープリチャージ線Ｐｒｖ＿ＷＬａ，Ｐｒｖ＿ＷＬｂは非活性化され（「Ｌ」レベルに相当）、ダミーセルａ，ｂへの充電は停止される。
【００８７】
ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂの活性化に応じて、アクセストランジスタ３０がオンし、ストレージノードが相補のビット線ＢＬ，ＺＢＬのそれぞれに電気的に結合されると、ストレージノードからアクセストランジスタ３０を介して各ビット線ＢＬ，ＺＢＬへと電荷の移動が起こり、ビット線対を構成する相補のビット線ＢＬ，ＺＢＬの電位はそれぞれ上昇する。
【００８８】
このときのビット線ＢＬ，ＺＢＬの電位の変化量は、ビット線間で等しく、かつ実施の形態１の半導体記憶装置におけるビット線ＢＬ，ＺＢＬの電位の変化量と同じである。
【００８９】
以上のように、この発明の実施の形態２の半導体記憶装置によれば、ダミーセルをセンスアンプ内に形成することにより、メモリアレイのパターンを変更することなく、ビット線対を構成する相補のビット線の電位を等電位にシフトすることができる。
【００９０】
また、センスアンプに設けたダミーセルは、プレーナ型キャパシタ構造を採用し、セルプレート電極の配線を他の配線と同じ工程で行なうことから、新たに配線層を追加することなく、製造工程を簡略化することが可能となる。
【００９１】
また、シェアードセンスアンプ構成からなる半導体記憶装置においては、ダミーセルは隣り合うビット線対で共有されることからダミーセルの配設に伴なう回路規模の増加を抑えることが可能となる。
【００９２】
［実施の形態３］
図７は、この発明の実施の形態３に従う半導体記憶装置のメモリアレイの構成を概略的に示す図である。なお、本実施の形態の半導体記憶装置は、Ｖｓｓプリチャージ方式を採用するものとする。
【００９３】
図７を参照して、実施の形態３の半導体記憶装置におけるメモリアレイは、実施の形態１の半導体記憶装置のメモリアレイと比較して、ダミーセルａ，ｂを正規メモリセルと同一の構成とし、かつ、新たにビット線対の一端であって、センスアンプＳ／Ａの隣りにＶｃｃｓ−プリチャージトランジスタを備えた点で異なっており、共通する部分については、説明を繰り返さない。
【００９４】
図７に示すように、Ｖｃｃｓ−プリチャージＴｒ０，１，２，３，４．．．は、ビット線対ＢＬ０，ＺＢＬ０−ＢＬ４，ＺＢＬ４．．．ごとに配置され、相補のビット線のそれぞれに接続される。以下においては、これらのＶｃｃｓ−プリチャージＴｒ０，１，２，３．．．を総称する場合には、単にＶｃｃｓ−プリチャージＴｒとも称する。
【００９５】
一方、ダミーセルａ，ｂは、図２のアクセストランジスタ２０と同様の機能を有するＶｃｃｓ−プリチャージＴｒをダミーセルの外部に設けたことにより、正規メモリセルＭＣと同一の構成となっている。同図を参照して、例えば、ビット線対ＢＬ１，ＺＢＬ１とダミーワード線Ｄｍｙ＿ＷＬａとの交差領域には、ダミーセル１ａが配置され、ビット線対ＢＬ１，ＺＢＬ１とダミーワード線Ｄｍｙ＿ＷＬｂとの交差領域にはダミーセル１ｂが配置される。
【００９６】
以上の構成において、Ｖｃｃｓ−プリチャージＴｒは、後述するように、活性化されたダミープリチャージ信号に応答してＶｃｃｓ電源線とビット線対の相補のビット線ＢＬ，ＺＢＬとを電気的に結合して各ビット線をＶｃｃレベルにプリチャージする。さらに、これと並行して活性化されたダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂに応答してビット線ＢＬ，ＺＢＬとダミーセルａ，ｂ内のストレージノードとがそれぞれ電気的に結合されると、メモリアレイ内のダミーセルa，ｂは各ビット線によってそれぞれＶｃｃレベルに充電される。
【００９７】
図８は、図７のＶｃｃｓ−プリチャージＴｒを備えた半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【００９８】
図８を参照して、本実施の形態の半導体記憶装置におけるセンスアンプは、図５に示す実施の形態２の半導体記憶装置のセンスアンプと同様に、シェアードセンスアンプ構成を有するが、センスアンプ内に設けられたダミーセルａ，ｂがメモリアレイ内に配置され、さらに、分割されたビット線対の一端であってセンスアンプ側にＶｃｃｓ−プリチャージＴｒが形成される点で異なる。なお、共通する部分については、説明を繰り返さない。
【００９９】
図８に示すように、Ｖｃｃｓ−プリチャージＴｒ４１０，４２０は、分割されたビット線対のぞれぞれに対応して形成され、相補のビット線ＢＬ，ＺＢＬの間に並列に接続されたＰチャネル型ＭＯＳトランジスタからなる。
【０１００】
２つのＰチャネル型ＭＯＳトランジスタの間の接続ノードは、さらに、Ｖｃｃｓ電源線に接続される。また、ゲート電極は、それぞれダミープリチャージ信号線Ｐｒｖ＿Ｈに接続される。
【０１０１】
以上の構成からなるＶｃｃｓ−プリチャージＴｒ４１０，４２０において、ダミープリチャージ信号Ｐｒｖ＿Ｈが「Ｌ」レベルに立下がったことに応答して、Ｐチャネル型ＭＯＳトランジスタはともにオンされる。これにより、Ｖｃｃｓ電源線とビット線対ＢＬ，ＺＢＬとが電気的に結合され、相補のビット線ＢＬ，ＺＢＬはそれぞれ、Ｐチャネル型ＭＯＳトランジスタを介してＶｃｃレベルに充電される。
【０１０２】
このとき、後述するように、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂは、ともに活性状態にあることから、ビット線ＢＬ，ＺＢＬとダミーセルａ，ｂ内のストレージノードとはそれぞれ電気的に結合されており、ダミーセルａ，ｂには、Ｖｃｃレベルのビット線ＢＬ，ＺＢＬによって充電され、結果として「Ｈ」レベルのデータが書込まれることとなる。
【０１０３】
さらに、この書込動作終了後にダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂは非活性化されてアクティブサイクルを終了する。これにより、ダミーセルには次のサイクルに備えて「Ｈ」レベルのデータが保持される。、
なお、Ｖｃｃｓ−プリチャージＴｒ４１０，４２０は、Ｖｓｓプリチャージ方式に対応したものであり、それぞれ２つのＰチャネル型ＭＯＳトランジスタで構成したが、Ｖｃｃプリチャージ方式を採用する場合は、Ｖｓｓ−プリチャージＴｒとして２つのＮチャネル型ＭＯＳトランジスタで構成し、両者の接続ノードには、接地電位Ｖｓｓ（＝ＳＧＮＤ）に接続することで対応できる。
【０１０４】
この場合は、ダミープリチャージ信号Ｐｒｖ＿Ｈが「Ｈ」レベルに立上がると、Ｎチャネル型ＭＯＳトランジスタはともにオンされて、接地電位Ｖｓｓとビット線ＢＬ，ＺＢＬとを電気的に結合する。これにより、各ビット線はＶｓｓレベルとなり、さらに、活性化されたダミーワード線に応答してストレージノードと電気的に結合されていることから、ダミーセルに「Ｌ」レベルのデータを書込んで、サイクルを終了する。
【０１０５】
図９は、この発明の実施の形態３に従う半導体記憶装置におけるデータ書込動作を説明するタイミングチャートである。
【０１０６】
図９を参照して、まず、動作に先行して、相補のビット線ＢＬ，ＺＢＬは、先行されたアクティブサイクルの終了後に活性化されたビット線イコライズ＆プリチャージ信号ＢＬＥＱに応答して、「Ｌ」レベルにプリチャージされている。
【０１０７】
このとき、ダミーセルａ，ｂのストレージノードは、後述するように、アクティブサイクル終了直前において、活性化されたダミープリチャージ信号Ｐｒｖ＿Ｈによって書込まれた「Ｈ」レベルのデータを保持している。
【０１０８】
ここで、ロウアクティブが始まり、正規ワード線ＷＬが選択される直前にダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂが選択されると、実施の形態１で示したように、ビット線対の相補のビット線ＢＬ，ＺＢＬには、一方に正規メモリセルからの読出電圧とダミーセルからの読出電圧との和に相当する電位が現われ、他方にダミーセルからの読出電圧のみに相当する電位が現われる。なお、このときの読出電圧はそれぞれ、実施の形態１の半導体記憶装置にて示した読出電圧と同じである。
【０１０９】
したがって、センスアンプは、この相補のビット線間の電位差を差動増幅して読出動作を行ない、それぞれのビット線にセル増幅電圧を一旦保持する。その後に選択したビット線上の増幅電圧を外部からの書込情報電圧で強制的に置き換えて、選択セルのキャパシタに入力する。
【０１１０】
以上の書込動作は、図４に示す実施の形態１の半導体記憶装置における動作と同様であるが、ダミーセル内のストレージノードへの充電をサイクルの終わりに行なう点で、実施の形態１の半導体記憶装置と相違する。
【０１１１】
以下に、本実施の形態の半導体記憶装置における充電動作の詳細を説明する。
図８に示すように、書込動作が終了して、ワード線ＷＬを非活性化した後のサイクルの終わりにおいて、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂは、活性状態を維持する。これと並行して、ダミープリチャージ信号Ｐｒｖ＿Ｈを活性化（「Ｌ」レベルに相当）する。
【０１１２】
図７のＶｃｃｓ−プリチャージＴｒは、この活性化されたダミープリチャージ信号Ｐｒｖ＿Ｈをゲートに受けてオンされると、Ｖｃｃｓ電源線とビット線とを電気的に結合して、相補のビット線ＢＬ，ＺＢＬの電位を「Ｈ」レベルに充電する。さらに、このとき、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂは活性状態に維持されていることから、ビット線ＢＬ，ＺＢＬとダミーセルａ，ｂのストレージノードとはそれぞれ電気的に結合され、ビット線ＢＬ，ＺＢＬからダミーセルａ，ｂのそれぞれに「Ｈ」レベルのデータが書込まれる。
【０１１３】
次に、このダミーセルａ，ｂへのデータ書込が終了すると、半導体記憶装置は、ダミーワード線Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂを非活性化させるとともに、ダミープリチャージ信号Ｐｒｖ＿Ｈを非活性化（「Ｈ」レベルに相当）させることによってＶｃｃｓ−プリチャージＴｒをオフする。これにより、ダミーセルａ，ｂ内のストレージノードの電位は、「Ｈ」レベルに保持される。
【０１１４】
上記の一連の動作終了後にサイクルを終了してスタンバイ状態となると、半導体記憶装置は、ビット線イコライズ信号を活性化してセンスアンプ内のＥｑ．＆プリチャージＴｒをオンし、ビット線ＢＬ，ＺＢＬを接地電位Ｖｓｓレベルにイコライズおよびプリチャージし、次にアクティブサイクルに備える。
【０１１５】
以上に示すように、この発明の実施の形態３の半導体記憶装置に従えば、アクティブサイクルの終わりにおいて、相補のビット線ＢＬ，ＺＢＬを充電し、この電荷を利用して、ダミーセルへの書込動作を行なうことから、実施の形態１の半導体記憶装置と比較して、サイクルタイムはこの書込動作分だけ長くなる。しかしながら、一方で、この書込動作をセンスアンプに設けたＶｃｃｓ−プリチャージＴｒによって行なうことによって、メモリアレイ内のダミーセルａ，ｂは正規メモリセルと同一パターンで形成すればよく、製造工程の複雑化を回避することができる。
【０１１６】
［実施の形態４］
図１０は、この発明の実施の形態４の半導体記憶装置に従うセンスアンプの構成を概略的に示す図である。
【０１１７】
図１０を参照して、実施の形態４の半導体記憶装置におけるセンスアンプは、図５に示す実施の形態２の半導体記憶装置のセンスアンプと比較して、１対のダミーセルａ，ｂを１つのダミーセルｃに置き換えた点で異なっており、共通する部分については、説明を繰り返さない。なお、以下においては、ダミーセル０ｃ，１ｃ，２ｃ．．．を総称する場合は、単にダミーセルｃとも称する。
【０１１８】
図１０に示すように２つのダミーセルａ，ｂを１つに結合したことにより、ダミーセルｃに配設される配線層は、ダーワード線Ｄｍｙ＿ＷＬｃと、ダミープリチャージ線Ｐｒｖ＿ＷＬｃとに簡素化され、かつ必要なキャパシタをより小型化できるため、ダミーセル自体を小面積に抑えることができる。
【０１１９】
図１１は、図１０のダミーセルｃの構成を概略的に示す図である。
ダミーセルｃは、図５に示すダミーセルａ，ｂと基本的に同じ構造であり、図１１に示すように、Ｖｃｃｓ電源線と半導体基板領域の表面に形成されたｎ型拡散層とを接続する第３コンタクト３ｒｄＣＯＮと、相補のビット線ＢＬ，ＺＢＬとｎ型拡散層とを接続するビットコンタクトＢＣとを含み、Ｖｃｃ電源線とキャパシタとを電気的に結合するダミープリチャージ線Ｐｒｖ＿ＷＬｃと、キャパシタとビット線対とを電気的に結合するダミーワード線Ｄｍｙ＿ＷＬｃとが配線される。
【０１２０】
ダミーセルｃのキャパシタは、ストレージ電極が、半導体基板領域の表面のｎ型拡散層で構成されるストレージノード領域（図示せず）により形成され、かつダミーセルプレート電極Ｄｍｙ＿ＣＰが相補のビット線ＢＬ，ＺＢＬにまたがり、ダミーワード線Ｄｍｙ＿ＷＬｃおよびダミープリチャージ線Ｐｒｖ＿ＷＬｃと並行に延在する、プレーナ型キャパシタ構造を有している。
【０１２１】
このような構成とすることにより、セルプレート電極Ｄｍｙ＿ＣＰと、ダミーワード線Ｄｍｙ＿ＷＬｃおよびダミープリチャージ線Ｐｒｖ＿ＷＬｃとは、同一配線層となって同一の製造プロセスステップで形成されるため、セルプレート電極およびストレージ電極のための配線層を新たに追加する必要がなく、製造工程を簡略化することができる。
【０１２２】
なお、ダミーセルｃのキャパシタは、正規メモリセルＭＣのセルキャパシタの２倍の容量となるように形成される。これにより、ダミーワード線Ｄｍｙ＿ＷＬｃ活性時において、ダミーセルｃからビット線ＢＬ，ＺＢＬへと均等に電荷が注入され、かつその注入量は、実施の形態１および２で説明した各ビット線への電荷の注入量と同一に保たれる。
【０１２３】
また、ダミーワード線Ｄｍｙ＿ＷＬｃは、ビット線対に垂直で、キャパシタとビット線とを電気的に結合するための部分と、相補のビット線ＢＬ，ＺＢＬの中間にあって、ビット線同士を電気的に結合するための部分とからなるＴ字型の配線構造からなる。
【０１２４】
このＴ字型の配線構造とすることにより、ダミーワード線Ｄｍｙ＿ＷＬｃが活性化されると、ビット線ＢＬ，ＺＢＬはそれぞれセルキャパシタと導通するとともに、ビット線間が導通されるため、ダミーセルｃのセルキャパシタに蓄えられた電荷はビット線対ＢＬ，ＺＢＬのそれぞれに等しく注入されることとなる。
【０１２５】
つまり、ダミーワード線Ｄｍｙ＿ＷＬｃは、ビット線ＢＬ，ＺＢＬへの電荷の注入パスの制御とともにビット線対ＢＬ，ＺＢＬをイコライズする働きをする。
【０１２６】
以上の構成において、ダミープリチャージ線Ｐｒｖ＿ＷＬｃが活性化されると、Ｖｃｃｓ電源線によってダミーセルｃのセルキャパシタに「Ｈ」レベルのデータが書込まれる。続いて、ダミーワード線Ｄｍｙ＿ＷＬｃが活性化されると、ダミーセルｃからビット線ＢＬ，ＺＢＬのそれぞれに等しく電荷が移動することによって、ビット線ＢＬ，ＺＢＬの電位は、それぞれＶｓｓレベルから同電位にまでシフトする。
【０１２７】
ここで、先の実施の形態２で説明したダミーセルａ，ｂを有する半導体記憶装置においては、しばしば、ダミーセル間でキャパシタの製造上のばらつきによってビット線に現われる電位が不平衡となり、雑音源となってセンス感度が劣化してしまうという不具合が懸念される。
【０１２８】
そこで、ダミーセルを本実施の形態に示す相補のビット線ＢＬ，ＺＢＬで共有する構成とすることにより、かかる電位の不平衡を解消でき、センス感度の劣化を防止することが可能となる。
【０１２９】
なお、本実施の形態においては、ダミーワード線Ｄｍｙ＿ＷＬｃは、センス動作直前には非活性化される点で、実施の形態１および２に示す動作と異なる。
【０１３０】
これは、ダミーセルの読出時において結合されていたビット線間を、センス動作を行なうにあたって電気的に分離するためである。
【０１３１】
以上のように、この発明の実施の形態４に従えば、相補のビット線のそれぞれに配置されていたダミーセルを１つのダミーセルとして、ビット線間で共有する構成とすることにより、ダミーセルの回路規模を縮小できるとともに、ビット線間での電位の不平衡を解消して、センス感度の劣化を抑えることが可能となる。
【０１３２】
［実施の形態５］
図１２は、この発明の実施の形態５の半導体記憶装置に従うセンスアンプの構成を概略的に示す図である。
【０１３３】
図１２を参照して、実施の形態５の半導体記憶装置におけるダミーセルｄ５００は、実施の形態２および４の半導体記憶装置におけるダミーセルａ，ｂ，ｃと比較して、センスアンプ内に形成される点で共通するが、複数のセンスアンプごとに１つのダミーセルが配置される点で異なっており、重複する部分については説明を繰り返さない。
【０１３４】
同図に示すように、ダミーセルｄ５００は、複数のビット線対ＢＬ，ＺＢＬにまたがって形成されたダミーセルプレート電極Ｄｍｙ＿ＣＰ４３０と、ビット線対ＢＬ０，ＺＢＬ０−ＢＬｍ、ＺＢＬｍ（ｍは自然数）とダミーワード線Ｄｍｙ＿ＷＬｄとをそれぞれ電気的に結合するアクセストランジスタ４４０，４５０−４４ｍ、４５ｍとを含む。
【０１３５】
動作に先立って、ダミープリチャージ線Ｐｒｖ＿ＷＬｄが活性化されると、Ｖｃｃｓ電源線からダミーセルｄ５００のキャパシタに対して充電が行なわれる。
さらに、ロウアクティブが始まり、ダミーワード線Ｄｍｙ＿ＷＬｄが活性化されると、アクセストランジスタ４４０，４５０−４４ｍ、４５ｍが同時にオンされ、キャパシタの蓄えていた電荷は、それぞれが接続されるビット線ＢＬ０，ＺＢＬ０−ＢＬｍ、ＺＢＬｍに等しく分配されて、各ビット線の電位を一様にシフトする。
【０１３６】
図１３は、図１２のダミーセルｄ５００の構成例を示す図である。
ダミーセルｄ５００のキャパシタは、図６，１１に示す実施の形態２および５のダミーセルのキャパシタと同様に、プレーナ型キャパシタ構造を有する。ただし、本実施の形態では、ダミーセルプレート電極Ｄｍｙ＿ＣＰ４３０は、複数のビット線対ＢＬ，ＺＢＬにわたって連続したフィールド上に形成される。これにより、個々のダミーセルにキャパシタを形成する構成に対して、必要とされるキャパシタをよりコンパクトに形成することが可能となる。
【０１３７】
この構成において、ダミーセルのキャパシタの容量は、（正規メモリセルのセルキャパシタの容量）×２×（ダミーセルｄ５００に接続されるセンスアンプの個数）に設定される。
【０１３８】
また、ダミーワード線Ｄｍｙ＿ＷＬｄは、各ビット線対に対しては、実施の形態４の半導体記憶装置におけるダミーワード線Ｄｍｙ＿ＷＬｃと同様に、ビット線に垂直で、キャパシタとビット線とを電気的に結合するための部分と、相補のビット線の中間にあって、ビット線同士を電気的に結合するための部分とからなるＴ字型の配線構造を有する。
【０１３９】
以上の構成とすることにより、各ビット線対ＢＬ，ＺＢＬに現われる電位のシフト量は、実施の形態１〜４におけるシフト量と等しくなるとともに、相補のビット線間においても同じとなる。
【０１４０】
さらに、ダミーセルｄ５００の一箇所には、キャパシタをＶｃｃｓプリチャージするためのダミープリチャージＴｒ４６０が形成される。セルプレート電極Ｄｍｙ＿ＣＰ４３０を複数のセンスアンプで共有する構成としたことから、キャパシタを充電するためのプリチャージＴｒは、図１３で示すように、単一のトランジスタで賄うことができることから、ダミーセルの回路規模の増加を抑制することができる。
【０１４１】
図１３のダミーセルｄ５００は、スタンバイ時において、ダミープリチャージ線Ｐｒｖ＿ＷＬｄが活性化されたことに応答してＶｃｃｓ電源線とダミーセルｄ５００のストレージノードとが電気的に結合されると、キャパシタをＶｃｃレベルにプリチャージする。続いて、ダミーワード線Ｄｍｙ＿ＷＬｄが選択状態に駆動されると、キャパシタを共有する各ビット線対に対して電荷が均等に注入される。これにより、相補のビット線間の電位が同一レベルにシフトすると同時に、ビット線対-ビット線対間においても同一の電位レベルにシフトする。
【０１４２】
ここで、微小電位差を差動増幅するセンス時において、ビット線対−ビット線対間での電気的不平衡は、増幅過程において差動雑音となって作用する。また、ビット線対ごとのセンス動作の速度にも差を生じることとなる。
【０１４３】
したがって、本実施の形態のように各ビット線対の電位を均一にシフトさせることにより、上記のような差動雑音を抑えることができ、安定動作を確保できる。
【０１４４】
なお、ダミーワード線Ｄｍｙ＿ＷＬｄは、実施の形態４と同様に、センス動作直前には非活性化され、各ビット線対のビット線間は電気的に分離される。
【０１４５】
以上のように、この発明の実施の形態５の半導体記憶装置によれば、ダミーセルのセルキャパシタを複数のセンスアンプで共有する構成とすることにより、セルキャパシタ面積およびこれに付随する回路規模を縮小できるとともに、ビット線対−ビット線対間での電位の不平衡に起因する雑音を抑制することができ、安定的かつ高速にセンス動作を行なうことが可能となる。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４７】
【発明の効果】
この発明は以上に説明したように、ＶｃｃまたはＶｓｓプリチャージ方式における半導体記憶装置において、ビット線へのデータ読出しと同じタイミングまたはその直前に、ビット線対を構成する相補のビット線に対して同量の電荷を授受することにより、参照電位をプリチャージ電圧であるＶｃｃまたはＶｓｓレベルから同電位にシフトさせてからセンス動作を行なうことにより、電源電圧の低電圧化においても、センスアアンプの動作マージンを確保し、高速かつ安定的なセンスの実現が可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体記憶装置におけるメモリアレイの構成を概略的に示す図である。
【図２】図１に示すダミーセルａの構成の一例を示す図である。
【図３】図２に示すダミーセルａの断面構造を概略的に示す図である。
【図４】この発明の実施の形態１に従う半導体記憶装置におけるデータ書込動作を説明するタイミングチャートである。
【図５】この発明の実施の形態２に従う半導体記憶装置におけるセンスアンプの構成を概略的に示す図である。
【図６】図５に示すダミーセルａの断面構造を概略的に示す図である。
【図７】この発明の実施の形態３に従う半導体記憶装置のメモリアレイの構成を概略的に示す図である。
【図８】図７のＶｃｃｓ−プリチャージＴｒを備えた半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【図９】この発明の実施の形態３に従う半導体記憶装置におけるデータ書込動作を説明するタイミングチャートである。
【図１０】この発明の実施の形態４に従う半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【図１１】図１０のダミーセルｃの構成を概略的に示す図である。
【図１２】この発明の実施の形態５に従う半導体記憶装置のセンスアンプの構成を概略的に示す図である。
【図１３】図１２のダミーセルｄの構成例を示す図である。
【符号の説明】
０ａ〜４ａ．．． ダミーセルａ、０ｂ〜４ｂ．．． ダミーセルｂ、０ｃ，１ｃ．．． ダミーセルｃ、５００ ダミーセルｄ、ＢＬ０，ＺＢＬ０〜ＢＬ４，ＺＢＬ４ ビット線、ＷＬ０〜ＷＬｎ ワード線、Ｄｍｙ＿ＷＬａ，Ｄｍｙ＿ＷＬｂ，Ｄｍｙ＿ＷＬｃ、Ｄｍｙ＿ＷＬｄ ダミーワード線、Ｐｒｖ＿ＷＬａ、Ｐｒｖ＿ＷＬｂ，Ｐｒｖ＿ＷＬｃ，Ｐｒｖ＿ＷＬｄ ダミープリチャージ線、Ｖｃｃｓ Ｖｃｃｓ電源線、Ｓ／Ａ０〜Ｓ／Ａ４ センスアンプ、Ｖｃｃｓ−プリチャージＴｒ０，１．．． Ｖｃｃｓ−プリチャージＴｒ、ＢＬＩＲ，ＢＬＩＬ分離指示信号、ＺＳＯＰ センスアンプ駆動線、Ｐｒｖ＿Ｈ ダミープリチャージ信号線、ＣＳＬ コラム選択信号線、ＧＩＯ，ＺＧＩＯ 入出力線対、１０，２０，３０，４０ アクセストランジスタ、１１０，１２０，１３０，２１０，２２０，２３０，２４０ ｎ型拡散層、３１０ Ｅｑ．＆プリチャージＴｒ、３２０ クロスカップル型センストランジスタ対、３３０，３４０，３５０，３６０ ビット線分離ゲート、３７０ Ｐチャネル型ＭＯＳトランジスタ、３８０Ｎチャネル型ＭＯＳトランジスタ、３９０，４００ トランスファーゲート、４１０，４２０ Ｖｃｃｓ−プリチャージＴｒ、４３０ ダミーセルプレート電極、４４０，４５０−４４ｍ、４５ｍ アクセストランジスタ、４６０ ダミープリチャージＴｒ。
Claims (13)
- 行列状に配列される複数の正規メモリセルと、
前記正規メモリセルの列に対応して配置され、各々に対応の列の正規メモリセルが接続する複数の第１のビット線と、
前記正規メモリセルの列に対応して配置され、前記複数の第１のビット線のそれぞれと互いに相補の複数の第２のビット線と、
各前記正規メモリセルの行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の正規ワード線と、
前記正規メモリセルのデータ書込および読出を行なわない待機状態において、前記第１のビット線および前記第２のビット線を接地電位にプリチャージする充電回路と、
ロウアクティブ後、前記複数の正規ワード線のいずれかの正規ワード線の選択前において、前記複数の第１のビット線および前記複数の第２のビット線のそれぞれに同量の電荷の注入を行なって参照電圧を発生する参照電圧発生回路と、
前記正規ワード線の選択後、前記参照電圧に基づいて前記第１のビット線と前記第２のビット線との間の電位差を差動増幅するセンスアンプとを備える、半導体記憶装置。 - 前記参照電圧発生回路は、
各前記複数の第１のビット線に対応しかつ前記正規メモリセルと整列して配置される複数の第１のダミーセルと、
各前記複数の第２のビット線に対応しかつ前記正規メモリセルと整列して配置され、前記複数の第１のダミーセルとは同一構成からなる複数の第２のダミーセルと、
前記複数の第１のダミーセルに共通に結合される第１のダミーワード線と、
前記複数の第２のダミーセルに共通に結合される第２のダミーワード線とを備え、
前記複数の正規ワード線のいずれかの正規ワード線の選択前に、前記第１のダミーワード線および前記第２のダミーワード線を選択状態に駆動し、前記複数の第１のダミーセルおよび前記複数の第２のダミーセルの読出電圧を前記参照電圧とする、請求項１に記載の半導体記憶装置。 - 各前記第１および第２のダミーセルは、
前記第１および第２のダミーワード線の活性化に応答して、対応する前記第１および第２のビット線と電荷を蓄積するためのストレージ電極と電気的に結合する第１のアクセストランジスタと、
前記ストレージ電極と基準電圧を受けるセルプレート電極とからなるキャパシタと、
前記ストレージ電極と電圧供給線とを電気的に結合する第２のアクセストランジスタとを有する、請求項２に記載の半導体記憶装置。 - 前記第１および第２のダミーワード線と平行に設けられ、それぞれの前記第２のアクセストランジスタのゲートに共通に結合されるダミープリチャージ線をさらに備え、
前記正規メモリセルのデータ書込および読出を行なわない待機状態において、前記第１および第２のダミーワード線を非活性化させて前記複数の第１のダミーセルおよび前記複数の第２のダミーセルを前記複数の第１のビット線および前記複数の第２のビット線とそれぞれ切り離した後、前記ダミープリチャージ線の活性化に応答して前記電圧供給線によって前記キャパシタをプリチャージする、請求項３に記載の半導体記憶装置。 - 前記キャパシタは、前記正規メモリセルのキャパシタと同じ容量とする、請求項４に記載の半導体記憶装置。
- 各前記複数の第１および第２のダミーセルは、前記正規メモリセルからなるメモリアレイ内に搭載される、請求項４に記載の半導体記憶装置。
- 行列状に配置される複数の第１のメモリセル群、第１のビット線対、および前記第１のビット線対に交差して設けられる第１のワード線群を含む第１のメモリアレイと、
行列状に配置される複数の第２のメモリセル群、第２のビット線対、および前記第２のビット線対に交差して設けられる第２のワード線群を含む第２のメモリアレイと、
前記第１および第２のビット線対に共有されるシェアードセンスアンプとを備え、
各前記複数の第１および第２のダミーセルは、前記シェアードセンスアンプ内に搭載される、請求項４に記載の半導体記憶装置。 - 行列状に配置される複数の第１のメモリセル群、第１のビット線対、および前記第１のビット線対に交差して設けられる第１のワード線群を含む第１のメモリアレイと、
行列状に配置される複数の第２のメモリセル群、第２のビット線対、および前記第２のビット線対に交差して設けられる第２のワード線群を含む第２のメモリアレイと、
前記第１および第２のビット線対に共有されるシェアードセンスアンプとを備え、
前記参照電圧発生回路は、
前記複数の第１および第２のダミーセルと、前記第１および第２のダミーワード線とを含み、
前記第１および第２のワード線群のいずれかの正規ワード線の選択前に、前記第１のダミーワード線および前記第２のダミーワード線を選択状態に駆動し、前記複数の第１のダミーセルおよび前記複数の第２のダミーセルの読出電圧を前記参照電圧とする、請求項２に記載の半導体記憶装置。 - 各前記複数の第１および第２のダミーセルは、前記メモリアレイ内に搭載され、
前記第１および第２のダミーワード線の活性化に応答して、対応する前記第１および第２のビット線と電荷を蓄積するためのストレージ電極と電気的に結合する第１のアクセストランジスタと、
前記ストレージ電極と基準電圧を受けるセルプレート電極とからなるキャパシタとを含み、
前記メモリアレイは、
各前記第１および第２のビット線対に対応して配置され、各前記第１および第２のビット線と電圧供給線との間に接続される第２のアクセストランジスタと、
前記第２のアクセストランジスタのゲートに結合されるダミープリチャージ線とを含み、
前記参照電圧発生回路は、
前記正規メモリセルのデータ書込および読出サイクル終了時において、前記ダミープリチャージ線の活性化に応答して前記電圧供給線から各前記複数の第１および第２のビット線をプリチャージする手段と、
前記第１および第２のワード線群のいずれかの正規ワード線の選択前において選択状態に駆動された前記ダミーワード線をサイクル終了時まで活性状態に維持する手段と、
前記ダミーワード線の活性化に応答して、各前記複数の第１および第２のビット線から各前記複数の第１および第２のダミーセル内の前記キャパシタをプリチャージする手段とを備える、請求項８に記載の半導体記憶装置。 - 行列状に配列される複数の正規メモリセルと、
前記正規メモリセルの列に対応して配置され、各々に対応の列の正規メモリセルが接続する複数の第１のビット線と、
前記正規メモリセルの列に対応して配置され、前記複数の第１のビット線のそれぞれと互いに相補の複数の第２のビット線と、
各前記正規メモリセルの行に対応して配置され、各々に対応の行の正規メモリセルが接続する複数の正規ワード線と、
前記正規メモリセルのデータ書込および読出を行なわない待機状態において、前記第１のビット線および前記第２のビット線を接地電位にプリチャージする充電回路と、
ロウアクティブ後、前記複数の正規ワード線のいずれかの正規ワード線の選択前において、前記複数の第１のビット線および前記複数の第２のビット線のそれぞれに同量の電荷の注入を行なって参照電圧を発生する参照電圧発生回路と、
前記正規ワード線の選択後、前記参照電圧に基づいて前記第１のビット線と前記第２のビット線との間の電位差を差動増幅するセンスアンプとを備え、
前記複数の正規メモリセル、前記複数の第１のビット線、前記複数の第２のビット線および前記複数の正規ワード線は、行列状に配置される複数の第１のメモリセル群、第１のビット線対、および前記第１のビット線対に交差して設けられる第１のワード線群を含む第１のメモリアレイと、行列状に配置される複数の第２のメモリセル群、第２のビット線対、および前記第２のビット線対に交差して設けられる第２のワード線群を含む第２のメモリアレイとに編成され、
前記センスアンプは、前記第１および第２のビット線対に共有されるシェアードセンスアンプを含み、
前記参照電圧発生回路は、前記シェアードセンスアンプ内に搭載され、各前記第１および第２のビット線対に対応しかつ前記正規メモリセルと整列して配置される複数のダミーセルと、
前記複数のダミーセルに共通に結合されるダミーワード線とを備え、
前記第１および第２のワード線群のいずれかの正規ワード線の選択前に、前記ダミーワード線を選択状態に駆動し、前記第１のビット線および前記第２のビット線との間で電荷を等分して授受を行なう前記ダミーセルの読出電圧を前記参照電圧とする、半導体記憶装置。 - 各前記複数のダミーセルは、
前記ダミーワード線の活性化に応答して、各前記第１および第２のビット線対を構成する第１および第２のビット線のそれぞれとストレージ電極とを電気的に結合する第１のアクセストランジスタと、
前記ストレージ電極とセルプレート電極とからなるキャパシタと、
前記ストレージ電極と電圧供給線との間に接続される第２のアクセストランジスタと、
前記ダミーワード線の活性化に応答して、前記第１のビット線と第２のビット線とを電気的に結合する第３のアクセストランジスタとを有する、請求項１０に記載の半導体記憶装置。 - 前記ダミーワード線と平行に設けられ、前記第２のアクセストランジスタのゲートに共通に結合されるダミープリチャージ線をさらに備え、
前記正規メモリセルのデータ書込および読出を行なわない待機状態において、前記ダミープリチャージ線の活性化に応答して、前記電圧供給線から前記キャパシタをプリチャージし、
前記ダミーワード線が選択状態に駆動されたことに応答して、各前記複数のダミーセルから前記第１および第２のビット線への読出電圧を前記参照電圧とする、請求項１１に記載の半導体記憶装置。 - 各前記複数のダミーセルは、
各前記第１および第２のビット線対に対応して配置され、前記ダミーワード線の活性化に応答して、前記第１および第２のビット線対のそれぞれとストレージ電極とを電気的に結合する第１のアクセストランジスタと、
それぞれが複数の各前記第１および第２のビット線対に共通に形成されたストレージ電極およびセルプレート電極を有するキャパシタと、
各前記複数の第１および第２のビット線対に共有され、前記ダミープリチャージ線の活性化に応答して、前記ストレージ電極と電圧供給線とを電気的に結合する単一の第２のアクセストランジスタとを備える、請求項１０に記載の半導体記憶装置。
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