JPS63282994A - 半導体ダイナミック・ランダム・アクセス・メモリ - Google Patents

半導体ダイナミック・ランダム・アクセス・メモリ

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JPS63282994A
JPS63282994A JP62119208A JP11920887A JPS63282994A JP S63282994 A JPS63282994 A JP S63282994A JP 62119208 A JP62119208 A JP 62119208A JP 11920887 A JP11920887 A JP 11920887A JP S63282994 A JPS63282994 A JP S63282994A
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bit line
potential
memory cell
dynamic random
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JP62119208A
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Hideji Miyatake
秀司 宮武
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はダイナミック・ランダム・アクセス・メモリ
の構成に関し、特に半導体ダイナミック・ランダム・ア
クセス・メモリのデータ続出を高速にするための構成に
関する。
［従来の技術］ たとえはニラキー　チャウーチャン　ル（Ｎｉｃｋｙ　
　Ｃｈａｕ　−Ｃｈｕｎ　Ｌｕ　）らによるｒｃＭＯ３
ＤＲＡＭにおける１／２ｖｐＤビツト線センス構成（Ｈ
ａｌｆ　−Ｖｐ　Ｄ　　Ｂｉｔ　Ｌｉｎｅ　Ｓｅｎｓｉ
ｎｇ　Ｓｃｈｅｍｅｉｎ　　ＣＭＯ３ＤＲＡＭ’　ｓＪ
、Ｉ　ＥＥＥジャーナル　オブ　ソリッド−ステート　
サーキツツ（Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ−Ｓｔ
ａｔｅ　　Ｃ１ｒｃｕｉｔＳ）の５Ｃ−１９巻第４号（
８月、１９８４年）の第４５１頁ないし第４５４頁に示
されるように、近年のダイナミック・ランダム・アクセ
ス・メモリ（以下、単にダイナミックＲＡＭと称す）に
おいては、低消費電力化、続出の高速化のために周辺回
路にＣＭＯＳトランジスタを使用し、ビット線をＶｃｃ
／２　（Ｖｃｃは電源電圧）にプリチャージする方式が
主流である。
第４図は従来のＶｃｃ／２プリチャージ方式のダイナミ
ックＲＡＭのメモリアレイの構成を示す概略図である。
第４図において、行および列状に配列されるメモリセル
６と、メモリセル６の１行を選択するためのワード線Ｗ
Ｌｉ　、ＷＬｉ　＋１と、外部アドレスにより選択され
たメモリセル６（外部アドレスにより選択されたワード
線に接続されるメモリセル）が接続されるビット線ＢＬ
と、選択されたメモリセル６が接続されるビット線ＢＬ
と対をなしビット線ＢＬ上の電位に対する比較基準電位
を与えるためのリファレンスビット線ＢＬと、センスア
ンプ活性化信号Ｓにより活性化され、ビット線対ＢＬ、
ＢＬ上の電位差を検出し増幅するセンスアンプＳＡとが
設けられる。ここで第４図においては簡略化のために１
対のビット線ＢＬ。
ＢＬと２本のワード線ＷＬｉ　、ＷＬｉ　＋１のみが示
される。メモリセル６は１個のトランジスタＴｒと１個
の容量Ｃとから構成される。トランジスタＴｒは、ｎチ
ャネル電界効果トランジスタで構成され、ワード線を構
成するゲート５と、ビット線ＢＬ（またはＢＬ）に接続
される一方導通端子２と、メモリキャパシタの一方電極
に接続される他方導通端子１とを有する。容量Ｃはセル
プレート電圧Ｖｃｐが与えられる他方電極４とトランジ
スタＴｒの他方導通端子１に接続される他方電極とを有
する。
第５Ａ図は、メモリセル６の断面構造を概略的に示す図
であり、Ｐ型半導体基板３上にビット線ＢＬ（またはＢ
Ｌ）を形成するＮ＋型型数散層２、メモリセルのストレ
ージノードＳＮを形成するＮ“型拡散層１と、ワード線
ＷＬを構成するワード線ゲート５と、容量Ｃの一方電極
を形成するセルプレート４とから１個のメモリセルが構
成される。
セルプレート４およびストレージノードＳＮはそ−の間
に形成される絶縁膜（図示せず）とともに容量を形成し
、情報を電荷の形態で記憶する。
第５Ｂ図はメモリセルの有する情報に応じたメモリセル
各部の電子に対するポテンシャルを示す図である。第５
Ｂ図において、Ｌ”はメモリセルのＬｏｗ電圧蓄積状態
の電子ポテンシャルを示し、Ｈ”はＨ１ｇｈ電圧蓄積状
態の電子ポテンシャルをそれぞれ示す。またｖｃｃは半
導体ダイナミックＲＡＭの動作電源電圧を示し、ビット
線ＢＬ、ＢＬはワード線が選択される前にはＶｃｃ／２
のレベルにプリチャージされている。
第５Ｃ図はワード線ＷＬが選択されて活性化され（“Ｈ
”状態となったとき）にビット線ＢＬ上に現われる読出
し電圧による電子ポテンシャルを示し、ΔＶＬＲは“Ｌ
”読出電圧を示し、ΔＶＨ８は“Ｈ”続出電圧を示す。
第５Ｃ図においてリファレンスビット線ＢＬは続出電圧
に対する基準電圧を与え、■ｃｃ／２プリチャージレベ
ルにプリチャージされている。
第６図は第４図に示されるダイナミックＲＡＭのデータ
続出時における動作波形図である。以下、第４図ないし
第６図を参照して従来のＶｃｃ／２プリチャージ方式の
ダイナミックＲＡＭのデータ読出原理について説明する
。まず、外部ＲＡＳ信号に同期して信号ＲＡＳが立ち下
がって活性状態となり、外部アドレスがダイナミックＲ
ＡＭに取り込まれる。このとき、ビット線ＢＬ、ＢＬは
共にＶｃｃ／２にプリチャージされている。また、スト
レージノードＳＮにはＭＬ″蓄積状態では接地電位ＧＮ
Ｄ、　　“Ｈ”蓄積状態では電源電圧Ｖｃｃレベルの電
荷が蓄えられている。外部ＲＡＳ信号が立ち下がり、Ｒ
ＡＳ信号が立ち下がると、次に外部アドレスに基づいて
１本のワード線が選択され、選択ワード線ＷＬｉのレベ
ルが立ち上がる。メモリセルか“Ｌ”蓄積状態の場合に
は、ワード線ＷＬｉの電位がしきい値電圧ＶＴＨ（メモ
リセルのトランジスタＴｒのしきい値電圧）を越えると
、メモリセル６からビット線ＢＬ上に電子が流出し始め
、ワード線ＷＬＩの電位がＶｃｃ／　２　＋　ＶＴ　Ｈ
に達すると全電荷がビット線ＢＬ上に流出し、ビット線
ＢＬ上の電子ポテンシャルが微小な電圧ΔＶＬ、だけ上
昇する（第５Ｃ図参照）。一方、“Ｈ”蓄積状態の場合
には、ワード線ＷＬ１の電位がＶｃｃ／　２　＋ＶＴ　
ｓを越えると、ビット線ＢＬからメモリセル６に電子が
流入し始め、ビット線ＢＬの容量がメモリセル６の蓄積
容量と比べて十分に大きいので、メモリセル６は電子で
満され、その結果ビット線ＢＬ上の電子ポテンシャルが
やはり微小な電圧ΔＶＨＲだけ下降する。
このとき、選択されたメモリセルが接続されるビット線
ＢＬと対をなすリファレンスビット線ＢＬは、そのワー
ド線ＷＬｉ＋１の電位が立ち上がらないため、何の電位
変化も生じずプリチャージされたレベルＶｃｃ／２の状
態を保つ。この後、センスアンプ活性化信号Ｓか活性化
状態となり、センスアンプＳＡが活性化され、データが
読出されたビット線ＢＬとリファレンスビット線ＢＬの
電位がセンスアンプＳＡで比較され、その対をなすビッ
ト線ＢＬ、ＢＬのうち低レベル側の電位を接地電位ＧＮ
Ｄに、高レベル側の電位にあるビット線を電源電圧Ｖｃ
ｃにまで増幅する。今ビット線ＢＬ、ＢＬのプリチャー
ジ電圧が共にＶｃｃ／２であるならば、“Ｌ”続出電圧
Δ■１．と“Ｈ”続出電圧Δ■ＨＲが等しくなる。ここ
で第６図の動作波形図においては、ビット線ＢＬ上に接
続されるメモリセル６が“Ｈ”蓄積状態にある場合の状
態を示している。ここで第５Ｃ図はビット線上に現われ
る電子ポテンシャルの変化を示し、第６図はビット線上
の電位の変化を示しているため、その関係はちょうど逆
になっている。
メモリセルへの情報の書込は、ワード線Ｗ　Ｌ　ｉをｖ
ｃｃ＋■ＴＨ以上に昇圧することにより、Ｖｃｃレベル
の書込が可能である。第６図において、破線で、ＲＡＳ
アクティブ期間の終了時に、ワード線ＷＬｉをＶｃｃ＋
ＶＴ、以上に昇圧し、Ｖｃｃレベルを書込む例を示して
いる。
ここで、ビット線ＢＬ、ＢＬのＶｃｃ／２プリチャージ
は、ＲＡＳアクティブ期間のおわりに、ビット線対ＢＬ
、ＢＬをトランジスタ（図示せず）を介して短絡するこ
とによりＶｃｃ／２か実現される。また、ビット線対は
ワード線選択前にこの短絡状態から開放される。
［発明が解決しようとする問題点］ 従来のダイナミックＲＡＭは、上述のように構成されて
いるため、“Ｈ”読出は、選択されたワード線電位がＶ
ｃｃ／２＋ＶＴ　ｓ以上にないと始まらず、またそれ以
上になってもＭＯＳトランジスタの飽和領域近くを使用
するため、トランジスタＴｒのオン抵抗が高抵抗となり
、“Ｈ”続出に時間がかかり、センス活性化信号Ｓの遅
延、すなわちアクセスの遅延やデータを読出さないうち
にセンスするなどの誤動作が生じていた。
それゆえ、この発明の目的は上述の従来のダイナミック
ＲＡＭの有する問題点を除去し、動作マージンの損失な
く　“Ｈ”続出をより高速で行なうことのできる低消費
電力タイプのダイナミックＲＡＭを提供することである
。
［問題点を解決するための手段］ この発明に係るダイナミックＲＡＭは、ＶＯＣｌ２のプ
リチャージ方式を有し、メモリセルがｎチャネルＭＯＳ
トランジスタを有するときには、センス動作前に選択さ
れたメモリセルにつながるビット線の電位をＶＯＣｌ２
より低下させ、そのビット線と対をなすリファレンスビ
ット線の電位をビット線上の“Ｌ”続出電圧および“Ｈ
”続出電圧が共に同じになるようにＶＯＣｌ２より低下
させたものである。またメモリセルがｐチャネルＭＯＳ
トランジスタを含む場合には、選択されたメモリセルに
つながるビット線電位をセンス動作前にＶＯＣｌ２より
上昇させるとともに、そのビット線と対をなすリファレ
ンスのビット線の電位をビット線上の“Ｌ”読出電圧お
よび“Ｈ”続出電圧が同じになるようにＶＯＣｌ２より
上昇させたものである。
［作用］ この発明におけるダイナミックＲＡＭにおいては、セン
ス動作前におけるビット線およびリファレンスビット線
の電位がプリチャージレベルＶｃｃ／２より低下（また
は上昇）しているので、“Ｈ”続出が高速になりかつ“
Ｌ”続出電圧および“Ｈ”続出電圧が同じにされている
ので、センスアンプの動作マージンを損失することがな
く、高速で安定に情報を読出すことが可能となる。
［発明の実施例］ 第２Ａ図ないし第２Ｃ図はこの発明の詳細な説明するた
めの図であり、第２Ａ図はメモリセルの断面構造を示し
、第２Ｂ図はメモリセルのストレージノードＳＮ、　　
ワード線ＷＬおよびビット線ＢＬにおける電子ポテンシ
ャルを示し、第２Ｃ図はワード線ＷＬが立ち上がった後
にビット線上に現われる読出波形を電子ポテンシャルで
示した図である。
第２Ａ図においてメモリセルの断面構造は従来と同様に
、ビット線ＢＬを形成するＮ＋型型数散層２、メモリセ
ルのストレージノードＳＮを形成するＮ中型拡散層１と
、Ｐ型半導体基板３とを有する。トランジスタ部分はワ
ード線ＷＬを構成するワード線ゲート５とビット線を構
成するＮ＋型型数散層２、ストレージノードＳＮを構成
するＮ＋型型数散層１から構成される。キャパシタ部分
はセルプレート電圧Ｖｃｐが与えられるセルプレート４
とセルストレージノードＳＮとその間に形成される図示
しない絶縁膜とから構成される。
第２Ｂ図に示されるように、メモリセルが“Ｌ”を蓄積
している場合には、ストレージノードＳＮにおける電子
ポテンシャルは接地電位ＧＮＤとなり、一方“Ｈ”を蓄
積している場合には、電源電位Ｖｃｃレベルとなる。ま
た、ｍ２Ｂ図に示されるように、この発明においては、
ビット線ＢＬのプリチャージレベルがＶＯＣｌ２よりΔ
■已だけ低下したＶＯＣｌ２−ΔＶ、で与えられる。し
たがってビット線ＢＬにおける電子ポテンシャルは従来
よりΔＶＦＳだけ上昇している。第２Ｃ図に見られるよ
うにこのようにビット線ＢＬ電位のプリチャージレベル
をΔｖＢだけ低下させたため、情報読出時におけるビッ
ト線ＢＬ上に現われる電子ポテンシャルは比較基準電位
を与えるリファレンスピッさせているため、その電子ポ
テンシャルも従来よりΔＶ［１だけ上昇し、これにより
“Ｌ”読出電圧（Ｌ”情報をメモリセルが有していると
きにビット線ＢＬ上に現われる電位とリファレンスビッ
ト線ＢＬ上の電位との差）ΔＶＬ、と“Ｈ”続出電圧（
メモリセルが“Ｈ”情報を記憶している場合にビット線
ＢＬに現われる電位とリファレンスビット線ＢＬ上の電
位との差）Δｖｓ　Ｒが等しくなるようにされている。
次に第２Ａ図ないし第２Ｃ図を参照してこの発明の原理
について説明する。選択されたメモリセルが接続される
ビット線ＢＬの電位がＶｃｃ／２からΔｖＢだけ低下し
ているため、“Ｈ”続出は、ワード線ＷＬ電位がＶｃｃ
／２−ΔＶ８＋ｖＴＨ以上になると始まる。これにより
、従来よりもワード線ＷＬ電位がΔｖ８だけ低い電位で
“Ｈ”続出を行なうことができるため、高速で”Ｈ”を
読出すことが可能となる。しかし、第２Ｃ図に示される
読出波形図から見られるように、選択されたメモリセル
が接続されるビット線ＢＬと対をなすリファレンスビッ
ト線ＢＬの電位がＶｃｃ／２のままであると、“Ｌ”続
出電圧と“Ｈ”続出電圧とに片寄りが生じるため、動作
マージンを損失することになる。これを避けるために、
”Ｌ”読出電圧ΔＶＬＲおよび“Ｈ”読出電圧ΔＶＯＲ
が等しくなるようにリファレンスビット線ＢＬの電位ｖ
ｃｃ／２−Δｖ［１を求める。
今、メモリセルの容量をＣＢ、ビット線ＢＬ（Ｂ　Ｌ）
の容量をＣ［Ｉとする。
“Ｌ”読出時におけるビット線ＢＬの電位は、形は電子
ポテンシャルに関して与えられているため、ビット線の
電位を与える式とはちょうど逆の関係になっている。
したがって“Ｌ”読出時に現われるビ・ソト線の電位と
“Ｈ”読出時に現われるビット線の電位の中間電位は、 Ｌの電位をΔ■８だけ低下させると、それと対をなすリ
ファレンスビット線ＢＬの電位を（Ｃａ　／（ＣＢ　＋
ＣＢ　）　）ΔＶａだけ低下させることにより、“Ｌ”
および“Ｈ”の読出電圧が等しくなり、動作マージンを
損失することがない。加えて、“Ｈ″読出高速になると
いう長所が得られる。
また、ビット線電位の低下量へＶＢを１Ｖ以下に抑える
ことにより、中間電圧プリチャージの長所である低消費
電力の特性（すなわちビット線の充放電電圧が半分）を
保つことができる。
第１図はこの発明の一実施例であるビット線プリチャー
ジ電圧を低下させる手段を備えたダイナミックＲＡＭの
構成を示す図である。第１図において、図面を簡略化す
るために１組のビット線対ＢＬ、ＢＬおよび２本のワー
ド線ＷＬｉ、ＷＬｉ＋１のみが示される。ビット線対Ｂ
Ｌ、ＢＬにはビット線対上の電位差を検知増幅するセン
スアンプＳＡが設けられる。センスアンプＳＡはセンス
アンプ活性化信号Ｓに応答して活性化される。またこの
ビット線ＢＬおよびリファセンスビット線ＢＬ上の電位
を低下させるために、新たにダミーワード線１０．１１
が設けられ、それぞれ容量を介してビット線ＢＬおよび
リファレンスビット線ＢＬに接続される。すなわち、ダ
ミーワード線１０はビット線ＢＬと容’３１　Ｃａを介
して結合されるとともに、容ｆｆｉ　Ｃｂを介してリフ
ァレンスビット線ＢＬに容量結合される。また、ダミー
ワード線１１は容量Ｃｂを介してビット線ＢＬに結合さ
れ、かつ容量Ｃａを介してリファレンスビット線ＢＬに
容量結合される。ダミーワード線１０．１１は外部アド
レスに基づいて、選択されたメモリセルが接続されるビ
ット線ＢＬ（またはＢＬ）に容量Ｃａを介して結合され
るダミーワード線が活性状態となり立ち下がるように構
成される。
第３図は第１図に示されるこの発明の一実施例であるダ
イナミックＲＡＭの動作波形を示す図であり、選択され
たメモリセル６が“Ｈ”情報を有している場合の読出動
作を一例として示す図である。以下、第１図および第３
図を参照してこの発明の一実施例であるダイナミックＲ
ＡＭの動作について説明する。
まず外部ＲＡＳ信号に同期して信号ＲＡＳが活性状態と
なって立ち下がり、外部アドレスが半導体ダイナミック
ＲＡＭに取り込まれる。この状態においてはまたビット
線ＢＬおよびリファレンスビット線ＩＴはＶｃｃ／２の
レベルにプリチャージされている。次に外部アドレスに
基づいて、選択されたメモリセル６が接続されるビット
線ＢＬに所望の電位低下を与えるためのダミーワード線
１０上に与えられるダミーワード線駆動信号ＤＷＬ。が
“Ｌ”レベルに立ち下がる。選択されたメモリセル６が
接続される選択ビット線ＢＬとダミーワード線１０は容
量Ｃａで容量結合され、かつダミーワード線１０とリフ
ァレンスビット線ＢＬが容量ｃｂで容量結合されている
ため、選択ビット線ＢＬの電位はＶｃｃ／２−ΔｖＢ、
リファレンスビット線ＢＬの電位はＶｃｃ／２−Δ■８
となり、共にプリチャージレベルＶｃｃ／２より低下す
る。
この後、外部アドレスに基づいて１木のワード線が選択
され、選択ワード線ＷＬｉ上の電位が“Ｈ”（＞　Ｖｃ
ｃ＋　ＶＴ　ｓ　）に立ち上がることにより、選択され
たメモリセル６の有する“Ｈ”情報に応じた電位変化量
がビット線ＢＬ上に現われる。次にセンスアンプ活性化
信号Ｓが活性状態となって立ち上がりセンスアンプＳＡ
が活性化され、ビット線ＢＬおよびリファレンスビット
線ＢＬの電位差を検出し増幅することにより、ビット線
ＢＬのレベルが電源電位Ｖｃｃレベル、リファレンスビ
ット線ＢＬ上の電位が接地電位レベルとなる。ここで上
述のように、選択ビット線ＢＬのプリチャージ電圧がＶ
ｃｃ／２より低下しているので、センスアンプ活性化信
号Ｓの立ち上がりのタイミングを従来より速くすること
かでき、高速かつ安定に“Ｈ”続出を行なうことができ
るのがわかる。
ここで上記実施例においては、ワード線ＷＬｉの電位が
立ち上がる前にダミーワード線１０の電位が立ち下がる
例を示したが、このダミーワード線の電位を低下させる
タイミングはセンス動作（センスアンプ活性化信号Ｓが
活性状態となりセンスアンプが活性化される状態）以前
であればどのようなタイミングでも上記実施例と同様の
効果を得ることができる。
＝　２４− 次に容量ｃａ、Ｃｂの大きさを求める。今、ダミーワー
ド線１０．１１に与えられるダミーワーの場合、ビット
線の容ａ（Ｃａ、Ｃｂを含む）をＣＢとすると、 ΔＶａ　　＝Ｃａ　　争　Ｖｃｃ／ＣＢとなる。したが
って、 Ｃｂ　−ＣＢ　　−Ｃａ　／　（ＣＢ　＋ＣＢ　）で与
えられる。したがって、容量Ｃｂには大きさがＣａ　−
Ｃａ　／　（ＣＢ　＋ＣＢ　）のものを用いればよい。
ここで、ＣＢ　＞＞ＣＢの場合には、ｃｂ＝Ｃａ　　（
すなわち、Δ■８勿ΔＶＢ）となり、同じ容量値を用い
てもよい。この場合、ダミーワード線は１本でよいこと
が容易に想像される。
なお上記実施例では、メモリセルかＮチャネル電界効果
トランジスタを備えている場合について説明したが、メ
モリセルがＰチャネルＭＯＳトランジスタで構成される
場合でも同様のことが問題である。この場合には、同じ
原理で信号の極性が反転するたけであり、選択されたメ
モリセルが接続されるビット線およびリファレンスビッ
ト線のプリチャージ電圧を上述と同じ量たけ上昇させる
ことにより上記実施例と同様の効果を得ることかできる
。
［発明の効果］ 以上のようにこの発明によれば、選択されたメモリセル
が接続されるビット線プリチャージ電位を低下（または
上筒）させかつ“Ｌ”読出電圧および“Ｈ”続出電圧が
等しくなるように対となるリファレンスビット線プリチ
ャージ電位をも低下（または上昇）させたので、動作マ
ージンを損うことなく、“Ｈ”続出を高速かつ安定に行
なうことが可能となる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるダイナミックＲＡＭ
のメモリアレイの構成を示す図である。 第２Ａ図ないし第２Ｃ図はこの発明によるダイナミック
ＲＡＭの動作原理を説明するための図であリ、第２Ａ図
はメモリセルの断面構造を示し、第２Ｂ図はメモリセル
におけるストレージノードおよびワード線およびビット
線における電子ポテンシャルを示す図であり、第２Ｃ図
はビット線上に現われる読出波形を電子ポテンシャルで
示した図である。第３図はこの発明の一実施例であるダ
イナミックＲＡＭの“Ｈ”続出時における動作波形を示
す図である。第４図は従来のダイナミックＲＡＭメモリ
アレイの概略構成を示す図である。第５Ａ図ないし第５
Ｃ図は従来のダイナミックＲＡＭの動作原理を示す図で
あり、第５Ａ図はメモリセルの断面構造を示し、第５Ｂ
図はメモリセルにおける電子ポテンシャルを示す図であ
り、第５Ｃ図はビット線上に現われる読出電圧に対する
電子ポテンシャルを示す波形図である。第６図は従来の
ダイナミックＲＡＭにおける“Ｈ”読出時の動作を示す
波形図である。 図において、ＢＬは選択ビット線、ＢＬは選択ビット線
と対をなすリファレンスビット線、ＷＬｉ、ＷＬＩ＋１
はワード線、Ｃａ、Ｃｂは結合容量、６はメモリセル、
１０．１１はダミーワード線である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (12)

    【特許請求の範囲】
  1. （１）行および列状に配置されかつ各々が “Ｌ”または“Ｈ”の情報を記憶する、ｎチャネルトラ
    ンジスタを含む複数個のメモリセルと、前記複数個のメ
    モリセルの１行を選択するための複数のワード線と、前
    記複数のメモリセルの１列が接続される複数ビット線と
    を有し、前記複数のビット線は外部アドレスに基づいて
    選択されるメモリセルが接続されるビット線と、前記選
    択されたメモリセルの接続されるビット線上の電位の比
    較基準電位を与えるためのリファレンスビット線とが対
    をなして配列される半導体ダイナミック・ランダム・ア
    クセス・メモリであって、前記半導体ダイナミック・ラ
    ンダム・アクセス・メモリは、外部アドレスに基づいて
    １本のワード線が選択された後前記選択されたワード線
    に接続されるメモリセルが有する情報に応じて現われる
    ビット線上の電位を検出するセンス動作と、前記選択さ
    れたワード線の活性状態終了後に前記ビット線の各々を
    前記半導体ダイナミック・ランダム・アクセス・メモリ
    の動作電源電位Ｖｃｃの半分の電位のＶｃｃ／２にプリ
    チャージする動作とを有しており、前記プリチャージ動
    作と前記センス動作との間に、前記外部アドレスに基づ
    いて、前記選択されたメモリセルが接続されるビット線
    電位を前記プリチャージレベルＶｃｃ／２より第１の電
    位低下させる第１の電位低下手段と、 前記外部アドレスに基づいて、前記プリチャージ動作と
    前記センス動作の間に、前記リファレンスビット線の電
    位を前記プリチャージレベルＶｃｃ／２より第２の電位
    低下させ、それにより前記選択されたメモリセルが“Ｌ
    ”を有するときと“Ｈ”を有するときにそれぞれ現われ
    る該ビット線上の電位の中間値を前記リファレンスビッ
    ト線に与える第２の電位低下手段とを備える、半導体ダ
    イナミック・ランダム・アクセス・メモリ。
  2. （２）前記第１および第２の電位降下手段は共に容量結
    合手段を含む、特許請求の範囲第１項記載の半導体ダイ
    ナミック・ランダム・アクセス・メモリ。
  3. （３）前記容量結合手段は、その一方電極が前記選択さ
    れたメモリセルが接続されるビット線に接続され、その
    他方電極が前記外部アドレスに基づいて、前記センス動
    作前に活性状態となる前に活性化される信号線に接続さ
    れる第１の容量手段と、 その一方電極が前記選択されたメモリセルが接続される
    ビット線と対をなすリファレンスビット線に接続され、
    その他方電極が前記信号線に接続される第２の容量手段
    とを備える、特許請求の範囲第２項記載の半導体ダイナ
    ミック・ランダム・アクセス・メモリ。
  4. （４）前記信号線に与えられる信号の振幅を前記動作電
    源電圧Ｖｃｃとし、前記第１の容量を含む前記ビット線
    の容量をＣ＿Ｂとし、前記メモリセルの蓄積容量をＣ＿
    Ｓとしたとき、前記第２の容量手段の容量を前記第１の
    容量手段の容量のＣ＿Ｂ／（Ｃ＿Ｂ＋Ｃ＿Ｓ）倍にした
    ことを特徴とする、特許請求の範囲第３項記載の半導体
    ダイナミック・ランダム・アクセス・メモリ。
  5. （５）前記第１の容量手段の容量と前記第２の容量手段
    の容量とを等しくしたことを特徴とする、特許請求の範
    囲第３項記載の半導体ダイナミック・ランダム・アクセ
    ス・メモリ。
  6. （６）前記第１および第２の電位降下手段が低下させる
    電位低下量は１Ｖ以内である、特許請求の範囲第１項記
    載の半導体ダイナミック・ランダム・アクセス・メモリ
    。
  7. （７）行および列状に配置されかつ各々が “Ｌ”または“Ｈ”の情報を記憶する、ｐチャネルトラ
    ンジスタを含む複数個のメモリセルと、前記複数個のメ
    モリセルの１行を選択するための複数のワード線と、前
    記複数のメモリセルの１列が接続される複数のビット線
    とを有し、前記複数のビット線は外部アドレスに基づい
    て選択されるメモリセルが接続されるビット線と前記選
    択されたメモリセルが接続されるビット線上の電位の比
    較基準電位を与えるためのリファレンスビット線とが対
    をなして配列される半導体ダイナミック・ランダム・ア
    クセス・メモリであって、前記半導体ダイナミック・ラ
    ンダム・アクセス・メモリは、外部アドレスに基づいて
    １本のワード線が選択された後前記ワード線に接続され
    るメモリセルの有する情報を検出するセンス動作と、前
    記選択されたワード線の活性状態終了後前記ビット線の
    各々を前記半導体ダイナミック・ランダム・アクセス・
    メモリの動作電源電圧Ｖｃｃの半分の電位のプリチャー
    ジレベルＶｃｃ／２にプリチャージする動作とを有して
    おり、 前記プリチャージ動作と前記センス動作との間において
    、前記外部アドレスに基づいて、前記選択されたメモリ
    セルが接続されるビット線電位を前記Ｖｃｃ／２プリチ
    ャージレベルより第１の電位昇圧する第１の昇圧手段と
    、 前記外部アドレスに基づいて、前記プリチャージ動作と
    前記センス動作との間において、前記選択されたメモリ
    セルが接続されるビット線と対をなすリファレンスビッ
    ト線の電位を前記プリチャージレベルＶｃｃ／２より第
    ２の電位上昇させ、それにより前記選択されたメモリセ
    ルが“Ｌ”を有するときと“Ｈ”を有するときにそれぞ
    れ現われるビット線上の電位の中間値を前記リファレン
    スビット線に与える第２の昇圧手段とを備える、半導体
    ダイナミック・ランダム・アクセス・メモリ。
  8. （８）前記第１および第２の昇圧手段は共に容量結合手
    段を含む、特許請求の範囲第７項記載の半導体ダイナミ
    ック・ランダム・アクセス・メモリ。
  9. （９）前記容量結合手段はその一方電極が前記選択され
    たメモリセルが接続されるビット線に接続され、その他
    方電極が前記外部アドレスに基づいて、前記センス動作
    前に活性化される信号線に接続される第１の容量手段と
    、 その一方電極が前記選択されたメモリセルが接続される
    ビット線と対をなすリファレンスビット線に接続され、
    その他方電極が前記信号線に接続される第２の容量手段
    とを備える、特許請求の範囲第８項記載の半導体ダイナ
    ミック・ランダム・アクセス・メモリ。
  10. （１０）前記信号線に与えられる信号の振幅を前記動作
    電源電圧Ｖｃｃとし、前記第１の容量手段の容量を含む
    ビット線容量をＣ＿Ｂとし、前記メモリセルの蓄積容量
    をＣ＿Ｓとしたとき、前記第２の容量手段の容量は前記
    第１の容量手段の有する容量のＣ＿Ｂ／（Ｃ＿Ｂ＋Ｃ＿
    Ｓ）倍で与えられる、特許請求の範囲第９項記載の半導
    体ダイナミック・ランダム・アクセス・メモリ。
  11. （１１）前記第１の容量手段の容量と前記第２の容量手
    段の容量が互いに等しくされている、特許請求の範囲第
    ９項記載の半導体ダイナミック・ランダム・アクセス・
    メモリ。
  12. （１２）前記第１および第２の昇圧手段が昇圧する電位
    は１Ｖ以内である、特許請求の範囲第８項記載の半導体
    ダイナミック・ランダム・アクセス・メモリ。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE37593E1 (en) 1988-06-17 2002-03-19 Hitachi, Ltd. Large scale integrated circuit with sense amplifier circuits for low voltage operation
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USRE40132E1 (en) 1988-06-17 2008-03-04 Elpida Memory, Inc. Large scale integrated circuit with sense amplifier circuits for low voltage operation
JP2009301700A (ja) * 2002-08-29 2009-12-24 Micron Technology Inc Ｄｒａｍセンス増幅器のバイアスセンシング

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