JPH10312685A

JPH10312685A - 半導体記憶装置

Info

Publication number: JPH10312685A
Application number: JP10025333A
Authority: JP
Inventors: Tsuneo Inaba; 恒夫稲場; Kenji Tsuchida; 賢二土田; Junichi Okamura; 淳一岡村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-11
Filing date: 1998-02-06
Publication date: 1998-11-24
Anticipated expiration: 2018-02-06
Also published as: US6181618B1; JP3782227B2

Abstract

(57)【要約】【課題】従来のＤＲＡＭ等の半導体記憶装置では、高集
積化によるパターンの微細化に伴い電源電圧の低電圧化
されることにより、センスアンプ動作時にセンスアンプ
のトランジスタのゲート−ソース間電圧が降下し、セン
ス動作時間が大幅に遅れ又は、センス動作不能になる場
合がある。【解決手段】本発明は、メモリセルアレイ部１１のビッ
ト線とセンスアンプ部１４のビット線をＰ形転送ゲート
１２，１３を介して接続し、センスアンプ部１４のビッ
ト線振幅をメモリセルアレイ部１１のビット線振幅より
も大きくし、加えて、センスアンプ部１４のビット線の
プリチャージ電圧とメモリセルアレイ部１１のビット線
のプリチャージ電圧を異なる電圧にすることで、高速な
センス動作、センスマージンの拡大が実現され、電源電
圧が低電圧化されても確実にセンス動作する半導体記憶
装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック型Ｒ
ＡＭ（ＤＲＡＭ）セルを集積・配置した半導体記憶装置
に係り、特にＰ形ＭＯＳトランジスタを利用することに
より低消費電力化、センスアンプの動作マージンの拡大
及び高速動作、トランジスタの高信頼性及び高電流駆動
能力化を実現する半導体記憶装置に関する。

【０００２】

【従来の技術】近年の携帯可能な機器の需要の増加に伴
い、半導体装置を搭載する機器の小形化が要求されてい
る。そのために搭載する半導体装置は高集積化され、バ
ッテリーによる使用時間の延長のために低消費電力化が
求められている。

【０００３】これらの半導体記憶装置のうち、ＤＲＡＭ
等の半導体記憶装置は、構成するメモリセルが比較的簡
素な構造であるため、高集積化が実現されている。この
高集積化に伴い、パターンや素子が微細化し、耐圧等が
低下しており、信頼性確保や低消費電力化を実現するた
めに、駆動に使用される電源電圧もスケーリング則に従
って低電圧化する必要がある。

【０００４】例えば、１６MbitＤＲＡＭにおいては、従
来から使用している電源電圧Ｖcc＝５ＶからＶcc＝３．
３Ｖへの移行が図られており、さらに２５６MbitＤＲＡ
Ｍでは、供給される電源電圧がＶcc＝２．５Ｖになるも
のと想定されている。

【０００５】さらに、最小加工寸法としてパターンが
０．１５μm 程度が必要と予想される１GbitＤＲＡＭに
至っては、Ｖcc＝１．８Ｖ程度まで低電源電圧化するも
のと予測されている。

【０００６】これらのＤＲＡＭは、メモリセルにデータ
として格納されている信号電荷量が微少であるため、こ
れを検知・増幅して外部に読み出すためには、高感度の
ビット線センスアンプが必要となる。このビット線セン
スアンプが検知・増幅すべきメモリセルからの読み出し
信号量が電源電圧比に比例するため、前述した様に電源
電圧がスケーリングされて低下した場合、読み出し信号
量もそれに比例して減少する。

【０００７】一般的に、このビット線センスアンプは、
２組のＮＭＯＳトランジスタ（以下、ＭＯＳをＮ形と称
する）をクロスカップル接続して構成するＮ形センスア
ンプと２組のＰＭＯＳトランジスタ（以下、ＰＭＯＳを
Ｐ形と称する）を同様にクロスカップル接続したＰ形セ
ンスアンプから構成されたダイナミック型の差動増幅回
路が用いられている。

【０００８】また図２８に示すように、センスアンプへ
の入力端子となるビット線のプリチャージ電圧として
は、電源電圧のｌ／２であるＶcc／２プリチャージ方式
が多用されている。

【０００９】このＶcc／２プリチャージ方式を簡単に説
明すると、外部制御信号ＲＡＳBar（以下、Bar は、反
転信号の￣を意味する）が、”Ｈ”レベルにあるプリチ
ャージサイクルにおいて、ビット線対をＶcc／２にプリ
チャージするものである。このＲＡＳBar 信号が”Ｈ”
から”Ｌ”レベルに遷移し、ＤＲＡＭが読み書きが可能
な状態（アクティブモード）の状態に入ると、ビット線
プリチャージ／イコライズ回路が遮断されて、Ｖcc／２
にプリチャージされたビット線はフローティングとな
り、外部人カアドレスにより選択されたワード線ＷＬが
駆動され、メモリセルからデータがビット線へ読み出さ
れる。

【００１０】次にビット線センスアンプが活性化され
て、ビット線に読み出された微小な信号が検知・増幅さ
れる。

【００１１】より具体的には、ビット線対の”Ｌ”レベ
ル側は前述したＮ形センスアンプにより接地電圧（Ｖs
s）まで放電され、一方ビット線対の”Ｈ”レベル側は
Ｐ形センスアンプにより電源電圧（Ｖcc）まで充電され
る。読み出し動作が完了するとビット線はイコライズさ
れて、再度Ｖcc／２の電圧にプリチャージされる。

【００１２】

【発明が解決しようとする課題】前述したＤＲＡＭ等の
半導体記憶装置の低電源電圧化は、従来からビット線電
圧振幅を小振幅化することで、ビット線充放電電流を減
少させて実現する方法が提案されている。

【００１３】しかしながら、ビット線電圧振幅を小振幅
化させた場合、フリップフロップ形センスアンプを構成
するトランジスタのゲート−ソース間の電圧差が小さく
なってしまう為、センスアンプトランジスタの動作速度
の低下が問題となっていた。Gbit規模の記憶容量を持つ
半導体記憶装置においては、電源電圧Ｖccが１．８Ｖ以
下と非常に小さくなるため、センスアンプトランジスタ
のゲート−ソース間にセンスアンプトランジスタの動作
に必要な、即ちセンスアンプトランジスタの閾電圧以上
のゲート−ソース間電圧が得られず、センス動作が行わ
れないという間題点があった。

【００１４】つまり、前述したようなＶcc／２プリチャ
ージ方式を用いたＤＲＡＭの場合、電源電圧の低電圧化
により、センスアンプ動作時において、センスアンプを
構成するトランジスタに印加されるゲート−ソース間電
圧（Ｖcc／２）自体も必然的に降下してしまい、その結
果、センス動作時間が大幅に遅れるか、あるいは、セン
ス動作不能になる危険性がある。

【００１５】電源電圧をＶcc＝１．８Ｖとした場合を例
にすると、センスアンプトランジスタのゲート−ソース
間には、Ｖcc＝０．９Ｖしか印加されないことになる。
また実際には、センスアンプトランジスタの共通ソース
配線の抵抗による電圧降下が発生し、特に初期センス時
においては、この値はさらに小さくなることが予想され
る。

【００１６】一方で、センスアンプトランジスタの閾値
電圧の絶対値｜Ｖth｜（但し、Ｎ形センスアンプでは正
電圧、Ｐ形センスアンプでは負電圧である）は、閾値バ
ラツキやカットオフ特性を保証するために、０．３Ｖ〜
０．５Ｖ程度が最低限度である。

【００１７】さらに、初期センス時においては、センス
アンプトランジスタのバックゲート効果とあいまって実
質的な｜Ｖth｜はさらに上昇している。そのため、初期
センス時におけるセンスアンプトランジスタのゲート−
ソース間電圧と閾値電圧が極めて近くなり、初期センス
が大幅に遅れ、ＤＲＡＭの高速動作に対して大きな問題
となる。

【００１８】また、ＤＲＡＭで使用されているトランジ
スタの中では、メモリセルトランジスタのゲート電極に
最も高い電圧（昇圧電位）が印加される。これは、”
Ｈ”レベルをメモリセルに書き込む必要が有るためであ
り、その際に必要となるゲート電圧は、ＶＢＬＨ＋Ｖt
h’で表される。ここで、ＶＢＬＨは、”Ｈ”レベルの
電位であり、Ｖth’は、メモリセルトランジスタのバッ
クゲート（基板）に負電位が印加され、且つソース電位
がＶＢＬＨの場合のメモリセルトランジスタの閾値電圧
である。

【００１９】メモリセルキャパシタに蓄積される電荷を
最大にするために、一般的にＶＢＬＨは、チップ内部の
電源電圧（Ｖdd）と等しくされる。

【００２０】一般的には、製造コスト低減のために、ト
ランジスタのゲート酸化膜は、チップ内の全てのトラン
ジスタで同一の厚さのものが使用されているため、ゲー
ト電極に昇圧電位が印加されないトランジスタまでもが
メモリセルトランジスタと同じ厚いゲート酸化膜を使用
せざるを得ず、そのためにＤＲＡＭで使用されるトラン
ジスタは、論理半導体などのトランジスタと比べて、電
流駆動能力などの性能が低いものとなるという問題点が
あった。

【００２１】ゲート酸化膜厚を薄くしてトランジスタの
性能を向上させるためには、昇圧電位を低下させてメモ
リセルトランジスタのゲート酸化膜に印加される電圧を
低減すればよいのであるが、その場合にはチップ内部の
電源電圧が低く成らざるを得ず、一般的な１／２Ｖddプ
リチャージ方式の場合には、センスアンプを構成するト
ランジスタのゲート−ソース間には、最大でも１／２Ｖ
ddしか印加されないため、センスアンプが動作しなくな
るなどの問題点があった。

【００２２】また、一般的にイコライズ回路は、ビット
線対やデータ線対やセンスアンプ駆動線等にそれぞれ設
置される。例えば、ビット線イコライズ回路を例とする
と、図２９に示すように、従来は全てＮ形トランジスタ
で構成されていた。

【００２３】近年における半導体メモリは、大容量化が
図られるため、製造時に発生した不良メモリセルの救済
を行うリタンダンシ技術は必須となっているが、救済を
行った場合にもその不良箇所がなくなるわけではない。

【００２４】例えば、図３０に示すようなビット線とワ
ード線の短絡不良が発生した場合、メモリセルはリタン
ダンシ技術によって置き換え（救済）が行われるが、前
述したように不良箇所はあくまでも残るため、イコライ
ズ回路の動作時には、図中の点線で示すように、ＶＢＬ
→ＰＲＣＨ→ビット線→ワード線→ローデコーダという
経路で貫通電流が流れる。

【００２５】この貫通電流が大きな場合や、ビット線と
ワード線の短絡不良の箇所が多い場合には、リタンダン
シ技術によってメモリセルの救済が可能であるにもかか
わらず、消費電流が規格範囲よりも大きくなってしまう
ため、そのチップは”不良品”となってしまう。

【００２６】この貫通電流を抑えるために、図３１に示
すような電流制限回路をプリチャージ回路とプリチャー
ジ電位供給線の間に挿入することが提案されている。こ
の電流制限回路は、Ｐ形トランジスタで組成することが
望ましいが、その場合には、（１）イコライズ／プリチ
ャージ回路部分とのウエル分離が必要であるため、セン
スアンプ面積が増大する、（２）プリチャージ回路と電
流制限回路を接続する配線が必要となる、という問題点
があった。

【００２７】そこで本発明は、センスアンプ部のビット
線振幅をメモリセルアレイ部のビット線振幅よりも大き
くし、センスアンプ部のビット線のプリチャージ電圧と
メモリセルアレイ部のビット線のプリチャージ電圧を異
なる電圧にして、高速なセンス動作及びセンスマージン
の拡大が実現する半導体記憶装置を提供することを目的
とする。

【００２８】

【課題を解決するための手段】本発明は上記目的を達成
するために、データを電気的に記録、読み出し可能なメ
モリセルが２次元的に配置され、前記各メモリセルは、
交差して配線される複数のビット線対と複数のワード線
とのそれぞれ１線に接続され形成されるメモリセルアレ
イ部を有し、各々の前記ビット線対に転送ゲートを介し
て、前記メモリセルに記憶されるデータの検知及び増幅
を行うセンスアンプ部が設けられた半導体記憶装置にお
いて、前記メモリセルアレイ部に接続されるビット線に
印加される信号の電圧振幅が、前記センスアンプ部に接
続されるビット線に印加される信号の電圧振幅と異な
り、若しくは／及び、プリチャージ期間中に前記メモリ
セルアレイ部に接続されるビット線に印加されるプリチ
ャージ電圧と前記センスアンプ部に接続されるビット線
に印加されるプリチャージ信号電圧が異なる半導体記憶
装置を提供する。

【００２９】さらに、データを電気的に記録、読み出し
可能なメモリセルが２次元的に配置され、前記各メモリ
セルは交差して配線された複数のビット線対と複数のワ
ード線とのそれぞれ１線に接続され形成されるメモリセ
ルアレイ部を有し、各々の前記ビット線対に接続される
転送ゲートを介して、前記メモリセルに記憶されるデー
タの検知及び増幅を行うセンスアンプ部が設けられた半
導体記憶装置において、前記転送ゲートは、ＰＭＯＳト
ランジスタで構成されるＰ形転送ゲートであり、該Ｐ形
転送ゲートを導通状態に設定する際に、チップ内に集積
される予め定めた複数のトランジスタの閾値変動を検知
し、自己整合的に、前記閾値変動値に連動して変化し、
変動補償が施された出力信号を生成する閾値変動補償手
段と、前記閾値変動補償手段が生成した出力信号を基準
信号として、前記Ｐ形転送ゲートを駆動させるＰ形転送
ゲート駆動手段とからなる定電圧発生手段を備える半導
体記憶装置を提供する。

【００３０】以上のような構成の半導体記憶装置によ
り、センスアンプ部のビット線振幅をメモリセルアレイ
部のビット線振幅よりも大きくすることで、さらに、セ
ンスアンプ部のビット線のプリチャージ電圧とメモリセ
ルアレイ部のビット線のプリチャージ電圧を異なる電圧
とすることで、高速なセンス動作、センスマージンの拡
大が実現され、低電源電圧化に際しても、従来よりも低
い電源電圧でも確実なセンス動作が可能となる。

【００３１】さらに閾値変動補償手段及びＰ形転送ゲー
ト駆動手段からなる定電圧発生手段により、Ｐ形転送ゲ
ート及びメモリセルトランジスタの閾値電圧の製造時の
特性や閾値の違い対しても、メモリセルアレイ部とセン
スアンプ部のビット線対間に電圧差が生じるように補償
を行い、メモリセルのデータ保持特性の劣化を回避させ
る。

【００３２】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。

【００３３】本発明の半導体記憶装置は、図１に示すよ
うなブロック構成のダイナミック型ＲＡＭ（ＤＲＡＭ）
に適用される。

【００３４】これらの構成において、メモリセルアレイ
部１の対を成す相補線となるビット線ＢＬ１，ＢＬ１Ba
r ，ＢＬ２，ＢＬ２Bar （以下、Bar は、反転信号の￣
を意味する）の電圧振幅を電源電圧Ｖccの範囲よりも小
さくすることで、低消費電力化を実現する。且つセンス
アンプ部２のビット線間の電圧振幅をメモりセルアレイ
部１のビット線の電圧振幅よりも大きくし、さらにセン
スアンプ部２のビット線のプリチャージ電圧とメモリセ
ルアレイ部１のビット線のプリチャージ電圧を異なる電
圧とすることにより、センスアンプを構成するトランジ
スタのゲート−ソースの間の電圧差を大きくとり、それ
によってメモリセルアレイ部１のビット線の電圧振幅が
小さい場合においても、高速かつ確実なセンスアンプ動
作を実現するものである。

【００３５】また、センスアンプ部２をＰＭＯＳトラン
ジスタ（以下、ＰＭＯＳをＰ形と称する）で構成された
Ｐ形転送ゲート３を通じて、メモリセルアレイ部１に接
続することにより、新たに回路を付加することなく、セ
ンスアンプ部２での大きなビット線電圧振幅をメモリセ
ルアレイ部１での小さなビット線振幅に変換することを
可能とする。

【００３６】後述する実施形態において、Ｐ形トランジ
スタで構成されたＰ形センスアンプと、ＮＭＯＳトラン
ジスタ（以下、ＮＭＯＳをＮ形と称する）で構成された
Ｎ形センスアンプとを、Ｎ形トランジスタで構成された
Ｎ形転送ゲート及び、Ｐ形転送ゲートを通じて、メモリ
セルアレイ部と接続することにより同様に作用効果が得
られる。

【００３７】その他通常のカラムセレクタ４と、ビット
線イコライザ５と、カラムデコーダ６と、ロウデコーダ
７等とが設けられる。

【００３８】図２は本発明の第１の実施形態として、Ｄ
ＲＡＭにおけるメモリセルアレイ部及びセンスアンプ部
の等価回路を示す。ここでは、図１に示したうちの特徴
的な構成のみを示し、その動作をわかり易く説明する。

【００３９】この回路構成において、メモリセルアレイ
部１１は、ビット線対ＢＬ，ＢＬBar によりＰ形転送ゲ
ート１２，１３を介して、それぞれセンスアンプ部１４
に接続される。

【００４０】前記メモリセルアレイ部１１において、例
えば、複数のメモリセルが２次元的に配置されており、
そのうちの代表的に示すメモリセル１５，１６のロウ方
向にワード線ＷＬ0 ，ＷＬ1 が接続され、これと直交す
るカラム方向にビット線対ＢＬ(Array) ，ＢＬ(Array)B
arが接続され、これらの一端にＰ形転送ゲート１２，１
３が接続される。これらのＰ形転送ゲート１２，１３
は、後述する転送ゲート制御線１９に入力される制御信
号φT により駆動される。尚、以下に述べる各実施形態
においても、メモリセルアレイ部は、複数のメモリセル
からなるが説明の簡略化のために、代表的なメモリセル
のみを示し説明する。

【００４１】また、センスアンプ部１４は、Ｎ形トラン
ジスタ対からなるＮ形センスアンプ１７と、Ｐ形トラン
ジスタからなるＰ形センスアンプ１８とがクロスカップ
ル接続して構成され、それぞれのセンスアンプのトラン
ジスタのゲートの一方がビット線ＢＬ(S/A) に，他方が
ＢＬ(S/A)Barに接続される。また、Ｎ形センスアンプ１
７は、ロウ方向にＮ形センスアンプ駆動線ＳＡＮBar と
接続され、Ｐ形センスアンプ１８は、ロウ方向にＰ形セ
ンスアンプ駆動線ＳＡＰと接続される。

【００４２】この構成において、センス動作が行われ、
センスアンプ部のビット線ＢＬ(S/A) とＢＬ(S/A)Barの
電圧が、それぞれＶＢＬＨ（Bit-Line Voltage High)と
ＶＢＬＬ（Bit-Line Voltage Low) になった場合を考え
ると、ビット線ＢＬ(Array)とＢＬ(Array)Barは、それ
ぞれＰ形転送ゲート１２，１３を通じて、それぞれビッ
ト線ＢＬ(S/A) とＢＬ(S/A)Barに接続されているため、
Ｐ形トランジスタのいわゆる、閾値落ち効果によって、
ＢＬ(Array) の電圧はＶＢＬＨ（電源電圧Ｖccと同等）
に、ＢＬ(Array)Barの電圧は、ＶＢＬＬ＋｜Ｖthp ｜に
なる。ここでＶthp は、転送ゲートを構成するＰ形トラ
ンジスタの閾値電圧である。

【００４３】これらのセンス／リストア動作について、
図３に示すメモリセルアレイ部のビット線の電圧波形と
センスアンプ部のビット線の電圧波形を参照して、詳細
に説明する。

【００４４】ここで、図３に示す各電圧レベルは、ワー
ド線ＷＬのＨigh レベルである昇圧電圧Ｖpp、電源電圧
Ｖcc、ビット線のプリチャージ電圧ＶＢＬ、ＧＮＤ電圧
Ｖss、メモリセルアレイ部のＬowレベルのビット線電圧
ＶＢＬＬ、Ｈigh レベルのビット線電圧ＶＢＬＨ、及び
Ｐ形トランジスタから成る転送ゲートの閾値電圧Ｖthp
をそれぞれ表している。

【００４５】また、各電圧波形としては、ワード線ＷＬ
の電圧波形と、メモリセルアレイ部のビット線ＢＬ(Arr
ay) の電圧波形と、前記ビット線ＢＬ(Array) と対を成
すメモリセルアレイ部のビット線ＢＬ(Array)Barの電圧
波形と、センスアンプ部のビット線ＢＬ(S/A) の電圧波
形と、ビット線ＢＬ(S/A) と対を成すセンスアンプ部の
ビット線ＢＬ(S/A)Barの電圧波形を表す。

【００４６】このセンス／リストア動作が行われる前の
初期状態、即ちプリチャージ期間においては、メモリセ
ルアレイ部１１とセンスアンプ部１４に接続される各ビ
ット線（ＢＬ(Array) ，ＢＬ(Array) ，ＢＬ(S/A) ，Ｂ
Ｌ(S/A)Bar）の電圧と、センスアンプ駆動線（ＳＡＮBa
r ，ＳＡＰ）の電圧は、共にビット線プリチャージ電圧
ＶＢＬにプリチャージされている。

【００４７】また、ワード線ＷＬ0 ，ＷＬ1 の電圧はＧ
ＮＤ電圧Ｖssに設定され、また転送ゲート制御線１９
は、非活性化されている。

【００４８】まず、転送ゲート制御線１９が活性化さ
れ、次にワード線ＷＬ0 ，ＷＬ1 の電圧がＶssからＶpp
に活性化され、それぞれメモリセル１５，１６内の情報
がビット線に転送される。

【００４９】その後、Ｎ形センスアンプ駆動線ＳＡＮBa
r の電圧がＶss、Ｐ形センスアンプ駆動線ＳＡＰの電圧
がＶccに変化し、センス動作が開始される。それにより
センスアンプ部のビット線の電圧は、Ｖss／Ｖccにセン
スされる。ここで、ビット線ＢＬ(Aray)の電圧がＶcc
に、ビット線ＢＬ(Array)Barの電圧がＶssにセンスされ
るものと仮定する。

【００５０】この時、センスアンプ部１４のビット線Ｂ
Ｌ(S/A) ，ＢＬ(S/A)Barの電圧は、Ｐ形転送ゲート１
２，１３を介して、メモリセルアレイ部１１のビット線
ＢＬ(Aray)，ＢＬ(Array)Barに転送されるが、Ｐ形転送
ゲート１２，１３がＰ形トランジスタで構成されるた
め、ビット線ＢＬ(S/A)BarのＶssの電圧は、そのままビ
ット線ＢＬ(Array) には転送されない。実際のビット線
ＢＬ(Array)Barの電圧は、Ｖssに転送ゲートの閾値電圧
Ｖthp だけ足された高い電圧になる。但し、ビット線Ｂ
Ｌ(S/A) のＶccの電圧は、そのままビット線ＢＬ(Arra
y) に転送される。その後、ワード線が非活性化され、
センス／リストア動作が終了する。

【００５１】また、データの書き込み動作は、従来のＤ
ＲＡＭと同様にセンスアンプが活性化されている間に書
き込む情報をカラムセレククを介して転送することで行
われる。センス動作時において、Ｎ形センスアンプを構
成するトランジスタのゲート−ソース間に加わる電圧差
について考えると、一般的なＶcc／２プリチャージのＤ
ＲＡＭでは、Ｎ形センスアンプを構成するトランジスタ
のゲート−ソース間には、Ｖgs＝ＶＢＬ−ＶＢＬＬの電圧差が動作時に印加されていたが、本発明において
は、Ｖgs＝ＶＢＬ−（ＶＢＬＬ−Ｖthp ）となり、従来に比べて、転送ゲートのＰ形トランジスタ
の閾値電圧だけ電圧差が生じる。

【００５２】つまり、転送ゲート１９を構成するＰ形ト
ランジスタの閾値電圧Ｖthp 分だけ、メモリセルアレイ
部１１とセンスアンプ部１４との間で低い電圧側に電圧
差が発生するため、高い電圧（電源電圧Ｖcc）側をさら
に低くしても、常に閾値電圧Ｖthp 分の電圧差が確保さ
れ、確実なセンス／リストア動作が可能である。そのた
め、従来の電源電圧よりも低い電源電圧を用いることが
できる。

【００５３】これにより従来よりも高速なセンス動作が
行われ、従来よりも低い電源電圧での書き込み読み出し
動作が可能になる。また、転送ゲート制御線の活性化の
タイミングは、ワード線の活性化の直前でなく、センス
アンプ駆動線の活性化の直前であってもかまわない。

【００５４】以上、説明したように、本実施形態によれ
ば、何ら特別な回路を付加しなくとも、センスアンプ部
での大きなビット線の電圧振幅をメモリセルアレイ部で
の小さなビット線電圧振幅に変換することが可能とな
る。

【００５５】また、図２に示されたＰ形ＭＯＳトランジ
スタ１２，１３、及びＰ形センスアンプ１８は、同じウ
エル内で形成することが可能である。従って、Ｐ形ＭＯ
Ｓトランジスタ１２、１３を付加しても大幅な平面積の
増大にはならない。

【００５６】また、本実施形態では、閾値上げを積極的
に利用するため、制御信号φＴには、昇圧した電圧を用
いる必要はなく、通常の電源電圧を利用することができ
る。

【００５７】次に本発明の半導体記憶装置をシェアード
センスアンプ方式に適用した第２の実施形態について説
明する。

【００５８】前述した第１の実施形態は、図２に示す１
つのセンスアンプ部と１つのメモリセルアレイ部が対応
した等価回路を一例として説明したが、本実施形態で
は、図４に示すようなシェアードセンスアンプ方式にお
いても、同等の作用、効果が得られる。

【００５９】図４に示す半導体記憶装置の概略的な等価
回路は、特徴的な部分のみを示しており、中央には位置
される１つのセンスアンプ部２１を２つのメモリセルア
レイ部２２，２３で共有したシェアードセンスアンプ方
式の構成例である。

【００６０】この構成において、メモリセルアレイ部２
２は、複数のメモリセルが２次元的に配置されており、
例えばメモリセル２４，２５には、ロウ方向にそれぞれ
ワード線ＷＬ0A，ＷＬ1Aが接続され、カラム方向にビッ
ト線ＢＬ(Array) ＡとＢＬ(Array) ＡBar が接続され
る。

【００６１】同様に、メモリセルアレイ部２３において
も、複数のメモリセルがマトリックス状に配置されてお
り、例えばメモリセル２６，２７には、ロウ方向にそれ
ぞれワード線ＷＬ0B，ＷＬ1Bが接続され、カラム方向に
ビット線ＢＬ(Array) とＢＬ(Array)Barが接続される。

【００６２】そして、センスアンプ部２１は、Ｎ形トラ
ンジスタ対からなるＮ形センスアンプ２８と、Ｐ形トラ
ンジスタからなるＰ形センスアンプ部２９とで構成さ
れ、それぞれのセンスアンプのトランジスタのゲートの
一方がビット線ＢＬ(S/A) に，他方がビット線ＢＬ(S/
A)Barに接続される。また、Ｎ形センスアンプ２８は、
ロウ方向にＮ形センスアンプ駆動線ＳＡＮBar と接続さ
れ、Ｐ形センスアンプ２９は、ロウ方向にＰ形センスア
ンプ駆動線ＳＡＰと接続される。尚、簡略化のために図
示していないが、実際のセンスアンプ部には、この他に
ビット線イコライザとカラムセレクタが設置される。

【００６３】そして、前記センスアンプ部２１のビット
線対ＢＬ(S/A) ，ＢＬ(S/A)Barの各一端側と、メモリセ
ルアレイ部２２のビット線ＢＬ(Array) Ａ，ＢＬ(Arra
y) ＡBar とは、それぞれＰ形トランジスタからなるＰ
形転送ゲート３０，３１を介して、接続される。また同
様に、前記ビット線対ＢＬ(S/A) ，ＢＬ(S/A)Barの各他
端側と、メモリセルアレイ部２２のビット線ＢＬ(Arra
y) Ａ，ＢＬ(Array) ＡBar とは、それぞれＰ形トラン
ジスタからなるＰ形転送ゲート３４，３５を介して、接
続される。

【００６４】前記Ｐ形転送ゲート３０，３１は、転送ゲ
ート制御線３４に接続され、入力する制御信号φTAによ
り駆動され、同様にＰ形転送ゲート３２，３３は、転送
ゲート制御線３５に接続され、入力する制御信号φTBに
より駆動される。尚、図示していないが、実際のセンス
アンプ部２１には、この他にビット線イコライザとカラ
ムセレククが設置される。

【００６５】この様に構成された半導体記憶装置のセン
ス／リストア動作は、前述した図３に示すメモリセルア
レイ部のビット線の電圧波形とセンスアンプ部のビット
線の電圧波形と同等であり、同じ効果が得られ、且つ１
つのセンスアンプ部を２つのメモリアレイ部が共有して
いるため、高集積化が容易に実現できる。

【００６６】また、図４に示されたＰ形ＭＯＳトランジ
スタ３０〜３３、及びＰ形センスアンプ２９は、同じウ
エル内で形成することが可能である。従って、Ｐ形ＭＯ
Ｓトランジスタ３０〜３３を付加しても大幅な平面積の
増大にはならない。

【００６７】また、本実施形態では、閾値上げを積極的
に利用するため、制御信号φＴには、昇圧した電圧を用
いる必要はなく、通常の電源電圧を利用することができ
る。

【００６８】次に本発明による半導体記憶装置の第３の
実施形態について説明する。

【００６９】本実施形態は、前述した図２の構成におい
て、図５に示すようなメモリセルアレイ部のビット線の
電圧波形とセンスアンプ部のビット線の電圧波形とでプ
リチャージ電圧が異なるように設定された例である。こ
の図５に示した各信号レベル及び各信号波形において、
図３に記載した信号と同じ部位からの信号には、同じ参
照符号を付す。ここで、φT は、転送ゲート制御線の電
圧波形を表す。

【００７０】本実施形態は、センス／リストア動作が行
われる前のプリチャージ期間においては、メモリセルア
レイ部１１に接続されるビット線ＢＬ(Array) ，ＢＬ(A
rray)Bar側のプリチャージ電圧をセンスアンプ部のビッ
ト線ＢＬ(S/A) ，ＢＬ(S/A)Bar側のプリチャージ電圧よ
りも高いＶcc電圧にプリチャージする。そして、ワード
線ＷＬ0 ，ＷＬ1 が活性化されて情報がメモリセルから
メモリセルアレイ部のビット線に転送された後に、転送
ゲート制御線１９を活性化する。

【００７１】本実施形態において、センスアンプ部１４
のビット線ＢＬ(S/A) ，ＢＬ(S/A)Barに設定可能なプリ
チャージ電圧のＶＢＬ(S/A) の範囲は、ＶＢＬ(Array) ≦ＶＢＬ(S/A) ≦Ｖcc である。このような設定により、Ｎ形センスアンプのト
ランジスタのゲート−ソース間の電圧差が従来のよりも
増大される。本実施形態では、図５に示すビット線ＶＢ
Ｌ(S/A) の電圧が最大とした場合、つまりＶＢＬ(S/A)
＝Ｖccに設定した例を示している。

【００７２】このようなプリチャージ電圧にＶccとＶＢ
Ｌの電圧差を持たせたプリチャージ状態において、転送
ゲート制御線１９が活性化されると、図５に示すように
ビット線ＢＬ(S/A) ，ＢＬ(S/A)Barのプリチャージ電圧
Ｖccが下降し、ビット線ＢＬ(S/A) ，ＢＬ(S/A)Barのプ
リチャージ電圧Ｖssが上昇する。これらの電圧が交差す
る電圧（ΔＶ）は、センスアンプ部ビット線のビット線
容量とメモリセルアレイ部ビット線のビット線との容量
比に応じて上昇する。

【００７３】例えば、センスアンプ部のビット線容量を
ＣB(S/A)、メモリセルアレイ部のビット線容量をＣB(Ar
ray)、転送ゲート制御線１９を活性化する前のメモリセ
ルアレイ部とセンスアンプ部のビット線の電圧をそれぞ
れＶArray,ＶS/A とすると、ビット線電圧の上昇した電
圧は、センスアンプ部のビット線（ΔＶSA）とメモリセ
ルアレイ部のビット線（ΔＶArray ）とで、それぞれ、

【数１】

【００７４】で求められる。このビット線電圧の上昇し
た電圧ΔＶにより、所定の電圧Ｖccまでに到達する時間
が短縮されるため、前述した実施形態よりも、さらに高
速なセンス動作が可能になる。また、転送ゲート１９を
構成するＰ形トランジスタの閾値電圧Ｖthp 分だけ、メ
モリセルアレイ部１１とセンスアンプ部１４との間で低
圧側に電圧差が発生するため、高い電圧（電源電圧Ｖc
c）側をさらに低くしても常に閾値電圧Ｖthp 分の電圧
差が確保され、確実なセンス／リストア動作が可能であ
る。従って、従来の電源電圧よりも低い電源電圧を用い
ることができる。

【００７５】次に本発明による半導体記憶装置の第４の
実施形態について説明する。

【００７６】図６は、本実施形態の半導体記憶装置にお
けるメモリセルアレイ部とセンスアンプ部の等価回路を
示し、図７は、この構成におけるセンス／リストア動作
時のビット線電圧波形を示す。この構成において、図２
に示した構成部位と同等の部位には、同じ参照号を付し
て、その説明を省略する。

【００７７】前述した各実施形態では、Ｐ形トランジス
タからなるＰ形転送ゲート１９を用いていたが、本実施
形態では、Ｎ形トランジスタからなるＮ形転送ゲート４
１，４２を用いた構成である。

【００７８】この構成において、図７に示した各電圧レ
ベルは、ワード線ＷＬ0 ，ＷＬ1 のＨigthレベルである
昇圧電圧Ｖpp、電源電圧Ｖcc、ビット線のプリチャージ
電圧ＶＢＬ、メモリセルトランジスタの閾値電圧Ｖth(c
ell)、Ｎ形トランジスタからなるＮ形転送ゲート４１，
４２の閾値電圧Ｖthn 、メモリセルアレイ部１１のビッ
ト線ＢＬ(Array)Bar，ＢＬ(Array) の電圧振幅の最大値
ＶＢＬＨ及び、最小値ＶＢＬＬ（ＧＮＤ電圧Ｖss）を表
す。

【００７９】また、各電圧波形としては、ワード線ＷＬ
の電圧波形と、メモリセルアレイ部のビット線ＢＬ(Arr
ay) の電圧波形と、前記ビット線ＢＬ(Array) と対を成
すメモリセルアレイ部のビット線ＢＬ(Array)Barの電圧
波形と、センスアンプ部のビット線ＢＬ(S/A) の電圧波
形と、ビット線ＢＬ(S/A) と対を成すセンスアンプ部の
ビット線ＢＬ(S/A)Barの電圧波形を表す。

【００８０】本実施形態の構成及びリード／リストア動
作は、転送ゲートに従来と同様のＮ形トランジスタを使
用する以外、基本的に第１の実施形態と同等である。

【００８１】センス動作時において、Ｐ形センスアンプ
１８を構成するトランジスタのゲート−ソース間に加わ
る電圧差について考えると、一般的に、Ｖcc／２プリチ
ャージのＤＲＡＭでは、Ｎ形センスアンプ１７を構成す
るトランジスタのゲート−ソース間には、Ｖgs＝ＶＢＬ−ＶＢＬＬの電圧差が動作時に印加されるが、本発明においては、Ｖgs＝（ＶＢＬＨ＋Ｖthn ）−ＶＢＬＬとなり、転送ゲート１９を構成するＮ形トランジスタの
閾値電圧Ｖthn 分だけ、従来よりもメモリセルアレイ部
１１とセンスアンプ部１４との間で高電圧側に電圧差が
発生し、確実で高速なセンス動作が可能である。

【００８２】また、従来よりも低い電源電圧での動作が
可能である。これに加えて、メモリセルに”Ｈigh ”情
報を書き込むために必要なビット線電圧が、従来のＶcc
に比べてＶthn 分だけ低いＶＢＬＨであるために、ワー
ド線の昇圧電圧を従来よりもＶthn だけ低くすることが
できる。

【００８３】従って、メモリセルトランジスタへの信頼
性が向上し、また電流駆動能力の高いトランジスタを使
用することが可能となる。さらに、ワード線の電圧の非
活性化レベルをＶssよりも低くすることで、メモリセル
のトランジスタの閾値電圧を更に低くすることができ、
ワード線電圧の活性化レベルを更に低くすることも可能
である。これによって昇圧電圧Ｖppを不必要とすること
も可能である。

【００８４】本実施形態をＬＯＧｌＣ混載ＤＲＡＭに適
用した場合、ＬＯＧｌＣ部におけるトランジスタとＤＲ
ＡＭ部におけるトランジスタの共通化が可能となり、製
造プロセスの簡略化及び共通化が実現され、製造コスト
の大幅な低減及び、製造工程の簡易による製造時間の短
縮が実現する。

【００８５】尚、本実施形態における転送ゲート制御線
の活性化のタイミングは、ワード線の活性化の直前でな
く、センスアンプ駆動線の活性化の直前であってもよ
い。

【００８６】本実施形態は図６に示した等価回路を例と
したが、他にも図４に示したようなシェアードセンスア
ンプ方式において、Ｎ形転送ゲートを採用することによ
り、同様な作用効果が得られる。また、センスアンプ部
１４には、この他にビット線イコライザとカラムセレク
タ（図示せず）が設置される。

【００８７】また、図６に示されたＮ形ＭＯＳトランジ
スタ４１，４２、及びＮ形センスアンプ１７は、同じウ
エル内で形成することが可能である。従って、Ｎ形ＭＯ
Ｓトランジスタ４１，４２を付加しても大幅な平面積の
増大にはならない。

【００８８】また、本実施形態では、閾値上げを積極的
に利用するため、制御信号φＴには、昇圧した電圧を用
いる必要はなく、通常の電源電圧を利用することができ
る。

【００８９】次に本発明による半導体記憶装置の第５の
実施形態について説明する。

【００９０】本実施形態の構成は、前述した図６に示し
た構成と同等であり、メモリセルアレイ部のビット線と
センスアンプ部のビット線とのプリチャージ電圧が異な
る電圧に設定され、動作が異なっている。

【００９１】図８においては、メモリセルアレイ部１１
のビット線ＢＬ(Array) ，ＢＬ(Array)Barの電圧波形、
センスアンプ部１４のビット線ＢＬ(S/A) ，ＢＬ(S/A)B
arの電圧波形、ワード線ＷＬ0 ，ＷＬ1 の電圧波形及
び、転送ゲート制御線１９の電圧波形φT の波形を表
す。

【００９２】図８に示すように、ビット線ＢＬ(Array)
，ＢＬ(Array)Barのプリチャージ電圧をＶＢＬに設定
し、センスアンプ部のビット線ＢＬ(S/A) ，ＢＬ(S/A)B
arのプリチャージ電圧をＶＢＬＬ（Ｖss）に設定する。
センスアンプ部のビット線対のプリチャージ電圧ＶＢＬ
(S/A) は、ＶＢＬＬ≦ＶＢＬ(S/A) ≦ＶＢＬ(Array) の範囲の電圧をとることが可能である。本実施形態は、
ＶＢＬ(S/A) が最小の場合、ＶＢＬ(S/A) ＝Ｖss（ＶＢ
ＬＬ）に設定した例である。

【００９３】まず、ワード線ＷＬ0 ，ＷＬ1 の電圧がＶ
ssからＶppに活性化されて、情報がメモリセル１５，１
６からメモリセルアレイ部１１のビット線ＢＬ(Array)
，ＢＬ(Array)Barに転送された後に、転送ゲート制御
線１９の電圧波形φT がＶssからＶppに昇圧し、転送ゲ
ート４１，４２が活性化される。

【００９４】この転送ゲート制御線１９が活性化される
と、前述した図５に示したと同様に、ビット線電圧ＶＢ
Ｌから下降した電圧（△Ｖ）から、所定の電圧Ｖssまで
に到達する時間が短縮されるため、前述した第５の実施
形態よりもさらに高速なセンス動作が可能である。

【００９５】この様なプリチャージ電圧にＶccとＶＢＬ
の電圧差を持たせたプリチャージ状態において、プリチ
ャージ期間におけるセンスアンプ部のビット線対のプリ
チャージ電圧をメモリセルアレイ部のビット線対のプリ
チャージ電圧よりも低い電圧にプリチャージすること
で、Ｐ形センスアンプのトランジスタのゲート−ソース
間の電圧差を従来よりも増大させ、前述した実施形態と
同様な効果が得られる。尚、本実施形態では、図６に示
した構成例で説明したが、図４に示すようなシェアード
センスアンプ方式に適用しても、同様な動作により、同
等の作用効果が得られる。また、実際のセンスアンプ部
には、この他にビット線イコライザとカラムセレクク
（図示せず）が設置される。

【００９６】次に本発明による半導体記憶装置の第６の
実施形態について説明する。

【００９７】図９は、本実施形態におけるメモリセルア
レイ部とセンスアンプ部の等価回路を示し、図１０は、
その等価回路の動作時の各ビット線の電圧波形と、ワー
ド線の電圧波形を示す。

【００９８】図９に示す半導体記憶装置は、複数のメモ
リセルが２次元的に配置され、それぞれロウ方向にワー
ド線ＷＬ0 ，…，ＷＬn 、カラム方向にビット線ＢＬ(A
rray) ，ＢＬ(Array)Barが接続されるメモリセルアレイ
部５１と、Ｎ形トランジスタ対からなるＮ形センスアン
プ５２と、Ｎ形センスアンプ５２に接続され、Ｐ形セン
スアンプ分離用のＰ形トランジスタからなるＰ形転送ゲ
ート５４，５５と、Ｐ形トランジスタ対からなるＰ形セ
ンスアンプ５３と、Ｐ形センスアンプ５３に接続され、
Ｐ形センスアンプ分離用のＮ形トランジスタからなるＮ
形転送ゲート５６，５７とで構成される。

【００９９】この構成においては、Ｎ形センスアンプ５
２とＰ形センスアンプ５３を分離して配置し、Ｎ形セン
スアンプ５２はＰ形転送ゲート５４，５５を通じて、Ｐ
形センスアンプ５３はＮ形転送ゲート５６，５７を通じ
て、情報の書き込み・読み出しを行い、メモリセルアレ
イ部５１とＮ形及びＰ形センスアンプ部５２，５３のビ
ット線の電圧振幅を異ならせて、センスアンプトランジ
スタのゲート−ソース間電圧差を大きく取り、センス動
作の高速化、信頼性の向上を実現する。Ｐ形転送ゲート
５４，５５及びＮ形転送ゲート５６，５７は、転送ゲー
ト制御線５８，５９が活性化されることにより、動作す
る。

【０１００】図１０は、本実施例におけるセンス／リス
トア動作時のビット線電圧波形を示す。図１０に示す各
信号レベルにおいて、メモリセルアレイ部５１のビット
線ＢＬ(Array) ，ＢＬ(Array)Barの電圧振幅の最大値Ｖ
ＢＬＨ、その最小値ＶＢＬＬとし、ワード線ＷＬのＨig
thレベルである昇圧電圧Ｖpp、電源電圧Ｖcc、ビット線
のプリチャージ電圧ＶＢＬ、メモリセルアレイ部のＬow
レベルのビット線電圧ＶＢＬＬ（Ｖss）、Ｈigthレベル
のビット線電圧ＶＢＬＨ（Ｖcc−Ｖthn ）、及びＰ形転
送ゲートの閾値電圧Ｖthp 及び、Ｎ形トランジスタの閾
値電圧Ｖthn をそれぞれ表している。

【０１０１】また、電圧波形としては、メモリセルトラ
ンジスタの閾値電圧Ｖth(cell)、Ｎ形トランジスタの閾
値電圧Ｖthn 、Ｎ形センスアンプ５２のビット線ＢＬ(n
-S/A) ，ＢＬ(n-S/A)Barの電圧波形、Ｐ形センスアンプ
５３のビット線ＢＬ(p-S/A)，ＢＬ(p-S/A)Barの電圧波
形、ワード線ＷＬの電圧波形を表している。

【０１０２】図１０に示すように、転送ゲート制御線５
８の活性化によりＰ形転送ゲート５４，５５が駆動さ
れ、ビット線ＢＬ(n-S/A)Barの電圧が、ＢＬ(Array)Bar
の電圧よりも閾値電圧Ｖthp 分だけ低くなる。また、転
送ゲート制御線５９の活性化によりＮ形転送ゲート５
６，５７が駆動され、ビット線ＢＬ(p-S/A) の電圧が、
ＢＬ(Array) の電圧よりも閾値電圧Ｖthn 分だけ高くな
る。

【０１０３】このような構成により、図３及び図７に示
した構成の双方の利点を有して、ビット線ＢＬ(Array)
若しくは、ＢＬ(Array)Barの電圧に比べて、閾値電圧Ｖ
thn分だけ高く若しくは、閾値電圧Ｖthp 分だけ低くな
り、それぞれに電圧差が確保され、確実なセンス／リス
トア動作が可能である。そのため、従来の電源電圧より
も低い電源電圧を用いることができる。

【０１０４】また本実施形態における転送ゲート制御線
の活性化のタイミングは、ワード線の活性化の直前でな
く、センスアンプ駆動線の活性化の直前であってもよ
い。

【０１０５】尚、本実施形態は、図９に示すような等価
回路を例として説明したが、図１１に示すように、メモ
リセルアレイ部５１がＰ形転送ゲート５４，５５を介し
てＮ形センスアンプ５２と接続され、反対側に、Ｎ形転
送ゲート５６，５７介して、Ｐ形センスアンプ５３に接
続されて構成される等価回路でも同様の動作が可能であ
る。尚、簡略化の為に図９、図１１には示していない
が、実際のセンスアンプ部には、この他にビット線イコ
ライザとカラムセレクタが設置される。

【０１０６】また、図９及び図１１に示されたＰ形ＭＯ
Ｓトランジスタ５４，５５、及びＰ形センスアンプ５３
は、同じウエル内で形成することが可能である。従っ
て、Ｐ形ＭＯＳトランジスタ５４，５５を付加しても大
幅な平面積の増大にはならない。

【０１０７】さらに、本実施形態では、閾値上げを積極
的に利用するため、制御信号φＴには、昇圧した電圧を
用いる必要はなく、通常の電源電圧を利用することがで
きる。

【０１０８】次に本発明による半導体記憶装置の第７の
実施形態について説明する。

【０１０９】本実施形態は、図９に示した構成と同等の
構成であり、前述した第３，第５の実施形態を組み合わ
せたメモリセルアレイ部のビット線とセンスアンプ部の
ビット線とで異なるプリチャージ電圧に設定したもので
ある。

【０１１０】図１２は、本実施形態におけるメモリセル
アレイ部のビット線の電圧波形とセンスアンプ部のビッ
ト線の電圧波形を示す。

【０１１１】この図１２に示す各信号レベルは、図１０
に示す各信号レベルと同等であり、電圧波形としては、
メモリセルトランジスタの閾値電圧Ｖth(cell)、Ｎ形ト
ランジスタの閾値電圧Ｖthn 、Ｎ形センスアンプ５２の
ビット線ＢＬ(n-S/A) ，ＢＬ(n-S/A)Barの電圧波形、Ｐ
形センスアンプ５３のビット線ＢＬ(p-S/A) ，ＢＬ(p-S
/A)Barの電圧波形、ワード線ＷＬの電圧波形、Ｐ形転送
ゲート５４，５５の転送ゲート制御線φTp、Ｎ形転送ゲ
ート５６，５７の転送ゲート制御線φTnを表している。

【０１１２】本実施形態は、メモリセルアレイ部のビッ
ト線ＢＬ(Array) ，ＢＬ(Array)Barのプリチャージ電圧
をＶＢＬ(cell)、センスアンプ部のビット線ＢＬ(n-S/
A) ，ＢＬ(n-S/A)Bar及びＢＬ(p-S/A) ，ＢＬ(p-S/A)Ba
rのプリチャージ電圧をＶＢＬ(cell)よりも高い電圧Ｖ
ＢＬ(S/A) に設定する。

【０１１３】ここで、センスアンプ部のビット線対のプ
リチャージ電圧ＶＢＬ(S/A) は、ＶＢＬ(Array) ≦ＶＢＬ(S/A) ≦Ｖcc の範囲の電圧をとることが可能である。

【０１１４】このようなプリチャージ電圧に設定するこ
とにより、第３，第５の実施形態で説明したと同様の動
作が行われ、Ｎ形センスアンプのトランジスタのゲート
−ソース間の電圧差を、従来よりも増大させる。一般的
に、Ｎ形センスアンプの動作開始後にＰ形センスアンプ
が動作を開始するため、Ｎ形センスアンプのセンスアン
プトランジスタのゲート−ソース間電圧差を大きくとる
ことは、高速なセンス動作、センスマージンの改善など
の効果が得られる。

【０１１５】また本実施形態では、ワード線が活性化さ
れて情報がメモリセルからメモリセルアレイ部のビット
線に転送された後に、転送ゲート制御線が活性化され
る。

【０１１６】次に本発明による半導体記憶装置の第８の
実施形態について説明する。

【０１１７】図１３は本実施形態における、１組のセン
スアンプ部６１を２つのメモリセルアレイ部６２，６３
で共有した、いわゆるシェアードセンスアンプ方式に適
用した等価回路を示す。

【０１１８】本実施形態は、前述した第２の実施形態
と、第６の実施形態を組み合わせた構成であり、それぞ
れのメモリアレイ部は、図１０に示す動作と同様の動作
が行われる。

【０１１９】この構成において、２つのメモリセルアレ
イ部６２，６３は、複数のメモリセルが２次元的に配置
され、それぞれロウ方向にワード線ＷＬ0(R)，…，ＷＬ
n(R)、ＷＬ0(L)，…，ＷＬn(L)、カラム方向にビット線
ＢＬ(Array) ，ＢＬ(Array)Barが接続される。

【０１２０】また、センスアンプ部６１は、Ｎ形トラン
ジスタ対からなるＮ形センスアンプ６４の各ビット線Ｂ
Ｌ(n-S/A) ，ＢＬ(n-S/A)Barの両端に、それぞれＰ形ト
ランジスタからなるＰ形転送ゲート６５，６６，６７，
６８が設けられ転送ゲート制御線( φTp) ６９，( φT
p) ７０が接続され、さらに、Ｐ形トランジスタ対から
なるＰ形センスアンプ７１の各ビット線ＢＬ(p-S/A) ，
ＢＬ(p-S/A)Barの両端に、それぞれＮ形トランジスタか
らなるＮ形転送ゲート７２，７３，７４，７５が設けら
れ転送ゲート制御線( φTn) ７６，( φTn) ７７が接続
されて構成される。尚、実際のセンスアンプ部６１には
他にビット線イコライザとカラムセレクタ（図示せず）
が設置される。

【０１２１】このような構成により、前述した図３に示
したトランジスタの閾値電圧Ｖthn，Ｖthp 分だけ、各
メモリセルアレイ部とセンスアンプ部との間に電圧差が
発生し、確実なセンス／リストア動作が可能である。ま
た、１つのセンスアンプ部を２つのメモリアレイ部が共
有しているため、高集積化が容易に実現できる。

【０１２２】また、図１３に示されたＰ形ＭＯＳトラン
ジスタ６５〜６８、及びＰ形センスアンプ７１は、同じ
ウエル内で形成することが可能である。従って、Ｐ形Ｍ
ＯＳトランジスタ６５〜６８を付加しても大幅な平面積
の増大にはならない。

【０１２３】また、本実施形態では、閾値上げを積極的
に利用するため、制御信号φＴp 、φＴn には、昇圧し
た電圧を用いる必要はなく、通常の電源電圧を利用する
ことができる。

【０１２４】次に図１４を参照して、本発明による半導
体記憶装置の第９の実施形態について説明する。

【０１２５】前述した第１の実施形態においては、図２
に示したようにメモリセル部とセンスアンプ部の間に、
Ｐ形トランジスタからなるＰ形転送ゲートゲートを挿入
し、このＰ形転送ゲートの閾値落ちを利用して、セル側
のビット線の低レベル電圧をセンスアンプ側の低レベル
電圧より高く設定した。このＰ形転送ゲートによる閾値
落ちにより、低電源電圧化においても充分なセンスアン
プの動作マージンを確保できるばかりでなく、ワード線
駆動電圧の低電圧化による微細素子の信頼性向上も期待
でき、その結呆極めて高性能なＤＲＡＭを実現できる。

【０１２６】しかし、実際の製造に際しては、半導体製
造工程での製造プロセスの揺らぎ等が影響して、Ｐ形転
送ゲートやメモリセルトランジスタの閾値電圧がばらつ
いて、一律な規格どうりに成形されいない場合がある。

【０１２７】このようなばらつきが発生した場合、メモ
リセル部のビット線ＢＬ(Array)Barの低レベル側の電圧
（ＶＢＬＬ）がメモリセル毎に変動しており、半導体記
憶装置のデータ保持特性が劣化する可能性がある。例え
ば、図２に示したＰ形転送ゲート１３の閾値電圧の絶対
値｜Ｖth−φT ｜が設定値に対して低くなるように移動
した場合、ＶＢＬＬは、Ｖss（ＧＮＤ）に近づく。これ
によりワード線ＷＬが非活性の場合の設定値がＶssであ
るため、メモリセルトランジスタのゲート−ソース間電
圧が設定値より高くなり、メモリセルトランジスタのカ
ット・オフ特性が劣化して、データがリークしセルデー
タの保持特性が低下する。

【０１２８】さらに、メモリセルトランジスタの閾値電
圧Ｖth(cell)が低下した場合においても、ＶＢＬＬが一
定のため、メモリセルトランジスタのカット・オフ特性
が劣化し、セルデータの保持特性が低下する可能性があ
る。

【０１２９】そこで本実施形態では、Ｐ形転送ゲート並
びにメモリセルトランジスタの閾値電圧の変動を検知
し、Ｐ形転送ゲートを活性化させる直流電圧を自己整合
的に補正する定電圧発生回路を設ける。

【０１３０】本実施形態の構成において、２つのメモリ
セルアレイ部８２，８３が１つのセンスアンプ部８１を
共用し、メモリセルアレイ部８２は、Ｐ形トランジスタ
からなるＰ形転送ゲート８４，８５を通してセンスアン
プ部８１に接続され、同様にメモリセルアレイ部８３
は、Ｐ形転送ゲート８６，８７を通してセンスアンプ部
８１に接続される。さらにＰ形転送ゲート８４，８５と
センスアンプ８１との間には、ビット線イコライザ部８
８とカラムセレクタ部８９が介在して設けられている。

【０１３１】これらのＰ形転送ゲート８４，８５のゲー
ト電極に接続される転送ゲート制御線( φTn) ９０に
は、後述する所定の直流電圧の駆動用電圧を供給する、
Ｎ形トランジスタ及びＰ形トランジスタ対からなるＰ形
転送ゲート駆動回路９２が設けられる。同様に、Ｐ形転
送ゲート８６，８７に接続される転送ゲート制御線( φ
Tp) ９１には、Ｐ形転送ゲート駆動回路９２と同じ構成
のＰ形転送ゲート駆動回路９３が設けられる。さらに、
これらのＰ形転送ゲート駆動回路９２，９３には、出力
する駆動電圧の基準となる信号ＶＩＳＯを供給するＰ形
転送ゲート駆動用定電圧発生回路９４が設けられる。こ
の信号ＶＩＳＯは、Ｐ形転送ゲート並びにセルトランジ
スタの閾値変動を追従して自己整合的に変動する信号で
ある。

【０１３２】このメモリセルアレイ部８２は、ロウ方向
にワード線ＷＬ0(R)，ＷＬ1(R)、カラム方向にビット線
対ＢＬ(RArray)，ＢＬ(RArray)Bar が接続され、メモリ
セルアレイ部８３も同様に、ワード線ＷＬ0(L)，ＷＬ1
(L)及び、ビット線ＢＬ(LArray)，ＢＬ(LArray)Bar が
接続される。

【０１３３】また、センスアンプ部８１は、Ｐ形トラン
ジスタ対からなるＰ形センスアンプ及びＮ形トランジス
タ対からなるＮ形センスアンプにより構成され、Ｐ形セ
ンスアンプのビット線対ＢＬ(p-S/A) ，ＢＬ(p-S/A)Bar
にＰ形転送ゲート８４，８５が接続され、さらにＮ形セ
ンスアンプのビット線対ＢＬ(n-S/A) ，ＢＬ(n-S/A)Bar
にＰ形転送ゲート８６，８７が接続される。

【０１３４】そして、カラム選択ゲート８８は、ＤＱ線
対（ＤＱ，ＤＱBar ）に接続し、カラムアドレスにより
選択されたビット線対のデータを外部出カする。ビット
線イコライズ回路８９は、ＶＢＬ配線に接続し、ビット
線対をビット線振幅の１／２電圧（ＶＢＬ）にプリチャ
ージする。

【０１３５】それぞれのＰ形転送ゲート８４，８５，８
６，８７には、Ｐ形転送ゲート駆動回路９２，９３から
の駆動信号が印加される。ＲＡＳBar プリチャージ期間
中は、このＰ形転送ゲートのゲート電極入力信号は低レ
ベルに保持され、一方、ＲＡＳBar アクティブ中は活性
化メモリセルアレイの反対側のみ高レベルに遷移するこ
とで、左右何れかのメモリセルアレイを選択的にセンス
アンプ系に接続する。なお、Ｐ形転送ゲート８１の駆動
電圧は、電源電圧（Ｖcc）とＰ形転送ゲート駆動用電圧
発生回路９４が出カするＶｌＳＯ＊信号で決定される。

【０１３６】このように構成された半導体記憶装置にお
いて、センス／リストア動作時のビット線電圧波形とタ
イミングを示した図１５のタイミングチャートを参照し
て説明する。

【０１３７】まず、ＲＡＳBar が、ＨレベルからＬレベ
ルに遷移し、ＲＡＳアクティブ状態に入ると、ビット線
イコライズ制御信号ＥＱＬが、Ｌレベルとなる。ビット
線は、フローティング状態になると同時に、活性化メモ
リセルアレイ部の反対側のＰ形転送ゲート８４，８５の
信号φＴR がＨレベルとなり、メモリセルアレイ部８２
がセンスアンプ系回路から切り放される。

【０１３８】次に、外部アドレスにより選択されたワー
ド線ＷＬ0 が立ち上がり、メモリセルアレイ部８３から
保持しているデータがビット線ＢＬ(LArray)，ＢＬ(LAr
ray)Bar に読み出される。

【０１３９】このようなワード線ＷＬ0 の活性化に続い
て、センスアンプ活性化信号ＳＡＮBar 、ＳＡＰが駆動
されて、センス動作が開始される。

【０１４０】この時、センスアンプ８１が接続されたビ
ット線は、電源電圧並ぴに接地電圧まで駆動されるが、
メモリセルが接続されたビット線はＰ形転送ゲート閾値
落ちの為、その低レベルは、ＶＩＳＯ＊＋｜Ｖth_ ＩＳＯ｜にリミットされることになる。Ｖth_ ＩＳＯは、Ｐ形転
送ゲートの閾値電圧である。この時、Ｐ形転送ゲート並
びにセルトランジスタの閾値変動を追従して、Ｐ形転送
ゲート駆動用定電圧発生回路９４は、その出カ電圧Ｖｌ
ＳＯ＊が自己整合的に変動するように動作する。

【０１４１】そしてＲＡＳが再び、Ｈレベルヘ遷移し
て、ＲＡＳプリチャージ状態になると、ワード線が非避
択状態に戻る。

【０１４２】これに続いて、イコラズ制御信号であるＥ
ＱＬが”Ｈ”ヘ、非活性となっているＰ形転送ゲート８
４，８５のゲート信号φＴR が、Ｌレベルへ遷移して動
作が完了する。

【０１４３】また、図１４に示されたＰ形ＭＯＳトラン
ジスタ８４〜８７、及びＰ形センスアンプは、同じウエ
ル内で形成することが可能である。従って、Ｐ形ＭＯＳ
トランジスタ８４〜８７を付加しても大幅な平面積の増
大にはならない。

【０１４４】また、本実施形態では、閾値上げを積極的
に利用するため、制御信号φＴL ，φＴR には、昇圧し
た電圧を用いる必要はなく、通常の電源電圧を利用する
ことができる。

【０１４５】次に、図１６には、前述したＰ形転送ゲー
ト駆動用定電圧発生回路９４の構成例を示し説明する。

【０１４６】このＰ形転送ゲート駆動用定電圧発生回路
９４は、Ｐ形転送ゲート及びメモリセルのセルトランジ
スタの閾値変動を補償する閾値変動補償回路９５と、閾
値変動補償回路９５からの出力信号（ＶｌＳ０）の電流
供給能カの改善する電流ブースター回路９６とで構成さ
れる。

【０１４７】このような構成により、予め設定された基
準電圧信号（ＶＲＥＦ）が閾値変動補償回路９５に入カ
され、出カ信号ＶＩＳＯが出力される。次にこの出力信
号ＶＩＳＯは、電流ブースター回路９６に入力されて大
電流化され、駆動用定電圧信号（ＶｌＳ０＊）としてＰ
形転送ゲート８４，８５，８６，８７に供給する。

【０１４８】この電流ブースター回路９６の出カ信号Ｖ
ＩＳＯに対する電流供給能カの改善は、図１５に示した
Ｐ形転送ゲート駆動回路９２，９３と、Ｐ形転送ゲート
駆動用定電圧発生回路９４を接続する信号線９５には、
Ｐ形転送ゲート駆動回路９２，９３からＰ形転送ゲート
のキャパシタンスを主成分とする比較的大きな負荷電流
が流入するため、Ｐ形転送ゲート駆動用定電圧発生回路
の内部インピーダンスを小さくすることが、出力信号と
なる駆動用定電圧信号の安定化に必要なためである。

【０１４９】次に、図１７には、図１６に示した閾値変
動補償回路９５の構成例を示す。

【０１５０】この閾値変動補償回路９５は、メモリセル
トランジスタの閾値（Ｖth(cell)）とＰ形転送ゲートの
閾値（Ｖth-ISO）をそれぞれ補償するための２つの閾値
変動補償回路９７，９８により構成される。これらの補
償の順序は、どちらの閾値から補償を先に行ってもよ
い。

【０１５１】次に図１８には、前述したＰ形転送ゲート
駆動用定電圧発生回路９４及びＰ形転送ゲート駆動回路
９２，９３の具体的な構成例を示し説明する。

【０１５２】このＰ形転送ゲート駆動用定電圧発生回路
９４は、メモリセルトランジスタの閾値（Ｖth(cell)）
の変動を補償するメモリセル閾値変動補償回路９７及び
Ｐ形転送ゲートの閾値変動を補償する転送ゲート閾値変
動補償回路回路９８とで構成される閾値変動補償回路９
５と、電流ブースター回路９６とで構成され、その出カ
電圧（ＶｌＳ０＊）は、Ｐ形転送ゲート駆動回路９２，
９３の各トランジスタのソース電極に入力するように接
続される。

【０１５３】このメモリセル閾値変動補償回路９７は、
補償すべきメモリセルのトランジスタと同一回路寸法並
びに同一のプロセス条件で製造され、ダイオード接続し
てノードＮ１に接続されるモニタ用トランジスタ１０１
と、このモニタトランジスタの閾値電圧を得るための定
電流回路１０２と、入力される基準電圧ＶＲＥＦと出力
信号をフィードバックして比較する差動アンプ１０３
と、この差動アンプ１０３からの出カ信号により駆動す
るドライバトランジスタ１０４とで構成される。また、
転送ゲート閾値変動補償回路回路９８は、補償すべき転
送ゲートのトランジスタと同一回路寸法並びに同一のプ
ロセス条件で製造され、ダイオード接続してノードＮ２
に接続されるモニタ用トランジスタ１０５と、このモニ
タトランジスタの閾値電圧を得るための定電流回路１０
６と、入力される基準電圧ＶＢＬＬと定電流回路１０６
の出力信号を比較する差動アンプ１０７と、この差動ア
ンプ１０７からの出カ信号により駆動するドライバトラ
ンジスタ１０８とで構成される。

【０１５４】そして電流ブースター回路９６は、差動ア
ンプ１０９とドライバトランジスタ１１０、及び帰還抵
抗Ｒ１で構成される一般的な回路構成であり、その出カ
電圧ＶｌＳＯ＊は、ＶｌＳＯと同一電圧であるが、電流
供給能力が改善された信号を出力する。

【０１５５】このように構成されたＰ形転送ゲート駆動
用定電圧発生回路９４の動作について説明する。

【０１５６】メモリセル閾値変動補償回路９７におい
て、差動アンプ１０３は、入力基準電圧ＶＲＥＦに基づ
いて、図中に示すノードＮ１の電圧がＶＲＥＦとなるよ
うに、ドライバトランジスタ１０４のゲート電圧を制御
する。

【０１５７】さらにこのトランジスタ１０１から出力さ
れた出カ電圧（ＶＢＬＬ）は、ＶＢＬＬ＝ＶＲＥＦ−Ｖth_cell となる。ここで、Ｖth_cell は、定電流回路１０２で決
走される電流を流した場合のセルトランジスタの閾値電
圧に相当する。換言すれば、Ｖth_cell の決定には、定
電流回路１０２が供給する電流値を適切に設定すること
が必要になる。前記式により示したＶＢＬＬのように、
メモリセル閾値変動補償回路９７が出力する出力電圧Ｖ
ＢＬＬは、Ｖth_cell の変動に対して、自己整合的に変
動する。

【０１５８】このＶＢＬＬが、メモリセル側のビット線
の低レベル電圧の典形値に相当するように入力電圧であ
るＶＲＥＦ値を決定することで、メモリセルトランジス
タの閾値変動が補償可能となる。

【０１５９】例えば、Ｖth_cell が低電圧側に変動した
場合、出力される電圧ＶＢＬＬは高くなり、その結果、
待機状態にあるメモリセルトランジスタのカット・オフ
特性が改善される。

【０１６０】一方、Ｐ形転送ゲートの閾値変動補償回路
９８は、前段のメモリセル閾値変動補償回路９７が出力
した電圧ＶＢＬＬが入力され、差動アンプ１０７は、ノ
ードＮ２がＶＢＬＬと同一電圧となるようにドライバト
ランジスタ１０５のゲート電極を制御する。

【０１６１】、そのため定電流源１０６に接続され、Ｐ
形転送ゲートのＶthのモニタするドライバトランジスタ
１０５の出力電圧は、ＶｌＳＯ＝ＶＢＬＬ−｜Ｖth_ ｌＳＯ｜となる。この場合も、｜Ｖth_IＳＯ｜は、定電流源１０
６で決定される電流値を流した場合のＰ形転送ゲートト
ランジスタの閾値電圧に相当し、この値の変動に連動し
て、ＶｌＳＯ電圧も自己整合的に変動する。

【０１６２】例えば、Ｐ形転送ゲートの閾値電圧の絶対
値が小さくなれば、ＶｌＳＯも自己整合的に高くなり、
その結果、セル側ビット線の電圧を一定に保時するよう
に動作する。

【０１６３】このように、補償すべき２つのトランジス
タと同一の回路寸法並ぴに製造プロセス条件で生成され
る閾値変動モニタ用トランジスタを内蔵した補償回路を
それぞれ独立して構成し、これらを直列に接続すること
で、それぞれの閾値変動に連動して、生成される出力電
圧を自己整合的に補正する高精度の閾値変動補償回路が
実現できる。

【０１６４】そして閾値変動補償回路９５の出カは、次
段の電流プースタ回路９６に入力される。この電流プー
スタ回路９６により、入力されたＶｌＳＯと同一電圧で
電流供給能力が改善された出カ電圧ＶｌＳＯ＊が、Ｐ形
転送ゲートに出力される。

【０１６５】前述した出力電圧ＶｌＳＯ＊の出力インピ
ーダンスを低くすることが、Ｐ形転送ゲート駆動用定電
圧発生回路９４の安定化に繋がることから、ドライバト
ランジスタ１１０は、比較的大きなゲート幅を持つトラ
ンジスタで構成されるのが一般的である。

【０１６６】この様に構成されたＰ形転送ゲート駆動用
定電圧発生回路９４によれば、メモリセルトランジスタ
の閾値変動及び、Ｐ形転送ゲートの閾値変動に対して、
自己整合的に補正が可能であり、且つ出カインピーダン
スが小さく安定した定電圧の出力信号を得ることが可能
となる。その結果、メモリセルのデータ保持特性を劣化
させない高性能なＤＲＡＭが実現可能となる。

【０１６７】以上詳述したように本実施形態により、セ
ンスアンプ部のビット線振幅をメモリセルアレイ部のビ
ット線振幅よりも大きくすることで、さらに、センスア
ンプ部のビット線のプリチャージ電圧とメモリセルアレ
イ部のビット線のプリチャージ電圧を異なる電圧とする
ことで、高速なセンス動作、センスマージンの拡大が実
現できる。また、今後予想される低電源電圧化に際して
も、従来よりも低い電源電圧でも確実なセンス動作が可
能となる。

【０１６８】またメモリセルアレイ部のビット線とセン
スアンプ部のビット線をＰ形転送ゲートを介して接続す
る構成により、特別な回路を付加させることなく、従来
の構成をわずかに変更するだけで、センスアンプ部の大
きなビット線振幅をメモリセルアレイ部の小さなビット
線振幅に変換するが可能となる。

【０１６９】また、Ｐ形センスアンプとＮ形センスアン
プをそれぞれＮ形転送ゲート、Ｐ形転送ゲートで分離し
て配置することで、特別な回路を付加することなく、セ
ンスアンプ部での大きなビット線電圧振幅をメモリセル
アレイ部での小さなビット線振幅に変換することが可能
となる。

【０１７０】また、メモリセルが接続されるビット線と
センスアンプが接続されるビット線の間にＰＭＯＳの転
送ゲートが挿入され、かつこのＰＭＯＳトランジスタの
しきい値落ちを利用して、メモリセル側ビット線の低レ
ベル電圧をセンスアンプ側ビット線の低レベル電圧より
高くした事を特徴とするコア回路において、Ｐ形転送ゲ
ート及びメモリセルトランジスタの閾値電圧変動を検知
し、前記Ｐ形転送ゲートの駆動電圧の低レベル側の電圧
を自己整合的に補正する。さらにＰ形転送ゲート及びメ
モリセルトランジスタの閾値電圧の変動に対しても、メ
モリセルのデータ保持特性の劣化を回避することが可能
となり、その結果、低電圧動作可能で且つ高性能なＤＲ
ＡＭが実現できる。

【０１７１】尚、本発明は前述した各実施形態に限定さ
れるものではなく、要旨を逸脱しない範囲で、種々に変
形して実施することができる。

【０１７２】また、本実施形態では、ＤＲＡＭを中心と
して説明したが、本発明はメモリセル情報を検知・増幅
するビット線センスアンプが接続されるビット線とメモ
リセルが接続されるビット線との間にＰＭＯＳ転送ゲー
トを挿入し、このゲートの閾値落ち（Ｖth落ち）を利用
した構成を持つＰＲＯＭ等、他のメモリにおいても適応
可能である。

【０１７３】次に図１９は、本発明による第１０の実施
形態に係る半導体記憶装置におけるビット線イコライズ
回路の等価回路を示し、ビット線イコライズ回路を全て
Ｐ形トランジスタで形成したものである。

【０１７４】本実施形態は、Ｐ形トランジスタ１１１か
らなるイコライズ回路ＳＨＲＴと、Ｐ形トランジスタ１
１２，１１３からなるプリチャージ回路ＰＲＣＨにより
構成される。またそれぞれの信号線は、“ＢＬ”はビッ
ト線を、“ｂＢＬ”はＢＬと対を成すビット線を、“Ｂ
Ｌ-pair ”はビット線対を、“ＥＱＬ”はビット線イコ
ライザ制御信号線を、“ＶＢＬ”はプリチャージ電位供
給線を示す。

【０１７５】このイコライズ回路ＳＨＲＴを構成するＰ
形トランジスタ１１１のドレイン電極は、ＢＬに接続さ
れ、ソース電極はｂＢＬに接続され、ゲート電極はＥＱ
Ｌに接続される。またプリチャージ回路ＰＲＣＨを構成
するＰ形トランジスタ１１２及び１１３のそれぞれのド
レイン電極は、それぞれビット線対ＢＬとｂＢＬに接続
され、それぞれのソース電極はＶＢＬに接続される。

【０１７６】次に、本実施形態のビット線イコライズ回
路の動作を説明する。

【０１７７】ビット線イコライザ制御信号線ＥＱＬの電
位がＨigh レベル（一般的にはＶcc）である時には、ビ
ット線イコライズ回路は、不活性の状態にある。

【０１７８】メモリセルへの情報の書き込み若しくは、
再書き込みが行われた後、ＥＱＬの電位がＬowレベル
（一般的にはＶss）にされ、ビット線イコライズ回路が
活性化される。ビット線イコライズ回路が活性化される
直前に、ビット線ＢＬの電位がＶcc、ｂＢＬの電位がＶ
ssになっていたと仮定すると、Ｐ形トランジスタ１１１
によってビット線対ＢＬとｂＢＬは短絡されるため、理
想的にはビット線対ＢＬとｂＢＬの電位はそれぞれ（Ｖ
cc十Ｖss）／２となる。

【０１７９】これは、一般的なプリチャージ電位である
Ｖcc／２に等しい。ビット線対ＢＬとｂＢＬの電位がそ
れぞれＶcc、Ｖssとなっていない場合や、製造プロセス
のばらつきなどの原因によって、ビット線対ＢＬとｂＢ
Ｌの容量に差がある場合などには、Ｐ形トランジスタ１
１１のみでは、ビット線対ＢＬとｂＢＬの電位は、プリ
チャージ電位とはならないため、プリチャージ用トラン
ジスタ１１２及び１１３によってビット線対ＢＬとｂＢ
Ｌの電位をプリチャージ電位にすることになる。

【０１８０】また、プリチャージ電位をＶcc／２として
いない場合にも同様である。ビット線イコライズ終了
後、ＥＱＬの電位はＨigh レベルに戻される。また、こ
れに加えて、本実施形態のプリチャージ回路ＰＲＣＨ
は、Ｐ形トランジスタで構成されているため、トランジ
スタ１１２と１１３が電流制限回路の役目をも果たすこ
ととなる。

【０１８１】以上のように本実施形態では、プリチャー
ジ回路ＰＲＣＨが全てＰ形トランジスタで構成されてい
る。従って、プリチャージ電位供給線ＶＢＬとプリチャ
ージ回路ＰＲＣＨのと間に電流制限回路を別途設置する
必要がない。

【０１８２】本実施形態は、ビット線イコライズ回路を
例として説明したが、勿論センスアンプ駆動線イコライ
ズ回路や、データ線イコライズ回路においても同様に実
施することができる。

【０１８３】次に図２０は、本発明による第１１の実施
形態に係るビット線イコライズ回路の等価回路を示し、
カラムリダンダンシによる救済単位毎に、プリチャージ
電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨの接続を
設けた構成例である。

【０１８４】前述した第１０の実施形態の構成では１ビ
ット線対であったが、本実施形態の構成では、カラムリ
ダンダンシの救済単位が２ビット線対と仮定して、２つ
のビット線対毎にプリチャージ電位供給線ＶＢＬとプリ
チャージ回路ＰＲＣＨの接続を行っている。またカラム
リダンダンシの救済単位が本実施形態と異なる場合にお
いても同様に実施することができる。即ち、ビット線対
ＢＬが３ビット線対の場合は、カラムリダンダンシの救
済単位を３ビット線対として、プリチャージ電位供給線
ＶＢＬとプリチャージ回路ＰＲＣＨの接続を設ける。

【０１８５】次に、図２１は、本発明による第１２の実
施形態に係るビット線イコライズ回路の等価回路を示
し、プリチャージ電位供給線ＶＢＬとプリチャージ回路
ＰＲＣＨとの間に電流制限回路を設けた構成例である。

【０１８６】このビット線イコライズ回路は、Ｐ形トラ
ンジスタ１１７で構成される電流制限回路ＬＭＴが、プ
リチャージ回路ＰＲＣＨのＰ形トランジスタ１１２，１
１３のそれぞれのソース電極に接続され、また、“ＶＬ
ＭＴ”は、電流制限回路制御線を示している。

【０１８７】この構成において、電流制限回路ＬＭＴ
（Ｐ形トランジスタ１１７）を流れることのできる最大
電流は、電流制限回路制御線ＶＬＭＴにより印加される
信号によりＰ形トランジスタ１１７を駆動することによ
り制御することが可能である。本実施形態では、ビット
線イコライズ回路を例として説明したが、センスアンプ
駆動線イコライズ回路や、データ線イコライズ回路にお
いても同様に用いることができる。

【０１８８】次に図２２は、本発明による第１３の実施
形態に係るビット線イコライズ回路の等価回路を示し、
カラムリダンダンシによる救済単位毎にＰ形トランジス
タ１１７からなる電流制限回路を設けた構成例である。
この電流制限回路をカラムリダンダンシの救済単位毎に
共有することで、電流制限回路の設置面積が削減可能と
なる。

【０１８９】この構成では、カラムリダンダンシの救済
単位が２ビット線対と仮定して、２つのビット線対毎に
プリチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲ
ＣＨの接続を行っているが、カラムリダンダンシの救済
単位が本実施形態と異なる場合にも同様に実施できる。

【０１９０】次に図２３は、本発明による第１４の実施
形態に係るビット線イコライズ回路の等価回路を示し、
イコライズ回路ＳＨＲＴをＮ形トランジスタ１１９で構
成し、プリチャージ回路ＰＲＣＨをＰ形トランジスタ１
１２，１１３で構成した例である。

【０１９１】一般的には、再書き込み／書き込み後のビ
ット線ＢＬの電位がＶcc、ビット線ｂＢＬの電位がＶs
s、ＶＢＬの電位がＶcc／２と設定されることが多い。
この場合、ビット線のイコライズ動作時には、イコライ
ズ回路ＳＨＲＴには大きな電流を流す必要があるが、プ
リチャージ回路ＰＲＣＨはイコライズ時のビット線電位
の補正が主な役目であるので、さほど大きな電流を流す
必要がない。ここで、一般的には、同一のチャネル幅を
もつＮ形トランジスタとＰ形トランジスタでは、Ｎ形ト
ランジスタの方が電流駆動能力が大きい。

【０１９２】そこで、本実施形態では、大きな電流を流
す必要のあるイコライズ回路ＳＨＲＴは、Ｎ形トランジ
スタ１１９で構成した。また、プリチャージ回路ＰＲＣ
ＨをＰ形トランジスタ１１２，１１３で構成することに
より、プリチャージ回路ＰＲＣＨに電流制限回路の機能
を加えることが可能であるため、本実施形態ではプリチ
ャージ回路ＰＲＣＨをＰ形トランジスタで構成した。

【０１９３】本実施形態は、ビット線イコライズ回路の
例であったが、センスアンプ駆動線イコライズ回路や、
データ線イコライズ回路においても同様に実施すること
ができる。

【０１９４】次に図２４は、本発明による第１５の実施
形態に係るビット線イコライズ回路の等価回路を示し、
カラムリダンダンシによる救済単位毎にプリチャージ電
位供給線ＶＢＬとプリチャージ回路ＰＲＣＨを接続した
構成例である。

【０１９５】この構成では、カラムリダンダンシの救済
単位が２ビット線対と仮定して２つのビット線対毎にプ
リチャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣ
Ｈの接続を行っているが、カラムリダンダンシの救済単
位が本実施形態と異なる場合にも同様に実施することが
できる。

【０１９６】図２５は、本発明による第１６の実施形態
に係るビット線イコライズ回路の等価回路を示し、プリ
チャージ電位供給線ＶＢＬとプリチャージ回路ＰＲＣＨ
との間に電流制限回路ＬＭＴを設けた構成例である。

【０１９７】この電流制限回路ＬＭＴは、Ｐ形トランジ
スタ１１７で構成され、このトランジスタ１１７を流れ
ることのできる最大電流は、電流制限回路制御線ＶＬＭ
Ｔで制御することが可能である。

【０１９８】本実施形態は、ビット線イコライズ回路の
例について説明したが、センスアンプ駆動線イコライズ
回路や、データ線イコライズ回路においても同様に実施
することができる。

【０１９９】図２６は、本発明による第１７の実施形態
に係るビット線イコライズ回路の等価回路を示し、カラ
ムリダンダンシによる救済単位毎に電流制限回路を設け
た例である。

【０２００】この構成は、Ｐ形トランジスタ１１７から
なる電流制限回路ＬＭＴをカラムリダンダンシの救済単
位毎に共有させており、電流制限回路ＬＭＴの設置面積
が削減可能となる。本実施形態では、カラムリダンダン
シの救済単位が２ビット線対と仮定して、２つのビット
線対毎に、プリチャージ電位供給線ＶＢＬとプリチャー
ジ回路ＰＲＣＨの接続を行っているが、カラムリダンダ
ンシの救済単位が本実施形態と異なる場合にも同様に実
施することができる。

【０２０１】以上説明したように、第１０乃至第１７の
実施形態によれば、ビット線やセンスアンプ駆動線など
のプリチャージ回路をＰ形トランジスタで構成すること
で、貫通電流を制限する電流制限回路の機能をプリチャ
ージ回路にもたせ、レイアウト面積の縮小が可能とな
る。

【０２０２】図２７は、本発明による第１８の実施形態
の係るダイナミック型ＲＡＭ（ＤＲＡＭ）のブロック構
成を示す図である。前述した図１に示したＤＲＡＭの変
形例である。

【０２０３】この構成においては、図１の構成に比べ
て、ビット線イコライザ５は、Ｐ形転送ゲート３の反対
側（センスアンプ部２側）に配置され、また、センスア
ンプ部２は、カラムセレクタ４の反対側、つまり、新た
に配置されたビット線イコライザ５との間に配置され
る。さらにカラムデコーダ６は、カラムセレクタ４を制
御するように反対側に移動し、カラムセレクタ４に直接
接続する。

【０２０４】このような構成において、前述した図１に
示した構成のＤＲＡＭと同等の効果が得られる。

【０２０５】以上説明したように、第１０乃至第１８の
実施形態によれば、ビット線やセンスアンプ駆動線など
のプリチャージ回路をＰ形トランジスタで構成すること
で、貫通電流を制限する電流制限回路の機能をプリチャ
ージ回路にもたせ、レイアウト面積の縮小が可能とな
る。

【０２０６】尚、本発明は、以下の発明を含んでいる。

【０２０７】（１）データを電気的に記録、読み出し可
能なメモリセルが２次元的に配置され、前記各メモリセ
ルは、交差して配線される複数のビット線対と複数のワ
ード線とのそれぞれ１線に接続され形成されるメモリア
セルレイ部を有する半導体記憶装置において、前記各ビ
ット線に設けられるＰＭＯＳトランジスタからなる転送
ゲートと、前記転送ゲートを介して、前記メモリセルに
記憶されるデータの検知及び増幅を行うセンスアンプ部
とを具備し、前記メモリセルアレイ部に接続されるビッ
ト線に印加される信号の低電位側の電圧振幅が、前記セ
ンスアンプ部に接続されるビット線に印加される信号の
低圧側の電圧振幅とは、前記ＰＭＯＳトランジスタの閾
値電圧分高くなることを特徴とする半導体記憶装置。

【０２０８】（２）データを電気的に記録、読み出し可
能なメモリセルが２次元的に配置され、前記各メモリセ
ルは、交差して配線される複数のビット線対と複数のワ
ード線とのそれぞれ１線に接続され形成されるメモリセ
ルアレイ部を有する半導体記憶装置において、前記各ビ
ット線に設けられるＮＭＯＳトランジスタからなる転送
ゲートと、前記転送ゲートを介して、前記メモリセルに
記憶されるデータの検知及び増幅を行うセンスアンプ部
とを具備し、前記メモリセルアレイ部に接続されるビッ
ト線に印加される信号の高電位側の電圧振幅が、前記セ
ンスアンプ部に接続されるビット線に印加される信号の
低圧側の電圧振幅とは、前記ＮＭＯＳトランジスタの閾
値電圧分低くなることを特徴とする半導体記憶装置。

【０２０９】（３）データを電気的に記録、読み出し可
能なメモリセルが２次元的に配置され、前記各メモリセ
ルは、交差して配線される複数のビット線対と複数のワ
ード線とのそれぞれ１線に接続され形成される、複数の
メモリセルアレイ部を有する半導体記憶装置において、
前記メモリセルアレイ部間に、前記各ビット線に設けら
れるＰＭＯＳトランジスタからなる第１，第２の転送ゲ
ートと、前記第１，第２の転送ゲート間に設けられて共
有され、互いの前記メモリセルに記憶するデータの検知
及び増幅を行う１つのセンスアンプ部とを具備し、前記
メモリセルアレイ部に接続されるビット線に印加される
信号の高電位側の電圧振幅が、前記センスアンプ部に接
続されるビット線に印加される信号の低圧側の電圧振幅
とは、前記ＰＭＯＳトランジスタの閾値電圧分低くなる
ことを特徴とする半導体記憶装置。

【０２１０】（４）データを電気的に記録、読み出し可
能なメモリセルが２次元的に配置され、前記各メモリセ
ルは交差して配線された複数のビット線対と複数のワー
ド線とのそれぞれ１線に接続され形成されるメモリセル
アレイ部を有し、各々の前記ビット線対に接続される転
送ゲートを介して、前記メモリセルに記憶されるデータ
の検知及び増幅を行うセンスアンプ部が設けられた半導
体記憶装置において、前記転送ゲートを駆動させる転送
ゲート駆動手段と、前記半導体記憶装置内に形成される
所定のトランジスタの閾値変動を検知し、予め定めた閾
値の相当する基準電位と比較し、その比較結果による増
減を前記転送ゲートにフィードバック制御し、転送ゲー
トが出力する駆動用出力を補償制御する手段とを備える
ことを特徴とする半導体記憶装置。

【０２１１】

【発明の効果】以上詳述したように本発明によれば、セ
ンスアンプ部のビット線振幅をメモリセルアレイ部のビ
ット線振幅よりも大きくし、センスアンプ部のビット線
のプリチャージ電圧とメモリセルアレイ部のビット線の
プリチャージ電圧を異なる電圧にして、高速なセンス動
作及びセンスマージンの拡大が実現する半導体記憶装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明を適用したダイナミック型ＲＡＭ（ＤＲ
ＡＭ）の概略的な構成を示す図である。

【図２】第１の実施形態による半導体記憶装置に係るセ
ンスアンプ及びメモリセルアレイの等価回路を示す図で
ある。

【図３】第１の実施形態におけるセンスアンプ部のビッ
ト線、メモリセルアレイ部のビット線及び、ワード線の
電圧波形を示す図である。

【図４】第２の実施形態の半導体記憶装置に係るセンス
アンプ及びメモリセルアレイの等価回路を示す図であ
る。

【図５】第３の実施形態におけるセンスアンプ部のビッ
ト線、メモリセルアレイ部のビット線及び、ワード線の
電圧波形を示す図である。

【図６】第４の実施形態の半導体記憶装置に係るセンス
アンプ及びメモリセルアレイの等価回路を示す図であ
る。

【図７】第４の実施形態におけるセンスアンプ部のビッ
ト線、メモリセルアレイ部のビット線及び、ワード線の
電圧波形を示す図である。

【図８】第５の実施形態におけるセンスアンプ部のビッ
ト線、メモリセルアレイ部のビット線及び、ワード線の
電圧波形を示す図である。

【図９】第６の実施形態の半導体記憶装置に係るセンス
アンプ及びメモリセルアレイの等価回路を示す図であ
る。

【図１０】第６の実施形態におけるセンスアンプ部のビ
ット線、メモリセルアレイ部のビット線及び、ワード線
の電圧波形を示す図である。

【図１１】第６の実施形態の半導体記憶装置の変形例の
等価回路を示す図である。

【図１２】第７の実施形態におけるセンスアンプ部のビ
ット線、メモリセルアレイ部のビット線及び、ワード線
の電圧波形を示す図である。

【図１３】第８の実施形態の半導体記憶装置に係るセン
スアンプ及びメモリセルアレイの等価回路を示す図であ
る。

【図１４】第９の実施形態の半導体記憶装置に係るセン
スアンプ及びメモリセルアレイ等の等価回路を示す図で
ある。

【図１５】第９の実施形態の半導体記憶装置の動作を説
明するためのタイミングチャートである。

【図１６】図１５に示したＰ形転送ゲート駆動用定電圧
発生回路の構成例を示すブロック図である。

【図１７】図１６に示した閾値変動補償回路の構成例を
示すブロック図である。

【図１８】図１５に示したＰ形転送ゲート駆動用定電圧
発生回路の具体的な構成例を示す図である。

【図１９】第１０の実施形態に係るビット線イコライズ
回路の構成例を示す図である。

【図２０】第１１の実施形態に係るビット線イコライズ
回路の構成例を示す図である。

【図２１】第１２の実施形態に係るビット線イコライズ
回路の構成例を示す図である。

【図２２】第１３の実施形態に係るビット線イコライズ
回路の構成例を示す図である。

【図２３】第１４の実施形態に係るビット線イコライズ
回路の構成例を示す図である。

【図２４】第１５の実施形態に係るビット線イコライズ
回路の構成例を示す図である。

【図２５】第１６の実施形態に係るビット線イコライズ
回路の構成例を示す図である。

【図２６】第１７の実施形態に係るビット線イコライズ
回路の構成例を示す図である。

【図２７】本発明による第１８の実施形態の係るダイナ
ミック型ＲＡＭ（ＤＲＡＭ）のブロック構成を示す図で
ある。

【図２８】従来のセンスアンプ部のビット線、メモリセ
ルアレイ部のビット線及び、ワード線の電圧波形を示す
図である。

【図２９】従来のビット線イコライズ回路の構成例を示
す図である。

【図３０】従来のビット線イコライズ回路において、ビ
ット線とワード線との間に短絡不良が発生した場合の電
流パスについて説明するための図である。

【図３１】従来のビット線イコライズ回路に電流制限回
路を付加した構成例を示す図である。

【符号の説明】

１，１１…メモリセルアレイ部２，１４…センスアンプ部３，１２，１３…Ｐ形転送ゲート４…ビット線カラム選択ゲート５…イコライズ回路６…カラムデコーダ７…ロウデコーダ１５，１６…メモリセル１７…Ｎ形センスアンプ１８…Ｐ形センスアンプ９２，９３…Ｐ形転送ゲート駆動回路９４…Ｐ形転送ゲート駆動用定電圧発生回路９５…閾値変動補償回路９６…電流ブースター回路９７，９８…閾値変動補償回路ＢＬ(S/A) ，ＢＬ(S/A)Bar，ＢＬ(Array) ，ＢＬ(Arra
y)Bar…ビット線ＳＡＮBar …Ｎ形センスアンプ駆動線ＳＡＰ…Ｐ形センスアンプ駆動線ＷＬ0 ，ＷＬ1 …ワード線ＤＱ, ＤＱBar …ＤＱ線対ＥＱＬ…イコライズ制御信号線

Claims

【特許請求の範囲】

【請求項１】データを電気的に記録、読み出し可能な
メモリセルが複数配置され、前記各メモリセルが複数の
対を成すビット線と複数のワード線とのそれぞれに接続
されて構成されるメモリセルアレイ部を有し、各々の前
記ビット線に転送ゲートを介して、前記メモリセルに記
憶されるデータの検知及び増幅を行うセンスアンプ部が
設けられた半導体記憶装置において、前記メモリセルアレイ部に接続される前記ビット線に印
加される信号の電圧振幅が、前記センスアンプ部に接続
される前記ビット線に印加される信号の電圧振幅とは異
なることを特徴とする半導体記憶装置。
【請求項２】データを電気的に記録、読み出し可能な
メモリセルが複数、配置され、前記各メモリセルは、複
数の対を成すビット線と複数のワード線とのそれぞれに
接続されて構成されるメモリセルアレイ部を有し、各々
の前記ビット線に転送ゲートを介して、前記メモリセル
に記憶されるデータの検知及び増幅を行うセンスアンプ
部が設けられた半導体記憶装置において、前記メモリセルアレイ部に接続される前記ビット線に印
加される信号の電圧振幅が、前記センスアンプ部に接続
される前記ビット線に印加される信号の電圧振幅と異な
り、且つ、プリチャージ期間中に前記メモリセルアレイ
部に接続されるビット線に印加されるプリチャージ電圧
と前記センスアンプ部に接続される前記ビット線に印加
されるプリチャージ信号電圧が異なることを特徴とする
半導体記憶装置。
【請求項３】前記センスアンプ部に接続される前記ビ
ット線に印加される信号の電圧振幅は、前記メモリセル
アレイ部に接続される前記ビット線に印加される信号の
電圧振幅より大きく、且つ、前記センスアンプ部に接続
されるビット線信号電圧の最小値が前記メモリセルアレ
イ部に接続されるビット線信号電圧の最小値よりも小さ
いことを特徴とする請求項１及び請求項２に記載の半導
体記憶装置。
【請求項４】前記センスアンプ部の前記ビット線信号
電圧の最小値が、前記メモリセルアレイ部の前記ビット
線信号電圧の最小値よりも、小さいことを特徴とする請
求項３に記載の半導体記億装置。
【請求項５】前記センスアンプ部の前記ビット線信号
電圧の最小値が、前記メモリセルアレイ部の前記ビット
線信号電圧の最小値よりも、少なくともＰ形トランジス
タの閾値電圧以上に、小さいことを特徴とする請求項３
に記載の半導体記憶装置。
【請求項６】前記センスアンプ部の前記ビット線信号
電圧の最大値が、前記メモリセルアレイ部の前記ビット
線信号電圧の最大値よりも、少なくともＮ形トランジス
タの閾値電圧以上に大きいことを特徴とする請求項５に
記載の半導体記憶装置。
【請求項７】前記センスアンプ部は、複数のＮ形トラ
ンジスタからなるＮ形センスアンプと、複数のＰ形トラ
ンジスタからなるＰ形センスアンプとで構成されて、前記各Ｎ形、Ｐ形センスアンプが前記ビット線対に接続
して設置され、前記センスアンプ部のビット線対は、Ｐ形トランジスタ
からなる転送ゲートを介して、メモリセルアレイ部のビ
ット線対に接続されることを特徴とする請求項３及び請
求項４に記載の半導体記億装置。
【請求項８】前記センスアンプ部は、複数のＮ形トラ
ンジスタからなるＮ形センスアンプ部と、複数のＰ形ト
ランジスタからなるＰ形センスアンプ部とで構成され
て、前記Ｎ，Ｐセンスアンプ部が前記ビット線対に接続
して設置され、前記センスアンプ部が接続する前記ビット線対に接続さ
れ、前記Ｎ形センスアンプのセンス動作を制御するＰ形
トランジスタからなる第１の転送ゲートと、前記センスアンプ部が接続する前記ビット線対に接続さ
れ、前記Ｐ形センスアンプのセンス動作を制御するＮ形
トランジスタからなる第２の転送ゲートと、をさらに具
備することを特徴とする請求項３及び請求項４に記載の
半導体記億装置。
【請求項９】前記センスアンプ部は、該センスアンプ
部に接続するビット線対のうち一方のビット線の電圧
を、予め定められた前記メモリセルアレイ部のビット線
の低レベルの電圧よりも低い電圧にまでセンス動作する
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】前記Ｐ形センスアンプ部は、該Ｐ形セ
ンスアンプ部に接続するビット線対のうち一方のビット
線の電圧を、予め定められた前記メモリセルアレイ部の
ビット線の高レベルの電圧よりも高い電圧にまでセンス
動作することを特徴とする請求項９に記載の半導体記憶
装置。
【請求項１１】前記センスアンプ部は、該センスアン
プ部に接続するビット線対のうち一方のビット線の電圧
を、予め定めた前記メモリセルアレイ部のビット線の低
レベルの電圧よりも、前記転送ゲートの閾値電圧分さら
に低い電圧にまでセンス動作することを特徴とする請求
項９に記載の半導体記憶装置。
【請求項１２】前記Ｎ形センスアンプ部は、該Ｎ形セ
ンスアンプ部に接続するビット線対のうちの一方のビッ
ト線の電圧を、予め定めた前記メモリセルアレイ部のビ
ット線の低レベルの電圧よりも、前記第１の転送ゲート
の閾値電圧分さらに低い電圧にまでセンス動作し、前記Ｐ形センスアンプ部は、該Ｐ形センスアンプ部に接
続するビット線対のうちの一方のビット線の電圧を、予
め定めた前記メモリセルアレイ部のビット線の高レベル
の電圧よりも、前記第２の転送ゲートの閾値電圧分さら
に高い電圧にまでセンス動作することを特徴とする請求
項８に記載の半導体記憶装置。
【請求項１３】前記メモリセルアレイ部に接続するビ
ット線対に設定されるプリチャージ電圧は、前記センス
アンプ部に接続されるビット線に設定されるプリチャー
ジ電圧と等しいことを特徴とする請求項５に記載の半導
体記憶装置。
【請求項１４】前記メモリセルアレイ部に接続される
ビット線のプリチャージ電圧は、前記メモリセルアレイ
部に接続されるビット線で予め設定された高レベルの電
圧と低レベルの電圧との範囲内にあり、前記センスアンプ部に接続されるビット線のプリチャー
ジ電圧は、前記センスアンプ部に接続されるビット線で
予め設定された高レベルの電圧と低レベルの電圧との範
囲内であることを特徴とする請求項５及び請求項６に記
載の半導体記憶装置。
【請求項１５】前記メモリセルアレイ部のビット線の
プリチャージ電圧は、前記メモリセルアレイ部に接続さ
れたビット線で予め設定された高レベルの電圧と低レベ
ルの電圧との範囲内にあり、前記Ｎ形センスアンプ部及び前記Ｐ形センスアンプ部に
接続されるビット線のブリチャージ電圧は、ワード線で
予め定めた高レベルの電圧と接地電圧との範囲内にある
ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項１６】前記メモリセルアレイ部に接続される
ビット線のプリチャージ電圧は、該メモリセルアレイ部
に接続されるビット線で予め定めた高レベルの電圧と低
レベルの電圧との範囲内にあり、前記Ｎ形センスアンプ
部及び前記Ｐ形センスアンプ部に接続される各ビット線
のプリチャージ電圧は、共に前記メモリセルアレイ部に
接続されたビット線で予め定めた高レベルの電圧、若し
くは低レベルの電圧に等しいことを特徴とする請求項５
及び請求項６に記載の半導体記億装置。
【請求項１７】データを電気的に記録、読み出し可能
なメモリセルが複数、配置され、前記各メモリセルは複
数のビット線対と複数のワード線とのそれぞれ１線に接
続され形成されるメモリセルアレイ部を有し、各々の前
記ビット線対に接続される転送ゲートを介して、前記メ
モリセルに記憶されるデータの検知及び増幅を行うセン
スアンプ部が設けられた半導体記憶装置において、前記転送ゲートは、ＰＭＯＳトランジスタで構成される
Ｐ形転送ゲートであり、該Ｐ形転送ゲートを導通状態に
設定する際に、チップ内部で生成した変化可能な直流電
圧を前記Ｐ形転送ゲートのゲート電極に供給し駆動する
定電圧発生手段を具備することを特徴とする半導体記憶
装置。
【請求項１８】前記定電圧発生手段は、チップ内に集積される予め定めた複数のトランジスタの
閾値変動を検知し、自己整合的に、前記閾値変動値に連
動して変化し、変動補償が施された出力信号を生成する
閾値変動補償手段と、前記閾値変動補償手段が生成した出力信号を基準信号と
して、前記Ｐ形転送ゲートを駆動させるＰ形転送ゲート
駆動手段と、を具備することを特徴とする請求項１７に記載の半導体
記憶装置。
【請求項１９】前記定電圧発生手段は、前記予め定められたトランジスタのうち、少なくともの
１つ以上のトランジスタの閾値変動を検知し、自己整合
的に前記閾値変動値に連動して変化し、変動補償が施さ
れた出力信号を生成する閾値変動補償手段と、前記閾値変動補償手段が生成した出力信号を基準信号と
して、前記Ｐ形転送ゲートを駆動させるＰ形転送ゲート
駆動手段と、を具備することを特徴とする請求項１７に記載の半導体
記憶装置。
【請求項２０】前記閾値変動補償手段は、前記メモリセルに設けられたトランジスタ及び前記Ｐ形
転送ゲートを構成するＰＭＯＳトランジスタのいずれか
１つ、若しくは双方の閾値変動を検知し、その変動に対
して、自己整合的に連動した出力信号を前記Ｐ形転送ゲ
ート駆動手段に出力する閾値変動補償手段であることを
特徴とする請求項１９に記載の半導体記憶装置。
【請求項２１】前記定電圧発生手段は、さらに、該定電圧発生手段の出力インピーダンスを小さ
くするための電流ブースター手段を具備することを特徴
とする請求項２０に記載の半導体記憶装置。
【請求項２２】前記電流ブースター手段は、前記閾値
変動補償回路の出カ側に接続される事を特徴とする請求
項２１に記載の半導体記憶装置。
【請求項２３】前記閾値変動補償手段は、前記メモリセルに設けられたトランジスタ若しくは前記
Ｐ形転送ゲートを構成するＰＭＯＳトランジスタのいず
れかと同じ動作特性及び閾値を有する閾値モニタ用トラ
ンジスタと、前記閾値モニタ用トランジスタに一定電流が流れるよう
に制御する定電流源と、予め設定した基準信号と前記閾値モニタ用トランジスタ
に流れる信号とを比較する差動増幅器と、前記差動増幅器の出力信号により駆動され、前記閾値モ
ニタ用トランジスタを駆動するドライブトランジスタ
と、を具備することを特徴とする請求項２０に記載の半
導体記憶装置。
【請求項２４】データを電気的に記録、読み出し可能
なメモリセルが複数配置され、相補線対がそれぞれのメ
モリセルに接続され形成されるメモリセルアレイ部を有
する半導体記憶装置において、前記相補線対を成す第１の信号線と第２の信号線と、前記第１の信号線と前記第２の信号線にそれぞれプリチ
ャージ電位を供給するプリチャージ電位供給線と、前記第１の信号線と前記第２の信号線との間に設置され
たイコライズ回路と、前記第１の信号線と前記プリチャージ電位供給線との間
に設置された第１のプリチャージ回路と、前記第２の信号線と前記プリチャージ電位供給線との間
に設置された第２のプリチャージ回路と、を具備し、前記第１のイコライズ回路を構成するトランジスタと、
前記第１のプリチャージ回路を組成するトランジスタ
と、前記第２のプリチャージ回路を構成するトランジス
タのうち、少なくとも１つ以上がＰ形トランジスタから
成ることを特徴とする半導体記憶装置。
【請求項２５】前記第１のプリチャージ回路を構成す
るトランジスタと、前記第２のプリチャージ回路を構成
するトランジスタがそれぞれＰ形トランジスタから成る
ことを特徴とする請求項２４に記載の半導体記憶装置。
【請求項２６】前記イコライズ回路を構成するトラン
ジスタと、前記第１のプリチャージ回路を構成するトラ
ンジスタと、前記第２のプリチャージ回路を構成するト
ランジスタの全てが、Ｐ形トランジスタから成ることを
特徴とする請求項２４に記載の半導体記憶装置。
【請求項２７】前記相補線対において、前記第１の信号線と前記第１の信号線とが共にビット線
であることを特徴とする請求項２４に記載の半導体記憶
装置。
【請求項２８】前記相補線対において、前記第１の信号線と前記第２の信号線とが前記メモリセ
ルにデータを記録、読み出しを行うデータ線であること
を特徴とする請求項２４に記載の半導体記憶装置。
【請求項２９】前記第１のプリチャージ回路と、前記
第１のプリチャージ電位供給線の間に第１の電流制限回
路が設置され、前記第２のプリチャージ回路と前記第１のプリチャージ
電位供給線の間に第２の電流制限回路が設置されること
を特徴とする請求項２５及び請求項２６に記載の半導体
記憶装置。
【請求項３０】前記第１のプリチャージ回路の一端
は、前記第１の信号線に接続され、前記第１のプリチャ
ージ回路の他の一端は、第１の電流制限回路の一端に接
続され、前記第２のプリチャージ回路の一端は前記第２
の信号線に接続され、前記第２のプリチャージ回路の他
の一端は、前記第１の電流制限回路の一端に接続され、
前記第１の電流制限回路の他の一端は、前記第１のプリ
チャージ電位供給線に接続されることを特徴とする請求
項２５及び請求項２６に記載の半導体記憶装置。
【請求項３１】前記電流制限回路がＰ形トランジスタ
から構成されることを特徴とする請求項２９及び／又は
請求項３０に記載の半導体記憶装置。
【請求項３２】前記第１のプリチャージ回路と前記第
２のプリチャージ回路と、前記第１の電流制限回路と前
記第２の電流制限回路とが同一の素子領域中に設置され
ることを特徴とする請求項２９に記載の半導体記憶装
置。
【請求項３３】前記第１のプリチャージ回路と前記第
２のプリチャージ回路と、前記第１の電流制限回路とが
同一の素子領域中に設置されることを特徴とする請求項
３０に記載の半導体記憶装置。
【請求項３４】前記第１のイコライズ回路と前記第１
のプリチャージ回路と前記第２のプリチャージ回路と前
記第１の電流制限回路とが同一の素子領域中に設置され
ることを特徴とする請求項３３に記載の半導体記憶装
置。
【請求項３５】カラムリダンダンシの置き換え単位毎
に、前記第１及び第２の電流制限回路が設置されること
を特徴とする請求項３２に記載の半導体記憶装置。
【請求項３６】カラムリダンダンシの置き換え単位毎
に、前記第１の電流制限回路が設置されることを特徴と
する請求項３３に記載の半導体記憶装置。
【請求項３７】カラムリダンダンシの置き換え単位毎
に、前記第１のプリチャージ回路と前記第２のプリチャ
ージ回路と前記第１の電流制限回路と前記第２の電流制
限回路とが同一の素子領域中に設置されることを特徴と
する請求項３５に記載の半導体記憶装置。
【請求項３８】カラムリダンダンシの置き換え単位毎
に、前記第１のプリチャージ回路と前記第２のプリチャ
ージ回路と前記第１の電流制限回路とが同一の素子領域
中に設置されることを特徴とする請求項３６に記載の半
導体記憶装置。
【請求項３９】カラムリダンダンシの置き換え単位毎
に、前記第１のイコライズ回路と前記第１のプリチャー
ジ回路と前記第２のプリチャージ回路と前記第１の電流
制限回路とが同一の素子領域中に設置されることを特徴
とする請求項３６に記載の半導体記憶装置。