JP4652675B2 - 半導体メモリ装置のビットラインプリチャージ回路 - Google Patents

Description

本発明は半導体メモリ装置に関するもので、特に半導体メモリ装置のビットラインプリチャージ回路に関するものである。

一般的に、半導体メモリ装置のビットラインプリチャージ回路は、プリチャージ動作時にビットラインペアを所定レベルにプリチャージする。この時、プリチャージ電圧レベルは電源電圧（ＶＣＣ）レベルのデータと接地電圧（０Ｖ）レベルのデータ間のレベルであるＶＣＣ/２レベルになる。

しかし、万一ビットラインペアのプリチャージ電圧レベルがＶＣＣ/２レベルより高くなると“ハイ”レベルのデータマージン（ｍａｒｇｉｎ）が悪くなり、ＶＣＣ/２レベルより低くなると“ロー”レベルのデータマージンが悪くなる。

つまり、ビットラインペアがＶＣＣ/２レベルにプリチャージされた状態で、アクティブ動作時にワードラインが選択されると選択されたワードラインに連結されたメモリセルとビットラインペア間に電荷共有動作が遂行される。このとき、プリチャージ電圧レベルがＶＣＣ/２レベルより高い状態でＰＭＯＳビットラインセンス増幅器がビットラインペアの“ハイ”レベルのデータを増幅することになると、ビットラインペアの“ハイ”レベルのデータを電源電圧（ＶＣＣ）レベルに十分に増幅できなかったり、増幅動作が正確に遂行できない。同様に、プリチャージ電圧レベルがＶＣＣ/２レベルより低い状態でＮＭＯＳビットラインセンス増幅器がビットラインペアの“ロー”レベルのデータを増幅することになると、ビットラインペアの“ロー”レベルのデータを接地電圧レベルで十分に増幅できなかったり、増幅動作が正確に遂行できない。

従って、プリチャージ動作時にビットラインペアのプリチャージ電圧レベルをＶＣＣ/２に一定に維持することが半導体メモリ装置の動作において重要である。

図１は、一般的な半導体メモリ装置のビットラインペア間の回路構成を示すもので、データ入出力ラインペア（ＩＯ１、ＩＯ１Ｂ）〜（ＩＯ４、ＩＯ４Ｂ）それぞれの左側のアレイビットラインペア（（ＡＢＬ１、ＡＢＬ１Ｂ）〜（ＡＢＬ４、ＡＢＬ４Ｂ））に連結されたビットラインプリチャージ回路（１４−１〜１４−４）、ビットラインアイソレーション回路（１６−１〜１６−４）、及びＰＭＯＳビットラインセンス増幅器ＰＢＬＳＡ（１２−１〜１２−４）、データ入出力ラインペア（（ＩＯ１、ＩＯ１Ｂ）〜（ＩＯ４、ＩＯ４Ｂ））それぞれの右側のアレイビットラインペア（（ＡＢＬ１、ＡＢＬ１Ｂ）〜（ＡＢＬ４、ＡＢＬ４Ｂ））に連結されたビットラインプリチャージ回路（１４−５〜１４−８）、ビットラインアイソレーション回路（１６−５〜１６−８）、及びＮＭＯＳビットラインセンス増幅器ＮＢＬＳＡ（１２−５〜１２−８）、センスビットラインペア（（ＳＢＬ１、ＳＢＬ１Ｂ）〜（ＳＢＬ４、ＳＢＬ４Ｂ））それぞれとデータ入出力ラインペア（（ＩＯ１、ＩＯ１Ｂ）〜（ＩＯ２、ＩＯ２Ｂ））それぞれの間に連結されたデータ入出力回路（１８−１〜１８−４）を具備して構成さている。

図１で、１０−ｉ，１０−（ｉ＋１）、１０−（ｉ＋２）はブロックをそれぞれ示し、ブロック内のＭＣ１、ＭＣ２、ＭＣ３、及びＭＣ４はメモリセルを示す。

図１に示した回路それぞれの構成及び機能を説明すると次のようである。
プリチャージ回路（１４−１〜８）は、それぞれ３つのＮＭＯＳトランジスター（Ｎ１１〜Ｎ１３、Ｎ１４〜Ｎ１６...、Ｎ４１〜Ｎ４３、Ｎ４４〜Ｎ４６）で構成され、該当プリチャージ制御信号（...、ＰＲＥｉ、ＰＲＥ（ｉ＋１）、ＰＲＥ（ｉ＋２）...）に応答してアレイビットラインペア（（ＡＢＬ１、ＡＢＬ１Ｂ）〜（ＡＢＬ４、ＡＢＬ４Ｂ））をプリチャージする。ビットラインアイソレーション回路（１６−１〜１６−８）はそれぞれ２つのＮＭＯＳトランジスター（Ｎ１、Ｎ２）で構成され、該当アイソレーション制御信号（...、ＩＳＯｉ、ＩＳＯ（ｉ＋１）、ＩＳＯ（ｉ＋２）、...）に応答してアレイビットラインペア（（ＡＢＬ１、ＡＢＬ１Ｂ）〜（ＡＢＬ４、ＡＢＬ４Ｂ））とセンスビットラインペア（（ＳＢＬ１、ＳＢＬ１Ｂ）〜（ＳＢＬ４、ＳＢＬ４Ｂ））を分離する。データ入出力回路（１８−１〜１８−４）はそれぞれ２つのＮＭＯＳトランジスター（Ｎ３、Ｎ４）で構成され、コラム選択信号（ＣＳＬ１）に応答してセンスビットラインペア（ＳＢＬ１、ＳＢＬ１Ｂ）〜（ＳＢＬ４、ＳＢＬ４Ｂ））とデータ入出力ラインペア（（ＩＯ１、ＩＯ１Ｂ）〜（ＩＯ４、ＩＯ４Ｂ））間にデータを転送する。

図１に示した半導体メモリ装置のワードライン（ＷＬｊ）とアレイビットライン（ＡＢＬ１）の間にショートが発生した場合の動作を説明すると次のようである。
プリチャージ動作時に電源電圧（ＶＣＣ）レベルのアイソレーション制御信号（...、ＩＳＯｉ、ＩＳＯ（ｉ＋１）、ＩＳＯ（ｉ＋２）、...）と電源電圧（ＶＣＣ）レベルのプリチャージ制御信号（...、（ＰＲＥｉ、ＰＲＥ（ｉ＋１）、ＰＲＥ（ｉ＋２）、...）が入力されると、ＮＭＯＳトランジスター（Ｎ１、Ｎ２、Ｎ１１〜Ｎ１６、Ｎ２１〜Ｎ２６、Ｎ３１〜Ｎ３６、Ｎ４１〜Ｎ４６）がオンになり、アレイビットラインペア（（ＡＢＬ１、ＡＢＬ１Ｂ）〜（ＡＢＬ４、ＡＢＬ４Ｂ））とセンスビットラインペア（（ＳＢＬ１、ＳＢＬ１Ｂ）〜（ＳＢＬ４、ＳＢＬ４Ｂ））がプリチャージ電圧（ＶＢＬ）レベルでプリチャージされる。ここで、メモリセル（ＭＣ１）のワードライン（ＷＬｊ）とアレイビットライン（ＡＢＬ１）が短絡（ｓｈｏｒｔ）された場合、ワードライン（ＷＬｊ）が接地電圧（ＶＳＳ）レベルなので、アレイビットライン（ＡＢＬ１）からワードライン（ＷＬｊ）に電流の流れが発生する．

これにより、アレイビットライン（ＡＢＬ１）のプリチャージ電圧レベルが落ちるようになる。
つまり、プリチャ−ジ動作時にプリチャージ回路（１４−５）を構成するＮＭＯＳトランジスター（Ｎ１２）がオンになっているので、ＮＭＯＳトランジスター（Ｎ１２）を通じて電流の流れが発生してプリチャージ電圧（ＶＢＬ）レベルが落ちるようになる。

このとき、落ちたプリチャージレベルは隣接するアレイビットライン（ＡＢＬ３）に影響を与えるようになる。すなわち、プリチャージ制御信号ＰＲＥ（ｉ＋１）が“ハイ”レベルになることによってプリチャージ回路（１４−７）のＮＭＯＳトランジスター（Ｎ３２）がオンとなり、アレイビットライン（ＡＢＬ３）のプリチャージ電圧レベルが低くなる。
従って、ＮＭＯＳビットラインセンス増幅器（１２−５、１２−７）が“ロー”レベルのデータを増幅する時に十分に接地電圧レベルに増幅できなかったり、増幅動作が正確に遂行できない。

図２は、図１に示した半導体メモリ装置のビットラインプリチャージ回路（１４−５）のレイアウトを示すもので、Ｎ１１Ｓ、Ｎ１２Ｓ、Ｎ１３Ｓは、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３）のソース領域を、Ｎ１１Ｄ、Ｎ１２Ｄ、Ｎ１３Ｄは、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３）のドレーン領域を、Ｎ１１Ｇ、Ｎ１２Ｇ、Ｎ１３Ｇは、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３）のゲート領域をそれぞれ示す。そして、ｌ１、ｌ２、ｌ３は、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３）それぞれのチャンネルの長さを示す。

図２で、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３）の活性領域（３０）が半導体基板（未図示）の上に四角形状に配置される。“Ｔ”形態を持つゲート体（３２）が活性領域（３０）の上に配置され、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３）のゲートを形成する。ゲート体（３２）の左側に伸長された部分（Ｎ１１Ｇ）は、ＮＭＯＳトランジスター（Ｎ１１）のゲートを形成し、ゲート体（３２）の上側に伸長された部分（Ｎ１２Ｇ）は、ＮＭＯＳトランジスター（Ｎ１２）のゲートを形成し、ゲート体（３２）の下側に伸長された部分（Ｎ１３Ｇ）は、ＮＭＯＳトランジスター（Ｎ１３）のゲートを形成する。従って、ＮＭＯＳトランジスター（Ｎ１１，Ｎ１２、Ｎ１３）のゲート（Ｎ１１Ｇ，Ｎ１２Ｇ、Ｎ１３Ｇ）が単一体（３２）に形成される。

ＮＭＯＳトランジスター（Ｎ１１）のソースとドレーン領域（Ｎ１１Ｓ，Ｎ１１Ｄは、活性領域（３０）のゲート（Ｎ１１Ｇ）の両側に形成され、ＮＭＯＳトランジスター（Ｎ１２）のソースとドレーン領域（Ｎ１２Ｓ、Ｎ１２Ｄ）は、活性領域（３０）のゲート（Ｎ１２Ｇ）の両側に形成される。そして、ＮＭＯＳトランジスター（Ｎ１３）のソースとドレーン領域（Ｎ１３Ｓ、Ｎ１３Ｄ）は、活性領域（３０）のゲート（Ｎ１３Ｇ）の両側に形成される。従って、活性領域（３０）の左上部分は、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２）の共通ソース（Ｎ１１Ｓ，Ｎ１２Ｓ）を形成し、活性領域（３０）の左下部分は、ＮＭＯＳトランジスター（Ｎ１１）のドレーン（Ｎ１１Ｄ）とＮＭＯＳトランジスター（Ｎ１３）のソース（Ｎ１３Ｓ）を形成する。また、活性領域（３０）の右側部分は、ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３）の共通ドレーン（Ｎ１２Ｄ、Ｎ１３Ｄ）を形成する。

図２に示したようにビットラインプリチャージ回路を構成するＮＭＯＳトランジスター（Ｎ１２、Ｎ１３）は、チャンネルの幅に比べてチャンネル長さ（ｌ２、ｌ３）が短く、ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３）の抵抗値が非常に小さい。
図示していないが、他のビットラインプリチャージ回路のレイアウト方法は、図２に示したビットラインプリチャージ回路（１４−５）のレイアウト方法と同一である。

従って、従来の半導体メモリ装置のビットラインプリチャージ回路は、ワードラインとアレイビットラインペアの間にショートが発生した場合にプリチャージ動作が遂行されるとアレイビットライン（ＡＢＬ１）の電圧レベルが落ちると同時にアレイビットライン（ＡＢＬ３）の電圧レベルが落ちるようになる。これにより、プリチャージ電圧（ＶＢＬ）発生ラインからビットラインプリチャージ回路（１４−５，１４−７）を構成するＮＭＯＳトランジスター（Ｎ１２，Ｎ３２）を通じて電流の流れが発生することによって、プリチャージ電圧（ＶＢＬ）発生ラインに電圧降下が発生するようになる。

また、従来の半導体メモリ装置のビットラインプリチャージ回路は、ワードラインとアレイビットライン間にショートが発生した場合にスタンバイ状態でもプリチャージ回路（１４−５，１４−７）を構成するＮＭＯＳトランジスター（Ｎ１２，Ｎ３２）を通じて電流の流れが発生することによって、スタンバイ電流が増加すると言う問題点があった.

従来の半導体メモリ装置は、工程変化によりワードラインとビットラインペア間に短絡（ショート）が発生する可能性がある。この場合に、ショートが発生したワードラインとビットラインペア間に連結されたメモリセルをリダンダントメモリセルに代替することによって、半導体装置をリペアすることができる。

しかし、ショートが発生したワードラインとビットラインペア間に連結されたメモリセルをリダンダントメモリセルに代替する場合でも、プリチャージ動作が遂行されるとショートが発生したビットラインペアに対するプリチャージ動作が遂行される。この時、ショートが発生したワードラインとビットラインペア間に電流通路が形成されてビットラインペアのプリチャージ電圧レベルが落ちるようになり、これにより、プリチャージ電圧発生ラインの電圧レベルも、また落ちることになる。従って、ショートが発生したビットラインペアのプリチャージ電圧レベルだけが落ちるのではなく、他のビットラインペア間に連結されたビットラインのプリチャージ回路に供給されるビットラインのプリチャージ電圧レベルも、また落ちることによって、該当半導体メモリ装置の全体的な動作特性を阻害させると言う問題点があった。

そして、従来の半導体メモリ装置のビットラインプリチャージ回路のレイアウト方法は、プリチャージ回路を構成するトランジスターの抵抗値が小さく、ショートが発生したビットラインペアのプリチャージ電圧レベルが落ちる場合にプリチャージ電圧発生ラインの電圧が容易に落ちるようになり、また、スタンバイ状態でスタンバイ電流消耗が増加されると言う問題点があった。

本発明の目的は、ビットラインペアとワードライン間にショート発生時にプリチャージ電圧発生ラインの電圧減少を防ぐ事ができる半導体メモリ装置のビットラインプリチャージ回路を提供することにある。

前記目的を達成するため、本発明の半導体メモリ装置のビットラインプリチャージ回路の第１形態は、ビットラインペア間に直列連結され、プリチャージ制御信号が入力されるゲートを持ち、前記プリチャージ制御信号に応答して前記ビットラインペアでプリチャージ電圧を転送する第１及び第２トランジスター、及び前記ビットラインペア間に連結され、前記プリチャージ制御信号が入力されるゲートを持ち、前記ビットラインペアを同一レベルにする第３トランジスターを備え、前記第１及び第２ＮＭＯＳトランジスターのチャンネル長さを前記第３トランジスターのチャンネル長さより長くすることによって、前記第１及び第２ＮＭＯＳトランジスターの抵抗値が前記第３トランジスター抵抗値より大きいことを特徴とする。

前記目的を達成するため、本発明の半導体メモリ装置のビットラインプリチャージ回路の第２形態は、ビットラインペア間に連結され、プリチャージ制御信号に応答してビットラインペアをプリチャージ電圧でプリチャージするビットラインプリチャージ回路部、及び前記プリチャージ制御信号に応答して前記プリチャージ電圧を前記ビットラインプリチャージ回路部に転送するプリチャージ電圧転送回路を備え、前記プリチャージ電圧転送回路が、少なくとも二つ以上のプリチャージ回路部と連結されることを特徴とする。

本発明の一実施形態において、前記プリチャージ電圧転送回路の抵抗値が前記ビットラインプリチャージ回路部の抵抗値より大きいことを特徴とする。

本発明の一実施形態において、前記ビットラインプリチャージ回路部は、前記ビットラインペア間に直列連結され、前記プリチャージ制御信号が入力されるゲート持ち、前記プリチャージ制御信号に応答して前記ビットラインペアでプリチャージ電圧を転送する第１及び第２ＮＭＯＳトランジスター、及び前記ビットラインペア間に連結され、前記プリチャージ制御信号が入力されるゲートを持ち、前記プリチャージ制御信号に応答して前記ビットラインペアを灯火するする第３ＮＭＯＳトランジスターを備えることを特徴とする。

本発明の一実施形態において、前記プリチャージ電圧転送回路は、前記第１及び第２ＮＭＯＳトランジスターの共通点と前記プリチャージ電圧間に連結され、前記プリチャージ制御信号が入力されるゲートを持つ第４ＮＭＯＳトランジスターを備えることを特徴とする。

前記目的を達成するため、本発明の半導体メモリ装置のビットラインプリチャージ回路の第３形態は、複数個のワードライン選択信号に応答して選択される複数個のワードライン、前記複数個のワードラインと直交する方向に配置された複数個のコラム選択信号に応答して選択される複数個のビットラインペア、前記複数個のワードラインと前記複数個のビットラインペア間に連結された複数個のメモリセル、及び複数個のプリチャージ制御信号に応答して前記複数個のビットラインペアをプリチャージ電圧でプリチャージする複数個のビットラインプリチャージ回路部を備え、前記複数個のビットラインプリチャージ回路部のそれぞれが前記ビットラインペア間に直列連結され、プリチャージ制御信号が入力されるゲートを持ち、前記プリチャージ制御信号に応答して前記ビットラインペアでプリチャージ電圧を転送する第１及び第２ＮＭＯＳトランジスター、及び前記ビットラインペア間に連結され、プリチャージ制御信号が入力されるゲートを持ち、前記ビットラインペアを同一レベルとする第３トランジスターを備え、前記第１及び第２ＮＭＯＳトランジスターのチャンネル長さを前記第３トランジスターのチャンネル長さより長くすることによって、前記第１及び第２ＮＭＯＳトランジスターの抵抗値が前記第３トランジスター抵抗値より大きいことを特徴とする。

前記目的を達成するため、本発明の半導体メモリ装置のビットラインプリチャージ回路の第４形態は、複数個のワードライン選択信号に応答して選択される複数個のワードライン、前記複数個のワードラインと直交する方向に配置された複数個のコラム選択信号に応答して選択される複数個のビットラインペア、前記複数個のワードラインと前記複数個のビットラインペア間に連結された複数個のメモリセル、複数個のプリチャージ制御信号に応答して前記複数個のビットラインペアをプリチャージ電圧でプリチャージする複数個のビットラインプリチャージ回路部、及び前記複数個のプリチャージ制御信号に応答して前記複数個のビットラインプリチャージ回路部に前記プリチャージ電圧を転送する複数個のプリチャージ電圧転送回路を備えることを特徴とする。

本発明の一実施形態において、前記複数個のプリチャージ電圧転送回路のそれぞれの抵抗値が、前記複数個のビットラインプリチャージ回路部それぞれの抵抗値より大きいことを特徴とする。

本発明の一実施形態において、前記複数個のビットラインプリチャージ回路部のそれぞれは、前記ビットラインペア間に直列連結され、前記プリチャージ制御信号が入力されるゲートを持つ第１及び第２ＮＭＯＳトランジスター、及び前記ビットラインペア間に連結され、前記プリチャージ制御信号が入力されるゲートを持つ第３ＮＭＯＳトランジスターを備えることを特徴とする。

本発明の一実施形態において、前記複数個のプリチャージ電圧転送回路のそれぞれが、複数個のビットラインペアの中，同一コラム選択信号に応答して選択される互いに隣り合う所定個数のビットラインプリチャージ回路に対応して具備することを特徴とするか、前記複数個のプリチャージ電圧転送回路のそれぞれが、互いに隣り合う所定個数のビットラインプリチャージ回路部それぞれの前記第１及び第２ＮＭＯＳトランジスターの共通点と前記プリチャージ電圧間に連結され、前記プリチャージ制御信号に応答してオンされる第４ＮＭＯＳトランジスターを備えることを特徴とする。

前記他の目的を達成するため、本発明の半導体メモリ装置のビットラインプリチャージ回路の第５形態は、第１プリチャージ回路が配置される第１ビットライン領域と第２プリチャージ回路が配置される第２ビットライン領域を備える半導体メモリ装置のビットラインプリチャージ回路において、前記第１ビットライン領域に配置される第１トランジスター、及び前記第２ビットライン領域に配置される第２トランジスターを有し、前記第１トランジスターのチャンネルは、前記第１ビットライン領域の第１領域で始まって、前記第２ビットライン領域を通じて形成されることを特徴とする。

本発明の一実施形態において、前記第１トランジスターのチャンネルは、前記第１ビットライン領域の第２領域地点までであることを特徴とする。

本発明の一実施形態において、前記第１ビットライン領域の前記第１領域と第２領域は、同一ビットラインに連結されることを特徴とする。

本発明の一実施形態において、前記第２トランジスターのチャンネルは、前記第２ビットライン領域で始まって前記第１ビットラインの第１領域で終わることを特徴とする。

前記他の目的を達成するため、本発明の半導体メモリ装置のビットラインプリチャージ回路の第６形態は、第１プリチャージ回路が配置される第１ビットライン領域に第１トランジスターが配置され、第２プリチャージ回路が配置される第２ビットライン領域に第２トランジスターが配置される半導体メモリ装置のビットラインプリチャージ回路において、前記第１トランジスターが形成される第１活性領域、前記第２トランジスターが形成される第２活性領域、及び前記第３トランジスターが形成される第３活性領域を備えて、前記第１活性領域の一端と前記第２活性領域の一端を連結し、前記第２活性領域の一端と前記第３活性領域の一端が連結されることを特徴とする。

本発明の一実施形態において、前記第３トランジスターは、前記第１ビットライン領域から前記第２ビットライン領域にかけて形成されることを特徴とする。

本発明の一実施形態において、前記第１活性領域には、前記第１トランジスターのチャンネルが、前記第２活性領域には、第２チャンネルが形成され、第３活性領域には、第３チャンネルが形成されることを特徴とする。

本発明の半導体メモリ装置のビットラインプリチャージ回路は、ワードラインとビットラインペア間にショート発生時に該当ビットラインペアに連結されたプリチャージ回路を通じたプリチャージ電圧発生ラインの電圧減少を防ぐことができる。
従って、本発明の半導体メモリ装置のビットラインプリチャージ回路は、スタンバイ状態でスタンバイ電流消耗を減らすことができる。

以下、添付した図面を参照にして本発明の半導体メモリ装置のビットラインプリチャージ回路の好適な実施形態を説明する。

図３は、本発明の半導体メモリ装置のビットラインペア間の実施形態に係るの回路構成を示したものであり、図１の構成において、上下に隣り合う同一コラム選択信号によって選択されるアレイビットラインペア（（ＡＢＬ１，ＡＢＬ１Ｂ），（ＡＢＬ３，ＡＢＬ３Ｂ））それぞれの間に連結されるビットラインプリチャージ回路（１４−１，１４−３）とプリチャージ電圧（ＶＢＬ）発生ライン間にＮＭＯＳトランジスター（Ｎ５０）を追加的に連結し、ビットラインプリチャージ回路（１４−５，１４−７）とプリチャージ電圧（ＶＢＬ）発生ライン間にＮＭＯＳトレンジスター（Ｎ５１）が追加されている。

さらに、アレイビットラインペア（（ＡＢＬ２，ＡＢＬ２Ｂ），（ＡＢＬ４，ＡＢＬ４Ｂ））それぞれの間に連結されるビットラインプリチャージ回路（１４−２，１４−４）とプリチャージ電圧（ＶＢＬ）発生ライン間にＮＭＯＳトランジスター（Ｎ５２）を追加的に連結し、ビットラインプリチャージ回路（１４−６，１４−８）とプリチャージ電圧（ＶＢＬ）発生ライン間にＮＭＯＳトランジスター（Ｎ５３）が追加されている。

つまり、図３に示す、本発明の実施形態に係る半導体メモリ装置は、上下で隣り合う同一コラム選択信号（ＣＳＬ１）によって選択されるアレイビットラインペア（（ＡＢＬ１，ＡＢＬ１Ｂ）、（ＡＢＬ３，ＡＢＬ３Ｂ））それぞれの間に連結されたビットラインプリチャージ回路（１４−１，１４−３）それぞれのＮＭＯＳトランジスター（Ｎ１４，Ｎ１５，Ｎ３４，Ｎ３５）の共通点に連結されたソースと該当プリチャージ制御信号（ＰＲＥｉ）が入力されるゲートとプリチャージ電圧（ＶＢＬ）が入力されるドレーンを持つＮＭＯＳトランジスター（Ｎ５０）、及びビットラインプリチャージ回路（１４−５，１４−７）それぞれのＮＭＯＳトランジスター（Ｎ１２，Ｎ１３，Ｎ３２、Ｎ３３）の共通点に連結されたソースと該当プリチャージ制御信号（ＰＲＥ（ｉ＋１））が入力されるゲートとプリチャージ電圧（ＶＢＬ）が入力されるドレーンを持つＮＭＯＳトランジスター（Ｎ５１）を図１の半導体メモリ装置に追加した構成を有する。

また、アレイビットラインペア（（ＡＢＬ２，ＡＢＬ２Ｂ）、（ＡＢＬ４，ＡＢＬ４Ｂ））それぞれの間に連結されたビットラインプリチャージ回路（１４−２，１４−４）それぞれのＮＭＯＳトランジスター（Ｎ２４，Ｎ２５，Ｎ４４，Ｎ４５）の共通点に連結されたソースと該当プリチャージ制御信号（ＰＲＥ（ｉ＋１））が入力されるゲートとプリチャージ電圧（ＶＢＬ）が入力されるドレーンを持つＮＭＯＳトランジスター（Ｎ５２）、及びビットラインプリチャージ回路（１４−６，１４−８）それぞれのＮＭＯＳトランジスター（Ｎ２２，Ｎ２３，Ｎ４２、Ｎ４３）の共通点に連結されたソースと該当プリチャージ制御信号（ＰＲＥ（ｉ＋２））が入力されるゲートとプリチャージ電圧（ＶＢＬ）が入力されるドレーンを持つＮＭＯＳトランジスター（Ｎ５３）が追加されている。

そして、ＮＭＯＳトランジスター（Ｎ５０，Ｎ５１，Ｎ５２，Ｎ５３）の抵抗値は、プリチャージ回路（１４−１〜１４−８）それぞれを構成するＮＭＯＳトランジスターの抵抗値より大きく構成されている。

図３に示した半導体メモリ装置のワードライン（ＷＬｊ）とアレイビットライン（ＡＢＬ１）間にショートが発生した場合の動作を説明すると次のようである。
プリチャージ動作時に電源電圧（ＶＣＣ）レベルのアイソレーション制御信号（ＩＳＯｉ、ＩＳＯ（ｉ＋１）、ＩＳＯ（ｉ＋２））と電源電圧（ＶＣＣ）レベルのプリチャージ制御信号（（ＰＲＥｉ、ＰＲＥ（ｉ＋１）、ＰＲＥ（ｉ＋２））が入力されると、プリチャージ回路（１４−１〜１４−８）のＮＭＯＳトランジスターとアイソレーション回路（１６−１〜１６−８）のＮＭＯＳトランジスターがオンされて、アレイビットラインペア（（ＡＢＬ１，ＡＢＬ１Ｂ）、（ＡＢＬ３，ＡＢＬ３Ｂ））とセンスビットラインペア（（ＳＢＬ１，ＳＢＬ１Ｂ）、（ＳＢＬ３，ＳＢＬ３Ｂ））がプリチャージ電圧（ＶＢＬ）レベルでプリチャージされ、またアレイビットラインペア（（ＡＢＬ２，ＡＢＬ２Ｂ）、（ＡＢＬ４，ＡＢＬ４Ｂ））とセンスビットラインペア（（ＳＢＬ２，ＳＢＬ２Ｂ），（ＳＢＬ４，ＳＢＬ４Ｂ））がプリチャージ電圧（ＶＢＬ）レベルでプリチャージされる。

万一、メモリセル（ＭＣ１）のワードライン（ＷＬｊ）とアレイビットライン（ＡＢＬ１）が短絡すると、ワードライン（ＷＬｊ）が接地電圧レベルであるためアレイビットライン（ＡＢＬ１）は接地電圧レベルに低くなるが、プリチャージ回路（１４−５）のＮＭＯＳトランジスター（Ｎ１２）とプリチャージ制御信号（ＰＲＥ（ｉ＋１））によって制御されるＮＭＯＳトランジスター（Ｎ５１）を通る電流経路にプリチャージ電圧（ＶＢＬ）が連結されるため、プリチャージ電圧（ＶＢＬ）レベルは隣接アレイビットラインに影響を与えるほどには低化しない。

つまり、プリチャージ動作時にワードライン（ＷＬｊ）がアレイビットライン（ＡＢＬ１）と短絡しても、プリチャージ回路（１４−５）を構成するＮＭＯＳトランジスター（Ｎ５１）の抵抗値が大きいため、プリチャージ電圧（ＶＢＬ）ラインからワードライン（ＷＬｊ）への電流の流れが殆どないようになる。これにより、プリチャージ電圧（ＶＢＬ）発生ラインのレベルが落ちない。

言いかえれば、プリチャージ動作時にプリチャージ回路（１４−５）を構成するＮＭＯＳトランジスター（Ｎ１２、Ｎ１３）のドレーン共通点とプリチャージ電圧（ＶＢＬ）発生ライン間に高抵抗のＮＭＯＳトランジスター（Ｎ５１）を、またプリチャージ回路（１４−７）を構成するＮＭＯＳトランジスター（Ｎ３２、Ｎ３３）のドレーン共通点とプリチャージ電圧（ＶＢＬ）発生ライン間に高抵抗のＮＭＯＳトランジスター（Ｎ５１）を連結したため、プリチャージ電圧（ＶＢＬ）発生ラインの電圧が落ちない。

また、本発明の半導体メモリ装置は、プリチャージ動作時だけＮＭＯＳトランジスター（Ｎ５０，Ｎ５１，Ｎ５２，Ｎ５３）がオンになりプリチャージ電圧（ＶＢＬ）がビットラインプリチャージ回路（１４−１〜１４−８）に入力され、スタンバイ状態では、ＮＭＯＳトランジスター（Ｎ５０，Ｎ５１，Ｎ５２，Ｎ５３）がオフになるためビットラインプリチャージ回路（１４−１〜１４−８）を通じたスタンバイ電流消耗が発生しない。

図４は、図３に示した半導体メモリ装置のビットラインプリチャージ回路の実施形態のレイアウトを示したものであり、Ｎ１１Ｓ、Ｎ１２Ｓ、Ｎ１３Ｓは、ＮＭＯＳトランジスター（Ｎ１１，Ｎ１２，Ｎ１３）のソース領域を、Ｎ１２Ｄ、Ｎ１３Ｄ、Ｎ１４Ｄは、ＮＭＯＳトランジスター（Ｎ１１，Ｎ１２，Ｎ１３）のドレーン領域を、Ｎ１１Ｇ、Ｎ１２Ｇ、Ｎ１３Ｇは、ＮＭＯＳトランジスター（Ｎ１１，Ｎ１２，Ｎ１３）のゲート領域をそれぞれ示す。Ｎ３１Ｓ、Ｎ３２Ｓ、Ｎ３３Ｓは、ＮＭＯＳトランジスター（Ｎ３１，Ｎ３２，Ｎ３３）のソース領域を、Ｎ３１Ｄ、Ｎ３２Ｄ、Ｎ３３は、ＮＭＯＳトランジスター（Ｎ３１，Ｎ３２，Ｎ３３）のドレーン領域をＮ３１Ｇ、Ｎ３２Ｇ、Ｎ３３Ｇは、ＮＭＯＳトランジスター（Ｎ３１，Ｎ３２，Ｎ３３）のゲート領域をそれぞれ示す。また、Ｎ５１ＳはＮＭＯＳトランジスター（Ｎ５１）のソース領域を、Ｎ５１ＤはＮＭＯＳトランジスター（Ｎ５１）のドレーン領域を、Ｎ５１ＧはＮＭＯＳトランジスター（Ｎ５１）のゲート領域を示す。そして、ｌ１、ｌ２、ｌ３、ｌ４、ｌ５、ｌ６、ｌ７は、ＮＭＯＳトランジスター（Ｎ１１，Ｎ１２，Ｎ１３，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ５１）それぞれのチャンネルの長さを示す。

図４をより詳しく調べると、ＮＭＯＳトランジスター（Ｎ５１）のゲート領域（Ｎ５１Ｇ）は、アレイビットライン（ＡＢＬ１）とアレイビットライン（ＡＢＬ３）にかけて形成され、またドレーン領域（Ｎ５１Ｄ）はアレイビットライン（ＡＢＬ１）領域に、ソース領域（Ｎ５１Ｓ）はアレイビットライン（ＡＢＬ３）の領域に形成されている。従って、ＮＭＯＳトランジスター（Ｎ５１）のチャンネルがゲート（Ｎ５１Ｇ）の長さの方向に沿って伸長されているためＮＭＯＳトランジスター（Ｎ５１）のチャンネルの長さ（ｌ７）が他のトランジスター（Ｎ１１，Ｎ１２，Ｎ１３，Ｎ３１，Ｎ３２，Ｎ３３）のチャンネルの長さ（ｌ１、ｌ２、ｌ３、ｌ４、ｌ５、ｌ６）より長い。これにより、ＮＭＯＳトランジスター（Ｎ５１）の抵抗値が他のＮＭＯＳトランジスター（Ｎ１１，Ｎ１２，Ｎ１３，Ｎ３１，Ｎ３２，Ｎ３３）の抵抗値より大きくなり、プリチャージ電圧発生ラインからワードラインへの電流の流れが抑制される。ＮＭＯＳトランジスター（Ｎ５１）のドレーン領域（Ｎ５１Ｄ）とソース領域（Ｎ５１Ｓ）は互いにかわって配置されることもある。

このような配置を可能にするために、まず、アレイビットライン（ＡＢＬ１）の領域を調べると、基板（未図示）上に活性領域が水平方向に沿って伸長され、互いに並列に配置された上部ブランチａと下部ブランチｂの二つのブランチで成り立ち、上部ブランチａと下部ブランチｂが右側の端で互いに連結され、一つ目の薄くて長いバーｃは、ブランチの反対方向の右側の端から連結され伸長される。そして、二つ目の薄くて長いバーｄは、一つ目の薄くて長いバーｃの一側に連結され、前記薄くて長いバーｃと直交する方向に伸長され、三つ目の薄くて長いバーｅは、二つ目の薄くて長いバーｄの上側に連結され、水平方向に配置される。

ＮＭＯＳトランジスター（Ｎ１１）のゲート（Ｎ１１Ｇ）は、水平方向に上部ブランチａの上に伸長され、ＮＭＯＳトランジスター（Ｎ１１）のソース（Ｎ１１Ｓ）とドレーン（Ｎ１１Ｄ）は、上部ブランチａのゲート（Ｎ１１Ｇ）の両側に形成される。
ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３）のゲート（Ｎ１２Ｇ、Ｎ１３Ｇ）は、ゲート（Ｎ１１Ｇ）と直交する方向に配置され、ゲート（Ｎ１１Ｇ）の右側の端に連結される。ＮＭＯＳトランジスター（Ｎ１２）のソース（Ｎ１２Ｓ）とドレーン（Ｎ１２Ｄ）は、上部ブランチａのゲート（Ｎ１２Ｇ）の両側に配置され、ＮＭＯＳトランジスター（Ｎ１３）のソース（Ｎ１３Ｓ）とドレーン（Ｎ１３Ｄ）は、上部ブランチａのゲート（Ｎ１３Ｇ）の両側に配置される。

従って、上部ブランチａの左上部分は、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２）の共通ソース（Ｎ１１Ｓ、Ｎ１２Ｓ）として使用される。上部ブランチａの左下部分は、ＮＭＯＳトランジスター（Ｎ１１）のドレーン（Ｎ１１Ｄ）とＮＭＯＳトランジスター（Ｎ１３）のソース（Ｎ１３Ｓ）に使用される。上部ブランチａの右側部分は、ＮＭＯＳトランジスター（Ｎ１２，Ｎ１３）の共通ドレーン（Ｎ１２Ｄ、Ｎ１３Ｄ）に使用される。

ゲート（Ｎ１２Ｇ、Ｎ１３Ｇ）は直列に連結され、ｌ１、ｌ２、ｌ３はＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３）のチャンネルの長さをそれぞれ示す。
ＮＭＯＳトランジスター（Ｎ３１）のゲート（Ｎ３１Ｇ）は、下部ブランチｂに沿って水平方向に伸長される。ＮＭＯＳトランジスター（Ｎ３１）のソース（Ｎ３１Ｓ）とドレーン（Ｎ３１Ｄ）は、下部ブランチｂのゲート（Ｎ３１Ｇ）の両側に形成される。

ＮＭＯＳトランジスター（Ｎ３２、Ｎ３３）のゲート（Ｎ３２Ｇ、Ｎ３３Ｇ）は、ゲート（Ｎ３１Ｇ）と直交する方向に下部ブランチｂの上に配置され、ゲート（Ｎ３１Ｇ）の右側の端に連結される。ゲート（Ｎ３２Ｇ、Ｎ３３Ｇ）は直列に連結され、ｌ４、ｌ５、ｌ６はＮＭＯＳトランジスター（Ｎ３１、Ｎ３２、Ｎ３３）のチャンネルの長さをそれぞれ示す。

従って、下部ブランチｂの左上部分は、ＮＭＯＳトランジスター（Ｎ３１、Ｎ３２）の共通ソース（Ｎ３１Ｓ、Ｎ３２Ｓ）として使用される。下部ブランチｂの左下部分は、ＮＭＯＳトランジスター（Ｎ３１）のドレーン（Ｎ３１Ｄ）とＮＭＯＳトランジスター（Ｎ３３）のソース（Ｎ３３Ｓ）として使用される。上部と下部のブランチａ，ｂの右側の部分と活性領域の一つ目の薄くて長いバーｃはＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）の共通ドレーン（Ｎ１２Ｄ、Ｎ１３Ｄ、Ｎ３２Ｄ、Ｎ３３Ｄ）及びＮＭＯＳトランジスター（Ｎ５１）のソース（Ｎ５１Ｓ）に使用される。

ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）のゲート（Ｎ１２Ｇ、Ｎ１３Ｇ、Ｎ３２Ｇ、Ｎ３３Ｇ）は直列で連結される。ゲート（Ｎ１１Ｇ、Ｎ１２Ｇ、Ｎ１３Ｇ、Ｎ３１Ｇ、Ｎ３２Ｇ、Ｎ３３Ｇ）は単一体（６２）に形成される。ＮＭＯＳトランジスター（Ｎ５１）のゲート（Ｎ５１Ｇ）は、ＮＭＯＳトランジスター（Ｎ５１）のドレーン（Ｎ５１Ｄ）とＮＭＯＳトランジスター（Ｎ５１）のソース（Ｎ５１Ｓ）の間に形成される。

図４に示したように、ＮＭＯＳトランジスター（Ｎ５１）のチャンネルの長さ（ｌ７）がＮＭＯＳトランジスター（Ｎ５１）のチャンネルの幅に比べて長く形成されているのでＮＭＯＳトランジスター（Ｎ５１）の抵抗値がＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）の抵抗値より大きい。

図４では、二つのアレイビットラインペア（（ＡＢＬ１、ＡＢＬ１Ｂ）、（ＡＢＬ３、ＡＢＬ３Ｂ））間に一つの高抵抗ＮＭＯＳトランジスター（Ｎ５１）を配置したが、設計によっては、複数個のアレイビットラインペアごと一つの高抵抗ＮＭＯＳトランジスターを配置することも可能である。

従って、図４に示したようにビットラインプリチャージ回路をレイアウトすることにより、ワードラインとアレイビットラインペア間にショートが発生した状態でプリチャージ動作が遂行されてもプリチャージ電圧（ＶＢＬ）発生ラインに電圧降下が発生しない。

また、図４に示したようにビットラインプリチャージ回路をレイアウトすることにより、ワードラインとアレイビットラインペア間にショートが発生してもスタンバイ状態でＮＭＯＳトランジスター（Ｎ５０、Ｎ５１、Ｎ５２、Ｎ５３）がオフされているため、プリチャージ回路を構成するＮＭＯＳトランジスターを通じた電流の流れが発生せず、スタンバイ電流の消耗が減る。

図５は、本発明の半導体メモリ装置のビットラインプリチャージ回路の他の実施形態に係るレイアウトの例を示したもので、アレイビットラインペア（（ＡＢＬ１、ＡＢＬ１Ｂ）、（ＡＢＬ３、ＡＢＬ３Ｂ））間に連結されたビットラインプリチャージ回路（１４−５、１４−７）のＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３、Ｎ３１、Ｎ３２、Ｎ３３）のレイアウトを示したものである。

図５に示した符号は、図４に示した符号と共通である。Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６に示した符号は、ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３、Ｎ３１、Ｎ３２、Ｎ３３）のチャンネルの長さを示す。

図４に示した活性領域（６０）と同じ形態を持つ活性領域（７０）が半導体基板(未図示)上に配置される。つまり、活性領域（７０）が上部ブランチａと下部ブランチｂの二つのブランチで構成され、各ブランチが水平方向に伸長され、互いに並列に配置される。一つ目の薄くて長いバーｃは下部ブランチｂの右側の端に連結され、二つ目の薄くて長いバーｄは一つ目の薄くて長いバーｃの右側の端に連結され、一つ目の薄くて長いバーｃと直交する方向に伸長され、三つ目の薄くて長いバーｅは二つ目の薄くて長いバーｄの上部の端に連結され、水平方向に伸長される。

ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）のゲート（Ｎ１２，Ｎ１３，Ｎ３２，Ｎ３３）はブランチａ，ｂの右側の部分、一つ目の薄くて長いバーｃ、二つ目の薄くて長いバーｄ、三つ目の薄くて長いバーｅの左側の部分を覆う単一体（７２）に形成する。ＮＭＯＳトランジスター（Ｎ１１、Ｎ３１）のゲート（Ｎ１１Ｇ、Ｎ１３Ｇ）は、上部ブランチと下部ブランチを沿ってそれぞれ配置され、ゲート（Ｎ１２Ｇ、Ｎ１３Ｇ、Ｎ３２Ｇ、Ｎ３３Ｇ）と直交する方向に配置される。ＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３、Ｎ３１、Ｎ３２、Ｎ３３）の全てのゲート（Ｎ１１Ｇ、Ｎ１２Ｇ、Ｎ１３Ｇ、Ｎ３１Ｇ、Ｎ３２、Ｎ３３Ｇ）は単一体（７２）に形成される。

上部ブランチａの左上部分はＮＭＯＳトランジスター（Ｎ１１、Ｎ１２）のソース（Ｎ１１Ｓ、Ｎ１２Ｓ）を形成し、上部ブランチａの左下部分はＮＭＯＳトランジスター（Ｎ１１、Ｎ１３）のドレーン（Ｎ１１Ｄ）とソース（Ｎ１３Ｓ）を形成し、下部ブランチｂの左上部分はＮＭＯＳトランジスター（Ｎ３１、Ｎ３２）のソース（Ｎ３１Ｓ、Ｎ３２Ｓ）を形成し、下部ブランチｂの左下部分はＮＭＯＳトランジスター（Ｎ３１、Ｎ３３）のドレーン（Ｎ３１Ｄ）とソース（Ｎ３３Ｓ）を形成する。ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）のドレーン（Ｎ１２Ｄ，Ｎ１３Ｄ、Ｎ３２Ｄ、Ｎ３３Ｄ）は三つ目の薄くて長いバーｅの右側の部分に共通で形成され、ゲートにより覆わない部分である。

さらに詳しくは、プリチャージ電圧発生ライン（ＶＢＬ）（未図示）と連結されるＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）のドレーン（Ｎ１２Ｄ、Ｎ１３D、N３２Ｄ、N３３D）はアレイビットラインペア（ＡＢＬ１、ＡＢＬ１B）（未図示）の領域に配置され、ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）のチャンネルの一つ目の端に連結される。チャンネルはアレイビットライン（ＡＢＬ３Ｂ）（未図示）の領域に伸長され、ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）のソースに連結された二つ目の端を持つ。つまり、ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３）のチャンネルそれぞれの二つ目の端は、上部ブランチに形成された各ソース（Ｎ１２Ｓ、Ｎ１３Ｓ）に連結され、ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３）はそれぞれＬ２、Ｌ３のチャンネルの長さを持つ。ＮＭＯＳトランジスター（Ｎ３２、Ｎ３３）のチャンネルそれぞれの二つ目の端は下部ブランチｂに形成された各ソース（Ｎ３２Ｓ、Ｎ３３Ｓ）に連結され、ＮＭＯＳトランジスター（Ｎ３２、Ｎ３３）はそれぞれＬ５、Ｌ６のチャンネルの長さを持つ。

図５に示したように本発明の半導体メモリ装置のビットラインプリチャージ回路は、プリチャージ回路を構成するＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）のチャンネルの長さ（Ｌ２，Ｌ３，Ｌ５，Ｌ６）がチャンネルの幅に比べて長く配置されているので、ＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）の抵抗値がＮＭＯＳトランジスター（Ｎ１１、Ｎ３１）の抵抗値より大きくなる。

図５のレイアウト方法は、プリチャージ回路（１４−１〜１４−８）とプリチャージ電圧発生（ＶＢＬ）ラインに連結される高抵抗のＮＭＯＳトランジスター（Ｎ５０、Ｎ５１、Ｎ５２、Ｎ５３）を具備しないでプリチャージ回路（１４−１〜１４−８）それぞれを構成するＮＭＯＳトランジスターのチャンネルの長さを長くすることにより抵抗値を増加させたものである。

そして、図５のビットラインプリチャージ回路のレイアウト方法は、同一コラム選択信号（ＣＳＬ１）により選択される、上下に位置したアレイビットラインペア（（ＡＢＬ１、ＡＢＬ１Ｂ）、（ＡＢＬ３、ＡＢＬ３Ｂ））に連結されたプリチャージ回路（１４−５、１４−７）のＮＭＯＳトランジスター（Ｎ１１、Ｎ１２、Ｎ１３、Ｎ３１、Ｎ３２、Ｎ３３）の活性領域及びゲート領域それぞれを一体に配置して構成されている。

従って、図５に示したようにビットラインプリチャージ回路をレイアウトすることにより、ワードラインとアレイビットラインペア間にショートが発生した状態でプリチャージ動作が遂行され、アレイビットラインペアの電圧レベルが落ちるようになっても、プリチャージ電圧（ＶＢＬ）発生ラインからビットラインプリチャージ回路（１４−５、１４−７）を構成するＮＭＯＳトランジスター（Ｎ１２、Ｎ１３、Ｎ３２、Ｎ３３）を通じた電流の流れが阻止され、プリチャージ電圧（ＶＢＬ）発生ラインの電圧降下が生じなくなる。
また、スタンバイ状態でビットラインプリチャージ回路を構成するＮＭＯＳトランジスターを通じた電流の流れが阻止されるためスタンバイ電流消耗が減少する。

本発明をその望ましい実施形態を参照して説明したが、本技術分野の当業者は、本発明が上述の実施形態に限定されず、特許請求の範囲に記載された範囲内で本発明を多様に修正及び変更させられることが理解できるだろう。

本発明の半導体メモリ装置のビットラインプリチャージ回路は、全ての半導体メモリ装置に適用可能である。

一般的な半導体メモリ装置のビットラインペア間の回路構成を示した図である。 図１に示した半導体メモリ装置のビットラインプリチャージ回路のレイアウトを示した図である。 本発明の半導体メモリ装置のビットラインペア間の実施形態に係る回路構成を示した図である。 図１に示した半導体メモリ装置のビットラインプリチャージ回路の実施形態に係るレイアウトを示した図である 本発明の半導体メモリ装置のビットラインプリチャージ回路の他の実施形態に係るレイアウトを示した図である。

Claims (2)

1. ビットライン対との間に直列接続され、プリチャージ制御信号に応答して前記ビットライン対をプリチャージ電圧レベルにプリチャージする第１及び第２トランジスター；及び
   前記ビットライン対との間に接続され、前記プリチャージ制御信号に応答して前記ビットライン対を同一レベルにイコライズする第３トランジスターをそれぞれ備える第１及び第２プリチャージ回路を備え、
   前記第１及び第２プリチャージ回路が互いに異なる隣接したビットライン対にそれぞれ備えられることを特徴とする半導体メモリ装置の配置方法において、
   前記第１プリチャージ回路及び第２プリチャージ回路の前記第３トランジスターのゲート領域それぞれを第１方向に第１地点から第２地点まで配置するとともに、前記第１方向と直交する第２方向に分離して配置し、前記第１プリチャージ回路及び前記第２プリチャージ回路の前記第１及び第２トランジスターの共通ゲート領域を前記第２方向に配置するとともに、前記共通ゲート領域の一側が前記第２地点で前記第３トランジスターそれぞれのゲート領域と接続するように配置し、
   前記第１プリチャージ回路の前記第３トランジスターの前記ゲート領域の、一側に前記第１プリチャージ回路の第３トランジスターの第１活性領域と前記第１プリチャージ回路の前記第１トランジスターの第１活性領域とを共通に、他側に前記第１プリチャージ回路の前記第３トランジスターの第２活性領域と前記第１プリチャージ回路の第２トランジスターの第１活性領域とを共通に配置し、
   前記第２プリチャージ回路の前記第３トランジスターの前記ゲート領域の、一側に前記第２プリチャージ回路の前記第３トランジスターの第１活性領域と前記第２プリチャージ回路の前記第１トランジスターの第１活性領域とを共通に、他側に前記第２プリチャージ回路の前記第３トランジスターの第２活性領域と前記第２プリチャージ回路の前記第２トランジスターの第１活性領域とを配置し、
   前記共通ゲート領域の他側に前記第１プリチャージ回路の前記第３トランジスターの前記第１活性領域と対向する領域に前記第１プリチャージ回路及び前記第２プリチャージ回路の前記第１トランジスター及び前記第２トランジスターの第２活性領域を共通に配置し、
   前記共通ゲート領域の下部に前記第１プリチャージ回路及び前記第２プリチャージ回路の前記第１トランジスター及び前記第２トランジスターの第２活性領域から前記第１方向に延長され、前記第２方向に前記第２プリチャージ回路の前記第２トランジスターの前記第１活性領域と対向する地点まで延長され、前記第１方向に再び延長された後に、前記第１プリチャージ回路及び前記第２プリチャージ回路の前記第１トランジスターと前記第２トランジスターの前記第１活性領域のそれぞれに延長されるチャンネルを形成することを特徴とする半導体メモリ装置の配置方法。
2. ビットライン対との間に直列接続され、プリチャージ制御信号に応答して前記ビットライン対をプリチャージ電圧レベルにプリチャージする第１及び第２トランジスターと、
   前記ビットライン対との間に接続され、前記プリチャージ制御信号に応答して前記ビットライン対を同一レベルにイコライズする第３トランジスターをそれぞれ備える第１及び第２プリチャージ回路；及び
   前記第１及び第２プリチャージ回路に共通接続され、前記プリチャージ制御信号に応答して前記プリチャージ電圧を伝送する第４トランジスターを備え、
   前記第１及び第２プリチャージ回路が互いに異なる隣接したビットライン対にそれぞれ備えられることを特徴とする半導体メモリ装置の配置方法において、
   前記第１プリチャージ回路及び第２プリチャージ回路の前記第３トランジスターのゲート領域それぞれを第１方向に第１地点から第２地点まで配置するとともに、前記第１方向と直交する第２方向に分離して配置し、前記第１プリチャージ回路及び前記第２プリチャージ回路の前記第１及び第２トランジスターの共通ゲート領域を前記第２方向に配置するとともに、前記共通ゲート領域の一側が前記第２地点で前記第３トランジスターそれぞれのゲート領域と接続するように配置し、前記第４トランジスターのゲート領域を前記第１プリチャージ回路及び前記第２プリチャージ回路の前記第１及び第２トランジスターの共通ゲート領域と前記第１方向に所定の間隔をおいて分離されるように前記第２方向に配置し、
   前記第１プリチャージ回路の前記第３トランジスターの前記ゲート領域の、一側に前記第１プリチャージ回路の第３トランジスターの第１活性領域と前記第１プリチャージ回路の前記第１トランジスターの第１活性領域とを共通に、他側に前記第１プリチャージ回路の前記第３トランジスターの第２活性領域と前記第１プリチャージ回路の第２トランジスターの第１活性領域とを共通に配置し、
   前記第２プリチャージ回路の前記第３トランジスターの前記ゲート領域の、一側に前記第２プリチャージ回路の前記第３トランジスターの第１活性領域と前記第２プリチャージ回路の前記第１トランジスターの第１活性領域とを共通に、他側に前記第２プリチャージ回路の前記第３トランジスターの第２活性領域と前記第２プリチャージ回路の前記第２トランジスターの第１活性領域とを配置し、
   前記共通ゲート領域の他側の前記第１プリチャージ回路の前記第１トランジスターの第１活性領域、前記第１プリチャージ回路の前記第２トランジスターの第１活性領域、前記第２プリチャージ回路の前記第１トランジスターの第１活性領域、前記第２プリチャージ回路の前記第２トランジスターの第１活性領域それぞれに対向する領域に、前記第１プリチャージ回路の前記第１トランジスターの第２活性領域、前記第１プリチャージ回路の前記第２トランジスターの第２活性領域、前記第２プリチャージ回路の前記第１トランジスターの第２活性領域、前記第２プリチャージ回路の前記第２トランジスターの第２活性領域を配置し、
   前記第２プリチャージ回路の前記第２トランジスターの前記第２活性領域と前記第４トランジスターのゲート領域の一側間に、前記第１方向に延長される前記第４トランジスターの第１活性領域を配置し、前記第４トランジスターのゲート領域の他側に前記第１プリチャージ回路の前記第１トランジスターの前記第２活性領域と隣接する地点から前記第１方向に延長されるように前記第４トランジスターの第２活性領域を配置し、
   前記第４トランジスターの前記ゲート領域の下部に前記第４トランジスターの前記第１活性領域と前記第４トランジスターの前記第２活性領域間に前記第２方向に延長されるチャンネルを形成することを特徴とする半導体メモリ装置の配置方法。

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