KR100607168B1 - 1/2 전원전압 발생회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

1/2 전원전압 발생회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 1/2 전원전압 발생회로 및 이를 이용한 반도체 메모리 장치를 공개한다. 그 회로는 전원전압과 제1노드사이에 연결되고 궤환 출력전압에 응답하여 저항 값이 가변되는 제1능동 저항, 제1능동 저항에 병렬 연결된 제1수동 저항, 제1노드와 제2노드사이에 연결되고 제2노드의 전압 변화에 따라 제1노드의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정회로, 제2노드와 제3노드사이에 연결되고 제2노드의 전압 변화에 따라 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정회로, 제3노드와 접지전압사이에 연결되고 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항, 제2능동 저항에 병렬 연결된 제2수동 저항, 제1노드의 전압에 응답하여 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터, 및 제3노드의 전압에 응답하여 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터로 구성되어 있다. 따라서, 전원전압의 레벨이 낮아지더라도 안정된 동작을 수행할 수 있다.

Description

1/2 전원전압 발생회로 및 이를 이용한 반도체 메모리 장치{Half supply voltage generator and semiconductor memory device using this circuit}
도1은 종래의 1/2 전원전압 발생회로의 실시예의 회로도이다.
도2는 본 발명의 1/2 전원전압 발생회로의 제1실시예의 회로도이다.
도3은 본 발명의 1/2 전원전압 발생회로의 제2실시예의 회로도이다.
도4는 본 발명의 1/2 전원전압 발생회로의 제3실시예의 회로도이다.
도5는 본 발명의 1/2 전원전압 발생회로의 제4실시예의 회로도이다.
도6은 본 발명의 1/2 전원전압 발생회로가 적용된 반도체 메모리 장치의 개략적인 구성을 나타내는 것이다.
본 발명은 전압 발생회로에 관한 것으로, 특히 1/2 전원전압을 발생하기 위한 1/2 전원전압 발생회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
종래의 1/2 전원전압 발생회로는 궤환되는 1/2 출력 전원전압이 PMOS트랜지스터와 NMOS트랜지스터로 인가되도록 구성되고, 궤환되는 1/2 출력 전원전압의 레벨 변화에 따라 PMOS트랜지스터와 NMOS트랜지스터의 저항 값이 변화됨으로써 일정 한 1/2 출력 전원전압을 발생한다.
그런데, 종래의 1/2 전원전압 발생회로는 전원전압의 레벨이 낮아지고, 이에 따라 1/2 출력 전원전압의 레벨이 PMOS트랜지스터 및/또는 NMOS트랜지스터의 문턱전압보다 낮아지게 되면 회로의 동작을 수행할 수 없다는 문제가 있다.
또한, 이 회로는 반도체 메모리 장치의 비트 라인쌍 및 데이터 라인쌍을 1/2 전원전압 레벨로 프리차지하기 위한 프리차지 전압을 발생하는 프리차지 전압 발생회로로도 사용되는데, 반도체 메모리 장치의 전원전압의 레벨이 낮아짐에 따라 프리차지 전압의 레벨 또한 낮아지게 되고, 이에 따라 회로의 동작을 수행할 수 없다는 문제가 있다.
본 발명의 목적은 전원전압의 레벨이 낮아지더라도 동작을 수행할 수 있는 1/2 전원전압 발생회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 1/2 전원전압 발생회로를 이용한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 1/2 전원전압 발생회로의 제1형태는 전원전압과 제1노드사이에 연결되고 궤환 출력전압에 응답하여 저항 값이 가변되는 제1능동 저항 수단, 상기 제1능동 저항 수단에 병렬 연결된 제1수동 저항 수단, 상기 제1노드와 제2노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제1노드의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정수단, 상기 제2노드와 제3노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정수단, 상기 제3노드와 접지전압사이에 연결되고 상기 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항 수단, 상기 제2능동 저항 수단에 병렬 연결된 제2수동 저항 수단, 상기 제1노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터, 및 상기 제3노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 1/2 전원전압 발생회로의 제2형태는 전원전압과 제1노드사이에 연결된 수동 저항 수단, 상기 전원전압과 제1노드사이에 연결된 제1능동 저항 수단, 상기 제1노드와 제2노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제1노드의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정수단, 상기 제2노드와 제3노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정수단, 상기 제3노드와 접지전압사이에 연결되고 상기 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항 수단, 상기 제1노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터, 및 상기 제3노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 1/2 전원전압 발생회로를 이용한 반도체 메모리 장치의 제1형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 각각 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 상기 복수개의 비트 라인쌍들을 프리차지하기 위한 프리차지 수단, 및 상기 프리차지 수단으 로 1/2 전원전압을 인가하기 위한 1/2 전원전압 발생수단을 구비한 반도체 메모리 장치에 있어서, 상기 1/2 전원전압 발생수단이 전원전압과 제1노드사이에 연결되고 궤환 출력전압에 응답하여 저항 값이 가변되는 제1능동 저항 수단, 상기 제1능동 저항 수단에 병렬 연결된 제1수동 저항 수단, 상기 제1노드와 제2노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제1노드의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정수단, 상기 제2노드와 제3노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정수단, 상기 제3노드와 접지전압사이에 연결되고 상기 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항 수단, 상기 제2능동 저항 수단에 병렬 연결된 제2수동 저항 수단, 상기 제1노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터, 및 상기 제3노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 1/2 전원전압 발생회로를 이용한 반도체 메모리 장치의 제2형태는 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 각각 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 상기 복수개의 비트 라인쌍들을 프리차지하기 위한 프리차지 수단, 및 상기 프리차지 수단으로 1/2 전원전압을 인가하기 위한 1/2 전원전압 발생수단을 구비한 반도체 메모리 장치에 있어서, 상기 1/2 전원전압 발생수단이 전원전압과 제1노드사이에 연결된 수동 저항 수단, 상기 전원전압과 제1노드사이에 연결된 제1능동 저항 수단, 상기 제1노드와 제2노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제1노드 의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정수단, 상기 제2노드와 제3노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정수단, 상기 제3노드와 접지전압사이에 연결되고 상기 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항 수단, 상기 제1노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터, 및 상기 제3노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 1/2 전원전압 발생회로 및 이 회로를 이용한 반도체 메모리 장치를 설명하기 전에 종래의 1/2 전원전압 발생회로 를 설명하면 다음과 같다.
도1은 종래의 1/2 전원전압 발생회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), 및 NMOS트랜지스터들(N1, N2, N3)로 구성되어 있다.
도1에서, 전원전압(VCC)이 인가되는 소스와 노드(B)에 연결된 게이트와 노드(C)에 연결된 드레인을 가진 PMOS트랜지스터(P1), PMOS트랜지스터(P1)의 드레인에 연결된 드레인과 게이트와 노드(A)에 연결된 소스를 가진 NMOS트랜지스터(N1), 노드(A)에 연결된 소스와 노드(D)에 연결된 게이트와 드레인을 가진 PMOS트랜지스터(P2), 노드(D)에 연결된 드레인과 노드(B)에 연결된 게이트와 접지전압이 인가되는 소스를 가진 NMOS트랜지스터(N2), 전원전압(VCC)이 인가되는 소스와 노드(C)에 연결된 게이트와 노드(B)에 연결된 소스를 가진 NMOS트랜지스 터(N3), 및 노드(B)에 연결된 소스와 노드(D)에 연결된 게이트와 접지전압이 인가되는 드레인을 가진 PMOS트랜지스터(P3)로 구성되어 있다. 그리고, PMOS트랜지스터들(P1, P3)의 기판은 벌크 전원전압에, PMOS트랜지스터(P2)의 기판은 소스에, NMOS트랜지스터들(N1, N2, N3)의 기판은 벌크 접지전압에 연결되어 있다.
도1에 나타낸 1/2 전원전압 발생회로의 동작을 설명하면 다음과 같다.
노드(A)의 전압이 1/2 VCC가 되도록 설계되고, 이에 따라, 출력전압(VOUT) 또한 1/2 VCC가 된다. 노드(A)의 전압이 1/2 VCC이면 노드(C)의 전압은 1/2 VCC + VTN이 되고, 노드(D)의 전압은 1/2 VCC - VTP가 된다. 여기에서, VTN은 NMOS트랜지스터(N1)의 문턱전압이고, VTP는 PMOS트랜지스터(P2)의 문턱전압이다. 따라서, NMOS트랜지스터(N3)와 PMOS트랜지스터(P3)는 완전하게 온되기 직전의 상태로 되어 안정된 1/2 VCC를 출력전압(VOUT)으로 발생한다.
이 상태에서, 출력전압(VOUT)의 레벨이 낮아지게 되면, PMOS트랜지스터(P1)의 저항값이 작아지고, NMOS트랜지스터(N2)의 저항 값이 커져서, 노드(A)의 전압이 상승하게 된다. 그러면, 노드(C)의 전압이 상승하고 노드(D)의 전압이 감소하게 되어, NMOS트랜지스터(N3)가 온되고, PMOS트랜지스터(P3)가 오프되어 노드(B)의 전압을 상승한다.
반면에, 출력전압(VOUT)이 높아지게 되면, NMOS트랜지스터(N2)의 저항값이 작아지게 되고, PMOS트랜지스터(P1)의 저항값이 커져서, 노드(A)의 전압이 감소하게 된다. 그러면, 노드(C)의 전압이 감소하고 노드(D)의 전압이 상승하게 되어, PMOS트랜지스터(P3)가 온되고, NMOS트랜지스터(N3)가 오프되어 노드(B)의 전압이 감소한다.
그런데, 상술한 바와 같은 종래의 1/2 전원전압 발생회로는 출력전압(VOUT)의 레벨이 PMOS트랜지스터(P1)와 NMOS트랜지스터(N2)의 문턱전압의 레벨보다 낮아지게 되면 PMOS트랜지스터(P1) 또는 NMOS트랜지스터(N2)가 오프되어 동작을 수행할 수 없다는 문제점이 있다.
이와같은 문제점은 낮은 전원전압(VCC)의 경우에 발생하게 되는데, 전원전압(VCC)의 레벨이 낮아지더라도 1/2 전원전압 발생회로를 구성하는 MOS트랜지스터들의 문턱전압을 낮출 수는 없기 때문이다.
일반적으로, PMOS트랜지스터(P1)의 문턱전압이 NMOS트랜지스터(N2)의 문턱전압보다 높기 때문에 PMOS트랜지스터(P1)의 문턱전압에 의해서 회로의 동작이 결정된다.
따라서, 도1에 나타낸 종래의 1/2 전원전압 발생회로는 전원전압(VCC)이 전압(VTP+VTN) 이하가 되면 회로의 동작이 디스에이블된다.
예를 들어 설명하면, 전원전압(VCC)의 레벨이 1.5V이고, 출력전압(VOUT)의 레벨이 0.75V이고, PMOS트랜지스터(P1)의 문턱전압이 0.8V이고, NMOS트랜지스터(N2)의 문턱전압이 0.75V인 경우를 가정하여 설명하면 다음과 같다.
이 상태에서, 출력전압(VOUT)의 레벨이 0.75V에서 0.65V로 천이하면 PMOS트랜지스터(P1)의 소스와 게이트사이의 전압이 0.85V가 되고, NMOS트랜지스터(N2)의 게이트와 소스사이의 전압이 0.65V가 된다. 그러면, NMOS트랜지스터(N2)가 오프되어 회로의 동작이 디스에이블된다.
또한, 출력전압(VOUT)의 레벨이 0.75V에서 0.85V로 천이하면, PMOS트랜지스터(P1)의 소스와 게이트사이의 전압이 0.65V가 되고, NMOS트랜지스터(N2)의 게이트와 소스사이의 전압이 0.85V가 된다. 그러면, PMOS트랜지스터(P1)가 오프되어 회로의 동작이 디스에이블된다.
즉, 도1에 나타낸 종래의 1/2 전원전압 발생회로는 전원전압(VCC)의 레벨이 전압(VTP + VTN = 1.55V)보다 낮을 때 출력전압(VOUT)의 레벨이 0.8V이하로 낮아지게 되고, 이에 따라 출력전압(VOUT)의 레벨이 PMOS트랜지스터(P1) 및/또는 NMOS트랜지스터(N2)의 문턱전압보다 낮아지게 됨으로써 PMOS트랜지스터(P1) 및/또는 NMOS트랜지스터(N2)가 오프되어 회로의 동작이 디스에이블되게 된다는 문제점이 있다.
도2는 본 발명의 1/2 전원전압 발생회로의 제1실시예의 회로도로서, 도1에 나타낸 회로에 저항들(R1, R2)을 추가하여 구성되어 있다.
도2에서, 저항(R1)은 PMOS트랜지스터(P1)의 소스와 드레인사이에 연결되고, 저항(R2)은 NMOS트랜지스터(N2)의 드레인과 소스사이에 연결되어 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
도1에 나타낸 회로와 마찬가지로, 노드(A)의 전압이 1/2 VCC가 되도록 설계되고, 이에 따라, 출력전압(VOUT) 또한 1/2 VCC가 된다. 따라서, NMOS트랜지스터(N3)와 PMOS트랜지스터(P3)는 완전하게 온되기 직전의 상태로 되어 안정된 1/2 VCC를 출력전압(VOUT)으로 발생한다.
이 상태에서, 출력전압(VOUT)이 낮아지게 되면, PMOS트랜지스터(P1)의 저항값이 작아지고, NMOS트랜지스터(N2)의 저항 값이 커져서, 노드(A)의 전압이 상승하 게 된다. 그런데, 이때, 노드(B)의 전압이 낮아져서 NMOS트랜지스터(N2)의 문턱전압보다 낮아지게 되고, 이에 따라 NMOS트랜지스터(N2)가 오프되더라도 저항(R2)에 의해서 회로의 동작이 인에이블된다. 그러면, 노드(C)의 전압이 상승하고 노드(D)의 전압이 감소하게 되어, NMOS트랜지스터(N3)가 온되고, PMOS트랜지스터(P3)가 오프되어 노드(B)의 전압을 상승한다.
반면에, 출력전압(VOUT)이 커지게 되면, NMOS트랜지스터(N2)의 저항 값이 작아지게 되고, PMOS트랜지스터(P1)의 저항 값이 커져서, 노드(A)의 전압이 감소하게 된다. 그런데, 이때, 노드(B)의 전압이 높아져서 PMOS트랜지스터(P1)의 문턱전압보다 낮아지게 되고, 이에 따라 PMOS트랜지스터(P1)가 오프되더라도 저항(R1)에 의해서 회로의 동작이 인에이블된다. 그러면, 노드(C)의 전압이 감소하고 노드(D)의 전압이 상승하게 되어, NMOS트랜지스터(N3)가 오프되고, PMOS트랜지스터(P3)가 온되어 노드(B)의 전압을 감소한다.
상술한 바와 같이 본 발명의 1/2 전원전압 발생회로는 전원전압의 레벨이 낮아짐에 따라 출력전압의 레벨이 낮아져서 PMOS트랜지스터(P1) 및/또는 NMOS트랜지스터(N2)가 오프되더라도 회로가 동작을 수행하여 안정적인 출력전압(VOUT)을 발생할 수 있다.
그런데, 도2에 나타낸 회로는 낮은 전원전압(VCC)에서 안정된 1/2 VCC를 발생하기 위해서 PMOS트랜지스터(P3)의 폭을 NMOS트랜지스터(N3)의 폭에 비해서 매우 크게 만들어 PMOS트랜지스터(P3)의 저항 값을 줄여주어야만 안정된 1/2 VCC를 출력전압(VOUT)으로 발생할 수 있다.
즉, 낮은 전원전압(VCC)에서는 노드(B)의 전압 레벨이 낮아지게 되고, 이에 따라 PMOS트랜지스터(P3)의 게이트와 소스사이에 전압 차가 작아지게 된다. 그런데, PMOS트랜지스터(P3)의 문턱전압은 그대로 유지되고 있으므로, PMOS트랜지스터(P3)의 저항 값을 줄여주어야만 PMOS트랜지스터(P3)가 온되어 안정된 1/2 VCC를 출력전압(VOUT)으로 발생할 수 있다.
도3은 본 발명의 1/2 전원전압 발생회로의 제2실시예의 회로도로서, 도2에 나타낸 회로의 PMOS트랜지스터(P3)의 기판이 소스에 연결되어 구성되어 있다.
즉, 도3에 나타낸 회로는 낮은 전원전압(VCC)에서 동작하도록 설계하는 경우에, PMOS트랜지스터(P3)의 기판을 소스에 연결하여 구성함으로써 PMOS트랜지스터(P3)의 폭을 크게 설계할 필요가 없다.
따라서, 도3에 나타낸 1/2 전원전압 발생회로는 낮은 전원전압(VCC)에서 PMOS트랜지스터(P3)의 폭을 크게 하지 않더라도 안정된 1/2 VCC를 출력전압(VOUT)으로 발생할 수 있다.
도3에 나타낸 회로는 도2에 나타낸 회로와 동일한 동작을 수행함으로 도2에 나타낸 회로의 동작 설명을 참고로 하기 바란다.
도4는 본 발명의 1/2 전원전압 발생회로의 제3실시예의 회로도로서, 도2에 나타낸 회로에서, 저항(R2)을 제거하여 구성되어 있다.
도4에 나타낸 회로 또한, 도2에 나타낸 회로와 마찬가지로 노드(A)의 전압이 1/2 VCC가 되도록 설계되고, NMOS트랜지스터(N2)의 문턱전압은 아주 낮은 값으로 설정되어 있다. 일반적으로, 공정상에서, PMOS트랜지스터의 문턱전압을 낮추기는 어렵지만, NMOS트랜지스터의 문턱전압을 낮추는 것이 가능하므로, 도4의 회로에서는 NMOS트랜지스터(N2)의 문턱전압을 아주 낮은 값을 설정하여 구성한 것이다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
이 경우에는 전원전압(VCC)의 레벨이 낮아짐에 따라 노드(B)의 전압 레벨이 낮아지더라도 NMOS트랜지스터(N2)의 문턱전압이 낮게 설정되어 있어, NMOS트랜지스터(N2)가 디스에이블되지 않으므로 회로가 동작을 수행할 수 있게 된다.
도4에 나타낸 회로 또한, 낮은 전원전압(VCC)에서 PMOS트랜지스터(P3)의 기판이 소스에 연결되어 PMOS트랜지스터(P3)의 문턱전압이 너무 높기 때문에 출력전압(VOUT)을 1/2 VCC로 만들기 위해서는 PMOS트랜지스터(P3)의 폭을 NMOS트랜지스터(N3)의 폭보다 크게 만들어야 한다.
도5는 본 발명의 1/2 전원전압 발생회로의 제4실시예의 회로도로서, 도4에 나타낸 회로의 PMOS트랜지스터(P3)의 기판이 소스에 연결되어 구성되어 있다.
즉, 도5에 나타낸 회로는 낮은 전원전압(VCC)에서 동작하도록 설계하는 경우에, PMOS트랜지스터(P3)의 기판을 소스에 연결하여 구성함으로써 PMOS트랜지스터(P3)의 폭을 크게 설계할 필요가 없다.
따라서, 도5에 나타낸 1/2 전원전압 발생회로는 낮은 전원전압(VCC)에서 PMOS트랜지스터(P3)의 폭을 크게 하지 않더라도 안정된 1/2 VCC를 출력전압(VOUT)으로 발생할 수 있다.
도5에 나타낸 회로는 도4에 나타낸 회로와 동일한 동작을 수행함으로 도4에 나타낸 회로의 동작 설명을 참고로 하기 바란다.
상술한 본 발명의 실시예의 1/2 전원전압 발생회로는 저항들(R1, R2)이 하나만 연결된 구성을 나타내었지만, 저항들(R1, R2) 각각은 소정 개수의 저항들이 병렬로 연결되도록 구성될 수도 있다. 그리고, 병렬로 연결되는 저항들 각각은 선택신호들에 의해서 연결되거나, 연결되지 않도록 구성하는 것이 가능하다. 즉, 선택신호들에 의해서 저항들의 값이 조정될 수 있다.
도6은 본 발명의 1/2 전원전압 발생회로가 적용된 반도체 메모리 장치의 개략적인 구성을 나타내는 것으로, 메모리 셀 어레이 블록들(10-1 ~ 10-16) 각각의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)의 좌측에 연결된 프리차지 회로(14-1), 및 비트 라인 아이솔레이션 회로(12-1), 메모리 셀 어레이 블록들(10-1 ~ 10-n) 각각의 비트 라인쌍들(BL1, BL1B)의 우측에 연결된 프리차지 회로(14-2), 및 비트 라인 아이솔레이션 회로(12-2), 비트 라인 아이솔레이션 회로들(12-1, 12-2) 각각의 사이 또는 좌우측에 연결된 비트 라인 센스 증폭기들(10-12, 10-1, 10-2), 및 프리차지 회로들(14-1, 14-2)로 프리차지 전압(VPRE)을 인가하기 위한 프리차지 전압 발생회로(20)로 구성되어 있다. 비트 라인 센스 증폭기(10-12)는 좌우측의 메모리 셀 어레이 블록들(BLK1 ~ BLK16) 각각의 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...)사이에 공유되고, 비트 라인 센스 증폭기(10-1)는 메모리 셀 어레이 블록(10-1)의 비트 라인쌍들((BL2, BL2B), ...)의 좌측에 위치하며, 비트 라인 센스 증폭기(10-2)는 메모리 셀 어레이 블록(10-n)의 비트 라인쌍들((BL2, BL2B), ...)의 우측에 위치한다. 비트 라인 아이솔레이션 회로들(12-1, 12-2) 각각은 NMOS트랜지스터들((N1, N2), (N3, N4))로 구성되어 있다.
도6에서, 신호들(ISO1 ~ ISOn) 각각은 메모리 셀 어레이 블록들(10-1 ~ 10-n) 각각을 선택하기 위한 블록 선택신호들을 나타낸다.
도6에 나타낸 반도체 메모리 장치의 프리차지 동작을 설명하면 다음과 같다.
전원전압이 인가되면 프리차지 전압 발생회로(20)가 동작하여 프리차지 전압(VPRE)을 발생한다.
그리고, 프리차지 동작시에 프리차지 회로들(14-1, 14-2)이 동작하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ...) 각각을 1/2 전원전압으로 프리차지한다. 이때, 프리차지 전압 발생회로(20)로부터 발생되는 프리차지 전압(VPRE)의 레벨에 변동이 발생하면 도2에 나타낸 프리차지 전압 발생회로(20)에 의해서 안정된 1/2 전원전압을 프리차지 전압(VPRE)으로 발생한다.
본 발명의 반도체 메모리 장치는 상술한 본 발명의 1/2 전원전압 발생회로를 채용함으로써 전원전압의 레벨이 낮아져서 프리차지 전압(VPRE)의 레벨이 낮아지게 되더라도 동작이 정상적으로 수행되어 안정된 프리차지 전압(VPRE)을 발생할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 1/2 전원전압 발생회로는 전원전압의 레벨이 낮아지더라 도 안정된 동작을 수행할 수 있다.
또한, 본 발명의 1/2 전원전압 발생회로를 이용한 반도체 메모리 장치는 전원전압의 레벨이 낮아지더라도 안정된 동작을 수행할 수 있다.

Claims (23)

  1. 전원전압과 제1노드사이에 연결되고 궤환 출력전압에 응답하여 저항 값이 가변되는 제1능동 저항 수단;
    상기 제1능동 저항 수단에 병렬 연결된 제1수동 저항 수단;
    상기 제1노드와 제2노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제1노드의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정수단;
    상기 제2노드와 제3노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정수단;
    상기 제3노드와 접지전압사이에 연결되고 상기 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항 수단;
    상기 제2능동 저항 수단에 병렬 연결된 제2수동 저항 수단;
    상기 제1노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터; 및
    상기 제3노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  2. 제1항에 있어서, 상기 제1능동 저항 수단은
    전원전압이 인가되는 소스와 상기 궤환 출력전압이 인가되는 게이트와 상기 제1노드에 연결된 드레인을 가진 제1PMOS트랜지스터를 구비하는 것을 특징으로 하 는 1/2 전원전압 발생회로.
  3. 제2항에 있어서, 상기 제1PMOS트랜지스터의 소스와 기판이 공통 연결된 것을 특징으로 하는 1/2 전원전압 발생회로.
  4. 제1항에 있어서, 상기 제1수동 저항 수단은
    상기 전원전압과 상기 제1노드사이에 연결된 제1저항을 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  5. 제1항에 있어서, 상기 제2능동 저항 수단은
    상기 제3노드에 연결된 드레인과 상기 궤환 출력전압이 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  6. 제1항에 있어서, 상기 제2수동 저항 수단은
    상기 제3노드와 접지전압사이에 연결된 제2저항을 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  7. 제1항에 있어서, 상기 제1전압 조정수단은
    상기 제1노드에 연결된 드레인과 게이트와 상기 제3노드에 연결된 소스를 가 진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  8. 제1항에 있어서, 상기 제2전압 조정수단은
    상기 제2노드에 연결된 소스와 상기 제3노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  9. 제1항에 있어서, 상기 풀업 트랜지스터는
    전원전압이 인가되는 드레인과 상기 제1노드에 연결된 게이트를 가진 제3NMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  10. 제9항에 있어서, 상기 풀다운 트랜지스터는
    상기 제3NMOS트랜지스터의 소스에 연결된 소스와 상기 제3노드에 연결된 게이트와 접지전압이 인가되는 드레인을 가진 제3PMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  11. 제10항에 있어서, 상기 제3PMOS트랜지스터의 소스와 기판이 공통 연결되는 것을 특징으로 하는 1/2 전원전압 발생회로.
  12. 전원전압과 제1노드사이에 연결된 수동 저항 수단;
    상기 전원전압과 제1노드사이에 연결된 제1능동 저항 수단;
    상기 제1노드와 제2노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제1노드의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정수단;
    상기 제2노드와 제3노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정수단;
    상기 제3노드와 접지전압사이에 연결되고 상기 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항 수단;
    상기 제1노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터; 및
    상기 제3노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  13. 제12항에 있어서, 상기 제1능동 저항 수단은
    전원전압이 인가되는 소스와 상기 궤환 출력전압이 인가되는 게이트와 상기 제1노드에 연결된 드레인을 가진 제1PMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  14. 제13항에 있어서, 상기 제1PMOS트랜지스터의 소스와 기판이 공통 연결된 것을 특징으로 하는 1/2 전원전압 발생회로.
  15. 제12항에 있어서, 상기 수동 저항 수단은
    상기 전원전압과 상기 제1노드사이에 연결된 저항을 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  16. 제12항에 있어서, 상기 제2능동 저항 수단은
    상기 제3노드에 연결된 드레인과 상기 궤환 출력전압이 인가되는 게이트와 접지전압이 인가되는 소스를 가진 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  17. 제12항에 있어서, 상기 제1전압 조정수단은
    상기 제1노드에 연결된 드레인과 게이트와 상기 제3노드에 연결된 소스를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  18. 제12항에 있어서, 상기 제2전압 조정수단은
    상기 제2노드에 연결된 소스와 상기 제3노드에 연결된 게이트와 드레인을 가진 제2PMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  19. 제12항에 있어서, 상기 풀업 트랜지스터는
    전원전압이 인가되는 드레인과 상기 제1노드에 연결된 게이트를 가진 제3NMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  20. 제19항에 있어서, 상기 풀다운 트랜지스터는
    상기 제3NMOS트랜지스터의 소스에 연결된 소스와 상기 제3노드에 연결된 게이트와 접지전압이 인가되는 드레인을 가진 제3PMOS트랜지스터를 구비하는 것을 특징으로 하는 1/2 전원전압 발생회로.
  21. 제20항에 있어서, 상기 제3PMOS트랜지스터의 소스와 기판이 공통 연결되는 것을 특징으로 하는 1/2 전원전압 발생회로.
  22. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 각각 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    상기 복수개의 비트 라인쌍들을 프리차지하기 위한 프리차지 수단; 및
    상기 프리차지 수단으로 1/2 전원전압을 인가하기 위한 1/2 전원전압 발생수단을 구비한 반도체 메모리 장치에 있어서,
    상기 1/2 전원전압 발생수단이
    전원전압과 제1노드사이에 연결되고 궤환 출력전압에 응답하여 저항 값이 가변되는 제1능동 저항 수단;
    상기 제1능동 저항 수단에 병렬 연결된 제1수동 저항 수단;
    상기 제1노드와 제2노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제1노드의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정수단;
    상기 제2노드와 제3노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정수단;
    상기 제3노드와 접지전압사이에 연결되고 상기 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항 수단;
    상기 제2능동 저항 수단에 병렬 연결된 제2수동 저항 수단;
    상기 제1노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터; 및
    상기 제3노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 복수개의 워드 라인들과 복수개의 비트 라인쌍들사이에 각각 연결된 복수개의 메모리 셀들을 구비한 메모리 셀 어레이;
    상기 복수개의 비트 라인쌍들을 프리차지하기 위한 프리차지 수단; 및
    상기 프리차지 수단으로 1/2 전원전압을 인가하기 위한 1/2 전원전압 발생수단을 구비한 반도체 메모리 장치에 있어서,
    상기 1/2 전원전압 발생수단이
    전원전압과 제1노드사이에 연결된 수동 저항 수단;
    상기 전원전압과 제1노드사이에 연결된 제1능동 저항 수단;
    상기 제1노드와 제2노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제1노드의 전압을 소정 전압 레벨만큼 조정하는 제1전압 조정수단;
    상기 제2노드와 제3노드사이에 연결되고 상기 제2노드의 전압 변화에 따라 상기 제3노드의 전압을 소정 전압 레벨만큼 조정하는 제2전압 조정수단;
    상기 제3노드와 접지전압사이에 연결되고 상기 궤환 출력전압에 응답하여 저항 값이 가변되는 제2능동 저항 수단;
    상기 제1노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 상승하는 풀업 트랜지스터; 및
    상기 제3노드의 전압에 응답하여 상기 궤환 출력전압의 레벨을 하강하는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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