JPH11150469A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 安定に振幅制限された信号を出力する。 【解決手段】 基準電圧を高インピーダンスの入力部に
受ける第１および第２の電圧発生回路（２，３）からの
内部電圧（ＶＣａ，ＶＳａ）に従って出力回路（１０）
の電源ノード（４，７）に、所定電圧レベルの内部電源
電圧を生成する。この出力回路の内部電源ノードに安定
化容量（１５，１８）を接続する。電源電圧は、ソース
フォロワモードで動作するＭＯＳトランジスタ（５，
８）により決定され、出力回路の動作時には、安定化容
量を介して充放電電流が駆動され、振幅制限された出力
信号を確実に出力ノード（９）に出力することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理回路および
／または記憶回路を含む半導体装置における出力回路に
関し、特に、半導体集積回路チップの出力段に設けられ
て、高速かつ安定に信号を伝達するための出力回路の構
成に関する。

【０００２】

【従来の技術】半導体集積回路の動作が高速化されるに
従い、複数の集積回路装置間で伝達される信号も応じて
高速で転送される。この場合、転送される信号の遷移時
間（上昇時間および下降時間）を短くする必要がある。
信号振幅が大きい場合、信号線間の容量結合に起因する
クロストークノイズ、信号のリンギングを生じさせるス
イッチングノイズ、信号線の高速充放電に伴う電磁放
射、および消費電力増大などの問題が顕著となる。この
ような問題を解決するために、信号振幅を小さくして信
号を伝送する方法が種々考えられており、信号入力側に
終端抵抗を設け、この終端抵抗により信号振幅を小さく
する方法が知られている。このような信号振幅を抑制す
る方法として、ＳＳＴＬ ３（Stub Series Terminated
Logic for 3.3V ）のクラスＩ方式などが提案されてい
る。

【０００３】また、このような振幅制限回路としては、
特開平６−３２６５９１号公報に示される回路がある。

【０００４】しかしながら、このような終端抵抗を用い
て信号振幅を制限する場合、出力回路に含まれるトラン
ジスタ（ＭＯＳトランジスタ）の導通時の抵抗（オン抵
抗）と終端抵抗の抵抗比で信号レベルが決定されるが、
この終端抵抗から伝送路を介して出力回路の導通状態の
トランジスタを介して直流電流が流れ、消費電流が増加
するという問題が生じる。

【０００５】また、終端抵抗の抵抗値は、伝送ラインの
固有インピーダンスの値により決定されている（信号の
反射による波形歪みが生じないようにインピーダンスマ
ッチングを実現するためである）。したがって、信号振
幅が決定された場合、この終端抵抗の抵抗値が予め定め
られているため、応じて必要とされる振幅制限を実現す
るために、この出力回路の最終出力段のトランジスタの
オン抵抗がほぼ一意的に決定される。不飽和領域におい
てＭＯＳトランジスタのドレイン電流とドレイン−ソー
ス間電圧の比は、チャネル幅とチャネル長の比βの関数
で与えられる。したがって、オン抵抗が決定されると、
この係数βの値も決まり、応じてこの出力ＭＯＳトラン
ジスタの電流駆動力も予め決定される。したがって、そ
の出力回路のファンアウトが制限され、数多くの回路を
高速で駆動することが困難となる。

【０００６】上述のような終端抵抗を用いて小振幅動作
を実現する構成における問題点を解消するために、出力
回路の動作電源電圧レベルを調整して、出力回路自身が
出力信号振幅を制限する構成が提案されている（たとえ
ば特開平６−３２６５９１号公報参照）。

【０００７】図６５は、従来の半導体集積回路装置の出
力部の構成を示す図であり、たとえば上述の先行技術文
献に示されている。

【０００８】図６５において、従来の半導体集積回路装
置ＣＨは、内部で生成された基準電圧ＶＴＴに従って、
電源電圧ＶＣＣよりも低い内部電源電圧ＶＣＣ１を生成
する電源回路ＰＷ１と、基準電圧ＶＴＴに従って接地電
圧ＶＳＳよりも高い他方内部電源電圧ＶＳＳ１を生成す
る電源回路ＰＷ２と、この内部電源線ＣＬ上の内部電源
電圧ＶＣＣ１および内部接地線ＳＬ上の他方電源電圧Ｖ
ＳＳ１を両動作電源電圧として動作し、内部からの信号
ＮＩに従って出力ノードＮＤを駆動して図示しない相手
方チップへ伝達される出力信号ＯＵＴを生成する出力回
路ＯＢを含む。内部電源線ＣＬと内部接地線ＳＬの間に
は、安定化容量Ｃが接続される。

【０００９】出力回路ＯＢは、ｐチャネルＭＯＳトラン
ジスタＱａとｎチャネルＭＯＳトランジスタＱｂとから
なるＣＭＯインバータで構成される。

【００１０】電源回路ＰＷ１およびＰＷ２が生成する内
部電源電圧ＶＣＣ１およびＶＳＳ１の電圧レベルは、相
手方チップに設けられた終端抵抗の抵抗値とＭＯＳトラ
ンジスタＱａおよびＱｂのオン抵抗とこの出力信号ＯＵ
Ｔの出力電圧ＶＯＵＴおよび相手方チップにおける入力
信号電圧ＶＩＮの電圧から決定される。

【００１１】基準電圧ＶＴＴは、電源電圧ＶＣＣの中間
電圧のＶＣＣ／２の電圧レベルに設定される（ＶＳＳ＝
０Ｖ）。次に、この図６５に示す半導体集積回路装置の
信号出力動作を図６６に示す信号波形図を参照して説明
する。

【００１２】電源回路ＰＷ１は、電源電圧ＶＣＣよりも
低い内部電源電圧ＶＣＣ１を出力し、また電源回路ＰＷ
２は、この接地電圧ＶＳＳよりも高い他方内部電源電圧
ＶＳＳ１を出力している。内部回路は、電源電圧ＶＣＣ
および接地電圧ＶＳＳを両動作電源電圧として動作して
おり、内部信号ＮＩは、この電源電圧ＶＣＣと接地電圧
ＶＳＳの間で変化する。

【００１３】内部信号ＮＩがＬレベルのときには、出力
回路ＯＢにおいて、ＭＯＳトランジスタＱａがオン状
態、ＭＯＳトランジスタＱｂがオフ状態にあり、出力信
号ＯＵＴは、終端抵抗とこのＭＯＳトランジスタＱａの
オン抵抗とにより決定される電圧レベルに保持される。
内部信号ＮＩがＬレベルからＨレベルに立上がると、Ｍ
ＯＳトランジスタＱａがオフ状態へ移行し、ＭＯＳトラ
ンジスタＱｂがオン状態へ移行する。この内部信号ＮＩ
と他方電源電位ＶＳＳ１の電圧差がＭＯＳトランジスタ
Ｑｂのしきい値電圧よりも高くなると、出力ノードＮＤ
の放電が開始され、出力信号ＯＵＴの電圧レベルが低下
する。最終的に、この出力信号ＯＵＴは、終端抵抗とＭ
ＯＳトランジスタＱｂのオン抵抗の比により決定される
電圧レベルに落ちつく。終端抵抗が存在しない場合に
は、この出力信号ＯＵＴのＨレベル（ＶＯＨ）は、内部
電源電圧ＶＣＣ１の電圧レベルであり、また終端抵抗が
存在しない場合には、出力信号ＯＵＴのＬレベル（ＶＯ
Ｌ）の電圧レベルは他方内部電源電圧ＶＳＳ１の電圧レ
ベルである。

【００１４】この図６５に示す半導体集積回路装置の構
成において、終端抵抗が存在する場合においては、内部
電源電圧ＶＣＣ１およびＶＳＳ１の電圧レベルを適当な
値に設定することにより、ＭＯＳトランジスタＱａおよ
びＱｂのオン抵抗の値を調整している。

【００１５】たとえば図６７に示すように、相手方チッ
プＣＨａの入力部が、終端抵抗ＲＴを介して入力信号Ｖ
ＩＮ（図６５に示す集積回路装置ＣＨの出力信号ＯＵ
Ｔ）を負入力に受け、かつ入力信号ＶＩＮを正入力に受
ける差動増幅器ＤＡを含む構成を考える。この差動増幅
器ＤＡの負入力は、基準電圧ＶＴＴに保持される。終端
抵抗ＲＴは、出力信号ＯＵＴが伝送される伝送路の特性
インピーダンスに合わせてその抵抗値が決定される。
今、この終端抵抗ＲＴの抵抗値を５０Ωとし、図６５に
示す出力信号ＯＵＴおよび入力信号ＶＩＮのＬレベルが
ＶＴＴ−４００ｍＶとし、また図６５に示す出力回路Ｏ
ＢのトランジスタＱａおよびＱｂのオン抵抗を２５Ωと
する。この場合、低電位内部電源電圧ＶＳＳ１の値は、
ＶＴＴ−６００ｍＶに設定する。同様に、出力信号ＯＵ
Ｔおよび入力信号ＶＩＮのＨレベルがＶＴＴ＋４００ｍ
Ｖのときには、内部電源電圧ＶＣＣ１は、ＶＴＴ＋６０
０ｍＶに設定される。この場合、ＭＯＳトランジスタＱ
ａおよびＱｂのオン抵抗に合わせて内部電源電圧ＶＣＣ
１およびＶＳＳ１の電圧レベルが決定される。逆に言え
ば、この内部電源電圧ＶＣＣ１およびＶＳＳ１の電圧レ
ベルを変更することにより、ＭＯＳトランジスタＱａお
よびＱｂのオン抵抗を変更し、応じて電流駆動力を調整
する。これにより、必要なファンアウトを実現すること
を図る。

【００１６】また、この終端抵抗ＲＴが設けられていな
い場合には、この終端抵抗ＲＴおよび出力回路ＯＢに含
まれるオン状態のＭＯＳトランジスタと基準電圧ＶＴＴ
源（相手方チップＣＨａ内）の間に直流電流が流れるの
を防止することを図る。この場合においても、内部電源
電圧ＶＣＣ１およびＶＳＳ１によりその出力信号ＯＵＴ
の電圧レベルが決定され、応じて小振幅動作の実現を図
る。

【００１７】

【発明が解決しようとする課題】図６８は、図６５に示
す電源回路ＰＷ１の構成を示す図である。図６８におい
て、電源回路ＰＷ１は、電源線ＶＬとノードＮＤｂの間
に直列に接続される高抵抗の抵抗素子ＲａおよびＲｂ
と、ノードＮＤｂにゲートおよびドレインが接続される
ｎチャネルＭＯＳトランジスタＱｃと、ドレインが電源
線ＶＬに接続されかつゲートがノードＮＤａに接続され
るｎチャネルＭＯＳトランジスタＱｄを含む。ＭＯＳト
ランジスタＱｃは、そのソースに基準電圧ＶＴＴを受け
る。ＭＯＳトランジスタＱｄは、そのソースが内部電源
線ＣＬに接続され、この内部電源線ＣＬ上に内部電源電
圧ＶＣＣ１を出力する。

【００１８】この図６８に示す電源回路ＰＷ１の構成に
おいて、高抵抗抵抗素子ＲａおよびＲｂには微小電流が
流れ、応じて、ＭＯＳトランジスタＱｃがダイオードモ
ードで動作する。したがって、ノードＮＤｂの電圧レベ
ルは、ＶＴＴ＋｜Ｖｔｈ｜で与えられる。ここで、Ｖｔ
ｈは、ＭＯＳトランジスタＱｃのしきい値電圧を示す。
抵抗素子ＲａおよびＲｂの接続ノードＮＤａの電圧レベ
ルは抵抗素子ＲａおよびＲｂの抵抗比により決定され
る。今、抵抗素子ＲａおよびＲｂの抵抗値が等しい場
合、ノードＮＤａの電圧レベルは接地電圧ＶＳＳを基準
として次式で与えられる。

【００１９】（ＶＣＣ＋ＶＴＴ＋Ｖｔｈ）／２＝（３／
４）ＶＣＣ＋（Ｖｔｈ／２） 出力段のＭＯＳトランジスタＱｄは、そのゲート電圧が
電源電圧ＶＣＣよりも低いため（Ｖｔｈ＜ＶＴＴ＝ＶＣ
Ｃ／２）、ソースフォロワモードで動作し、したがって
内部電源線ＣＬ上の内部電源電圧ＶＣＣ１は次式で与え
られる。

【００２０】 ＶＣＣ１＝（３／４）ＶＣＣ−（１／２）Ｖｔｈ 抵抗素子ＲａおよびＲｂの抵抗比を適当な値に設定する
ことにより、上式で示す内部電源電圧ＶＣＣ１の値を調
整することができる。この場合、内部電源電圧ＶＣＣ１
は、電源電圧ＶＣＣの電圧レベルに応じて変化する。電
源回路ＰＷ２の構成も、この図６８に示す電源回路と同
様の構成であり、電圧極性およびトランジスタの導電型
を変更すれば、実現される。この場合、低電位内部電源
電圧ＶＳＳ１は次式で与えられる： ＶＴＴ／２＋Ｖｔｈｐ／２＝ＶＣＣ／４＋Ｖｔｈｐ／２ ここで、Ｖｔｈｐは、ｐチャネルＭＯＳトランジスタの
しきい値電圧の絶対値を示す。したがって、これらのし
きい値電圧ＶｔｈおよびＶｔｈｐが等しければ、基準電
圧ＶＴＴ（＝ＶＣＣ／２）を中心として、上下それぞれ
の振幅がＶＣＣ／４−Ｖｔｈ／２である信号が出力され
る。

【００２１】しかしながら、この図６８に示す電源回路
の構成の場合、電源線ＶＬから抵抗素子ＲａおよびＲｂ
ならびにＭＯＳトランジスタＱｃを介して電流が流れ、
この基準電圧ＶＴＴの電圧レベルが変化し、したがっ
て、正確に、所望の電圧レベルに内部電源電圧ＶＣＣ１
およびＶＳＳ／の電圧レベルを設定することができなく
なる。また、信号の高レベルおよび低レベルの中心から
振幅が異なり、信号振幅の対称性が壊われるため、入力
信号確定タイミングもＨレベルおよびＬレベルで異なる
ため、最悪ケースを想定して、入力信号判定タイミング
を決定する必要があり、高速動作を保証することができ
なくなる。

【００２２】また、出力回路からは数多くの半導体集積
回路装置へ信号が伝達されるため、大きな電流が流れ
る。この場合、図６５に示す安定化容量Ｃにより、この
消費電流を補償することが要求される。しかしながら、
ファンアウトが大きい場合、大きな消費電流を補償する
ためには、大きな容量を有する安定化容量が必要とされ
る。しかしながら、このような安定化容量を、半導体集
積回路装置上の限られた領域内で実現するのが困難であ
り、安定に内部電源電圧を生成することができなくなる
という欠点が生じる。

【００２３】また、この先行技術の構成においては、電
源電圧ＶＣＣおよび接地電圧ＶＳＳの中間電圧ＶＴＴ
は、半導体集積回路装置内部で生成されており、電源電
圧ＶＣＣ／２の電圧レベルに設定される。したがって、
半導体集積回路装置（半導体チップ）に、その内部電源
電圧の変動が生じた場合、各半導体集積回路装置（半導
体チップ）の基準電圧レベルが異なり、半導体集積回路
装置間で信号の授受を行なう場合、その基準電圧レベル
が異なるため、正確な信号の送受を行なうことができな
くなるという問題が生じる。

【００２４】また、近年、プロセッサまたはロジックと
メモリが同じ半導体チップ上に集積化されるシステムＬ
ＳＩが開発されている。このようなシステムＬＳＩにお
いては、プロセッサまたはロジック（以下、処理回路と
称す）とメモリの間のデータバスの幅は十分大きくとる
ことができる（同一半導体チップ上にこれらが設けられ
ており、ピン端子数の制限がなくなるためである）。こ
れにより、高速でデータを処理回路とメモリとの間で転
送することができる。このようなビット幅の大きなバス
を駆動する場合、内部データバスを駆動する回路が数多
く同時に動作するため、消費電流が大きくなり、電源電
圧が低下し、電源電圧に対する動作マージンが減少する
可能性がある。これは、接地電圧についても同様であ
る。また、システムＬＳＩにおいては、内部データは、
通常、クロック信号に同期して転送されるため、内部デ
ータバス線の充放電周波数が高く、半導体チップからの
この高速の充放電に起因するＥＭＩ（電磁放射）が大き
くなり、近くで利用される電子機器の誤動作が生じる可
能性がある。

【００２５】また、このように消費電流が大きい場合、
発熱量も大きくなり、システムＬＳＩの信頼性が低下す
る（発熱による誤動作または内部配線の断線等）。

【００２６】それゆえ、この発明の目的は常に安定に一
定の電圧レベルを中心とした振幅を有する出力信号を生
成することのできる半導体集積回路を提供することであ
る。

【００２７】この発明の他の目的は、電源電圧に依存し
ない電圧レベルを中心とした信号振幅を有する信号を出
力することのできる半導体集積回路を提供することであ
る。

【００２８】この発明の他の目的は、面積効率に優れた
安定化容量を備える出力信号振幅制限機能を実現する半
導体集積回路を提供することである。

【００２９】この発明のさらに他の目的は、信号出力時
においても、安定に所望の電圧レベルの信号を出力する
ことのできる半導体集積回路を提供することである。

【００３０】この発明のさらに他の目的は、信号出力時
においても、その動作電源電圧の変動が十分に抑制され
た安定に出力信号を生成することのできる半導体集積回
路を提供することである。

【００３１】この発明のさらに他の目的は、消費電流を
増加させることなく安定にデータの転送を行なうことの
できる処理回路およびメモリが集積化された半導体集積
回路を提供することである。

【００３２】

【課題を解決するための手段】請求項１に係る回路は、
第１のノードと出力ノードとの間に結合され、内部信号
に従って出力ノードと第１のノードとを電気的に接続す
る第１のＭＯＳトランジスタと、第２のノードと出力ノ
ードとの間に結合され、この内部信号に従って第１のＭ
ＯＳトランジスタと相補的に導通して出力ノードと第２
のノードとを電気的に接続する第２のＭＯＳトランジス
タと、高入力インピーダンスを有する入力部に基準電圧
を受け、この基準電圧と第１の電圧源ノードの電圧との
間の一定電圧を生成する第１の電圧発生手段と、高入力
インピーダンスを有する入力部に基準電圧を受け、この
基準電圧と第２の電圧源ノードの電圧との間の一定電圧
を生成する第２の電圧発生手段と第１の電圧発生手段の
出力電圧と第１のノード上の電圧の差に応じて第１の電
圧源から第１のノードへ電流を供給する第１の内部電源
手段と、第２の電圧発生手段の出力電圧と第２のノード
上の電圧との差に応じて第２のノードから第１の電圧源
と異なる第２の電圧源へ電流を流す第２の内部電源手段
とを備える。

【００３３】請求項２に係る回路は、第１のノードに結
合され、この第１のノードの電圧を安定化するための第
１の容量素子と、第２のノードに結合され、この第２の
ノードの電圧を安定化するための第１の容量素子とは別
に設けられる第２の容量素子をさらに備える。

【００３４】請求項３に係る回路は、請求項１の第１の
内部電源手段は、第１の電圧源と第１のノードの間に結
合される第３のＭＯＳトランジスタと、第１のノード上
の電圧と第１の電圧発生手段からの電圧とを比較し、該
比較結果を示す信号をこの第３のＭＯＳトランジスタの
ゲートへ与える第１の比較回路とを備え、第２の内部電
源手段が、第２のノードと第１の電圧源と異なる第２の
電圧源との間に結合される第４のＭＯＳトランジスタ
と、第２のノード上の電圧と第２の電圧発生手段の出力
電圧とを比較し、その比較結果に従う信号を第４のＭＯ
Ｓトランジスタのゲートへ印加する第２の比較回路を備
える。

【００３５】請求項４に係る回路は、請求項１の第１の
内部電源手段が、第１のノードと第１の電圧源との間に
接続され、第１の電圧発生手段からの電圧をゲートに受
ける第３のＭＯＳトランジスタを備え、第２の内部電源
手段が、第２のノードと第１の電圧源と異なる第２の電
圧源との間に結合され、第２の電圧発生手段の出力電圧
をゲートに受ける第４のＭＯＳトランジスタを備える。

【００３６】請求項５に係る回路は、請求項１の第１の
電圧発生手段が、第１の電圧源の電圧以上の所定の電圧
が供給される第１の電源ノードとこの第２の電圧源の電
圧以下の電圧が供給される第２の電源ノードとの間に互
いに直列に接続される、抵抗素子、少なくとも１個のダ
イオード接続されたＭＯＳトランジスタの直列体および
基準電圧をゲートに受けるＭＯＳトランジスタを備え
る。抵抗素子と少なくとも１個のトランジスタとの接続
点から第１のノードの電圧を規定する電圧が出力され
る。

【００３７】請求項６に係る回路は、請求項１の第２の
電圧発生手段が、第１の電圧源の電圧以上の所定電圧が
供給される第１の電源ノードと第２の電圧源の電圧以下
の電圧が供給される第２の電源ノードとの間に互いに直
列に接続される基準電圧をゲートに受けるＭＯＳトラン
ジスタと、少なくとも１個のダイオード接続されたＭＯ
Ｓトランジスタと、抵抗素子とを含む。少なくとも１個
のトランジスタと抵抗素子との接続ノードから第２のノ
ードの電圧を規定する電圧が出力される。

【００３８】請求項７に係る回路は、請求項６の第１の
電源ノードには、第１の電圧源の電圧よりも高い電圧が
供給される。

【００３９】請求項８に係る回路は、請求項７の第２の
電源ノードには、第２の電圧源の電圧よりも低い電圧が
供給される。

【００４０】請求項９に係る出力回路は、請求項６また
は７の少なくとも１個のダイオード接続されたＭＯＳト
ランジスタは、少なくとも１つの第１導電型のＭＯＳト
ランジスタと、少なくとも１つの第２導電型のＭＯＳト
ランジスタとを含む。

【００４１】請求項１０に係る回路は、請求項６または
７の少なくとも１個のダイオード接続されたＭＯＳトラ
ンジスタは、基準電圧をゲートに受けるＭＯＳトランジ
スタと異なる導電型を有する複数のＭＯＳトランジスタ
を含む。

【００４２】請求項１１に係る回路は、請求項１の回路
が、さらに、第１のノードと第２の電圧源の間に接続さ
れるプルダウン素子と、第２のノードと第１の電圧源と
の間に接続されるプルアップ素子とを備える。

【００４３】請求項１２に係る回路は、請求項１の第１
のＭＯＳトランジスタは第１の導電型を有し、第２のＭ
ＯＳトランジスタは第２の導電型を有する。

【００４４】請求項１３の回路は、請求項１の第１およ
び第２のＭＯＳトランジスタが同じ導電型を有する。

【００４５】請求項１４の回路は、請求項１２の回路
が、さらに、内部信号の第１論理レベル電圧を第２の電
圧源の電圧よりも低い電圧に変換して第１のＭＯＳトラ
ンジスタのゲートへ印加するレベル変換手段を備える。

【００４６】請求項１５の回路は、請求項１２の回路
が、さらに、内部信号の第１論理レベル電圧を第１の電
圧源の電圧よりも高い電圧に変換して第２のＭＯＳトラ
ンジスタのゲートへ印加するレベル変換手段を備える。

【００４７】請求項１６に係る回路は、請求項１３の回
路が、さらに、内部信号の第１論理レベル電圧を第１の
電圧源の電圧よりも高い電圧に変換して第１のＭＯＳト
ランジスタのゲートへ印加するレベル変換手段をさらに
備える。

【００４８】請求項１７に係る回路は、請求項１の回路
が、複数の出力ノードを含む。これらの複数の出力ノー
ド各々には、第１および第２のＭＯＳトランジスタの組
が対応して設けられる。第１および第２のノードはこれ
ら複数の出力ノードに共通に配置される。

【００４９】請求項１８の回路は、請求項２の第１およ
び第２の容量素子が、この回路が形成される半導体チッ
プの外部に個別的に配置される。

【００５０】請求項１９の回路は、請求項４の回路が、
第１の電圧発生手段の出力インピーダンスよりも小さな
出力インピーダンスを有し、この第１の電圧発生手段の
出力電圧に従って第３のＭＯＳトランジスタのゲートへ
電圧を印加するインピーダンス変換手段をさらに備え
る。

【００５１】請求項２０の回路は、請求項４の回路が、
さらに、第２の電圧発生手段の出力インピーダンスより
も小さな出力インピーダンスを有し、第２の電圧発生手
段の出力電圧に従って第４のＭＯＳトランジスタのゲー
トへ電圧を伝達するインピーダンス変換手段をさらに備
える。

【００５２】請求項２１の回路は、請求項１の第１の電
圧発生手段が、第１の内部電源手段の入力ノードの電圧
に対応する電圧を発生する比較電圧発生手段と、基準電
圧とこの比較電圧発生手段の出力電圧とを比較する比較
手段と、第１の電圧源の電圧以上の電圧が印加されるド
ライブノードと第１の内部電源手段の入力ノードの間に
接続され、この比較手段の出力信号に従ってドライブノ
ードから第１の内部電源手段の入力ノードへ電流を供給
するドライブ素子を含む。

【００５３】請求項２２の回路は、請求項２１の比較電
圧発生手段が、第１の内部電源手段の入力ノードと比較
手段の一方入力との間に互いに直列に接続される少なく
とも１個の第１導電型のＭＯＳトランジスタおよび少な
くとも１個の第２導電型のＭＯＳトランジスタの直列体
と、比較手段の一方入力に結合されかつこの直列体と直
列に接続される定電流源とを備える。

【００５４】請求項２３の回路は、請求項１の第２の電
圧発生手段が、第２の内部電源手段の入力ノードの電圧
に対応する電圧を生成する比較電圧発生手段と、基準電
圧とこの比較電圧発生手段の出力電圧とを比較する比較
手段と、第２の電圧源の電圧以下の電圧が供給される電
源ノードと第２の内部電源手段の入力ノードとの間に結
合され、この比較手段の出力信号に従って第２の内部電
源手段の入力ノードから電源ノードへ電流を供給するド
ライブ素子を含む。

【００５５】請求項２４の回路は、請求項２３の比較電
圧発生手段が、第２の内部電源手段の入力ノードと比較
手段の一方入力に結合される内部ノードとの間に互いに
直列に接続される少なくとも１個の第１導電型のＭＯＳ
トランジスタおよび少なくとも１個の第２導電型のＭＯ
Ｓトランジスタの直列体と、この内部ノードに結合さ
れ、この直列体に一定電流を供給する定電流源とを備え
る。

【００５６】請求項２５の回路は、請求項２１または２
３の比較電圧発生手段が、抵抗素子と、この抵抗素子に
一定電流を供給する定電流源とを含む。

【００５７】請求項２６の回路は、請求項２１または２
３の比較電圧発生手段が、発生する電圧のレベルを調整
するための溶断可能なリンク素子を含む。

【００５８】請求項２７の回路は、請求項１の回路にお
いて基準電圧が、この回路が形成される半導体チップと
同一チップ上に形成される基準電圧発生回路から生成さ
れる。

【００５９】請求項２８の回路は、請求項１の回路にお
いて基準電圧は、この回路が形成される半導体チップの
外部に設けられた基準電圧発生回路から与えられる。こ
れにより、各々が該回路を有する複数の半導体チップが
存在するとき、これら複数の半導体チップに対し共通に
基準電圧発生回路からの基準電圧が印加される。

【００６０】請求項２９の回路は、請求項２７または２
８の回路が、さらに、基準電圧入力信号の論理レベルを
判定するための電圧として受け、この比較結果に従って
内部信号を生成する入力回路をさらに含む。

【００６１】請求項３０に係る回路は、請求項２の回路
がさらに、行列状に配列される複数のスタックトキャパ
シタ型メモリセルと、各行に対応して配置され、各々に
対応の行のメモリセルが接続する複数のワード線と、各
列に対応して配置され、各々に対応の列のメモリセルが
接続する複数の対のビット線とを有する。第１および第
２の容量素子の各々は、第１導電型の半導体基板領域
と、この半導体基板領域表面に互いに間をおいて形成さ
れる複数の第１導電型の不純物領域とを含む。これら複
数の第１導電型の不純物領域は、メモリセルのビット線
接続領域に相当する第１の不純物領域と、メモリセルの
キャパシタが接続する不純物領域に相当する第２の不純
物領域とを含む。

【００６２】この請求項３０の回路は、請求項２の回路
がさらに、第１の不純物領域に電気的に接続されかつビ
ット線と同一層に形成されるビット線相当導電層と、キ
ャパシタの一方電極と同一層に形成されかつ互いに離れ
て配置されかつ第２の不純物領域に電気的に接続される
複数の第１の導電層と、基板領域上にワード線と同一層
に形成されるワード線相当導電層と、第１導電層を覆う
ように形成されかつメモリセルのキャパシタの他方電極
層と同一層に形成される第２の導電層とを備える。この
基板領域が容量素子の一方電極として作用し、かつ第２
導電層がこの容量素子の他方電極として作用する。

【００６３】請求項３１の回路は、請求項２の回路が、
さらに、行列状に配列される複数のスタックトキャパシ
タ型メモリセルと、各行に対応して配置され、各々に対
応の行のメモリセルが接続する複数のワード線と、各列
に対応して配置され、各々に対応の列のメモリセルが接
続する複数の対のビット線とを備える。

【００６４】この請求項３１の回路の第１および第２の
容量素子の各々は、半導体基板領域と、この半導体基板
領域上にわたってワード線と同一層に形成されるワード
線相当導電層と、このワード線相当導電層上にかつこれ
と対向してビット線と同一層に形成されるビット線相当
導電層と、このビット線相当導電層上に互いに間をおい
てメモリセルのキャパシタの一方電極層と同一層に形成
されかつこのビット線相当導電層に電気的に接続される
複数の第１導電層と、これら複数の第１導電層を覆うよ
うにメモリセルのキャパシタの他方電極と同一層に形成
される第２導電層とを備える。ビット線相当導電層と基
板領域とが相互接続されて容量素子の一方電極を形成し
かつワード線相当導電層と第２導電層とが相互接続され
てこの容量素子の他方電極を形成する。

【００６５】請求項３２に係る回路は、請求項２の回路
が、さらに、行列状に配列される複数のスタックトキャ
パシタ型メモリセルと、各行に対応して配置され、各々
に対応の行のメモリセルが接続する複数のワード線と、
各列に対応して配置され、各々に対応の列のメモリセル
が接続する複数の対のビット線をさらに備える。

【００６６】この請求項３２の回路における第１および
第２の容量素子の各々が、第１導電型の半導体基板領域
と、この半導体基板領域表面周辺部に形成される第２導
電型の第１の不純物領域と、この半導体基板領域表面の
周辺部に第１の不純物領域に隣接して形成される第１導
電型の第２の不純物領域と、この基板領域上にわたって
ワード線と同一層に形成されるワード線相当導電層と、
このワード線相当導電層上に互いに離れてかつメモリセ
ルのキャパシタの一方電極と同一層に形成されかつワー
ド線相当導電層に電気的に接続される複数の第１の導電
層と、この第１の導電層を覆うようにかつメモリセルの
キャパシタの他方電極と同一層に形成される第２の導電
層を備える。この第１の導電層が容量素子の一方電極を
形成しかつ第２の導電層ならびに第１および第２の不純
物領域がこの容量素子の他方電極に電気的に接続され
る。

【００６７】請求項３３に係る回路は、請求項２の第１
の容量素子が、第１のノードと第１の電圧源との間に接
続される。

【００６８】請求項３４の回路は、請求項２の第１の容
量素子が、第１のノードと、第２の電圧源との間に接続
される。

【００６９】請求項３５に係る回路は、請求項２の第２
の容量素子が、第２のノードと第２の電圧源との間に接
続される。

【００７０】請求項３６に係る回路は、請求項２の第２
の容量素子が、第２のノードと第１の電圧源との間に接
続される。

【００７１】請求項３７に係る回路は、請求項２の第１
の容量素子が、第１のノードと第１の電圧源と別に設け
られかつこの第１の電圧源の電圧と同じ極性の電圧を供
給する別の電圧源との間に接続される。

【００７２】請求項３８に係る回路は、請求項２の第２
の容量素子が、第２の電圧源と別に設けられかつ第２の
電圧源の電圧と同じ極性の電圧を供給する別の電圧源と
第２のノードとの間に接続される。

【００７３】請求項３９に係る回路は、第１の電圧源上
の電圧より低い電圧を発生して第１のノードへ伝達する
第１の電圧発生回路と、第２の電圧源上の電圧より高い
電圧を発生して第２のノードへ伝達する第２の電圧発生
回路と、第１のノードと第２のノードとの間に接続さ
れ、与えられた内部信号に従って出力ノードへこの第１
または第２のノード上の電圧の一方の電圧レベルの信号
を伝達する出力手段と、第１のノードに接続されかつ第
１の容量素子と、第２のノードに接続される第２の容量
素子と、第１のノードと第２のノードとの間に接続され
る第３の容量素子を備える。

【００７４】請求項４０に係る回路は、請求項３９の第
１および第２の容量素子の容量値が互いに等しくされ
る。

【００７５】請求項４１に係る半導体集積回路は、請求
項４０の第１および第２の容量素子の容量値は互いに等
しくされる。この請求項４２に係る回路は、さらに、第
１のノードに結合される、第１の容量素子と同じ容量値
を有する第４の容量素子と、第２のノードに結合され、
記第２の容量素子と同じ容量値を有する第５の容量素子
とをさらに備える。

【００７６】請求項４２に係る回路は、請求項４１の第
１の容量素子が第１のノードと第１の電圧源との間に接
続され、かつ第４の容量素子が第１のノードと第２の電
圧源との間に接続される。

【００７７】請求項４３に係る回路は、請求項４１の第
１の容量素子が第１の電圧源と別に設けられかつ第１の
電圧源の電圧と同一極性の電圧を供給する第３の電圧源
と第１のノードとの間に接続され、かつ第４の容量素子
が第２の電圧源と別に設けられかつこの第２の電圧源と
同一極性の電圧を供給する第４の電圧源と第１のノード
との間に接続される。

【００７８】請求項４４に係る回路は、請求項４１の回
路において、第２の容量素子が第２の電圧源と第２のノ
ードとの間に接続され、かつ第５の容量素子は第２のノ
ードと第１の電圧源との間に接続される。

【００７９】請求項４５に係る回路は、請求項４１の回
路において、第２の容量素子が第２の電圧源と別に設け
らかつ第２の電圧源の電圧と同一極性の電圧を供給する
第３の電圧源と第２のノードとの間に接続され、かつ第
５の容量素子は、第１の電圧源と別に設けられかつ第１
の電圧源と同一極性の電圧を供給する第４の電圧源と第
２のノードとの間に接続される。

【００８０】請求項４６に係る回路は、第１の電圧源上
の電圧よりも低い電圧を発生して第１のノードへ伝達す
る第１の電圧発生回路と、第２の電圧源上の電圧よりも
高い電圧を発生して第２のノードへ伝達する第２の電圧
発生回路とこれら第１および第２のノード上の電圧を両
動作電源電圧として動作し、与えられた内部信号に従っ
て出力ノードを駆動する出力手段と、第１のノードと第
１の電圧源と同一極性の電圧を受ける第１基準ノードと
の間に接続される第１の容量素子と、第２のノードと第
２の電圧源の電圧と同じ極性の電圧を受ける第２の基準
ノードとの間に接続される第２の容量素子と、第１のノ
ードと第２の基準ノードとの間に接続される第３の容量
素子と、第２のノードと第１の基準ノードとの間に接続
される第４の容量素子とを備える。

【００８１】請求項４７に係る回路は、請求項４６の回
路において第１の基準ノードが第１の電圧源に接続され
かつ第２の基準ノードが第２の電圧源に接続される。

【００８２】請求項４８に係る回路は、請求項４６の回
路において第１の基準ノードが第１の電圧源と別に設け
られた電圧源に接続され、第２の基準ノードは、この第
２の電圧源と別に設けられた電圧源に接続される。

【００８３】請求項４９に係る回路は、請求項１の回路
が、さらに、複数のメモリセルを有するメモリアレイ
と、このメモリアレイの選択メモリセルとの間でデータ
を転送するための複数の内部データバス線と、これら複
数の内部データバス線を介してメモリアレイとデータの
転送を行なう処理回路を備える。第１および第２の絶縁
ゲート型電界効果トランジスタの対からなる出力手段が
複数の内部データバス線各々に対応してメモリアレイと
処理回路との間に設けられる。

【００８４】請求項５０に係る回路は、請求項３９また
は４６の回路が、さらに、複数のメモリセルを有するメ
モリアレイと、このメモリアレイの選択メモリセルとの
間でデータを転送するための複数の内部データバス線
と、これら複数の内部データバス線を介してメモリアレ
イとデータの転送を行なう処理回路を備える。出力手段
は、複数の内部データバス線それぞれに対応してメモリ
アレイと処理回路との間に配置される。

【００８５】請求項５１に係る回路は、請求項４９の回
路が、さらに、複数のデータバス線に対応してメモリア
レイと処理回路との間に設けられ、各々が対応のデータ
バス線の電圧と基準電圧とを差動増幅するレシーバ手段
を備える。

【００８６】請求項５２に係る回路は、請求項５０の回
路が、さらに、複数の内部データバス線に対応してメモ
リアレイと処理回路との間に設けられ、基準電圧と対応
のデータバス線上の電圧とを差動増幅する複数のレシー
バ手段を備える。第１および第２の電圧発生回路は、こ
の基準電圧に基づいて電圧を発生する手段を含む。

【００８７】請求項５３に係る回路は、請求項５１また
は５２の基準電圧が、メモリアレイおよび処理回路が一
体的に形成された半導体チップ上に設けられた基準電圧
発生回路から発生される。

【００８８】請求項５４に係る回路は、請求項４９また
は５０の回路がさらに、内部データバス線対に対応して
設けられ、対応の内部データバス線対の信号を差動的に
増幅する複数のレシーバ手段を備える。バス線対各々に
は、相補信号が伝達される。

【００８９】請求項５５に係る回路は、請求項４９また
は５０の複数の内部データバス線が、メモリアレイの選
択メモリセルから読出されたデータを伝達する。

【００９０】請求項５６に係る回路は、請求項４９また
は５０の複数の内部データバス線がメモリアレイの選択
メモリセルへ書込むデータを転送する。

【００９１】請求項５７に係る回路は、請求項５１、５
２または５４の回路において複数の内部データバス線各
々の一方端に出力手段が配置され、各内部データバス線
の他方端にレシーバ手段が配置される。

【００９２】高入力インピーダンスの入力部に基準電圧
を受けて内部電源電圧を生成することにより、内部電源
電圧発生動作が基準電圧に対し影響を及ぼすことがな
く、応じて基準電圧が安定に所望の電圧レベルに保持さ
れ、これにより、安定に所望の電圧レベルを有する内部
電源電圧を生成することができる。応じて、安定に所望
の小振幅を有する出力信号を生成することができる。

【００９３】また、第１および第２のノード各々に対し
並列に２つの容量素子を接続することにより、回路動作
時においてこれら第１および第２のノードの電圧を安定
化させることができ、安定に所望の電圧レベルの信号を
出力することができる。

【００９４】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体集積回路の信号出力部の
構成を示す図である。図１において、この半導体集積回
路１は、基準電圧Ｖｒｅｆを高入力インピーダンスを介
して受け、この基準電圧Ｖｒｅｆに従って、基準電圧Ｖ
ｒｅｆと電源電圧ＶＣＣの間の電圧ＶＣａを生成する第
１の電圧発生回路２と、基準電圧Ｖｒｅｆを高入力イン
ピーダンスを介して受け、この基準電圧Ｖｒｅｆに従っ
て接地電圧ＶＳＳと基準電圧Ｖｒｅｆの間の電圧ＶＳａ
を生成する第２の電圧発生回路３と、電源電圧ＶＣＣを
供給する第１の電圧源ＶＣＣ（電圧源とその電圧を同じ
符号で示す）と第１のノード４の間に接続され、この第
１の電圧発生回路２から与えられる電圧ＶＣａに従って
内部電源電圧Ｖ４を生成して第１のノード４に伝達する
第１の電源回路５と、接地電圧ＶＳＳを供給する第２の
電圧源ＶＳＳと第２のノード７の間に接続され、第２の
電圧発生回路３からの電圧ＶＳａに従って低電位内部電
源電圧を生成して第２のノード７へ伝達する第２の電源
回路８と、内部信号ＩＮに従って、第１のノード４およ
び第２のノード７上の電圧の一方を出力ノード９へ伝達
する出力回路１０を含む。

【００９５】第１の電源回路５は、第１の電圧源ＶＣＣ
と第１のノード４の間に接続されるｐチャネルＭＯＳト
ランジスタ５ａと、第１の電圧発生回路２からの電圧Ｖ
Ｃａと第１のノード４上の高電位内部電源電圧Ｖ４とを
比較し、その比較結果に従ってｐチャネルＭＯＳトラン
ジスタ５ａのコンダクタンスを調整する比較回路５ｂを
含む。この比較回路５ｂは、第１のノード４上の電圧Ｖ
４を正入力に受け、第１の電圧発生回路２からの電圧Ｖ
Ｃａを負入力に受ける差動増幅器で構成される。

【００９６】第２の電源回路８は、第２の電圧源ＶＳＳ
と第２のノード７の間に接続されるｎチャネルＭＯＳト
ランジスタ８ａと、第２の電圧発生回路３からの電圧Ｖ
Ｓａと第２のノード７上の電圧Ｖ７とを比較し、その比
較結果に従ってｎチャネルＭＯＳトランジスタ８ａのコ
ンダクタンスを調整する比較回路８ｂを含む。比較回路
８ｂは、第２のノード７上の電圧Ｖ７を正入力に受け、
第２の電圧発生回路３からの電圧ＶＳａを負入力に受け
る差動増幅器で構成される。

【００９７】電圧ＶＣａが第１のノード４上の電圧より
も高い場合には、比較回路５ｂの出力信号がその電圧Ｖ
ＣａおよびＶ４の差に応じてＬレベルとなり、ＭＯＳト
ランジスタ５ａのコンダクタンスが増加し、第１の電圧
源ＶＣＣから第１のノード４へ電流を供給し、電圧Ｖ４
の電圧レベルを上昇させる。一方、電圧Ｖ４が電圧ＶＣ
ａよりも高い場合には、この比較回路５ｂの出力信号は
Ｈレベルとなり、ＭＯＳトランジスタ５ａはオフ状態と
なり、第１の電圧源ＶＣＣから第１のノード４への電流
経路を遮断する。したがって、第１のノード４上の電圧
Ｖ４は、電圧ＶＣａレベルに保持される。

【００９８】同様にして、第２のノード７上の電圧Ｖ７
が電圧ＶＳａよりも高い場合には、比較回路８ｂの出力
信号がこの差に応じてＨレベルとなり、ＭＯＳトランジ
スタ８ａのコンダクタンスが大きくなり、第１のノード
７から第２の電圧源ＶＳＳへ電流を流し、電圧Ｖ７の電
圧レベルを低下させる。一方、電圧Ｖ７が電圧ＶＳａよ
りも低い場合には、この比較回路８ｂの出力信号はＬレ
ベルとなり、ＭＯＳトランジスタ８ａがオフ状態とな
り、第２のノード７から第２の電圧源ＶＳＳへの電流経
路は遮断される。したがって電圧Ｖ７は電圧ＶＳａの電
圧レベルに保持される。

【００９９】出力回路１０は、内部信号ＩＮを受けてバ
ッファ処理して出力するバッファ前段回路１１と、第１
のノード４と出力ノード９の間に接続され、このバッフ
ァ前段回路１１からの信号に従って導通し、第１のノー
ド４と出力ノード９とを電気的に接続するｐチャネルＭ
ＯＳトランジスタ（第１のＭＯＳトランジスタ）１２
と、バッファ前段回路１１からの信号に応答してこのＭ
ＯＳトランジスタ１２と相補的に導通し、出力ノード９
と第２のノード７とを電気的に接続するｎチャネルＭＯ
Ｓトランジスタ（第２のＭＯＳトランジスタ）１３を含
む。ＭＯＳトランジスタ１２は、導通時、出力ノード９
を第１のノード４上の電圧レベルへ駆動する。ＭＯＳト
ランジスタ１３は、導通時、出力ノード９をこの第２の
ノード７上の電圧レベルへ駆動する。

【０１００】第１の電圧発生回路２は、第１の電圧源Ｖ
ＣＣと第２の電圧源ＶＳＳの間に直列に接続される抵抗
素子２４、ダイオード接続されたｖ個（ｖ＝０，１，２
…）のｎチャネルＭＯＳトランジスタ２３およびｘ個
（ｘ＝０以上の整数）のダイオード接続されたｐチャネ
ルＭＯＳトランジスタ２２および基準電圧Ｖｒｅｆをゲ
ートに受けるｐチャネルＭＯＳトランジスタ２１を含
む。抵抗素子２４の抵抗値は十分大きくされており、こ
の第１の電圧発生回路２において第１の電圧源ＶＣＣか
ら第２の電圧源ＶＳＳへ流れる電流は十分小さくされて
いる。したがって、ＭＯＳトランジスタ２３および２２
は、ダイオードモードで動作し、それぞれそのしきい値
電圧ＶＴＮおよびＶＴＰの絶対値の電圧降下を生じさせ
る。

【０１０１】ＭＯＳトランジスタ２１は、そのゲートに
基準電圧Ｖｒｅｆを受けている。ＭＯＳトランジスタの
ゲートは、ゲート絶縁膜を介して内部ノードに接続され
て、高入力インピーダンスを実現する。したがって、こ
の第１の電圧発生回路２において第１の電圧源ＶＣＣか
ら第２の電圧源ＶＳＳへ微小電流が流れても、この電流
が、基準電圧Ｖｒｅｆには何ら影響を及ぼすことはな
く、基準電圧Ｖｒｅｆは安定に所望の電圧レベルに保持
される。

【０１０２】第２の電圧発生回路３は、第１の電圧源Ｖ
ＣＣと第２の電圧源ＶＳＳの間に直列に接続されるｎチ
ャネルＭＯＳトランジスタ３１、ダイオード接続された
ｎチャネルＭＯＳトランジスタ３２、ダイオード接続さ
れたｐチャネルＭＯＳトランジスタ３３、および抵抗素
子３４を含む。この第２の電圧発生回路３においてｙ個
（ｙ＝０、１、…の整数）のｎチャネルＭＯＳトランジ
スタ３２およびｗ個（ｗ＝０，１，２…）のｐチャネル
ＭＯＳトランジスタ３３は、高抵抗の抵抗素子３４によ
りダイオードモードで動作し、それぞれしきい値電圧Ｖ
ＴＮおよびＶＴＰの絶対値の電圧降下を生じさせる。Ｍ
ＯＳトランジスタ３１はそのゲートに基準電圧Ｖｒｅｆ
を受けており、ソースフォロワモードで動作する。この
第２の電圧発生回路３においても、基準電圧Ｖｒｅｆは
ＭＯＳトランジスタ３１のゲートへ与えられており、同
様、高入力インピーダンスが実現されこの基準電圧Ｖｒ
ｅｆに対し第２の電圧発生回路３における電流が影響を
及ぼすことはなく、安定に一定の電圧レベルに基準電圧
Ｖｒｅｆを保持することができる。

【０１０３】この半導体集積回路装置１は、さらに、第
１の電圧源ＶＣＣと第１のノード４の間に接続される安
定化容量１５と、第２のノード７と第２の電圧源ＶＳＳ
の間に接続される安定化容量１８を含む。これらの安定
化容量１５および１８の容量値は、装置外部の負荷容量
１９の容量値よりも十分大きく設定される。次に、この
図１に示す回路の動作について説明する。

【０１０４】第１の電圧発生回路２においては、抵抗素
子２４の抵抗値は、ＭＯＳトランジスタ２１〜２３の等
価抵抗値（オン抵抗）よりも十分大きく設定されてお
り、ＭＯＳトランジスタ２２および２３はダイオードモ
ードで動作し、またＭＯＳトランジスタ２１がソースフ
ォロワモードで動作する。したがって、この抵抗素子２
４とＭＯＳトランジスタ２３の接続ノード２ａから出力
される電圧ＶＣａは次式で表わされる： ＶＣａ＝Ｖｒｅｆ＋｜ＶＴＰ｜＋ｘ・｜ＶＴＰ｜＋ｖ・ＶＴＮ…（１） ただし、ｘ，ｖ＝０，１，２，… ＭＯＳトランジスタ５ａは、そのゲート電位が、比較回
路５ｂの出力信号に従って、電圧ＶＣａおよびＶ４の差
に応じた電圧レベルに設定され第１のノード４へは、次
式で示される電圧Ｖ４が伝達される： Ｖ４＝ＶＣａ…（２） 同様、第２の電圧発生回路３においても、ＭＯＳトラン
ジスタ３１がソースフォロワモードで動作し、基準電圧
よりしきい値電圧ＶＴＮ低い電圧を伝達し、ＭＯＳトラ
ンジスタ３２および３３が、ダイオードモードで動作
し、それぞれのしきい値電圧ＶＴＮおよびＶＴＰの絶対
値の電圧降下を生じさせる。したがってＭＯＳトランジ
スタ３３と抵抗素子３４の接続ノード３ａからの電圧Ｖ
Ｓａは次式で表わされる： ＶＳａ＝Ｖｒｅｆ−ＶＴＮ−ｙ・ＶＴＮ−ｗ・｜ＶＴＰ｜…（３） ただし、ｙ，ｗ＝０，１，２… ＭＯＳトランジスタ８ａは、第２のノード７の電圧Ｖ７
電圧ＶＳａの電圧差に応じてそのゲート電圧が設定され
る。したがって第２のノード７へは、この第２の電源回
路８による動作により、次式で表わされる電圧Ｖ７が伝
達される： Ｖ７＝ＶＳａ…（４） 出力回路１０が、内部信号ＩＮに従って出力ノード９を
駆動するとき、この第１のノード４上の電圧Ｖ４または
第２のノード７上の電圧Ｖ７が出力ノード９へ伝達され
る。したがって、この出力ノード９に出力される信号の
高レベルの電圧および低レベルの電圧は、上述の式
（２）および（４）で示される値に設定される。第１の
電圧発生回路２におけるダイオード接続されるＭＯＳト
ランジスタ２２および２３の数ｘの値を変更することに
より、この第１のノード４上の電圧Ｖ４の電圧レベルを
Ｖｒｅｆから順に｜ＶＴＰ｜またはＶＴＮの幅で段階的
に変更することができる。また、第２のノードの電圧Ｖ
７もＶＴＮまたは｜ＶＴＰ｜の幅で段階的に変更するこ
とができる。

【０１０５】図２は、２つの半導体集積回路の接続態様
の一例を示す図である。図２において、半導体集積回路
１ａからの出力信号ＯＵＴが半導体集積回路１ｂへ転送
される。この半導体集積回路１ａに含まれる出力回路１
０の出力ノード９は、伝送路ＴＭＬを介して半導体集積
回路１ｂに含まれる入力回路１ｂａに結合される。この
入力回路１ｂａは、基準電圧Ｖｒｅｆと伝送路ＴＭＬを
介して与えられる信号とを比較し、その比較結果に応じ
て内部信号φを生成する。この入力回路１ｂａは、差動
増幅回路で構成される。すなわち、出力回路１０が出力
する信号ＯＵＴの振幅を決める基準電圧Ｖｒｅｆは、相
手方半導体集積回路１ｂにおける入力回路における入力
信号の論理判定レベルの基準として用いられる。この基
準電圧Ｖｒｅｆはチップ外部から与えられる。

【０１０６】今、図１に示す構成において、第１の電圧
発生回路２におけるダイオード接続されたｐチャネルＭ
ＯＳトランジスタ２２の数ｘが１、またｎチャネルＭＯ
Ｓトランジスタ２３の数ｖが０であり、また第２の電圧
発生回路３に含まれるダイオード接続されるｎチャネル
ＭＯＳトランジスタ３２の数ｙが１かつｐチャネルＭＯ
Ｓトランジスタ３３の数ｗが０の場合を考える。この場
合、第１のノード４上の電圧Ｖ４および第２のノード７
上の電圧Ｖ７は、次式で表わされる： Ｖ４＝Ｖｒｅｆ＋２・｜ＶＴＰ｜ Ｖ７＝Ｖｒｅｆ−２・ＶＴＮ したがって、図３に示すように、この出力回路１０から
出力ノード９に出力される信号ＯＵＴの高レベルは、Ｖ
ｒｅｆ＋２・｜ＶＴＰ｜となり、低レベルはＶｒｅｆ−
２・ＶＴＮとなる。したがって、出力信号ＯＵＴは基準
電圧Ｖｒｅｆを中心として上方に２・｜ＶＴＰ｜、下方
に２・ＶＴＮ変化する。通常、ｐチャネルＭＯＳトラン
ジスタのしきい値電圧の絶対値｜ＶＴＰ｜とｎチャネル
ＭＯＳトランジスタのしきい値電圧ＶＴＮの値はほぼ等
しい。したがって基準電圧Ｖｒｅｆを中心にほぼ同じ大
きさだけ変化する信号を出力することができる。

【０１０７】入力側半導体集積回路１ｂにおいては、入
力回路１ｂａが基準電圧Ｖｒｅｆを比較基準として、こ
の伝送路ＴＭＬを介して与えられる信号の電圧レベルを
判定する。伝送路ＴＭＬを介して伝送される信号ＯＵＴ
は、基準電圧Ｖｒｅｆを中心として上方向および下方向
に同じ振幅値を有する。したがって、入力回路１ｂａに
おいても、この入力信号の高レベルおよび低レベルの確
定タイミングが同じとなり、高速で正確に入力信号の電
圧レベルを判定して内部信号φを生成することができ
る。

【０１０８】この基準電圧Ｖｒｅｆは、上述の、ＳＳＴ
Ｌ−３のクラスＩ方式に示されるように、０．４５ＶＤ
ＤＱの電圧レベルに設定されてもよく、またＶＣＣ／２
の電位レベルに設定されてもよい。ＳＳＴＬ−３のクラ
スＩ方式などとの互換性を保持するためには、基準電圧
Ｖｒｅｆが、０．４５ＶＤＤＱとするのが好ましい。こ
こで、電圧ＶＤＤＱは、出力回路の最終段にのみ用いら
れる電源電圧である。

【０１０９】今、図４に示すように、各々に半導体集積
回路が形成される半導体チップ♯０〜♯ｎに対し、共通
に基準電圧Ｖｒｅｆが外部から与えられる構成を考え
る。この場合、基準電圧Ｖｒｅｆは、これら半導体チッ
プ♯０〜♯ｎの動作状況にかかわらず一定の電圧レベル
に保持される。また、仮に、基準電圧Ｖｒｅｆが変動し
ても、この半導体チップ♯０〜♯ｎの出力回路が出力す
る信号は基準電圧Ｖｒｅｆを中心とした信号であり、同
様その出力信号レベルも基準電圧Ｖｒｅｆの変化に応じ
て変化する。基準電圧Ｖｒｅｆは入力回路の比較基準電
圧としても用いられている。したがって、たとえ基準電
圧Ｖｒｅｆの電圧レベルが変動しても、正確に入力側の
半導体集積回路装置においてその入力信号の論理レベル
を判定することができ、基準電圧Ｖｒｅｆの変動時にお
いても、入力信号の誤判定は生じず、正確な回路動作を
保証することができる。

【０１１０】図１に示す回路において、出力ノード９に
は、負荷容量１９が接続する。この負荷容量１９の容量
値は、出力回路１０のファンアウトにより変化する。出
力回路動作時においては、ＭＯＳトランジスタ５ａおよ
び８ａを介して充放電が行なわれる。いま、ＭＯＳトラ
ンジスタ１２が導通し、負荷容量１９が高レベルに充電
される動作を考える。この場合、高速動作のためには、
この負荷容量１９の高レベルへの充電は高速に行なう必
要がある。このＭＯＳトランジスタ５ａは、そのゲート
電圧が比較回路５ｂの出力信号で決定されており、安定
状態ではオフ状態にある。リンギングの発生を防止する
ため、比較回路５ｂの動作電流は比較的小さくされて応
答速度は比較的遅くされており、ＭＯＳトランジスタ５
ａの急激な深いオン状態への移行は抑制される。このた
め、高速で第１の電圧源２から第１のノード４へ電流を
供給するのが困難である。リンギングを生じさせること
なく高速に電流を供給するために、第１の容量素子（安
定化容量）１５が第１の電圧源ＶＣＣと第１のノード４
との間に接続される。第１のノードの電圧が急激に低下
するとき、この第１の容量素子（安定化容量）１５から
電荷が負荷容量１９へ伝達される。このときの第１のノ
ード４の電圧レベルは、容量１５および１９の容量分割
により決定される。この電荷の移動により第１のノード
４の電圧レベルが低下するのを抑制するために、安定化
容量１５の容量値は、この負荷容量１９の容量よりも十
分大きくするのが好ましい。実際上は、この安定化容量
１５の占有面積を考慮して、負荷容量１９と安定化容量
１５の容量比は１対１０以上、好ましくは１対１００以
上に設定する。これにより、リンギングを生じさせるこ
となく第１のノード４の電圧低下を抑制して高速で負荷
容量１９を所定電圧レベルに充電することができる。

【０１１１】たとえば、高速のシステムにおいては、負
荷容量１９の容量値は５０ｐＦ（５０×１０^-12 Ｆ）程
度であり、したがって、この安定化容量１５の容量値は
５ｎＦ（５・１０^-9Ｆ）程度となる。負荷容量１９の放
電時においても、ＭＯＳトランジスタ８ａは飽和領域で
動作しており、その等価抵抗は比較的高く、この第２の
ノード７の電荷を高速で放電することは困難である。し
たがって、この場合には、安定化容量（第２の容量素
子）１８が与えられた電荷を吸収し、高速放電を実現す
る。したがって、この場合においても、安定化容量１８
の容量値は、負荷容量１９の容量値よりも十分大きく、
安定化容量１５と同程度の容量値を有する。

【０１１２】以上のように、この発明の実施の形態１に
従えば、高入力インピーダンスを有する電圧発生回路を
用いて基準電圧に従って内部電圧を生成して出力信号の
振幅を決定する内部電源電圧を生成するように構成して
いるため、内部電圧発生動作が基準電圧に影響を及ぼす
ことがなく、安定にかつ所望の電圧レベルの内部電圧を
正確に生成することができる。

【０１１３】また、電源回路を比較回路と、この比較回
路の出力信号によりコンダクタンスが調整されるドライ
ブ素子とで構成しているため、正確に所定の電圧レベル
の内部電源電圧を生成することができる。

【０１１４】また、基準電圧を外部から複数の半導体集
積回路に共通に与える構成により、集積回路動作時にお
いても、基準電圧のレベルが影響を受けることはなく、
安定に回路動作時における電源ノイズの影響を受けるこ
となく正確に一定のレベルの内部電圧を生成することが
できる。

【０１１５】また、出力信号の振幅の中心値を、入力信
号の高レベルおよび低レベル判定基準となる基準電圧レ
ベルに設定しているため、この基準電圧がたとえ変動し
ても、この基準電圧変動の影響を受けることなく安定に
相手方において正確に入力信号の論理レベルを判定する
ことができる。

【０１１６】さらに、内部電源電圧供給ノードである第
１および第２のノードそれぞれに安定化容量を接続して
いるため、これらの安定化容量により、信号出力時高速
で充放電を行なうことができ、確実に出力ノードの充放
電を電源ノイズを抑制しつつ高速で行なうことができ、
高速動作する出力回路を実現することができる。

【０１１７】［実施の形態２］図５は、この発明の実施
の形態２に従う半導体集積回路の出力部の構成を示す図
である。この図５に示す構成においては、第１の電圧発
生回路２において、抵抗素子として、そのゲートが接地
電圧を受けるように結合されるｐチャネルＭＯＳトラン
ジスタ２５が第１の電圧源ＶＣＣと内部ノード２ａの間
に接続される。また、第２の電圧発生回路３において、
内部ノード３ａと第２の電圧源の間に、そのゲートが第
１の電圧源ＶＣＣに接続されるｎチャネルＭＯＳトラン
ジスタ３５が抵抗素子として用いられる。他の構成は、
図１に示す構成と同じであり、対応する部分には同一参
照番号を付し、その詳細説明は省略する。

【０１１８】この図５に示す構成においては、ｐチャネ
ルＭＯＳトランジスタ２５およびｎチャネルＭＯＳトラ
ンジスタ３５は、高いチャネル抵抗を有している。この
高いチャネル抵抗は、チャネル領域の注入不純物量を少
なくすることにより実現される。通常、ポリシリコンな
どの抵抗素子に比べて、高いチャネル抵抗を有するｐチ
ャネルＭＯＳトランジスタ２５およびｎチャネルＭＯＳ
トランジスタ３５を抵抗素子として利用するこにより、
抵抗素子の占有面積を低減することができ、応じてチッ
プ面積を低減することができる（ＭＯＳトランジスタの
単位面積あたりの抵抗値が通常のポリシリコンなどの抵
抗素子に比べて大きいためである）。

【０１１９】以上のように、この発明の実施の形態２に
従えば、電圧発生回路における微小電流供給のための抵
抗素子として、ＭＯＳトランジスタを用いたため、抵抗
素子の形成領域の占有面積を低減することができ、応じ
てチップ面積を低減することができる。

【０１２０】［実施の形態３］図６は、この発明の実施
の形態３に従う半導体集積回路の信号出力部の構成を示
す図である。この図６に示す半導体集積回路は、図１に
示す半導体集積回路と以下の点において異なっている。

【０１２１】すなわち、第１の電圧発生回路２は、内部
ノード２ａと基準電圧Ｖｒｅｆをゲートに受けるｐチャ
ネルＭＯＳトランジスタ２１の間に、ｘ個のｎチャネル
ＭＯＳトランジスタ２２ａと、ダイオード接続されたｖ
個のｎチャネルＭＯＳトランジスタ２３を含む。ここ
で、ｘ，ｖは、０，１，２…の整数である。

【０１２２】第２の電圧発生回路３においては、基準電
圧Ｖｒｅｆをゲートに受けるｎチャネルＭＯＳトランジ
スタ３１とノード３ａの間に、ｙ個のダイオード接続さ
れたｐチャネルＭＯＳトランジスタ３２ａと、ダイオー
ド接続されたｗ個のｐチャネルＭＯＳトランジスタ３３
が設けられる。ただし、ｙ，ｗは、０，１，２，…の整
数である。他の構成は、図１に示す構成と同じであり、
対応する部分には同一参照番号を付す。なお、第１の電
圧発生回路２において、第１の電圧源ＶＣＣと内部ノー
ド２ａの間に接続される抵抗素子（Ｚ）は、図１に示す
ようなポリシリコン抵抗であってもよく、またＭＯＳト
ランジスタを用いてもよく、したがって参照符号２４ａ
で示す。同様、第２の電圧発生回路３においても、この
内部ノード３ａと第２の電圧源ＶＳＳの間の抵抗素子
（Ｚ）には、ポリシリコン抵抗およびＭＯＳトランジス
タいずれを用いられてもよく、またこの抵抗素子（Ｚ）
を符号３４ａで示す。

【０１２３】第１の電圧発生回路２から発生される内部
電圧ＶＣａは、次式で表わされる： ＶＣａ＝Ｖｒｅｆ＋｜ＶＴＰ｜＋ｘ・ＶＴＮ＋ｖ・ＶＴ
Ｎ 第２の電圧発生回路３からの内部電圧ＶＳａは次式で表
わされる： ＶＳａ＝Ｖｒｅｆ−ＶＴＮ−ｙ・｜ＶＴＰ｜−ｗ・｜Ｖ
ＴＰ｜ したがって、第２のノード７上の電圧Ｖ７は次式で表わ
される： Ｖ７＝Ｖｒｅｆ−ＶＴＮ−（ｙ＋ｗ）・｜ＶＴＰ｜ 今、ｘ＝ｙ＝１，Ｖ＝ｗ＝０とすると、第１のノード上
の電圧Ｖ４および第２のノード７上の電圧Ｖ７は次式で
表わされる： Ｖ４＝Ｖｒｅｆ＋｜ＶＴＰ｜＋ＶＴＮ Ｖ７＝Ｖｒｅｆ−｜ＶＴＰ｜−ＶＴＮ したがって、出力ノード９に出力される信号は、基準電
圧Ｖｒｅｆを中心として上方向および下方向に｜ＶＴＰ
｜＋ＶＴＮの振幅を有する。したがって、基準電圧Ｖｒ
ｅｆと高レベル電圧の電圧差と基準電圧と低レベル電圧
の電圧差が等しくなり、ＭＯＳトランジスタとしては、
任意の導電型のＭＯＳトランジスタを用いることができ
る。第１の電圧発生回路２および第２の電圧発生回路３
において、ダイオード接続されたＭＯＳトランジスタの
数が等しいという条件が満たされればよい。

【０１２４】以上のように、この発明の実施の形態３に
従えば、第１および第２の電圧発生回路それぞれにおい
て、レベル修正用のダイオード接続されたＭＯＳトラン
ジスタを同一導電型のＭＯＳトランジスタで構成したた
め、所望の電圧レベルの内部電圧を容易に生成すること
ができ、また、実施の形態１と同様の効果を得ることが
できる。

【０１２５】［実施の形態４］図７は、この発明の実施
の形態４に従う半導体集積回路の信号出力部の構成を示
す図である。この図７に示す半導体集積回路は、図１に
示す半導体集積回路と以下の点において異なっている。
すなわち、第１の電圧発生回路２は、電源電圧ＶＣＣよ
り高い昇圧電圧ＶＰＰを与える第３の電圧源ＶＰＰと接
地電圧ＶＳＳを与える第２の電圧源ＶＳＳの間に接続さ
れる。第２の電圧発生回路３は、電源電圧ＶＣＣを供給
する第１の電圧源と接地電圧ＶＳＳよりも低い負の電圧
ＶＢＢを発生する第４の電圧源ＶＢＢの間に結合され
る。他の構成は、図１に示す構成と同じであり、対応す
る部分には同一参照番号を付す。

【０１２６】第１の電圧発生回路２からの内部電圧ＶＣ
ａは、ＭＯＳトランジスタ２１、２２、および２３がす
べて導通状態となったときに安定に発生される。したが
って、この第１の電圧発生回路２は、その一方動作電源
電圧として、少なくともＶＴＮ＋｜ＶＴＰ｜の電圧が必
要となる。また、内部電圧ＶＣａは、Ｖｒｅｆ＋｜ＶＴ
Ｐ｜以上の電圧レベルであり、この第１の電圧発生回路
２は、この内部電圧ＶＣａよりも高い電圧レベルの電圧
を一方動作電源電圧として必要とする。

【０１２７】電源電圧ＶＣＣは、この半導体集積回路の
消費電流を低減しかつその内部動作を高速化する（内部
信号線の充放電を高速で行なう）ため、２．２Ｖ、およ
び１．２Ｖなどの低い電圧レベルに設定される傾向にあ
る。このような低電源電圧下においては、ＭＯＳトラン
ジスタ２１、２２および２３のしきい値電圧の大きさに
よっては、この必要とされる電圧レベルの内部電圧を生
成することができなくなることが考えられる。このよう
な場合においても、この電源電圧ＶＣＣよりも高い昇圧
電圧ＶＰＰを一方動作電源電圧として利用することによ
り、低電源電圧下においても、安定に所望の電圧レベル
の内部電圧ＶＣａを安定に生成することができ、この出
力回路の動作電源電圧範囲を広くすることができる。

【０１２８】同様、第２の電圧発生回路３においても、
内部電圧ＶＳａは、Ｖｒｅｆ−ＶＴＮの電圧レベル以下
の電圧レベルである。したがってこの場合においても、
たとえば基準電圧ＶｒｅｆがＶＣＣ／２の電圧レベルの
場合おいて、低電源電圧下において、このＭＯＳトラン
ジスタ３１、３２および３３のしきい値電圧レベルの値
によっては、接地電圧ＶＳＳを他方動作電源電圧として
利用した場合、所望の電圧レベルの内部電圧ＶＳａを生
成することができなくなることが考えられる。このよう
な場合においても、負電圧ＶＢＢを用いることにより、
ＭＯＳトランジスタ３１、３２および３３をすべて導通
状態に維持して、必要な電圧レベルの内部電圧ＶＳａを
生成することができ、低電源電圧下においても、安定に
所望の電圧レベルの内部電圧ＶＳａを生成することがで
き、応じて動作電源電圧ＶＣＣの電圧範囲を容易に広げ
ることができる。

【０１２９】なお、昇圧電圧ＶＰＰおよび負電圧ＶＢＢ
は、キャパシタのチャージポンプ動作を利用する一般的
なチャージポンプ回路によりたとえば発生することがで
きる。特に、この半導体集積回路が後に説明するような
ダイナミック型半導体記憶装置の場合、ワード線を駆動
するためおよび半導体基板領域へ印加するために昇圧電
圧ＶＰＰを発生する回路および負電圧ＶＢＢを発生する
回路が設けられており、これらの回路を利用することが
できる。しかしながら、これらの昇圧電圧ＶＰＰおよび
負電圧ＶＢＢは、外部から与えられるように構成されて
もよい。

【０１３０】以上のように、この発明の実施の形態４に
従えば、内部電圧を発生するために電源電圧ＶＣＣより
も高い昇圧電圧ＶＰＰおよび接地電圧ＶＳＳよりも低い
負電圧ＶＢＢを利用しているため、低電源電圧下におい
ても、安定に所望の電圧レベルの内部電圧を生成するこ
とができ、応じて、低電源電圧下においても、安定に所
望の電圧レベルの内部電源電圧（第１および第２のノー
ド上の電圧）を生成することができ、動作電源電圧の範
囲の広い出力回路を実現することができる。

【０１３１】［実施の形態５］図８は、この発明の実施
の形態５に従う半導体集積回路の信号出力部の構成を示
す図である。この図８に示す半導体集積回路は、以下の
点を除いて、図１に示す半導体集積回路の構成と実質的
に同じであり、対応する部分には同一参照番号を付す。

【０１３２】この実施の形態５に従う半導体集積回路
は、第１のノード４と第２の電圧源ＶＳＳの間に抵抗素
子４１が接続され、また第２のノード７と第１の電圧源
ＶＣＣの間に抵抗素子４２が接続される。これらの抵抗
素子４１および４２の各々は、高抵抗値を有し、それぞ
れプルダウン素子およびプルアップ素子として機能す
る。第１のノード４の電圧レベルが低下した場合、第１
の電源回路５が、第１の電圧源ＶＣＣから電流を供給し
てこの第１のノード４の電圧レベルを上昇させる。しか
しながら、この第１のノード４の電圧レベルが所定電圧
レベルよりも高くなった場合、第１の電源回路５内のＭ
ＯＳトランジスタ５ａはオフ状態となるだけであり、ま
た安定化容量１５もこの電圧上昇は吸収しないため、こ
の第１のノード４の上昇電圧が保持される。このような
電圧の上昇はたとえば回路動作時大きな電流が消費され
るときＭＯＳトランジスタ５ａを介して大きな電流が供
給されたときまたＭＯＳトランジスタ１２が高速スイッ
チ動作を行ない、出力ノード９へ高レベルの信号を伝達
した後オフ状態となったときなどに生じる。このような
第１のノード４の電圧上昇時において、プルダウン用の
高抵抗の抵抗素子４１により、この第１のノード４の電
圧レベルを低下させる。これにより、安定に第１のノー
ド４を所望の電圧レベルに保持することができ、応じて
所望の高レベル電圧を有する出力信号を生成することが
できる。

【０１３３】同様、第２のノード７の電圧レベルが高く
なった場合には、第２の電源回路８が、この第２のノー
ド７の電圧レベルを低下させる。しかしながら、この第
２のノード７の電圧レベルが所定の電圧レベルよりも低
くなったときには、第２の電源回路８内のＭＯＳトラン
ジスタ８ａはオフ状態となり、第２のノード７の電圧レ
ベルは低い値を保持する。第２のノード７の電圧レベル
が所定電圧レベルよりも低くなる状態は、たとえばこの
出力ノード９に付随するインダクタンス成分によりリン
ギングなどが発生して、アンダーシュートが生じた場合
などがある。このような第２のノード７の電圧レベルが
所定の電圧レベルよりも低くなったときには、高抵抗の
抵抗素子４２を介して第１の電圧源ＶＣＣから電流を供
給して、第２のノード７の電圧レベルを上昇させる。抵
抗素子４２は高抵抗プルアップ素子として機能する。

【０１３４】この第１のノード４にプルダウン素子を接
続しかつ第２のノード７にプルアップ素子を接続するこ
とにより、ソースフォロワモードでトランジスタにより
内部電源電圧を第１および第２のノード上に生成する構
成においても、安定に所望の電圧レベルの内部電源電圧
を保持することができる。

【０１３５】［実施の形態６］図９は、この発明の実施
の形態６に従う半導体集積回路の要部の構成を示す図で
ある。図９においては、半導体集積回路の出力回路１０
の構成が示される。

【０１３６】図９において、この出力回路１０に含まれ
るバッファ前段回路１１は、入力信号ＩＮの高レベル電
圧を負電圧ＶＢＢレベルに変換して出力するレベル変換
回路１１ａと、この入力信号ＩＮの低レベル電圧を昇圧
電圧ＶＰＰレベルに変換するレベル変換回路１１ｂを含
む。

【０１３７】レベル変換回路１１ａは、第１の電圧源Ｖ
ＣＣとノード５８の間に接続されかつそのゲートに入力
信号ＩＮを受けるｐチャネルＭＯＳトランジスタ５４
と、第１の電圧源ＶＣＣとノード５９の間に接続されか
つそのゲートに入力信号ＩＮをインバータ５１を介して
受けるｐチャネルＭＯＳトランジスタ５４と、ノード５
８と負電圧ＶＢＢを供給する第２の電圧源の間に結合さ
れかつそのゲートがノード５９に接続されるｎチャネル
ＭＯＳトランジスタ５６と、ノード５９と第４の電圧源
ＶＢＢの間に接続されかつそのゲートがノード５８に接
続されるｎチャネルＭＯＳトランジスタ５７を含む。ノ
ード５８が、出力段のＭＯＳトランジスタ（第１のＭＯ
Ｓトランジスタ）１２のゲートに接続される。

【０１３８】レベル変換回路１１ｂは、電源電圧ＶＣＣ
よりも高い昇圧電圧ＶＰＰを供給する第３の電圧源とノ
ード６４の間に接続されかつそのゲートがノード６５に
接続されるｐチャネルＭＯＳトランジスタ６０と、第３
の電圧源ＶＰＰとノード６５の間に接続されかつそのゲ
ートがノード６４に接続されるｐチャネルＭＯＳトラン
ジスタ６１と、ノード６４と第２の電圧源ＶＳＳの間に
接続されかつそのゲートにインバータ５１の出力信号を
受けるｎチャネルＭＯＳトランジスタ６２と、ノード６
５と第２の電圧源ＶＳＳの間に接続されかつそのゲート
に入力信号ＩＮを受けるｎチャネルＭＯＳトランジスタ
６３を含む。ノード６５が、出力段のＭＯＳトランジス
タ（第２のＭＯＳトランジスタ）１３のゲートに接続さ
れる。次に動作について説明する。

【０１３９】入力信号ＩＮは、電源電圧ＶＣＣと接地電
圧ＶＳＳの間で変化する。入力信号ＩＮが電源電圧ＶＣ
Ｃレベルの高レベルのとき、レベル変換回路１１ａにお
いては、ＭＯＳトランジスタ５４がオフ状態、ＭＯＳト
ランジスタ５５がオン状態となる。ノード５９がＭＯＳ
トランジスタ５５を介して充電され、その電圧レベルが
上昇し、応じてＭＯＳトランジスタ５６がオン状態へ移
行する。これにより、ノード５８の電圧レベルが低下
し、ＭＯＳトランジスタ５７がオフ状態へ移行する。ノ
ード５８の電圧レベルが負電圧ＶＢＢレベルに移行する
と、ＭＯＳトランジスタ５７が完全にオフ状態となり、
ノード５９は電源電圧ＶＣＣレベルに保持される。

【０１４０】ＭＯＳトランジスタ１２は、そのゲートが
ノード５８に接続されており、負電圧ＶＢＢをゲートに
受ける。これにより、ＭＯＳトランジスタ１２はより深
いオン状態となり、高速で、第１のノード４から出力ノ
ード９へ電流を供給する。一方、レベル変換回路１１ｂ
においては、ＭＯＳトランジスタ６３がオン状態、ＭＯ
Ｓトランジスタ６２がオフ状態であり、ノード６５は、
接地電圧ＶＳＳレベルにされ、一方ノード６４は、昇圧
電圧ＶＰＰレベルに保持される。これにより、ＭＯＳト
ランジスタ１３は、そのゲート電圧が第２のノード７の
電圧レベルよりも低くなり、より深いオフ状態となる。
ＭＯＳトランジスタ１２は、より深いオン状態となり、
出力ノード９の電圧レベルが高速で立上がる。

【０１４１】入力信号ＩＮがＬレベルのときには、レベ
ル変換回路１１ａにおいては、ＭＯＳトランジスタ５４
がオン状態、ＭＯＳトランジスタ５５がオフ状態にな
り、ノード５８が電源電圧ＶＣＣレベルに充電され、ノ
ード５９が負電圧ＶＢＢレベルに保持される。これによ
り、ＭＯＳトランジスタ１２は、ソースの電圧Ｖ４より
も高い電源電圧ＶＣＣをそのゲートに受けて深いオフ状
態となる。一方、レベル変換回路１１ｂにおいては、Ｍ
ＯＳトランジスタ６３がオフ状態、ＭＯＳトランジスタ
６２がインバータ５１からの高レベルの信号を受けてオ
ン状態となる。これにより、ノード６４が、接地電圧Ｖ
ＳＳレベルに放電され、ＭＯＳトランジスタ６１がオン
状態となり、ノード６５が、昇圧電圧ＶＰＰレベルに充
電される。この状態においては、ＭＯＳトランジスタ１
３がより深いオン状態となり、その大きなコンダクタン
スにより、電流を出力ノード９から第２のノード７へ放
電する。これにより、出力ノード９の電圧レベルが高速
に立下がる。

【０１４２】上述のように、レベル変換回路１１ａおよ
び１１ｂを用いて、ＭＯＳトランジスタ１２および１３
を導通時より深いオン状態とすることにより、これらＭ
ＯＳトランジスタ１２および１３のコンダクタンスを大
きくして、出力ノード９の高速充放電を実現し、出力ノ
ード９からの出力信号の変化速度を速くすることができ
る。

【０１４３】［実施の形態７］図１０は、この発明の実
施の形態７に従う半導体集積回路の要部の構成を示すす
図である。図１０においては、出力回路１０の構成が示
される。この図１０に示す出力回路１０において、出力
段には、出力ノード充電用のｎチャネルＭＯＳトランジ
スタ１２ａおよび出力ノード放電用のｎチャネルＭＯＳ
トランジスタ１３が用いられる。このｎチャネルＭＯＳ
トランジスタ１２ａにおけるしきい値電圧の損失を補償
するために、昇圧電圧ＶＰＰと接地電圧ＶＳＳの間で変
化する信号を出力するためのレベル変換回路１１ｃが設
けられる。

【０１４４】このレベル変換回路１１ｃは、図９に示す
レベル変換回路１１ｂと同様の構成を備え、昇圧電圧Ｖ
ＰＰを供給する高（第３の）電圧源ＶＰＰとノード６４
ａの間に接続されかつそのゲートがノード６５ａを介し
てｎチャネルＭＯＳトランジスタ１２ａのゲートに接続
されるｐチャネルＭＯＳトランジスタ６０ａと、高電圧
源ＶＰＰとノード６５ａの間に接続されかつゲートがノ
ード６４ａに接続されるｐチャネルＭＯＳトランジスタ
６１ａと、ノード６４ａと接地電圧ＶＳＳを供給する第
２の電圧源との間に接続されかつそのゲートにインバー
タ５１ａを介して入力信号ＩＮを受けるｎチャネルＭＯ
Ｓトランジスタ６２ａと、ノード６５ａと接地電圧ＶＳ
Ｓを供給する第２の電圧源ＶＳＳの間に接続されかつそ
のゲートに入力信号ＩＮを受けるｎチャネルＭＯＳトラ
ンジスタ６３ａを含む。ｎチャネルＭＯＳトランジスタ
１３のゲートへは、入力信号ＩＮがレベル変換されるこ
となく与えられる。ノード６５ａがＭＯＳトランジスタ
１２ａのゲートに接続される。

【０１４５】このレベル変換回路１１ｃの動作は、先の
図９に示すレベル変換回路１１ｂの動作と同じである。
すなわち、入力信号ＩＮが電源電圧ＶＣＣレベルのＨレ
ベルのときには、ＭＯＳトランジスタ６３ａがオン状
態、ＭＯＳトランジスタ６２ａがオフ状態となり、ノー
ド６５ａの電圧レベルが接地電圧ＶＳＳレベルとなり、
ＭＯＳトランジスタ１２ａはオフ状態を維持する。この
ときには、ＭＯＳトランジスタ１３がオン状態となり、
出力ノード９は、このオン状態のＭＯＳトランジスタ１
３を介して放電される。

【０１４６】一方、入力信号ＩＮがＬレベルのときに
は、ＭＯＳトランジスタ６３ａがオフ状態、ＭＯＳトラ
ンジスタ６２ａがオン状態なり、ノード６４ａが接地電
圧ＶＳＳレベルに放電される。これにより、ＭＯＳトラ
ンジスタ６１ａがオン状態となり、ノード６５ａは高電
圧ＶＣＣレベルに上昇する。このノード６５ａはＭＯＳ
トランジスタ１２ａのゲートに接続されており、ＭＯＳ
トランジスタ１２ａは、この第１のノード４上の電圧
を、そのしきい値電圧の損失を生じさせることなく出力
ノード９上に伝達する。

【０１４７】なお、第１のノード４上の電圧レベルが、
ＶＣＣ−ＶＴＮよりも低い場合には、このＭＯＳトラン
ジスタ１２ａのゲートの電圧が電源電圧ＶＣＣレベルで
あっても、この第１のノード４上の電圧を出力ノード９
上に伝達することができ、特にこのレベル変換回路１１
ｃを設ける必要はない。ただ、その場合でも、ゲート電
圧が高くなるため、ＭＯＳトランジスタ１２ａの電流駆
動力は大きくなり、高速充電は実現される（昇圧電圧を
用いた場合）。

【０１４８】また、高速放電を実現するために、ｎチャ
ネルＭＯＳトランジスタ１３に対しても、レベル変換回
路１１ｃと同様のレベル変換回路が設けられてもよい。

【０１４９】出力段をともにｎチャネルＭＯＳトランジ
スタで構成することにより、ＣＭＯＳインバータの構成
と異なり、ウェル分離を行なう必要がなく、回路占有面
積を低減することができる。またレベル変換回路を用い
ることにより、ｎチャネルＭＯＳトランジスタのしきい
値電圧損失を伴うことなく出力ノードの所定電圧レベル
への高速充電を実現することができる。

【０１５０】［実施の形態８］図１１は、この発明の実
施の形態８に従う半導体集積回路の要部の構成を示す図
である。図１１においては、第１のノード４を所定電圧
レベルに保持する第１電源回路５の構成が示される。

【０１５１】図１１において、第１の電源回路５は、第
１の電圧発生回路２の出力インピーダンスよりも小さな
出力インピーダンスを有し、この第１の内部電圧発生回
路２からの内部電圧に従ってｎチャネルＭＯＳトランジ
スタ５ｃのゲート電圧を設定するインピーダンス変換回
路５０を含む。ＭＯＳトランジスタ５ｃは第１の電圧源
ＶＣＣと第１のノードとの間に接続され、ソースフォロ
アモードで動作する。

【０１５２】第１の内部電圧発生回路２は、第１の電圧
源ＶＣＣとノード２ａの間に接続される高抵抗の抵抗素
子２４と、ノード２ａと基準電圧Ｖｒｅｆをゲートに受
けるｐチャネルＭＯＳトランジスタ２１の間に互いに直
列に接続される各々がダイオード接続されたｎチャネル
ＭＯＳトランジスタ２３、２２ａａおよび２２ａｂを含
む。抵抗素子２４としては、先の実施の形態２における
ＭＯＳトランジスタが抵抗素子として用いられてもよ
い。この抵抗素子２４の抵抗値は、ＭＯＳトランジスタ
２３、２２ａａ、２２ａｂおよび２１の有するオン抵抗
よりも十分大きな値に設定される。この第１の電圧発生
回路２は、高抵抗の抵抗素子２４を介してノード２ａに
電流を供給し、したがって、このノード２ａに対する出
力インピーダンスが極めて大きい。

【０１５３】インピーダンス変換回路５０は、第１の電
圧源ＶＣＣとノード５０ｆの間に直列に接続されるｎチ
ャネルＭＯＳトランジスタ５０ａおよびｐチャネルＭＯ
Ｓトランジスタ５０ｂと、ノード５０ｆと第２の電圧源
ＶＳＳの間に接続される高抵抗の抵抗素子５０ｃと、第
１の電圧源ＶＣＣとＭＯＳトランジスタ５のゲートノー
ド５０ｇの間に接続されかつそのゲートがノード２ａに
接続されるｎチャネルＭＯＳトランジスタ５０ｄと、ノ
ード５０ｇと第２の電圧源ＶＳＳの間に接続されかつそ
のゲートがノード５０ｆに接続されるｐチャネルＭＯＳ
トランジスタ５０ｅを含む。

【０１５４】ＭＯＳトランジスタ５０ｅはそのゲートが
ノード２ａに接続され、またＭＯＳトランジスタ５０ｂ
は、そのゲートおよびドレインがノード５０ｆに接続さ
れる。高抵抗抵抗素子５０ｃの抵抗値は、ＭＯＳトラン
ジスタ５０ａおよび５０ｂのオン抵抗よりも十分大きな
値に設定される。次に動作について説明する。

【０１５５】第１の電圧発生回路２においては、ノード
２ａ上には、次式で示される電圧Ｖ２ａが生成される。

【０１５６】 Ｖ２ａ＝Ｖｒｅｆ＋｜ＶＴＰ｜＋３・ＶＴＮ ＭＯＳトランジスタ５０ａは、ソースフォロワモードで
動作し、そのゲート電圧からしきい値電圧ＶＴＮ低い電
圧をソースへ伝達する。ＭＯＳトランジスタ５０ｂは、
ダイオードモードで動作し、そのしきい値電圧の絶対値
の電圧降下を生じさせる。したがって、ノード５０ｆの
電圧Ｖ５０ｆは次式で表わされる。

【０１５７】Ｖ５０ｆ＝Ｖｒｅｆ＋３・ＶＴＮ＋｜ＶＴ
Ｐ｜−ＶＴＮ−｜ＶＴＰ｜＝Ｖｒｅｆ＋２・ＶＴＮ ＭＯＳトランジスタ５０ｄは、そのゲートがノード２ａ
に接続されており、ノード５０ｇに、次式で示される電
圧を伝達する。

【０１５８】Ｖｒｅｆ＋２・ＶＴＮ＋｜ＶＴＰ｜ 一方、ｐチャネルＭＯＳトランジスタ５０ｅも、同様、
ソースフォロワモードで動作し、このノード５０ｇに、
次式で示される電圧を伝達する。

【０１５９】Ｖｒｅｆ＋２・ＶＴＮ＋｜ＶＴＰ｜ したがって、このノード５０ｇの電圧Ｖ５０ｇは、次式
で表わされる： Ｖ５０ｇ＝Ｖｒｅｆ＋2・ＶＴＮ＋｜ＶＴＰ｜ ｎチャネルＭＯＳトランジスタ５０ｄのゲート（ノード
２ａ）とソース（ノード５０ｇ）の電圧差は、ＶＴＮで
ある。また、ｐチャネルＭＯＳトランジスタ５０ｅのゲ
ート（ノード５０ｆ）とソース（ノード５０ｇ）の電圧
差は、｜ＶＴＰ｜である。

【０１６０】ノード５０ｇの電圧レベルが上昇すると、
ＭＯＳトランジスタ５０ｄがオフ状態となり、一方、ｐ
チャネルＭＯＳトランジスタ５０ｅがオン状態となり、
このノード５０ｇの電圧レベルを低下させる。逆に、ノ
ード５０ｇの電圧レベルが低下すると、ｐチャネルＭＯ
Ｓトランジスタ５０ｅがオフ状態となり、一方ｎチャネ
ルＭＯＳトランジスタ５０ｄがオン状態となり、ノード
５０ｇの電圧レベルを上昇させる。ＭＯＳトランジスタ
５０ｄおよび５０ｅの導通時の抵抗は抵抗素子２４の抵
抗値に比べて十分小さい。

【０１６１】したがって、このＭＯＳトランジスタ５０
ｄおよび５０ｅが同時にオン状態とされず、このＭＯＳ
トランジスタ５０ｄおよび５０ｅを介して貫通電流は生
じない。また、ＭＯＳトランジスタ５０ｄおよび５０ｅ
は、オン状態とオフ状態の境界状態に設定されており、
その消費電流も極めて小さい。したがって、このインピ
ーダンス変換回路５０ｇにおける消費電流は極めて小さ
い。ＭＯＳトランジスタ５ｃは、電圧Ｖ５０ｇをゲート
に受けて、ソースフォロアモードで動作する。この図１
１に示す構成において、第１のノード４上に表われる電
圧Ｖ４は、次式で表わされる： Ｖ４＝Ｖ５０ｇ−ＶＴＮ＝Ｖｒｅｆ＋ＶＴＮ＋｜ＶＴＰ
｜ したがって、基準電圧ＶｒｅｆよりもＶＴＮ＋｜ＶＴＰ
｜だけ高い電圧が伝達される。

【０１６２】ＭＯＳトランジスタ５ｃは、比較的大きな
電流駆動力を必要とする（出力負荷を高速で充電する必
要があるため）。したがって、このＭＯＳトランジスタ
５ｃのゲート容量は比較的大きい。消費電流を低減する
ためには、この第１の電圧発生回路２における抵抗素子
２４の抵抗値を十分大きくする必要がある。したがっ
て、電源投入時、このノード２ａを直接ＭＯＳトランジ
スタ５ｃのゲートに接続した場合、その電圧レベルの上
昇は遅くなり、電源投入から第１のノード４上の電圧が
安定状態に達するまで時間を要し、早いタイミングで半
導体集積回路を動作させることはできない。

【０１６３】一方、ＭＯＳトランジスタ５０ｄおよび５
０ｅは、ＭＯＳトランジスタ５ｃのゲート容量を駆動す
ることが要求されるだけである。このＭＯＳトランジス
タ５０ｄおよび５０ｅは、同時にオン状態となることな
く、またそのインピーダンスは比較的小さい（導通
時）。したがって、このＭＯＳトランジスタ５０ｄおよ
び５０ｅは、ＭＯＳトランジスタ５ｃに比べて、十分小
さなサイズのトランジスタで形成することができ、応じ
てこれらのゲート容量は十分小さくすることができる。
したがって、内部ノード２ａの負荷は小さく、高抵抗の
抵抗素子２４によりより充電する場合においても、電源
投入後、高速でこのＭＯＳトランジスタ５０ｄをオン状
態として、ノード５０ｇの電圧レベルを上昇させること
ができ、応じて第１のノード４上の電圧レベルを高速で
安定化させることができる。

【０１６４】また、高抵抗抵抗素子５０ｃの充電によ
り、このＭＯＳトランジスタ５０ｅのゲート電圧が所定
の電圧レベルに到達する。この場合においても、ＭＯＳ
トランジスタ５０ｅのゲート容量は小さく、高抵抗の抵
抗素子５０ｃを用いて低消費電力化を図っても、このＭ
ＯＳトランジスタ５０ａおよび５０ｂからの電流によ
り、ＭＯＳトランジスタ５０ｅのゲート電圧は電源投入
後高速で所定電圧レベルに到達することができ、応じ
て、このノード５０ｇの電圧レベルを安定に一定電圧レ
ベルに保持することができる。

【０１６５】また、このインピーダンス変換回路５０に
おいて、充電用のＭＯＳトランジスタ５０ｄおよび放電
用のＭＯＳトランジスタ５０ｅ両者を用いているため、
ＭＯＳトランジスタ５ｃのゲート電圧が上昇および下降
しても、ＭＯＳトランジスタ５０ｄおよび５０ｅの動作
により、一定の電圧レベルに保持することができ、安定
に第１のノード４上に所望の電圧レベルの内部電源電圧
を伝達することができる。

【０１６６】図１２は、第２の電源回路８の他の構成を
示す図である。図１２において、第２の電源回路８は、
第２の電圧発生回路３とｐチャネルＭＯＳトランジスタ
８ｃのゲートとの間に第２の電圧発生回路３の出力イン
ピーダンスより小さな出力インピーダンスを有するイン
ピーダンス変換回路５２を有する。ＭＯＳトランジスタ
８ｃは第２のノード７と第２の電圧源ＶＳＳとの間に接
続され、かつそのゲートにインピーダンス変換回路５２
の出力信号を受ける。これらの回路３および５２は図１
３と同様の構成を有し、同様に動作する。

【０１６７】以上のように、この発明の実施の形態８に
従えば、内部電圧発生回路が有する出力インピーダンス
よりも小さな出力インピーダンスを有するインピーダン
ス変換回路を用いて、ソースフォロワモードで動作し
て、第１および／または第２のノードの電圧レベルを設
定するＭＯＳトランジスタのゲート電圧を決定するよう
に構成しているため、電源投入後高速でこれらのＭＯＳ
トランジスタのゲート電圧を所定電圧レベルに到達させ
ることができ、電源投入後早いタイミングで半導体集積
回路を動作させることができる。また、インピーダンス
変換回路の出力段に、充放電トランジスタを設けること
により、これらの第１および第２のノード電圧を設定す
るＭＯＳトランジスタのゲート電圧を安定に所望の電圧
レベルに保持することができる。

【０１６８】なお、図１１に示す構成において、第１の
電圧発生回路２およびインピーダンス変換回路５０はそ
れぞれ、電源電圧ＶＣＣに代えて昇圧電圧ＶＰＰを用い
てもよく、また図１２に示す構成において第２の電圧発
生回路３およびインピーダンス変換回路５２は、接地電
圧に代えて負電圧ＶＢＢを用いてもよい。この場合、動
作電源電圧の範囲を広くすることができる。また、イン
ピーダンス変換回路は特に設けられなくてもよい。

【０１６９】［実施の形態９］図１３は、この発明の実
施の形態９に従う半導体集積回路の要部の構成を示す図
である。図１３において、この半導体集積回路は、複数
の互いに並列に設けられる出力回路１０−１〜１０−ｎ
を含む。これらの出力回路１０−１〜１０−ｎは、図１
３に示す出力回路１０と同じ構成を備え、それぞれ内部
から与えられる信号ＩＮ１〜ＩＮｎをバッファ処理して
対応のノード９−１〜９−ｎへ伝達する。すなわちこの
半導体集積回路は、複数の出力信号を並列に出力する。
これらの複数の出力回路１０−１〜１０−ｎに対し共通
に、第１のノード４および第２のノード７が配置され
る。これらの出力回路１０−１〜１０−ｎは、第１のノ
ード４および第２のノード７上の電圧に従って対応の出
力ノード９−１〜９−ｎを駆動する。

【０１７０】第１のノード４に対しては、内部電圧ＶＣ
ａを図示しない基準電圧Ｖｒｅｆから生成する第１の電
圧発生回路２と、その内部電圧ＶＣａに従って第１のノ
ード４上に所定の電圧レベルの電圧を生成する第１の電
源回路５と、第１の電圧源ＶＣＣと第１のノード４の間
に接続される安定化容量１５が設けられる。

【０１７１】第２のノード７に対しては、図示しない基
準電圧Ｖｒｅｆから内部電圧ＶＳａを生成する第２の電
圧発生回路３と、内部電圧ＶＳａに従って第２のノード
７上に所定の電圧レベルの電圧を伝達する第２の電源回
路８と、第２のノード７と第２の電圧源ＶＳＳの間に接
続される安定化容量１８が設けられる。第１の電源回路
５および第２の電源回路８は、差動増幅器とＭＯＳトラ
ンジスタの組合せ、およびソースフォロアＭＯＳトラン
ジスタのいずれであってもよい。

【０１７２】この図１３に示す構成において、並列に動
作する出力回路１０−１〜１０−ｎに対し、共通に電圧
発生回路２および３、電源回路５および８ならびに安定
化容量１５および１８を配置することにより、これらの
電圧設定のための回路を出力回路１０−１〜１０−ｎに
対して共通に配置することができ、これらの電圧設定部
の占有面積を低減することができる。ただし、複数の出
力回路１０−１〜１０−ｎを安定に駆動するため、ＭＯ
Ｓトランジスタ５および８ならびに安定化容量１５およ
び１８の電流駆動力は、１つの出力回路のみを駆動する
場合に比べて大きく設定される。

【０１７３】以上のように、この実施の形態９に従え
ば、複数の出力回路に共通に、出力信号振幅を決定する
電圧を設定する回路を共通に設けたため、この電圧設定
部の占有面積を低減することができる。

【０１７４】［実施の形態１０］図１４は、この発明の
実施の形態１０に従う半導体集積回路の要部の構成を示
す図である。この図１４に示す半導体集積回路において
は、ＭＯＳトランジスタ５のソースおよびドレインそれ
ぞれに対し、外部に容量素子を接続するためのノード１
５ａおよび１５ｂが電気的に接続される。また、ＭＯＳ
トランジスタ８のソースおよびドレインに対し、容量素
子を外部に接続するためのノード１８ａおよび１８ｂが
電気的に接続される。これらのノード１５ａ、１５ｂ、
１８ａおよび１８ｂは、外部端子である。

【０１７５】第１のノード４および第２のノード７の電
圧レベルを安定化するための容量を、半導体集積回路１
上に集積化せず、この半導体集積回路１の外部に個別的
に配置して、ノード１５ａおよび１５ｂの間ならびにノ
ード１８ａおよび１８ｂの間に個別部品としての容量素
子を安定化容量として接続する。この集積回路外部に安
定化容量を配置する構成の場合、個別部品の容量素子を
利用することができ、任意の大きさの容量値を有する容
量素子を用いることができ、この出力ノード９の負荷容
量に比べて十分大きな容量値を有する容量を安定化容量
として利用することができる。したがって、図１３に示
すように、この半導体集積回路が、複数の出力端子を有
し、これらの複数の出力端子を並列に駆動する場合にお
いても、外部に配置された容量素子により、安定に電荷
を供給することができ、高速で信号を変化させることが
でき、安定かつ高速に動作する半導体集積回路を実現す
ることができる。また、半導体集積回路上に、比較的大
きな占有面積を必要とする安定化容量を設ける必要がな
く、チップ面積を低減することができる。

【０１７６】［実施の形態１１］図１５は、この発明の
実施の形態１１に従う半導体集積回路の要部の構成を示
す図である。図１５においては、高レベルの内部電源電
圧を生成するための第１の電圧発生回路２の構成を示
す。図１５において、第１の電圧発生回路２は、ＭＯＳ
トランジスタ５のゲートの電圧レベルに対応する電圧を
発生する比較電圧発生回路６０と、この比較電圧発生回
路６０の出力電圧を基準電圧Ｖｒｅｆとを比較する差動
増幅器６２と、差動増幅器６２の出力信号に従って第１
の電圧源ＶＣＣからノード２ａに電流を供給するｐチャ
ネルＭＯＳトランジスタ６４を含む。ノード２ａから、
第１の電源回路５に与えられる内部電圧ＶＣａが出力さ
れる。第１の電源回路５は図１および図１１のいずれの
構成であってもよい。以下の実施の形態の説明において
も同様である。

【０１７７】比較電圧発生回路６０は、ノード２ａとノ
ード６０ｅの間に直列に接続される各々がダイオード接
続されるｐチャネルＭＯＳトランジスタ６０ａならびに
ｎチャネルＭＯＳトランジスタ６０ｂおよび６０ｃと、
ノード６０ｅと接地ノード（第２の電圧源）との間に接
続される定電流源６０ｄを含む。ＭＯＳトランジスタ６
０ａ〜６０ｃは、定電流源６０ｄの駆動電流により、ダ
イオードモードで動作し、各々そのしきい値電圧の絶対
値の電圧降下を生じさせる。

【０１７８】差動増幅器６２は、その負入力に基準電圧
Ｖｒｅｆを受け、正入力にノード６０ｅ上の電圧を受け
る。差動増幅器６２は、周知のように、ＭＯＳトランジ
スタを構成要素として含み、その差動入力段には、基準
電圧Ｖｒｅｆをゲートに受けるＭＯＳトランジスタおよ
びノード６０ｅ上の電圧をゲートに受けるＭＯＳトラン
ジスタを含む。したがって、この差動増幅器６２におい
ても、高入力インピーダンスを介して基準電圧Ｖｒｅｆ
を受けており、この第１の電圧発生回路２の電圧発生動
作が基準電圧Ｖｒｅｆに対し何ら悪影響を及ぼすことは
ない。

【０１７９】差動増幅器６２は、ノード６０ｅ上の電圧
が基準電圧Ｖｒｅｆよりも高い場合には、高レベルの信
号を出力し、ＭＯＳトランジスタ６４をオフ状態に保持
する。一方、ノード６０ｅ上の電圧が基準電圧Ｖｒｅｆ
よりも低い場合には、その差に応じた低レベルの信号を
出力する。この差動増幅器６２の出力信号に従ってＭＯ
Ｓトランジスタ６４のコンダクタンスが大きくなり、第
１の電圧源ＶＣＣからノード２ａに電流を供給し、ノー
ド２ａ上の電圧を上昇させ、応じてノード６０ｅの電圧
を上昇させる。したがって、この差動増幅器６２によ
り、ノード６０ｅの電圧レベルが基準電圧Ｖｒｅｆの電
圧レベルに保持される。

【０１８０】ＭＯＳトランジスタ６０ａ〜６０ｃはダイ
オードモードで動作しており、しきい値電圧の絶対値に
等しい電圧降下をそれぞれ生じさせている。したがっ
て、ノード２ａからの内部電圧ＶＣａは次式で表わされ
る： ＶＣａ＝Ｖｒｅｆ＋２・ＶＴＮ＋｜ＶＴＰ｜ 第１のノード４上に伝達される高レベル内部電源電圧Ｖ
４は、第１の電源回路５の構成により異なるが、電圧Ｖ
Ｃａをゲートに受けるソースフォロワＭＯＳトランジス
タの場合、以下の式で表わされる。

【０１８１】 Ｖ４＝ＶＣａ−ＶＴＮ ＝Ｖｒｅｆ＋ＶＴＮ＋｜ＶＴＰ｜ 以上のように、この発明の実施の形態１１に従えば、第
１の電圧発生回路において、基準電圧と高レベル内部電
源電圧を規定する内部電圧とを差動増幅器で比較し、そ
の比較結果に従ってこの内部電圧のレベルを調整してい
るため、差動増幅器および電流供給トランジスタおよび
比較電圧発生回路のフィードバックループにより、内部
電源電圧を決定する内部電圧を安定に所定の電圧レベル
に保持することができる。

【０１８２】［実施の形態１２］図１６は、この発明の
実施の形態１２に従う半導体集積回路の要部の構成を示
す図である。この図１６に示す半導体集積回路において
は、第１の電圧発生回路２の部分の構成が示される。こ
の図１６に示す第１の電圧発生回路２は、以下の点にお
いて図１５に示す第１の内部電圧発生回路の構成と異な
っている。

【０１８３】すなわち、この図１６に示す第１の内部電
圧発生回路２は、内部ノード２ａに電流を供給するドラ
イバ素子としてのｐチャネルＭＯＳトランジスタ６４の
ソースが、電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰを
供給する高電圧源ＶＰＰに接続される。また、差動増幅
器６２は、その一方動作電源電圧として、昇圧電圧ＶＰ
Ｐを受ける。他の構成は図１５に示す構成と同じであ
り、対応する部分には同一参照符号を付す。

【０１８４】この図１６に示す第１の電圧発生回路は、
電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰを一方動作電
源電圧として動作する。この半導体集積回路が低電源電
圧駆動される場合においても、昇圧電圧ＶＰＰにより確
実に比較電圧発生回路６０を作動状態とすることがで
き、低電源電圧構成の場合においても、確実に所望の電
圧レベルの内部電圧を生成することができる。

【０１８５】［実施の形態１３］図１７は、この発明の
実施の形態１３に従う半導体集積回路の要部の構成を示
す図である。図１７においては、第２のノード７上の低
レベル内部電源電圧の電圧レベルを決定する内部電圧Ｖ
Ｓａを発生する第２の電圧発生回路３の部分の構成が示
される。

【０１８６】図１７において、第２の電圧発生回路３
は、ｐチャネルＭＯＳトランジスタ８のゲートに結合さ
れ、内部電圧ＶＳａに対応する電圧レベルの電圧を発生
する比較電圧発生回路７０と、この比較電圧発生回路７
０からの電圧と基準電圧Ｖｒｅｆとを比較する差動増幅
器７２と、差動増幅器７２の出力信号に従ってノード３
ａ上の電圧ＶＳａの電圧レベルを調整するｎチャネルＭ
ＯＳトランジスタ７４を含む。ＭＯＳトランジスタ７４
は、ノード３ａと接地ノード（第２の電圧源）ＶＳＳの
間に結合され、そのゲートに差動増幅器７２の出力信号
を受ける。

【０１８７】比較電圧発生回路７０は、電源ノード（第
１の電圧源）ＶＣＣとノード７０ｅの間に接続されて一
定の電流を供給する定電流源７０ａと、ノード７０ｅと
ノード３ａの間に互いに直列に接続されかつ各々がダイ
オード接続されるｐチャネルＭＯＳトランジスタ７０ｂ
および７０ｃならびにｎチャネルＭＯＳトランジスタ７
０ｄを含む。ノード７０ｅから比較電圧が出力される。

【０１８８】差動増幅器７２は、比較電圧発生回路７０
からの比較電圧を正入力に受け、基準電圧Ｖｒｅｆを負
入力に受ける。

【０１８９】比較電圧発生回路７０において、定電流源
７０ａからの定電流に従って、ＭＯＳトランジスタ７０
ｂ〜７０ｄは、それぞれダイオードモードで動作し、し
きい値電圧の絶対値の電圧降下を生じさせる。したがっ
てノード７０ｅの電圧Ｖ７０ｅは次式で表わされる： Ｖ７０ｅ＝ＶＳａ＋ＶＴＮ＋２・｜ＶＴＰ｜ 差動増幅器７２は、このノード７０ｅからの電圧Ｖ７０
ｅと基準電圧Ｖｒｅｆを差動的に増幅する。電圧Ｖ７０
ｅが基準電圧Ｖｒｅｆよりも高いときには、その電圧差
に応じて差動増幅器７２の出力信号がハイレベルとな
り、ＭＯＳトランジスタ７４のコンダクタンスが大きく
なり、ノード３ａから第２の電圧源（接地ノード）ＶＳ
Ｓへ電流を流し、この内部電圧ＶＳａの電圧レベルを低
下させる。

【０１９０】電圧Ｖ７０ｅが基準電圧Ｖｒｅｆよりも低
い場合には、差動増幅器７２の出力信号は低レベルとな
り、ＭＯＳトランジスタ７４はオフ状態を維持する。し
たがって、ノード３ａからの内部電圧ＶＳａは、ノード
７０ｅからの比較電圧Ｖ７０ｅは基準電圧Ｖｒｅｆと等
しい電圧レベルに設定される。したがって、このノード
３ａからの内部電圧ＶＳａは次式で表わされる： ＶＳａ＝Ｖｒｅｆ−２・｜ＶＴＰ｜−ＶＴＮ 第２のノード７上の電圧Ｖ７の電圧レベルは第２の電源
回路８の構成に応じて異なる。第２の電源回路８は図１
および図１２のソースフォロワＭＯＳトランジスタ８ｃ
のいずれでもよい。以下の実施の形態においても同様で
ある。

【０１９１】この図１７に示す第２の内部電圧発生回路
においても、差動増幅器７２は、高入力インピーダンス
を有する入力部に基準電圧Ｖｒｅｆを受けている。した
がって、基準電圧Ｖｒｅｆの電圧レベルに何ら影響を及
ぼすことなく、内部電圧ＶＳａを生成することができ
る。また、内部電圧ＶＳａが変動した場合、この比較電
圧発生回路７０、差動増幅器７２およびＭＯＳトランジ
スタ７４のフィードバックループにより、高速で内部電
圧ＶＳａが所定の電圧レベルに駆動され、応じて、第２
のノード７上の低レベル内部電源電圧Ｖ７を安定に一定
の電圧レベルに保持することができる。

【０１９２】また、この図１７に示す第２の電圧発生回
路を図１５に示す第１の電圧発生回路と組合せて用いた
場合、この第１のノード４上の高レベル電源電圧Ｖ４
は、基準電圧Ｖｒｅｆよりも高い電圧レベルにあり、一
方、第２のノード７上の低レベル内部電源電圧Ｖ７は、
基準電圧Ｖｒｅｆよりも低い電圧レベルにある。したが
って、出力信号は、基準電圧Ｖｒｅｆを中心として、上
下同じ振幅を有する。したがって、この差動増幅器６２
（図１５参照）および差動増幅器７２（図１７参照）を
用いて内部電圧を発生する構成においても、基準電圧Ｖ
ｒｅｆを中心とした振幅を有する信号を生成することが
できる。

【０１９３】［実施の形態１４］図１８は、この発明の
実施の形態１４に従う半導体集積回路の要部の構成を示
す図である。この図１８においては、第２の電圧発生回
路３の部分の構成が示される。

【０１９４】この図１８に示す第２の電圧発生回路３
は、図１７に示す第２の電圧発生回路と、以下の点にお
いて異なっている。すなわち、この図１８に示す第２の
電圧発生回路３においては、内部電圧ＶＳａの電圧レベ
ルを調整するためのｎチャネルＭＯＳトランジスタ７４
のソースが、接地電圧ＶＳＳに代えて負電圧ＶＢＢを受
ける。残りの構成は図１７に示す構成と同じであり、対
応する部分には同一参照番号を付す。

【０１９５】この図１８に示すように、負電圧ＶＢＢを
利用することにより、低電源電圧下において、基準電圧
Ｖｒｅｆの電圧レベルが低くなり、内部電圧ＶＳａが接
地電圧に近い電圧レベルとなっても、この内部電圧ＶＳ
ａを所望の電圧レベルに保持することができる。これに
より、電圧発生回路の動作電源電圧の範囲を広くするこ
とができる。

【０１９６】なお、負電圧ＶＢＢがＭＯＳトランジスタ
７０のソースに与えられているため、差動増幅器７２
は、電源電圧ＶＣＣと負電圧ＶＢＢを両動作電源電圧と
して動作する。これにより、確実にＭＯＳトランジスタ
７４をオフ状態へ駆動する。

【０１９７】［実施の形態１５］図１９は、この発明の
実施の形態１５に従う半導体集積回路の要部の構成を示
す図である。図１９においては、第１のノード４上の高
レベル内部電源電圧Ｖ４を生成するための内部電圧ＶＣ
ａを生成する第１の電圧発生回路２の部分の構成が示さ
れる。この図１９に示す第１の電圧発生回路２の構成
は、図１５に示す第１の電圧発生回路２と以下の点にお
いて異なっている。すなわち、比較電圧発生回路６０
が、ノード３ａとノード６０ｈの間に接続される抵抗素
子６０ｆと、ノード６０ｈと接地ノード（第２の電圧
源）ＶＳＳの間に接続される定電流源６０ｇで構成され
る。他の点は、図１５に示す構成と同じであり、対応す
る部分には同一参照番号を付す。

【０１９８】この図１９に示す第１の電圧発生回路２の
構成においては、ノード６０ｈの電圧レベルが、基準電
圧Ｖｒｅｆに等しくなるように、差動増幅器６２および
ｐチャネルＭＯＳトランジスタ６４により制御が行なわ
れる。したがって、ノード２ａ上の内部電圧ＶＣａの電
圧レベルは次式で表わされる： ＶＣａ＝Ｖｒｅｆ＋Ｉ・Ｒ ここでＩは、定電流源６０ｇが駆動する電流を示し、Ｒ
は抵抗素子６０ｆの抵抗値を示す。この抵抗素子６０ｆ
の抵抗値Ｒおよび定電流源６０ｇの駆動電流Ｉの大きさ
を適当に調整することにより、内部電圧ＶＣａは、基準
電圧Ｖｒｅｆ以上電源電圧ＶＣＣ以下の任意の電圧レベ
ルに設定することができる。これにより、出力信号の振
幅を、容易に最適化することが可能となる。

【０１９９】なお、この図１９に示す第１の電圧発生回
路２において、電源電圧ＶＣＣに代えて、昇圧電圧ＶＰ
Ｐが与えられてもよい（括弧内に示す）。

【０２００】［実施の形態１６］図２０は、この発明の
実施の形態１６に従う半導体集積回路の要部の構成を示
す図である。図２０においては、第２の電圧発生回路３
の部分の構成が示される。この図２０に示す第２の電圧
発生回路３は、図１７に示す第２の電圧発生回路と以下
の点において異なっている。比較電圧発生回路７０が、
電源ノード（第１の電圧源）ＶＣＣとノード７０ｈの間
に接続される定電流源７０ｆと、ノード７０ｈとノード
３ａとの間に接続される抵抗素子７０ｇを含む。他の構
成は、図１７に示す構成と同じであり、対応する部分に
は同一参照番号を付す。

【０２０１】この図２０に示す第２の電圧発生回路の構
成においては、ノード３ａからの内部電圧ＶＳａは、ノ
ード７０ｈの電圧レベルが基準電圧Ｖｒｅｆの電圧レベ
ルと等しいため、次式で表わされる： ＶＳａ＝Ｖｒｅｆ−Ｉ・Ｒ ここでＩは、定電流源７０ｆを流れる電流を示し、Ｒは
抵抗素子７０ｇの抵抗値を示す。

【０２０２】この図２０に示す第２の電圧発生回路の構
成の場合、したがって、内部電圧ＶＳａを基準電圧Ｖｒ
ｅｆと接地電圧ＶＳＳの間の任意の電圧レベルに設定す
ることができる。この図２０に示す第２の電圧発生回路
３においても、接地電圧ＶＳＳに代えて括弧内に示す負
電圧ＶＢＢが用いられてもよい。

【０２０３】また、図１９および図２０に示す電圧発生
回路において、比較電圧発生回路６０および７０におけ
る定電流源が供給する電流を同じとしかつ抵抗素子の抵
抗値Ｒを同じとすれば、出力回路からの出力信号は、基
準電圧Ｖｒｅｆを中心として上側の振幅および下側の振
幅が同じ出力信号を得ることができる。

【０２０４】［実施の形態１７］図２１は、この発明の
実施の形態１７に従う半導体集積回路の要部の構成を示
す図である。図２１においては第１の電圧発生回路の部
分の構成が示される。この図２１に示す第１の電圧発生
回路２は、図１９に示す第１の電圧発生回路と以下の点
において異なっている。すなわち、ノード２ａと抵抗素
子６０ｆの間にダイオード接続されたｎチャネルＭＯＳ
トランジスタ６０ｉが設けられる。第１の電源回路５
は、第１の電圧源ＶＣＣＴＯ第１のノード４との間に接
続され、そのゲートに電圧ＶＣａを受けるｎチャネルＭ
ＯＳトランジスタ５ｃを含む。他の構成は図１９に示す
構成と同じであり、対応する部分には同一参照番号を付
す。

【０２０５】この図２１に示す第１の電圧発生回路２に
おいては、内部電圧ＶＣａは次式で表わされる： ＶＣａ＝Ｖｒｅｆ＋Ｉ・Ｒ＋ＶＴＮ したがって、第１のノード４に出力される高レベル内部
電源電圧Ｖ４は次式で表わされる： Ｖ４＝Ｖｒｅｆ＋Ｉ・Ｒ したがって、この図２１に示す第１の電圧発生回路を用
いた場合、第１のノード４に現れる高レベル内部電源電
圧Ｖ４の電圧レベルは、ＭＯＳトランジスタ５ｃのしき
い値電圧に依存せず、抵抗素子６０ｆの抵抗値Ｒと定電
流源６０ｇの駆動する電流Ｉの大きさにより決定され
る。したがって、製造パラメータのばらつきによるしき
い値電圧の変動の影響を受けることなく安定に所望の電
圧レベルの高レベル内部電源電圧を生成することができ
る。

【０２０６】なお、この図２１に示す構成においても、
第１の電圧発生回路２は、昇圧電圧ＶＰＰを一方動作電
源電圧として受けるように構成されてもよい（この昇圧
電圧ＶＰＰは図２１において括弧内に示す）。

【０２０７】［実施の形態１８］図２２は、この発明の
実施の形態１８に従う半導体集積回路の要部の構成を示
す図である。図２２においては、第２の電圧発生回路の
部分の構成が示される。この図２２に示す第２の電圧発
生回路は、図２０に示す第２の電圧発生回路と以下の点
において異なっている。すなわち、定電流源７０ｆと抵
抗素子７０ｇの間に、ダイオード接続されたｐチャネル
ＭＯＳトランジスタ７０ｉが配置される。第２の電源回
路８は、第２の電圧源ＶＳＳと第２のノード７との間に
接続されかつそのゲートに電圧ＶＳａを受けるｐチャネ
ルＭＯＳトランジスタ８ｃを含む。他の構成は、図２０
に示す構成と同じであり、対応する部分には同一参照番
号を付す。

【０２０８】この図２２に示す第２の電圧発生回路の構
成においては、第２のノード７に伝達される低レベル内
部電源電圧Ｖ７は、次式で表わされる： Ｖ７＝ＶＳａ＋｜ＶＴＰ｜ ＝Ｖｒｅｆ−Ｉ・Ｒ したがってこの図２２に示す第２の電圧発生回路を用い
れば、第２のノード７に現れる低レベル内部電源電圧Ｖ
７は、ＭＯＳトランジスタ８ｃのしきい値電圧に依存し
ない。したがって、製造パラメータのばらつきなどによ
りＭＯＳトランジスタのしきい値電圧がばらついても、
その影響を受けることなく安定に所望の電圧レベルの低
レベル内部電源電圧を生成することができる。

【０２０９】この図２２に示す第２の電圧発生回路３の
構成においても、接地電圧ＶＳＳに代えて括弧内に示す
ように、負電圧ＶＢＢが用いられてもよい。また、この
図２２に示す第２の電圧発生回路は、図２１に示す第１
の電圧発生回路と組合せて用いられれば、高レベル内部
電源電圧および低レベル内部電源電圧いずれも、ＭＯＳ
トランジスタのしきい値電圧に依存しない電圧レベルに
設定することができる。

【０２１０】［実施の形態１９］図２３は、この発明の
実施の形態１９に従う半導体集積回路の要部の構成を示
す図である。図２３においては、第１の電圧発生回路２
の部分の構成が示される。この図２３に示す第１の電圧
発生回路２は、以下の点において、図１９に示す第１の
電圧発生回路の構成と異なっている。

【０２１１】すなわち、ノード２ａとノード６０ｈの間
に互いに直列に抵抗素子６０ｆａ、６０ｆｂおよび６０
ｆｃが接続され、かつ抵抗素子６０ｆｂおよび６０ｆｃ
それぞれと並列に溶断可能なリンク素子６０ｌｂおよび
６０ｌｃが接続される。これらのリンク素子６０ｌｂお
よび６０ｌｃは、アルミニウムまたは高融点金属を用い
て形成される。他の構成は図１９に示す第１の電圧発生
回路の構成と同じであり、対応する部分には同一参照番
号を付す。

【０２１２】この図２３に示す第１の電圧発生回路２に
おいては、リンク素子６０ｌｂおよび６０ｌｃの溶断／
非溶断により、ノード２ａとノード６０ｈの間の抵抗素
子の合成抵抗値が決定される。リンク素子６０ｌｂおよ
び６０ｌｃがともに溶断された場合、ノード２ａとノー
ド６０ｈの間に、３個の抵抗素子６０ｆａ、６０ｆｂお
よび６０ｆｃの合成抵抗値を有する抵抗素子が配置され
る。一方、リンク素子６０ｌｂおよび６０ｌｃがともに
非溶断の場合、抵抗素子６０ｆｂおよび６０ｆｃがこれ
らのリンク素子６０ｌｂおよび６０ｌｃにより短絡さ
れ、ノード２ａとノード６０ｈの間の抵抗値は、抵抗素
子６０ｆａが有する抵抗値により与えられる。

【０２１３】したがってこれらのリンク素子６０ｌｂお
よび６０ｌｃを選択的に溶断／非溶断とすることによ
り、ノード２ａとノード６０ｈの間の抵抗値を調整する
ことができ、応じて内部電圧ＶＣａを通して第１のノー
ド４に現れる高レベル内部電源電圧Ｖ４の電圧レベルを
調整することができる。これにより、製造パラメータの
ばらつきなどにより、高レベル内部電源電圧Ｖ４の電圧
レベルが所望の電圧レベルと異なる場合においても、容
易に所望の電圧レベルに調整することができる。

【０２１４】このリンク素子６０ｌｂおよび６０ｌｃ
は、半導体集積回路がたとえば半導体記憶装置を含む場
合、不良メモリセルを救済するための不良アドレスプロ
グラム時に行なわれるリンク素子のプログラム（溶断／
非溶断）と同一工程でそれらのプログラムを行なうこと
により、製造工程を増加させることなく容易に高レベル
内部電源電圧のレベル調整を行なうことができる。

【０２１５】［実施の形態２０］図２４は、この発明の
実施の形態２０に従う半導体集積回路の要部の構成を示
す図である。図２４においては、第２の電圧発生回路の
部分の構成が示される。この図２４に示す第２の電圧発
生回路３は、以下の点において、図２０に示す第２の電
圧発生回路の構成と異なっている。

【０２１６】すなわち、定電流源７０ｆとノード３ａの
間に互いに直列に抵抗素子７０ｇａ、７０ｇｂおよび７
０ｇｃが接続され、かつこれらの抵抗素子７０ｇｂおよ
び７０ｇｃそれぞれと並列に溶断可能なリンク素子７０
ｌｂおよび７０ｌｃが接続される。他の構成は図２０に
示す第２の電圧発生回路の構成と同じであり、対応する
部分には同一参照番号を付す。

【０２１７】この図２４に示す第２の電圧発生回路３に
おいても、リンク素子７０ｌｂおよび７０ｌｃは、アル
ミニウムまたは高融点金属で形成される。これらのリン
ク素子７０ｌｂおよび７０ｌｃの溶断／非溶断により、
ノード７０ｈとノード３ａの間の抵抗値を調整すること
ができ、応じて内部電圧ＶＳａを通して第２のノード７
の低レベル内部電源電圧Ｖ７の電圧レベルを調整するこ
とができる。

【０２１８】これにより、製造パラメータのばらつきに
より、第２のノード上の低レベル内部電源電圧の電圧レ
ベルが所望値から変動している場合においても、これら
のリンク素子７０ｌｂおよび７０ｌｃの溶断により、正
確に所望の電圧レベルに設定することが可能となる。

【０２１９】［実施の形態２１］図２５は、この発明の
実施の形態２１に従う半導体集積回路の全体の構成を概
略的に示す図である。図２５においては、この半導体集
積回路１は、基準電圧Ｖｒｅｆを発生する基準電圧発生
回路８０と、この基準電圧Ｖｒｅｆに従って内部電源電
圧Ｖ４およびＶ７を生成する内部電源回路８２を含む。
内部電源回路８２は、先の実施の形態のいずれかの構成
を備え、第１および第２の電圧発生回路２および３、内
部電源電圧発生用のＭＯＳトランジスタ５および７を含
む。この内部電源回路８２は、安定化容量１５および１
８が、外部に設けられない場合には、これらの安定化容
量１５および１８を含む。

【０２２０】出力回路１０は、内部回路８４からの出力
信号ＩＮを受けて、出力ノード（出力端子）９上に、電
圧Ｖ４またはＶ７レベルの信号を伝達する。内部回路８
４は、電源電圧ＶＣＣおよび接地電圧ＶＳＳを両動作電
源電圧として受けて動作する。

【０２２１】この図２５に示すように、基準電圧発生回
路８０を、半導体集積回路１内に設けることにより、こ
の基準電圧を受けるためのピン端子が不要となり、端子
数を低減することができる。

【０２２２】図２６は、図２５に示す基準電圧発生回路
８０の構成の一例を示す図である。図２６において、基
準電圧発生回路８０は、電源ノード（第１の電圧源）Ｖ
ＣＣとノード８０ｇの間に接続される高抵抗の抵抗素子
８０ａと、ノード８０ｇとノード８０ｉの間に接続され
かつそのゲートがノード８０ｇに接続されるｎチャネル
ＭＯＳトランジスタ８０ｂと、ノード８０ｉとノード８
０ｈの間に接続されかつそのゲートがノード８０ｈに接
続されるｐチャネルＭＯＳトランジスタ８０ｃと、ノー
ド８０ｈと接地ノード（第２の電圧源）ＶＳＳの間に接
続される高抵抗の抵抗素子８０ｄと、電源ノードＶＣＣ
と出力ノード８０ｊの間に接続されかつそのゲートがノ
ード８０ｇに接続されるｎチャネルＭＯＳトランジスタ
８０ｅと、出力ノード８０ｊと接地ノードＶＳＳの間に
接続されかつそのゲートがノード８０ｈに接続されるｐ
チャネルＭＯＳトランジスタ８０ｆを含む。次に、動作
について説明する。

【０２２３】抵抗素子８０ａおよび８０ｄの抵抗値は、
ＭＯＳトランジスタ８０ｂおよび８０ｃそれぞれのオン
抵抗よりも十分に大きくされており、ＭＯＳトランジス
タ８０ｂおよび８０ｃは、ダイオードモードで動作す
る。また抵抗素子８０ａおよび８０ｄの抵抗値は互いに
等しくされており、したがってノード８０ｉの電圧レベ
ルはＶＣＣ／２となる。したがって、ノード８０ｇの電
圧Ｖ８０ｇおよびノード８０ｈの電圧Ｖ８０ｈは、それ
ぞれ、次式で表わされる。

【０２２４】Ｖ８０ｇ＝ＶＣＣ／２＋ＶＴＮ Ｖ８０ｈ＝ＶＣＣ／２−｜ＶＴＰ｜ ＭＯＳトランジスタ８０ｅは、そのゲート上の電圧Ｖ８
０ｇが、ドレイン電圧ＶＣＣよりも低いためソースフォ
ロワモードで動作し、そのゲート上の電圧Ｖ８０ｇより
もしきい値電圧ＶＴＮ低い電圧を出力ノード８０ｊに伝
達する。一方、ｐチャネルＭＯＳトランジスタ８０ｆ
は、そのゲート上の電圧８０ｈがドレイン電圧ＶＳＳよ
りも高いため、ソースフォロワモードで動作し、この電
圧Ｖ８０ｈよりもしきい値電圧の絶対値｜ＶＴＰ｜高い
電圧を出力ノード８０ａに伝達する。したがって、基準
電圧Ｖｒｅｆは、次式で表わされる。

【０２２５】Ｖｒｅｆ＝ＶＣＣ／２ この図２６に示す基準電圧発生回路８０の構成におい
て、高抵抗の抵抗素子８０ａおよび８０ｄが用いられて
おり、この抵抗素子８０ａ、ＭＯＳトランジスタ８０ｂ
および８０ｃならびに高抵抗抵抗素子８０ｄの経路にお
いては微小電流が流れるだけである。したがって出力回
路動作時において、電源電圧ＶＣＣが変化しても、この
基準電圧発生回路８０の応答速度は極めて遅く、ノード
８０ｉ上の電圧レベルの変化は遅く、電源ノイズ発生時
においても、このノード８０ｉの電圧レベルはほとんど
変化せず、ほぼ電源電圧の急激な変化に依存しない安定
な一定の電圧レベルの基準電圧Ｖｒｅｆを生成すること
ができる。

【０２２６】また、ＭＯＳトランジスタ８０ｇは、基準
電圧Ｖｒｅｆが所定電圧レベル（ＶＣＣ／２）よりも低
くなるとオン状態となり、出力ノード８０ｊへ電流を供
給する。このときには、ｐチャネルＭＯＳトランジスタ
８０ｆはオフ状態にある。一方、基準電圧Ｖｒｅｆが所
定電圧レベル（ＶＣＣ／２）よりも高くなると、ｐチャ
ネルＭＯＳトランジスタ８０ｆがオン状態となり、出力
ノード８０ｊの電圧レベルを低下させる。このときに
は、ＭＯＳトランジスタ８０ｅはオフ状態にある。した
がって、このＭＯＳトランジスタ８０ｅおよび８０ｆ
は、同時にオン状態とならず、貫通電流は生じない。ま
た、これらのＭＯＳトランジスタ８０ｅおよび８０ｆ
は、オン状態とオフ状態の境界領域にあり、その消費電
流は極めて小さい。

【０２２７】以上のように、この発明の実施の形態２１
に従えば、半導体集積回路内部に基準電圧を発生する回
路を設けたため、基準電圧を外部から受けるためのピン
端子が不要となり、ピン端子数を低減することができ、
応じてチップ面積を低減することができる。

【０２２８】［実施の形態２２］図２７は、この発明の
実施の形態２２に従う半導体集積回路の全体の構成を概
略的に示す図である。図２７に示す半導体集積回路は、
以下の点において図２５に示す半導体集積回路と異なっ
ている。

【０２２９】すなわち、この図２７に示す半導体集積回
路は、内部に設けられた基準電圧発生回路８０からの基
準電圧Ｖｒｅｆと入力ノード８５に与えられた入力信号
ＶＩＮを比較し、その比較結果に従って信号を出力する
入力回路８６を含む。この入力回路８６は、基準電圧Ｖ
ｒｅｆを負入力に受け、入力ノード８５からの入力信号
ＶＩＮを正入力に受ける差動増幅器８６ａを含む。他の
構成は、図２５に示す構成と同じであり、対応する部分
には同一参照番号を付す。

【０２３０】内部電源回路８２および入力回路８６両者
にオンチップの基準電圧発生回路８０からの基準電圧Ｖ
ｒｅｆを与えておくことにより、この入力信号の論理レ
ベルを判定するための基準電圧を外部から各チップに共
通に与える必要はなく、また入力信号の高レベルおよび
低レベルの判定基準が、出力回路１０から出力ノード９
へ出力される出力信号ＶＯＵＴの中心レベルと同じであ
り、各チップに同じ基準電圧発生回路を内蔵させておけ
ば、入力信号および出力信号の中心レベルを同じ基準電
圧Ｖｒｅｆに設定することができ、正確に信号を転送す
ることができる。

【０２３１】図２７に示す構成においては、入力ノード
８５は、出力ノード９と別に設けられている。しかしな
がら、この入力ノード８５と出力ノード９は同じ外部端
子に接続されていてもよい。

【０２３２】また上述の図２６に示す基準電圧発生回路
においては、基準電圧Ｖｒｅｆは、電源電圧ＶＣＣの１
／２の電圧レベルに設定されている。しかしながら、先
に述べたＳＳＴＬ ３のクラスＩ方式等において用いら
れているように、この入力信号の高レベルおよび低レベ
ル判定基準は、０．４５ＶＤＤＱの電圧レベルに設定さ
れてもよい。すなわち、基準電圧Ｖｒｅｆが、０．４５
ＶＤＤＱの電圧レベルに設定されてもよい。ここで、Ｖ
ＤＤＱは、出力回路専用に外部から与えられる電源電圧
を示す。この出力回路専用に外部から電源電圧を与え内
部回路を動作させるための電源電圧と別の電源とするこ
とにより、出力回路動作時における内部回路用の電源電
圧の変動を抑制しかつ出力回路専用に電源電圧を与える
ことにより、出力回路は余裕を持って出力ノードを駆動
することができ、安定に信号を出力することができる。

【０２３３】以上のように、この発明の実施の形態２２
に従えば、半導体集積回路内に基準電圧発生回路を設
け、この基準電圧発生回路からの基準電圧を出力信号振
幅を決定する内部電源回路へ与えかつ入力信号の高レベ
ル／低レベル判定基準となる基準電圧として用いるよう
に構成しているため、ピン端子数を増加させることなく
正確に入力信号および出力信号の中心レベルが一致した
信号の転送を行なうことができる。特に、システム電源
の変動時においてこのシステム内の半導体集積回路すべ
ての電源電圧が同様に変動した場合、基準電圧も同様に
変動するため、このようなシステム電源変動時において
も、正確に信号の高レベル／低レベルを判定して安定に
かつ正確に信号転送を行なうことができる。

【０２３４】［実施の形態２３］図２８は、この発明の
実施の形態２３に従う半導体集積回路の全体の構成を概
略的に示す図である。この図２８において、半導体集積
回路１は、記憶素子としてのＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）回路９０と、このＤＲＡ
Ｍ回路９０に格納されたデータと外部からのデータに対
し所定の処理を行なうプロセサ９２と、この集積回路外
部と信号の授受を行なうための入出力インタフェース回
路９４を含む。プロセサ９２およびＤＲＡＭ回路９０
は、この入出力インタフェース回路９４とデータの授受
を行なうことができる。

【０２３５】この半導体集積回路１では、プロセサ９２
とＤＲＡＭ回路９０とが集積化されている。同じ半導体
チップ上にプロセサ９２およびＤＲＡＭ回路９０が載置
されるため、このＤＲＡＭ回路９０は、ピン端子数を制
限を受けることなく、所望のビット幅のデータバスを介
してプロセサ９２とデータの授受を行なうことができ
る。これにより、高速データ転送が可能となる。

【０２３６】入出力インタフェース回路９４は、これま
でに説明した、出力回路１０と、この出力回路１０の出
力信号の振幅を制限する内部電源回路８２を含む。入力
インタフェース部は、基準電圧に従って入力信号の論理
レベルの判定を行なう。

【０２３７】図２９は、図２８に示すＤＲＡＭ回路９０
の構成を概略的に示す図である。図２９において、ＤＲ
ＡＭ回路９０は、ダイナミック型メモリセルを複数個有
するＤＲＡＭ９０ａと、このＤＲＡＭ９０ａに対し、プ
ロセサ９２または外部からの命令に従ってアクセス制御
を行なうＤＲＡＭコントローラ９０ｂを含む。ＤＲＡＭ
コントローラ９０ｂは、ＤＲＡＭ９０ａへのデータの書
込および読出を制御し、これにより、プロセサ９２とＤ
ＲＡＭ９０ａとの間のデータ転送および入出力インタフ
ェース回路９４とＤＲＡＭ９０ａとの間のデータ転送を
実現する。

【０２３８】図３０は、図２９に示すＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）の全体の構成を
概略的に示す図である。図３０において、ＤＲＡＭ９０
ａは、行列状に配列される複数のメモリセルＭＣを有す
るメモリセルアレイ１００を含む。このメモリセルアレ
イ１００においては、メモリセルの各行に対応して配置
され各々に対応の行のメモリセルが接続される複数のワ
ード線と、メモリセルの各列に対応して配置され、各々
に対応の列のメモリセルが接続される複数対のビット線
が配置される。図３０においては、１つのワード線ＷＬ
と１つのビット線対ＢＬＰとを代表的に示す。ビット線
対ＢＬＰはビット線ＢＬと補のビット線／ＢＬを含む。
ワード線ＷＬと１対のビット線ＢＬＰの交差部に対応し
て複数のメモリセルＭＣが配置される。図３０において
は、ビット線ＢＬとワード線ＷＬの交差部に対応して配
置されるメモリセルＭＣを代表的に示す。

【０２３９】メモリセルＭＣは、情報を電荷の形態で格
納するためのメモリセルキャパシタＭＳと、ワード線Ｗ
Ｌの選択時導通し、メモリセルキャパシタＭＳのストレ
ージノードＳＮを対応のビット線（図３０においてはビ
ット線ＢＬ）に接続するｎチャネルＭＯＳトランジスタ
で構成されるアクセストランジスタＭＴを含む。メモリ
セルキャパシタＭＳの他方電極ノード（セルプレート電
極ノード）へは、中間電圧（セルプレート電圧）ＶＣＰ
が印加される。この中間電圧ＶＣＰは、ＤＲＡＭの動作
電源電圧ＶＣＣと接地電圧ＧＮＤの差の１／２の電圧レ
ベルである。このＤＲＡＭの動作電源電圧は、この半導
体集積回路１のプロセサ９２およびＤＲＡＭ回路９０に
共通に与えられる電源電圧であってもよく、またＤＲＡ
Ｍ内部で降圧して生成される内部電源電圧のいずれであ
ってもよい。

【０２４０】ＤＲＡＭ９０ａは、さらに、ＤＲＡＭ外部
から与えられるアドレス信号を受けてバッファ処理して
内部アドレス信号を生成するアドレスバッファ１０２
と、アドレスバッファ１０２からの内部行アドレス信号
に従ってメモリセルアレイ１００のアドレス指定された
行に対応するワード線を選択状態へ駆動する行選択回路
１０４と、活性化時、ビット線対ＢＬＰの電位を差動的
に増幅し、かつラッチするセンスアンプ回路１０６と、
アドレスバッファ１０２からの内部列アドレス信号に従
ってメモリセルアレイ１００の列を選択する列選択回路
１０８を含む。この列選択回路１０８により選択された
列上のメモリセルに対し書込／読出回路１１０によりデ
ータの書込／読出が行なわれる。この書込／読出回路１
１０は、またＤＲＡＭ外部とデータの入出力を行なう。

【０２４１】ＤＲＡＭ９０ａは、さらに、図２９に示す
ＤＲＡＭコントローラからの各種制御信号を受けて、内
部動作に必要な制御信号を生成する制御回路１１２を含
む。

【０２４２】動作時においては、行選択回路１０４によ
り、選択行に対応するワード線ＷＬが選択状態へ駆動さ
れ、この選択ワード線ＷＬに接続されるメモリセルのデ
ータが対応のビット線上に読出される。ビット線ＢＬお
よび／ＢＬの一方にメモリセルのデータが読出され、他
方は所定のプリチャージ電位（ＶＣＣ／２）の電圧レベ
ルに保持され、メモリセルの読出データに対する基準電
圧を与える。センスアンプ回路１０６が、次いで活性化
され、各ビット線対ＢＬＰの電位を差動的に増幅しかつ
ラッチする。次いで、列選択回路１０８が、このアドレ
スバッファ１０２からの内部列アドレス信号に従って選
択列を選択し書込／読出回路１１０へ接続する。これに
より、この選択列上のメモリセルに対して書込／読出回
路１１０によりデータの書込／読出が行なわれる。

【０２４３】メモリセルキャパシタＭＳは、小占有面積
で大きな容量値を実現するために、そのキャパシタ絶縁
膜は薄くされる。薄いキャパシタ絶縁膜を有するメモリ
セルキャパシタＭＳの耐圧を保証するために、中間電圧
レベルのセルプレート電圧ＶＣＰがセルプレート電極ノ
ードＳＣへ印加される。一方、ワード線ＷＬの電位は、
動作電源電圧レベルよりも高い電圧レベルまで選択時に
昇圧される。したがって、このアクセストランジスタＭ
Ｔのゲート絶縁膜は、その耐圧を保証するために、メモ
リセルキャパシタＭＳのそれよりも厚くする。

【０２４４】図３１は、アクセストランジスタＭＴを用
いるキャパシタ（ゲートキャパシタ）とメモリセルキャ
パシタＭＳの単位面積あたりの容量値とＤＲＡＭの記憶
容量との関係を示す図である。図３１において、横軸に
ＤＲＡＭの記憶容量を示し、縦軸に単位面積（μｍ² ）
あたりの容量値（単位ｆＦ）を示す。アクセストランジ
スタＭＴを用いるゲートキャパシタは、その耐圧は電源
電圧以上である。このゲートキャパシタに用いられるト
ランジスタは周辺回路またはプロセサ２２（図２８参
照）に含まれる論理回路の構成要素であるＭＯＳトラン
ジスタと同様のものであってもよい。したがって、図３
１においては、アクセストランジスタＭＴおよび周辺回
路または論理回路の構成要素であるＭＯＳトランジスタ
を用いたゲートキャパシタＣｇの単位容量値Ｃ０が示さ
れる。

【０２４５】一方、メモリセルキャパシタＭＳは、小占
有面積で十分大きい容量値を実現するために、セルプレ
ートが中間電圧ＶＣＰ（＝ＶＣＣ／２）の電圧レベルで
ある。このメモリセルキャパシタＭＳの耐圧は、したが
ってＶＣＣ／２である。そのＭＯＳトランジスタと同一
用途にメモリセルキャパシタＭＳを利用する場合、この
耐圧特性を電源電圧ＶＣＣとするために、２個のメモリ
セルキャパシタＭＳを直列に接続して用いる。この場
合、その容量値の直列接続による低下を補償するため
に、メモリセルキャパシタＭＳの面積が２倍に設定され
る。したがって、メモリセルキャパシタＭＳを用いる場
合、図３１の曲線ＩＩＩに示すように、Ｃ０＝ＣＳ／４
の関係が満たされる。ここで、ＣＳは、実際のメモリセ
ルキャパシタＭＳの容量値である。したがって、この図
３１に示す縦軸の値の１／４の値が実際のメモリセルキ
ャパシタＭＳの容量値ＣＳを与える（図３１に示す縦軸
の容量値Ｃ０は、単位面積あたりの容量値を示してい
る）。

【０２４６】図３１に示すように、ＭＯＳトランジスタ
を用いるゲートキャパシタおよびメモリセルキャパシタ
ＭＳいずれにおいても、ＤＲＡＭの記憶容量が増加する
につれて、その容量値ＣｇおよびＣＳは増加する。ゲー
トキャパシタの場合、ゲート絶縁膜の膜厚およびチャネ
ル幅／チャネル長がスケーリング則に沿ってスケールダ
ウンされる。したがって、高集積化が進んでも、その容
量値は増加するが、その増加の程度は比較的小さい（図
３１の曲線Ｉ参照）。一方、メモリセルキャパシタＭＳ
の場合、ＤＲＡＭの記憶容量が増加するにつれて、その
占有面積が低減されても、以下に述べる理由のために、
ほぼ同じ大きさの容量値を実現するため、ＤＲＡＭの記
憶容量の増加に伴って、その単位容量値Ｃ０はＭＯＳキ
ャパシタ（ゲートキャパシタ）のそれに比べて急速に増
加する（図３１の曲線ＩＩ参照）。

【０２４７】ＤＲＡＭにおいては、メモリセルＭＣの記
憶情報の読出は、ビット線ＢＬ（または／ＢＬ）に現れ
る電圧（読出電圧）ΔＶをセンスアンプにより検知増幅
することにより行なわれる。この読出電圧ΔＶは、メモ
リセルキャパシタＭＳの容量値ＣＳとビット線ＢＬ（ま
たは／ＢＬ）の容量値ＣＢの比、ＣＳ／ＣＢ、が大きく
なるほど、その絶対値が大きくなる。ビット線容量ＣＢ
は、ビット線ＢＬ（または／ＢＬ）の長さおよびそれに
接続されるアクセストランジスタＭＴの数により決定さ
れる。このビット線容量ＣＢをできるだけ小さくするた
めに、通常、ＤＲＡＭにおいてはブロック分割方式など
が採用され、ビット線の長さが短くされかつそれに接続
されるメモリセルの数が小さくされる。しかしながら、
このビット線容量ＣＢの値を小さくするにも限度があ
る。したがって、メモリセルキャパシタＭＳの容量値Ｃ
Ｓをできるだけ大きくすることが、読出電圧ΔＶの絶対
値を大きくするために必要となる。

【０２４８】また、ＤＲＡＭにおいては、入射α線によ
る正孔・電子対の生成により蓄積電荷量の変化が生じる
と、読出電圧ΔＶの値が変化し、メモリセルデータの正
確な読出ができなくなる。スタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭ）においては、メモリセルは
フリップフロップの構成を備えており、またフラッシュ
ＥＥＰＲＯＭ（フラッシュメモリ：一括消去型不揮発性
半導体記憶装置）のメモリセルではフローティングゲー
トの蓄積電荷によりメモリセルトランジスタのしきい値
電圧を決定しており、これらのメモリセルに対する入射
α線の影響はＤＲＡＭメモリセルに比べて小さい。この
α線の影響を低減し、また十分な読出電圧ΔＶを生成す
るために、ＤＲＡＭにおいては、メモリセルキャパシタ
ＭＳの蓄積電荷量はできるだけ大きくされる。特に、動
作電源電圧ＶＣＣが２．５Ｖまたは１．２Ｖと小さくな
ると、このメモリセルキャパシタＭＳの蓄積電荷量が低
減するため、十分な大きさのメモリセルＭＣの容量値が
必要となる。

【０２４９】上述のような観点から、ＤＲＡＭのメモリ
セルキャパシタの容量値は、集積度にかかわらずほぼ一
定の大きさ（３０〜３５ｆＦ）の値が必要とされる。

【０２５０】図３１においては、直線ＩはＭＯＳキャパ
シタ（ゲートキャパシタ）の容量値Ｃｇを示し、直線Ｉ
Ｉは、メモリセルキャパシタを２個直列にした場合の単
位面積あたりの容量値を示し、直線ＩＩＩは、実際のメ
モリセルキャパシタの容量値を示す。メモリセルキャパ
シタＭＳおよびＭＳキャパシタ（ゲートキャパシタ）の
単位面積あたりの容量値Ｃ０の値を各記憶容量それぞれ
に対応して示す。

【０２５１】図３１に示すように、たとえば１６Ｍビッ
トＤＲＡＭにおいては、メモリセルキャパシタＭＳを用
いる容量の容量値はゲートキャパシタの容量値の０．８
倍であり、６４ＭビットＤＲＡＭの場合、メモリセルキ
ャパシタＭＳに用いる容量の単位面積あたりの容量値
は、ゲートキャパシタの単位面積あたりの容量値の１．
５倍となる。２５６ＭビットＤＲＡＭにおいては、メモ
リセルキャパシタＭＳを用いる容量の単位面積あたりの
容量値は、ゲートキャパシタの単位面積あたりの容量値
の約２．５倍となる。すなわち、６４ＭビットＤＲＡＭ
以降の世代のＤＲＡＭにおいては、メモリセルキャパシ
タＭＳを用いる容量の方が、ゲートキャパシタに比べて
面積効率が優れており、かつＤＲＡＭの記憶容量の増大
に伴って急激に両者の容量値の差が大きくなる。

【０２５２】本実施の形態２３においては、このメモリ
セルキャパシタＭＳのゲートキャパシタに対する特徴を
有効に活かして、面積効率に優れた安定化容量を実現す
る。特に、１６Ｍビットよりも記憶容量の小さなＤＲＡ
Ｍのメモリセルキャパシタであっても、ゲートキャパシ
タよりも十分に大きな容量値を小占有面積で実現する面
積効率に優れた容量素子を実現する。特に、図１等にお
いて示すように、内部電源電圧Ｖ４およびＶ７を安定化
するための安定化容量１５および１８は、外部負荷容量
の１０ないし１００倍の大きさの容量値を必要とし、た
とえばその容量値は５ｎＦである。したがって、半導体
集積回路がＤＲＡＭを含むとき、このＤＲＡＭのメモリ
セル製造プロセスと同一プロセスで安定化容量を実現す
ることにより、小占有面積でかつ面積効率に優れた安定
化容量を実現する。

【０２５３】図３２は、ＤＲＡＭのメモリセルの断面構
造を概略的に示す図である。図３２においては、２つの
メモリセルＭＣａおよびＭＣｂの断面構造を概略的に示
す。メモリセルＭＣａおよびＭＣｂは、低不純物濃度の
Ｐ^- 型半導体基板２００上に形成された基板２００より
高濃度のＰウェル領域２０１表面に形成される。このＰ
ウェル２０１表面に、互いに間をおいて、高濃度Ｎ型不
純物領域２０２ａ、２０２ｂおよび２０２ｃが形成され
る。不純物領域２０２ａおよび２０２ｂの間の領域上に
ゲート絶縁膜（図示せず）を介してワード線（ＷＬ）と
なる第１層ポリシリコン層でたとえば形成される導電層
２０４ａが形成され、また不純物領域２０２ｂおよび２
０２ｃの間の領域上に図示しないゲート絶縁膜を介して
別のワード線となるたとえば第１層ポリシリコン層で形
成される導電層２０４ｂが形成される。これらの導電層
２０４ａおよび２０４ｂは互いに平行に図３０の行方向
に延在して配置される。

【０２５４】これらの導電層２０４ａおよび２０４ｂ上
に、たとえば第１層アルミニウム配線層で形成されるビ
ット線（ＢＬ）となる導電層２０５がワード線となる導
電層２０４ａおよび２０４ｂと交差する方向に配置され
る。

【０２５５】不純物領域２０２ａに対し、導電層２０４
ａ上にまで延びるプラグ部分と平坦部とを有するメモリ
セルキャパシタの一方電極（ストレージノード）を形成
する導電層２０６ａが形成され、不純物領域２０２ｃに
対し、同様プラグ部分と平坦部を有するキャパシタのス
トレージノードとなる導電層２０６ｂが形成される。こ
れらの導電層２０６ａおよび２０６ｂはそれぞれ不純物
領域２０２ａおよび２０２ｃに電気的に接続される。

【０２５６】このメモリセルキャパシタのストレージノ
ードとなる導電層２０６ａおよび２０６ｂの平坦部とキ
ャパシタ絶縁膜２０７ａおよび２０７ｂを介して対向し
て、これらの導電層２０６ａおよび２０６ｂを覆うよう
にメモリセルキャパシタの他方電極（セルプレート電極
ノード）を形成する導電層２０８が形成される。メモリ
セルキャパシタの他方電極層（セルプレート電極ノー
ド）となる導電層２０８はすべてのメモリセル上にわた
って延在して配置される。

【０２５７】ワード線となる導電層２０４ａと不純物領
域２０２ａおよび２０２ｂと、キャパシタとなる導電層
２０６ａと、キャパシタ絶縁膜２０７ａおよび導電層２
０８とにより、一方のメモリセルＭＣａが実現される。
メモリセルＭＣｂは、不純物領域２０２ｂおよび２０２
ｃと、ワード線となる導電層２０４ｂと、ストレージノ
ードとなる導電層２０６ｂと、キャパシタ絶縁膜２０７
ｂと、セルプレート電極ノードとなる導電層２０８とに
より実現される。

【０２５８】この図３２に示す構成から明らかなよう
に、メモリセルのアクセストランジスタと平面図的に見
て重なり合うようにメモリセルキャパシタが配置され
る。このような三次元的なセル構造とすることにより、
セル占有面積を低減することが可能となる。一方、スト
レージノードを構成する導電層２０６ａおよび２０６ｂ
は、その上部の平坦部の膜厚が比較的厚くされる。これ
により、セルプレート電極ノードとして作用する導電層
２０８との対向面積が大きくされる。この平面図的に見
た占有面積の増大をもたらすことなく、対向面積を増大
させ、メモリセルキャパシタの容量値を増大する。

【０２５９】この図３２に示すメモリセルの構造はスタ
ックトキャパシタ構造と呼ばれ、このような三次元的な
スタックトキャパシタは、面積効率の優れた容量素子を
実現する。本実施の形態においては、この内部電源電圧
を安定化するための安定化容量素子として、このメモリ
セルの構造を利用する。

【０２６０】［安定化容量素子１］図３３は、この発明
の実施の形態２３における第１の安定化容量素子の断面
構造を概略的に示す図である。図３３において、Ｐ^- 型
半導体基板領域２００の表面上に、第１導電型の半導体
基板領域としてのＮウェル（Ｎ型半導体層）２１０が形
成される。このＮウェル２１０を基板領域として、図３
２に示すメモリセルと同一の構造を有する容量素子が形
成される。すなわち、Ｎウェル２１０の表面に互いに間
隔をおいて高濃度Ｎ型不純物領域２０２ｇ，２０２ｄ，
２０２ｅ，および２０２ｆが形成される。これらの不純
物領域２０２ｄ〜２０２ｇは、図３２に示すメモリセル
の不純物領域２０２ａおよび２０２ｂと同一製造プロセ
スにおいて形成される。以下の説明において、図３２に
示す構成要素と図３３に示す構成要素において添字を除
いて同じ参照数字が付される構成要素は、同一の製造プ
ロセスで形成される。

【０２６１】不純物領域２０２ｆに隣接して、素子分離
用のたとえば熱酸化膜である素子分離膜２０９ｃが形成
される。また、不純物領域２０２ｄおよび２０２ｇの間
に、素子分離膜２０９ｂが形成され、また不純物領域２
０２ｇ外部に接して素子分離膜２０９ａが形成される。
素子分離膜２０９ａおよび２０９ｃによりこの容量素子
形成領域が規定される。

【０２６２】不純物領域２０２ｄおよび２０２ｅの間の
半導体基板領域（Ｎウェル）２１０上に、ゲート絶縁膜
２０３ａを介してワード線と同一層に導電層２０４ｄが
形成される。不純物領域２０２ｅおよび２０２ｆの間の
半導体基板領域２１０表面上にゲート絶縁膜２０３ｂを
介してワード線と同一層に形成される導電層２０４ｅが
形成される。また、素子分離膜２０９ｂおよび２０９ｃ
上にワード線と同一層の導電層２０４ｃおよび２０４
ｃ′が形成される。これらの導電層２０４ｃ〜２０４
ｃ′は、図３２に示すワード線すなわちゲート電極層２
０４ａおよび２０４ｂと同様の不純物が導入された低抵
抗のポリシリコン、高融点金属または高融点金属シリサ
イド層で形成される。これらの導電層２０４ｃ〜２０４
ｅおよび４０ｃ′は、ワード線相当導電層である。

【０２６３】不純物領域２０２ｄおよび２０２ｆに対し
断面がＴ字型形状を有する第１の導電層２０６ｃおよび
２０６ｄがそれぞれ形成され、これらの第１の導電層２
０６ｃおよび２０６ｄは不純物領域２０２ｄおよび２０
２ｆにそれぞれ電気的に接続される。これらの第１の導
電層２０６ｃおよび２０６ｄの各々は、対応の不純物領
域２０２ｄおよび２０２ｆと電気的に接続するためのプ
ラグ部分（脚部分）と実際に容量を形成するために、比
較的大きな表面面積を有するフラット部分を有する。こ
れらの導電層２０６ｃおよび２０６ｄは、図３２に示す
メモリセルのストレージノードを構成する導電層２０６
ａおよび２０６ｂと同一の製造プロセスで形成されかつ
同一構造および材料（不純物ドープトポリシリコン）を
有する。第１の導電層２０６ｃおよび２０６ｄは、所定
形状にパターニングされており、互いに層間絶縁膜によ
り分離されている。

【０２６４】第１の導電層２０６ｃおよび２０６ｄ上に
絶縁膜２０７ａおよび２０７ｂを介して第２の導電層２
０８ａが形成される。この第２の導電層２０８ａは、低
抵抗の高濃度に不純物がドープされたポリシリコンで構
成され、図３２に示すメモリセルのキャパシタの他方電
極となるセルプレート導電層２０８と同一製造プロセス
で形成される。

【０２６５】不純物領域２０２ｅは、図の水平方向に沿
って延在する導電層２０５ａに電気的に接続される。こ
の導電層２０５ａは、図３２に示すビット線を構成する
導電層２０５に対応し、このビット線２０５と同一製造
プロセスで形成されかつこのビット線に対応する導電層
２０５と同一材料の高融点金属シリサイドなどで構成さ
れる。第２の導電層２０８ａが、この容量素子の一方電
極ノードＶＡに電気的に接続され、Ｎウェル２１０の表
面に形成された不純物領域２０２ｇが、この容量素子の
他方電極ノードＶＢに電気的に接続される。

【０２６６】この図３３に示す構成においては、第２の
導電層２０８ａが容量素子の一方電極を形成する。第１
の導電層２０６ｃおよび２０６ｄが不純物領域２０２ｄ
および２０２ｆを介してＮウェル（半導体基板領域）２
１０に電気的に接続されてこの容量素子の他方電極ノー
ドＶＢにさらに電気的に接続される。したがって、領域
ＡおよびＢに形成される容量が互いに並列に電極ノード
ＶＡおよびＶＢの間に接続される。これらの電極ノード
ＶＡおよびＶＢが、図１に示すＭＯＳトランジスタ５ま
たは８のドレインおよびソースにそれぞれ接続される。

【０２６７】この図３３に示す容量素子は、メモリセル
と同一の構造を備えており、領域ＡおよびＢに形成され
る容量素子の占有面積は十分小さくされている。キャパ
シタ絶縁膜２０７ｃおよび２０７ｄは、図３２に示すメ
モリセルのキャパシタ絶縁膜２０７ａおよび２０７ｂと
同様、シリコン窒化膜およびシリコン酸化膜の２層構造
を有しており、十分大きな容量値を小占有面積で実現す
ることができる。

【０２６８】また、領域ＡおよびＢに形成される容量素
子は、メモリセルと同一の構成を備えているため、半導
体基板領域（Ｎウェル）２１０の形成を除いてすべてメ
モリセルの対応する構成要素の製造工程と同一の工程で
これらの構成要素を形成することができ、ＤＲＡＭにお
いて製造工程数を増加させることがなく面積効率の優れ
た容量素子を実現することができる。

【０２６９】図３４は、図３３に示す容量素子の平面レ
イアウトを示す図である。図３４において、不純物領域
２０２ｄおよび２０２ｅの間に、ワード線に相当する導
電層２０４ｄが配設され、不純物領域２０２ｅおよび２
０２ｆの間に、ワード線に相当する導電層２０４ｅが配
設される。不純物領域２０２ｅはコンタクト孔２１５を
介してビット線に相当する導電層２０５ａに電気的に接
続される。導電層２０４ｄおよび２０４ｅと導電層２０
５ａとは互いに直交する方向に配設される。これは、先
に説明したように、容量素子はメモリセルと同一の構成
を備えており、導電層２０４ｄおよび２０４ｅがワード
線に相当し、導電層２０５ａがビット線に相当するため
である。

【０２７０】不純物領域２０２ｄは、破線で示すプラグ
部分を介して導電層２０６ｃに電気的に接続され、不純
物領域２０２ｆは、破線で示すプラグ部分を介して導電
層２０６ｄに電気的に接続される。導電層２０６ｃおよ
び２０６ｄ上にメモリセルキャパシタのセルプレートに
相当する導電層２０８ａが配置される。容量素子の電極
ノードを構成する導電層２０６ｃおよび２０６ｄは、と
もに導電層２０４ｄおよび２０４ｅ上にまで延在してい
る。

【０２７１】図３３に示すように、これらの導電層２０
６ｃおよび２０６ｄの上側平坦部分は膜厚が厚くされて
おり、その側面の表面積は十分大きくされている。した
がって、導電層２０８ａと導電層２０６ｃおよび２０６
ｄとの対向面積が十分大きくされる。すなわち、ＤＲＡ
Ｍのメモリセルキャパシタの特徴である小占有面積で大
きな容量値を実現するという特徴を備える容量素子を得
ることができる。この図３３および図３４に示す容量素
子が、メモリセルのアレイ構成と同様、必要な数だけ行
および列方向に配置される。

【０２７２】図３５（Ａ）および（Ｂ）は、１つの単位
容量素子の電気的等価回路およびこの発明の実施の形態
２３の第１の容量素子の電気的等価回路を示す図であ
る。図３５（Ａ）に示すように、１つの単位容量素子
は、導電層２０８ａと導電層２０６（２０６ｃまたは２
０６ｄ）とで形成される容量ＣＳ（メモリセルキャパシ
タＭＳに相当）と、ワード線に相当する導電層２０４
（２０４ｄ，２０４ｅ）と半導体基板領域（Ｎウェル）
２１０とで形成される容量Ｃｐを含む。容量Ｃｐおよび
容量ＣＳは、半導体基板領域２１０に並列に接続され
る。容量ＣＳの一方電極がノードＶＡに接続される。半
導体基板領域２１０は、他方電極ノードＶＢに接続され
る。容量Ｃｐを形成するワード線相当導電層２０４（２
０４ｃ〜２０４ｆ）はフローティング状態とされてもよ
く、また一定の電位に固定的に接続されてもよい。容量
Ｃｐは、メモリセルのアクセストランジスタのゲート容
量に相当する。したがって容量Ｃｐの耐圧は、電源電圧
ＶＣＣ以上であり、この導電層２０４（２０４ｄ，２０
４ｅ）に固定的に電源電圧ＶＣＣが与えられても何ら信
頼性が損なわれることはない。一方、メモリセルキャパ
シタに対応する容量ＣＳは、そのキャパシタ絶縁膜が十
分薄くされており、耐圧は小さい。しかしながら、電極
ノードＶＡおよびＶＢの間に印加される電圧は、ＶＣＣ
／２よりも低い電圧レベルであり、その信頼性は何ら損
なわれることはない。

【０２７３】図３５（Ｂ）において、電源ノードＶＡお
よびＶＢの間に、容量ＣＳが複数個並列に接続される。
図３５（Ｂ）においては、容量Ｃｐは、容量ＣＳに比べ
て小さいため示していない。この図３５（Ｂ）に示すよ
うに、容量ＣＳが並列に複数個ノードＶＡおよびＶＢの
間に接続される。容量ＣＳの数をＸとすると、この容量
素子は、Ｘ・ＣＳの容量値を与える。したがって、メモ
リセルキャパシタに相当する単位容量素子ＣＳを並列に
必要な数だけ接続することにより、必要とされる容量値
を有する容量素子を低占有面積で容易に実現することが
できる。

【０２７４】図３６（Ａ）は、この図３３および図３４
に示す容量素子を第１のノード４の電圧安定化のための
容量素子として用いた際の接続態様を示す図である。図
３６（Ａ）において、この容量素子１５の一方電極ノー
ドＶＡが第１の電圧源ＶＣＣに接続され、他方電極ノー
ドＶＢが第１のノード４に接続される。第１のノード４
上の内部電源電圧Ｖ４は、先に説明しているように、基
準電圧Ｖｒｅｆよりも高い電圧レベルであり、したがっ
て電源電圧ＶＣＣと内部電源電圧Ｖ４の差は、ＶＣＣ／
２よりも小さい。したがって安定化容量素子１５の電極
ノードＶＡおよびＶＢ間には、ＶＣＣ／２よりも高い電
圧は印加されず、メモリセルキャパシタと同一のキャパ
シタを複数個並列に接続して用いても、十分にその耐圧
は保証される。

【０２７５】図３６（Ｂ）は、低レベル内部電源電圧を
安定化するための容量素子の接続態様を示す図である。
ｐチャネルＭＯＳトランジスタ８と並列に容量素子１８
が接続される。この容量素子１８の一方電極ノードＶＡ
が第２のノード７に電気的に接続され、他方電極ノード
ＶＢが接地ノード（第２の電圧源）ＶＳＳに電気的に接
続される。第２のノード７上の低レベル内部電源電圧Ｖ
７は、内部電源電圧ＶＳａよりも高い電圧レベルであ
る。したがって、この第２のノード７上の低レベル内部
電源電圧Ｖ７は、基準電圧Ｖｒｅｆよりも低い電圧レベ
ルである。したがってこの低レベル内部電源電圧Ｖ７と
接地電圧ＶＳＳの差は、ＶＣＣ／２よりも小さい。した
がってこの安定化容量１８に対し、図３３および図３４
に示す容量素子を複数個並列に接続して用いても、十分
にその耐圧は保証される。なお、図３６（Ａ）および
（Ｂ）において電極ＶＡおよびＶＢの接続位置は入れ換
えられてもよい。

【０２７６】図３６（Ａ）および（Ｂ）に示すように、
メモリセルと同一の構造を利用し、特にメモリセルキャ
パシタと同一構成を利用して容量値を実現し、このメモ
リセルキャパシタと同一構造の単位容量素子を複数個並
列に接続して安定化容量素子を実現しているため、容易
に低占有面積で必要とされる容量素子を有する安定化容
量を実現することができる。また、メモリセルと同一製
造プロセスでこれらの安定化容量素子を実現することが
でき、何ら製造プロセスを増加させることはない。

【０２７７】［安定化容量素子２］図３７（Ａ）は、こ
の発明の実施の形態２３の第２の安定化容量素子の断面
構造を概略的に示す図である。この図３７（Ａ）に示す
安定化容量素子の構成においては、Ｐ型半導体基板２０
０表面に形成されるＮウェル２１０表面上全体にわたっ
て、ゲート絶縁膜２０３ｃを介してワード線に相当する
導電層２０４ｆが形成される。このワード線相当導電層
２０４ｆは、Ｎウェル２１０のほぼ全表面上にわたって
形成される。このワード線相当導電層２０４ｆ上に、図
示しない層間絶縁膜を介してビット線に相当する導電層
２０５ｂが形成される。このビット線相当導電層２０５
ｂは、ワード線相当導電層２０４ｆとほぼ全面にわたっ
て対向するように形成される。このビット線相当導電層
２０５ｂ上に、メモリセルキャパシタのストレージノー
ドに相当する第１の導電層２０６ｅ１、２０６ｅ２、…
２０６ｅｎがそれぞれ間をおいて形成される。これらの
第１の導電層２０６ｅ１〜２０６ｅｎは、ビット線相当
導電層２０５ｂに共通に電気的に接続される。メモリセ
ルキャパシタのストレージノードの容量形成部分（頭部
の平坦部分）は、ビット線よりも上部に形成される。こ
のため、メモリセルの製造プロセスにおいて、このメモ
リセルキャパシタのストレージノードは、ビット線の製
造後形成される。したがって、この図３７（Ａ）に示す
容量素子の構成においても、先の図３３に示す単位容量
素子と対応の不純物領域とを電気的に接続するためのコ
ンタクト孔の形成と同様にして、メモリセルキャパシタ
製造プロセスと同一製造プロセスで、すなわちメモリセ
ルキャパシタのストレージノードのためのコンタクト孔
の形成プロセスで、これらの第１の導電層２０６ｅ１〜
２０６ｅｎとビット線相当導電層２０５ｂとを電気的に
接続するためのコンタクト孔を形成することができる。
これにより、図３７（Ａ）に示す構成においても、マス
ク数および製造プロセス数を何ら増加させることはな
い。これらの第１の導電層２０６ｅ１〜２０６ｅｎを覆
うように、キャパシタ絶縁膜２０７ｅを介してメモリセ
ルプレート電極層と同一層の第２の導電層２０８ｂが形
成される。

【０２７８】Ｎウェル２１０は、その表面に形成された
高濃度Ｎ型不純物領域２０２ｈを介して電極ノードＶＢ
に接続される。ワード線相当導電層２０４ｆおよび第２
の導電層２０８ｂが電極ノードＶＡに接続される。ビッ
ト線相当導電層２０５ｂは、電極ノードＶＢに接続され
る。

【０２７９】この図３７（Ａ）に示す容量素子の構成に
おいては、ワード線相当導電層２０４ｆとビット線相当
導電層２０５ｂの間の層間絶縁膜により、容量Ｃｑが形
成される。ストレージノードに相当する第１の導電層２
０６ｅ１〜２０６ｅｎと第２の導電層２０８ｂは、その
間のキャパシタ絶縁膜２０７ｅによりｎ個の単位容量素
子の並列接続された容量素子を実現する。したがって、
この第１の導電層２０６ｅ１〜２０６ｅｎ、キャパシタ
絶縁膜２０７ｅおよび第２の導電層２０８ｂにより、ｎ
・ＣＳの容量値を有する容量素子が実現される。

【０２８０】第１の導電層２０６ｅ１〜２０６ｅｎが、
ビット線相当導電層２０５ｂに共通に電気的に接続され
ていても、この容量素子の容量値は、第１の導電層２０
６ｅ１〜２０６ｅｎの第２の導電層２０８ｂに対向する
頭部の平坦部分の表面積により決定される。したがって
第２の導電層２０８ｂと第１の導電層２０６ｅ１〜２０
６ｅｎとキャパシタ絶縁膜２０７ｅにより形成される容
量素子の容量値は、先の図３５（Ｂ）に示す容量素子Ｉ
の容量値と同じである。

【０２８１】ワード線相当導電層２０４ｆとＮウェル２
１０とゲート絶縁膜２０３ｃとにより、容量素子Ｃａが
形成される。Ｎウェル２１０は、不純物領域２０２ｈを
介して電極ノードＶＢに電気的に接続されており、この
Ｎウェル２１０の表面全体が、キャパシタの一方電極と
して機能する。

【０２８２】図３７（Ｂ）は、この図３７（Ａ）に示す
容量素子の電気的等価回路を示す図である。図３７
（Ｂ）に示すように、電極ノードＶＡおよびＶＢの間
に、容量Ｃａ、ＣＳ１、…、ＣＳｎおよびＣｑが並列に
接続される。したがって、このＮウェル２１０表面にほ
ぼ全面にわたって形成されるワード線相当導電層２０４
ｆにより容量Ｃａの値が図３３に示す容量素子の構造よ
りも大きくなり、またビット線相当導電層２０５ｂとワ
ード線相当導電層２０４ｆの間に形成される容量Ｃｑが
追加され、容量値をより大きくすることができる。この
ビット線相当導電層２０５ｂとワード線相当導電層２０
４ｆの間に形成される層間絶縁膜の膜厚は、ゲート絶縁
膜２０３ｃのそれよりも約２０倍程度厚くされている。
これは、配線間の寄生容量による容量結合を防止するた
めである。したがって、容量Ｃｑの容量値は、容量Ｃａ
の容量値の５％程度の値となる。

【０２８３】なお、ビット線相当導電層２０５ｂは、タ
ングステンまたはモリブデンなどの高融点金属とポリシ
リコンとの複合構造または高融点金属シリサイド構造の
いずれで構成されていてもよい。これは、ワード線相当
導電層２０４ｆについても同様である。

【０２８４】［安定化容量素子３］図３８（Ａ）は、こ
の発明の実施の形態２３の第３の安定化容量素子の断面
構造を概略的に示す図である。図３８（Ａ）において、
Ｐ型半導体基板２００表面に、Ｎウェル２１０ａが形成
される。このＮウェル２１０ａは、図３３および図３７
に示すＮウェル２１０に比べて、その表面不純物濃度が
低くされる。このＮウェル２１０ａの表面不純物濃度を
低くすることにより、チャネルを形成しやすくする。Ｎ
ウェル２１０ａのほぼ全表面上にわたって、ゲート絶縁
膜２０３ｄを介してワード線に相当する導電層２０４ｇ
が形成される。このワード線相当導電層２０４ｇ上に、
互いに間をおいて、ストレージノードに相当する第１の
導電層２０６ｆ１〜２０６ｆｎが形成される。これらの
第１の導電層２０６ｆ１〜２０６ｆｎ上に、キャパシタ
絶縁膜２０７ｆを介してセルプレートに相当する第２の
導電層２０８ｃが形成される。第１の導電層２０６ｆ１
〜２０６ｆｎは共通にワード線相当導電層２０４ｇに電
気的に接続される。

【０２８５】Ｎウェル２１０ａの周辺表面に、高濃度Ｐ
型不純物領域２１９と、この不純物領域量２１９に隣接
して、高濃度Ｎ型不純物領域２０２ｉが設けられる。

【０２８６】ワード線相当導電層２０４ｇは電極ノード
ＶＢに電気的に接続され、不純物領域２０２ｉおよび２
１９ならびに第２の導電層２０８ｃは、電極ノードＶＡ
に電気的に接続される。

【０２８７】この図３８（Ａ）に示すように、Ｎウェル
２１０ａの表面不純物濃度を比較的低くして、チャネル
領域２２０を形成する。このチャネル領域２２０は、高
濃度Ｐ型不純物領域２１９に電気的に接続され、キャパ
シタの一方電極を形成する。したがって、このワード線
相当導電層２０４ｇとゲート絶縁膜２０３ｄとチャネル
領域２２０により、ｐチャネルＭＯＳトランジスタを用
いたＭＯＳキャパシタが形成される。先の図３３および
図３７に示すＮウェル２１０は、高濃度Ｎ型不純物領域
に電気的に接続されており、チャネル領域が形成され
ず、その表面が電極として利用されており、表面抵抗は
小さくされている。

【０２８８】しかしながら、この図３８（Ａ）に示すよ
うに、Ｎウェル２１０ａの表面不純物濃度を比較的低く
してチャネル領域２２０を形成することにより、このチ
ャネル領域２２０に、図示しない空乏層領域が形成され
る。この空乏層領域は、電荷が存在しない領域であり、
チャネル領域２２０とウェル２１０ａの間に空乏層容量
が形成され、したがって、この図３８（Ａ）に示すＭＯ
Ｓキャパシタは、ゲート絶縁膜２０３ｄにより形成され
る容量値と空乏層容量による容量値とが加算された容量
値を有し、応じてこの容量素子の容量値を大きくするこ
とができる。

【０２８９】すなわち、図３８（Ｂ）に示すように、電
極ノードＶＡおよびＶＢの間に、単位容量素子ＣＳ１〜
ＣＳｎおよびＭＯＳキャパシタＣｍが電気的に並列に接
続された、面積効率のより優れた容量素子を実現するこ
とができる。高濃度Ｐ型不純物領域２１９は、チャネル
領域２２０に対し電荷を供給し、このチャネル領域２２
０を一方電極として作用させる。一方、高濃度Ｎ型不純
物領域２０２ｉは、Ｎウェル２１０ａに電極ノードＶＡ
の電圧を印加する。したがって、ｐチャネルＭＯＳトラ
ンジスタの構成において、ソース／ドレイン領域となる
高濃度Ｐ型不純物領域２１９の電圧とこのＭＯＳトラン
ジスタの基板領域となるＮウェル２１０ａの電圧が等し
くなり、応じてこのＭＯＳキャパシタを構成するＭＯＳ
トランジスタのしきい値電圧に対する基板効果をなく
し、電極ノードＶＡに印加される電圧にかかわらず、安
定に一定の容量値を実現することができる。

【０２９０】この図３８（Ａ）に示す容量素子を、内部
電源電圧を安定化するための安定化容量として用いる。
この場合に、ＭＯＳキャパシタは、Ｎウェル２１０ａの
表面に、Ｐ型チャネル領域を形成する。したがって、電
極ノードＶＢへは、電極ノードＶＡへ印加される電圧よ
りも低い電圧が印加される。したがって、その接続形態
は、図３６（Ａ）および（Ｂ）に示す接続と同じとな
る。

【０２９１】以上のように、この発明の実施の形態２３
に従えば、安定化容量としてメモリセルと同一構造を有
するキャパシタを利用しているため、小占有面積で大き
な容量値を有する容量を実現することができる。

【０２９２】なお、この半導体集積回路としては、図２
８に示すようなプロセサとＤＲＡＭとが集積化された構
成に限らず、ＤＲＡＭとロジックとが同一半導体チップ
上に集積化された構成であってもよい。

【０２９３】また、図３９に示すように、半導体集積回
路１は、ＤＲＡＭ２３０と、たとえばシステムクロック
であるクロック信号ＣＬＫに同期してデータの入出力を
行なう入出力インタフェース回路２３２を含んでもよ
い。この入出力インタフェース回路２３２は、ＤＲＡＭ
２３０の選択メモリセルとデータの授受を行なう。この
入出力インタフェース回路２３２に含まれる出力部が、
振幅制限機能を備える。ＤＲＡＭ２３０は、通常のＤＲ
ＡＭと同様の構成を備える。この図３９に示すようなク
ロックに同期してデータの入出力を行なうメモリであっ
ても、半導体集積回路１内に、スタックトキャパシタ型
のメモリセルを有するＤＲＡＭが設けられていれば、こ
のメモリセルと同一構成のキャパシタを用いて安定化容
量を実現することができる。

【０２９４】この図３９に示す入出力インタフェース回
路２３２は、また、クロック同期型半導体記憶装置にお
ける入出力バッファの部分であってもよい。

【０２９５】［実施の形態２４］ ［安定化容量の接続形態１］図４０は、出力安定化のた
めの安定化容量の第１の接続態様を示す図である。図４
０において、第１のノード４の電圧安定化のための安定
化容量１５ａが、第１のノード４と第２の電圧源（以
下、単に接地ノードと称す）ＶＳＳとの間に接続され
る。第２のノード７の電圧安定化のための安定化容量１
８は、第２のノード７と接地ノードＶＳＳとの間に接続
される。

【０２９６】出力回路１０の動作時、第１のノード４か
ら出力ノード９へ電流が流れる場合第１の電源回路５
の、ＭＯＳトランジスタ５ａまたは５ｃを介して電流が
供給され、またこの安定化容量１５ａを介して電流ｉａ
が供給される。ＭＯＳトランジスタ５ａまたは５ｃは、
そのオン抵抗は比較的高い。第１のノード４の電圧が急
激に変化する場合、安定化容量１５ａの蓄積電荷が第１
のノード４を介して出力回路１０へ与えられる。第１の
ノード４の電圧変化時において、この第１のノード４の
電圧が高速に変化する場合、安定化容量１５ａのインピ
ーダンス（１／ｊ・ｗ・ｃ）は、ＭＯＳトランジスタ５
ａまたは５ｃのインピーダンス（オン抵抗）よりも小さ
い。この場合、安定化容量１５ａは、その蓄積電荷を第
１のノード４へ与えるとともに、接地ノードＶＳＳから
電荷を取込み、第１のノード４へ供給する。したがっ
て、この出力回路１０が動作し、第１のノード４の電圧
レベルが高速に変化する場合には、安定化容量１５ａを
介して接地ノードＶＳＳから第１のノード４へ電流ｉａ
が等価的に流れる。

【０２９７】一方、この出力回路１０の動作時、出力ノ
ード９が放電される場合には、第２のノード７の電圧レ
ベルが高速で変化する。この場合、安定化容量１８のイ
ンピーダンスが第２の電源回路８に含まれるＭＯＳトラ
ンジスタ８ａまたは８ｃのオン抵抗よりも小さく、この
第２のノード７に出力ノード９から与えられた電流が、
安定化容量１８を介して接地ノードＶＳＳへ放電され
る。これらの安定化容量１５ａおよび１８を電流ｉａお
よびｉｂがそれぞれ流れるのは、この出力回路１０の動
作時の過渡的な状態であり、これらの第１のノード４お
よび第２のノード７の電圧レベルは、過渡状態では、こ
の出力ノード９に接続される負荷容量の容量値と安定化
容量１５ａまたは１８の容量値により決定される。すな
わち、負荷容量と安定化容量１５ａまたは１８との電荷
の容量分割による電圧レベルにより決定される。

【０２９８】この図４０に示す安定化容量の接続形態で
は、安定化容量１５ａおよび１８はともに接地ノードＶ
ＳＳにその一方の電極ノードが電気的に接続される。し
たがって、半導体集積回路のレイアウトにおいて、近傍
に接地線しか存在しない領域においても容易にこれらの
安定化容量１５ａおよび１８を配置することができる。

【０２９９】［接続形態２］図４１は、この発明の実施
の形態２４における安定化容量の第２の接続態様を示す
図である。この図４１に示す構成においては、第２のノ
ード７の電圧を安定化するための安定化容量１８ａが、
第１の電圧源（以下、電源ノードと称す）ＶＣＣと第２
のノード７の間に接続される。第１のノード４の電圧を
安定化するための安定化容量１５は、図１に示す配置と
同様、電源ノードＶＣＣと第１のノード４の間に接続さ
れる。

【０３００】出力回路１０の動作時において、出力ノー
ド９が高レベルに充電される場合、電流ドライブＭＯＳ
トランジスタのインピーダンス（オン抵抗）よりも、安
定化容量１５のインピーダンスが小さく、この安定化容
量１５を介して電流ｉｃが第１のノード４へ供給され、
出力回路１０を介して出力ノード９へ伝達される。この
安定化容量１５を介して電流ｉｃが流れるのは、第１の
ノード４の電圧レベルが急激に低下し、安定化容量１５
の電極に蓄積された電荷が減少すると、その減少した電
荷を補償するため電源ノードＶＣＣから電荷が、安定化
容量１５の第１のノード４に接続される電極へ供給され
るためである。つまり、この第１のノード４に接続され
る電極に蓄積される電荷Ｑは、Ｃ１５・Ｖ１５で与えら
れる。ここで、Ｃ１５は、安定化容量１５の容量値を示
し、Ｖ１５は、その安定化容量１５の電極間に印加され
る電圧を示す。したがって、第１のノード４の電圧が急
激に低下した場合、安定化容量１５に印加される電圧Ｖ
１５が大きくなり、等価的に電荷量Ｑが大きくなり、こ
の増加する電荷量Ｑは、電源ノードＶＣＣから供給され
る。

【０３０１】一方、出力回路１０が出力ノード９を低レ
ベルに放電する場合、第２の電源回路８のＭＯＳトラン
ジスタ８ａまたは８ｃのインピーダンスは大きく、低イ
ンピーダンス状態の安定化容量１８ａを介して第２のノ
ード７から電源ノードＶＣＣに電流ｉｄが流れる。この
場合においても、安定化容量１８ａへ伝達された電荷が
電源ノードＶＣＣにより吸収されるので、等価的に電流
ｉｄが流れる。

【０３０２】この図４１に示す接続態様の場合、安定化
容量１５および１８ａは、電源ノードＶＣＣに結合され
る。したがって、この安定化容量１５および１８ａの配
置領域近傍において接地線が配設されていない領域にお
いてこれらの安定化容量１５および１８ａを配置するこ
とができ、これらの安定化容量１５および１８ａのレイ
アウトの自由度が向上する。

【０３０３】［接続形態３］図４２は、この発明の実施
の形態２４における安定化容量の第３の接続形態を示す
図である。この図４２に示す構成においては、第１のノ
ード４の電圧を安定化するための安定化容量１５ｂが、
第１のノード４と信号出力のために与えられる電源電圧
ＶＣＣＱを与える第３の電圧源（以下、出力電源と称
す）ＶＣＣＱの間に接続される。第２のノード７の電圧
レベルを安定化するための安定化容量１８ｂは、第２の
ノード７と信号出力のための接地電圧ＶＳＳＱを与える
第４の電圧源（以下、出力接地ノードと称す）ＶＳＳＱ
の間に接続される。

【０３０４】ＭＯＳトランジスタ５のソースには、出力
電源ノードＶＣＣＱと別に設けられた電源電圧ＶＣＣが
与えられる。ＭＯＳトランジスタ８のソースへは、この
出力接地ノードＶＳＳＱに与えられる接地電圧ＶＳＳＱ
と別に設けられた第２の電圧源からの接地電圧ＶＳＳが
供給される。

【０３０５】出力のための電源電圧ＶＣＣＱおよび接地
電圧ＶＳＳＱは、出力回路の動作時信号出力のために大
きな電流が消費されるため、この消費電流を安定に供給
するために、内部回路のための電源と別に与えられる。
出力回路１０の動作時において、急激に大きな動作電流
が流れるのは、安定化容量１５ｂおよび１８ｂにおいて
である。したがって、これらの安定化容量１５ｂの一方
電極を出力電源ノードＶＣＣＱに接続し、かつ安定化容
量１８ｂの一方電極ノードを出力接地ノードＶＳＳＱに
接続することにより、出力回路１０の動作時の大きな消
費電流を安定に供給することができる。また、電源電圧
ＶＣＣおよび接地電圧ＶＳＳは、他の内部回路との動作
電源電圧として用いられる。したがって、この第１のノ
ード４および第２のノード７の内部電源電圧の電圧レベ
ルを設定する回路は、この出力電源ノードＶＣＣＱおよ
び出力接地ノードＶＳＳＱ近傍に配置する必要がなく、
第１および第２のノード４および７の電圧を設定するた
めの回路のレイアウトに対する制限が少なくなり、設計
の自由度が改善される。

【０３０６】この図４２に示す安定化容量１５ｂおよび
１８ｂの動作は、それぞれ、図４１に示す安定化容量１
５および図４に示す安定化容量１８のそれと同じである
（単に接続されるノードが異なるだけである）。

【０３０７】［接続形態４］図４３は、この発明の実施
の形態２４における安定化容量の第４の接続形態を示す
図である。この図４３に示す構成においては、電源ノー
ドＶＣＣと第１のノード４の間に安定化容量１５が接続
され、第２のノード７と接地ノードＶＳＳの間に安定化
容量１８が接続される。さらに、第１のノード４と第２
のノード７との間に容量素子３００が接続される。

【０３０８】この図４３に示すように、第１のノード４
と第２のノード７に別の容量素子３００を新たに接続す
ることにより、以下の効果が得られる。

【０３０９】出力回路１０が動作し、出力ノード９を放
電するとき、この第２のノード７へ出力回路１０を介し
て与えられる放電電流は、第２の電源回路８のＭＯＳト
ランジスタ８ａまたは８ｃのインピーダンスが高いた
め、安定化容量１８を介して放電され、また同時に、容
量素子３００および１５を介して電源ノードＶＣＣへも
放電される。したがって、接地ノードＶＳＳへの放電電
流が低減され、この接地電圧ＶＳＳのノイズを低減する
ことができる。同様、出力回路１０がこの出力ノード９
を充電する場合、第１の電源回路５のＭＯＳトランジス
タ５ａまたは５ｃのインピーダンスが高いため、安定化
容量素子１５を介して第１のノード４へ電流が供給され
てまた接地ノードＶＳＳから容量素子１８および３００
を介して第１のノードへ電流が供給される。この接地ノ
ードＶＳＳから容量素子１８および３００を介して第１
のノード４へ電流が流れるのは、容量素子３００の一方
電極が第１のノード４に接続されており、この容量素子
３００の電極に蓄積された電荷量が少なくなったとき、
この容量素子３００を介して過渡的に電流が流れる。こ
のとき、ＭＯＳトランジスタ８ａまたは８ｃのインピー
ダンスは高いため、容量素子１８を介して容量素子３０
０へ電荷が供給される。

【０３１０】したがって、この充放電電流を接地ノード
ＶＳＳおよび電源ノードＶＣＣ両者に分散させることが
でき、出力回路１０の動作時における電源ノイズ（電源
電圧ＶＣＣおよび接地電圧ＶＳＳ両者に生じるノイズ）
を小さくすることができる。加えて、この安定化容量素
子３００を設けることにより、第１のノード４および第
２のノード７に対する安定化容量の容量値を面積増大を
伴うことなく増加させることができる。以下にこの安定
化容量素子の面積効率向上について説明する。

【０３１１】図４４は、第２のノードに対する安定化容
量の等価回路を示す図である。第２のノード７に対して
は、安定化容量１８と並列に容量素子３００および１５
の直列体が接続される。今、安定化容量１５の容量値を
Ｃｖ、安定化容量１８の容量値をＣｇ、および容量素子
３００の容量値をＣｃとし、第２のノード７に接続する
安定化容量全体の容量Ｃｔを求める。この合成容量値Ｃ
ｔは次式で表わされる： Ｃｔ＝Ｃｇ＋Ｃｖ・Ｃｃ／（Ｃｖ＋Ｃｃ） …（１１） 容量素子１５、１８および３００の容量値の合計は、面
積を一定とするという仮定により、一定値Ｋをとると仮
定する： Ｃｖ＋Ｃｇ＋Ｃｃ＝Ｋ …（１２） 容量１５および１８の容量値ＣｖおよびＣｇは、互いに
等しいと仮定する。

【０３１２】Ｃｖ＝Ｃｇ …（１３） 上式（１２）および（１３）より、次式が得られる： Ｃｃ＝Ｋ−２・Ｃｇ …（１４） 式（１４）を式（１１）に代入すると、次式が得られ
る： Ｃｔ＝Ｃｇ＋Ｃｇ・（Ｋ−２・Ｃｇ）／（Ｃｇ＋Ｋ−２・Ｃｇ） ＝Ｃｇ＋Ｃｇ・（Ｋ−２・Ｃｇ）（Ｋ−Ｃｇ）^-1 …（１５） 容量値Ｃｇについての合成容量値Ｃｔの最大値を求める
ため、上式（１５）をＣｇで微分する。

【０３１３】 ｄＣｔ／ｄＣｇ＝１＋（Ｋ−２・Ｃｇ）・（Ｋ−Ｃｇ）^-1＋Ｃｇ・（−２）・ （Ｋ−Ｃｇ）^-1＋Ｃｇ・（Ｋ−２・Ｃｇ）・（−１）・ （−１）・（Ｋ−Ｃｇ）^-2 ＝（３・Ｃｇ² −６・Ｋ・Ｃｇ＋２・Ｋ² ）／（Ｃｇ−Ｋ）² …（１６） 極値は、上式（１６）を０と置くことにより求められ
る。

【０３１４】 ３・Ｃｇ² −６・Ｋ・Ｃｇ＋２・Ｋ² ＝０ …（１７） 上記（１７）を解くと、次式が求められる。

【０３１５】 Ｃｇ＝（１±１／√３）・Ｋ …（１８） 容量値Ｃｇの値域は０とＫの間である。したがって、上
式（１８）から、極大値を与える容量値Ｃｇの値が合成
容量Ｃｔの最大値を与える。この最大値を与える容量値
Ｃｇは、次式で与えられる。

【０３１６】 Ｃｇ＝（１−１／√３）・Ｋ …（１８ａ） 上式（１８ａ）を上式（１４）へ代入すると次式が得ら
れる。

【０３１７】 Ｃｃ＝（−１＋２／√３）・Ｋ …（１９） 容量値Ｃｃの値域は、０≦Ｃｃ≦Ｋであり、上式（１
９）はこの条件を満足している。これらの式（１８ａ）
および（１９）を、式（１５）に代入すると、合成容量
Ｃｔの最大値Ｃｔｍａｘが求められる。

【０３１８】Ｃｔｍａｘ＝（４−２√３）・Ｋ 全体の容量を１とすると、Ｋ＝１である。このときに
は、合成容量Ｃｔの最大値Ｃｔｍａｘは次式で表わされ
る。

【０３１９】 したがって、容量値Ｃｇを０．５とし、また容量値Ｃｖ
を０．５とし、２つの安定化容量１５および１８のみを
用いた場合に比べて、それぞれ第１のノード４および第
２のノード７に接続される安定化容量の容量値は、それ
ぞれ０．０３５９だけ増加させることができ、応じて全
体として、安定化容量の容量値を約７．２％増大するこ
とができる。これは逆に言えば、容量素子１５、１８お
よび３００の３つの容量素子を接続することにより、安
定化容量の占有面積を低減することができる。

【０３２０】図４５（Ａ）に、これらの容量素子の容量
値と合成容量Ｃｔの具体的値を示し、図４５（Ｂ）に合
成容量の容量値Ｃｔと安定化容量１８の容量値Ｃｇの関
係を示す。図４５（Ｂ）において、縦軸には合成容量Ｃ
ｔの容量値（単位Ｋ＝１）を示し、横軸に、安定化容量
１８の容量値Ｃｇを示す。この図４５（Ａ）および
（Ｂ）に示すように、合成容量Ｃｔの容量値は、容量値
ＣｖおよびＣｇが０．４であり、容量Ｃｃが０．２のと
き０．５よりも大きな０．５３という値をとっている。
すなわち、容量値ＣｖおよびＣｇの容量値を０．１から
０．４まで増加させると、合成容量Ｃｔの容量値もそれ
につれて大きくなり、この領域を超えると、合成容量Ｃ
ｔの容量値が小さくされる。

【０３２１】図４６（Ａ）は、この図４５（Ｂ）に示す
領域ＤＭの近傍における各容量値の具体的値を示し、図
４６（Ｂ）に、この領域ＤＭにおける合成容量Ｃｔの容
量値と安定化容量１８の容量値Ｃｇの関係を示す。この
図４６（Ｂ）においても、縦軸に合成容量Ｃｔの容量値
を示し、横軸に安定化容量１８の容量値Ｃｇを示す。こ
の図４６（Ａ）および（Ｂ）においても、Ｋ＝１として
いる。

【０３２２】この図４６（Ａ）に示すように、容量値Ｃ
ｖおよびＣｇの値が０．３９から０．４にまで増加する
と、応じて合成容量Ｃｔの容量値も増加する。前述の容
量値ＣｖおよびＣｇの値が０．４３よりも大きくなる
と、合成容量Ｃｔの容量値が小さくなる。したがって、
先に式で示したように、Ｃｇ＝Ｃｖ＝０．４２２６かつ
Ｃｃ＝０．１５４７の値に設定したとき、電圧安定化の
ための容量素子の容量値を最も大きくすることができ
る。Ｃｇ／Ｃｔｍａｘ＝０．４２２６／０．５３５９＝
０．７９であり、したがって、出力ノード９の充放電時
において、この第２のノード７の放電電流の７９％を容
量素子１８が放電し、一方、残りの２１％の電流を容量
素子３００および１５へ流すことができ、接地ノードＶ
ＳＳのノイズを小さくすることができる。これはまた、
第１のノード４の場合も同様であり、第１のノード４へ
は、７１％の電流が安定化容量１５を介して電源ノード
ＶＣＣから供給され、残りの２１％の電流が容量素子３
００および１８を介して接地ノードＶＳＳから供給され
る。電源電圧ＶＣＣのノイズを小さくすることができ
る。

【０３２３】すなわち、この接続形態４に従えば、第１
のノードと第２のノードの間に、追加の容量素子を接続
するように構成したため、面積増加を伴うことなく第１
のノードおよび第２のノードに接続される安定化容量の
容量値を大きくすることができ、逆に言えば、この安定
化容量の占有面積を低減することができる。また、第１
のノード４の充電電流および第２のノード７の放電電流
を電源ノードおよび接地ノードに分散させることがで
き、これらの電源電圧ＶＣＣおよび接地電圧ＶＳＳのノ
イズを低減することができ、内部回路がこの電源ノイズ
の影響により誤動作をするのを防止することができる。

【０３２４】［接続形態５］図４７は、この発明の実施
の形態２４における安定化容量素子の第５の接続形態を
示す図である。この図４７に示す構成においては、安定
化容量１５が、出力電源ノードＶＣＣＱと第１のノード
４の間に接続され、安定化容量１８が、第２のノード７
と出力接地ノードＶＳＳＱの間の接続され、第１のノー
ド４と第２のノード７の間に容量素子３００が接続され
る。他の構成は、図４３に示す構成と同じである。

【０３２５】この図４７に示す構成においては、出力回
路１０の動作時において、大きな電流を消費する安定化
容量１５および１８は、出力専用の電源ノードＶＣＣＱ
および接地ノードＶＳＳＱにそれぞれ接続する。一方、
この第１のノード４および第２のノード７上に内部電源
電圧を発生する回路部分は、この安定化容量１５、１８
および３００に比べて大きな電流は消費しない。したが
って、これらのＭＯＳトランジスタ５のソースを電源ノ
ードＶＣＣに接続し、ＭＯＳトランジスタ８の接地ノー
ドを接地ノードＶＳＳに接続する。これらの電源ノード
上の電源電圧ＶＣＣおよび接地ノード上の接地電圧ＶＳ
Ｓは内部回路においても利用される。したがって、内部
回路の動作に悪影響を及ぼすことなく安定に出力回路１
０の動作時において、出力電源ノードＶＣＣＱおよび出
力接地ノードＶＳＳＱから充放電電流を供給することが
できる。これにより、内部電源電圧を発生する回路を半
導体チップ上の適当な場所に配置することができ、レイ
アウトの自由度が改善される（内部電源電圧発生回路を
常に出力回路近傍に配置する必要がなくなるため）。ま
た、出力電源ノードＶＣＣＱおよび出力接地ノードＶＳ
ＳＱは出力専用に設けられており、安定にこの出力ノー
ド９に対する充放電電流を供給することができる。

【０３２６】［接続形態６］図４８は、この発明の実施
の形態２４における安定化容量の第６の接続形態を示す
図である。図４８において、電源ノードＶＣＣと第１の
ノード４の間に安定化容量素子１５ｃが接続されかつ第
１のノード４と接地ノードＶＳＳの間に安定化容量素子
１５ｄが接続される。また、第２のノード７と接地ノー
ドＶＳＳの間に安定化容量素子１８ｃが接続されかつ第
２のノード７と電源ノードＶＣＣの間に安定化容量素子
１８ｄが接続される。これらの安定化容量素子１５ｃお
よび１５ｄの容量値は、Ｃｖ／２と安定化容量１５の容
量値Ｃｖの半分に設定され、また安定化容量素子１８ｃ
および１８ｄの容量値もＣｇ／２とそれぞれ安定化容量
１８の容量値Ｃｇの半分の値に設定される。この場合、
第１の出力ノード４には、安定化容量素子１５ｃおよび
１５ｄが並列に接続されるため、合成容量値はＣｖであ
る。同様、第２の出力ノード７においても、容量素子１
８ｃおよび１８ｄが並列に接続されるため、この第２の
出力ノード７に対する容量の容量値はＣｇである。

【０３２７】出力回路１０が動作し、出力ノード９の充
電時においては、第１のノード４へ安定化容量素子１５
ｃおよび１５ｄを介して電流が供給される。この場合、
充電電流は、電源ノードＶＣＣと接地ノードＶＳＳ両者
から供給される。したがって、電源ノードＶＣＣにおけ
るノイズの大きさは、容量値Ｃｖの安定化容量が１個だ
け設けられている場合のノイズの大きさの約半分にする
ことができる。また、接地ノードＶＳＳにおいても同
様、その電圧低下量は、容量値Ｃｖの容量が接続されて
いる場合の半分の大きさに設定することができる。

【０３２８】同様、出力回路１０の動作時、出力ノード
９の放電時において、第２のノード７から安定化容量素
子１８ｃおよび１８ｄを介して電流が流れる。この安定
化容量素子１８ｃおよび１８ｄの放電電流は、接地ノー
ドＶＳＳおよび電源ノードＶＣＣへそれぞれ流れ込む。
したがって、この場合においても、放電電流が同じ大き
さの容量値を有する安定化容量素子１８ｃおよび１８ｄ
を介して放電されるため、放電電流がほぼ２分割され、
接地電圧ノードＶＳＳおよび電源ノードＶＣＣにおける
電圧上昇度、すなわちノイズの大きさは容量値Ｃｇの容
量が接続されている場合のほぼ半分にすることができ
る。

【０３２９】以上のように、この接続形態６に従えば、
第１のノード４および第２のノード７それぞれに対し、
電源ノードおよび接地ノードの間に容量素子を接続して
いるため、充放電電流を電源ノードＶＣＣおよび接地ノ
ードＶＳＳに分散させることができ、出力回路１０の動
作時における電源ノイズの大きさをほぼ半分に低減する
ことができ、出力回路１０の動作時における内部回路の
誤動作を防止することができる。

【０３３０】［接続形態７］図４９は、この発明の実施
の形態２４における安定化容量の第７の接続形態を示す
図である。図４９に示す接続形態においては、第１のノ
ード４と出力専用の出力電源ノードＶＣＣＱの間に、安
定化容量素子１５ｅが接続され、また第１のノード４と
出力専用の出力接地ノードＶＳＳＱの間に安定化容量素
子１５ｆが接続される。第２のノード７と出力専用の出
力接地ノードＶＳＳＱの間に安定化容量素子１８ｇが接
続され、第２のノード７と出力電源ノードＶＣＣＱの間
に安定化容量素子１８ｆが接続される。容量素子１５ｅ
および１５ｆは、容量値Ｃｖ／２をそれぞれ有し、容量
素子１８ｅおよび１８ｆは、容量値Ｃｇ／２をそれぞれ
有する。これらの容量素子の容量値はすべて等しくされ
る。

【０３３１】この図４９に示す接続形態において、出力
回路１０の動作時において、出力ノード９の充電時に
は、出力電源ノードＶＣＣＱおよび出力接地ノードＶＳ
ＳＱから安定化容量素子１５ｅおよび１５ｆを介して第
１のノード４へ充電電流が供給される。内部回路の動作
電源電圧を供給する電源ノードＶＣＣからは信号出力
時、電流は流れない（ＭＯＳトランジスタ５ａまたは５
ｃのインピーダンスが比較的高い）。この場合において
も、充電電流は出力電源ノードＶＣＣＱおよび出力接地
ノードＶＳＳＱに分散されるため、これらのノードＶＣ
ＣＱおよびＶＳＳＱにおけるノイズを半減することがで
きる。

【０３３２】同様、出力回路１０の動作時において出力
ノード９の放電時において、第２のノード７へ流れ込む
放電電流は、安定化容量素子１８ｅを介して出力接地ノ
ードＶＳＳＱに流れかつ安定化容量素子１８ｆを介して
出力電源ノードＶＣＣＱへ流れる。したがって、この放
電電流も出力接地ノードＶＳＳＱおよび出力電源ノード
ＶＣＣＱに流れ、放電電流が分散されるため、これらの
ノードにおけるノイズが容量値Ｃｇを有する安定化容量
素子が１つ設けられている場合に比べて半減することが
できる。また、出力電源電圧ＶＣＣＱおよびＶＳＳＱに
ノイズが生じても、電源電圧ＶＣＣおよびＶＳＳは、そ
の影響を受けず、内部回路は安定に動作する。

【０３３３】［接続形態８］図５０は、この発明の実施
の形態２４における安定化容量の第８の接続形態を示す
図である。図５０において、第１のノード４と電源ノー
ドＶＣＣの間に容量値Ｃｖ／２を有する安定化容量素子
１５ｇが接続され、また第１のノード４と接地ノードＶ
ＳＳの間に容量値Ｃｖ／２を有する安定化容量素子１５
ｈが接続される。第２のノードと接地ノードＶＳＳの間
に容量値Ｃｇ／２を安定化容量素子１８ｇが接続され、
第２のノード７と電源ノードＶＣＣの間に容量値Ｃｇ／
２を有する安定化容量素子１８ｈが接続される。さら
に、第１のノード４と第２のノード７の間に、容量値Ｃ
ｃを有する安定化容量素子３００が接続される。

【０３３４】この接続形態においては、出力回路１０が
動作し、出力ノード９を充電する場合、第１のノード４
へは、安定化容量素子１５ｇおよび１５ｈを介して電流
が供給され、さらに、安定化容量素子１８ｇおよび１８
ｈならびに安定化容量素子３００を介して充電電流が供
給される。電源ノードＶＣＣにおける充電電流のための
変動の大きさおよび接地ノードＶＳＳにおける充電電流
のための接地電圧ＶＳＳの変動の大きさは、容量値Ｃｖ
を有する安定化容量および容量値Ｃｇを有する安定化容
量を用いた場合に比べて半分にすることができる。ま
た、この図５０に示す接続形態では、第１のノード４と
第２のノード７の間の容量素子３００により、占有面積
を増加させることなく第１のノード４および第２のノー
ド７に接続される安定化容量の容量値を大きくすること
ができる。これにより、ＭＯＳトランジスタ５ａまたは
５ｃおよび８ａまたは８ｃのオン抵抗が比較的大きい場
合においても、第１のノード４および第２のノード７の
電圧を安定化させて、安定に出力ノード９に所望の振幅
を有する信号を高速に出力することができる。

【０３３５】［接続形態９］図５１は、この発明の実施
の形態２４における安定化容量の第９の接続形態を示す
図である。図５１に示す構成においては、安定化容量素
子は、出力電源ノードＶＣＣＱおよび出力接地ノードＶ
ＳＳＱに接続される。すなわち、第１のノード４と出力
電源ノードＶＣＣＱの間に安定化容量素子１５ｉが接続
され、第１のノード４と出力接地ノードＶＳＳＱの間に
安定化容量素子１５ｊが接続される。第２のノード７と
出力接地ノードＶＳＳＱの間に安定化容量素子１８ｉが
接続され、第２のノード７と出力電源ノードＶＣＣＱの
間に安定化容量素子１８ｊが接続される。第１のノード
４と第２のノード７の間に安定化容量素子３００が接続
される。他の構成は図５０に示す構成と同じであり、対
応する部分には参照番号を付す。

【０３３６】この図５１に示す構成において、出力電源
ノードＶＣＣＱおよび出力接地ノードＶＳＳＱを安定化
容量素子に接続しており、出力回路１０の動作時におけ
る出力ノード９の充放電電流は、これらの出力電源ノー
ドＶＣＣＱおよび出力接地ノードＶＳＳＱに流れるた
め、出力回路１０の動作時において第１のノード４およ
び第２のノード７の電圧の変動を抑制して、安定に出力
ノード９に所望の振幅の出力信号を生成することができ
る。また、第１のノード４および第２のノード７に内部
電源電圧を発生する回路部分は電源電圧ＶＣＣおよび接
地電圧ＶＳＳを利用しており、信号出力時のノイズの影
響を受けることなく安定に動作し、またこれらの電圧Ｖ
ＣＣおよびＶＳＳを内部回路は利用しており、この内部
電源電圧を発生する回路部分を適当な位置に配置するこ
とが可能となり、レイアウトの自由度が向上する。

【０３３７】この実施の形態２４の安定化容量を利用す
れば、電源電圧ＶＣＣおよびＶＳＳの変動を制御するこ
とができ、基準電圧Ｖｒｅｆを内部で発生する場合、安
定に一定電圧レベルに基準電圧Ｖｒｅｆを保持すること
ができる。

【０３３８】［実施の形態２５］図５２は、この発明の
実施の形態２５に従う半導体集積回路の構成を概略的に
示す図である。図５２において、この半導体集積回路
は、電源電圧Ｖｃｃを所定レベルに降下させて第１のノ
ード４へ伝達する電圧降下回路３１０と、接地電圧ＶＳ
Ｓよりも高い電圧レベルの電圧を生成して第２のノード
７へ伝達する電圧上昇回路３１２と、第１のノード４上
の電圧レベルを安定化する安定化容量３１４と、第２の
ノード７上の電圧を安定化するための安定化容量３１６
を含む。

【０３３９】出力回路１０は、この第１のノード４およ
び第２のノード７上の電圧を動作電源電圧として動作す
る。

【０３４０】電圧降下回路３１０および電圧上昇回路３
１２は、所定の電圧レベルの電源電圧を生成して第１の
ノード４および第２のノード７へ伝達する。これらの電
圧降下回路３１０および電圧上昇回路３１２は、高入力
インピーダンスを有する入力部に基準電圧を受ける必要
はなく、所定レベルの電圧を生成する機能を備えていれ
ばよい。

【０３４１】また、安定化容量３１４および３１６は、
第１のノード４および第２のノード７の電圧を安定化す
る構成を備え、図１およびこの実施の形態２４における
第１の接続形態から第９の接続形態のいずれの接続形態
を有していてもよい。

【０３４２】［実施の形態２６］図５３は、この発明の
実施の形態２６に従う半導体集積回路の全体の構成を概
略的に示す図である。図５３において、半導体集積回路
１は、所定の処理を行なうロジックまたはプロセッサで
構成される処理回路４００と、この処理回路４００のた
めのデータを格納するメモリ４０２を含む。このメモリ
４０２は、たとえばダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）である。処理回路４００は、イン
タフェース回路４０３を介して内部データバス４０４に
結合される。このインタフェース回路４０３は、小振幅
信号の入出力を行なう。内部データバス４０４は、その
ビット幅がたとえば１２８ビットから１Ｋビットであ
る。

【０３４３】メモリ４０２は、行列状に配列される複数
のメモリセルを有するメモリアレイ４０５ａおよび４０
５ｂと、メモリアレイ４０５ａの各列（ビット線対）に
対応して設けられ、活性化時対応の列上のメモリセルデ
ータの検知、増幅およびラッチを行なう複数のセンスア
ンプを含むセンスアンプ帯４０６ａと、メモリアレイ４
０５ｂの各列に対応して設けられ、活性化時対応の列上
のメモリセルデータの検知、増幅およびラッチを行なう
複数のセンスアンプを含むセンスアンプ帯４０６ｂと、
図示しないアドレス信号に従ってメモリセルアレイ４０
５ａおよび４０５ｂの一方の列を選択する列デコーダ４
０７と、列デコーダ４０７により選択された列上のメモ
リセルとデータの授受を行なうインタフェース回路４０
８ａおよび４０８ｂを含む。インタフェース回路４０８
ａは、メモリアレイ４０５ａの選択メモリセルとデータ
の授受を行ない、インタフェース回路４０８ｂは、メモ
リアレイ４０５ｂの選択メモリセルとデータの授受を行
なう。これらのインタフェース回路４０８ａおよび４０
８ｂは、共通に内部データバス４０４に結合される。

【０３４４】インタフェース回路４０８ａおよび４０８
ｂが、共通に内部データバス４０４に結合されているの
は、通常動作時においてはメモリアレイ４０５ａおよび
４０５ｂの一方のみが、処理回路４００とデータの転送
を行なうためである。したがって、このメモリアレイ４
０５ａおよび４０５ｂは、たとえばバンク構成であって
もよい。

【０３４５】インタフェース回路４０８ａおよび４０８
ｂは、処理回路４００に対して設けられたインタフェー
ス回路４０３と同様、小振幅信号の授受を行なう。この
インタフェース回路４０８ａおよび４０８ｂは、図５３
においては、列デコーダ４０７により選択された列上の
センスアンプと信号の授受を行なうように示される。

【０３４６】内部データバス４０４を、列方向に沿って
メモリアレイ４０５ａ上を渡って延在させて配置するこ
とにより、特別な配線専用領域を配置する必要がなく、
チップ面積が低減される。インタフェース回路４０８ａ
および４０８ｂが、メモリアレイ４０５ａおよび４０５
ｂの間の領域に配設されるのは、内部データバス４０４
の長さをメモリアレイ４０５ａおよび４０５ｂに対して
実質的にほぼ同じとし、データ転送（書込／読出）に要
する時間を同じとするためである（信号伝搬遅延時間を
同じとする）。このため、内部データバス４０４は、各
バス線の長さが、たとえば数ｍｍ程度の長さとなる。し
たがって、内部データバス４０４の配線長さは比較的長
いため、低抵抗の第３層アルミニウム配線などの金属配
線を用いても、比較的大きな寄生抵抗および寄生容量が
存在する。このため、インタフェース回路４０３、４０
８ａおよび４０８ｂを用いて小振幅信号の転送を行なう
ことにより、高速のデータ転送を実現する。また小振幅
信号の転送により、信号振幅を小さくして、信号線の充
放電電流を低減し、内部データバス駆動時の消費電流の
低減およびノイズ発生を抑制する。このインタフェース
回路４０３、４０８ａおよび４０８ｂにおける小振幅信
号の転送を可能にするために、電源回路４１０が設けら
れ、この内部データバス４０４とデータの授受を行なう
回路の出力信号振幅を制限する。

【０３４７】図５４は、図５３に示す電源回路４１０、
インタフェース回路４０３、４０８ａおよび４０８ｂの
構成を概略的に示す図である。メモリアレイ４０５ａお
よび４０５ｂに対するインタフェース回路４０８ａおよ
び４０８ｂは、同じ構成を備えるため、図５４において
は、メモリアレイ４０５に対するインタフェース回路４
０８として両者を代表的に示す。

【０３４８】内部データバス４０４は、メモリ４０２か
ら読出されたデータを伝達するための読出データバス４
０４Ｒと、メモリ４０２へ書込むデータを転送する書込
データバス４０４Ｗを含む。読出データバス４０４Ｒお
よび書込データバス４０４Ｗを別々に設けることによ
り、データ書込モードおよびデータ読出モードのモード
切換時におけるデータ衝突の防止を図る。

【０３４９】読出データバス４０４Ｒは、読出データバ
ス線４０４ｒ−０〜４０４ｒ−ｍを含む。これらのデー
タバス線４０４ｒ−０〜４０４ｒ−ｍは、それぞれがメ
モリセルから読出されたデータを伝達する。書込データ
バス４０４Ｗは、書込データバス線４０４ｗ−０〜４０
４ｗ−ｍを含む。これらの書込データバス線４０４ｗ−
０〜４０４ｗ−ｍも、それぞれ、メモリセルへの書込デ
ータを転送する。バス線を単線構造とすることにより、
バスの占有面積を低減する。

【０３５０】内部電源回路４１０は、所定の電圧レベル
の基準電圧Ｖｒｅｆを発生する基準電圧発生回路４１７
と、この基準電圧発生回路４１７からの基準電圧Ｖｒｅ
ｆに基づいて第１の内部電圧ＶＣａを発生する第１の電
圧発生回路２と、基準電圧発生回路４１７からの基準電
圧Ｖｒｅｆに従って第２の内部電圧ＶＳａを発生する第
２の電圧発生回路３と、第１の電圧発生回路２からの第
１の内部電圧ＶＣａに従って第１の電源電圧を生成する
第１の電源回路５と、第２の電圧発生回路３からの第２
の内部電圧ＶＳａに従って第２の電源電圧を生成する第
２の電源回路８を含む。これらの第１の電圧発生回路
２、第２の電圧発生回路３、第１の電源回路５、および
第２の電源回路８は、先の図１から図２４において示し
た回路と構成が同じである。基準電圧発生回路４１７
は、この第１および第２の電源回路５および８が発生す
る電源電圧の１／２の電圧レベルの基準電圧Ｖｒｅｆを
生成する（図３参照）。

【０３５１】処理回路４００に対して設けられたインタ
フェース回路４０３は、読出データバス線４０４ｒ−０
〜４０４ｒ−ｍそれぞれに対応して設けられ、対応の読
出データバス線４０４ｒ−０〜４０４ｒ−ｍと基準電圧
発生回路４１７の基準電圧Ｖｒｅｆを生成するレシーバ
回路４２０ｐ−０〜４２０ｐ−ｍと、書込データバス線
４０４ｗ−０〜４０４ｗ−ｍそれぞれに対応して設けら
れ、第１および第２の電源回路５および８からの電源電
圧を動作電源電圧として動作して書込データバス線４０
４ｗ−０〜４０４ｗ−ｍ上に書込データを伝達するドラ
イバ（出力回路）１０ｐ−０〜１０ｐ−ｍを含む。これ
らのドライバ（出力回路）の構成も、図１に示す構成と
同じである。

【０３５２】メモリアレイ４０５に対して設けられたイ
ンタフェース回路４０８は、読出データバス線４０４ｒ
−０〜４０４ｒ−ｍそれぞれに対応して設けられ、第１
の電源回路５および第２の電源回路８からの電源電圧を
動作電源電圧として動作し、メモリアレイ４０５の選択
メモリセルから読出されたデータを対応の読出データバ
ス線４０４ｒ−０〜４０４ｒ−ｍ上に伝達するドライバ
（出力回路）１０ｍ−０〜１０ｍ−ｍと、書込データバ
ス線４０４ｗ−０〜４０４ｗ−ｍそれぞれに対応して設
けられ、活性化信号φＭの活性化に応答して活性化さ
れ、活性化時対応の書込データバス線４０４ｗ−０〜４
０４ｗ−ｍ上の信号と基準電圧発生回路４１７の発生す
る基準電圧Ｖｒｅｆとを比較するレシーバ回路４２０ｍ
−０〜４２０ｍ−ｍを含む。

【０３５３】レシーバ回路４２０ｐ−０〜４２０ｐ−１
および４２０ｍ−０〜４２０ｍ−ｍは、それぞれ、差動
増幅型回路で構成され、与えられた信号と基準電圧Ｖｒ
ｅｆとを比較する。基準電圧Ｖｒｅｆは、第１および第
２の電源回路が生成する電圧のほぼ１／２である。レシ
ーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−
０〜４２０ｍ−ｍの各々の入力信号が、基準電圧Ｖｒｅ
ｆを中心として変化する。したがって、与えられる入力
信号が小振幅信号であっても、正確に論理レベルを判定
して処理回路４００またはメモリアレイ４０５へのデー
タを生成することができる。

【０３５４】また、この基準電圧発生回路４１７からの
基準電圧Ｖｒｅｆをレシーバ回路４２０ｐ−０〜４２０
ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍの入力信号の
論理レベルの比較基準として利用し、かつドライバ（出
力回路）１０ｍ−０〜１０ｍ−ｍおよび１０ｐ−０〜１
０ｐ−ｍへ与えられる電源電圧の基礎となる基準電圧と
同じとすることにより、この基準電圧発生回路４１７か
らの基準電圧Ｖｒｅｆの変動時においても、ドライバお
よびレシーバ回路においてこの基準電圧Ｖｒｅｆの変動
が相殺され、正確なデータ転送を実現することができ
る。

【０３５５】今、レシーバ回路４２０ｐ−０〜４２０ｐ
−ｍおよび４２０ｍ−０〜４２０ｍ−ｍの動作マージン
を考慮して、たとえば入力信号振幅を０．５Ｖ（基準電
圧に対して±０．２５Ｖの電圧差）に設定する。ドライ
バ（出力回路）１０ｍ−０〜１０ｍ−ｍまたは１０ｐ−
０〜１０ｐ−ｍの出力信号が全てＬレベルからＨレベル
へと変化し、第１の電源回路５からバス４０４Ｒまたは
４０４Ｗの各バス線への充電が生じた場合に最大の充電
電流が流れる。この最大の場合においても、データバス
の電源電流は、２．５Ｖの入力信号振幅の場合に比べ
て、０．５／２．５＝１／５の程度に低減することがで
きる。たとえば、データバス線が１０００本、バス線の
寄生容量が１ｐＦ、電源電圧が２．５Ｖ、動作周波数が
１００ＭＨｚと仮定する。この場合には、バス動作時
（たとえばデータ読出時）に流れる電源電流Ｉは、次式
で与えられる。

【０３５６】 Ｉ＝ｆ・Ｃ・Ｖｃｃ ＝１００ＭＨｚ・（１ｐＦ×１０００）×２．５Ｖ ＝２５０（ｍＡ） したがって、図５４に示す構成の場合、信号振幅が０．
５Ｖであり、５０ｍＡの電流が流れるだけであり、大幅
に消費電流が低減され、電源電圧の変動を抑制すること
ができる。また、消費電流Ｐｄは、Ｉ・Ｖで与えられる
ため、同様、１／５の値に設定することができ（上述の
条件では、６２５ｍＷの１／５）発熱を抑制することが
できる。したがって、この電源線に流れる電流が１／５
となるため、ノイズの大きさもほぼ１／５の大きさに低
減することができ、安定動作を保証することができる。

【０３５７】実際上は、読出データバス４０４Ｒまたは
書込データバス４０４Ｗにおいて、ＬレベルからＨレベ
ルおよびＨレベルからＬレベルへ電圧レベルが変化する
バス線の数は、平均的にほぼ同じと考えられるため、実
効的な消費電力は、さらに低減されて、電源電圧フルス
イングの場合の１／１０程度の大きさに低減することが
でき、また実効的な電源線／接地線のノイズも同様１／
１０程度の大きさとなる。

【０３５８】一方、レシーバ回路４２０ｐ−０〜４２０
ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍは、ダイナミ
ック型ラッチ回路構成を利用することにより、その消費
電流をほぼ０とすることができ、これらのレシーバ回路
４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２
０ｍ−ｍ動作時の消費電流による電力増大およびノイズ
の問題は生じない。

【０３５９】図５５は、図５４に示すレシーバ回路４２
０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ
−ｍの構成の一例を示す図である。図５５においては、
レシーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０
ｍ−０〜４２０ｍ−ｍが同じ構成を備えるため、参照符
号４２０でこのレシーバ回路を示す。

【０３６０】図５５において、レシーバ回路４２０は、
電源ノードとノードＮＤ１の間に接続され、プリチャー
ジ指示信号φｐａに応答して選択的に導通するｐチャネ
ルＭＯＳトランジスタＰＱ１と、電源ノードとノードＮ
Ｄ１の間に接続されかつそのゲートがノードＮＤ２に接
続されるｐチャネルＭＯＳトランジスタＰＱ２と、電源
ノードとノードＮＤ２の間に接続されかつそのゲートに
プリチャージ指示信号φｐａを受けるｐチャネルＭＯＳ
トランジスタＰＱ３と、電源ノードとノードＮＤ２の間
に接続されかつそのゲートがノードＮＤ１に接続される
ｐチャネルＭＯＳトランジスタＰＱ４と、ノードＮＤ１
とノードＮＤ３の間に接続されかつそのゲートに入力デ
ータ信号ＩＮを受けるｎチャネルＭＯＳトランジスタＮ
Ｑ１と、ノードＮＤ２とノードＮＤ３の間に接続されか
つそのゲートに基準電圧Ｖｒｅｆを受けるｎチャネルＭ
ＯＳトランジスタＮＱ２と、ノードＮＤ３と接地ノード
との間に接続されかつそのゲートに活性化信号φｐｂを
受けるｎチャネルＭＯＳトランジスタＮＱ３を含む。

【０３６１】次に、この図５５に示すレシーバ回路４２
０の動作を図５６に示す信号波形図を参照して説明す
る。

【０３６２】プリチャージ指示信号φｐａがＬレベルの
ときには、ｐチャネルＭＯＳトランジスタＰＱ１および
ＰＱ３がオン状態となり、ノードＮＤ１およびＮＤ２が
電源ノードに結合され、ノードＮＤ２からの出力信号Ｏ
ＵＴが電源電圧ＶｃｃレベルのＨレベルとなる。この状
態においては、活性化信号φｐｂはＬレベルであり、ｎ
チャネルＭＯＳトランジスタＮＱ３はオフ状態にある。

【０３６３】プリチャージ指示信号φｐａがＨレベルと
なると、ｐチャネルＭＯＳトランジスタＰＱ１およびＰ
Ｑ３がオフ状態となり、ノードＮＤ１およびＮＤ２のラ
ッチ状態が解放される。入力データ信号ＩＮの電圧レベ
ルが変化しても、活性化信号φｐｂはＬレベルの非活性
状態であり、ｎチャネルＭＯＳトランジスタＮＱ３はオ
フ状態にあり、出力信号ＯＵＴはＨレベルを維持する。
活性化信号φｐｂがＨレベルとなると、ｎチャネルＭＯ
ＳトランジスタＮＱ３がオン状態となり、ノードＮＤ１
およびＮＤ２と接地ノードとの間の電流経路が形成され
る。入力データ信号ＩＮの電圧レベルがこのときに確定
状態にあり、基準電圧Ｖｒｅｆよりも高い場合には、ノ
ードＮＤ１の電圧レベルが低下し、ｐチャネルＭＯＳト
ランジスタＰＱ４のコンダクタンスがｐチャネルＭＯＳ
トランジスタＰＱ２のコンダクタンスよりも大きくな
り、ノードＮＤ１の電圧レベルが低下する。ノードＮＤ
２は、電源電圧Ｖｃｃレベルを維持しており、ｐチャネ
ルＭＯＳトランジスタＰＱ２はオフ状態を維持する。こ
れにより、高速でノードＮＤ１の電圧が接地電圧レベル
へ低下し、ＭＯＳトランジスタＰＱ２およびＰＱ４によ
りラッチされる。したがって、この場合ノードＮＤ２か
らの出力信号ＯＵＴはＨレベルを維持する。

【０３６４】一方、活性化信号φｐｂがＨレベルの活性
状態となったときに、入力データ信号ＩＮが基準電圧Ｖ
ｒｅｆよりも低いレベルのときには逆に、ｐチャネルＭ
ＯＳトランジスタＰＱ４がオフ状態を維持し、ノードＮ
Ｄ２からの出力信号ＯＵＴがＬレベルに低下する。ノー
ドＮＤ１は電源電圧Ｖｃｃレベルに維持される。

【０３６５】この図５５に示すレシーバ回路４２０の構
成においては、活性化信号φｐｂが活性化されたとき
に、ノードＮＤ１およびＮＤ２の一方の放電が行なわ
れ、電流が消費される。しかしながら、ノードＮＤ１の
電圧レベルが接地電圧レベルにまで放電されると、ＭＯ
ＳトランジスタＰＱ２およびＰＱ４によりノードＮＤ１
およびＮＤ２の電圧レベルは保持され、電流は流れな
い。したがって、このダイナミックラッチ型のレシーバ
回路４２０においては消費電流は十分に小さくすること
ができる。特に、ＭＯＳトランジスタＰＱ１〜ＰＱ３の
電流駆動力を、ｎチャネルＭＯＳトランジスタＮＱ１〜
ＮＱ３のそれよりも十分に小さくすることにより、この
消費電流は極めて小さくすることができる。これによ
り、レシーバ回路４２０動作時の消費電流はほぼ無視す
ることができ、特に、平均直流電流はほぼ０とすること
ができる。これにより、レシーバ回路４２０ｐ−０〜４
２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ−ｍ動作時に
おける消費電流はほぼ無視することができる。

【０３６６】［変更例１］図５７は、この発明の実施の
形態２６の変更例１の構成を概略的に示す図である。図
５７に示す半導体集積回路は、図５４に示す半導体集積
回路と以下の点において異なっている。

【０３６７】すなわち、この図５７に示す半導体集積回
路は、読出データバス４０４Ｒおよび書込データバス４
０４Ｗが、それぞれ、相補データ信号を伝達するバス線
対を含む。すなわち、読出データバス４０４Ｒは、互い
に相補なデータ信号を伝達する読出データバス線対４０
４ｒ−０，４０４ｒ−０ｚ〜４０４ｒ−ｍ，４０４ｒ−
ｍｚを含む。書込データバス４０４Ｗは、バス線対４０
４ｗ−０，４０４ｗ−０ｚ〜４０４ｗ−ｍ，４０４ｗ−
ｍｚを含む。これらの相補信号バス線対に対応して、レ
シーバ回路４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ
−０〜４２０ｍ−ｍの各々は、差動増幅回路で構成さ
れ、基準電圧発生回路４１７からの基準電圧Ｖｒｅｆ
は、これらのレシーバ回路４２０ｐ−０〜４２０ｐ−
ｍ，４２０ｍ−０〜４２０ｍ−ｍへは与えられない。

【０３６８】メモリアレイに対するインタフェース回路
４０８においては、読出データバス線それぞれに対応し
て、ドライバ（出力回路）１０ｍ−０〜１０ｍ−２ｍ＋
１が設けられ、処理回路に対するインタフェース回路４
０３においては、書込データバス線それぞれに対応し
て、ドライバ（出力回路）１０ｐ−０〜１０ｐ−２ｍ＋
１が設けられる。これらのドライバ１０ｍ−０〜１０ｍ
−２ｍ＋１および１０ｐ−０〜１０ｐ−２ｍ＋１へは、
それぞれ第１および第２の電源回路５および８からの電
源電圧が供給される。

【０３６９】この図５７に示す構成の場合、読出データ
バス４０４Ｒおよび書込データバス４０４Ｗそれぞれに
おいてバス線の数が増加するものの、相補のデータ信号
をバス線対を介して伝達することにより、バス線の信号
振幅を低減することができる。たとえば、レシーバ回路
４２０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２
０ｍ−ｍそれぞれに対する入力電圧差を、先の図５４に
示すように１本のバス線を介してデータ信号を伝達する
場合と同じに設定した場合、バス線の信号振幅は、半分
に設定することができる（｜Ｖｒｅｆ−Ｖｉｎ｜＝｜Ｖ
ｉｎ−ＺＶｉｎ｜：ここで、Ｖｉｎは、バスを伝達され
るデータ信号電圧を示す）。

【０３７０】したがって、各バス線の充放電電流が、こ
の場合、１／２の値となり、バス線の数が２倍となって
も、図５４に示すバス構成と同じ充放電電流の大きさと
なる。

【０３７１】また、各バス線の振幅を、図５７に示す構
成の場合に比べて１／２に設定することができるため、
バス線の充電電流および放電電流それぞれが、１／２と
なり、電源線および接地線のノイズの大きさをさらに半
減することができる。

【０３７２】図５８は、図５７に示すレシーバ回路４２
０ｐ−０〜４２０ｐ−ｍおよび４２０ｍ−０〜４２０ｍ
−ｍの構成を示す図である。この図５８に示すレシーバ
回路４２０は、図５５に示すレシーバ回路と、基準電圧
Ｖｒｅｆに代えて補の入力信号ＺＩＮが与えられること
を除いて同じ構成を備える。

【０３７３】したがって、その図５９に動作波形を示す
ように、入力データ信号ＩＮが補の入力データ信号ＺＩ
Ｎよりも高い場合には、Ｈレベルの出力信号ＯＵＴが生
成され、逆に、入力データ信号ＩＮが補の入力データ信
号ＺＩＮよりも低い場合には、Ｌレベルの出力信号ＯＵ
Ｔが生成される。この場合、入力データ信号ＩＮおよび
ＺＩＮは、基準電圧Ｖｒｅｆを中心として変化する。し
たがって、この相補信号の電圧差｜ＩＮ−ＺＩＮ｜を小
さくしても、安定にデータを増幅することができる。

【０３７４】この図５８に示す構成においても、先の図
５５に示す構成と同様、消費電流は十分小さくされてお
り、平均直流電流は、ほぼ無視することができる値であ
る。

【０３７５】［変更例２］図６０は、この発明の実施の
形態２６の変更例２の構成を概略的に示す図である。こ
の図６０に示す半導体集積回路においては、電源回路４
１０の出力ノードに、安定化容量４３０が設けられる。
この安定化容量４３０は、先の図６、および図３３から
図５１までに示す安定化容量のいずれかの構成を備え
る。

【０３７６】この安定化容量４３０を電源回路４１０の
出力ノードに設けることにより、電源回路４１０の出力
電圧を安定化させることができるとともに、高速の充放
電を各インタフェース回路４０３、４０８ａおよび４０
８ｂにおいて行なうことができる。

【０３７７】図６１は、図６０に示す安定化容量４３０
の構成の一例を示す図である。図６１に示す構成におい
ては、安定化容量４３０は、第１の電源回路５の出力ノ
ードに設けられる安定化容量４３０ａと、第２の電源回
路８の出力ノードに設けられる安定化容量４３０ｂを含
む。これらの安定化容量４３０ａおよび４３０ｂの他方
電極ノードの接続先は、先の図３２以降において示した
構成のいずれかに従って設定される。この第１の電源回
路５および第２の電源回路８の出力ノードは、数多くの
出力回路の電源ノードに接続される。したがって、これ
らの安定化容量４３０ａおよび４３０ｂを設けることに
より、より安定に電源電圧を出力回路（ドライバ）へ供
給することができかつ高速で、バス線を駆動することが
できる。

【０３７８】図６２は、図６０に示す安定化容量の他の
構成を示す図である。この図６２に示す構成において
は、安定化容量４３０ａおよび４３０ｂに加えて、さら
に、第１の電源回路５の出力ノードと第２の電源回路８
の出力ノードの間に安定化容量４３０ｃが設けられる。
この第１および第２の電源回路５および８の出力ノード
の間に安定化容量４３０ｃを設けることにより、安定化
容量４３０ａおよび４３０ｂの充放電電流を低減するこ
とができ、各ドライバは、高速で対応のバス線を駆動す
ることができる。

【０３７９】［変更例３］図６３は、この発明の実施の
形態２６に従う半導体集積回路の変更例３の構成を示す
図である。図６３においては、メモリに対するインタフ
ェース回路４０５と処理回路に対するインタフェース回
路４０３に対し別々に電源回路が設けられる。すなわ
ち、メモリインタフェース回路４０５に対して、基準電
圧発生回路４１７からの基準電圧に従ってそれぞれ第１
および第２の電圧を発生する第１の電圧発生回路２ｍお
よび第２の電圧発生回路３ｍと、第１の電圧発生回路２
ｍからの電圧に従って第１の電源電圧を生成する第１の
電源回路５ｍと、第２の電圧発生回路３ｍからの電圧に
従って第２の電源電圧を生成する第２の電源回路８ｍが
設けられる。メモリインタフェース回路４０５は、この
第１および第２の電源回路５ｍおよび８ｍからの電源電
圧を動作電源電圧として動作するドライバ（出力回路）
を含む。

【０３８０】処理回路用インタフェース回路４０３に対
しても、基準電圧発生回路４１７からの基準電圧Ｖｒｅ
ｆを受けて、それぞれ第１および第２の電圧を発生する
第１および第２の電圧発生回路２ｐおよび３ｐと、これ
らの第１および第２の電圧発生回路２ｐおよび３ｐから
の電圧を受けて第１および第２の電源電圧をそれぞれ発
生する第１および第２の電源回路５ｐおよび８ｐが設け
られる。処理回路用インタフェース回路４０３に含まれ
るドライバ（出力回路）は、この第１の電源回路５ｐお
よび第２の電源回路８ｐからの電源電圧を両動作電源電
圧として動作する。

【０３８１】この図６３に示すようにメモリ用のインタ
フェース回路４０５と処理回路用のインタフェース回路
４０３それぞれに対し別々の電源回路を設けることによ
り、たとえばデータの書込モードから読出モードへの切
換時などにおいてメモリインタフェース回路４０５、処
理回路用インタフェース回路４０３に含まれるドライバ
が同時に動作することが考えられ、このような場合にお
いても、安定に電源電圧をこれらのインタフェース回路
４０５および４０３へ供給することができ、正確にデー
タの転送を行なうことができる。また、この図６３に示
す構成においても、各電源回路に対し安定化容量が設け
られていてもよい。

【０３８２】［変更例４］図６４は、この発明の実施の
形態２６の変更例４の構成を概略的に示す図である。こ
の図６４に示す集積回路１の構成においては、メモリア
レイ４３５ａおよび４３５ｂはそれぞれ、センスアンプ
帯がその内部に分散配置される。すなわち、メモリアレ
イ４３５ａおよび４３５ｂは、行方向および列方向に複
数のブロックに分割され、列方向に隣接するブロックの
間にセンスアンプ帯が配置される。メモリアレイ４３５
ａとインタフェース回路４０８ａの間にメモリアレイ４
３５ａの選択メモリセルとデータの読出および書込を行
なう読出／書込回路４４０ａが設けられ、インタフェー
ス回路４０８ｂとメモリアレイ４３５ｂの間に、メモリ
アレイ４３５ｂの選択メモリセルとデータの授受を実際
に行なう読出／書込回路４４０ｂが設けられる。

【０３８３】読出／書込回路４４０ａおよび４４０ｂ
は、選択メモリセルから読出されたデータを読出すメイ
ンアンプおよび、選択メモリセルへデータを書込む書込
ドライブ回路を含む。これらのメインアンプおよびライ
トドライバが、インタフェース回路に含まれるドライバ
（出力回路）およびレシーバそれぞれに対応して設けら
れる。

【０３８４】この図６４に示す構成の場合、メモリアレ
イ４３５ａおよび４３５ｂは、それぞれバンク構成とさ
れ、メモリアレイ４３５ａおよび４３５ｂの一方が処理
回路とデータの授受を行なう。

【０３８５】この図６４に示す構成の場合、メモリアレ
イ４３５ａおよび４３５ｂにおける内部データ転送タイ
ミングは、ＣＭＯＳレベルで動作する読出／書込回路４
４０ａおよび４４０ｂそれぞれにおけるデータの読出お
よび書込タイミングに合わせて図示しない制御回路によ
り制御され、インタフェース回路４０８ａおよび４０８
ｂが、実際の内部データ転送（メモリアレイそれぞれに
対するデータ転送）のタイミングと独立に動作すること
ができ、制御が容易となる。また、インタフェース回路
４０８ａおよび４０８ｂに含まれるレシーバ回路が、直
接センスアンプを駆動する必要がなく、その駆動能力を
小さくすることができ、回路占有面積を低減することが
できる他の構成は、図５３に示す構成と同じであり、イ
ンタフェース回路４０３、４０８ａおよび４０８ｂによ
るデータバス駆動により低消費電流、低電源ノイズ、低
消費電力および高速データ信号転送を実現することがで
きる。

【０３８６】なお、上記実施例においては、メモリアレ
イの構成については具体的に述べていないが、このメモ
リアレイに含まれるメモリセルは、スタティック型メモ
リセルであってもよく、ダイナミック型メモリセルであ
ってもよく、またフラッシュメモリセルであってもよ
い。すなわちメモリは、ＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）およびフラッシュメモリ
（一括消去型ＥＥＰＲＯＭ）のいずれであってもよい。
また、このメモリは、クロック信号に同期して動作する
クロック同期型メモリであってもよい。

【０３８７】以上のように、この発明の実施の形態２６
に従えば、処理回路とメモリとが一体的に集積化された
半導体集積回路において、メモリと処理回路との間に小
振幅信号で信号を出力するドライバ（出力回路）を各バ
ス線に設けたため、安定かつ高速に動作する半導体集積
回路を実現することができる。

【０３８８】［他の適用例］また、本発明は、伝送路に
おいて終端抵抗が設けられるシステムにおいて用いられ
てもよい。出力段のトランジスタの駆動力を、この終端
抵抗の値と独立に大きくすることができ、高速動作する
システムを実現することができる。

【０３８９】

【発明の効果】以上のように、この発明に従えば、安定
に基準電圧に従って所定の電圧レベルの内部電源電圧を
生成することができ、安定に高速動作する半導体集積回
路を実現することができる。

【０３９０】すなわち、請求項１に係る発明に従えば、
高入力インピーダンスを有する入力部に基準電圧を受け
て所定の内部電源電圧を生成するように構成しているた
め、内部電源電圧発生動作が基準電圧に対し何ら影響を
及ぼすことがなく、安定に所定の電圧レベルの内部電源
電圧を生成して出力回路を動作させることができる。

【０３９１】請求項２に係る発明に従えば、さらに内部
電源ノードに容量素子を結合するようにしているため、
出力回路動作時においてこれらの内部電源ノードの電圧
を安定化させることができ、高速かつ安定に動作する半
導体集積回路を実現することができる。

【０３９２】請求項３に係る発明に従えば、内部電源電
圧と内部電圧とを比較し、その比較結果に従って電源ノ
ードの電圧レベルを調整するように構成しているため、
比較的大きな電流駆動力を持って内部電源電圧を生成す
ることができ、正確かつ安定に内部電源電圧を生成する
ことができる。

【０３９３】請求項４に係る発明に従えば、内部電源手
段を、内部電圧に従ってソースフォロアモードで動作す
るＭＯＳトランジスタで構成しているため、比較的小占
有面積でかつ安定に必要とされる電圧レベルの内部電源
電圧を生成することができる。

【０３９４】請求項５に係る発明に従えば、内部電圧発
生手段を、基準電圧をゲートに受けてソースフォロワモ
ード動作するＭＯＳトランジスタと、このソースフォロ
ワトランジスタから伝達された電圧から少なくとも１個
のダイオード接続されたＭＯＳトランジスタを介して内
部電圧を生成して、さらにソースフォロワモード動作す
るトランジスタを介して内部電源電圧を生成するように
構成しているため、基準電圧よりも高い所望の電圧レベ
ルの内部電源電圧を容易にかつ正確に生成することがで
きる。

【０３９５】請求項６に係る発明に従えば、基準電圧を
ゲートに受けるＭＯＳトランジスタをソースフォロワモ
ードで動作させ、このソースフォロワトランジスタから
の電圧をダイオード接続されたＭＯＳトランジスタによ
り降下させてさらに、ソースフォロワトランジスタを介
して内部電源電圧を生成するように構成しているため、
容易に基準電圧よりも低い電圧レベルの内部電源電圧を
安定に生成することができる。

【０３９６】請求項７に係る発明に従えば、第１の電圧
源の電圧よりも高い電圧を用いて内部電源電圧生成のた
めの内部電圧を生成するように構成しているため、低電
源電圧下においても正確に内部電圧を生成することがで
き、出力回路の動作電源電圧の範囲を広くすることがで
きる。

【０３９７】請求項８に係る発明に従えば、基準電圧よ
りも低い内部電源電圧を発生するための第２の電圧発生
回路に、第２の電圧源よりも低い電圧を電源として与え
ているため、低電源電圧下においても、正確に、必要な
電圧レベルの内部電圧を生成することができ、回路の動
作電源電圧の範囲を広くすることができる。

【０３９８】請求項９に係る発明に従えば、内部電圧生
成のために互いに導電型が異なるダイオード接続された
ＭＯＳトランジスタを用いているため、電源回路がソー
スフロアＭＯＳトランジスタの場合、内部電源電圧を生
成するためのソースフォロワＭＯＳトランジスタのしき
い値電圧の影響を相殺することができる。

【０３９９】請求項１０に係る発明に従えば、内部電源
電圧を規定する内部電圧を発生する回路を、基準電圧を
ゲートに受けるＭＯＳトランジスタと、このＭＯＳトラ
ンジスタと異なる導電型を有するダイオード接続された
ＭＯＳトランジスタとで構成しているため、内部電源電
圧を生成するソースフォロワＭＯＳトランジスタのしき
い値電圧の影響を相殺し、所望の電圧レベルの内部電源
電圧を低消費電流で生成することができる。

【０４００】請求項１１に係る発明に従えば、内部電源
電圧供給ノードにプルダウン素子およびプルアップ素子
を設けたため、確実に、内部電源電圧を所定の電圧レベ
ルに保持することができる。

【０４０１】請求項１２に係る発明に従えば、出力回路
の出力ＭＯＳトランジスタをＣＭＯＳ構成としているた
め、低消費電流で動作する出力段を形成することができ
る。

【０４０２】請求項１３に係る発明に従えば、出力トラ
ンジスタを同じ導電型で構成しているため、これらの出
力段のＭＯＳトランジスタを形成するための分離領域が
不要となり、回路占有面積が低減される。

【０４０３】請求項１４に係る発明に従えば、レベル変
換回路を用いて、出力段ＭＯＳトランジスタのゲートへ
レベル変換後の信号を印加するように構成しているた
め、出力ＭＯＳトランジスタをより深いオン状態にして
動作させることができ、高速動作する出力回路を実現す
ることができる。

【０４０４】請求項１５に係る発明に従えば、レベル変
換回路を用いて、内部信号の第１論理レベル電圧をさら
に昇圧して出力段ＭＯＳトランジスタのゲートに印加す
るように構成しているため、この出力段ＭＯＳトランジ
スタがより深いオン状態となって出力ノードを駆動する
ことができ、高速動作する出力回路を実現することがで
きる。

【０４０５】請求項１６に係る発明に従えば、同様、内
部信号の第１論理レベル電圧をより高い電圧レベルに変
換して出力段のＭＯＳトランジスタのゲートへ印加する
ように構成しているため、この出力段ＭＯＳトランジス
タがより深いオン状態となり、高速動作する出力回路を
実現することができる。

【０４０６】請求項１７に係る発明に従えば、複数の出
力ノードに共通に内部電源電圧発生回路を設けるように
構成しているため、回路占有面積を低減することができ
る。

【０４０７】請求項１８に係る発明に従えば、内部電源
ノードを安定化するための容量素子を半導体チップ外部
に配置するように構成しているため、任意の大きさの容
量値を有する容量素子を用いることができ、内部電源ノ
ードの電圧を確実に安定化させることができる。

【０４０８】請求項１９に係る発明に従えば、第１の電
圧発生回路の出力インピーダンスを変換して、内部電源
電圧を伝達するＭＯＳトランジスタのゲートに内部電圧
を伝達するように構成しているため、電源投入時、高速
でこの内部電源電圧生成用のソースフォロワＭＯＳトラ
ンジスタのゲート電位を上昇させて、オン状態とするこ
とができ、電源投入後早いタイミングで半導体集積回路
を動作可能状態に設定することができる。

【０４０９】請求項２０に係る発明に従えば、第２の電
圧発生回路の出力インピーダンスを低い出力インピーダ
ンスに変換して内部電圧を低レベル内部電源電圧を生成
するＭＯＳトランジスタのゲートへ伝達するように構成
しているため、電源投入後、高速でこの低レベル内部電
源電圧を生成するＭＯＳトランジスタのゲート電圧を所
定電圧レベルに設定することができ、電源投入後早いタ
イミングで半導体集積回路を動作可能状態に設定するこ
とができる。

【０４１０】請求項２１に係る発明に従えば、第１の電
圧発生手段を、内部電源電圧を規定する内部電圧に対応
する比較電圧を発生し、この比較電圧と基準電圧とを比
較して、その比較結果に従って第１の電源回路へ与えら
れる電位を調整するように構成しているため、正確にか
つ安定に所定の電圧レベルの内部電源電圧を生成するこ
とができる。

【０４１１】請求項２２に係る発明に従えば、比較電圧
を、ダイオードモードのＭＯＳトランジスタの直列体に
より生成するように構成しているため、正確に差動増幅
器の感度の良い領域で比較動作を行なわせるための比較
電圧を生成することができ、応じて所定の電圧レベルの
内部電源電圧を生成することができる。

【０４１２】請求項２３に係る発明に従えば、低レベル
内部電源電圧を規定する内部電圧を発生する第２の電圧
発生手段を、この低レベル内部電源電圧を規定する電圧
に対応する比較電圧を生成し、この比較電圧と基準電圧
とを比較し、この比較結果に従って第２の電源回路へ与
えられる電圧を調整するように構成しているため、正確
にかつ安定に所定の電圧レベルの低レベル内部電源電圧
を生成することができる。

【０４１３】請求項２４に係る発明に従えば、この第２
の電圧発生回路の比較電圧発生手段を、ダイオード接続
されたＭＯＳトランジスタで構成しているため、所定の
電圧レベルの低レベル電源電圧を容易に生成することが
できる。

【０４１４】請求項２５に係る発明に従えば、比較電圧
を、抵抗素子と定電流源とで発生するように構成してい
るため、所望の電圧レベルの比較電圧を生成することが
でき、応じて内部電源電圧の電圧レベルを所望の電圧レ
ベルに設定することができる。

【０４１５】請求項２６に係る発明に従えば、比較電圧
のレベルを調整するための溶断可能なリンク素子を設け
ているため、製造パラメータなどがばらついても、正確
に所定の電圧レベルの内部電源電圧を生成することがで
きる。

【０４１６】請求項２７に係る発明に従えば、基準電圧
発生回路をこの半導体集積回路と同一半導体チップ上に
形成しているため、基準電圧を入力するためのピン端子
が不要となり、ピン端子数が低減され、応じて半導体チ
ップの占有面積が低減される。

【０４１７】請求項２８に係る発明に従えば、この基準
電圧は、半導体集積回路外部から与えるように構成して
いるため、半導体集積回路間での信号の伝送時におい
て、基準電圧がばらついても、出力信号はこの基準電圧
を中心とする振幅を有しており、正確に相手先の半導体
集積回路において入力信号の論理レベルを判定すること
ができる。また、半導体集積回路動作時において電源電
圧が仮に変動しても、その影響は、基準電圧発生回路へ
及ぼすことがなく、半導体集積回路の動作と独立に基準
電圧の電圧レベルを所定電圧レベルに保持することがで
きる。

【０４１８】請求項２９に係る発明に従えば、基準電圧
を、入力信号の論理レベルを判定する電圧を入力回路へ
も与えるように構成しているため、入力回路および出力
回路それぞれ別々に基準電圧を与える必要がなく、外部
からの印加時にはピン端子数を低減することができ、ま
た内部で発生する場合には、半導体チップ面積を低減す
ることができる。

【０４１９】請求項３０に係る発明に従えば、安定化容
量素子を、メモリセルキャパシタおよびビット線相当導
電層およびワード線相当導電層を用いてメモリセルと同
一構造で形成したため、小占有面積で大きな容量値を有
する安定化容量素子を実現することができる。

【０４２０】請求項３１に係る発明に従えば、安定化の
ための容量素子を、基板領域と、この基板領域に対向し
て配置されるワード線相当導電層と、このワード線相当
導電層に対向して配置されるビット線相当導電層と、ビ
ット線相当導電層上に、メモリセルキャパシタと同一構
造の複数個並列に形成したキャパシタとで実現している
ため、小占有面積で大きな容量値を有する容量素子を実
現することができる。

【０４２１】請求項３２に係る発明に従えば、安定化容
量素子を、基板領域表面ほぼ全面にわたってワード線相
当導電層を配置し、このワード線相当導電層上に、メモ
リセルキャパシタと同一構造を有する単位容量素子を複
数個並列に形成してかつ電気的に接続し、この基板領域
に第１および第２導電型の不純物領域をそれぞれ形成し
て同一電極ノードに接続するように構成しているため、
ワード線相当導電層と半導体基板領域とでＭＯＳキャパ
シタが形成され、より容量値の大きな安定化容量素子を
小占有面積で実現することができる。また、このＭＯＳ
キャパシタのしきい値電圧は一定とされるため、電極ノ
ードに印加される電圧の影響を受けることなく安定に所
定の容量値を有する容量素子を実現することができる。

【０４２２】請求項３３に係る発明に従えば、安定化容
量素子を第１の内部電源ノードと第１の電圧源との間に
接続するように構成しているため、安定に、出力回路動
作時において第１の電圧源から出力回路へ電流を供給す
ることができ、この高レベル内部電源電圧を安定に保持
することができる。

【０４２３】請求項３４に係る発明に従えば、高レベル
内部電源電圧ノードと第２の電圧源との間に安定化容量
素子を接続するように構成しているため、出力回路動作
時において、この容量素子に蓄積された電荷が第２の電
圧源から電流がこの出力回路へ供給され、高レベル内部
電源電圧を安定に保持することができる。

【０４２４】請求項３５に係る発明に従えば、低レベル
内部電源電圧を安定化する容量素子を、この低レベル内
部電源ノードと第２の電圧源との間に接続するように構
成しているため、出力回路動作時において、放電電流を
第２の電圧源へ流すことができ、安定に低レベル内部電
源電圧レベルを保持することが可能となる。

【０４２５】請求項３６に係る発明に従えば、低レベル
内部電源電圧を安定化する容量素子を、この低レベル内
部電源ノードと第２の電圧源との間に接続するように構
成しているため、出力回路動作時において、第１の電圧
源からこの第２低レベル内部電源ノードに電流が供給さ
れ、安定に低レベル内部電源電圧を所定電圧レベルに保
持することができる。

【０４２６】請求項３７に係る発明に従えば、高レベル
内部電源電圧を安定化する容量素子を、この第１の電圧
源と別に設けられた電圧源と高レベル内部電源ノードと
の間に接続するように構成しているため、別の電圧源か
らの電流が出力回路動作時供給されるため、内部電源電
圧を安定に所定の電圧レベルに保持することができる。
また、電源電圧が内部回路において用いられており、こ
の内部電源電圧を発生する回路を適当な位置に配置する
ことが可能となり、レイアウトが容易となる。また、内
部回路は電源ノイズの影響を受けることなく安定するこ
とができる。

【０４２７】請求項３８に係る発明に従えば、低レベル
内部電源電圧を安定化する容量素子を、別に設けられた
電圧源と低レベル内部電源電圧供給ノードとの間に接続
するように構成しているため、出力回路動作時において
は、この別の電圧源からの電流が供給されて、内部回路
動作用の電源電圧に対する影響は生じず、安定に出力回
路を動作させることができる。また、低レベル内部電源
電圧を発生する回路を適当な位置に配置することが可能
となり、レイアウトが容易となる。

【０４２８】請求項３９に係る発明に従えば、出力回路
の出力信号の振幅を制限する第１および第２の電圧発生
手段と、内部電源ノードに接続される容量素子とこれら
の内部電源ノード間に接続される容量素子とが接続して
いるため、小占有面積で大きな容量値を有する安定化容
量を実現することができる。

【０４２９】請求項４０に係る発明に従えば、第１およ
び第２の容量素子の容量値を互いに等しくしているた
め、内部電源ノードに接続する容量の合成容量値が等し
くされ、出力回路の充放電速度を確実に同じとすること
ができる。

【０４３０】請求項４１に係る発明に従えば、内部電源
ノードに、その容量値が半減された容量素子を並列に接
続するように構成しているため、面積を増大させること
なく、出力回路動作時における充放電電流を電源ノード
および接地ノード両者に分散させることができ、出力回
路動作時の電源ノイズを低減することができる。

【０４３１】請求項４２に係る発明に従えば、この内部
電源ノードに接続される安定化容量素子の第１の容量素
子を、高レベル内部電源ノードと第１の電圧源の間に接
続し、他方の容量素子を、この内部電源ノードと第２の
電圧源の間に接続するように構成しているため、確実
に、出力回路充電動作時における充電電流を第１および
第２の電圧源に分散させることができ、これらの電圧源
における電圧変動を抑制することができる。

【０４３２】請求項４３に係る発明に従えば、これらの
容量素子は、内部回路動作用の電圧源と別の専用の電圧
源に接続するように構成しているため、内部回路の動作
に悪影響を及ぼすことなく確実に出力回路の内部電源ノ
ードを所定電圧レベルに保持することができる。

【０４３３】請求項４４に係る発明に従えば、低レベル
内部電源電圧を安定化するための容量素子をこの低レベ
ル内部電源ノードと第２の電圧源の間に接続し、かつ別
の安定化容量を、この低レベル内部電源ノードと第１の
電圧源との間に接続するように構成しているため、出力
回路動作時においても、この放電電流は、第１および第
２の電圧源に分散され、出力回路動作時における電源ノ
イズを低減することができる。

【０４３４】請求項４５に係る発明に従えば、この低レ
ベル内部電源電圧を安定化するための容量素子を、それ
ぞれ別に設けられた電圧源にそれぞれ接続するように構
成しているため、安定に出力回路動作時においても、低
レベル内部電源電圧を所定電圧レベルに保持することが
できる。

【０４３５】請求項４６に係る発明に従えば、出力回路
の電源ノードの安定化容量を、それぞれ異なる極性の電
圧を供給する電圧源に接続するように構成しているた
め、出力回路動作時において、この安定化容量を流れる
電流をそれぞれ異なる電圧源に分散させることができ、
電源ノイズを低減することができる。

【０４３６】請求項４７に係る発明に従えば、この高レ
ベル内部電源電圧安定化用の容量素子を、回路の電圧源
にそれぞれ出力するように構成しているため、出力回路
動作時における、電源ノイズが低減され、安定に内部回
路をその影響を受けることなく動作させることができ
る。

【０４３７】請求項４８に係る発明に従えば、容量素子
は、内部回路の電圧源とは別の電圧源に接続するように
構成しているため、出力回路動作時において安定化容量
素子を介して安定に出力ノードの充放電電流を駆動する
ことができ、また内部回路は出力回路の動作の影響を受
けることなく安定に一定電圧レベルに保持された電源電
圧および接地電圧に従って動作することができる。

【０４３８】請求項４９に係る発明に従えば、メモリと
処理回路との間に設けられる複数の内部データバス線そ
れぞれに対応して、第１および第２の絶縁ゲート型電界
効果トランジスタの対からなる出力手段を設けているた
め、高速かつ安定にデータ転送を行なうことができる。
また、バス線の振幅が低減されるため、消費電流が低減
され、また電源ノイズの発生および発熱およびＥＭＩの
発生も防止することができる。

【０４３９】請求項５０に係る発明に従えば、メモリア
レイと処理回路との間の複数の内部データバス線それぞ
れに安定化容量が設けられた出力手段を配置しているた
め、高速かつ安定にデータ転送を行なうことができる。

【０４４０】請求項５１に係る発明に従えば、データバ
ス線それぞれに、基準電圧と対応のバス線の電圧とを差
動増幅するレシーバ手段を設けているため、小振幅信号
を正確にその論理レベルを判定してデータの送受を行な
うことができる。またこの基準電圧を、出力手段の電源
電圧を生成するために用いられる基準電圧と同じ基準電
圧としているため、基準電圧変動時においても、その変
動の影響を相殺して、正確な信号の転送を行なうことが
できる。

【０４４１】請求項５２に係る発明に従えば、データバ
ス線それぞれに設けられるレシーバ手段が、基準電圧と
対応のデータバス線の信号とを差動増幅し、この基準電
圧を、出力手段の動作電源電圧を発生するために用いら
れる基準電圧と同じ電圧としているため、基準電圧変動
時においても、安定にデータ転送を行なうことができ
る。

【０４４２】請求項５３に係る発明に従えば、基準電圧
を、この半導体集積回路が設けられたチップ上に形成し
ているため、安定に基準電圧を、各回路部分へ伝達する
ことができる。

【０４４３】請求項５４に係る発明に従えば、複数のデ
ータバス線が相補信号を伝達するように対をなして配設
し、これらのバス線対の信号を差動増幅するレシーバ手
段を各バス線対に設けているため、バス線の信号振幅を
小さくすることができ、より高速かつ低消費電流で信号
を転送することができる。

【０４４４】請求項５５に係る発明に従えば、内部デー
タバスが読出データを転送しているため、読出データ
を、高速かつ低消費電流で転送することができる。

【０４４５】請求項５６に係る発明に従えば、複数の内
部データバス線がメモリアレイへの書込データを転送し
ているため、書込データを高速かつ低消費電流で転送す
ることができる。

【０４４６】請求項５７に係る発明に従えば、この内部
データバス線の一方端に出力手段を配置し、他方端にレ
シーバ手段を配置しているため、正確にかつ高速でデー
タ信号の転送を行なうことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体集積回
路の要部の構成を具体的に示す図である。

【図２】 半導体集積回路相互の接続を示す図である。

【図３】 図１および図２に示す半導体集積回路の動作
を示す信号波形図である。

【図４】 この発明が適用されるシステムの構成を概略
的に示す図である。

【図５】 この発明の実施の形態２に従う半導体集積回
路の要部の構成を示す図である。

【図６】 この発明の実施の形態３に従う半導体集積回
路の要部の構成を示す図である。

【図７】 この発明の実施の形態４に従う半導体集積回
路の要部の構成を示す図である。

【図８】 この発明の実施の形態５に従う半導体集積回
路の要部の構成を示す図である。

【図９】 この発明の実施の形態６に従う半導体集積回
路の要部の構成を示す図である。

【図１０】 この発明の実施の形態７に従う半導体集積
回路の要部の構成を概略的に示す図である。

【図１１】 この発明の実施の形態８に従う半導体集積
回路の要部の構成を概略的に示す図である。

【図１２】 この発明の実施の形態８の変更例の構成を
概略的に示す図である。

【図１３】 この発明の実施の形態９に従う半導体集積
回路の要部の構成を概略的に示す図である。

【図１４】 この発明の実施の形態１０に従う半導体集
積回路の要部の構成を概略的に示す図である。

【図１５】 この発明の実施の形態１１の半導体集積回
路の要部の構成を示す図である。

【図１６】 この発明の実施の形態１２に従う半導体集
積回路の要部の構成を示す図である。

【図１７】 この発明の実施の形態１３に従う半導体集
積回路の要部の構成を示す図である。

【図１８】 この発明の実施の形態１４に従う半導体集
積回路の要部の構成を示す図である。

【図１９】 この発明の実施の形態１５に従う半導体集
積回路の要部の構成を示す図である。

【図２０】 この発明の実施の形態１６に従う半導体集
積回路の要部の構成を示す図である。

【図２１】 この発明の実施の形態１７に従う半導体集
積回路の要部の構成を示す図である。

【図２２】 この発明の実施の形態１８に従う半導体集
積回路の要部の構成を示す図である。

【図２３】 この発明の実施の形態１９に従う半導体集
積回路の要部の構成を示す図である。

【図２４】 この発明の実施の形態２０に従う半導体集
積回路の要部の構成を示す図である。

【図２５】 この発明の実施の形態２１に従う半導体集
積回路の全体の構成を概略的に示す図である。

【図２６】 図２５に示す基準電圧発生回路の構成の一
例を示す図である。

【図２７】 この発明の実施の形態２２に従う半導体集
積回路の全体の構成を概略的に示す図である。

【図２８】 この発明の実施の形態２３に従う半導体集
積回路の全体の構成を概略的に示す図である。

【図２９】 図２８に示すＤＲＡＭ回路の構成を概略的
に示す図である。

【図３０】 図２９に示すＤＲＡＭ回路の構成を概略的
に示す図である。

【図３１】 ＤＲＡＭにおけるＭＯＳキャパシタとメモ
リセルキャパシタの容量値を記憶容量の関数として表わ
す図である。

【図３２】 この発明の実施の形態２３におけるＤＲＡ
Ｍメモリセルの断面構造を概略的に示す図である。

【図３３】 この発明の実施の形態２３における第１の
安定化容量の断面構造を概略的に示す図である。

【図３４】 図３３に示す安定化容量の平面レイアウト
を概略的に示す図である。

【図３５】 （Ａ）は、図３３および図３４に示す安定
化容量の単位容量素子の電気的等価回路を示し、（Ｂ）
は、安定化容量の電気的等価回路を示す図である。

【図３６】 （Ａ）および（Ｂ）は、図３３に示す安定
化容量の出力回路への接続態様を示す図である。

【図３７】 （Ａ）は、この発明の実施の形態２３にお
ける第２の安定化容量の断面構造を概略的に示し、
（Ｂ）は、その電気的等価回路を示す図である。

【図３８】 （Ａ）は、この発明の実施の形態２３にお
ける第３の安定化容量の断面構造を概略的に示し、
（Ｂ）は、その電気的等価回路を示す図である。

【図３９】 この発明の実施の形態２３の半導体集積回
路の他の構成を概略的に示す図である。

【図４０】 この発明の実施の形態２４における安定化
容量素子の第１の接続態様を示す図である。

【図４１】 この発明の実施の形態２４における安定化
容量素子の第２の接続態様を示す図である。

【図４２】 この発明の実施の形態２４における安定化
容量素子の第３の接続態様を示す図である。

【図４３】 この発明の実施の形態２４における安定化
容量素子の第４の接続態様を示す図である。

【図４４】 図４３に示す安定化容量素子の内部電源ノ
ードから見た容量の電気的等価回路を示す図である。

【図４５】 （Ａ）および（Ｂ）は、図４３に示す安定
化容量素子の各容量素子の容量値と合成容量の関係を示
す図である。

【図４６】 図４５に示す合成容量値の最大値近傍領域
をより詳細に示す図である。

【図４７】 この発明の実施の形態２４における安定化
容量素子の第５の接続態様を示す図である。

【図４８】 この発明の実施の形態２４における安定化
容量素子の第６の接続態様を示す図である。

【図４９】 この発明の実施の形態２４における安定化
容量素子の第７の接続態様を示す図である。

【図５０】 この発明の実施の形態２４における安定化
容量素子の第８の接続態様を示す図である。

【図５１】 この発明の実施の形態２４における安定化
容量素子の第９の接続態様を示す図である。

【図５２】 この発明の実施の形態２５に従う半導体集
積回路の出力部の構成を概略的に示す図である。

【図５３】 この発明の実施の形態２６に従う半導体集
積回路の全体の構成を概略的に示す図である。

【図５４】 図５３に示す半導体集積回路の要部の構成
をより具体的に示す図である。

【図５５】 図５４に示すレシーバ回路の構成を示す図
である。

【図５６】 図５５に示すレシーバ回路の動作を示す信
号波形図である。

【図５７】 この発明の実施の形態２６の変更例１の構
成を示す図である。

【図５８】 図５７に示すレシーバ回路の構成を示す図
である。

【図５９】 図５８に示すレシーバ回路の動作を示す信
号波形図である。

【図６０】 この発明の実施の形態２６の変更例２の構
成を概略的に示す図である。

【図６１】 図６０に示す安定化容量の構成を概略的に
示す図である。

【図６２】 図６０に示す安定化容量の他の構成を概略
的に示す図である。

【図６３】 この発明の実施の形態２６の変更例３の構
成を概略的に示す図である。

【図６４】 この発明の実施の形態２６の変更例４の構
成を概略的に示す図である。

【図６５】 従来の半導体集積回路の出力部の構成を概
略的に示す図である。

【図６６】 図６５に示す半導体集積回路の動作を示す
信号波形図である。

【図６７】 従来の半導体集積回路の信号入力部の構成
を概略的に示す図である。

【図６８】 図６５に示す電源回路の構成を示す図であ
る。

【符号の説明】

１ 半導体集積回路、２ 第１の電圧発生回路、３ 第
２の電圧発生回路、４第１のノード、５ 第１の電源回
路、５ａ，５ｃ ＭＯＳトランジスタ、５ｂ比較回路、
７ 第２のノード、８ 第２の電源回路、８ａ，８ｃ
ＭＯＳトランジスタ、８ｂ 比較回路、９ 出力ノー
ド、１２ ｐチャネルＭＯＳトランジスタ、１３ ｎチ
ャネルＭＯＳトランジスタ、２４ 抵抗素子、２１ ｐ
チャネルＭＯＳトランジスタ、２２ ｐチャネルＭＯＳ
トランジスタ、２３ ｎチャネルＭＯＳトランジスタ、
２４ 抵抗素子、３１ ｎチャネルＭＯＳトランジス
タ、３２ ｎチャネルＭＯＳトランジスタ、３３ ｐチ
ャネルＭＯＳトランジスタ、３４ 抵抗素子、♯０〜♯
ｎ 半導体チップ、２５ ｐチャネルＭＯＳトランジス
タ、３５ ｎチャネルＭＯＳトランジスタ、２２ａ ｎ
チャネルＭＯＳトランジスタ、３２ａ ｐチャネルＭＯ
Ｓトランジスタ、２４ａ，３４ａ 抵抗素子、４１，４
２ 抵抗素子、１１ａ，１１ｂ，１１ｃ レベル変換回
路、１０−１〜１０−ｎ 出力回路、１５ａ，１５ｂ，
１８ａ，１８ｂ 容量素子接続端子、５０，５２ イン
ピーダンス変換回路、６０ 比較電圧発生回路、６２
差動増幅器、６４ ｐチャネルＭＯＳトランジスタ、６
０ａ，６０ｂ，６０ｃ ＭＯＳトランジスタ、６０ｄ
定電流源、７０ 比較電圧発生回路、７２ 差動増幅
器、７４ ｎチャネルＭＯＳトランジスタ、７０ｂ，７
０ｃ，７０ｄ ＭＯＳトランジスタ、７０ａ 定電流
源、６０ｆ，７０ｇ 抵抗素子、６０ｇ，７０ｆ 定電
流源、６０ｉ，７０ｉ ＭＯＳトランジスタ、６０ｆａ
〜６０ｆｃ，７０ｇａ〜７０ｇｃ 抵抗素子、６０ｌ
ｂ，６０ｌｃ，７０ｌｂ，７０ｌｃ リンク素子、８０
基準電圧発生回路、８２ 内部電源回路、８４ 内部
回路、９０ ＤＲＡＭ回路、９２ プロセサ、９０ 入
出力インタフェース回路、９０ａ ＤＲＡＭ、ＭＣ メ
モリセル、ＢＬ，／ＢＬ ビット線、ＷＬ ワード線、
２００Ｐ型半導体基板、２１０ Ｎウェル、２０２ｄ，
２０２ｅ，２０２ｆ，２０２ｇ不純物領域、２０４ｃ〜
２０４ｆ ワード線相当導電層、２０５ａ ビット線相
当導電層、２０６ｃ，２０６ｄ 第１の導電層、２０８
ａ 第２の導電層、２０２ｈ 不純物領域、２０３ｃ
ゲート絶縁膜、２０４ｆ ワード線相当導電層、２０５
ｂ ビット線相当導電層、２０６ｅ１〜２０６ｅｎ 第
１の導電層、２０８ｂ 第２の導電層、２００ａ Ｎウ
ェル、２０２ｉ 不純物領域、２１９不純物領域、２０
３ｄ ゲート絶縁膜、２０６ｆ１〜２０６ｆｎ 第１の
導電層、２０４ｇ ワード線相当導電層、２０８ｃ 第
２の導電層、１５ａ 容量素子、１５ｃ，１５ｄ，１８
ｃ，１８ｄ 容量素子、１５ｅ，１５ｆ，１８ｅ，１８
ｆ 容量素子、１５ｇ，１５ｈ，１８ｇ，１８ｈ 容量
素子、１５ｉ，１５ｊ，１８ｉ，１８ｊ 容量素子、３
１４，３１６ 安定化容量、４００ 処理回路、４０２
メモリ、４０３ インタフェース回路、４０４ 内部
データバス、４０５ａ，４０５ｂ メモリアレイ、４０
６ａ，４０６ｂ センスアンプ帯、４０７列デコーダ、
４０８ａ，４０８ｂ インタフェース回路、４１０ 電
源回路、１０ｍ−０〜１０ｍ−ｍ，１０ｐ−０〜１０ｐ
−ｍ ドライバ（出力回路）、４１７ 基準電圧発生回
路、４２０ｐ−０〜４２０ｐ−ｍ，４２０ｍ−０〜４２
０ｍ−ｍ レシーバ回路、４０４Ｒ リードデータバ
ス、４０４Ｗ ライトデータバス、４０４ｒ−０〜４０
４ｒ−ｍ リードデータバス線、４０４ｗ−０〜４０４
ｗ−ｍ ライトデータバス線、４０４ｒ−０，４０４ｒ
−０ｚ〜４０４ｒ−ｍ，４０４ｒ−ｍｚ リードデータ
バス線、４０４ｗ−０，４０４ｗ−０ｚ〜４０４ｗ−
ｍ，４０４ｗ−ｍｚ ライトデータバス線、４３０，４
３０ａ，４３０ｂ，４３０ｃ 安定化容量、２ｍ，２ｐ
第１の電圧発生回路、５ｍ，５ｐ 第１の電源回路、
３ｍ，３ｐ 第２の電圧発生回路、８ｍ，８ｐ 第２の
電源回路、４０５ メモリ用インタフェース回路、４０
３ 処理回路用インタフェース回路、４３５ａ，４３５
ｂ メモリアレイ、４４０ａ，４４０ｂ 読出／書込回
路。

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３５０ 11/407 ３５４Ｆ 11/409 ３５４Ｑ ３７１Ｋ Ｈ０３Ｋ 19/00 １０１Ａ

Claims (57)

【特許請求の範囲】
1. 【請求項１】 第１のノードと出力ノードとの間に結合
   され、与えられた内部信号に従って前記出力ノードと前
   記第１のノードとを電気的に接続する第１の絶縁ゲート
   型電界効果トランジスタ、 第２のノードと前記出力ノードとの間に結合され、前記
   内部信号に従って前記第１の絶縁ゲート型電界効果トラ
   ンジスタと相補的に導通して前記出力ノードと前記第２
   のノードとを電気的に接続する第２の絶縁ゲート型電界
   効果トランジスタ、 高入力インピーダンスを有する入力部に基準電圧を受
   け、前記基準電圧と第１の電圧源ノードの電圧との間の
   電圧レベルの一定電圧を生成する第１の電圧発生手段、 前記第１の電圧発生手段の出力電圧と前記第１のノード
   上の電圧の差に応じて第１の電圧源から前記第１のノー
   ドへ電流を供給する第１の内部電源手段、 高入力インピーダンスを有する入力部に前記基準電圧を
   受け、前記基準電圧と第２の電圧源ノードの電圧との間
   の電圧レベルの一定電圧を生成する第２の電圧発生手
   段、および前記第２の電圧発生手段の出力電圧と前記第
   ２のノード上の電圧の差に応じて前記第２のノードから
   前記第１の電圧源と異なる前記第２の電圧源ノードへ電
   流を流す第２の内部電源手段を備える、半導体集積回
   路。
2. 【請求項２】 前記第１のノードに結合され、前記第１
   のノードの電圧を安定化するための第１の容量素子と、 前記第１の容量素子と別に設けられ、前記第２のノード
   に結合されて前記第２のノードの電圧を安定化するため
   の第２の容量素子とをさらに備える、請求項１記載の半
   導体集積回路。
3. 【請求項３】 前記第１の内部電源手段は、前記第１の
   電圧源と前記第１のノードの間に結合される第３の絶縁
   ゲート型電界効果トランジスタと、 前記第１の電圧発生手段の出力電圧と前記第１のノード
   上の電圧を比較し該比較結果を示す信号を前記第３の絶
   縁ゲート型電界効果トランジスタのゲートへ印加する第
   １の比較回路を備えて、 前記第２の内部電源手段は、 前記第２の電圧源と前記第２のノードとの間に結合され
   かつ前記第３の絶縁ゲート型電界効果トランジスタと異
   なる導電型を有する第４の絶縁ゲート型電界効果トラン
   ジスタと、 前記第２のノード上の電圧と前記第２の電圧発生手段の
   出力電圧とを比較し、該比較結果を示す信号を前記第４
   の絶縁ゲート型電界効果トランジスタのゲートへ印加す
   る第２の比較回路を備える、請求項１記載の半導体集積
   回路。
4. 【請求項４】 前記第１の内部電源手段は、前記第１の
   ノードと前記第１の電圧源との間に接続され、かつその
   ゲートに前記第１の電圧発生手段の出力電圧を受ける第
   ３の絶縁ゲート型電界効果トランジスタを備え、 前記第２の内部電源手段は、前記第２のノードと前記第
   ２の電圧源との間に結合されかつそのゲートに前記第２
   の電圧発生手段の出力電圧をゲートに受ける第４の絶縁
   ゲート型電界効果トランジスタを備える、請求項１記載
   の半導体集積回路。
5. 【請求項５】 前記第１の電圧発生手段は、 前記第１の電圧源の電圧以上の所定の電圧が供給される
   第１の電源ノードと前記第２の電圧源の電圧以下の電圧
   が供給される第２の電源ノードとの間に互いに直列に順
   次接続される、抵抗素子、少なくとも１個のダイオード
   接続された絶縁ゲート型電界効果トランジスタ、および
   前記基準電圧をゲートに受ける絶縁ゲート型電界効果ト
   ランジスタを含み、前記抵抗素子と前記ダイオード接続
   されたトランジスタの接続ノードから前記第１のノード
   の電圧レベルを決定する電圧が出力される、請求項１記
   載の半導体集積回路。
6. 【請求項６】 前記第２の電圧発生手段は、 前記第１の電圧源の電圧以上の電圧が供給される第１の
   電源ノードと前記第２の電圧源の電圧以下の電圧が供給
   される第２の電源ノードの間に互いに直列に順次接続さ
   れる、前記基準電圧をゲートに受ける絶縁ゲート型電界
   効果トランジスタと、少なくとも１個のダイオード接続
   された絶縁ゲート型電界効果トランジスタと、抵抗素子
   とを含み、前記ダイオード接続されたトランジスタと前
   記抵抗素子との接続ノードから前記第２のノードの電圧
   レベルを決定する電圧が出力される、請求項１記載の半
   導体集積回路。
7. 【請求項７】 前記第１の電源ノードには、前記第１の
   電圧源の電圧よりも高い電圧が供給される、請求項５記
   載の半導体集積回路。
8. 【請求項８】 前記第２の電源ノードには、前記第２の
   電圧源の電圧よりも低い電圧が供給される、請求項６記
   載の半導体集積回路。
9. 【請求項９】 前記少なくとも１個のダイオード接続さ
   れた絶縁ゲート型電界効果トランジスタは、少なくとも
   １個の第１導電型の絶縁ゲート型電界効果トランジス
   タ、少なくとも１個の第２導電型の絶縁ゲート型電界効
   果トランジスタとを含む、請求項５または６記載の半導
   体集積回路。
10. 【請求項１０】 前記少なくとも１個のダイオード接続
    された絶縁ゲート型電界効果トランジスタは、前記基準
    電圧をゲートに受ける絶縁ゲート型電界効果トランジス
    タと異なる導電型を有する複数のダイオード接続された
    絶縁ゲート型電界効果トランジスタを含む、請求項６ま
    たは７記載の半導体集積回路。
11. 【請求項１１】 前記第１のノードと前記第２の電圧源
    との間に接続されるプルダウン素子と、前記第２のノー
    ドと前記第１の電圧源との間に接続されるプルアップ素
    子とをさらに備える、請求項１記載の半導体集積回路。
12. 【請求項１２】 前記第１の絶縁ゲート型電界効果トラ
    ンジスタは第１の導電型を有し、前記第２の絶縁ゲート
    型電界効果トランジスタは第２の導電型を有する、請求
    項１記載の半導体集積回路。
13. 【請求項１３】 前記第１および第２の絶縁ゲート型電
    界効果トランジスタは同じ導電型を有する、請求項１記
    載の半導体集積回路。
14. 【請求項１４】 前記内部信号の第１論理のレベル電圧
    を前記第２の電圧源の電圧よりも低い電圧に変換して前
    記第１の絶縁ゲート型電界効果トランジスタのゲートへ
    印加するレベル変換手段をさらに備える、請求項１２記
    載の半導体集積回路。
15. 【請求項１５】 前記内部信号の第１論理レベルの電圧
    を前記第１の電圧源の電圧よりも高い電圧に変換して前
    記第２の絶縁ゲート型電界効果トランジスタのゲートへ
    印加するレベル変換手段をさらに備える、請求項１２記
    載の半導体集積回路。
16. 【請求項１６】 前記内部信号の第１論理レベルの電圧
    を前記第１の電圧源の電圧よりも高い電圧に変換して前
    記第１の絶縁ゲート型電界効果トランジスタのゲートへ
    印加するレベル変換手段をさらに備える、請求項１２記
    載の半導体集積回路。
17. 【請求項１７】 各々に前記第１および第２の絶縁ゲー
    ト型電界効果トランジスタの組が配置される複数の前記
    出力ノードをさらに含み、前記第１および第２のノード
    は前記複数の出力ノードに共通に配置される、請求項１
    記載の半導体集積回路。
18. 【請求項１８】 前記第１および第２のノードに、前記
    半導体集積回路が形成される半導体チップの外部に個別
    的に配置される第１および第２の容量素子をそれぞれ接
    続するための接続ノードをさらに備える、請求項１記載
    の半導体集積回路。
19. 【請求項１９】 前記第１の電圧発生手段の出力インピ
    ーダンスよりも小さな出力インピーダンスを有し、前記
    第１の電圧発生手段が出力する電圧に従って前記第３の
    絶縁ゲート型電界効果トランジスタのゲートへ電圧を印
    加する第１のインピーダンス変換手段をさらに備える、
    請求項４記載の半導体集積回路。
20. 【請求項２０】 前記第２の電圧発生手段の出力インピ
    ーダンスよりも小さな出力インピーダンスを有し、前記
    第２の電圧発生手段が出力する電圧に従って前記第４の
    絶縁ゲート型電界効果トランジスタのゲートへ電圧を伝
    達するインピーダンス変換手段をさらに備える、請求項
    ４記載の半導体集積回路。
21. 【請求項２１】 前記第１の電圧発生手段は、 前記第１の内部電源手段に結合され、前記第１の内部電
    源手段の入力ノードに与えられる電圧に対応する電圧を
    発生する比較電圧発生手段と、 前記基準電圧と前記比較電圧発生手段の出力電圧とを比
    較する比較手段と、 前記第１の電圧源の電圧以上の電圧が印加されるドライ
    ブノードと前記第１の内部電源手段の入力ノードの間に
    接続され、前記比較手段の出力信号に従って前記ドライ
    ブノードから前記第１の内部電源手段の入力ノードへ電
    流を供給するドライブ素子とを含む、請求項１記載の半
    導体集積回路。
22. 【請求項２２】 前記比較電圧発生手段は、 前記第１の内部電源手段の入力ノードと前記比較手段の
    一方入力との間に互いに直列に接続される少なくとも１
    個の第１導電型の絶縁ゲート型電界効果トランジスタお
    よび少なくとも１個の第２導電型の絶縁ゲート型電界効
    果トランジスタの直列体と、前記比較手段の前記一方入
    力に結合されかつ前記直列体と直列に接続される定電流
    源とを備える、請求項２１記載の半導体集積回路。
23. 【請求項２３】 前記第２の電圧発生手段は、 前記第２の内部電源手段の入力ノードに結合され、該入
    力ノードの電圧に対応する電圧を生成する比較電圧発生
    手段と、 前記基準電圧と前記比較電圧発生手段の出力電圧とを比
    較する比較手段と、 前記第２の電圧源の電圧以下の電圧が供給される電源ノ
    ードと前記第２の内部電源手段の入力ノードとの間に結
    合され、前記比較手段の出力信号に従って前記第２の内
    部電源手段の入力ノードから前記電源ノードへ電流を供
    給するドライブ素子とを含む、請求項１記載の半導体集
    積回路。
24. 【請求項２４】 前記比較電圧発生手段は、 前記第２の内部電源手段の入力ノードと前記比較手段の
    一方入力に結合される内部ノードとの間に互いに直列に
    接続される少なくとも１個の第１導電型の絶縁ゲート型
    電界効果トランジスタと少なくとも１個の第２導電型の
    絶縁ゲート型電界効果トランジスタの直列体と、 前記内部ノードに結合され、前記直列体に一定の電流を
    供給する定電流源とを備える、請求項２３記載の半導体
    集積回路。
25. 【請求項２５】 前記比較電圧発生手段は、抵抗素子を
    含む、請求項２１または２３記載の半導体集積回路。
26. 【請求項２６】 前記比較電圧発生手段は、発生する比
    較電圧のレベルを調整するための溶断可能なリンク素子
    を含む、請求項２１または２３記載の半導体集積回路。
27. 【請求項２７】 前記基準電圧は、前記半導体集積回路
    が形成される半導体チップと同一チップ上に形成される
    基準電圧発生回路により生成される、請求項１記載の半
    導体集積回路。
28. 【請求項２８】 前記基準電圧は、前記半導体集積回路
    が形成される半導体チップの外部に設けられた基準電圧
    発生回路から与えられ、これにより各々が前記半導体集
    積回路を有する複数の半導体チップが存在するとき前記
    基準電圧発生回路の基準電圧が共通に前記複数の半導体
    チップに印加される、請求項１記載の半導体集積回路。
29. 【請求項２９】 前記基準電圧は、入力信号の論理レベ
    ルを判定するための電圧として入力回路へも与えられ
    る、請求項２７または２８記載の半導体集積回路。
30. 【請求項３０】 行列状に配列される複数のスタックト
    キャパシタ型メモリセルと、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続する複数の対のビット線とをさらに有し、 前記第１および第２の容量素子の各々は、 第１導電型の半導体基板領域と、 前記半導体基板領域表面に互いに間をおいて形成される
    複数の第１導電型の不純物領域とを備え、前記複数の不
    純物領域は、前記メモリセルのビット線が電気的に接続
    する領域に相当する第１の不純物領域と、前記メモリセ
    ルのキャパシタが電気的に接続する領域に相当する第２
    の不純物領域とを有し、さらに、 前記第２の不純物領域に電気的に接続されかつ前記キャ
    パシタの一方電極と同一層に形成される互いに離れて配
    置される複数の第１導電層と、 前記第１の不純物領域に電気的に接続されかつ前記ビッ
    ト線と同一層に形成されるビット線相当導電層と、 前記基板領域上に前記ワード線と同一層に形成されるワ
    ード線相当導電層と、 前記第１導電層を覆うように形成されかつ前記メモリセ
    ルのキャパシタの他方電極層と同一層に形成される第２
    の導電層とを備え、 前記基板領域が前記容量素子の一方電極として作用し、
    かつ前記第２導電層が他方電極として作用する、請求項
    ２記載の半導体集積回路。
31. 【請求項３１】 行列状に配列される複数のスタックト
    キャパシタ型メモリセルと、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線と、各前記列に対応し
    て配置され、各々に対応の列のメモリセルが接続する複
    数の対のビット線とをさらに有し、 前記第１および第２の容量素子の各々は、 半導体基板領域と、 前記半導体基板領域上に前記ワード線と同一層に形成さ
    れるワード線相当導電層と、 前記ワード線相当導電層上にかつ前記ワード線相当導電
    層上にかつ対向して前記ビット線と同一層に形成される
    ビット線相当導電層と、 前記ビット線相当導電層上に互いに間をおいて前記メモ
    リセルのキャパシタの一方電極層と同一層に形成されか
    つ前記ビット線相当導電層に電気的に接続される複数の
    第１導電層と、 前記複数の第１導電層を覆うように前記メモリセルのキ
    ャパシタの他方電極と同一層に形成される第２導電層と
    を備え、 前記ビット線相当導電層と前記基板領域とが相互接続さ
    れて該容量素子の一方電極を形成しかつ前記ワード線相
    当導電層と前記第２導電層とが相互接続されて該容量素
    子の他方電極を形成する、請求項２記載の半導体集積回
    路。
32. 【請求項３２】 行列状に配列される複数のスタックト
    キャパシタ型メモリセルと、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線と、 各前記列に対応して配置され、各々に対応の列のメモリ
    セルが接続される複数の対のビット線とをさらに有し、 前記第１および第２の容量素子の各々は、 第１導電型の半導体基板領域と、 前記半導体基板領域表面周辺部に形成される第２導電型
    の第１の不純物領域と、 前記半導体基板領域表面の周辺部に前記第１の不純物領
    域に隣接して形成される第１導電型の第２の不純物領域
    と、 前記基板領域上にわたって前記ワード線と同一層に形成
    されるワード線相当導電層と、 前記ワード線相当導電層上に互いに離れてかつ前記メモ
    リセルのキャパシタの一方電極と同一層に形成されかつ
    前記ワード線相当導電層に電気的に接続される第１の導
    電層と、 前記第１の導電層を覆うように前記メモリセルキャパシ
    タの他方電極と同一層に形成される第２導電層とを備
    え、 前記第１の導電層は前記容量素子の一方電極ノードに電
    気的に接続されかつ前記第２の導電層ならびに前記第１
    および第２の不純物領域は前記容量素子の他方電極ノー
    ドに電気的に接続される、請求項２記載の半導体集積回
    路。
33. 【請求項３３】 前記第１の容量素子は、前記第１のノ
    ードと前記第１の電圧源との間に接続される、請求項２
    記載の半導体集積回路。
34. 【請求項３４】 前記第１の容量素子は、前記第１のノ
    ードと前記第２の電圧源との間に接続される、請求項２
    記載の半導体集積回路。
35. 【請求項３５】 前記第２の容量素子は、前記第２のノ
    ードと前記第２の電圧源との間に接続される、請求項２
    記載の半導体集積回路。
36. 【請求項３６】 前記第２の容量素子は、前記第２のノ
    ードと前記第１の電圧源との間に接続される、請求項２
    記載の半導体集積回路。
37. 【請求項３７】 前記第１の容量素子は、前記第１のノ
    ードと前記第１の電圧源と別に設けられかつ前記第１の
    電圧源の電圧と同じ極性の電圧を供給する別の電圧源と
    の間に接続される、請求項２記載の半導体集積回路。
38. 【請求項３８】 前記第２の容量素子は、前記第２の電
    圧源と別に設けられかつ前記第２の電圧源の電圧と同じ
    極性の電圧を供給する別の電圧源と前記第２のノードと
    の間に接続される、請求項２記載の半導体集積回路。
39. 【請求項３９】 第１の電圧源上の電圧より低い電圧を
    発生して第１のノードへ伝達する第１の電圧発生回路、 第２の電圧源上の電圧より高い電圧を発生して第２のノ
    ードへ伝達する第２の電圧発生回路、 前記第１のノードと前記第２のノードとの間に接続さ
    れ、与えられた内部信号に従って出力ノードへ前記第１
    または第２のノード上の電圧レベルの電圧を伝達する出
    力手段、 前記第１のノードに結合されかつ前記第１のノードの電
    圧を安定化するための第１の容量素子、 前記第２のノードに結合されかつ前記第２のノードの電
    圧を安定化するための第２の容量素子、および前記第１
    のノードと前記第２のノードとの間に接続される第３の
    容量素子とを備える、半導体集積回路。
40. 【請求項４０】 前記第１および第２の容量素子の容量
    値は互いに等しい、請求項３９記載の半導体集積回
    路。。
41. 【請求項４１】 前記第１および第２の容量素子の容量
    値は互いに等しく、さらに前記第１のノードに結合され
    る、前記第１の容量素子と同じ容量値を有する第４の容
    量素子と、 前記第２のノードに結合される、前記第２の容量素子と
    同じ容量値を有する第５の容量素子とをさらに備える、
    請求項３９記載の半導体集積回路。
42. 【請求項４２】 前記第１の容量素子は、前記第１のノ
    ードと前記第１の電圧源との間に接続され、前記第４の
    容量素子は前記第１のノードと前記第２の電圧源との間
    に接続される、請求項４１記載の半導体集積回路。
43. 【請求項４３】 前記第１の容量素子は、前記第１の電
    圧源と別に設けられて前記第１の電圧源の電圧と同一極
    性の電圧を供給する第３の電圧源と前記第１のノードと
    の間に接続され、かつ前記第４の容量素子は、前記第２
    の電圧源と別に設けられかつ前記第２の電圧源と同一極
    性の電圧を供給する第４の電圧源と前記第１のノードと
    の間に接続される、請求項４１記載の半導体集積回路。
44. 【請求項４４】 前記第２の容量素子は、前記第２の電
    圧源と前記第２のノードとの間に接続され、かつ前記第
    ５の容量素子は前記第２のノードと前記第１の電圧源と
    の間に接続される、請求項４１記載の半導体集積回路。
45. 【請求項４５】 前記第２の容量素子は、前記第２の電
    圧源と別に設けられかつ前記第２の電圧源の電圧と同一
    極性の電圧を供給する第３の電圧源と前記第２のノード
    との間に接続され、かつ前記第５の容量素子は、前記第
    １の電圧源と別に設けられかつ前記第１の電圧源と同一
    極性の電圧を供給する第４の電圧源と前記第２のノード
    との間に接続される、請求項４１記載の半導体集積回
    路。
46. 【請求項４６】 第１の電圧源上の電圧よりも低い電圧
    を発生して第１のノードへ伝達する第１の電圧発生回
    路、 第２の電圧源上の電圧よりも高い電圧を発生して第２の
    ノードへ伝達する第２の電圧発生回路、 前記第１および第２のノード上の電圧を両動作電源電圧
    として動作し、与えられた内部信号に従って出力ノード
    を駆動する出力手段、 前記第１のノードと前記第１の電圧源と同一極性の電圧
    を受ける第１基準ノードとの間に接続される第１の容量
    素子、 前記第２のノードと前記第２の電圧源と同一極性の電圧
    を受ける第２基準ノードとの間に接続される第２の容量
    素子、 前記第１のノードと前記第２の基準ノードとの間に接続
    される第３の容量素子および前記第２のノードと前記第
    １の基準ノードとの間に接続される第４の容量素子とを
    備える、半導体集積回路。
47. 【請求項４７】 前記第１の基準ノードは前記第１の電
    圧源に接続されかつ前記第２の基準ノードは前記第２の
    電圧源に接続される、請求項４６記載の半導体集積回
    路。
48. 【請求項４８】 前記第１の基準ノードは前記第１の電
    圧源と別に設けられた電圧源に接続され、前記第２の基
    準ノードは前記第２の電圧源と別に設けられた電圧源に
    接続される、請求項４６記載の半導体集積回路。
49. 【請求項４９】 複数のメモリセルを有するメモリアレ
    イと、 前記メモリアレイの選択メモリセルとの間でデータを転
    送するための複数の内部データバス線と、 前記複数の内部データバス線を介して前記メモリアレイ
    とデータの転送を行なう処理回路とをさらに備え、 前記第１および第２の絶縁ゲート型電界効果トランジス
    タの対からなる出力手段が、前記複数の内部データバス
    線に対応して前記メモリアレイと前記処理回路との間に
    設けられる、請求項１記載の半導体集積回路。
50. 【請求項５０】 複数のメモリセルを有するメモリアレ
    イと、 前記メモリアレイの選択メモリセルとの間でデータを転
    送するための複数の内部データバス線と、 前記複数の内部データバス線を介して前記メモリアレイ
    とデータの転送を行なう処理回路とをさらに備え、 前記出力手段は前記複数の内部データバス線それぞれに
    対応して前記メモリアレイと前記処理回路との間に配置
    される、請求項３９または４６記載の半導体集積回路。
51. 【請求項５１】 前記複数の内部データバス線に対応し
    て前記メモリアレイと前記処理回路との間に設けられ、
    各々が対応の内部データバス線の電圧と前記基準電圧と
    を差動増幅する複数のレシーバ手段をさらに備える、請
    求項４９記載の半導体集積回路。
52. 【請求項５２】 前記複数のデータバス線に対応して前
    記メモリアレイと前記処理回路との間に設けられ、基準
    電圧と対応のデータバス線上の電圧とを差動増幅する複
    数のレシーバ手段をさらに備え、 前記第１および第２の電圧発生回路は、前記基準電圧に
    基づいて前記電圧を発生する手段を含む、請求項５０記
    載の半導体集積回路。
53. 【請求項５３】 前記基準電圧は前記メモリアレイおよ
    び前記処理回路が一体的に形成される半導体チップ上に
    設けられた基準電圧発生回路により発生される、請求項
    ５１または５２記載の半導体集積回路。
54. 【請求項５４】 前記複数の内部データバス線は相補信
    号を伝達するように対をなして配設され、さらに、 前記バス線対に対応して設けられ、対応のバス線対の信
    号を差動的に増幅する複数のレシーバ回路を備える、請
    求項４９または５０記載の半導体集積回路。
55. 【請求項５５】 前記複数の内部データバス線は、前記
    メモリアレイの選択メモリセルから読出されたデータを
    伝達する、請求項４９または５０記載の半導体集積回
    路。
56. 【請求項５６】 前記複数の内部データバス線は、前記
    メモリアレイの選択メモリセルへ書込むデータを伝達す
    る、請求項４９または５０記載の半導体集積回路。
57. 【請求項５７】 前記複数の内部データバス線各々の一
    方側に前記出力手段が配置され、かつ他方端に前記レシ
    ーバ手段が設けられる、請求項５１、５２または５４記
    載の半導体集積回路。