JPH0713875B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0713875B2 JPH0713875B2 JP2041008A JP4100890A JPH0713875B2 JP H0713875 B2 JPH0713875 B2 JP H0713875B2 JP 2041008 A JP2041008 A JP 2041008A JP 4100890 A JP4100890 A JP 4100890A JP H0713875 B2 JPH0713875 B2 JP H0713875B2
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- Japan
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- voltage
- power supply
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度の集積回路に関し、とくに、高密度の
半導体メモリに好適な集積回路に関する。
半導体メモリに好適な集積回路に関する。
従来、半導体メモリの高集積化のために、特開昭51−10
4276では、２種のゲート酸化膜厚と２種のゲート領域表
面濃度を組み合せた技術が提示されている。また、特開
昭50−119543には、メモリアレー部のSi表面を高濃度に
イオン打ちこみすることによって、メモリアレー部のト
ランジスタのチャネル長をより小にしたり、拡散層間隔
をより小にして集積度を向上させる技術が提示されてい
る。
4276では、２種のゲート酸化膜厚と２種のゲート領域表
面濃度を組み合せた技術が提示されている。また、特開
昭50−119543には、メモリアレー部のSi表面を高濃度に
イオン打ちこみすることによって、メモリアレー部のト
ランジスタのチャネル長をより小にしたり、拡散層間隔
をより小にして集積度を向上させる技術が提示されてい
る。
上述の技術によって、トランジスタ等の回路素子の寸法
を小さくした場合、これらの回路素子の絶縁破壊に対す
る耐圧が小さくなってしまう。
を小さくした場合、これらの回路素子の絶縁破壊に対す
る耐圧が小さくなってしまう。
一方ユーザの使いやすさからみれば、外部からの印加電
圧（メモリLSIのパッケージの電源ピンに印加される電
圧）は、メモリを構成するトランジスタの寸法いかんに
よらず一定にしたいという要望がある。したがって外部
からの印加電圧を下げることは望ましくない。したがっ
て、上述の従来技術によっては、高い外部電圧を用いる
ことのできる高集積度のメモリを実現することは出来な
い。このことはメモリに限らず、他の集積回路にもあて
はまる。
圧（メモリLSIのパッケージの電源ピンに印加される電
圧）は、メモリを構成するトランジスタの寸法いかんに
よらず一定にしたいという要望がある。したがって外部
からの印加電圧を下げることは望ましくない。したがっ
て、上述の従来技術によっては、高い外部電圧を用いる
ことのできる高集積度のメモリを実現することは出来な
い。このことはメモリに限らず、他の集積回路にもあて
はまる。
したがって、本発明の基本的技術課題は、高い外部電圧
を用いることができ、寸法が小さく、低い動作電圧で動
作する回路素子を内部に有する高集積度の集積回路を提
供することにある。
を用いることができ、寸法が小さく、低い動作電圧で動
作する回路素子を内部に有する高集積度の集積回路を提
供することにある。
一方、メモリセルをチップ内に集積化した半導体メモリ
集積回路においては、メモリセルを高い外部電源電圧よ
り低く安定化された内部電圧によって動作させることに
より、メモリセルを小寸法トランジスタで構成する必要
が有るが、ワード線にはワード線駆動回路が接続され、
データ線にはセンスアンプとプリチャージ回路とが接続
されており、ワード線駆動電圧とデータ線に印加される
プリチャージ電圧とをどのように設定すれば良いかが問
題となる。
集積回路においては、メモリセルを高い外部電源電圧よ
り低く安定化された内部電圧によって動作させることに
より、メモリセルを小寸法トランジスタで構成する必要
が有るが、ワード線にはワード線駆動回路が接続され、
データ線にはセンスアンプとプリチャージ回路とが接続
されており、ワード線駆動電圧とデータ線に印加される
プリチャージ電圧とをどのように設定すれば良いかが問
題となる。
まず、メモリセルの読み出し電圧および書き込み電圧を
大きくし、読み出し時間および書き込み時間を短くする
にはワード線駆動電圧を大きくすれば良いので、ワード
線駆動電圧を高い外部電源電圧によって設定すると、逆
に外部電源電圧が低くなった時にこれらの電気的特性が
大きく変化しまい、またワード線駆動電圧を外部電源電
圧より低く安定化された内部電圧によって設定すると読
み出し電圧および書き込み電圧が小さくなり、読み出し
時間および書き込み時間が長くなってしまうと言う問題
が、本発明者の検討によって明らかとされた。
大きくし、読み出し時間および書き込み時間を短くする
にはワード線駆動電圧を大きくすれば良いので、ワード
線駆動電圧を高い外部電源電圧によって設定すると、逆
に外部電源電圧が低くなった時にこれらの電気的特性が
大きく変化しまい、またワード線駆動電圧を外部電源電
圧より低く安定化された内部電圧によって設定すると読
み出し電圧および書き込み電圧が小さくなり、読み出し
時間および書き込み時間が長くなってしまうと言う問題
が、本発明者の検討によって明らかとされた。
また、データ線のプリチャージ電圧である内部電圧はデ
ータ線の充放電電流を決定するので、データ線の充放電
による消費電力を低減し、かつ、外部電源電圧の増大に
伴うこの消費電力の増大を低減するためには、データ線
のプリチャージ電圧である内部電圧を外部電源電圧より
低く安定化しなければならないと言う問題も本発明者の
検討によって明らかとされた。
ータ線の充放電電流を決定するので、データ線の充放電
による消費電力を低減し、かつ、外部電源電圧の増大に
伴うこの消費電力の増大を低減するためには、データ線
のプリチャージ電圧である内部電圧を外部電源電圧より
低く安定化しなければならないと言う問題も本発明者の
検討によって明らかとされた。
特に、半導体メモリの消費電力の増大は半導体チップ温
度上昇をもたらし、メモリセルのトランジスタのソース
領域もしくはドレイン領域と基板との間のPN接合のリー
ク電流が増大して、メモリセルのデータ保持特性を劣化
させ、ダイナミック・メモリではリフレッシュ時間を短
くしなければならないと言う問題も同様に明らかとされ
た。
度上昇をもたらし、メモリセルのトランジスタのソース
領域もしくはドレイン領域と基板との間のPN接合のリー
ク電流が増大して、メモリセルのデータ保持特性を劣化
させ、ダイナミック・メモリではリフレッシュ時間を短
くしなければならないと言う問題も同様に明らかとされ
た。
従って、本発明の目的は、データ線充放電に伴う消費電
力が低減され、メモリセルからの読み出し電圧変動およ
びメモリセルへの書き込み電圧変動が軽減された高速、
低消費電力の半導体集積回路を提供することにある。
力が低減され、メモリセルからの読み出し電圧変動およ
びメモリセルへの書き込み電圧変動が軽減された高速、
低消費電力の半導体集積回路を提供することにある。
上記基本的技術課題を達成するために、本発明は、これ
らの回路素子に与える電源電圧又はこれらの回路によっ
て発生される信号電圧は、回路素子の寸法を小さくした
ことに伴なって小さくすることとしたものである。
らの回路素子に与える電源電圧又はこれらの回路によっ
て発生される信号電圧は、回路素子の寸法を小さくした
ことに伴なって小さくすることとしたものである。
すなわち、本発明では、集積回路の次の特徴に注目し
た。
た。
（１）一般に集積回路の内、外部入力端子に接続された
回路素子の耐圧は高くなければならない。この端子に外
部から高い電圧が供給されても、また、静電力が発生し
ても、この素子が破壊されないようにするためである。
したがって、この外部入力端子に接続された回路素子の
寸法は大きくすることが実際上必要である。
回路素子の耐圧は高くなければならない。この端子に外
部から高い電圧が供給されても、また、静電力が発生し
ても、この素子が破壊されないようにするためである。
したがって、この外部入力端子に接続された回路素子の
寸法は大きくすることが実際上必要である。
（２）集積回路の内、内部の回路は前述のごとく、寸法
を小さくし、それにより耐圧が小さくなっても破壊され
ないようにするために、それらへ供給する電源電圧ある
いはそれらにより発生される信号電圧の値を小さくする
ことが望ましい。これらの点を考慮し、本発明では、大
きな振幅の信号に応答する第１の回路内の回路素子は、
耐圧が大きくなるように大きな寸法にて形成するととも
に、この回路の出力信号に応答する第２の回路の回路素
子は、高集積化するために小さい寸法にて形成する。更
に、高い、第１の電源電圧が入力され、第２の回路にこ
の第１の電源電圧より低い第２の電源電圧を供給するた
めの、寸法の大きな回路素子からなる電源回路を設け、
第１の回路を第１の電源電圧が入力され、第２の電源電
圧に対応した大きさの電圧を有する内部信号を発生する
ように構成する。第２の回路は、第２の電源電圧が入力
され、この内部信号により起動され、第２の電源電圧に
対応した大きさの電圧を有する信号を出力するように構
成される。
を小さくし、それにより耐圧が小さくなっても破壊され
ないようにするために、それらへ供給する電源電圧ある
いはそれらにより発生される信号電圧の値を小さくする
ことが望ましい。これらの点を考慮し、本発明では、大
きな振幅の信号に応答する第１の回路内の回路素子は、
耐圧が大きくなるように大きな寸法にて形成するととも
に、この回路の出力信号に応答する第２の回路の回路素
子は、高集積化するために小さい寸法にて形成する。更
に、高い、第１の電源電圧が入力され、第２の回路にこ
の第１の電源電圧より低い第２の電源電圧を供給するた
めの、寸法の大きな回路素子からなる電源回路を設け、
第１の回路を第１の電源電圧が入力され、第２の電源電
圧に対応した大きさの電圧を有する内部信号を発生する
ように構成する。第２の回路は、第２の電源電圧が入力
され、この内部信号により起動され、第２の電源電圧に
対応した大きさの電圧を有する信号を出力するように構
成される。
本願で開示される発明の代表的な実施形態は、 ワード線と、該ワード線と交叉するように設けられたデ
ータ線と、該ワード線と該データ線の交点に設けられた
メモリセルと、上記ワード線に接続されたワード線駆動
回路と上記データ線に接続されたプリチャージ回路とを
そのチップ上に具備してなり、 上記メモリセルは上記ワード線にゲートが接続され、ド
レインまたはソースが上記データ線に接続されたトラン
ジスタを有してなる半導体集積回路であって、 チップ外部から外部電源電圧が供給され、該外部電源電
圧が所定の値以上のときには上記外部電源電圧よりも小
さい内部電圧であって、かつ、上記外部電源電圧が上記
所定の値以上のときには上記外部電源電圧の電圧変動の
大きさよりその電圧変動の大きさが小さい内部電圧を発
生する内部電圧発生回路を上記チップ上にさらに具備し
てなり、 上記プリチャージ回路は上記内部電圧が供給されるとと
もに上記データ線をプリチャージし、 上記ワード線の選択時に上記ワード線駆動回路から上記
ワード線に印加されるワード線駆動電圧は上記内部電圧
を昇圧することにより生成され、 該昇圧による上記ワード線駆動電圧は上記データ線に印
加される上記内部電圧より大きな値に設定されたことを
特徴とする。
ータ線と、該ワード線と該データ線の交点に設けられた
メモリセルと、上記ワード線に接続されたワード線駆動
回路と上記データ線に接続されたプリチャージ回路とを
そのチップ上に具備してなり、 上記メモリセルは上記ワード線にゲートが接続され、ド
レインまたはソースが上記データ線に接続されたトラン
ジスタを有してなる半導体集積回路であって、 チップ外部から外部電源電圧が供給され、該外部電源電
圧が所定の値以上のときには上記外部電源電圧よりも小
さい内部電圧であって、かつ、上記外部電源電圧が上記
所定の値以上のときには上記外部電源電圧の電圧変動の
大きさよりその電圧変動の大きさが小さい内部電圧を発
生する内部電圧発生回路を上記チップ上にさらに具備し
てなり、 上記プリチャージ回路は上記内部電圧が供給されるとと
もに上記データ線をプリチャージし、 上記ワード線の選択時に上記ワード線駆動回路から上記
ワード線に印加されるワード線駆動電圧は上記内部電圧
を昇圧することにより生成され、 該昇圧による上記ワード線駆動電圧は上記データ線に印
加される上記内部電圧より大きな値に設定されたことを
特徴とする。
上述のように構成した結果、第１、第２の回路は、耐圧
に関しての問題は解決でき、さらに、第２の回路は、小
さい寸法の回路素子で形成されるために、また、集積回
路全体の中では、第２の回路が占める面積が大きいた
め、集積回路全体としてみたときに高集積化が図れる。
に関しての問題は解決でき、さらに、第２の回路は、小
さい寸法の回路素子で形成されるために、また、集積回
路全体の中では、第２の回路が占める面積が大きいた
め、集積回路全体としてみたときに高集積化が図れる。
内部電圧発生回路から発生される内部電圧は外部電源電
圧と比較して小さな値に安定化されており、この小さな
値に安定化された内部電圧がデータ線に印加されている
ので、データ線の充放電に伴う消費電力が低減される。
圧と比較して小さな値に安定化されており、この小さな
値に安定化された内部電圧がデータ線に印加されている
ので、データ線の充放電に伴う消費電力が低減される。
また、ワード線駆動電圧も安定化された内部電圧を昇圧
して大きな電圧に設定されているので、メモリセルの読
み出し電圧および書き込み電圧を大きくでき、読み出し
時間および書き込み時間を短くでき、高速の半導体集積
回路を提供することができる。
して大きな電圧に設定されているので、メモリセルの読
み出し電圧および書き込み電圧を大きくでき、読み出し
時間および書き込み時間を短くでき、高速の半導体集積
回路を提供することができる。
本発明のその他の目的と特徴は、以下の実施例から明ら
かとなろう。
かとなろう。
以下、実施例に従がい本発明を説明する。
第１図は、本方式の概念を示すためのＰ型基板10からな
るダイナミックメモリ用のメモリチップの断面図であ
る。Ｎ型のモストランジスタ（MOST）Qpのゲート酸化膜 はMOST,Qmのゲート酸化膜 より厚くされ、MOST,QpのドレインDpには、高いドレイ
ン電圧、たとえば外部電圧VCC（たとえば5v）が供給さ
れ、MOST,QmのドレインDmには、この電圧VCCが入力され
る内部電源電圧発生回路30（これは実際には、基板10内
に形成されている）により、VCCより低い電圧VDP（たと
えば3.5V）が供給されている。
るダイナミックメモリ用のメモリチップの断面図であ
る。Ｎ型のモストランジスタ（MOST）Qpのゲート酸化膜 はMOST,Qmのゲート酸化膜 より厚くされ、MOST,QpのドレインDpには、高いドレイ
ン電圧、たとえば外部電圧VCC（たとえば5v）が供給さ
れ、MOST,QmのドレインDmには、この電圧VCCが入力され
る内部電源電圧発生回路30（これは実際には、基板10内
に形成されている）により、VCCより低い電圧VDP（たと
えば3.5V）が供給されている。
外部電圧VCCは、基板電圧発生回路20に入力され、ここ
で基板10のバイアス電圧たとえば−3Vを発生する。な
お、回路20は、基板10の外部に記載されているが、実際
には基板10の内部に設けられている。通常メモリの集積
度は、メモリアレーとそれを駆動する、あるいはそれか
ら出力される微少信号を増幅するセンスアンプ（図示せ
ず）などの、メモリアレーに直接接続されている周辺回
路（直接周辺回路）からなる第１の回路部40の集積度で
決まる。したがってこの部分のMOST,Qmの寸法な小さく
したい。この寸法はMOST,Qmの耐圧、あるいはホットエ
レクトロン、基板電流などの関係から、一般に動作電圧
を低くすることによって小にすることは可能である。こ
こでは、MOST,Qmのゲート酸化膜 を薄くし、ドレイン電圧VCCより低い電圧VDPとし、チャ
ネル長を短かくしMOST,Qmの寸法を小さくすることを実
現している。勿論、ゲートGmの電圧の最大値も一般的に
はVDPにする必要がある。一方、その他の制御回路、つ
まり直接周辺回路を制御する回路（間接周辺回路）から
なる第２の回路部50は、チップ全体に占めるその面積は
約10％であるから、特に寸法の小さなMOSTを使う必要も
ない。むしろこの間接周辺回路は外部の入力端子が接続
されるから、静電破壊耐圧などが十分高くなければなら
ない。このためには一般にここのMOST QPのゲート酸化
膜 を厚くし、それに伴ない寸法（たとえばチャネル長）の
大きなMOST QPを使う必要がある。ここでは、このゲー
ト酸化膜 をゲート酸化膜 より厚くし、チャネル長を長くしたことに伴ない、QPの
ドレイン電圧を、Qmのドレイン電圧VDPより高いVCCとす
る。勿論ゲートGpの電圧の最大値は一般的にはVCCとす
る。なお、Qp,QmのソースSp,Smはいずれもアース電位に
保持される。第１図のように、高集積度に影響するメモ
リアレーと直接周辺回路からなる第１の回路部40のMOST
Qmの寸法は小さくし、間隔周辺回路からなる第２の回
路部50のMOST Qpの寸法はより大きくするわけである。
またこうすることによって、チップ外部からの電源電圧
（VCC:たとえば5V）を動作電圧とすることによって、MO
ST,Qpは動作可能となる。またQmは、VCCをチップ内で電
圧変換して、より低い動作電圧（VDP:たとえば3.5V）で
動作可能となる。一般に動作電圧を低くするほど、それ
に応じてVthも低くするのが高速という点で望ましい。
この点、MOSTの一般的特性からゲート酸化膜toxが小に
なればVthも低くなるので、メモリの動作速度に大きな
部分を占める第１の回路部の動作速度を高速化できる。
で基板10のバイアス電圧たとえば−3Vを発生する。な
お、回路20は、基板10の外部に記載されているが、実際
には基板10の内部に設けられている。通常メモリの集積
度は、メモリアレーとそれを駆動する、あるいはそれか
ら出力される微少信号を増幅するセンスアンプ（図示せ
ず）などの、メモリアレーに直接接続されている周辺回
路（直接周辺回路）からなる第１の回路部40の集積度で
決まる。したがってこの部分のMOST,Qmの寸法な小さく
したい。この寸法はMOST,Qmの耐圧、あるいはホットエ
レクトロン、基板電流などの関係から、一般に動作電圧
を低くすることによって小にすることは可能である。こ
こでは、MOST,Qmのゲート酸化膜 を薄くし、ドレイン電圧VCCより低い電圧VDPとし、チャ
ネル長を短かくしMOST,Qmの寸法を小さくすることを実
現している。勿論、ゲートGmの電圧の最大値も一般的に
はVDPにする必要がある。一方、その他の制御回路、つ
まり直接周辺回路を制御する回路（間接周辺回路）から
なる第２の回路部50は、チップ全体に占めるその面積は
約10％であるから、特に寸法の小さなMOSTを使う必要も
ない。むしろこの間接周辺回路は外部の入力端子が接続
されるから、静電破壊耐圧などが十分高くなければなら
ない。このためには一般にここのMOST QPのゲート酸化
膜 を厚くし、それに伴ない寸法（たとえばチャネル長）の
大きなMOST QPを使う必要がある。ここでは、このゲー
ト酸化膜 をゲート酸化膜 より厚くし、チャネル長を長くしたことに伴ない、QPの
ドレイン電圧を、Qmのドレイン電圧VDPより高いVCCとす
る。勿論ゲートGpの電圧の最大値は一般的にはVCCとす
る。なお、Qp,QmのソースSp,Smはいずれもアース電位に
保持される。第１図のように、高集積度に影響するメモ
リアレーと直接周辺回路からなる第１の回路部40のMOST
Qmの寸法は小さくし、間隔周辺回路からなる第２の回
路部50のMOST Qpの寸法はより大きくするわけである。
またこうすることによって、チップ外部からの電源電圧
（VCC:たとえば5V）を動作電圧とすることによって、MO
ST,Qpは動作可能となる。またQmは、VCCをチップ内で電
圧変換して、より低い動作電圧（VDP:たとえば3.5V）で
動作可能となる。一般に動作電圧を低くするほど、それ
に応じてVthも低くするのが高速という点で望ましい。
この点、MOSTの一般的特性からゲート酸化膜toxが小に
なればVthも低くなるので、メモリの動作速度に大きな
部分を占める第１の回路部の動作速度を高速化できる。
したがって本方式は高速化という点でも都合がよい。
尚、用途に応じてイオン打込み技術によってVthを適宜
調整できることは明らかである。
尚、用途に応じてイオン打込み技術によってVthを適宜
調整できることは明らかである。
本方式は、１トランジスタ型メモリセルからなる実際の
ダイナミックＮ−MOSメモリに適用する場合、いくつか
の考慮を払うことによって、より有効に使える。この一
例を第２図に示す。これは折り返し型のデータ線を有す
るメモリである。このメモリは、外部電源電圧VCC（5
V）を入力されて、約−3Vの基板バイアス発生回路20
と、外部電源電圧VCCが入力されて、3.5Vの内部電源電
圧VDPおよび3Vの直流電圧Ｖ′を発生する内部電源発生
回路30と、外部電源電圧VCCと、外部アドレスAi〜Aj,A
i′〜Aj′，外部制御信号が入力され、内部アドレス信
号ai〜aj,ai′〜aj′，内部制御パルスφ0,φ1,φ3,φ
x,φｙを出力する間接周辺回路50と、電圧VDP,V′，ア
ドレス信号ai〜aj,ai′〜aj′，制御パルスφ0,φ1,φ
３により制御される、メモリアレーMAと直接周辺回路40
とからなる。直接周辺回路には、ＸデコーダXD,Yデコー
ダYD,プリチャージ回路PC,センスアンプSAとが含まれて
いる。なお、第２図において、回路50Aは、間接周辺回
路50の内、ワード線駆動パルスを発生する部分を別に取
り出して示したものである。この回路50A内において、
パルスφ′1,φ′ｘは、間接周辺回路50内にて発生され
る回路である。
ダイナミックＮ−MOSメモリに適用する場合、いくつか
の考慮を払うことによって、より有効に使える。この一
例を第２図に示す。これは折り返し型のデータ線を有す
るメモリである。このメモリは、外部電源電圧VCC（5
V）を入力されて、約−3Vの基板バイアス発生回路20
と、外部電源電圧VCCが入力されて、3.5Vの内部電源電
圧VDPおよび3Vの直流電圧Ｖ′を発生する内部電源発生
回路30と、外部電源電圧VCCと、外部アドレスAi〜Aj,A
i′〜Aj′，外部制御信号が入力され、内部アドレス信
号ai〜aj,ai′〜aj′，内部制御パルスφ0,φ1,φ3,φ
x,φｙを出力する間接周辺回路50と、電圧VDP,V′，ア
ドレス信号ai〜aj,ai′〜aj′，制御パルスφ0,φ1,φ
３により制御される、メモリアレーMAと直接周辺回路40
とからなる。直接周辺回路には、ＸデコーダXD,Yデコー
ダYD,プリチャージ回路PC,センスアンプSAとが含まれて
いる。なお、第２図において、回路50Aは、間接周辺回
路50の内、ワード線駆動パルスを発生する部分を別に取
り出して示したものである。この回路50A内において、
パルスφ′1,φ′ｘは、間接周辺回路50内にて発生され
る回路である。
ここで、間接周辺回路50に入力される外部アドレス信
号、外部制御信号はいずれも、外部電源電圧VCCとアー
ス電位との間で変化する信号である。この回路50から出
力されるパルスの内、φ1,ai〜aj,ai′〜aj′はいずれ
も内部電源電圧VDPとアース電位間で変化するパルスで
あり、パルスφ０は、プリチャージ用トランジスタQP,
P,QDP,QYO,QXO,しきい値をVthとすると、VDP＋Vthよ
り大きいレベルを取るパルスであり、パルスφ３は、ト
ランジスタQA,Ａのしきい値だけVDPより低いレベルを
取るパルスである。また、パルスφx,φｙは約1.5VDPの
レベルを取るパルスである。
号、外部制御信号はいずれも、外部電源電圧VCCとアー
ス電位との間で変化する信号である。この回路50から出
力されるパルスの内、φ1,ai〜aj,ai′〜aj′はいずれ
も内部電源電圧VDPとアース電位間で変化するパルスで
あり、パルスφ０は、プリチャージ用トランジスタQP,
P,QDP,QYO,QXO,しきい値をVthとすると、VDP＋Vthよ
り大きいレベルを取るパルスであり、パルスφ３は、ト
ランジスタQA,Ａのしきい値だけVDPより低いレベルを
取るパルスである。また、パルスφx,φｙは約1.5VDPの
レベルを取るパルスである。
本回路の動作は以下の通りである。
メモリアレーMA内の選択されたメモリセルMCから記憶情
報に応じてデータ線に現われる読み出し信号電圧は、
ダミーセルDCからデータ線Ｄに現われる参照電圧を用い
てセンスアンプSAにより情報“1",“0"と判定されるわ
けだが、その過程は下記となる。すなわち、各データ絶
対D,は、プリチャージ信号φ０によってVDP（＜VCC）
にプリチャージされた後、φ０はオフとなり、D,はV
DPに保持される。このプリチャージ信号φ０の振幅は、
データ線プリチャージ回路PC中のMOST QP,ＰのVthの
ばらつきの影響を受けて、D,のプリチャージレベルが
不平衡になる（これは読み出し時に等価的雑音となる）
のを防ぐためにVDPよりも十分大きい（＞VDP＋Vth）振
幅であればよい。次にQCLによりプリチャージ時にOVに
クリヤされた選択ワード線Ｗ上のメモリセルMCを読み出
すために、ワード起動パルスφｘ′（振幅は外部電源電
圧VCC）がワード電圧発生回路WGに印加される。この時
デコーダXDはすでにアドレスai〜ajによって選択されて
いるから、ワードドライバMOST QXSのゲートは高レベ
ルに保持されている、すなわちQXSはオンになってい
る。ワード電圧発生回路WGは、パルスφｘ′を受けて、
振幅VDPのパルスφｘを出力するもので、その出力φｘ
は、Ｗ′からそのままＷに伝わる。この場合、目的に応
じて、例えばMCからへの読み出し電圧を大にするため
にＷへの印加電圧を大にするために、ブートストラップ
容量CBを介してφ１（振幅VDP）を印加することも行わ
れる。昇圧回路VUは、パルスφ１′（振幅VCC）を受け
てパルスφ１を出力するものである。この場合の昇圧電
圧は、CBとＷ′とＷの和の寄生容量とφ１の振幅で決ま
るが、0.5VDP程度は可能である。したがってＷには1.5V
DP程度の振幅のパルスが生ずる。同時に第２図では省略
したが、ほぼ同種の回路によってダミーワード線DWにも
1.5VDPのパルス電圧が生ずる。これらによって、記憶容
量CSに保持されていた情報に応じた記憶電圧は、CSとデ
ータ線容量との関係で決まる微小電圧となってに現わ
れる。
報に応じてデータ線に現われる読み出し信号電圧は、
ダミーセルDCからデータ線Ｄに現われる参照電圧を用い
てセンスアンプSAにより情報“1",“0"と判定されるわ
けだが、その過程は下記となる。すなわち、各データ絶
対D,は、プリチャージ信号φ０によってVDP（＜VCC）
にプリチャージされた後、φ０はオフとなり、D,はV
DPに保持される。このプリチャージ信号φ０の振幅は、
データ線プリチャージ回路PC中のMOST QP,ＰのVthの
ばらつきの影響を受けて、D,のプリチャージレベルが
不平衡になる（これは読み出し時に等価的雑音となる）
のを防ぐためにVDPよりも十分大きい（＞VDP＋Vth）振
幅であればよい。次にQCLによりプリチャージ時にOVに
クリヤされた選択ワード線Ｗ上のメモリセルMCを読み出
すために、ワード起動パルスφｘ′（振幅は外部電源電
圧VCC）がワード電圧発生回路WGに印加される。この時
デコーダXDはすでにアドレスai〜ajによって選択されて
いるから、ワードドライバMOST QXSのゲートは高レベ
ルに保持されている、すなわちQXSはオンになってい
る。ワード電圧発生回路WGは、パルスφｘ′を受けて、
振幅VDPのパルスφｘを出力するもので、その出力φｘ
は、Ｗ′からそのままＷに伝わる。この場合、目的に応
じて、例えばMCからへの読み出し電圧を大にするため
にＷへの印加電圧を大にするために、ブートストラップ
容量CBを介してφ１（振幅VDP）を印加することも行わ
れる。昇圧回路VUは、パルスφ１′（振幅VCC）を受け
てパルスφ１を出力するものである。この場合の昇圧電
圧は、CBとＷ′とＷの和の寄生容量とφ１の振幅で決ま
るが、0.5VDP程度は可能である。したがってＷには1.5V
DP程度の振幅のパルスが生ずる。同時に第２図では省略
したが、ほぼ同種の回路によってダミーワード線DWにも
1.5VDPのパルス電圧が生ずる。これらによって、記憶容
量CSに保持されていた情報に応じた記憶電圧は、CSとデ
ータ線容量との関係で決まる微小電圧となってに現わ
れる。
一方、Ｄには記憶情報に対応してＤに現われた信号電圧
の中間レベル（参照電圧）が、常に現われ、これらが、
センスアンプSAで増幅されるわけである。尚増幅は、プ
リチャージに、データ線D,からプリチャージされてV
DP−Vth（ここでVthはQA,ＡのVth）になっているφ３
をOVにすることによって行われる。このようにして増幅
されたD,の差動信号は、所定のＹデコーダYDがアドレ
スai′〜aj′によって選択され（したがってQYSのゲー
ト電圧が高レベル）、φｙ（振幅は〜1.5VDP）が印加さ
れることによって、各データ対線に共通な信号線I/O,
に出力されてデータ出力となる。
の中間レベル（参照電圧）が、常に現われ、これらが、
センスアンプSAで増幅されるわけである。尚増幅は、プ
リチャージに、データ線D,からプリチャージされてV
DP−Vth（ここでVthはQA,ＡのVth）になっているφ３
をOVにすることによって行われる。このようにして増幅
されたD,の差動信号は、所定のＹデコーダYDがアドレ
スai′〜aj′によって選択され（したがってQYSのゲー
ト電圧が高レベル）、φｙ（振幅は〜1.5VDP）が印加さ
れることによって、各データ対線に共通な信号線I/O,
に出力されてデータ出力となる。
さて通常のメモリでは、前述したように、VCCを5Vに維
持したままで、高集積化していく、つまりMCを小にして
いくと、当然耐圧が問題となってくるわけだが、本発明
のように、集積度に直接的に関係するメモリセルMC、ダ
ミーセルDCと、MCとほぼ同じピッチでレイアウトされる
直接周辺回路ならびにMOST（例えば、SA,PC,XD,YD,QXS,
QYS,QD,D,DC,QCL）の動作電圧を下げれば、これらは
耐圧の問題がなくなるために、小さい寸法の素子（MOS
T,コンデンサ，抵抗）を用いて小さな面積にレイアウト
できることになる。また一方、間接周辺回路の面積は、
全体のチップ面積からみて、占める割合は小さいから、
高い動作電圧でも安定に動作するより大きい寸法の素子
を用いることができる。すなわち外部からみて高電圧で
動作する高集積メモリが可能となる。
持したままで、高集積化していく、つまりMCを小にして
いくと、当然耐圧が問題となってくるわけだが、本発明
のように、集積度に直接的に関係するメモリセルMC、ダ
ミーセルDCと、MCとほぼ同じピッチでレイアウトされる
直接周辺回路ならびにMOST（例えば、SA,PC,XD,YD,QXS,
QYS,QD,D,DC,QCL）の動作電圧を下げれば、これらは
耐圧の問題がなくなるために、小さい寸法の素子（MOS
T,コンデンサ，抵抗）を用いて小さな面積にレイアウト
できることになる。また一方、間接周辺回路の面積は、
全体のチップ面積からみて、占める割合は小さいから、
高い動作電圧でも安定に動作するより大きい寸法の素子
を用いることができる。すなわち外部からみて高電圧で
動作する高集積メモリが可能となる。
次に寸法を小にするための具体例を以下に列挙する。
酸化膜を選択的にうすくする；一般にMOSTのゲート
酸化膜厚が小になるほど小さいチャネル長Ｌでも正常な
トランジスタ特性を示す。したがってチャネル長を小に
して、小さな面積でレイアウトするには、ゲート酸化膜
を小にする必要がある。しかし前述したように、耐圧
（ドレイン・ソース間）が低下する。したがって本発明
のように、それぞれのチャネル長Ｌに応じて動作電圧を
使いわけることが重要である。またMOS LSIでは、この
うすい酸化膜をコンデンサとして用いることがよく行わ
れる（第２図のCB,CSなど）。この場合にも、うすいゲ
ート酸化膜を用いれば小さい面積で大きな値のコンデン
サも作れるので、このようなコンデンサを低電圧動作す
る個所に使うことができる。したがってうすい酸化膜が
メモリアレーや直接周辺回路部で用いられるということ
は高集積化にとって本質的に重要である。
酸化膜厚が小になるほど小さいチャネル長Ｌでも正常な
トランジスタ特性を示す。したがってチャネル長を小に
して、小さな面積でレイアウトするには、ゲート酸化膜
を小にする必要がある。しかし前述したように、耐圧
（ドレイン・ソース間）が低下する。したがって本発明
のように、それぞれのチャネル長Ｌに応じて動作電圧を
使いわけることが重要である。またMOS LSIでは、この
うすい酸化膜をコンデンサとして用いることがよく行わ
れる（第２図のCB,CSなど）。この場合にも、うすいゲ
ート酸化膜を用いれば小さい面積で大きな値のコンデン
サも作れるので、このようなコンデンサを低電圧動作す
る個所に使うことができる。したがってうすい酸化膜が
メモリアレーや直接周辺回路部で用いられるということ
は高集積化にとって本質的に重要である。
ゲート酸化膜の小なるMOSTのＬとVthをより小にす
る； うすい酸化膜が選択的に使えることにより、MOSTの一般
的な特性から明らかなように、ＬやVthが小にできる。
だから、この可能性を積極的に用いることによって、速
度を低下させずに高集積化が可能である。なぜなら、う
すい酸化膜の領域は動作電圧が低いわけで、このままで
は低速動作しかしないことになるが、幸いなことにこの
領域ではＬやVthを小にできる。このＬやVthを積極的に
小にすることは、高速動作をさせることにつながるから
である。
る； うすい酸化膜が選択的に使えることにより、MOSTの一般
的な特性から明らかなように、ＬやVthが小にできる。
だから、この可能性を積極的に用いることによって、速
度を低下させずに高集積化が可能である。なぜなら、う
すい酸化膜の領域は動作電圧が低いわけで、このままで
は低速動作しかしないことになるが、幸いなことにこの
領域ではＬやVthを小にできる。このＬやVthを積極的に
小にすることは、高速動作をさせることにつながるから
である。
低電圧で動作させる領域では素子分離はより容易に
できる。したがってこの分だけ素子分離幅は小にでき
る。つまり高集積化が可能である。あるいは、素子分離
特性に寄与する層間膜厚をうすくできる。したがってこ
の分だけ平坦化され、配線（例えばAl）の断線が少なく
なり高歩留りになる。
できる。したがってこの分だけ素子分離幅は小にでき
る。つまり高集積化が可能である。あるいは、素子分離
特性に寄与する層間膜厚をうすくできる。したがってこ
の分だけ平坦化され、配線（例えばAl）の断線が少なく
なり高歩留りになる。
すなわち、第６図に示すように、２個の の上部を例えばAl配線WAが走っていて、それに高電圧が
印加されているとする。また一方のMOSTのドレイン に高電圧が、他のMOSTのソース に低電圧が印加されているとする。
印加されているとする。また一方のMOSTのドレイン に高電圧が、他のMOSTのソース に低電圧が印加されているとする。
を電気的に分離できる素子分離幅LPは、WAに印加される
電圧VDP、膜間膜厚tDPに依存し、一般にはVDPが小なる
ほど、tOP大なるほど、LPは小にできる。したがってtOP
一定のもとで本発明を採用すればVDPは小であるから、L
Pは小にでき、高集積化できる。またLP一定のもとではt
OPを小にできるから、段差の少ない断面にできる。した
がってAlの断線は少なくでき、高歩留りとなる。
電圧VDP、膜間膜厚tDPに依存し、一般にはVDPが小なる
ほど、tOP大なるほど、LPは小にできる。したがってtOP
一定のもとで本発明を採用すればVDPは小であるから、L
Pは小にでき、高集積化できる。またLP一定のもとではt
OPを小にできるから、段差の少ない断面にできる。した
がってAlの断線は少なくでき、高歩留りとなる。
上記方式の利点をさらに強調するために、メモリア
レーならびに直接周辺回路の主要部の拡散層の深さxjを
完成周辺回路部のそれよりも小にする。すなわちxjが小
なる方が、小さい寸法のMOSTが使えるからである。
レーならびに直接周辺回路の主要部の拡散層の深さxjを
完成周辺回路部のそれよりも小にする。すなわちxjが小
なる方が、小さい寸法のMOSTが使えるからである。
尚、あきらかなように、動作状態を考慮することによ
り、場合によっては、直接周辺回路内の素子寸法も選択
的に大きくして使うことも考えられる。たとえばQCLな
どはそのドレイン・ソース間に1.5VDPの高電圧が加わる
から、大きな寸法のMOSTを使うなどの工夫も必要であ
る。
り、場合によっては、直接周辺回路内の素子寸法も選択
的に大きくして使うことも考えられる。たとえばQCLな
どはそのドレイン・ソース間に1.5VDPの高電圧が加わる
から、大きな寸法のMOSTを使うなどの工夫も必要であ
る。
また、センスアンプSAでは、QA,Ａを余り小さくしす
ぎると製造バラツキにより、これらのしきい値が一致し
ないことがあり、メモリセル読出しノイズとなるので、
QA,Ａの寸法は選択的に大きくすることが必要であ
る。
ぎると製造バラツキにより、これらのしきい値が一致し
ないことがあり、メモリセル読出しノイズとなるので、
QA,Ａの寸法は選択的に大きくすることが必要であ
る。
なお、第２図のメモリにおける具体的寸法例は第７図の
とおりである。これらの各種寸法の組み合せは、用途に
応じて選ぶことは可能である。たとえば、xjやtOPは本
図のように２種にした方が本発明の利点が最大限活かせ
るが、製造のしやすから、１種にすることも可能であ
る。
とおりである。これらの各種寸法の組み合せは、用途に
応じて選ぶことは可能である。たとえば、xjやtOPは本
図のように２種にした方が本発明の利点が最大限活かせ
るが、製造のしやすから、１種にすることも可能であ
る。
また第３図は、第２図のワード電圧発生回路WGと電圧昇
圧回路VUの回路構成を示す。WGとVUはいずれもテプレッ
ション型のＮチャンネルMOST（Vth＝−3.5V）QDNと、こ
のMOSTのソース電圧を電源電圧とする、従来のパルス発
生回路PGとからなる。入力パルス電圧φｘ′，φ１′の
振幅はVCCであるが、デプレッションMOST,QDNによって
ａ点の電圧が＋3.5Vに保持される。ワード電圧発生回路
WG内のパルス発生回路PGは、入力パルスφｘ′の立上が
りに応答して、電圧VDP（＝3.5V）のパルスφｘを出力
する。さらに、その後電圧昇圧回路VU内のパルス発生回
路PGは、入力パルスφ１′（振幅VCC）の立上がりに応
答して電圧VDPのパルスφ１を出力する。この結果、線
Ｗ′はキャパシタンスCBの作用により昇圧されて〜1.5V
DPとなる（第４図）。さて、ここで回路PGの出力電圧を
考える。第５図は外部電源電圧VCCに対する内部電圧VDP
の特性を示したものである。内部電圧VDPの最大値はMOS
T QDNのVthによって一義的に決まるので、内部電圧VDP
の電圧変動の大きさはVCCの電圧変動の大きさよりも小
さくなる。また、ワード線Ｗに印加されるワード線駆動
電圧VWは内部電圧VDPの1.5倍の電圧であるから、第５図
に示すように内部電圧VDPと同様に外部電源電圧VCCの電
圧変動の大きさよりも電圧変動の小さいほぼ一定の電圧
になる。そのため、線Ｗ′に接続されたメモリセルのト
ランジスタのゲート絶縁膜は、外部電源電圧VCCが変化
しても、破壊されにくくなっている。また、外部電源電
圧VCCが大きくなっても、内部電圧VDPやワード線駆動電
圧VWはほぼ一定なので、それらの電圧が印加される素子
については、広い外部電源電圧範囲でも素子破壊され
ず、かつ素子特性変動の少ない条件下で動作することが
わかる。さらに、従来は外部電源電圧変動による素子破
壊防止のために大きくしていた素子寸法マージンも小さ
くすることができるので、メモリセルのトランジスタを
小寸法にできることもわかる。このように、内部電圧V
DPとワード線駆動電圧VWが外部電源電圧VCCに対して第
５図のような特性を有することは、VCCを過大にして
も、メモリアレーMAや直接周辺に多用されている微細MO
STを破壊から守るとともに、外部電源電圧VCCの変動に
よるメモリセルの読み出し時間、書き込み時間等の特性
変動を軽減できることを意味する。
圧回路VUの回路構成を示す。WGとVUはいずれもテプレッ
ション型のＮチャンネルMOST（Vth＝−3.5V）QDNと、こ
のMOSTのソース電圧を電源電圧とする、従来のパルス発
生回路PGとからなる。入力パルス電圧φｘ′，φ１′の
振幅はVCCであるが、デプレッションMOST,QDNによって
ａ点の電圧が＋3.5Vに保持される。ワード電圧発生回路
WG内のパルス発生回路PGは、入力パルスφｘ′の立上が
りに応答して、電圧VDP（＝3.5V）のパルスφｘを出力
する。さらに、その後電圧昇圧回路VU内のパルス発生回
路PGは、入力パルスφ１′（振幅VCC）の立上がりに応
答して電圧VDPのパルスφ１を出力する。この結果、線
Ｗ′はキャパシタンスCBの作用により昇圧されて〜1.5V
DPとなる（第４図）。さて、ここで回路PGの出力電圧を
考える。第５図は外部電源電圧VCCに対する内部電圧VDP
の特性を示したものである。内部電圧VDPの最大値はMOS
T QDNのVthによって一義的に決まるので、内部電圧VDP
の電圧変動の大きさはVCCの電圧変動の大きさよりも小
さくなる。また、ワード線Ｗに印加されるワード線駆動
電圧VWは内部電圧VDPの1.5倍の電圧であるから、第５図
に示すように内部電圧VDPと同様に外部電源電圧VCCの電
圧変動の大きさよりも電圧変動の小さいほぼ一定の電圧
になる。そのため、線Ｗ′に接続されたメモリセルのト
ランジスタのゲート絶縁膜は、外部電源電圧VCCが変化
しても、破壊されにくくなっている。また、外部電源電
圧VCCが大きくなっても、内部電圧VDPやワード線駆動電
圧VWはほぼ一定なので、それらの電圧が印加される素子
については、広い外部電源電圧範囲でも素子破壊され
ず、かつ素子特性変動の少ない条件下で動作することが
わかる。さらに、従来は外部電源電圧変動による素子破
壊防止のために大きくしていた素子寸法マージンも小さ
くすることができるので、メモリセルのトランジスタを
小寸法にできることもわかる。このように、内部電圧V
DPとワード線駆動電圧VWが外部電源電圧VCCに対して第
５図のような特性を有することは、VCCを過大にして
も、メモリアレーMAや直接周辺に多用されている微細MO
STを破壊から守るとともに、外部電源電圧VCCの変動に
よるメモリセルの読み出し時間、書き込み時間等の特性
変動を軽減できることを意味する。
なお、第３図に示した回路WG,VUのごとく、Ｄ型NMOSと
パルス発生回路を用いて、外部電圧VCCに等しい振幅を
有する入力パルスに応答してこれより小さい電圧VDPに
等しい振幅を発生する方法はこれらの回路WG,VUに限ら
れず、間接周辺回路50にも用いられる。
パルス発生回路を用いて、外部電圧VCCに等しい振幅を
有する入力パルスに応答してこれより小さい電圧VDPに
等しい振幅を発生する方法はこれらの回路WG,VUに限ら
れず、間接周辺回路50にも用いられる。
第３図に示した、トランジスタQDNはVCC電源を受けてV
DP電圧を出力しているので、内部電源電圧発生回路30も
このトランジスタを用いて構成できる。つまり,VDPを発
生する部分には第３図のようにドレイン、ゲートにそれ
ぞれVCC,アース電位が印加されるVth＝−3.5Vのデプレ
ッション型トランジスタを用いれば、そのソースから内
部電源電圧VDPを得ることができる。すなわち、外部電
源電圧VCCが約3.5V以上では、内部電源電圧VDPは約3.5V
の安定化された定電圧となる。さらに、Ｖ′を発生する
部分には同じ構成のトランジスタのソースに、エンハン
ス型のトランジスタのドレインとゲートを接続し、この
トランジスタのしきいを0.5Vにすれば、このトランジス
タのソースから、電源電圧Ｖ′を得ることができる。
DP電圧を出力しているので、内部電源電圧発生回路30も
このトランジスタを用いて構成できる。つまり,VDPを発
生する部分には第３図のようにドレイン、ゲートにそれ
ぞれVCC,アース電位が印加されるVth＝−3.5Vのデプレ
ッション型トランジスタを用いれば、そのソースから内
部電源電圧VDPを得ることができる。すなわち、外部電
源電圧VCCが約3.5V以上では、内部電源電圧VDPは約3.5V
の安定化された定電圧となる。さらに、Ｖ′を発生する
部分には同じ構成のトランジスタのソースに、エンハン
ス型のトランジスタのドレインとゲートを接続し、この
トランジスタのしきいを0.5Vにすれば、このトランジス
タのソースから、電源電圧Ｖ′を得ることができる。
次に低電圧に変換された電源電圧の印加方式について具
体例を述べる。
体例を述べる。
第８図は、チップ内の間接周辺回路のすべて（PG1,PG2
など）に、共通の電圧コンバータ30からの電圧VDPを供
給する方式である。これらPGからの出力パルスが第２図
のφ１′，φｘ′，φ3,ai〜aj,ai′〜aj′などにな
る。この場合30が電流供給能力が十分あれば、間接周辺
回路を構成する各パルス発生回路がそれぞれの負荷容量
C1,C2,C3を駆動したとしても、VDPの電源変動は特に問
題はない。しかし30の電流供給能力が小さければ、各パ
ルス発生回路PGが動作する毎にVDPは変動し、この変動
は電源線容量CDPが大きければ長時間持続する。すなわ
ち、複数のPGは相互にVDPの変動という形で干渉しあ
い、各PGからは理想的なパルス波形が得られなくなる。
この欠点を解決したのが第９図である。各PG毎に電圧コ
ンバータをつけるので上記欠点はなくなる。実は、第３
図がその具体的実施例だったわけである。
など）に、共通の電圧コンバータ30からの電圧VDPを供
給する方式である。これらPGからの出力パルスが第２図
のφ１′，φｘ′，φ3,ai〜aj,ai′〜aj′などにな
る。この場合30が電流供給能力が十分あれば、間接周辺
回路を構成する各パルス発生回路がそれぞれの負荷容量
C1,C2,C3を駆動したとしても、VDPの電源変動は特に問
題はない。しかし30の電流供給能力が小さければ、各パ
ルス発生回路PGが動作する毎にVDPは変動し、この変動
は電源線容量CDPが大きければ長時間持続する。すなわ
ち、複数のPGは相互にVDPの変動という形で干渉しあ
い、各PGからは理想的なパルス波形が得られなくなる。
この欠点を解決したのが第９図である。各PG毎に電圧コ
ンバータをつけるので上記欠点はなくなる。実は、第３
図がその具体的実施例だったわけである。
第10図は、低電圧の出力パルスを必要とするPGとそうで
ないPGを混在して使う場合の印加方式である。たとえ
ば、PG1あるいはPG4の出力パルスは、前述したように、
低電圧パルスを必要とする直接周辺回路あるいはメモリ
アレーに印加される。
ないPGを混在して使う場合の印加方式である。たとえ
ば、PG1あるいはPG4の出力パルスは、前述したように、
低電圧パルスを必要とする直接周辺回路あるいはメモリ
アレーに印加される。
第11図は、第８図の欠点であるVDPを介する相互干渉を
少くする他の一実施例である。間接周辺回路を構成する
各PGを分類すると、ある特定の複数のPGがある時間帯に
のみ動作し、他の複数のPGは異なった時間帯にのみ動作
するというように、動作する時間帯に応じて複数のPG群
に分類できる。たとえば、アドレスマルチプレクス方式
のダイナミックメモリなどのように、２個の外部印加ク
ロック（φ1,φ２）のそれぞれに対応して動作する２個
のPG群がチップ内部に存在するわけで、この場合、電圧
コンバータは、φ1,φ２毎に用いれば、VDPを介して、
φ１とφ２と関係するPG間の干渉はなくなる。あるい
は、第12図のように、入力信号φがONの場合に動作する
PG（PG1,PG2,PG3,…）とOFFの場合に動作するPG（PG
1′,PG2′,PG3′，…）とに分けて、すなわちφの論理
状態に対応して動作する２種のPG群に分けて、それぞれ
に電圧コンバータ30を接続する方法も考えられる。ここ
でダイナミックメモリの例をとると、φがONの場合は、
メモリ動作をさせる時間帯に、またOFFの場合はプリチ
ャージ動作をさせる時間帯に対応する。
少くする他の一実施例である。間接周辺回路を構成する
各PGを分類すると、ある特定の複数のPGがある時間帯に
のみ動作し、他の複数のPGは異なった時間帯にのみ動作
するというように、動作する時間帯に応じて複数のPG群
に分類できる。たとえば、アドレスマルチプレクス方式
のダイナミックメモリなどのように、２個の外部印加ク
ロック（φ1,φ２）のそれぞれに対応して動作する２個
のPG群がチップ内部に存在するわけで、この場合、電圧
コンバータは、φ1,φ２毎に用いれば、VDPを介して、
φ１とφ２と関係するPG間の干渉はなくなる。あるい
は、第12図のように、入力信号φがONの場合に動作する
PG（PG1,PG2,PG3,…）とOFFの場合に動作するPG（PG
1′,PG2′,PG3′，…）とに分けて、すなわちφの論理
状態に対応して動作する２種のPG群に分けて、それぞれ
に電圧コンバータ30を接続する方法も考えられる。ここ
でダイナミックメモリの例をとると、φがONの場合は、
メモリ動作をさせる時間帯に、またOFFの場合はプリチ
ャージ動作をさせる時間帯に対応する。
次に電圧コンバータ自身の回路方式について第３図以外
の実施例を述べる。説明を簡単にするため通常用いられ
るダイナミック型パルス発生回路を用いて説明する。こ
のパルス回路PGの動作の詳細は、昭和54年度電子通信学
会半導体・材料部門全国大会No.69に記されている。そ
の概略を第13図で説明する。すなわち、入力φｉが印加
されると、QDのゲート電圧は高電位から低電位に放電さ
れて、QDはOFFになり、同時にQLのゲート電圧は低電位
から高電位（ブートストラップ容量を用いてVCC以上の
高電位に充電される）になる結果、QLはONになり、出力
φ０は低電位（OV）から高電位（VCC）になる。このよ
うな回路形式で、低電圧の出力パルスを得るには、第３
図のような実施例があげられる。しかし場合によって
は、第14図のように外部からの供給電源であるVCCと等
しい振幅のパルスφ１が入力した場合、各PGの出力 の振幅もVCCであるが、ある特定の出力 だけは余分に、より低電圧振幅（VDP）のパルスも出力
して、この低電圧パルスを直接周辺回路やメモリアレー
に印加したい場合もあり得る。この場合の電圧コンバー
タの実施例を第15,16に示した。
の実施例を述べる。説明を簡単にするため通常用いられ
るダイナミック型パルス発生回路を用いて説明する。こ
のパルス回路PGの動作の詳細は、昭和54年度電子通信学
会半導体・材料部門全国大会No.69に記されている。そ
の概略を第13図で説明する。すなわち、入力φｉが印加
されると、QDのゲート電圧は高電位から低電位に放電さ
れて、QDはOFFになり、同時にQLのゲート電圧は低電位
から高電位（ブートストラップ容量を用いてVCC以上の
高電位に充電される）になる結果、QLはONになり、出力
φ０は低電位（OV）から高電位（VCC）になる。このよ
うな回路形式で、低電圧の出力パルスを得るには、第３
図のような実施例があげられる。しかし場合によって
は、第14図のように外部からの供給電源であるVCCと等
しい振幅のパルスφ１が入力した場合、各PGの出力 の振幅もVCCであるが、ある特定の出力 だけは余分に、より低電圧振幅（VDP）のパルスも出力
して、この低電圧パルスを直接周辺回路やメモリアレー
に印加したい場合もあり得る。この場合の電圧コンバー
タの実施例を第15,16に示した。
第15図は、第13図の出力段にφ０′用のインバータQL′
とQD′を並列に付加した例である。QDNは第３図と同じ
デプレッションMOSTである。また16図は、QDとQLに直列
に第３図と同じデプレッションMOST QDNを付加し、そ
の両端から出力をとり出した例である。明らかにφ０は
VCCまでの振幅が得られ、デプレッションMOSTのしきい
値電圧で規制されてVDPの振幅になったφ０′が、φ０
と同時刻に得られる。
とQD′を並列に付加した例である。QDNは第３図と同じ
デプレッションMOSTである。また16図は、QDとQLに直列
に第３図と同じデプレッションMOST QDNを付加し、そ
の両端から出力をとり出した例である。明らかにφ０は
VCCまでの振幅が得られ、デプレッションMOSTのしきい
値電圧で規制されてVDPの振幅になったφ０′が、φ０
と同時刻に得られる。
また第17図は、第16図のφ０′を、第３図に示すように
昇圧した例である。
昇圧した例である。
以上のように低いレベルをとるパルス発生回路を述べて
きたが、このままでは高信頼性の集積回路は得られな
い。すなわち、通常の集積回路では最終製造工程の後
に、エージング試験と称して、通常動作で用いられる電
源電圧よりも十分高い電圧を故意にチップ内の各トラン
ジスタに印加することによって、ゲート酸化膜不良など
でもともと故障のおこりそうなトランジスタを初期に見
つけることによって、信頼性を保証している。しかし本
例で述べたように、内部電源電圧発生回路30が内部電源
電圧VDPを定電圧化してしまうと、外部電源電圧を高く
しても、各トランジスタには十分高い電圧が印加されな
いため、十分なエージング試験は不可能である。そこで
エージング試験の場合のみ、たとえばデブレッションMO
STのゲート電圧をアース電位よりも高くすることが考え
られる。こうすることにより、デプレッションMOSTのよ
く知られた性質から明らかなように、ゲート電圧を高く
した分だけ出力電圧は高くなるわけである。エージング
時に印加する手段としては第18図に示すように、スイッ
チSWによってデプレッションMOST QDNのゲート電圧
を、通常の動作時にはアース電位に、またエージング時
には適当な電圧VEにすればよい。第19図はその具体的実
施例である。すなわち、チップ内の複数のQDNのゲート
は、チップ内の抵抗Ｒによって、チップ内でアースに接
続される。一方ゲートはボンディングパッドPDを介して
パッケージのピンPNに接続される。通常の動作時に、こ
のピンをオープンにしておけば、各QDNのゲートはアー
ス電位になる。またエージング時にこのピンに電位を印
加すれば、QDNのソースには、電圧を印加した分だけ高
い電圧が得られるわけである。
きたが、このままでは高信頼性の集積回路は得られな
い。すなわち、通常の集積回路では最終製造工程の後
に、エージング試験と称して、通常動作で用いられる電
源電圧よりも十分高い電圧を故意にチップ内の各トラン
ジスタに印加することによって、ゲート酸化膜不良など
でもともと故障のおこりそうなトランジスタを初期に見
つけることによって、信頼性を保証している。しかし本
例で述べたように、内部電源電圧発生回路30が内部電源
電圧VDPを定電圧化してしまうと、外部電源電圧を高く
しても、各トランジスタには十分高い電圧が印加されな
いため、十分なエージング試験は不可能である。そこで
エージング試験の場合のみ、たとえばデブレッションMO
STのゲート電圧をアース電位よりも高くすることが考え
られる。こうすることにより、デプレッションMOSTのよ
く知られた性質から明らかなように、ゲート電圧を高く
した分だけ出力電圧は高くなるわけである。エージング
時に印加する手段としては第18図に示すように、スイッ
チSWによってデプレッションMOST QDNのゲート電圧
を、通常の動作時にはアース電位に、またエージング時
には適当な電圧VEにすればよい。第19図はその具体的実
施例である。すなわち、チップ内の複数のQDNのゲート
は、チップ内の抵抗Ｒによって、チップ内でアースに接
続される。一方ゲートはボンディングパッドPDを介して
パッケージのピンPNに接続される。通常の動作時に、こ
のピンをオープンにしておけば、各QDNのゲートはアー
ス電位になる。またエージング時にこのピンに電位を印
加すれば、QDNのソースには、電圧を印加した分だけ高
い電圧が得られるわけである。
第20図は、上記のようにエージング用のピンをわざわざ
設けずに、チップに加わる外部クロックの位相関係をエ
ージング時のみ調整し、同じ効果を得るための実施例で
ある。たとえばダイナミックRAMでは、よく知られてい
るように、２種の外部クロックRAS（Row Address Strob
e）とCAS（Column Address Strobe）の適当なタイミン
グ関係で動作する。通常、RASが高レベルでCASが低レベ
ルの組み合わせでは用いないので、逆にこの組み合せを
エージング時に用いればよい。すなわち第20図のような
論理をとることにより、上記組み合せの場合のみQDNの
ゲートがアース電位よりも高い電位をとることができ
る。
設けずに、チップに加わる外部クロックの位相関係をエ
ージング時のみ調整し、同じ効果を得るための実施例で
ある。たとえばダイナミックRAMでは、よく知られてい
るように、２種の外部クロックRAS（Row Address Strob
e）とCAS（Column Address Strobe）の適当なタイミン
グ関係で動作する。通常、RASが高レベルでCASが低レベ
ルの組み合わせでは用いないので、逆にこの組み合せを
エージング時に用いればよい。すなわち第20図のような
論理をとることにより、上記組み合せの場合のみQDNの
ゲートがアース電位よりも高い電位をとることができ
る。
なお以上の実施例は、説明の都合上、デプレッションMO
STの実施例であったが、明らかにエンハンスMOSTでも可
能である。ただし、デプレッションMOSTの例と同じ効果
を得るには、そのゲートに一定の定電圧を印加する必要
がある。たとえば、エンハンスMOSTのソースに定電圧V
DPを得るには、このエンハンスMOSTのゲートに定電圧V
DP＋Vth（Vth:エンハンスMOSTのしきい電圧）を印加す
る必要がある。外部電源電圧の変動によらず、VDP＋Vth
をチップ上で一定にすることは一般に可能であるから、
上記のエンハンスMOSTを使うことができるわけである。
STの実施例であったが、明らかにエンハンスMOSTでも可
能である。ただし、デプレッションMOSTの例と同じ効果
を得るには、そのゲートに一定の定電圧を印加する必要
がある。たとえば、エンハンスMOSTのソースに定電圧V
DPを得るには、このエンハンスMOSTのゲートに定電圧V
DP＋Vth（Vth:エンハンスMOSTのしきい電圧）を印加す
る必要がある。外部電源電圧の変動によらず、VDP＋Vth
をチップ上で一定にすることは一般に可能であるから、
上記のエンハンスMOSTを使うことができるわけである。
以上から高集積で高信頼度のメモリが可能となる。尚本
方式はダイナミックMOSメモリ以外にも、たとえばスタ
ティックMOSメモリやバイポーラモメリその他のメモリ
あるいは、上記の概念が適用できる集積論理回路にも適
用できることは明らかである。
方式はダイナミックMOSメモリ以外にも、たとえばスタ
ティックMOSメモリやバイポーラモメリその他のメモリ
あるいは、上記の概念が適用できる集積論理回路にも適
用できることは明らかである。
本発明によれば、ワード線の選択時にワード線駆動回路
からワード線に印加されるワード線駆動電圧は外部電源
電圧の電圧変動の大きさより小さな電圧変動となる内部
電圧を昇圧した電圧に設定されるので、外部電源電圧の
変動にかかわらず、メモリセルのトランジスタのゲート
に印加される電圧の変動が少なくなり、広い外部電源電
圧範囲で半導体集積回路を動作させることができ、さら
にゲート電圧変動が小さいのでメモリセルのトランジス
タの寸法マージンを小さくできるためメモリセルのトラ
ンジスタを小寸法とでき、またこのトランジスタのゲー
ト絶縁膜の破壊を防止することができ、またデータ線に
印加される内部電圧は外部電源電圧より小さいので、デ
ータ線の充放電に伴う消費電力が低減され、さらにワー
ド線駆動電圧はデータ線に印加される内部電圧より大き
な値に昇圧されているので、メモリセルのトランジスタ
が十分にオンとされ、外部電源電圧の変動にかかわら
ず、メモリセルの読み出し電圧と書き込み電圧が大きく
なり、また読み出し時間と書き込み時間とが短縮され、
高速、低消費電力の半導体集積回路を提供することがで
きる。
からワード線に印加されるワード線駆動電圧は外部電源
電圧の電圧変動の大きさより小さな電圧変動となる内部
電圧を昇圧した電圧に設定されるので、外部電源電圧の
変動にかかわらず、メモリセルのトランジスタのゲート
に印加される電圧の変動が少なくなり、広い外部電源電
圧範囲で半導体集積回路を動作させることができ、さら
にゲート電圧変動が小さいのでメモリセルのトランジス
タの寸法マージンを小さくできるためメモリセルのトラ
ンジスタを小寸法とでき、またこのトランジスタのゲー
ト絶縁膜の破壊を防止することができ、またデータ線に
印加される内部電圧は外部電源電圧より小さいので、デ
ータ線の充放電に伴う消費電力が低減され、さらにワー
ド線駆動電圧はデータ線に印加される内部電圧より大き
な値に昇圧されているので、メモリセルのトランジスタ
が十分にオンとされ、外部電源電圧の変動にかかわら
ず、メモリセルの読み出し電圧と書き込み電圧が大きく
なり、また読み出し時間と書き込み時間とが短縮され、
高速、低消費電力の半導体集積回路を提供することがで
きる。
第１図から第20図は、本発明の実施例を示す図である。 符号の説明 10……基板、 20……基板電圧発生回路、 30……内部電源電圧発生回路、 40……第１の回路部、 50……第２の回路部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 Ｍ (56)参考文献 特開 昭52−106279（ＪＰ，Ａ) 特開 昭54−61429（ＪＰ，Ａ) 特開 昭55−17869（ＪＰ，Ａ) 特開 昭56−74888（ＪＰ，Ａ)
Claims (7)
- 【請求項１】ワード線と、 該ワード線と交叉するように設けられたデータ線と、 該ワード線と該データ線の交点に設けられたメモリセル
と、 上記ワード線に接続されたワード線駆動回路と、 上記データ線に接続されたプリチャージ回路とをそのチ
ップ上に具備してなり、 上記メモリセルは上記ワード線にゲートが接続され、ド
レインまたはソースが上記データ線に接続されたトラン
ジスタを有してなる半導体集積回路であって、 チップ外部から外部電源電圧が供給され、該外部電源電
圧が所定の値以上のときには上記外部電源電圧よりも小
さい内部電圧であって、かつ、上記外部電源電圧が上記
所定の値以上のときには上記外部電源電圧の電圧変動の
大きさよりその電圧変動の大きさが小さい内部電圧を発
生する内部電圧発生回路を上記チップ上にさらに具備し
てなり、 上記プリチャージ回路は上記内部電圧が供給されるとと
もに上記データ線をプリチャージし、 上記ワード線の選択時に上記ワード線駆動回路から上記
ワード線に印加されるワード線駆動電圧は上記内部電圧
を昇圧することにより生成され、 該昇圧による上記ワード線駆動電圧は上記データ線に印
加される上記内部電圧より大きな値に設定されたことを
特徴とする半導体集積回路。 - 【請求項２】上記外部電源電圧が上記所定の値以上のと
きには、上記内部基準電圧は略安定化された電圧である
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路。 - 【請求項３】上記メモリセルは１つのトランジスタと１
つのキャパシタとから構成されたダイナミックメモリセ
ルであることを特徴とする特許請求の範囲第１項または
第２項のいずれかに記載の半導体集積回路。 - 【請求項４】上記ダイナミックメモリセルの上記キャパ
シタの一方の電極は上記トランジスタに接続され、他方
の電極には上記内部電圧を基準とした電圧が印加されて
なることを特許請求の範囲第３項記載の半導体集積回
路。 - 【請求項５】上記チップは少なくともチップ外部から印
加される外部アドレス信号が印加されることにより少な
くともチップ内部に供給される内部アドレス信号を出力
すう周辺回路を有してなり、 該周辺回路には上記外部電源電圧が印加されてなること
を特徴とする特許請求の範囲第１項から第４項のいずれ
かに記載の半導体集積回路。 - 【請求項６】電源変動特性を有した外部電源が上記チッ
プに接続されたことを特徴とする特許請求の範囲第１項
から第５項のいずれかに記載の半導体集積回路。 - 【請求項７】上記データ線は、上記メモリセルから上記
データ線に読み出された信号を増幅するセンスアンプに
接続されたことを特徴とする特許請求の範囲第１項から
第６項のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041008A JPH0713875B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041008A JPH0713875B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56057143A Division JPS57172761A (en) | 1981-04-17 | 1981-04-17 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236899A JPH02236899A (ja) | 1990-09-19 |
| JPH0713875B2 true JPH0713875B2 (ja) | 1995-02-15 |
Family
ID=12596364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2041008A Expired - Lifetime JPH0713875B2 (ja) | 1990-02-23 | 1990-02-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713875B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282721A (ja) * | 2010-08-09 | 2010-12-16 | Renesas Electronics Corp | 半導体装置 |
| JP6383041B2 (ja) * | 2017-04-06 | 2018-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106279A (en) * | 1976-03-03 | 1977-09-06 | Oki Electric Ind Co Ltd | Manufacture of semiconductor ic |
| JPS5458386A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Mos semiconductor device |
| JPS5461429A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Dynamic mis memory circuit |
| JPS599990B2 (ja) * | 1978-07-25 | 1984-03-06 | 超エル・エス・アイ技術研究組合 | 半導体記憶装置 |
| JPS5674888A (en) * | 1979-11-19 | 1981-06-20 | Seiko Epson Corp | Random access memory |
-
1990
- 1990-02-23 JP JP2041008A patent/JPH0713875B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02236899A (ja) | 1990-09-19 |
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