JPS599990B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS599990B2 JPS599990B2 JP53090609A JP9060978A JPS599990B2 JP S599990 B2 JPS599990 B2 JP S599990B2 JP 53090609 A JP53090609 A JP 53090609A JP 9060978 A JP9060978 A JP 9060978A JP S599990 B2 JPS599990 B2 JP S599990B2
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- voltage
- power supply
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（ＭＯＳト
ランジスタともいう）を用いた半導体記憶装置に係わり
、特に１トランジスタ／１キャパシタ型セルをセルアレ
イに有する絶縁ゲート・ダイナミック型半導体メモリー
に関する。
ランジスタともいう）を用いた半導体記憶装置に係わり
、特に１トランジスタ／１キャパシタ型セルをセルアレ
イに有する絶縁ゲート・ダイナミック型半導体メモリー
に関する。
集積回路の高密度化は、回路技術、微細加工技術、プロ
セス技術等の開発、改良が相まつて急速に進展しつゝあ
る。
セス技術等の開発、改良が相まつて急速に進展しつゝあ
る。
中でも、半導体メモリーは年率２倍程度の集積度の伸び
を示し、遠くない将来において数Ｍビット／チップ程度
の実現が予測されている。このような超高密度メモリー
の実現に当つての鍵は、１トランジスタ／１キャパシタ
をメモリーセルに用いるダイナミック方式回路技術の駆
使と、１μ程度を最小寸法とする微細加工技術の開発と
考えられているが、メモリーを構成する素子の微細化に
伴なつて、素子の耐圧低下、従つて使用電源電圧の低減
化は必然であつて、そのために種々の問題が惹起される
ことになる。その一つに、１トランジスタ／１キャパシ
タ型メモリーセルに書き込まれる情報即ち電荷量の減少
による信号電圧の著しい低下がある。これは、センスア
ンプ設計の困難さ、リフレッシュインターバル確保の困
難さ等をもたらす。第１図は１トランジスタ／１キャパ
シタ型メモリーセルを用いたダイナミックメモリーの心
臓部であるセンス・リフレッシュ回路部の構成図である
。
を示し、遠くない将来において数Ｍビット／チップ程度
の実現が予測されている。このような超高密度メモリー
の実現に当つての鍵は、１トランジスタ／１キャパシタ
をメモリーセルに用いるダイナミック方式回路技術の駆
使と、１μ程度を最小寸法とする微細加工技術の開発と
考えられているが、メモリーを構成する素子の微細化に
伴なつて、素子の耐圧低下、従つて使用電源電圧の低減
化は必然であつて、そのために種々の問題が惹起される
ことになる。その一つに、１トランジスタ／１キャパシ
タ型メモリーセルに書き込まれる情報即ち電荷量の減少
による信号電圧の著しい低下がある。これは、センスア
ンプ設計の困難さ、リフレッシュインターバル確保の困
難さ等をもたらす。第１図は１トランジスタ／１キャパ
シタ型メモリーセルを用いたダイナミックメモリーの心
臓部であるセンス・リフレッシュ回路部の構成図である
。
図中Ｑ１はメモリーセル１のスイッチングトランジスタ
、ＣｓはトランジスタＱ、の一端に接続される容量で、
該容量Ｃｓの他端は例えば電源ＶＤＤに接続される。Ｄ
ＬはトランジスタＱ１の他端に接続されるデジット線、
ＷＬはトランジスタＱ１のゲートに接続されるワード線
である。またＱ：はダミーセル１’のスイッチングトラ
ンジスタ、Ｃ’８はトランジスタＱ（の一端に接続され
るダミーセル１’の容量、丘工はＤＬと反転関係を有し
たデジット線、ＷＬ′はダミーセル１’のワード線、２
は例えば差動形のセンス・リフレッシュ・アンプである
。上記ダミー系は、デジット線口Ｉに基準電圧を得るた
めのものである。第１図においてセルの記憶容量ＣＳ）
デジット線の容量Ｃｄをそのまゝ容量値として用いると
、メモリーセル１にＶｓなる電圧でデータを書き込んで
、或る時間経過してから読み出した時に、センス゜リフ
レッシュ・アンプ２の両端に現われる信号電圧Ｖｓは、
およそとなる。
、ＣｓはトランジスタＱ、の一端に接続される容量で、
該容量Ｃｓの他端は例えば電源ＶＤＤに接続される。Ｄ
ＬはトランジスタＱ１の他端に接続されるデジット線、
ＷＬはトランジスタＱ１のゲートに接続されるワード線
である。またＱ：はダミーセル１’のスイッチングトラ
ンジスタ、Ｃ’８はトランジスタＱ（の一端に接続され
るダミーセル１’の容量、丘工はＤＬと反転関係を有し
たデジット線、ＷＬ′はダミーセル１’のワード線、２
は例えば差動形のセンス・リフレッシュ・アンプである
。上記ダミー系は、デジット線口Ｉに基準電圧を得るた
めのものである。第１図においてセルの記憶容量ＣＳ）
デジット線の容量Ｃｄをそのまゝ容量値として用いると
、メモリーセル１にＶｓなる電圧でデータを書き込んで
、或る時間経過してから読み出した時に、センス゜リフ
レッシュ・アンプ２の両端に現われる信号電圧Ｖｓは、
およそとなる。
ただしｌはデータを読み出すまでに減衰したセル内電圧
である。ところで、従来の書き込み電圧Ｖｓは、Ｓ：Ｖ
ＤＤ−Ｖｔｈ と、電源電圧ＤＤよりトランジスタＱ１の閾値電圧，ｈ
分だけ低下した値であり、電源電圧ＤＤが１２の時には
約１０程度の値となる。
である。ところで、従来の書き込み電圧Ｖｓは、Ｓ：Ｖ
ＤＤ−Ｖｔｈ と、電源電圧ＤＤよりトランジスタＱ１の閾値電圧，ｈ
分だけ低下した値であり、電源電圧ＤＤが１２の時には
約１０程度の値となる。
しかも超高集積化を図つて、素子寸法を２〜１μ程度に
微細化し、そのためにＤＤも５〜２程度に低下させた場
合、素子の閾値電圧１ｈには、スレツシユホールド領域
の特性、温度係数、ノイズマージン等を考慮して、０．
４〜０．５程度と下限値が存在するため、従来方式でメ
モリーセル１への書き込みを行なつたのでは電源利用効
率が悪く、書き込み電圧が著しく低下し、メモリーとし
ての動作マージン、設計マージンが非常に狭くなるもの
である。本発明は上記事情に鑑みてなされたもので、書
き込み電圧を少くとも電源電圧ＶＤＤとすることにより
、前記書き込み電圧に関する電源電圧利用率の向上を期
し得る半導体記憶装置を提供しようとするものである。
微細化し、そのためにＤＤも５〜２程度に低下させた場
合、素子の閾値電圧１ｈには、スレツシユホールド領域
の特性、温度係数、ノイズマージン等を考慮して、０．
４〜０．５程度と下限値が存在するため、従来方式でメ
モリーセル１への書き込みを行なつたのでは電源利用効
率が悪く、書き込み電圧が著しく低下し、メモリーとし
ての動作マージン、設計マージンが非常に狭くなるもの
である。本発明は上記事情に鑑みてなされたもので、書
き込み電圧を少くとも電源電圧ＶＤＤとすることにより
、前記書き込み電圧に関する電源電圧利用率の向上を期
し得る半導体記憶装置を提供しようとするものである。
即ち従来方式において、書き込み電圧が１Ｖ０Ｄ−Ｔｈ
″に留まる理由は、デジツト線のプリチヤージ電圧を６
ＤＤ″ないしは６ＤＤ−Ｔｈ″とするにせよ、ワード線
活性時の最大電圧がＶＤＤであるため、セルのスイツチ
ングトランジスタは５極管動作をしたのと同じで書き込
み電圧は６Ｄ０−Ｔｈ″以上にはなり得ないのである。
″に留まる理由は、デジツト線のプリチヤージ電圧を６
ＤＤ″ないしは６ＤＤ−Ｔｈ″とするにせよ、ワード線
活性時の最大電圧がＶＤＤであるため、セルのスイツチ
ングトランジスタは５極管動作をしたのと同じで書き込
み電圧は６Ｄ０−Ｔｈ″以上にはなり得ないのである。
そこで本発明では、ワード線活性時の電圧を少くとも６
ＤＤ＋Ｖｔｈ″以上とすることにより、セルのスイツチ
ングトランジスタを３極管領域で動作させ、セルに電源
電圧相当分を書き込もうとするものである。以下図面を
参照して本発明の一実施例を説明する。第２図はワード
側デコーダ及びデコーダバツフア回路例を示す。図中Ｑ
２Ｏ，Ｑ２ｌ，・・・Ｑ，ｎは互にオア接続されたＭＯ
Ｓトランジスタで、これらトランジスタＱ，Ｏ−Ｑ，ｎ
のゲートにはアドレス信号Ａ。−Ａｎが供給される。Ｑ
３は上記オア接続点と電源ＤＤ！ｌ！ｌ！１に設けられ
るデコーダ・プリチヤージ用ＭＯＳトランジスタで、該
トランジスタＱ３のゲートにはプリチヤージ用のクロツ
クパルスφが供給される。上記オア接続点ＡはＭＯＳト
ランジスタＱ４のゲートに接続され、該トランジスタα
の一端は、ワード線活性用のタイミング］ パルス（ク
ロツクパルス）φの供給端に接続され、他端は第１図の
ワード線ＷＬに接続される。トランジスタＱ４のゲート
とソース間にはブート・ストラツプ用容量Ｃ１が設けら
れ、ワード線ＷＬには負荷容量Ｃ，が付加されている。
上記第２図の回路において、トランジスタＱ４の閾値電
圧をＶｌｈとした時、ワード線活性化用クロツクφの電
圧φを６ＤＤ＋Ｖｔｈ＋ΔＶ区Δは電圧余裕分）とし、
デコーダ３の出力点Ａのφ活性時の電圧を６ＤＤ＋２ｔ
ｈ＋２ΔＶ″となる： ように容量Ｃ１の値を設定する
。
ＤＤ＋Ｖｔｈ″以上とすることにより、セルのスイツチ
ングトランジスタを３極管領域で動作させ、セルに電源
電圧相当分を書き込もうとするものである。以下図面を
参照して本発明の一実施例を説明する。第２図はワード
側デコーダ及びデコーダバツフア回路例を示す。図中Ｑ
２Ｏ，Ｑ２ｌ，・・・Ｑ，ｎは互にオア接続されたＭＯ
Ｓトランジスタで、これらトランジスタＱ，Ｏ−Ｑ，ｎ
のゲートにはアドレス信号Ａ。−Ａｎが供給される。Ｑ
３は上記オア接続点と電源ＤＤ！ｌ！ｌ！１に設けられ
るデコーダ・プリチヤージ用ＭＯＳトランジスタで、該
トランジスタＱ３のゲートにはプリチヤージ用のクロツ
クパルスφが供給される。上記オア接続点ＡはＭＯＳト
ランジスタＱ４のゲートに接続され、該トランジスタα
の一端は、ワード線活性用のタイミング］ パルス（ク
ロツクパルス）φの供給端に接続され、他端は第１図の
ワード線ＷＬに接続される。トランジスタＱ４のゲート
とソース間にはブート・ストラツプ用容量Ｃ１が設けら
れ、ワード線ＷＬには負荷容量Ｃ，が付加されている。
上記第２図の回路において、トランジスタＱ４の閾値電
圧をＶｌｈとした時、ワード線活性化用クロツクφの電
圧φを６ＤＤ＋Ｖｔｈ＋ΔＶ区Δは電圧余裕分）とし、
デコーダ３の出力点Ａのφ活性時の電圧を６ＤＤ＋２ｔ
ｈ＋２ΔＶ″となる： ように容量Ｃ１の値を設定する
。
またリフレツシユまたは書き込み時に、デジツト線ＤＬ
の電圧を電源電圧ＤＤに設定する。このようにすれば、
トランジスタＱ４は３極管動作を行なうので、ワード線
ＷＬに６ＤＤ＋Ｔｈ＋ΔＶ１の電が得られ、ｂまたトラ
ンジスタＱ１も３極管動作となるので、容量Ｃ８にデジ
ツト線ＤＬの電圧ＶＤＤＩ）５そのま＼得られ、従つて
メモリーセル内に電源電圧ＤＤの書き込みが可能となる
ものである。なお上記のようなクロツクφは、６ＶＤＤ
＋Ｔｈ＋ΔＶ１レベルの出力を行なうクロツク発生器か
ら得ることができることは云うまでもない。第３図は本
発明の他の実施例で、バツフアトランジスタＱ４とデコ
ーダ３の出力点間にバリア・トランジスタＱ５を介挿す
ることにより、ブートストラツプ容量Ｃ１によるブート
ストラツプ効率を、前実施例の場合より改善したもので
ある。
の電圧を電源電圧ＤＤに設定する。このようにすれば、
トランジスタＱ４は３極管動作を行なうので、ワード線
ＷＬに６ＤＤ＋Ｔｈ＋ΔＶ１の電が得られ、ｂまたトラ
ンジスタＱ１も３極管動作となるので、容量Ｃ８にデジ
ツト線ＤＬの電圧ＶＤＤＩ）５そのま＼得られ、従つて
メモリーセル内に電源電圧ＤＤの書き込みが可能となる
ものである。なお上記のようなクロツクφは、６ＶＤＤ
＋Ｔｈ＋ΔＶ１レベルの出力を行なうクロツク発生器か
ら得ることができることは云うまでもない。第３図は本
発明の他の実施例で、バツフアトランジスタＱ４とデコ
ーダ３の出力点間にバリア・トランジスタＱ５を介挿す
ることにより、ブートストラツプ容量Ｃ１によるブート
ストラツプ効率を、前実施例の場合より改善したもので
ある。
ここでトランジスタＱ，のゲートに印加される電圧Ｒは
、電源電圧ＤＤより低くなつている。即ちトランジスタ
Ｑ５がオフ状態となれば、該Ｑ，のゲートに付加される
容量Ｃ：は第２図の場合の容量Ｃ３より小さくなるから
、Ｘ点の電圧プルアツプが高速となり、高速動作が可能
となる。その他の構成、動作は第２図の場合と同様であ
るから、対応する個所には同一符号を付して説明を省略
する。板上説明した如く本発明によれば、リフレツシユ
または書き込み時に、デジツト線を電源電圧まで充電し
、ワード線活性化時に、ワード線には電源電圧にセル内
トランジスタの閾値電圧を加えた電圧以上の電圧を印加
するようにしたので、メモクリーセル内に電源電圧レベ
ルの書き込みが可能となり、従つて電源電圧利用率の改
善で、メモリー動作マージンも大幅に改善された半導体
記憶装置が提供できるものである。
、電源電圧ＤＤより低くなつている。即ちトランジスタ
Ｑ５がオフ状態となれば、該Ｑ，のゲートに付加される
容量Ｃ：は第２図の場合の容量Ｃ３より小さくなるから
、Ｘ点の電圧プルアツプが高速となり、高速動作が可能
となる。その他の構成、動作は第２図の場合と同様であ
るから、対応する個所には同一符号を付して説明を省略
する。板上説明した如く本発明によれば、リフレツシユ
または書き込み時に、デジツト線を電源電圧まで充電し
、ワード線活性化時に、ワード線には電源電圧にセル内
トランジスタの閾値電圧を加えた電圧以上の電圧を印加
するようにしたので、メモクリーセル内に電源電圧レベ
ルの書き込みが可能となり、従つて電源電圧利用率の改
善で、メモリー動作マージンも大幅に改善された半導体
記憶装置が提供できるものである。
図は本発明の実施例を説明するためのもので、第１図は
メモリーセル及びセンスリフレツシユ回路部の構成図、
第２図はデコーダ及びデコーダバツフア回路部の構成図
、第３図、第２図の変形例を示す回路構成図である。 １・・・・・・メモリーセル、２・・・・・・センス・
リフレツシユ回路、３・・・・・・デコーダ、Ｑ，，Ｑ
２・・・・・・ＭＯＳトランジスタ、Ｃｓ・・・・・・
記憶容量、Ｃ１・・・・・・ブートストラツプ容量、Ｃ
２・・・・・・負荷容量、ＷＬ・・・・・・ワード線、
ＤＬ・・・・・・デジツト線、ＶＤＤ・・・・・・電源
、φ・・・・・・タイミングパルス。
メモリーセル及びセンスリフレツシユ回路部の構成図、
第２図はデコーダ及びデコーダバツフア回路部の構成図
、第３図、第２図の変形例を示す回路構成図である。 １・・・・・・メモリーセル、２・・・・・・センス・
リフレツシユ回路、３・・・・・・デコーダ、Ｑ，，Ｑ
２・・・・・・ＭＯＳトランジスタ、Ｃｓ・・・・・・
記憶容量、Ｃ１・・・・・・ブートストラツプ容量、Ｃ
２・・・・・・負荷容量、ＷＬ・・・・・・ワード線、
ＤＬ・・・・・・デジツト線、ＶＤＤ・・・・・・電源
、φ・・・・・・タイミングパルス。
Claims (1)
- １ ＭＯＳトランジスタ及び容量よりなる１トランジス
タ／１キャパシタ型メモリーセルと、前記トランジスタ
の一端に接続され電源電圧レベルのリフレッシュまたは
書き込み用電圧が供給されるデジット線と、前記トラン
ジスタのゲートに接続され電源電圧に前記トランジスタ
の閾値電圧を加えた電圧以上の活性用電圧が印加される
ワード線とを具備したことを特徴とする半導体記憶装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53090609A JPS599990B2 (ja) | 1978-07-25 | 1978-07-25 | 半導体記憶装置 |
| US06/059,127 US4281399A (en) | 1978-07-25 | 1979-07-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53090609A JPS599990B2 (ja) | 1978-07-25 | 1978-07-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5517869A JPS5517869A (en) | 1980-02-07 |
| JPS599990B2 true JPS599990B2 (ja) | 1984-03-06 |
Family
ID=14003210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53090609A Expired JPS599990B2 (ja) | 1978-07-25 | 1978-07-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4281399A (ja) |
| JP (1) | JPS599990B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216089U (ja) * | 1985-07-16 | 1987-01-30 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1982002278A1 (en) * | 1980-12-24 | 1982-07-08 | O Toole James E | Row driver circuit for semiconductor memory |
| US4338679A (en) * | 1980-12-24 | 1982-07-06 | Mostek Corporation | Row driver circuit for semiconductor memory |
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| US4581548A (en) * | 1983-03-15 | 1986-04-08 | Harris Corporation | Address decoder |
| US4599520A (en) * | 1984-01-31 | 1986-07-08 | International Business Machines Corporation | Boosted phase driver |
| JPH0264991A (ja) * | 1988-07-15 | 1990-03-05 | Hitachi Ltd | メモリ装置 |
| JPH0713875B2 (ja) * | 1990-02-23 | 1995-02-15 | 株式会社日立製作所 | 半導体集積回路 |
| DE19545558C2 (de) * | 1995-12-06 | 2002-06-27 | Infineon Technologies Ag | Verfahren zur Ansteuerung eines Feldeffekttransistors |
| DE10025569A1 (de) * | 2000-05-24 | 2001-12-13 | Infineon Technologies Ag | Integrierter Speicher mit Zeilenzugriffssteuerung zur Aktivierung und Vorladung von Zeilenleitungen und Verfahren zum Betrieb eines solchen Speichers |
| US8450827B2 (en) * | 2011-01-25 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS varactor structure and methods |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801964A (en) * | 1972-02-24 | 1974-04-02 | Advanced Memory Sys Inc | Semiconductor memory with address decoding |
-
1978
- 1978-07-25 JP JP53090609A patent/JPS599990B2/ja not_active Expired
-
1979
- 1979-07-20 US US06/059,127 patent/US4281399A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216089U (ja) * | 1985-07-16 | 1987-01-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5517869A (en) | 1980-02-07 |
| US4281399A (en) | 1981-07-28 |
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