JPS589285A - 半導体装置 - Google Patents

半導体装置

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JPS589285A
JPS589285A JP56106498A JP10649881A JPS589285A JP S589285 A JPS589285 A JP S589285A JP 56106498 A JP56106498 A JP 56106498A JP 10649881 A JP10649881 A JP 10649881A JP S589285 A JPS589285 A JP S589285A
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Hiroshi Iwahashi
岩橋　弘
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は牛導体メモリ尋の牛導体装置に係シ、轡に豪数
の同−回路単位群に対するプリチャージ１号ｆＩ！ある
いは人出力線を複数組に分割するようにした半導体装置
に関する・ 半導体メそり装置は、２〜３年に４債の開会で記憶Ｖ量
が増大する傾向にあり、これは今後も基本的に変わら゛
な−と思われる。この傾向は、半導体記憶ａｍの様態の
違い、即ちランダムアクセスメモリかリードオンリーメ
峰りかの違−１或鱒はダイナミックメ篭りかスタティッ
クメ篭讐かの違−等を越えて亭導体記憶装置金毅につい
て言えることである・記憶寝食の大容量化に伴って種々
の技術的■−に直置することは言うまで４な埴が、その
内の一つＫｍ費亀流、ｊＩ＃に動作時の瞬時ピーク電流
が増大すると−う開−がある。この電流の増大は、電源
電位の変動の高鯛波成分を着しく増大させ、入力信号線
、或いはメモリチップ内の種々の信４を紘に一導電位等
による雑音を発生させ、回路の動作マージンに急影響を
与える、或いは貢装技術のｌｌＩｓ度を増大させる寮内
である。特にダイナ電ツクメモリ、或いはスタティック
メモリであっても内部回路を実質□上ダイナオツタで動
作させて−るメモリでは、生簀信号線を會む斜〈の信号
紳を初期化する丸めの充電或μは放電を繰り返す大め、
それらの初期化に伴なう充放電電流は、動作時の瞬時ビ
ータ電流となって流れる。一般的に言え社、メモリ容量
が大容量になる程、土豪４Ｉ４＃締には付随した浮遊容
量が増大するために、仁れもの充放電電＃！け画然増加
する。ま喪、メ峰り装皺の動作速度が速くなればなる鵬
、これらの浮遊容量の充放電速度も速くなり、従って充
放電電流もより鋭いピークを持ったものと表る。
以上のことについて以下にＮテヤンネｈｌｌｉＭＯ８−
ＦＩＴ　　（絶線ゲート層電界効果トランジスタ）を用
−九スタティッタメ峰すの一合を例にとって詳細に説明
する・鮪１図は、高抵抗ポ゛　リシリーンを負荷に用−
た高抵抗負荷電メ毫りセルを示しえものである。１．１
は高抵抗、１゜４は亙Ｖ％に夕霧スカップにに接続３れ
九トランジスタ、５．６は記憶ノードＩ１．１１とピッ
）１１Ｆ。ａとを適訳的に接続し、メモリセルからのデ
ータの読み出し、或いはメ峰りセルへのデータの書き込
みを行なうトランスファゲートである・９はワード線で
あシ、メ峰すセルへの選択信号を伝えるものである・な
おＶ。ｃｅｖｓｓは電源である。
第２ｗＪは、上述したようなメモリセルが！トリタス状
に並んだメモリセルアレイ及び銃み出し、書龜込みの丸
めの周辺回路の一例を示すものである＠１１Ａ〜１ｘＦ
Ｉｄ第ｉｌｌに示し九メ峰リセル、ｒム、ＪＡ、ＦＢ、
ａＢはビット−１９に一＃Ｆはワード線である。ＩＩム
、ＪＪＢは亙−の入出力が交互接続されたバランス飄セ
ンス増躯−路であり、竜ンス増輻−路活性化信号が信号
ラインＪＪかも供給される仁とによって活性化される・
１４ム、ｔａＢＦｉビット舞（ＦＡ、Ｉム）ｅ　　（７
１１，ＪＩＢ）をプリチャージして絖み出し動作の１に
一対のピッ）１１（ＦＡ。
８Ａ）、ＣｒＢ、ａｌｌ）が同レベル電位となるように
初期化するビット線プリチャージ−路であり、動作−始
！ｌｌに信号ライン１４から供給されるビット線プリチ
ャージ制御信号（よって一定期間だけビットｋ（ｒム、
＃ム）ｅ（ｙｎ＊ＩＢ）をプリチャージする・ま大、１
５はカラムスイッチを経た共通入出力＠ｉｔ、ｉｓをプ
リチャーシナゐ入出力線プリチャージ回路であり、ｂｅ
−始前に信号ラインＩＣから供給される入出カープリチ
ャージ制御１号によって一定期間だけ入出力＠Ｊｆ、Ｊ
＃をプリチャージする。なお、１＃は入出力回路、２０
社行デーーダ、２１人、１１Ｂ鉱打線、１゛１は列デコ
ーダ、１１２１１、ＩＩＢｔｉ列デ四−ダバッファ、ｊ
ｌＡ１％１４１１１，１４Ｂ１４１４８ｍは列−１Ａｒ
ｍｙは列アドレス入力、ム・・ｌｕｍは行アドレス入力
、Ｃ′Ｅはテップイネーブル入力、Ｄｔ＋ａはデータ入
力、Ｄｏｕｔ　Ｆｉデータ出力、ＶＣＣ，Ｖｌｌａ　　
は電源、（！ａ−Ｃｆは浮遊容量である０ 次に第２図の動作を説−する。ビット縫プリチャージ回
路１４１．１４Ｂによるビット−（ｆ　Ａ　ｅ　８　Ａ
）　＊（ｒ　Ｂ　ｔ　ｌ　Ｂ）のプリチャージ期間中は
、センス増幅（ロ）路１１１Ａ、ＩＩＢを不活性状態に
しておシ、上記プリチャージ回路からビット線を□経て
センス増幅−路へ盈ゐＶＣＣ−■８８　間の電流経゛路
は纏断されるようになっている。従って、ビット線プリ
チャージ回路１４ム、１４Ｂと入出力線プシテヤージ關
１１ＪＪｉによってプリチャージ期間中に流れる電流と
しては、ビット＠ｙＡ、ｇＡ、ｙｌ　ａＢの浮遊審１ｉ
ｃａ−Ｃｄと、共通入出力１１ＪＦ、Ｊ＃の浮遊Ｉ！量
Ｃｅ、Ｃｆを充電する良めの電流のみとなる。一般的に
これらの浮遊容１ｉｃａ−Ｃｆの容量値は、メモリセル
がマトリツ／スを形成して釣ることから寝易に分るよう
に非常に大きく＆シ、これはビット数が＃−大害量メ彎
すになる柵、ますます大きくなるＯ寵りて、これらの大
自な容量を充電することによって平均消費電流も増加す
るわけであるが、この電流は動作開始前のある時間的に
比較的に短か一期関内のみでＴｏ９、メ峰り装置の平均
消費電流に占める割合は決して少なくは１に鱒が、たと
えはビット線を定常的にプルアップする方式などに比べ
るとはるかに少なくなる・しかし′＆がら、大容量を蝋
時間で充電するために、瞬時の消費ビータ電流は極めて
大きくなシ、今後メ峰り容量の増大に伴って消費ビータ
電流を減らす工夫は不可欠となって（ゐと予想される。
本実Ｔｌ１４は上記の事情＃ｃｌ！みてなされ友もので
あり、複数の岡−′副路単位群に対するプリチャージ信
号−あるｉは共通の入出力−を複数組に分割し、プリチ
ャージＩＩ奇ＩＩあるーは入出力線の浮遊容量のうち充
放電する部分な選択的曇こ決定することにより、無差別
に充放電すゐ場合に比べて消費ピーク電流を減少し得る
中導体装置を畿供するものである。
以下、図面を参照して本Ｊｌｈ＠をたとえｄ牛導体メ４
９義置に適用した場合の一実施例につｉて詳細に説−す
る。
第３図に示すメそす装置にお−ては、行ｌｌｉがＩｌ敏
糸銃（喪とえは列デ；−ダ１１の両側の２系統）に分割
されて−る０すなわち、信号ラインｒｌ、１４それぞれ
が１１％、ｌｌｂ・１４＊、１４ｋに２分割暮れること
によル、センス増幅回路１８１，１３８．ビット線プリ
チャージ−路１４ム、１４Ｂが２系統に分割され、各系
統は分割行選択回路＄１．１１によシ選択されて制御信
号（Ｓム３．８ムｍ）−（１！１１゜ｇｉｌｍ）が与え
られるようになって−る。また、上記２系統の分割性に
舎対応して入出力データを伝えるための分割行入出力曽
（ＩＦム、１＃ム）＊　　（ＪＦＢ、Ｊ＃Ｉｌ）は、分
割行選択回路Ｊ１によｐ選択δれて入出力−８１．１４
に接続６れ為ようになって−る・噛え、上記分割性入出
力ＩＩ　（Ｊ　ＦＡ、ｓ　＃Ａ・）　　＠　　（Ｊ　ｒ
Ｂ。
１１１Ｂ・・・）に対応して入出力線プリチャージ回路
７１ム＊　Ｉ　Ｊ　Ｂ　”・が接続され、これは分割行
選択回路１ｊにより選択され、２分割６れた信号ライン
１６＆、ｌ１ｂｔ通じて制御＊漫ｓム、。
Ｓ　Ｂ　ｍが供給されるようになって−る＠□そして、
上記分割行選択回路１０，３７．ＪＪ＃ｃは、行デコー
ダ１０によって選択６れ丸打を含む系統のビット線プリ
チャージ回路、センス増−１ｉｌ路、入出カープリチャ
ージ囲路に対する制御信号を発生暮せる大め、および分
割行選択回路Ｓ１には選択され大分−行の分割打入出力
線を選択６せるための行分割制御備考が信号ツイン１＃
を辿して供給される。なお、第３図中、Ｃ・、。
Ｃｆ　＊　Ｆｉ−分割打入出力＠ＪｒＡ、Ｉａムの浮遊
容量であ〕、Ｃ・１ｅｃｆｌは分割行入輿力纏ＪＩＢ、
ＪＩＢの浮遊容量であシ、その他の部分は論２図と同じ
でああので同じ符号を付してその説明を省略する０ 上記構成による第３図のメモリ装置において、列デコー
ダ１１をは８んで左右に分＠され九２系統のうちの一方
の分割性（一般的には単独性であっても複数行であって
もよ埴）儒が、行分割制御ａ勺の制御に基ｉて分−行選
択回路Ｊ＃。
１７、ａｘ、ｓｉ＃ｃより選択δれる・すなわ転埴を行
デコーダ２０によ多たとえｄ行＠ＩＩＡが選択ξれゐ場
合、分割行選択回路Ｊ０はピッ町線プリチャージ制御信
号Ｓム、をビット−プリチャージ（ロ）路１４ム・・・
に与えてビット線（ＦＡ。
Ｉム）・・・をプリチャージさせるＯ同様に、分割行選
択回路３１は制御信号８Ａｌによ）竜ンス増＠回路ＪＪ
Ａ・・・を活性化させるＯ同様に、分割行選択回路３５
は入出力線プリチャージ制−４１＊　８　Ａ　ｓを入出
力線プリチャージ回路Ｊ５Ａ・・・に与えて入出力線ｓ
ｒム、１１ムをプリチャ−ジ暮せる・同様に、分割行選
択回路Ｓ１は分割打入出力１ＩＪＦム、１８ムを選択し
、選択６れえ分割性の入出力デー□りを入出力−ＩＩ、
１４に伝える。
上述したようなメモリ装置によれば、２系銃に行分割し
、選択され九一方の系統でのみビツト線勢のプリチャー
ジ信号−にプリチャージ電流を訛し、虞−は分割性入出
カー等の共通人出カーによ）信号伝播を行なうようにし
て−る〇し良がって、メモリ装置におけるプリチャージ
信号−或φは共通人出品−の大きな浮遊容量も２系統に
分−専れるので、この浮遊容量に対する充放″亀電流を
従来の場合に比べて暗い　（Ｎ分割の場合にけ略１／Ｎ
）に減少６せることが可能となる０このことは、メモリ
装置の平均動作消費電流を減少６せると同時に、大容量
メモリで開館となる瞬時消費ピーク電流をも大＠に減少
させることを可能とするものである。
【図面の簡単な説明】
第１−はヌタテイツタメモリセルの一例を示す回路図、
第２−は従来の牛導体メ七り装置を示す回路内、第３−
は本実−の一適用例に係る半導体メ七り装置の一実施例
を示す一路図であるＯ ＦＡ、ＦＢ、＃Ａ、ＪＩＢ・・・ビット麹、＃Ａ〜＃Ｆ
・・・ワード線、ｌｊ１人、１２Ｂ・・・メ峰り−ｋｋ
。 １１ｋｍ１１Ｂ・・・竜ンス増＠ｌｉ回路、１４ム。 １４Ｂ・・・ビット線プリチャージ回路、ｓ　’ム。

Claims (3)

    【特許請求の範囲】
  1. （１）　　ＩＮ数の同−回路単位群およびとｉらに接続
    されるプリチャージ信号森あるｖｈは上記同一回路単位
    群に選択的に接続される入出力−を有する牛尋体装置に
    お―て、上記同−閏路塾位群およびプリチャージ信号線
    あるｉ・は入出力線を複徹系−銃に分割し、前記複数の
    同−回路単位群のうちの選択される回路を會む系統のプ
    リチャージ信号線あるーは入出力線を追訳する選択手段
    を具備したことを４１像とする半導体装置。
  2. （２）前記複数の崗−１路単位群はメモリセル群であり
    へ前記プリチャージ信号ｌ１ｉＩＩｉ上記メ峰リセルの
    トランスファゲートに接続されたビット−である仁とを
    特徴とする特許請求の範１１１１（１）項記載の半導体
    装置。
  3. （３）　　前記複数の同−回路単位群はメ峰すセル群で
    あり、前記人出カーは上記メ毫り七ルのトランスファゲ
    ートに＊＠ξれるビットｌｌｌｌ６ｍ対して行デコード
    信号にょ〕過択的＃ｃｌｌ絖ξれる入出力線であること
    を４１１像とする特許請求の範ｌｌ第（１）珈記載の半
    導体装置◇
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