JPS618796A - ダイナミツクメモリ - Google Patents
ダイナミツクメモリInfo
- Publication number
- JPS618796A JPS618796A JP59126792A JP12679284A JPS618796A JP S618796 A JPS618796 A JP S618796A JP 59126792 A JP59126792 A JP 59126792A JP 12679284 A JP12679284 A JP 12679284A JP S618796 A JPS618796 A JP S618796A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory cell
- word line
- memory
- line selection
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は大容量のダイナミックメモリに関するものであ
る。
る。
（従来技術）
第１図は大容量のランダムアクセスメモリ（以下、ＲＡ
Ｍという。）として知られている６４にダイナミックＲ
ＡＭのメモリセルアレイの模式的なプロ、り図である〇 このＲＡＭは、列方向に１２８本のワード線、行方向に
２５６本のど、ト線で構成された二つのメモリセルアレ
イ１，２を有している０％メモリセルアレイは１２８“
個のメモリセルＣｓを含む２５６個のビット線感知増幅
回路３及びワード選択回路４から構成されている。
Ｍという。）として知られている６４にダイナミックＲ
ＡＭのメモリセルアレイの模式的なプロ、り図である〇 このＲＡＭは、列方向に１２８本のワード線、行方向に
２５６本のど、ト線で構成された二つのメモリセルアレ
イ１，２を有している０％メモリセルアレイは１２８“
個のメモリセルＣｓを含む２５６個のビット線感知増幅
回路３及びワード選択回路４から構成されている。
この従来例のＲ，ＡＭは、１２８！ｊフレツシユサイク
ルで全メモリセルのリフレッシュを完了させるため、１
回のアクセスサイクルで両ブロックから１本ずつのワー
ド線が選択され、５１２個のビ、ト線感知増幅回路を動
作させる構成である。
ルで全メモリセルのリフレッシュを完了させるため、１
回のアクセスサイクルで両ブロックから１本ずつのワー
ド線が選択され、５１２個のビ、ト線感知増幅回路を動
作させる構成である。
このような従来例のＲＡＭは、上記のワード線選択回路
４をその活性化信号ψ１によって同時に動作させている
０ この場合、高速動作のために活性化信号ψ、のドシイプ
回路は充分大きくする必要がある。
４をその活性化信号ψ１によって同時に動作させている
０ この場合、高速動作のために活性化信号ψ、のドシイプ
回路は充分大きくする必要がある。
第２図は５ｖ単一電源を必要とするメモリに用いられる
クロック発生回路の一例を示す回路図である。この回路
は非常に一般的に知られていノ晩で、ＮチャンネルＭＩ
Ｓ）ランジスタ（以下、トランジスタという。）Ｑｌ〜
ＱＩＯとプート容量ＣＢとからなっている。要は活性化
信号ψＷを高速動作のために、トランジスタＱ１及びＱ
２の寸法を大きく設計しなければならないか、これは活
性化信号ψＷを充電する電流とともに、５ｎｓから１Ｑ
ｎｓの間、トランジスタＱ１からＱ２を貫流する電流を
大きくすることになる。２５６にクラスの大容量メモリ
では、活性化信号ψＷの負荷容量が数十ｐｐとなシ、上
記充電電流と質流電流を合せると５０ｍＡ以上となる。
クロック発生回路の一例を示す回路図である。この回路
は非常に一般的に知られていノ晩で、ＮチャンネルＭＩ
Ｓ）ランジスタ（以下、トランジスタという。）Ｑｌ〜
ＱＩＯとプート容量ＣＢとからなっている。要は活性化
信号ψＷを高速動作のために、トランジスタＱ１及びＱ
２の寸法を大きく設計しなければならないか、これは活
性化信号ψＷを充電する電流とともに、５ｎｓから１Ｑ
ｎｓの間、トランジスタＱ１からＱ２を貫流する電流を
大きくすることになる。２５６にクラスの大容量メモリ
では、活性化信号ψＷの負荷容量が数十ｐｐとなシ、上
記充電電流と質流電流を合せると５０ｍＡ以上となる。
すなわち、活性化信号ψＷ動作時のピーク電流及び電流
の時間変化率は１０ｍＡ／ｎｓ以上とかなり大きなもの
となる。
の時間変化率は１０ｍＡ／ｎｓ以上とかなり大きなもの
となる。
メモリを複数個使用して装置を構成する場合、ピーク電
流による雑音に対処するため、を原線あるいは接地、線
の設計に注意を払わなければならない。またメモリ自身
の設計においても上記の雑音に対処するため配線等のイ
ンピーダンス設計に留意する必要がある。
流による雑音に対処するため、を原線あるいは接地、線
の設計に注意を払わなければならない。またメモリ自身
の設計においても上記の雑音に対処するため配線等のイ
ンピーダンス設計に留意する必要がある。
ちなみに、電流の時間変化率が１０ｒｎＡ／ｎｓ配線の
インピーダンスが２０ｎＨであった場合、２００ｍＶの
雑音が発生する。ワード選択の後メモリセルからピット
線に伝達された情報を、ピット線感知増幅回路で感知増
幅する際、ビット線に伝達される電位差は数百ｍＶ程度
であるので、゛上記雑音の数分の１の影響でもメモリは
課動作の可能性がある。
インピーダンスが２０ｎＨであった場合、２００ｍＶの
雑音が発生する。ワード選択の後メモリセルからピット
線に伝達された情報を、ピット線感知増幅回路で感知増
幅する際、ビット線に伝達される電位差は数百ｍＶ程度
であるので、゛上記雑音の数分の１の影響でもメモリは
課動作の可能性がある。
また、雑音の影響を避けるためにはワード線選択からピ
ット線感知増幅までの時間を充分とる必要がある。
ット線感知増幅までの時間を充分とる必要がある。
すなわち、従来のダイナミックメモリには、ワード線の
動作時に、大きな充電電流及び犬頁流電流を生じ、大き
な時間変化率を有する大きなピーク電流により雑音が発
生し、メモリの諜動作を招来するという欠点がある。
動作時に、大きな充電電流及び犬頁流電流を生じ、大き
な時間変化率を有する大きなピーク電流により雑音が発
生し、メモリの諜動作を招来するという欠点がある。
（発明の目的）
本発明の目的は、上記の欠点を除去することにより、ワ
ード線選択時のピーク電流並びにその時間変化率の大き
さを従来のほぼ１７２以下と非常に小さくシ、もって安
定に動作するところのダイナミックメモリを提供するこ
とにある。
ード線選択時のピーク電流並びにその時間変化率の大き
さを従来のほぼ１７２以下と非常に小さくシ、もって安
定に動作するところのダイナミックメモリを提供するこ
とにある。
（発明の構成）
本発明のダイナミックメモリは、複数のメモリセルアレ
イを有するダイナミックメモリにおいて、ワード線選択
回路をメモリセルアレイ毎に分割し、遅延時間をおいて
それぞれ動作させる遅延制御手段を有することから構成
される。
イを有するダイナミックメモリにおいて、ワード線選択
回路をメモリセルアレイ毎に分割し、遅延時間をおいて
それぞれ動作させる遅延制御手段を有することから構成
される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第３図は本発明の第１の実施例の要部を示す模式的なブ
ロック図である。本実施例は二つのメモリセルアレイ１
１．１２を有するダイナミックメモリにおいて、ワード
線選択回路をメモリセルアレイ１１．１２毎に分割し、
遅延時間をおいてそれぞれ動作させる遅延制御手段とし
ての遅延回路１５を有することから構成される。なお、
本実施例は、Ｋ１図に示した従来例の６４にダイナミッ
クＲＡＭに本発明を適用したもので、各メモリセルアレ
イ１１，１２はメモリセルＣｓを含むピット線感知増幅
回路１３及びワード線選択回路１４を含んでいる。
ロック図である。本実施例は二つのメモリセルアレイ１
１．１２を有するダイナミックメモリにおいて、ワード
線選択回路をメモリセルアレイ１１．１２毎に分割し、
遅延時間をおいてそれぞれ動作させる遅延制御手段とし
ての遅延回路１５を有することから構成される。なお、
本実施例は、Ｋ１図に示した従来例の６４にダイナミッ
クＲＡＭに本発明を適用したもので、各メモリセルアレ
イ１１，１２はメモリセルＣｓを含むピット線感知増幅
回路１３及びワード線選択回路１４を含んでいる。
すなわち、本実施例は、第１図の従来例に示したワード
線選択回路の活性化信号ψＷを、メモリセ“ルアレイ１
１．１２の各ブロック毎に分割し、まず、メモリセルア
レイ１１のワード線選択回路を動作させ、次に、遅延時
間をおいてメモリセルアレイ１２のワード線選択回路を
動作させるように構成した点が、従来例と異なっている
。
線選択回路の活性化信号ψＷを、メモリセ“ルアレイ１
１．１２の各ブロック毎に分割し、まず、メモリセルア
レイ１１のワード線選択回路を動作させ、次に、遅延時
間をおいてメモリセルアレイ１２のワード線選択回路を
動作させるように構成した点が、従来例と異なっている
。
次に、第４図に示す本実施例の動作を説明するためのタ
イムチャートを参照して説明する。
イムチャートを参照して説明する。
外部駆動信号πＡｓが１Ｈ＃レベルから１Ｌ”レベルに
なって、メモリが活性化されると、まず、メモリセルア
レイ１１のワード線選択回路を活性化させる活性化信号
ψ、が活性化され、次に、遅延回路１５ＫＪＪ）遅れて
、メモリセルアレイ１２のワード線選択回路１４を活性
化する活性化信号ψ１′が活性化される。続いて、外部
駆動信号Ｒ，Ａ８が″′Ｌ＃レベルから＠Ｈ＃レベルに
なってメモリがプリチャージ状態に変化すると、まず、
メモリセルアレイ１１のワード線選択回路１４がプリチ
ャージされ、次に遅延回路１５により遅れて、メモリセ
ルアレイ１２のワード線選択回路１４がプリチャージさ
れる。
なって、メモリが活性化されると、まず、メモリセルア
レイ１１のワード線選択回路を活性化させる活性化信号
ψ、が活性化され、次に、遅延回路１５ＫＪＪ）遅れて
、メモリセルアレイ１２のワード線選択回路１４を活性
化する活性化信号ψ１′が活性化される。続いて、外部
駆動信号Ｒ，Ａ８が″′Ｌ＃レベルから＠Ｈ＃レベルに
なってメモリがプリチャージ状態に変化すると、まず、
メモリセルアレイ１１のワード線選択回路１４がプリチ
ャージされ、次に遅延回路１５により遅れて、メモリセ
ルアレイ１２のワード線選択回路１４がプリチャージさ
れる。
この結果、メモリに流れるメモリ電流Ｔ、は第４図中の
電流波形に示すように、活性化時にはａ。
電流波形に示すように、活性化時にはａ。
ｂなる二つの小さなピーク電流が、プリチャージ時には
ｃ、ｄなる二つの小さなピーク電流となる。
ｃ、ｄなる二つの小さなピーク電流となる。
第１図に示した従来例のメモリでは、活性化信号ψＷ、
ψＷ′が同時に充電あるいは放電されるので、その電流
波形はａとｂ及びＣとｄがそれぞれ重畳されたものとな
り約２倍の大きさのピーク電流となり、その電流の時間
変化率も約２倍となる。
ψＷ′が同時に充電あるいは放電されるので、その電流
波形はａとｂ及びＣとｄがそれぞれ重畳されたものとな
り約２倍の大きさのピーク電流となり、その電流の時間
変化率も約２倍となる。
すなわち本実施例によると、ワード線選択回路の動作時
に発生するメモリのピーク電流の大きさとその時間変化
率を従来の約１／２に減少させることができる。従って
、ピーク電流に基づく雑音妨害のない安定に動作するダ
イナミックメモリが得られる。
に発生するメモリのピーク電流の大きさとその時間変化
率を従来の約１／２に減少させることができる。従って
、ピーク電流に基づく雑音妨害のない安定に動作するダ
イナミックメモリが得られる。
第５図は本発明の第２の実施例の要部を示す模式的なブ
ロック図である。本実施例は第３図に示した実施例の回
路に、遅延制御手段として制御回路１６を付加したもの
である。
ロック図である。本実施例は第３図に示した実施例の回
路に、遅延制御手段として制御回路１６を付加したもの
である。
ここで、制御回路」６は活性化信号ψッとψ。′とを、
いずれのメモリセルアレイに与えるかをアドレス情報ψ
人によって制御するだめのものである。
いずれのメモリセルアレイに与えるかをアドレス情報ψ
人によって制御するだめのものである。
従って、本実施例によると、第１の実施例では問題と考
えられるワード線選択回路の分割動作に伴うアクセス時
間の増大を解決することができる。
えられるワード線選択回路の分割動作に伴うアクセス時
間の増大を解決することができる。
すなわち、１回のアクセスサイクルで選択され、外部へ
出力されあるいは外部から入力されるメモリセルが、二
つのメモリセルアレイのいずれかに存在することが、ア
ドレス情＠特にアドレスマルチ方式のメモリでは行アド
レス情報により判明しているだめ、そのメモリセルの存
在するメモリセルアレイ側のワード線選択回路を先に動
作させ、続いてもう一方のメモリセルアレイに属するワ
ード線選択回路を動作させることによりアクセスタイム
が増大するのを防ぐことができる。なおこの場合サイク
ルが内部アドレス信号によるリフレッシュサイクルであ
った場合にも、適当に動作順序を決められるよう設計で
きることは言うまでもない。
出力されあるいは外部から入力されるメモリセルが、二
つのメモリセルアレイのいずれかに存在することが、ア
ドレス情＠特にアドレスマルチ方式のメモリでは行アド
レス情報により判明しているだめ、そのメモリセルの存
在するメモリセルアレイ側のワード線選択回路を先に動
作させ、続いてもう一方のメモリセルアレイに属するワ
ード線選択回路を動作させることによりアクセスタイム
が増大するのを防ぐことができる。なおこの場合サイク
ルが内部アドレス信号によるリフレッシュサイクルであ
った場合にも、適当に動作順序を決められるよう設計で
きることは言うまでもない。
またプリチャージ時については、アクセスサイクル後、
早く動作させられた側のワード線選択回路のプリチャー
ジを他のワード線選択回路よシ早く始めるのである。こ
うすることにより、どのワード線選択回路に対しても同
じ活性化時間が割シ当てられ、時間分割による必要活性
化時間の増大が抑制できる。すなわち、メモリの活性化
時間は外部駆動信号によって制御されているので、遅く
動作を開始された側のワード線選択回路は、先に動作を
開始したものに比較してワード線選択回路の活性化時間
が短くなることＫなる。これをプリチャージ開始時刻を
制御することにより改善するのである。
早く動作させられた側のワード線選択回路のプリチャー
ジを他のワード線選択回路よシ早く始めるのである。こ
うすることにより、どのワード線選択回路に対しても同
じ活性化時間が割シ当てられ、時間分割による必要活性
化時間の増大が抑制できる。すなわち、メモリの活性化
時間は外部駆動信号によって制御されているので、遅く
動作を開始された側のワード線選択回路は、先に動作を
開始したものに比較してワード線選択回路の活性化時間
が短くなることＫなる。これをプリチャージ開始時刻を
制御することにより改善するのである。
なお、以上の説明においては、ＮチャンネルＭＩＤ）ラ
ンジスタに関して行なってきたが、ＰチャンネルＭＴ８
）ランジスタ或いは相補性ＭＴＳトランジスタに関して
も同様なことは明らかである。また充放電電流の分割は
２分割を想定して説明を行なってきたが、３分割等多数
分割も可能で、分割数に応じてピーク電流の大きさ並び
にその時間変化率の大きさも小さくなる。
ンジスタに関して行なってきたが、ＰチャンネルＭＴ８
）ランジスタ或いは相補性ＭＴＳトランジスタに関して
も同様なことは明らかである。また充放電電流の分割は
２分割を想定して説明を行なってきたが、３分割等多数
分割も可能で、分割数に応じてピーク電流の大きさ並び
にその時間変化率の大きさも小さくなる。
（発明の効果）
以上、詳細に説明した通シ、本発明のダイナミックメモ
リは、ワード線選択回路をメモリセルアレイ毎に分割し
、遅延時間をおいてそれぞれ動作させる遅延制御手段を
有しているので、従来のように全ワード線選択回路が同
時に動作することがなく、分割されて動作するので、動
作時に流れるピーク電流の大きさ並びにその時間化率の
大きさを従来の１／２以下に減少させることができるの
で、ワード線選択回路の動作時に発生する雑音妨害の無
い安定な動作が得られるという効果を有している。
リは、ワード線選択回路をメモリセルアレイ毎に分割し
、遅延時間をおいてそれぞれ動作させる遅延制御手段を
有しているので、従来のように全ワード線選択回路が同
時に動作することがなく、分割されて動作するので、動
作時に流れるピーク電流の大きさ並びにその時間化率の
大きさを従来の１／２以下に減少させることができるの
で、ワード線選択回路の動作時に発生する雑音妨害の無
い安定な動作が得られるという効果を有している。
第１図は従来の６４にダイナミックＲＡＭのメモリセル
アレイの模式的なブロック図、第２図は従来のクロック
発生回路の一例を示す回路図、第３図は本発明の第１の
実施例の要部を示す模式的なブロック図、第４図はその
動作を説明するためのタイムチャート、第５図は本発明
の第２の実施例の要部を示す模式的なブロック図である
。 １１．１２・・・・・・メモリセルアレイ、１３・・・
・・・ビート線感知増幅回路、１４・・・・・・ワード
線選択回路。 １５・・・・・・遅延回路、１６・・・・・・制御回路
、 Ｃｓ・・・・・・メモリセル、ＩＭ・・・・・・メ
モリ電流、ＲＡＳ、ψえ、ψ８゜ψえ、ψ７．ψ１′・
・・・・・信号。 ｈｌ圀 カ２閉 カ３圀
アレイの模式的なブロック図、第２図は従来のクロック
発生回路の一例を示す回路図、第３図は本発明の第１の
実施例の要部を示す模式的なブロック図、第４図はその
動作を説明するためのタイムチャート、第５図は本発明
の第２の実施例の要部を示す模式的なブロック図である
。 １１．１２・・・・・・メモリセルアレイ、１３・・・
・・・ビート線感知増幅回路、１４・・・・・・ワード
線選択回路。 １５・・・・・・遅延回路、１６・・・・・・制御回路
、 Ｃｓ・・・・・・メモリセル、ＩＭ・・・・・・メ
モリ電流、ＲＡＳ、ψえ、ψ８゜ψえ、ψ７．ψ１′・
・・・・・信号。 ｈｌ圀 カ２閉 カ３圀
Claims (2)
- （１）複数のメモリセルアレイを有するダイナミツクメ
モリにおいて、ワード線をメモリセルアレイ毎に分割し
、遅延時間をおいてそれぞれ動作させる遅延制御手段を
有することを特徴とするダイナミックメモリ。 - （２）メモリセルアレイ毎に分割して動作させるワード
線の動作開始順序がアドレス情報により制御されるよう
構成された特許請求範囲第（１）項記載のダイナミック
メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126792A JPS618796A (ja) | 1984-06-20 | 1984-06-20 | ダイナミツクメモリ |
| US06/746,699 US4768171A (en) | 1984-06-20 | 1985-06-20 | Memory circuit having a plurality of cell arrays |
| EP85107654A EP0165612A3 (en) | 1984-06-20 | 1985-06-20 | Memory circuit having a plurality of cell arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59126792A JPS618796A (ja) | 1984-06-20 | 1984-06-20 | ダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618796A true JPS618796A (ja) | 1986-01-16 |
Family
ID=14944057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59126792A Pending JPS618796A (ja) | 1984-06-20 | 1984-06-20 | ダイナミツクメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4768171A (ja) |
| EP (1) | EP0165612A3 (ja) |
| JP (1) | JPS618796A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63163937A (ja) * | 1986-12-26 | 1988-07-07 | Minolta Camera Co Ltd | メモリ制御装置 |
| JPH06111571A (ja) * | 1992-05-20 | 1994-04-22 | Samsung Electron Co Ltd | ビット線センシング制御回路 |
| CN100419210C (zh) * | 2005-12-27 | 2008-09-17 | 上海市隧道工程轨道交通设计研究院 | 盾构隧道的进洞防水装置 |
| JP2013097859A (ja) * | 2011-11-01 | 2013-05-20 | Apple Inc | メモリにおけるピーク電力管理のためのメカニズム |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287499A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH01151095A (ja) * | 1987-12-09 | 1989-06-13 | Toshiba Corp | 半導体メモリ |
| US5079742A (en) * | 1989-07-28 | 1992-01-07 | Texas Instruments Incorporated | Read-only-memory having sectional output lines with related memory elements responsive to early and late-occurring input signals |
| JPH03113794A (ja) * | 1989-09-22 | 1991-05-15 | Toshiba Corp | 半導体記憶装置 |
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