JP3217114B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）においてデータ読み出し／書き込み時の性
能を向上させる技術に関する。近年のＤＲＡＭにおいて
は、多ビット化と共に、データ読み出し／書き込みの高
速化および低消費電力化が要求されている。そのため、
各メモリセルから多数のデータバス線に出力されたデー
タを高速に且つ低消費電力で読み出したり、逆に、ライ
トアンプからデータバス線に出力されたデータを高速に
且つ低消費電力で各セルに書き込む必要がある。
り、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）においてデータ読み出し／書き込み時の性
能を向上させる技術に関する。近年のＤＲＡＭにおいて
は、多ビット化と共に、データ読み出し／書き込みの高
速化および低消費電力化が要求されている。そのため、
各メモリセルから多数のデータバス線に出力されたデー
タを高速に且つ低消費電力で読み出したり、逆に、ライ
トアンプからデータバス線に出力されたデータを高速に
且つ低消費電力で各セルに書き込む必要がある。
【０００２】
【従来の技術】図７に従来形のＲＡＭにおける要部、す
なわちデータ入出力部、の回路構成が示される。図７に
おいて、ＤＢ，ＤＢＸは相補データバス線、ＶＣＣは高
電位（通常は５Ｖ）の電源ライン、ＢＳＲＸはアクティ
ブ・ローのデータバス・リセット信号、Ｑ１ａ，Ｑ２ａ
はデータバス・リセット信号ＢＳＲＸに応答してそれぞ
れ対応するデータバス線ＤＢ，ＤＢＸを電源電圧ＶＣＣ
のレベルにプリチャージするｐチャネルトランジスタ、
Ｑ３ａはデータバス・リセット信号ＢＳＲＸに応答して
データバス線ＤＢ，ＤＢＸをリセットするためのｐチャ
ネルトランジスタ、１１は選択セルから相補ビット線Ｂ
Ｌ，ＢＬＸに出力されたデータをセンス増幅するセンス
アンプ（Ｓ／Ａ）、ＣＬＳはコラム選択信号、Ｑ４，Ｑ
５は該コラム選択信号ＣＬＳに応答してＳ／Ａ１１の出
力をそれぞれ対応するデータバス線ＤＢ，ＤＢＸに接続
するゲート用ｎチャネルトランジスタ、１４は書き込み
データＤＱｉを増幅してデータバス線ＤＢ，ＤＢＸに接
続するライトアンプ（Ｗ／Ａ）、２０はデータバス線Ｄ
Ｂ，ＤＢＸ間の電圧を増幅（バッファリング）するセン
スバッファ、ＳＢＥは該センスバッファを活性化するた
めのセンスバッファ・イネーブル信号を示す。また、Ｇ
１，Ｇ２はフリップフロップを構成するナンドゲートを
示し、該ナンドゲートは、それぞれの後段に接続された
インバータＧ３，Ｇ４と協働して、データバス線ＤＢ，
ＤＢＸを共通のデータバスＣＢ，ＣＢＸに接続する機能
を有している。
なわちデータ入出力部、の回路構成が示される。図７に
おいて、ＤＢ，ＤＢＸは相補データバス線、ＶＣＣは高
電位（通常は５Ｖ）の電源ライン、ＢＳＲＸはアクティ
ブ・ローのデータバス・リセット信号、Ｑ１ａ，Ｑ２ａ
はデータバス・リセット信号ＢＳＲＸに応答してそれぞ
れ対応するデータバス線ＤＢ，ＤＢＸを電源電圧ＶＣＣ
のレベルにプリチャージするｐチャネルトランジスタ、
Ｑ３ａはデータバス・リセット信号ＢＳＲＸに応答して
データバス線ＤＢ，ＤＢＸをリセットするためのｐチャ
ネルトランジスタ、１１は選択セルから相補ビット線Ｂ
Ｌ，ＢＬＸに出力されたデータをセンス増幅するセンス
アンプ（Ｓ／Ａ）、ＣＬＳはコラム選択信号、Ｑ４，Ｑ
５は該コラム選択信号ＣＬＳに応答してＳ／Ａ１１の出
力をそれぞれ対応するデータバス線ＤＢ，ＤＢＸに接続
するゲート用ｎチャネルトランジスタ、１４は書き込み
データＤＱｉを増幅してデータバス線ＤＢ，ＤＢＸに接
続するライトアンプ（Ｗ／Ａ）、２０はデータバス線Ｄ
Ｂ，ＤＢＸ間の電圧を増幅（バッファリング）するセン
スバッファ、ＳＢＥは該センスバッファを活性化するた
めのセンスバッファ・イネーブル信号を示す。また、Ｇ
１，Ｇ２はフリップフロップを構成するナンドゲートを
示し、該ナンドゲートは、それぞれの後段に接続された
インバータＧ３，Ｇ４と協働して、データバス線ＤＢ，
ＤＢＸを共通のデータバスＣＢ，ＣＢＸに接続する機能
を有している。
【０００３】図８には上述した回路の動作タイミング波
形が示される。データ読み出し／書き込みを行う際に
は、先ずデータバス・リセット信号ＢＳＲＸ（破線で表
示）を“Ｌ”レベルにしてデータバス線ＤＢ，ＤＢＸを
リセットすることが行われる。この時、各データバス線
ＤＢ，ＤＢＸの電位は、トランジスタＱ３ａのオンによ
り同じレベルになると共に、トランジスタＱ１ａ，Ｑ２
ａのオンにより電源電圧ＶＣＣのレベルにプリチャージ
される。
形が示される。データ読み出し／書き込みを行う際に
は、先ずデータバス・リセット信号ＢＳＲＸ（破線で表
示）を“Ｌ”レベルにしてデータバス線ＤＢ，ＤＢＸを
リセットすることが行われる。この時、各データバス線
ＤＢ，ＤＢＸの電位は、トランジスタＱ３ａのオンによ
り同じレベルになると共に、トランジスタＱ１ａ，Ｑ２
ａのオンにより電源電圧ＶＣＣのレベルにプリチャージ
される。
【０００４】次に、データバス・リセット信号ＢＳＲＸ
を“Ｈ”レベルにし、さらにコラム選択信号ＣＬＳを
“Ｈ”レベルにしてトランジスタＱ４，Ｑ５をオンに
し、センスアンプ１１からのセル情報を相補データバス
線ＤＢ，ＤＢＸに出力する。しかしこの時、各データバ
ス線ＤＢ，ＤＢＸはＶＣＣ（“Ｈ”レベル）のレベルに
プリチャージされているので、センスアンプ１１から出
力されたセル情報は一方のデータバス線にしか伝達され
ない。そのため、図８に示すように、データバス線Ｄ
Ｂ，ＤＢＸ間の差電圧は“α”で示す程度の微小差レベ
ルにしかならない。
を“Ｈ”レベルにし、さらにコラム選択信号ＣＬＳを
“Ｈ”レベルにしてトランジスタＱ４，Ｑ５をオンに
し、センスアンプ１１からのセル情報を相補データバス
線ＤＢ，ＤＢＸに出力する。しかしこの時、各データバ
ス線ＤＢ，ＤＢＸはＶＣＣ（“Ｈ”レベル）のレベルに
プリチャージされているので、センスアンプ１１から出
力されたセル情報は一方のデータバス線にしか伝達され
ない。そのため、図８に示すように、データバス線Ｄ
Ｂ，ＤＢＸ間の差電圧は“α”で示す程度の微小差レベ
ルにしかならない。
【０００５】次いでセンスバッファ・イネーブル信号Ｓ
ＢＥを“Ｈ”レベルしてセンスバッファ２０を活性化す
ると、データバス線ＤＢ，ＤＢＸ間の電位差が拡大され
る。つまり、センスバッファ２０による増幅が開始され
る。この後、ライトアンプ１４を活性化してライト動作
を開始する。これによって、データバス線ＤＢ，ＤＢＸ
の電位は書き込みデータＤＱｉのレベルに応じたレベル
に変化する。
ＢＥを“Ｈ”レベルしてセンスバッファ２０を活性化す
ると、データバス線ＤＢ，ＤＢＸ間の電位差が拡大され
る。つまり、センスバッファ２０による増幅が開始され
る。この後、ライトアンプ１４を活性化してライト動作
を開始する。これによって、データバス線ＤＢ，ＤＢＸ
の電位は書き込みデータＤＱｉのレベルに応じたレベル
に変化する。
【０００６】最後に、コラム選択信号ＣＬＳ、センスバ
ッファ・イネーブル信号ＳＢＥおよびデータバス・リセ
ット信号ＢＳＲＸをそれぞれ“Ｌ”レベルにして、デー
タバス線ＤＢ，ＤＢＸをリセット状態とする。
ッファ・イネーブル信号ＳＢＥおよびデータバス・リセ
ット信号ＢＳＲＸをそれぞれ“Ｌ”レベルにして、デー
タバス線ＤＢ，ＤＢＸをリセット状態とする。
【０００７】
【発明が解決しようとする課題】上述したように従来の
ＤＲＡＭでは、データバス線のリセット時に該データバ
ス線の電位は電源電圧ＶＣＣのレベルまでプリチャージ
されるので、データ読み出し時にセンスアンプから出力
されたセル情報は一方のデータバス線にしか伝達され
ず、そのために該データバス線間の差電圧は極めて小さ
なものとなる（図８においてαで図示）。従って、該デ
ータバス線間の電位差を所定のレベル差まで拡大増幅す
るのに相当の時間を必要とし、ひいては読み出し動作を
高速に行えないという問題がある。
ＤＲＡＭでは、データバス線のリセット時に該データバ
ス線の電位は電源電圧ＶＣＣのレベルまでプリチャージ
されるので、データ読み出し時にセンスアンプから出力
されたセル情報は一方のデータバス線にしか伝達され
ず、そのために該データバス線間の差電圧は極めて小さ
なものとなる（図８においてαで図示）。従って、該デ
ータバス線間の電位差を所定のレベル差まで拡大増幅す
るのに相当の時間を必要とし、ひいては読み出し動作を
高速に行えないという問題がある。
【０００８】また、データバス線間の差電圧が小さいと
いうことは、動作マージンを狭めることになるので、好
ましくない。さらに、データバス線をＶＣＣのレベルま
でプリチャージするため、図８の信号波形図から明らか
なように、データ読み出し時にはＶＣＣ×ＣDB（ＣDBは
データバス線の等価容量）に相当する電荷を放電させる
必要があり、一方、データ書き込み時にはその２倍（２
×ＶＣＣ×ＣDB）に相当する電荷を充電させる必要があ
る。つまり、消費電力が比較的大きいという課題があ
り、これは、多ビット化が要求されるメモリでは特に顕
著である。
いうことは、動作マージンを狭めることになるので、好
ましくない。さらに、データバス線をＶＣＣのレベルま
でプリチャージするため、図８の信号波形図から明らか
なように、データ読み出し時にはＶＣＣ×ＣDB（ＣDBは
データバス線の等価容量）に相当する電荷を放電させる
必要があり、一方、データ書き込み時にはその２倍（２
×ＶＣＣ×ＣDB）に相当する電荷を充電させる必要があ
る。つまり、消費電力が比較的大きいという課題があ
り、これは、多ビット化が要求されるメモリでは特に顕
著である。
【０００９】本発明は、かかる従来技術における課題に
鑑み創作されたもので、データ読み出しの高速化を図る
と共に、動作マージンの拡大とデータ読み出し／書き込
み時の消費電力の低減化を図ることができる半導体記憶
装置を提供することを目的としている。
鑑み創作されたもので、データ読み出しの高速化を図る
と共に、動作マージンの拡大とデータ読み出し／書き込
み時の消費電力の低減化を図ることができる半導体記憶
装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、データバス線のリセット時のプリチャ
ージレベルを、高電位の電源電圧ＶＣＣのレベルではな
く、該ＶＣＣのレベルと低電位の電源電圧ＶＳＳ（０
Ｖ）のレベルの中間値もしくはそれに近いレベルに設定
し、相補データバス線にそれぞれ直列に接続されたデー
タ転送用の１対のトランジスタを相補データバス線のリ
セットを解除した時にセンスバッファの活性化に先立っ
てオンさせるようにしている。
め、本発明では、データバス線のリセット時のプリチャ
ージレベルを、高電位の電源電圧ＶＣＣのレベルではな
く、該ＶＣＣのレベルと低電位の電源電圧ＶＳＳ（０
Ｖ）のレベルの中間値もしくはそれに近いレベルに設定
し、相補データバス線にそれぞれ直列に接続されたデー
タ転送用の１対のトランジスタを相補データバス線のリ
セットを解除した時にセンスバッファの活性化に先立っ
てオンさせるようにしている。
【００１１】従って本発明によれば、読み出しデータま
たは書き込みデータを伝達する相補データバス線と、高
電位の電源電圧と低電位の電源電圧の実質的に中間の電
位を持つ電源ラインと、前記相補データバス線と前記電
源ラインの間にそれぞれ接続され、リセット信号に応答
してオン・オフする１対のトランジスタと、前記相補デ
ータバス線の電位を増幅するセンスバッファと、該セン
スバッファへの信号入力側において該相補データバス線
にそれぞれ直列に接続されたデータ転送用の１対のトラ
ンジスタとを具備し、該１対のトランジスタのオン時に
前記相補データバス線を前記実質的に中間の電位にプリ
チャージすると共に、該相補データバス線のリセットを
解除した時に該センスバッファの活性化に先立って該デ
ータ転送用の１対のトランジスタをオンさせるようにし
たことを特徴とする半導体記憶装置が提供される。
たは書き込みデータを伝達する相補データバス線と、高
電位の電源電圧と低電位の電源電圧の実質的に中間の電
位を持つ電源ラインと、前記相補データバス線と前記電
源ラインの間にそれぞれ接続され、リセット信号に応答
してオン・オフする１対のトランジスタと、前記相補デ
ータバス線の電位を増幅するセンスバッファと、該セン
スバッファへの信号入力側において該相補データバス線
にそれぞれ直列に接続されたデータ転送用の１対のトラ
ンジスタとを具備し、該１対のトランジスタのオン時に
前記相補データバス線を前記実質的に中間の電位にプリ
チャージすると共に、該相補データバス線のリセットを
解除した時に該センスバッファの活性化に先立って該デ
ータ転送用の１対のトランジスタをオンさせるようにし
たことを特徴とする半導体記憶装置が提供される。
【００１２】
【作用】上述した構成によれば、各データバス線はリセ
ット時にＶＣＣとＶＳＳの実質的に中間の電位にプリチ
ャージされているので、センスアンプから読み出された
セル情報は、両方のデータバス線で伝達される。このた
め、相補データバス線間の差電圧は従来形の２倍のレベ
ル差を呈する。
ット時にＶＣＣとＶＳＳの実質的に中間の電位にプリチ
ャージされているので、センスアンプから読み出された
セル情報は、両方のデータバス線で伝達される。このた
め、相補データバス線間の差電圧は従来形の２倍のレベ
ル差を呈する。
【００１３】従って、この後の段階でデータバス線の電
位を増幅するまでの時間を相対的に短縮する（つまり所
定レベルに速やかに増幅する）ことができる。これは、
アクセスの高速化、つまりデータ読み出しの高速化に寄
与する。また、データバス線間の差電圧を相対的に大き
くしているので、その分だけ、動作マージンを拡げるこ
とができる。
位を増幅するまでの時間を相対的に短縮する（つまり所
定レベルに速やかに増幅する）ことができる。これは、
アクセスの高速化、つまりデータ読み出しの高速化に寄
与する。また、データバス線間の差電圧を相対的に大き
くしているので、その分だけ、動作マージンを拡げるこ
とができる。
【００１４】さらに、データバス線のプリチャージレベ
ルを従来の約１／２のレベルに低減しているので、従来
形に比してデータバス線の充放電に要する電流（消費電
力）を低減することができる。なお、本発明の他の構成
上の特徴および作用の詳細については、添付図面を参照
しつつ以下に記述される実施例を用いて説明する。
ルを従来の約１／２のレベルに低減しているので、従来
形に比してデータバス線の充放電に要する電流（消費電
力）を低減することができる。なお、本発明の他の構成
上の特徴および作用の詳細については、添付図面を参照
しつつ以下に記述される実施例を用いて説明する。
【００１５】
【実施例】図１に本発明の各実施例に適用されるＤＲＡ
Ｍの構成が概略的に示される。同図において、１は４Ｍ
容量のダイナミック型メモリセルアレイ、２はそれぞれ
外部からのアクティブ・ローのロウアドレスストローブ
信号ＲＡＳＸおよびコラムアドレスストローブ信号ＣＡ
ＳＸに応答して第１のクロックを発生するクロックジェ
ネレータ、３はコラムアドレスストローブ信号ＣＡＳＸ
の反転信号および上記第１のクロックに応答するアンド
ゲート、４は該アンドゲートの出力に応答して第２のク
ロックを発生するクロックジェネレータ、５は第２のク
ロックおよび外部からのアクティブ・ローのライトイネ
ーブル信号ＷＥＸに応答してライトクロックを発生する
ジェネレータ、６はコラムアドレスストローブ信号ＣＡ
ＳＸおよび第１のクロックに応答して通常動作モードま
たはテストモードの設定を行うモードコントローラ、７
は該モードコントローラでテストモードが設定された時
にリフレッシュ用アドレスをカウントするカウンタ、８
は該カウンタのカウント値および外部からの10ビットの
アドレス信号Ａ０〜Ａ９と上記第２のクロックに応答し
てアドレスのバッファリングおよびプリデコーディング
を行う回路、９および１０はプリデコードされたアドレ
ス情報に基づきそれぞれ第１および第２のクロックに応
答してメモリセルアレイ１内の複数のワード線および複
数のビット線（つまりコラム線）のいずれかをそれぞれ
選択するロウデコーダおよびコラムデコーダ、１１は選
択されたビット線を対応するデータ線（Ｉ／Ｏ線）に接
続すると共に、選択セルから読み出されたデータを第１
のクロックに応答してセンス増幅するセンスアンプ（Ｓ
／Ａ）回路およびＩ／Ｏゲート、１２は該Ｓ／Ａ回路お
よびＩ／Ｏゲートを介して読み出されたデータを第２の
クロックおよび外部からのアクティブ・ローの出力イネ
ーブル信号ＯＥＸに応答して外部に出力するデータ出力
バッファ（４ビットのデータＤＱ１〜ＤＱ４）、１３は
外部からの４ビットのデータをジェネレータ５からのラ
イトクロックに応答して取り込むデータ入力バッファ、
１４は取り込まれた入力データを増幅してＩ／Ｏゲート
に接続するライトアンプ（Ｗ／Ａ）回路、そして、１５
は基板バイアスを発生するジェネレータを示す。
Ｍの構成が概略的に示される。同図において、１は４Ｍ
容量のダイナミック型メモリセルアレイ、２はそれぞれ
外部からのアクティブ・ローのロウアドレスストローブ
信号ＲＡＳＸおよびコラムアドレスストローブ信号ＣＡ
ＳＸに応答して第１のクロックを発生するクロックジェ
ネレータ、３はコラムアドレスストローブ信号ＣＡＳＸ
の反転信号および上記第１のクロックに応答するアンド
ゲート、４は該アンドゲートの出力に応答して第２のク
ロックを発生するクロックジェネレータ、５は第２のク
ロックおよび外部からのアクティブ・ローのライトイネ
ーブル信号ＷＥＸに応答してライトクロックを発生する
ジェネレータ、６はコラムアドレスストローブ信号ＣＡ
ＳＸおよび第１のクロックに応答して通常動作モードま
たはテストモードの設定を行うモードコントローラ、７
は該モードコントローラでテストモードが設定された時
にリフレッシュ用アドレスをカウントするカウンタ、８
は該カウンタのカウント値および外部からの10ビットの
アドレス信号Ａ０〜Ａ９と上記第２のクロックに応答し
てアドレスのバッファリングおよびプリデコーディング
を行う回路、９および１０はプリデコードされたアドレ
ス情報に基づきそれぞれ第１および第２のクロックに応
答してメモリセルアレイ１内の複数のワード線および複
数のビット線（つまりコラム線）のいずれかをそれぞれ
選択するロウデコーダおよびコラムデコーダ、１１は選
択されたビット線を対応するデータ線（Ｉ／Ｏ線）に接
続すると共に、選択セルから読み出されたデータを第１
のクロックに応答してセンス増幅するセンスアンプ（Ｓ
／Ａ）回路およびＩ／Ｏゲート、１２は該Ｓ／Ａ回路お
よびＩ／Ｏゲートを介して読み出されたデータを第２の
クロックおよび外部からのアクティブ・ローの出力イネ
ーブル信号ＯＥＸに応答して外部に出力するデータ出力
バッファ（４ビットのデータＤＱ１〜ＤＱ４）、１３は
外部からの４ビットのデータをジェネレータ５からのラ
イトクロックに応答して取り込むデータ入力バッファ、
１４は取り込まれた入力データを増幅してＩ／Ｏゲート
に接続するライトアンプ（Ｗ／Ａ）回路、そして、１５
は基板バイアスを発生するジェネレータを示す。
【００１６】なお、ＤＲＡＭ内の各回路には高電位の電
源電圧ＶＣＣ（５Ｖ）と低電位の電源電圧ＶＳＳ（０
Ｖ）が供給されている。図２には図１のＲＡＭにおける
本発明に係る部分、すなわちデータ入出力部、の一構成
例が示される。本実施例では、相補データバス線ＤＢ，
ＤＢＸをリセット時にプリチャージするための電源ライ
ンとして、高電位（５Ｖ）の電源電圧ＶＣＣと低電位
（０Ｖ）の電源電圧ＶＳＳの中間のレベル（つまり２．
５Ｖ）の電位を持つ電源ラインＶＭを設けたことを主な
特徴としている。
源電圧ＶＣＣ（５Ｖ）と低電位の電源電圧ＶＳＳ（０
Ｖ）が供給されている。図２には図１のＲＡＭにおける
本発明に係る部分、すなわちデータ入出力部、の一構成
例が示される。本実施例では、相補データバス線ＤＢ，
ＤＢＸをリセット時にプリチャージするための電源ライ
ンとして、高電位（５Ｖ）の電源電圧ＶＣＣと低電位
（０Ｖ）の電源電圧ＶＳＳの中間のレベル（つまり２．
５Ｖ）の電位を持つ電源ラインＶＭを設けたことを主な
特徴としている。
【００１７】また、データバス線ＤＢ，ＤＢＸのプリチ
ャージ用およびリセット用トランジスタとしてｎチャネ
ルトランジスタＱ１，Ｑ２およびＱ３が設けられてい
る。このため、各トランジスタＱ１〜Ｑ３を活性化する
ための信号として、通常のアクティブ・ハイのデータバ
ス・リセット信号ＢＳＲが用いられている。さらに、セ
ンスバッファ２０とフリップフロップ（ナンドゲートＧ
１，Ｇ２）の間には、該フリップフロップに貫通電流が
流れるのを防止するための回路が挿入されている。この
回路は、データバス線ＤＢと一方のナンドゲートＧ１の
入力端（ノードＮ１）の間に接続され且つセンスバッフ
ァ・イネーブル信号ＳＢＥに応答するｎチャネルトラン
ジスタＱ６と、同じくデータバス線ＤＢＸと他方のナン
ドゲートＧ２の入力端（ノードＮ２）の間に接続され且
つセンスバッファ・イネーブル信号ＳＢＥに応答するｎ
チャネルトランジスタＱ７と、各ノードＮ１，Ｎ２と電
源ラインＶＣＣの間にそれぞれ接続され且つセンスバッ
ファ・イネーブル信号ＳＢＥにそれぞれ応答するｐチャ
ネルトランジスタＱ８，Ｑ９とを有している。
ャージ用およびリセット用トランジスタとしてｎチャネ
ルトランジスタＱ１，Ｑ２およびＱ３が設けられてい
る。このため、各トランジスタＱ１〜Ｑ３を活性化する
ための信号として、通常のアクティブ・ハイのデータバ
ス・リセット信号ＢＳＲが用いられている。さらに、セ
ンスバッファ２０とフリップフロップ（ナンドゲートＧ
１，Ｇ２）の間には、該フリップフロップに貫通電流が
流れるのを防止するための回路が挿入されている。この
回路は、データバス線ＤＢと一方のナンドゲートＧ１の
入力端（ノードＮ１）の間に接続され且つセンスバッフ
ァ・イネーブル信号ＳＢＥに応答するｎチャネルトラン
ジスタＱ６と、同じくデータバス線ＤＢＸと他方のナン
ドゲートＧ２の入力端（ノードＮ２）の間に接続され且
つセンスバッファ・イネーブル信号ＳＢＥに応答するｎ
チャネルトランジスタＱ７と、各ノードＮ１，Ｎ２と電
源ラインＶＣＣの間にそれぞれ接続され且つセンスバッ
ファ・イネーブル信号ＳＢＥにそれぞれ応答するｐチャ
ネルトランジスタＱ８，Ｑ９とを有している。
【００１８】他の回路構成とその作用については、図７
の場合と同様であるのでその説明は省略する。図３には
図２の回路の動作タイミング波形が示される。まず、デ
ータバス・リセット信号ＢＳＲ（破線で表示）を“Ｈ”
レベルにして各トランジスタＱ１〜Ｑ３をオンにし、デ
ータバス線ＤＢ，ＤＢＸをリセット状態にする。この
時、各データバス線ＤＢ，ＤＢＸの電位は、ＶＣＣとＶ
ＳＳの中間のレベル（２．５Ｖ）にプリチャージされ
る。
の場合と同様であるのでその説明は省略する。図３には
図２の回路の動作タイミング波形が示される。まず、デ
ータバス・リセット信号ＢＳＲ（破線で表示）を“Ｈ”
レベルにして各トランジスタＱ１〜Ｑ３をオンにし、デ
ータバス線ＤＢ，ＤＢＸをリセット状態にする。この
時、各データバス線ＤＢ，ＤＢＸの電位は、ＶＣＣとＶ
ＳＳの中間のレベル（２．５Ｖ）にプリチャージされ
る。
【００１９】次に、データバス・リセット信号ＢＳＲを
“Ｌ”レベルにし、さらにコラム選択信号ＣＬＳを
“Ｈ”レベルにしてトランジスタＱ４，Ｑ５をオンに
し、センスアンプ１１からのセル情報を相補データバス
線ＤＢ，ＤＢＸに出力する。この場合、各データバス線
ＤＢ，ＤＢＸは電源電圧ＶＭのレベルにプリチャージさ
れているので、センスアンプ１１から出力されたセル情
報は、従来形のように一方のデータバス線のみでなく、
両方のデータバス線ＤＢ，ＤＢＸに伝達される。このた
め、図３に示すように、データバス線ＤＢ，ＤＢＸ間の
差電圧は、２αのレベル差を呈する。この後の動作形態
については、図８の場合と同様である。
“Ｌ”レベルにし、さらにコラム選択信号ＣＬＳを
“Ｈ”レベルにしてトランジスタＱ４，Ｑ５をオンに
し、センスアンプ１１からのセル情報を相補データバス
線ＤＢ，ＤＢＸに出力する。この場合、各データバス線
ＤＢ，ＤＢＸは電源電圧ＶＭのレベルにプリチャージさ
れているので、センスアンプ１１から出力されたセル情
報は、従来形のように一方のデータバス線のみでなく、
両方のデータバス線ＤＢ，ＤＢＸに伝達される。このた
め、図３に示すように、データバス線ＤＢ，ＤＢＸ間の
差電圧は、２αのレベル差を呈する。この後の動作形態
については、図８の場合と同様である。
【００２０】本実施例の回路構成によれば、センスアン
プ情報伝達時のデータバス線ＤＢ，ＤＢＸ間の差電圧と
して、従来形（図８のレベル差α）の２倍のレベル差を
確保しているので、その後の段階でセンスバッファ・イ
ネーブル信号ＳＢＥを“Ｈ”レベルにしてセンスバッフ
ァ２０を活性化（つまり増幅開始）するまでの時間を相
対的に短縮することができる。これは、アクセスの高速
化、つまりデータ読み出しの高速化に寄与するものであ
る。
プ情報伝達時のデータバス線ＤＢ，ＤＢＸ間の差電圧と
して、従来形（図８のレベル差α）の２倍のレベル差を
確保しているので、その後の段階でセンスバッファ・イ
ネーブル信号ＳＢＥを“Ｈ”レベルにしてセンスバッフ
ァ２０を活性化（つまり増幅開始）するまでの時間を相
対的に短縮することができる。これは、アクセスの高速
化、つまりデータ読み出しの高速化に寄与するものであ
る。
【００２１】また、データバス線ＤＢ，ＤＢＸ間の差電
圧を相対的に（つまり従来形に比して）大きくしている
ので、その分だけ、動作マージンを拡げることができ
る。さらに、データバス線ＤＢ，ＤＢＸのプリチャージ
レベルを従来（ＶＣＣ）の１／２のレベル（ＶＭ）に低
減しているので、図３の信号波形図から明らかなよう
に、データ読み出し時には（ＶＣＣ／２）×ＣDBに相当
する電荷を放電させるだけで済み、一方、データ書き込
み時には（ＶＣＣ／２＋ＶＣＣ）×ＣDBに相当する電荷
を充電させるだけで済み、いずれの場合にも、従来形に
比して充放電電流（消費電力）を減少することができ
る。このため、多ビット化が要求されるメモリに対して
は、特に有効である。
圧を相対的に（つまり従来形に比して）大きくしている
ので、その分だけ、動作マージンを拡げることができ
る。さらに、データバス線ＤＢ，ＤＢＸのプリチャージ
レベルを従来（ＶＣＣ）の１／２のレベル（ＶＭ）に低
減しているので、図３の信号波形図から明らかなよう
に、データ読み出し時には（ＶＣＣ／２）×ＣDBに相当
する電荷を放電させるだけで済み、一方、データ書き込
み時には（ＶＣＣ／２＋ＶＣＣ）×ＣDBに相当する電荷
を充電させるだけで済み、いずれの場合にも、従来形に
比して充放電電流（消費電力）を減少することができ
る。このため、多ビット化が要求されるメモリに対して
は、特に有効である。
【００２２】なお、上述した実施例ではデータバス線Ｄ
Ｂ，ＤＢＸのリセットをｎチャネルトランジスタＱ１〜
Ｑ３が行っている場合について説明したが、これは、従
来形のようにｐチャネルトランジスタで行うようにして
もよい。ただしこの場合に、各トランジスタを活性化す
るための信号としてアクティブ・ローのリセット信号を
用いることはもちろんである。
Ｂ，ＤＢＸのリセットをｎチャネルトランジスタＱ１〜
Ｑ３が行っている場合について説明したが、これは、従
来形のようにｐチャネルトランジスタで行うようにして
もよい。ただしこの場合に、各トランジスタを活性化す
るための信号としてアクティブ・ローのリセット信号を
用いることはもちろんである。
【００２３】図４には図１のＲＡＭにおける本発明に係
る部分（データ入出力部）の他の構成例が示され、図５
にはその動作タイミング波形が示される。本実施例で
は、図２の回路構成と比較して、データバス線ＤＢ，Ｄ
ＢＸにおいてセンスバッファ２０の前段側にそれぞれデ
ータバス転送信号ＤＢＴに応答するｎチャネルトランジ
スタＱ１０，Ｑ１１を設けたことを特徴としている。
る部分（データ入出力部）の他の構成例が示され、図５
にはその動作タイミング波形が示される。本実施例で
は、図２の回路構成と比較して、データバス線ＤＢ，Ｄ
ＢＸにおいてセンスバッファ２０の前段側にそれぞれデ
ータバス転送信号ＤＢＴに応答するｎチャネルトランジ
スタＱ１０，Ｑ１１を設けたことを特徴としている。
【００２４】各トランジスタＱ１０，Ｑ１１をオンさせ
るタイミングは、図５の信号波形図に示すように、デー
タバス・リセット信号ＢＳＲを“Ｌ”レベルに立ち下げ
てからセンスバッファ・イネーブル信号ＳＢＥを“Ｈ”
レベルに立ち上げるまでの間のタイミングに設定されて
いる。このようにタイミング設定を行うことで、コラム
選択信号ＣＬＳを“Ｈ”レベルにしてセンスアンプ１１
のセル情報をデータバス線ＤＢ，ＤＢＸに出力した時、
該セル情報を速やかにセンスバッファ２０側に伝達する
ことができる。これによって、この後で行われるライト
動作の開始時点を早くすることができる。これは、書き
込み動作の高速化に寄与する。
るタイミングは、図５の信号波形図に示すように、デー
タバス・リセット信号ＢＳＲを“Ｌ”レベルに立ち下げ
てからセンスバッファ・イネーブル信号ＳＢＥを“Ｈ”
レベルに立ち上げるまでの間のタイミングに設定されて
いる。このようにタイミング設定を行うことで、コラム
選択信号ＣＬＳを“Ｈ”レベルにしてセンスアンプ１１
のセル情報をデータバス線ＤＢ，ＤＢＸに出力した時、
該セル情報を速やかにセンスバッファ２０側に伝達する
ことができる。これによって、この後で行われるライト
動作の開始時点を早くすることができる。これは、書き
込み動作の高速化に寄与する。
【００２５】また、図４の実施例では、データ読み出し
時にはα×ＣDBに相当する電荷を放電させるだけで済
み、一方、データ書き込み時には（ＶＣＣ／２＋α）×
ＣDBに相当する電荷を充電させるだけで済む。図２の実
施例と同様、充放電電流（消費電力）を減少することが
できる。図６には図１のＲＡＭにおける本発明に係る部
分（データ入出力部）の更に他の構成例が示される。
時にはα×ＣDBに相当する電荷を放電させるだけで済
み、一方、データ書き込み時には（ＶＣＣ／２＋α）×
ＣDBに相当する電荷を充電させるだけで済む。図２の実
施例と同様、充放電電流（消費電力）を減少することが
できる。図６には図１のＲＡＭにおける本発明に係る部
分（データ入出力部）の更に他の構成例が示される。
【００２６】本実施例では、図２の構成におけるセンス
バッファ２０に代えて、縦続接続されたカレントミラー
型増幅回路３１，３２を使用している。また本実施例で
は、図２，図４の各実施例で用いられている（論理レベ
ルの変わる）リセット信号ＢＳＲに代えて、ＶＣＣの一
定レベルの信号をプリチャージ用およびリセット用の各
トランジスタＱ１〜Ｑ３に供給しており、これによって
データバス線の振幅制限を行っている。
バッファ２０に代えて、縦続接続されたカレントミラー
型増幅回路３１，３２を使用している。また本実施例で
は、図２，図４の各実施例で用いられている（論理レベ
ルの変わる）リセット信号ＢＳＲに代えて、ＶＣＣの一
定レベルの信号をプリチャージ用およびリセット用の各
トランジスタＱ１〜Ｑ３に供給しており、これによって
データバス線の振幅制限を行っている。
【００２７】なお、上述した各実施例ではデータバス線
ＤＢ，ＤＢＸのリセット時のプリチャージレベルをＶＣ
ＣとＶＳＳの中間のレベル（２．５Ｖ）となるように設
定したが、これは、本発明の要旨からも明らかなよう
に、該中間のレベルに近似したレベルであれば同様の効
果が期待されることは明らかであろう。
ＤＢ，ＤＢＸのリセット時のプリチャージレベルをＶＣ
ＣとＶＳＳの中間のレベル（２．５Ｖ）となるように設
定したが、これは、本発明の要旨からも明らかなよう
に、該中間のレベルに近似したレベルであれば同様の効
果が期待されることは明らかであろう。
【００２８】
【発明の効果】以上説明したように本発明によれば、デ
ータ読み出しの高速化を図ると共に、動作マージンを拡
大することができ、またデータ読み出し／書き込み時の
消費電力の低減化を実現することができる。これは、メ
モリ（特にＤＲＡＭ）の特性向上に大いに寄与するもの
である。
ータ読み出しの高速化を図ると共に、動作マージンを拡
大することができ、またデータ読み出し／書き込み時の
消費電力の低減化を実現することができる。これは、メ
モリ（特にＤＲＡＭ）の特性向上に大いに寄与するもの
である。
【図１】本発明の各実施例に適用されるＤＲＡＭの構成
を概略的に示したブロック図である。
を概略的に示したブロック図である。
【図２】図１における本発明に係る部分の一構成例を示
す回路図である。
す回路図である。
【図３】図２の回路の動作を説明するための信号波形図
である。
である。
【図４】図１における本発明に係る部分の他の構成例を
示す回路図である。
示す回路図である。
【図５】図４の回路の動作を説明するための信号波形図
である。
である。
【図６】図１における本発明に係る部分の更に他の構成
例を示す回路図である。
例を示す回路図である。
【図７】従来形のＲＡＭにおける要部の構成を示す回路
図である。
図である。
【図８】図７の回路の動作を説明するための信号波形図
である。
である。
ＤＢ，ＤＢＸ…相補データバス線 Ｑ１，Ｑ２…プリチャージ用トランジスタ Ｑ３…リセット用トランジスタ ＶＣＣ…高電位（５Ｖ）の電源ライン（電源電圧） ＶＳＳ…低電位（０Ｖ）の電源ライン（電源電圧） ＶＭ…ＶＣＣとＶＳＳの実質的に中間の電位を持つ電源
ライン（電源電圧） ＢＳＲ…データバス・リセット信号 ２０…センスバッファ Ｑ１０，Ｑ１１…データ転送用トランジスタ ３１，３２…カレントミラー型増幅回路
ライン（電源電圧） ＢＳＲ…データバス・リセット信号 ２０…センスバッファ Ｑ１０，Ｑ１１…データ転送用トランジスタ ３１，３２…カレントミラー型増幅回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099
Claims (2)
- 【請求項１】 読み出しデータまたは書き込みデータを
伝達する相補データバス線と、 高電位の電源電圧と低電位の電源電圧の実質的に中間の
電位を持つ電源ラインと、 前記相補データバス線と前記電源ラインの間にそれぞれ
接続され、リセット信号に応答してオン・オフする１対
のトランジスタと、 前記相補データバス線の電位を増幅するセンスバッファ
と、 該センスバッファへの信号入力側において該相補データ
バス線にそれぞれ直列に接続されたデータ転送用の１対
のトランジスタと を具備し、 該１対のトランジスタのオン時に前記相補データバス線
を前記実質的に中間の電位にプリチャージすると共に、
該相補データバス線のリセットを解除した時に該センス
バッファの活性化に先立って該データ転送用の１対のト
ランジスタをオンさせるようにしたことを特徴とする半
導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、前記相補データバス線の電位を増幅するカレントミ
ラー型の増幅回路をさらに具備し、前記リセット信号に
代えて一定レベルの信号を前記１対のトランジスタに供
給し、それによって該１対のトランジスタを常にオン状
態とするようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08086292A JP3217114B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08086292A JP3217114B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05282868A JPH05282868A (ja) | 1993-10-29 |
| JP3217114B2 true JP3217114B2 (ja) | 2001-10-09 |
Family
ID=13730154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08086292A Expired - Fee Related JP3217114B2 (ja) | 1992-04-02 | 1992-04-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3217114B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
| US5917758A (en) | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5838177A (en) * | 1997-01-06 | 1998-11-17 | Micron Technology, Inc. | Adjustable output driver circuit having parallel pull-up and pull-down elements |
| US5956502A (en) * | 1997-03-05 | 1999-09-21 | Micron Technology, Inc. | Method and circuit for producing high-speed counts |
| US5898638A (en) * | 1997-03-11 | 1999-04-27 | Micron Technology, Inc. | Latching wordline driver for multi-bank memory |
| US5870347A (en) * | 1997-03-11 | 1999-02-09 | Micron Technology, Inc. | Multi-bank memory input/output line selection |
| US6014759A (en) | 1997-06-13 | 2000-01-11 | Micron Technology, Inc. | Method and apparatus for transferring test data from a memory array |
| US6044429A (en) * | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| US5923594A (en) * | 1998-02-17 | 1999-07-13 | Micron Technology, Inc. | Method and apparatus for coupling data from a memory device using a single ended read data path |
| US6405280B1 (en) | 1998-06-05 | 2002-06-11 | Micron Technology, Inc. | Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence |
| JP3358612B2 (ja) | 1999-03-15 | 2002-12-24 | 日本電気株式会社 | 半導体集積回路 |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| JP5096406B2 (ja) * | 2008-08-21 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
1992
- 1992-04-02 JP JP08086292A patent/JP3217114B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05282868A (ja) | 1993-10-29 |
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