JPH087997B2 - ランダムアクセスメモリ装置 - Google Patents

ランダムアクセスメモリ装置

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JPH087997B2
JPH087997B2 JP61234722A JP23472286A JPH087997B2 JP H087997 B2 JPH087997 B2 JP H087997B2 JP 61234722 A JP61234722 A JP 61234722A JP 23472286 A JP23472286 A JP 23472286A JP H087997 B2 JPH087997 B2 JP H087997B2
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JP
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data line
signal
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アラン・レワンドウスキイ
ザ・サード ペリー・エイチ・ペリー
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モトローラ・インコーポレーテッド
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    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はランダムアクセスメモリ（RAM）に関し、特
にRAMにおけるデータ線プリチャージに関する。
（従来の技術） ダイナミックRAM（DRAM）においては、１つのビット
対が電圧差を発生しこの電圧差はセンス増幅器によって
増幅される。１つの選択されたビット線対が１つのデー
タ線対に結合されここで再び増幅が行なわれる。このデ
ータライン対に結合されている２次増幅器はさらに出力
バッファに結合されDRAMの出力を生じている。この２次
増幅器が供給さたデータを出力することができる速度
は、DRAMのアクセスタイムに直接的に影響を及ぼす。２
次センス増幅器の速度はその利得によって直接的に影響
を受ける。データラインは、従来、約５ボルトの電源電
圧であるVDDまたはVDDに近い電圧にプリチャージされて
いた。このことは、適切な電圧差がそれに対して駆動さ
れる所定の電圧を設定する際には有効であった。とく
に、センス増幅器が電流ソーシングに際して有する困難
性の見地から有効であった。センス増幅器は電流シンキ
ングに一層有効なものである。従って、データラインに
電圧差を設定するためセンス増幅器に電流をシンクせし
めるのみで大きな電圧差の設定が可能であった。
（発明が解決しようとする問題点） 従来のプリチャージ方式は上述のような利点を有して
いたが、２次増幅器の利得ポテンシャルを最大限に使用
するものではなかった。
本発明の目的はDRAMにおいてデータをセンスするため
の改良技術を提供することである。
本発明の他の目的はDRAMにおいてアクセスタイムを向
上させることである。
本発明のさらに目的とするところは、改良したデータ
ラインプリチャージ技術を有するDRAMを提供することで
ある。
（問題点を解決するための手段） 上述の目的は、複数のビットラインと、この複数のビ
ットラインに交差する複数のワードラインと、それぞれ
のビットラインとワードラインとにその交差部において
接続された複数のメモリセルとを有し、各ビットライン
対はエネーブルされたワードラインと当該ビットライン
とに接続されたメモリセル内に格納されたデータを表わ
す電圧差を生じるところの、ランダムアクセスメモリ装
置において、一対のデータライン、電源供給端子対に接
続されて電源電圧を取り込み、前記一対のデータライン
に接続され、前記一対のデータラインに結合された電圧
差を増幅する２次増幅器、前記ワードラインに接続さ
れ、選択されたワードラインをエネーブル化して、この
エネーブル化ワードラインに接続されたメモリセル内に
格納されているデータを表わす電圧差をビットライン対
上に生じせしめるロウデコーダ手段、前記データライン
に接続され、前記電源供給端子対間に直列に接続された
抵抗分圧器および第１のスイッチを有し、前記電源供給
端子対に印加される両電圧の中間のバイアス電圧に前記
データラインをバイアスする第１のバイアス手段、前記
第１のスイッチと前記抵抗分圧器との間に接続された出
力端子を有し、クロック信号に応じて前記出力端子の電
位を電源電圧の一方または他方に固定する手段を有し、
さらに前記電源供給端子対の一方と前記データラインと
の間に接続された第２のスイッチを有し、前記データラ
インを電源電圧の一方にバイアスする第２のバイアス手
段、前記ビットラインに結合され、選択されたビットラ
イン対をデータライン対に結合せしめるコラムデコーダ
手段を具備し、 前記第１のスイッチは前記コラムデコーダ手段がエネ
ーブルされる直前のある期間エネーブルにされ、前記第
２のスイッチは前記ロウデコーダ手段がエネーブルされ
ている期間ディスエーブルされ、これによって、前記２
次増幅器は、前記選択されたビットライン対からデータ
ライン対に結合された電圧差を増幅することを特徴とす
るランダムアクセスメモリ装置によって達成される。
（作用） 上述の手段によれば、２つの抵抗分圧器によるデータ
ラインプリチャージ方式に従いデータラインをVDDの所
定中間電圧設定することにより、ダイナミックランダム
アクセスメモリの作動速度が増大し、さらにノードVDD
にプリチャージすることによりCMOSにおけるラッチアッ
プを防止する。
（実施例） 第１図は、通常の場合アドレスバイアス回路11、アレ
イ12、ロウデコーダ13、コラムデコーダ14、クロック回
路16、データライン対17、データラインバイアス回路1
8、２次増幅器19、センス増幅器クロック回路21、コラ
ムエネーブルジェネレータ22、及び出力バイアス23を具
備するメモリ10を示す。アレイ12は、ビットラインとワ
ードラインとの各々の交差部に設けられたダイナミック
ランダムアクセスメモリセルを有する複数の交差するワ
ードラインとビットライン及びビットラインの各対に対
するセンス増幅器を具備している。第１図に示すアレイ
12は、メモリセル25,26,27,28,29,30,31,32と、センス
増幅器33,34と、カップリングトランジスタ36,37,38,39
と、ワードライン41,42,43,44と、ビットライン46,47,4
8,49で構成されている。データライン対17はデータライ
ン51,52で構成されている。メモリアレイセル25〜32は
記憶容量を有するＰチャンネルトランジスタである。Ｐ
チャンネルトランジスタのこのような使用法は、Ｎチャ
ンネルトランジスタの使用のように一般的ではないにし
ても、この技術分野では良く知られているものである。
各メモリセル25〜32は、制御入力、データ入／出力（I/
O）、及び基準端子を有している。すべてのメモリセル2
5〜32の基準端子は、５ボルト電源電圧を取り込むため
の正の電源供給端子であるVDDに接続されている。
アドレスバイアス回路11は、アドレス信号A0,A1,A2,A
3,A4,A5,A6,A7,及びA8を取り込む。クロック16は、ロウ
アドレスストローブ信号＊RASを取り込む。アスタリス
ク（＊）は、信号がロジックロウのときアクティブであ
ることを表わすために使用されている。アドレス信号A0
〜A8はまず９本のロウアドレス信号次に９本のコラムア
ドレス信号として多重化される。これは262144箇所のメ
モリロケーションをアドレスする手段を提供する。これ
は、256K DRAMとして公知の従来的なものである。アド
レス信号A0〜A8は、ロウデコーダ13とコラムデコーダ14
とに結合されているアドレスバス53上に多重化される。
アドレスバイアス回路11は、アドレス信号A0〜A8に応答
して、ロウアドレスとコラムアドレスとをバス48に供給
する。代表的なNMOS DRAMにおいては、ロウアドレスは
ロウアドレスストローク信号＊RASによってクロックさ
れ、コラムアドレスはコラムアドレスストローブ信号＊
CASによってクロックされる。しかしながらCMOS DRAM
においては、コラムアドレスとロウアドレスとの両者を
信号＊RASのみでタイミングをとることが有利であると
されている。メモリ10はCMOS DRAMであり、このCMOS
DRAM内の回路11、回路16、デコーダ13,14、回路18、増
幅器19、及びバッファ23のごとき制御回路のほとんどが
CMOSである。インアクティブ状態からアクティブ状態へ
の信号＊RASの切り替わりに際して、クロック回路16は
バッファエネーブル信号BEを発生する。この信号BEに応
答して、回路11への入力として現れているアドレス信号
A0〜A8は、バッファ11内にラッチされそしてロウアドレ
ス信号としてバス53に結合される。信号BEは約４ナノ秒
（ns）の間アクティブ状態を保つ。アドレスバッファ11
は、信号BEがインアクティブ状態の間、ラッチされたア
ドレスをバス53に供給する。回路16は、信号＊RASがア
クティブであることに応答して、アクティブ状態におい
てロウエネーブル信号ROEをロウデコーダ13に供給す
る。アクティブ状態にある信号ROEが存在することによ
り、ロウデコーダ13は、バス53上にあるロウアドレスに
応答する。信号ROEは比較的短時間すなわち約4nsの間ア
クティブ状態になるが、この時間はロウデコーダ13がバ
ス53に取り込まれたロウアドレスをラッチするために十
分に長いものである。信号ROEがインアクティブになっ
た後は、ロウデコーダ13はもはやバス53上の信号に応答
しない。信号ROEは、ロウデコーダ13によって取り込ま
れたアドレスがバッファ11によりラッチ完了したロウア
ドレスであときのみアクティブになるように時間制御さ
れている。
信号BEは、信号BEが前にインアクティブ状態に切替わ
った後、所定の時間遅延をもって再びアクティブ状態に
切り換えられる。信号＊RASのアクティブ化完了後のこ
の２回目の信号BEのアクティブ状態への切替わりによ
り、バッファ11によって取り込まれたアドレス信号A0〜
A8がコラムアドレスとしてバス53に結合される。コラム
デコーダ14は、コラムデコーダ14がコラムエネーブル信
号＊COEを取り込み完了後、バス53上のコラムアドレス
に応答する。信号＊COEはコラムエネーブルジャェネレ
ータ22からコラムデコーダ14によって取り込まれる。ジ
ェネレータ22は、センス増幅器33及び34をもエネーブル
化するセンス増幅器クロック21に応答して信号＊COEを
供給する。
ロウデコーダ13は、バス53からロウアドレスの取り込
み及びラッチングに応答して、ワードライン41〜44のう
ちの選択された１つをエネーブル状態にする。説明を明
確にするため、４本のワードラインのみを示してある。
256K DRAMは周知のとおり、ここに示したものよりはる
かに多いワードライン、ビットライン、及びセンス増幅
器を有している。エネーブル化ワードラインは、エネー
ブル状態にラッチされる。選択されたワードラインがエ
ネーブル状態になった後、ロウデコーダ13は、このロウ
デコーダ13に結合されているクロック21に作用してジェ
ネレータ22に信号＊COEをアクティブ化せしめるととも
にセンス増幅器33及び34をエネーブル化せしめる。信号
＊COEのアクティブ化は、センス増幅器33および34がそ
れらが結合されているビットラインに信号を発生した後
に、コラムデコーダ14をアクティブ化するように時間制
御されている。センス増幅器33はビットライン46,47に
結合されている。センス増幅器34はビットライン48,49
に結合されている。メモリセル25,26は、ワードライン4
1に接続されているそれらの制御入力を有している。メ
モリセル27,28は、ワードライン42に接続されているそ
れらの制御入力を有している。メモリセル29,30は、ワ
ードライン43に接続されているそれらの制御入力を有し
ている。メモリセル31,32は、ワードライン44に接続さ
れているそれらの制御入力を有している。メモリセル2
5,29は、ビットライン46に接続されているそれらのデー
タI/Oを有している。メモリセル27,31は、ビットライン
47に接続されているそれらのデータI/Oを有している。
メモリセル26,30は、ビットライン48に接続されている
それらのデータI/Oを有している。メモリセル28,32は、
ビットライン49に接続されているそれらのデータI/Oを
有している。ロウアドレスがワードライン42を選択して
いるものと仮定すると、ワードライン42はそれをロジッ
クハイからロジックロウに切り換えるロウデコーダによ
ってエネーブル状態に設定される。このことは、メモリ
セル27,28にデータをビットライン47,49にそれぞれ出力
せしめる。ビットライン46,48に沿うメモリセルはエネ
ーブル状態に設定されない。ビットライン46,47はビッ
トライン対56を構成し、ビットライン48,49はビットラ
イン対57を構成している。センス増幅器33,34はそれぞ
れビットライン対56,57に接続されている。ワードライ
ン42がエネーブル状態になる前に、ビットライン対56,5
7はセンス増幅器33,34によって約（1/2）VDDに等化され
る。センス増幅器によるビットラインの等化は、クロッ
ク21によって取り込まれるアクティブ信号＊COEに応答
してクロック21の制御下で達成される。ワードライン42
がエネーブル状態になった後、クロック21はセンス増幅
器33,34をエネーブル状態に設定し、それによりセンス
増幅器33,34はデータをそれぞれビットライン47,49に出
力するメモリセル27,28によって生じた電圧差の増幅を
開始する。センス増幅器33,34がビットライン対56,57上
の差の増幅を開始した直後、コラムデコーダ14によって
選択されたビットライン対はデータライン対17に結合さ
れる。
コラムデコーダ14は複数の出力を有している。これら
出力の１つはコラムアドレスによってアクティブになる
べく選択される。第１及び第２の出力のみが第１図に示
してある。カップリングトランジスタ36,37は、コラム
デコーダ14の第１の出力に接続されている制御ゲートを
有している。カップリングトランジスタ38,39は、コラ
ムデコーダ14の第２の出力に接続されている制御ゲート
を有している。トランジスタ36は、データライン51に接
続されている第１の電流電極と、ビットライン46に接続
されている第２の電流電極とを有している。トランジス
タ37は、データライン52に接続されている第１の電流電
極と、ビットライン47に接続されている第２の電流電極
とを有している。トランジスタ38は、データライン51に
接続されている第１の電流電極と、ビットライン48に接
続されている第２の電流電極とを有している。トランジ
スタ39は、データライン52に接続されている第１の電流
電極と、ビットライン49に接続されている第２の電流電
極とを有している。トランジスタ36〜39は、Ｎチャンネ
ルトランジスタである。ビットライン対56はトランジス
タ36,37を経由してデータライン対17に結合されてい
る。デコーダ14の第１の出力は、コラムアドレスによっ
てロジックハイにおいてアクティブになるべく選択され
る。ロジックハイは、信号＊COEがアクティブになるま
で、デコーダ14によってもたらされない。信号＊COE
は、センス増幅器がビットライン対上の電圧差の増幅を
開始する後までビットライン対がデータライン対17に結
合されないような制御を提供する。
データライン51,52は、ワードラインがエネーブル状
態になる前にその電圧においてビットラインが等化され
る電圧に概ね等しい電圧にプリチャージされている。こ
の電圧は概ね（1/2）VDDであるが、（1/2）VDDよりも数
1/10ボルト高い電圧である。データライン51,52のこの
バイアスは、データライン51に接続されている第１の出
力、データライン52に接続されている第２の出力、VDD
に接続されている第１の電源取り込み端子、及びグラン
ドに接続されている第２の電源取り込み端子を有するバ
イアス回路18によって実現されている。データライン5
1,52を概ね（1/2）VDDにバイアスすることによって、増
幅器19をその最適利得領域にバイアスする利点をもたら
す。増幅器19のごとき従来型のCMOS差動増幅器に関する
「利得対バイアス電圧」のプロット図を第２図に示して
ある。バイアス電圧が電源電圧の約70％に達する時点
で、利得は著しく減少する。従って、バイアス電圧は電
源電圧の70％を超過しないある中間の電圧にあることが
望ましい。バイアス回路18は、＊RASのアクティブ化に
応答してデータライン対上に所望のバイアス電圧を設定
する。バイアス回路18の第１の部分は信号＊COEによっ
て制御され、第２の部分は書込信号＊Ｗによって制御さ
れている。信号＊Ｗによって制御されているバイアス回
路18の第２の部分は、信号＊Ｗがインアクティブである
とき、すなわちメモリ10が読取りモードにあるときにア
クティブになる。バイアスの第１の部分の印加はアクテ
ィブ信号＊COEの取り込みに応答してバイアス回路18に
よって終止せしめられる。コラムデコーダは信号＊COE
がアクティブ状態になるまでアクティブ化されないの
で、バイアス回路18はビットライン対がデータライン対
17に結合されるともはや全バイアスを供給しないことに
なる。信号＊COEがアクティブ状態になると、ビットラ
イン対が選択され、このことは事実上データライン対17
に結合されるべきセンス増幅器を選択することになる。
バイアス回路18の第２の部分は、データライン対にバイ
アスが全然印加されない場合にセンス増幅器が設定する
ことになるバイアスをオフセットするべく選択されたセ
ンス増幅器のデータライン対17への結合時にアクティブ
の状態を存続する。このことはデータライン対17お２次
増幅器19の高利得領域内にバイアス保持するものであ
る。
データライン17上のバイアスによって増幅器19がその
最適利得状態で作動することにより、データライン51,5
2上にもたらされた電圧差は、データラインが電源電圧
に近くまたは電源電圧にバイアスされていた従来技術の
場合よりもさらに大きく増幅される。これによって、デ
ータライン対17に結合されている電圧差によって表わさ
れているデータの一層迅速なレゾリューションをもたら
すことになる。増幅器19は、データライン51,52によっ
て供給された差入力の増幅出力である出力を有してい
る。出力バッファ23は、増幅器19の出力に接続されてい
る入力と、メモリ10の出力として出力データ信号D0を提
供する出力を有している。この出力バッファ23はスレッ
ショルドを有し、このスレッショルドにおいて必要に応
じてデータ信号D0を確実に出力する。出力バッファD0の
このスレッショルドは、増幅器19の機能的利得を増大せ
しめたこと、すなわちデータラインを中間電圧にバイア
スしたことによって、一層迅速に到達する。
出力バッファ23は、アクティブである信号＊CASに応
答して信号D0としてその入力上に供給されるデータをク
ロックする。データが一層早めにレディ状態になるの
で、アクティブになる信号＊RASと有効である信号D0と
の間の時間の設計仕様が緩和される。
ビットライン対56がデータライン対17に結合されてい
る既述の例に関しては、ビットライン46とビットライン
47はアクセスしたメモリセルすなわちメモリセル27の最
適リストアに必要な十分な電圧隔離に到達しない。最適
リストアのためには、一方のビットラインはグランドに
なりそして他方のビットラインはVDDになるべきであ
る。メモリセル27がロジックハイを格納していた場合
は、最適リストアのためにはビットライン47はVDDにあ
るべきである。反対にメモリセル27がロジックロウを格
納していた場合は、最適リストアのためにはビットライ
ン47はグランドにあるべきである。ビットライン46及び
47はデータライン対17に結合されているので十分に隔離
されない。アクセスされていないビットライン対のすべ
ては、選択されていないビットライン上のアクセスされ
たセルが十分にリフレッシュされるように、十分に隔離
される。過去においては、コラムデコーダとロウデコー
ダの両者は同時にディスエーブル状態に設定されてい
た。コラムデコーダをディスエーブルすることによっ
て、選択されたビットラインをデータラインからディカ
ップルしていた。ロウデコーダをディスエーブルするこ
とによって、選択されたワードラインを含みワードライ
ンのすべてをディスエーブルしていた。選択されたワー
ドラインがいったんディスエーブルされると、そのワー
ドラインに沿うメモリセルのリストアは完了する。
最適なリストアを達成するために、コラムデコーダ14
はロウデコーダ13がディスエーブルされる前にディスエ
ーブルされる。以前に選択されたビットライン、すなわ
ち説明の例のビットライン46及び47は、選択されたワー
ドラインすなわちワードライン42がエネーブルされてい
る間に十分隔離される。ワードライン42がエネーブル状
態にあると、選択されたメモリセル27もやはりリストア
される。コラムデコーダ14は、信号＊RASがインアクテ
ィブとなるのに応答してディスエーブルされる。しか
し、ロウデコーダ13は信号＊RASがインアクティブにな
るのに続く所定の遅延時間までディスエーブル状態にな
らない。ロウデコーダ13は、アクティブになる、クロッ
ク16から取り込まれるロウデコーダディスエーブル信号
RDに応答してディスエーブルされる。信号RDは、＊RAS
のインアクティブ状態への切り替え完了の約15ns後にア
クティブになる。このことは、選択されたビットライン
対すなわちビットライン対56がデータライン対すなわち
データライン対17からディカップルされた後約15nsの
間、選択されたワードラインをエネーブル状態に保つ効
果を有する。ビットライン対56がデータライン17からデ
ィカップルされた状態で、センス増幅器33はビットライ
ン46と47の隔離を完了する。ビットライン対17がデータ
ライン対17からディカップルされた後ワードライン42が
エネーブル状態にある15ns以内に、ビットライン46と47
の一方がVDDにもちこまれ、そして他方がグランドにも
ちこまれる。メモリセル27の最適リストアはこのように
して達成される。この最適リストアは、信号＊RASがア
クティブ状態になければならない時間を増大せしめるこ
となく達成される。信号＊RASがアクティブ状態になけ
ればならない最小時間期間は、最小アクティブサイクル
タイムとして知られている。このアクティブサイクルタ
イムは、上記のとおりこのリフレッシュ動作によって影
響されない。さらに、このリストア達成に関して信号＊
CASに対する依存性は全然ないものである。カップリン
グトランジスタ36と37の利得もビットライン上の負荷効
果を減少せしめる目的で減少の必要がない。カップリン
グトランジスタ36〜39の利得は、メモリセルの適切なリ
ストアを得る目的で速度の犠牲を必要としない範囲で選
択することができる。
第３図にバイアス回路18の回路図を示す。回路18は、
第１の部分すなわち部分68と、第２の部分すなわち部分
69とを有している。この第１の部分はＮチャンネルトラ
ンジスタ70,71,72,73とＰチャンネルトランジスタ74,7
5,76とによって構成されている。トランジスタ70は、信
号RASを取り込むためのゲート、グランドに接続された
ソース、及びノード77に接続されたドレーンを有してい
る。トランジスタ74は、信号RASを取り込むためのゲー
ト、VDDに接続されたソース、及びノード77に接続され
たドレーンを有している。トランジスタ71は、信号＊CO
Eを取り込むためのゲート、グランドに接続されたソー
ス、及びノード77に接続されたドレーンを有している。
トランジスタ72は、ノード77に接続されたソース、及び
データライン51に接続されたゲートとドレーンを有して
いる。トランジスタ73は、ノード77に接続されたソー
ス、及びデータライン52に接続されたゲートとドレーン
を有している。トランジスタ75は、信号RASを取り込む
ためのゲート、データライン51に接続されたドレーン、
及びVDDに接続されたソースを有している。トランジス
タ76は、信号RASを取り込むためのゲート、データライ
ン52に接続されたドレーン、及びVDDに接続されたソー
スを有している。第２の部分69は、Ｎチャンネルトラン
ジスタ78と79とによって構成されている。トランジスタ
78は、信号＊Ｗを取り込むためのゲート、VDDに接続さ
れたドレーン、及びデータライン51に接続されたソース
を有している。トランジスタ79は、信号＊Ｗを取り込む
ためのゲート、VDDに接続されたドレーン、及びデータ
ライン52に接続されたソースを有している。バイアス回
路18はさらに、信号＊RASに対する相補信号として発生
する信号RASを取り込むための第１の入力と信号＊COEを
取り込むための第２の入力、及び信号RCOEをもたらす出
力を有するNANDゲート90を具備している。第３図はさら
に、カップリングトランジスタ36と37、ビットライン46
と47、及びセンス増幅器33を示している。センス増幅器
33は、Ｎチャンネルトランジスタ82と83とから成るＮチ
ャンネル増幅器81、Ｐチャンネルトランジスタ85と86と
から成るＰチャンネル増幅器84、及びＰチャンネルクロ
ック用トランジスタ87とから構成されている。交差結合
Ｐチャンネル増幅器と並列の交差結合Ｎチャンネル増幅
器を有するセンス増幅器33の構成はCMOSセンス増幅器に
関して一般的なものである。センス増幅器33は、クロッ
ク回路21からの信号CL1とCL2によってクロックされるよ
うに示してある。カップリングトランジスタ36と37はコ
ラムデコーダ14からのコラムデコーダ信号CD1によって
クロックされるように示してある。
信号RASがロジックロウにおいてインアクティブであ
りメモリ10がインアクティブサイクルにあることを示し
ているときは、トランジスタ75と76はデータライン51と
52をVDDにプリチャージし、そしてトランジスタ74はノ
ード77をVDDにプリチャージする。信号RASがインアクテ
ィブであるときは、トランジスタ70は導通していない。
アクティブサイクル時、信号＊RASがロジックロウに切
り替わるのに応答して信号RASはロジックロウにおいて
アクティブ状態になる。トランジスタ70が導通になると
トランジスタ74と75と76は非導通になる。信号＊RASの
アクティブ化に応答して信号RCOEはロジックハイに切替
わる。信号RCOEがロジックハイである間、トランジスタ
71は導通となる。メモリ10が、信号＊Ｗがロジックハイ
であることによって示される読取りモードにあるとき
は、トランジスタ78と79は導通となる。トランジスタ71
は、トランジスタ72と73の利得に関して比較的に高い利
得に選択されている。トランジスタ71はこれによってノ
ード77をグランドに非常に近い電位に引き込む。データ
ライン51と52は、VDDから（1/2）VDDよりも数1/10ボル
ト高い所定のバイアス電位に向かって放電を開始する。
この所定のバイアス電位は、トランジスタ78,79,72,73,
及び71の利得を選択することによって得られる。トラン
ジスタ78と72は、データライン51上にバイアス電位を設
定するための抵抗分割器を形成している。トランジスタ
79と73は、データライン52上にバイアス電位を設定する
ための抵抗分割器を形成している。所望のバイアス電位
は、トランジスタ72に対するトランジスタ78の利得と、
トランジスタ73に対するトランジスタ79の利得の比を選
択することによって得られる。放電の割合は、トランジ
スタ72と73の利得及びデータライン51と52の容量に主と
して関係する。データライン51と52は非常に長いので高
容量性である。トランジスタ72と73は、時間信号＊COE
がロジックロウに切り替わる前にデータライン51と52が
（1/2）VDDより数1/10ボルト高い所望のバイアスレベル
に放電されるような利得を有する。信号＊COEは、信号
＊RASがロジックロウに切替わるのに所定時間遅れてロ
ジックロウに切替わる。信号＊COEはロジックロウに切
替わり、コラムデコーダ14に作用して１対のビットライ
ンをデータライン51と52に結合せしめる。バイアス回路
18は、選択されたビットラインがそこに接続される前に
データライン51と52の制御を解放するべきである。信号
RCOEはこの目的のために便宜的に生成されている。信号
RCOEを使用することによって、データがビットラインに
結合される直前にバイアス回路18の第２の部分68をディ
スエーブルすることができる。このことは、データライ
ン51と52が所望のバイアスからドリフトするために使用
できる時間を最小化するように、データライン51と52の
制御をあまりにも早急に解放しない利点をもたらしてい
る。トランジスタ70はアクティブサイクルの全期間にわ
たって導通状態を保ち、ノード77が非所望の電圧にドリ
フトすることを防止する。CMOSにおいては、可能性があ
るラッチアップ問題に起因するノードの浮動を防止する
ことが特に望ましい。
ビットライン46と47のごときビットライン対がデータ
ライン51と52に結合されると、センス増幅器33によって
生じたデータは、データライン51と52の隔離を開始す
る。Ｎチャンネルトランジスタ82と83は増幅の前段にお
いて、その傾向がデータラインが低い電圧においてバイ
アスされるように働く点で、最大の効果を有する。トラ
ンジスタ78と79は、Ｎチャンネルトランジスタ82と83の
電流引き込みを整合させるため導通状態に保持される。
この結果としてビットライン51と52の隔離は所望のバイ
アス電圧の近くを中心として行なわれる。隔離の割合は
トランジスタ78と79を導通状態に保持することによって
著しく影響を受けないが隔離の中心点は影響を受ける。
この結果、増幅器19は高利得バイアス領域に保持され
る。
多くの所望の利点をもたらす電圧範囲はかなり広い。
主たる所望事項は、バイアス電圧を２次増幅器すなわち
増幅器19の最大利得領域におくことであり、この領域は
VDDの30％から70％の範囲にある。他のアプローチは、
ビットラインの等化に使用したものとほとんど同じであ
る。データライン51と52は、VDDとグランドの間に完全
に隔離可能となり、次に概ね（1/2）VDDに等化され、そ
してさらにビットライン対が結合される直前に解放され
る。回路18は、メモリ装置10の作動にすでに必要とされ
ているもの以外の付加的なタイミング信号を必要としな
い。そのうえ、回路18はビットライン上のバイアス電圧
を整合せしめる好条件を提供している。
（発明の効果） 以上の説明のとおり、本発明のデータラインプリチャ
ージ方式に従いデータラインをVDDの所定中間電圧に設
定することにより、ダイナミックランダムアクセスメモ
リの作動速度を増大させることができる。
【図面の簡単な説明】 第１図は本発明の好ましい実施例に基づくメモリ装置の
ブロック回路図、 第２図は従来のCMOS2次増幅器の利得特性を示すグラ
フ、そして 第３図は本発明の好ましい実施例に基づく第１図のメモ
リ装置のデータラインをバイアスするための回路を示す
電気回路図である。 10:メモリ装置、17:データライン対、41〜44:ワードラ
イン、56,57:ビットライン対、68:バイアス回路18の第
１の部分、69:バイアス回路18の第２の部分、70〜73:N
チャンネルトランジスタ、74〜76:Pチャンネルトランジ
スタ、77:ノード、81:Nチャンネル増幅器、84:Pチャン
ネル増幅器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−8528（ＪＰ，Ａ) 特開 昭59−188882（ＪＰ，Ａ) 特開 昭59−229790（ＪＰ，Ａ) 特開 昭56−47989（ＪＰ，Ａ) 特開 昭59−65997（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】複数のビットラインと、この複数のビット
    ラインに交差する複数のワードラインと、それぞれのビ
    ットラインとワードラインとにその交差部において接続
    された複数のメモリセルとを有し、各ビットライン対は
    エネーブルされたワードラインと当該ビットラインとに
    接続されたメモリセル内に格納されたデータを表わす電
    圧差を生じるところの、ランダムアクセスメモリ装置に
    おいて： 一対のデータライン； 電源供給端子対に接続されて電源電圧を取り込み、前記
    一対のデータラインに接続され、前記一対のデータライ
    ンに結合された電圧差を増幅する２次増幅器； 前記ワードラインに接続され、選択されたワードライン
    をエネーブル化して、このエネーブル化ワードラインに
    接続されたメモリセル内に格納されているデータを表わ
    す電圧差をビットライン対上に生じせしめるロウデコー
    ダ手段； 前記データラインに接続され、前記電源供給端子対間に
    直列に接続された抵抗分圧器および第１のスイッチを有
    し、前記電源供給端子対に印加される両電圧の中間のバ
    イアス電圧に前記データラインをバイアスする第１のバ
    イアス手段； 前記第１のスイッチと前記抵抗分圧器との間に接続され
    た出力端子を有し、クロック信号に応じて前記出力端子
    の電位を電源電圧の一方または他方に固定する手段を有
    し、さらに前記電源供給端子対の一方と前記データライ
    ンとの間に接続された第２のスイッチを有し、前記デー
    タラインを電源電圧の一方にバイアスする第２のバイア
    ス手段；および 前記ビットラインに結合され、選択されたビットライン
    対をデータライン対に結合せしめるコラムデコーダ手
    段； を具備し、 前記第１のスイッチは前記コラムデコーダ手段がエネー
    ブルされる直前のある期間エネーブルにされ； 前記第２のスイッチは前記ロウデコーダ手段がエネーブ
    ルされている期間ディスエーブルされ、； これによって、前記２次増幅器は、前記選択されたビッ
    トライン対からデータライン対に結合された電圧差を増
    幅することを特徴とするランダムアクセスメモリ装置。
  2. 【請求項２】前記コラムデコーダ手段はさらに前記第１
    のバイアス手段が前記データライン対を前記バイアス電
    圧にバイアスした後、前記選択されたビットライン対を
    前記データラインに結合せしめることを特徴とする特許
    請求の範囲第１項に記載のメモリ装置。
  3. 【請求項３】前記第１および第２のバイアス手段は、前
    記コラムデコーダ手段が前記選択されたビットライン対
    を前記データライン対に結合する際、ディスエーブルさ
    れることを特徴とする特許請求の範囲第２項に記載のメ
    モリ装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425394A (en) * 1987-07-21 1989-01-27 Mitsubishi Electric Corp Nonvolatile semiconductor memory device
US5142637A (en) * 1988-11-29 1992-08-25 Solbourne Computer, Inc. Dynamic video RAM incorporating single clock random port control
USRE35680E (en) * 1988-11-29 1997-12-02 Matsushita Electric Industrial Co., Ltd. Dynamic video RAM incorporating on chip vector/image mode line modification
DE69023456T2 (de) * 1989-10-30 1996-06-20 Ibm Bitdekodierungsschema für Speichermatrizen.
US5022010A (en) * 1989-10-30 1991-06-04 International Business Machines Corporation Word decoder for a memory array
JPH03160689A (ja) * 1989-11-17 1991-07-10 Nec Corp 半導体メモリ
KR920000409B1 (ko) * 1989-11-30 1992-01-13 현대전자산업 주식회사 다이나믹램의 분리회로
JP3006014B2 (ja) * 1990-02-13 2000-02-07 日本電気株式会社 半導体メモリ
US5077693A (en) * 1990-08-06 1991-12-31 Motorola, Inc. Dynamic random access memory
US5229967A (en) * 1990-09-04 1993-07-20 Nogle Scott G BICMOS sense circuit for sensing data during a read cycle of a memory
US5334890A (en) * 1992-10-30 1994-08-02 United Memories, Inc. Sense amplifier clock driver
KR0172345B1 (ko) * 1995-11-27 1999-03-30 김광호 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) * 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
KR102549772B1 (ko) * 2022-11-15 2023-06-30 경희대학교 산학협력단 임시보호판을 이용한 콘크리트 포장공법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS538528A (en) * 1976-07-12 1978-01-26 Nec Corp Memory circuit
JPS5942399B2 (ja) * 1979-12-21 1984-10-15 株式会社日立製作所 メモリ装置
JPH0831278B2 (ja) * 1981-03-09 1996-03-27 富士通株式会社 メモリ回路
JPS589285A (ja) * 1981-07-08 1983-01-19 Toshiba Corp 半導体装置
US4570243A (en) * 1982-07-16 1986-02-11 Inmos Corporation Low power I/O scheme for semiconductor memories
JPS59132492A (ja) * 1982-12-22 1984-07-30 Fujitsu Ltd 半導体記憶装置
JPS59188882A (ja) * 1983-04-11 1984-10-26 Hitachi Ltd 半導体記憶装置
US4542483A (en) * 1983-12-02 1985-09-17 At&T Bell Laboratories Dual stage sense amplifier for dynamic random access memory
US4584672A (en) * 1984-02-22 1986-04-22 Intel Corporation CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge
JPS59229790A (ja) * 1984-05-07 1984-12-24 Hitachi Ltd 半導体記憶装置
US4608670A (en) * 1984-08-02 1986-08-26 Texas Instruments Incorporated CMOS sense amplifier with N-channel sensing

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