JPS62165787A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62165787A JPS62165787A JP61007271A JP727186A JPS62165787A JP S62165787 A JPS62165787 A JP S62165787A JP 61007271 A JP61007271 A JP 61007271A JP 727186 A JP727186 A JP 727186A JP S62165787 A JPS62165787 A JP S62165787A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- circuit
- potential
- barrier
- restore
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000004888 barrier function Effects 0.000 claims abstract description 35
- 230000015654 memory Effects 0.000 abstract description 19
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置、特にビット線とセンスアンプ
との間にバリアトランジスタを有するメモリにおけるビ
ット線とりストア回路との接続に関する。
との間にバリアトランジスタを有するメモリにおけるビ
ット線とりストア回路との接続に関する。
この種の従来のメモリ、たとえばダイナミック型ＲＡＭ
（ランダム・アクセス・メモリ）においては、第２図
に示すようにメモリセルアレイの各カラムのビット線対
ＢＬ 、 ＢＬの一端側に直列にたとえばＮチャネル型
ＭＯＳ ｝ラン・ゾスタからなるバリアトランジスタＴ
１ｐＴ２が挿入されておシ、このバリアトランジスタＴ
１＋Ｔ２を基準にしてメモリセル側とは反対側のビット
線対部分にリストア回路１および同期信号φ１を受けて
センス増幅・ラッチ動作を，〃なう同期型のセンスアン
プ２が接続されている。なお、ビット線対ＢＬ 、 Ｂ
Ｌの他端側にプリチャー７・イコライズ回路（図示せず
）が接続されている。
（ランダム・アクセス・メモリ）においては、第２図
に示すようにメモリセルアレイの各カラムのビット線対
ＢＬ 、 ＢＬの一端側に直列にたとえばＮチャネル型
ＭＯＳ ｝ラン・ゾスタからなるバリアトランジスタＴ
１ｐＴ２が挿入されておシ、このバリアトランジスタＴ
１＋Ｔ２を基準にしてメモリセル側とは反対側のビット
線対部分にリストア回路１および同期信号φ１を受けて
センス増幅・ラッチ動作を，〃なう同期型のセンスアン
プ２が接続されている。なお、ビット線対ＢＬ 、 Ｂ
Ｌの他端側にプリチャー７・イコライズ回路（図示せず
）が接続されている。
周知の通り、ダイナミックＲＡＭにおけるメモリセルデ
ータの読み出しはビット線対ＢＬ 、 ＢＬに生じる僅
かな電位差をセンスアン７″２により増幅して読み出し
データ“１−または・０・を決定するのであるが、ダイ
ナミックＲＡＭの集積化が進めば進むほどビット線ＢＬ
、 ＢＬの負荷容量が大きくなってセンス時間が長く
なるという問題が生じるので、その対策としてビット線
ＢＬ 、“肛とセンスアンｆ２との間に前記バリアトラ
ンジスタＴ１ｙＴ２による抵抗成分を挿入してセンスア
ン７°２によりビット線電位のラッチを早く行なわせる
ようになっている。
ータの読み出しはビット線対ＢＬ 、 ＢＬに生じる僅
かな電位差をセンスアン７″２により増幅して読み出し
データ“１−または・０・を決定するのであるが、ダイ
ナミックＲＡＭの集積化が進めば進むほどビット線ＢＬ
、 ＢＬの負荷容量が大きくなってセンス時間が長く
なるという問題が生じるので、その対策としてビット線
ＢＬ 、“肛とセンスアンｆ２との間に前記バリアトラ
ンジスタＴ１ｙＴ２による抵抗成分を挿入してセンスア
ン７°２によりビット線電位のラッチを早く行なわせる
ようになっている。
上記バリアトランジスタＴｌ 、Ｔ２のｒ−トにはバリ
ア制御信号φＴが与えられるものであシ、この信号φ丁
はビット線プリチャーノ方式に応じシ て次表に示すよｋな電位が使用されている。゛電位をＶ
。。電位にする必要があるので、このと 。
ア制御信号φＴが与えられるものであシ、この信号φ丁
はビット線プリチャーノ方式に応じシ て次表に示すよｋな電位が使用されている。゛電位をＶ
。。電位にする必要があるので、このと 。
きにバリアトランジスタＴｌ＋Ｔ２をオン状態にするだ
めにφ１！位として各方式とも（Ｖｃｃ ＋ Ｖｒ ）
より大きい電位を必要とする。この場合、Ｖ３１１プリ
チャージ方式、２ Ｖｃｅ ｆ！Ｊチャーノ方式にあっ
ては、φＴ倍信号してリストア期間は他の期間とは異な
る≧Ｖｃｃ＋ＶＴ電位に昇圧する必要がある。
めにφ１！位として各方式とも（Ｖｃｃ ＋ Ｖｒ ）
より大きい電位を必要とする。この場合、Ｖ３１１プリ
チャージ方式、２ Ｖｃｅ ｆ！Ｊチャーノ方式にあっ
ては、φＴ倍信号してリストア期間は他の期間とは異な
る≧Ｖｃｃ＋ＶＴ電位に昇圧する必要がある。
上記従来のメモリにおいては、メモリ周辺回路として上
記制御信号φＴを発生するための昇圧回路が必要であり
、これに伴って設計の複雑さ、回路構成の複雑さ、メモ
リチップ上の占有面積の増大ひいてはメモリチップ面積
の増大をきたすという問題があった。
記制御信号φＴを発生するための昇圧回路が必要であり
、これに伴って設計の複雑さ、回路構成の複雑さ、メモ
リチップ上の占有面積の増大ひいてはメモリチップ面積
の増大をきたすという問題があった。
本発明は上記の事情に鑑みてなされたもので、バリアト
ランジスタのダート電位が一定であればよく、バリアト
ランジスタ制御信号用昇圧回路を必要とせず、設計の簡
易化、回路構成の簡易化、チップ面積の小形化を図り得
る半導体記憶装置を提供するものである。
ランジスタのダート電位が一定であればよく、バリアト
ランジスタ制御信号用昇圧回路を必要とせず、設計の簡
易化、回路構成の簡易化、チップ面積の小形化を図り得
る半導体記憶装置を提供するものである。
本発明の半導体記憶装置は、ビット線センスアンプとビ
ット線対との間にＭＯＳ型のバリアトランジスタを挿入
し、このバリアトランジスタのデートに一定電位を与え
、上記ビット線対に直接にリストア回路を接続してなる
ことを特徴とするものである。
ット線対との間にＭＯＳ型のバリアトランジスタを挿入
し、このバリアトランジスタのデートに一定電位を与え
、上記ビット線対に直接にリストア回路を接続してなる
ことを特徴とするものである。
これによって、バリアトランジスタの挿入による効果を
失なうことなく、バリアトランジスタ制御信号用昇圧回
路が不要になり、回路設計、・せターン設計の簡単化、
回路構成の簡単化、チップ面積の小形化が可能になる。
失なうことなく、バリアトランジスタ制御信号用昇圧回
路が不要になり、回路設計、・せターン設計の簡単化、
回路構成の簡単化、チップ面積の小形化が可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はたとえば７ｖｃｃプリチヤ一ジ方式のダイナミ
ックＲＡＭのメモリセルアレイにおける１力ラム分に対
応するビット線対ＢＬ 、 ＢＬに対するリストア回路
１、バリアトランジスタＴｉｐで２および同期型のセン
スアンｆ２の回路接続を示しており、第２図を参照して
前述した回路接続に比べてリストア回路１がビット線対
ＢＬ。
ックＲＡＭのメモリセルアレイにおける１力ラム分に対
応するビット線対ＢＬ 、 ＢＬに対するリストア回路
１、バリアトランジスタＴｉｐで２および同期型のセン
スアンｆ２の回路接続を示しており、第２図を参照して
前述した回路接続に比べてリストア回路１がビット線対
ＢＬ。
゛「τに直接に接続されている（つまり、バリアトラン
ジスタＴ１＋Ｔ２を基準にしてメモリセル側に接続され
ている）点およびこのバリアトランジスタＴＩ＋Ｔ２の
ダートに一定電位たとえば゛電源電位ｖｃｃが印加され
る点が異なり、その他は同じであるので同一符号を付し
てその説明を省略する。
ジスタＴ１＋Ｔ２を基準にしてメモリセル側に接続され
ている）点およびこのバリアトランジスタＴＩ＋Ｔ２の
ダートに一定電位たとえば゛電源電位ｖｃｃが印加され
る点が異なり、その他は同じであるので同一符号を付し
てその説明を省略する。
なお、上記例はＣＭＯＳ（相補性絶縁ケ゛−ト型）メモ
リの場合を示しており、センスアンプ２は２個のＮチャ
ネルエンハンスメント型ＭＯＳ）ランノスタＮ １
ｒ Ｎ ２がフリップフロップ回路を形成するように接
続されてなり、センスアンプ制御信号φ１によりスイッ
チング制御されるＮチャネルエンハンスメント型ＭＯＳ
）ランノスタＮ３により動作、非動作状態が制御される
ようになっている。また、バリアトランジスタＴｌ。
リの場合を示しており、センスアンプ２は２個のＮチャ
ネルエンハンスメント型ＭＯＳ）ランノスタＮ １
ｒ Ｎ ２がフリップフロップ回路を形成するように接
続されてなり、センスアンプ制御信号φ１によりスイッ
チング制御されるＮチャネルエンハンスメント型ＭＯＳ
）ランノスタＮ３により動作、非動作状態が制御される
ようになっている。また、バリアトランジスタＴｌ。
Ｔ２はそれぞれＮチャネルエンハンスメント型ＭＯＳト
ランジスタが用いられている。また、リストア回路１は
２個のＰチャネルエンハンスメント型ＭＯＳトランジス
タＰ１ｐＰ２がフリップフロップ回路を形成するように
接続されてなり、リストア制御信号によシ動作、非動作
状態が制御されるようになっている。
ランジスタが用いられている。また、リストア回路１は
２個のＰチャネルエンハンスメント型ＭＯＳトランジス
タＰ１ｐＰ２がフリップフロップ回路を形成するように
接続されてなり、リストア制御信号によシ動作、非動作
状態が制御されるようになっている。
次に、上記回路の動作を説明する。
（１） プリチャージ動作に際して、バリアトランジ
スタ’ｒｌ 、’ｒ２のダート電位Ｖｃｃが（ピット線
プリチャージ電位２ ｖＣｅ＋パリアトランノスタＴ１
ｙＴ雪の閾値電圧７丁）より高いのでバリアトランジス
タＴ １ ＋ Ｔ ｚはオン状態であり、プリチャー
ジ回路（図示せず）によるビット線プリチャージ動作に
支障は生じない。
スタ’ｒｌ 、’ｒ２のダート電位Ｖｃｃが（ピット線
プリチャージ電位２ ｖＣｅ＋パリアトランノスタＴ１
ｙＴ雪の閾値電圧７丁）より高いのでバリアトランジス
タＴ １ ＋ Ｔ ｚはオン状態であり、プリチャー
ジ回路（図示せず）によるビット線プリチャージ動作に
支障は生じない。
（２） メモリセルデータの読み出し時は、先ずセン
スアンプ制御信号φ１がノ＼イレペルにｉす、センスア
ンプ２がビット線対ＢＬ 、π間に生じている電位差（
これは、アドレス入力に応じて選択されたメモリセルの
保持電荷によシ一方のビット線に生じた電位と、他方の
ビット線に接続されているダミーセルが選択されること
によってこのビット線に生じた電位との差である）のセ
ンス増幅を行なう。次に、リストア回路１が動作してビ
ット線のりストアを行なうが、リストア回路１はビット
線対ＢＬ 、 ＢＬに直接に設けられているので、バリ
アトランジスタＴ１ 。
スアンプ制御信号φ１がノ＼イレペルにｉす、センスア
ンプ２がビット線対ＢＬ 、π間に生じている電位差（
これは、アドレス入力に応じて選択されたメモリセルの
保持電荷によシ一方のビット線に生じた電位と、他方の
ビット線に接続されているダミーセルが選択されること
によってこのビット線に生じた電位との差である）のセ
ンス増幅を行なう。次に、リストア回路１が動作してビ
ット線のりストアを行なうが、リストア回路１はビット
線対ＢＬ 、 ＢＬに直接に設けられているので、バリ
アトランジスタＴ１ 。
Ｔ２の？−ト電位がｖｃｃ電位であってもビット線電位
をＶｃｃ電位まで十分に引き上げることが可能である。
をＶｃｃ電位まで十分に引き上げることが可能である。
（３） メモリセルへのデータの書き込みに際しては
、センスアンｆ２を動作させて薔き込み入力データに応
じてビット線ＢＬ 、 ＢＬの電位の高低関係が定まる
。この場合、選択されたメモリセルのデータを１＃から
１０″もしくはＯ”から“１＃へ反転させる場合にも、
センスアンｆ２によりビット線ＢＬ 、 ＢＬの電位関
係を反転させたときにこのビット線電位がバリアトラン
・ゾスタＴ１＋Ｔ２を経てリストア回路１を反転させる
ようになシ、このリストア回路１によってビット線電位
をＶ。Ｃ電位に引き上げることが可能である。
、センスアンｆ２を動作させて薔き込み入力データに応
じてビット線ＢＬ 、 ＢＬの電位の高低関係が定まる
。この場合、選択されたメモリセルのデータを１＃から
１０″もしくはＯ”から“１＃へ反転させる場合にも、
センスアンｆ２によりビット線ＢＬ 、 ＢＬの電位関
係を反転させたときにこのビット線電位がバリアトラン
・ゾスタＴ１＋Ｔ２を経てリストア回路１を反転させる
ようになシ、このリストア回路１によってビット線電位
をＶ。Ｃ電位に引き上げることが可能である。
上記メモリにおいては、バリアトランジスタＴｌ 、Ｔ
、のダート電位をｖｃ０電位に固定したままでよいので
、パリアトランノスタ制御信号用昇圧回路を必要としな
くなり、回路設計、パターン設計が非常に簡単になシ、
回路構成の簡易化、チップ面積の小形化を図ることがで
きる。
、のダート電位をｖｃ０電位に固定したままでよいので
、パリアトランノスタ制御信号用昇圧回路を必要としな
くなり、回路設計、パターン設計が非常に簡単になシ、
回路構成の簡易化、チップ面積の小形化を図ることがで
きる。
また、リストア回路１がビット線対に直接に接続される
ことによって、センスアンプ２の負荷容量が従来例に比
べて少なくともりストア回路１の容量分だけ小さくなる
ので、センスアンプ２のセンス動作時間は負荷容量にほ
ぼ比例することから従来例よりも短かぐ（センス動作が
早く）なる。
ことによって、センスアンプ２の負荷容量が従来例に比
べて少なくともりストア回路１の容量分だけ小さくなる
ので、センスアンプ２のセンス動作時間は負荷容量にほ
ぼ比例することから従来例よりも短かぐ（センス動作が
早く）なる。
また、リストア回路１からビット線対ＢＬ、ＢＬの終端
までの抵抗は、従来例ではビット線そのものの抵抗とバ
リアトランジスタＴＩ＋Ｔ２の抵抗成分とが直列に接続
されているので大きいが、本実施例ではビット線の抵抗
のみである。
までの抵抗は、従来例ではビット線そのものの抵抗とバ
リアトランジスタＴＩ＋Ｔ２の抵抗成分とが直列に接続
されているので大きいが、本実施例ではビット線の抵抗
のみである。
そして、ビット線のりストア時間は上記抵抗にほぼ比例
することから、本実施例は従来例に比べて短か＜（リス
トア動作が早く）なる。これによって、特にデータの書
き込み時は書き込み動作の高速化か可能になり、メモリ
動作の高速化が達成される。
することから、本実施例は従来例に比べて短か＜（リス
トア動作が早く）なる。これによって、特にデータの書
き込み時は書き込み動作の高速化か可能になり、メモリ
動作の高速化が達成される。
なお、本発明は上記実施例に限らず、センスアンプをＰ
チャネルＭＯＳ）ランノスタを用いて構成すると共にバ
リアトランジスタにＰチャネルＭＯＳ）ランノスタを用
いてそのケ０−トにＶｓｓ電位（接地電位）を与えるよ
うにした場合でも上記実施例と同様な効果が得られる。
チャネルＭＯＳ）ランノスタを用いて構成すると共にバ
リアトランジスタにＰチャネルＭＯＳ）ランノスタを用
いてそのケ０−トにＶｓｓ電位（接地電位）を与えるよ
うにした場合でも上記実施例と同様な効果が得られる。
また、すストア回路は、Ｐチャネルトランジスタを用い
ようとＮチャネルトランジスタを用いようとりストア制
御信号のアクティブレベルを適切に選ぶことによってリ
スト動作が可能であり、ＮＭＯＳメモリ、ＰＭＯＳメモ
リ、ＣＭＯＳメモリの全てに適応できる。
ようとＮチャネルトランジスタを用いようとりストア制
御信号のアクティブレベルを適切に選ぶことによってリ
スト動作が可能であり、ＮＭＯＳメモリ、ＰＭＯＳメモ
リ、ＣＭＯＳメモリの全てに適応できる。
上述したように本発明の半導体記憶装置によれば、バリ
アトランジスタをセンスアンブトリストア回路との間に
設けてリストア回路をビット線に直接に接続し、そのダ
ートに一定電位（Ｍａｃ電位またはｖｓｓ電位）を印加
することによって、バリアトランジスタ制御信号用昇圧
回路を必要としなくなり、設計の簡単化、回路構成の簡
易化、チップ面積の小形化を実現できる。
アトランジスタをセンスアンブトリストア回路との間に
設けてリストア回路をビット線に直接に接続し、そのダ
ートに一定電位（Ｍａｃ電位またはｖｓｓ電位）を印加
することによって、バリアトランジスタ制御信号用昇圧
回路を必要としなくなり、設計の簡単化、回路構成の簡
易化、チップ面積の小形化を実現できる。
しかも、センス動作、リストア動作の高速化を図ること
ができるので、高集積、大容量のメモリに好適である。
ができるので、高集積、大容量のメモリに好適である。
第１図は本発明の一実施例に係る一Ｌ ｖｃｅ、、Ｏリ
チャージ方式のダイナミックＲＡＭの一部を示す回路図
、第２図は従来のダイナミックＲＡＭの一部を示す回路
図である。 １・・・リストア回路、２・・・センスアンプ、ＢＬ
、 ＢＬ ・・・ビット線、’ｒ！ 、’ｒ、・・・バ
リアトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 ■ＳＳ ・第２図
チャージ方式のダイナミックＲＡＭの一部を示す回路図
、第２図は従来のダイナミックＲＡＭの一部を示す回路
図である。 １・・・リストア回路、２・・・センスアンプ、ＢＬ
、 ＢＬ ・・・ビット線、’ｒ！ 、’ｒ、・・・バ
リアトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 ■ＳＳ ・第２図
Claims (4)
- （１）ビット線センスアップとビット線対との間にＭＯ
Ｓ型のバリアトランジスタを挿入し、このバリアトラン
ジスタのゲートに一定電位を与え、上記ビット線対に直
接にリストア回路を接続したことを特徴とする半導体記
憶装置。 - （２）前記バリアトランジスタは、前記センスアンプを
構成するＭＯＳ型トランジスタと同じ導電型のものであ
ることを特徴とする前記特許請求の範囲第１項記載の半
導体記憶装置。 - （３）前記バリアトランジスタはＮチャネル型トランジ
スタであり、ゲートにＶ＿ｃ＿ｃ電源電位が与えられる
ことを特徴とする前記特許請求の範囲第１項または第２
項記載の半導体記憶装置。 - （４）前記バリアトランジスタはＰチャネル型トランジ
スタであり、ゲートに接地電位が与えられることを特徴
とする前記特許請求の範囲第１項または第２項記載の半
導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007271A JPS62165787A (ja) | 1986-01-17 | 1986-01-17 | 半導体記憶装置 |
| EP87300389A EP0230385B1 (en) | 1986-01-17 | 1987-01-16 | Semiconductor memory |
| KR870000302A KR870007517A (ko) | 1986-01-17 | 1987-01-16 | 반도체 기억장치 |
| DE3788573T DE3788573T2 (de) | 1986-01-17 | 1987-01-16 | Halbleiterspeicher. |
| US07310020 US4931992B1 (en) | 1986-01-17 | 1989-02-09 | Semiconductor memory having barrier transistors connected between sense and restore circuits |
| KR2019910011869U KR920001051Y1 (ko) | 1986-01-17 | 1991-07-26 | 장벽트랜지스터를 갖춘 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007271A JPS62165787A (ja) | 1986-01-17 | 1986-01-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165787A true JPS62165787A (ja) | 1987-07-22 |
| JPH054753B2 JPH054753B2 (ja) | 1993-01-20 |
Family
ID=11661364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007271A Granted JPS62165787A (ja) | 1986-01-17 | 1986-01-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0230385B1 (ja) |
| JP (1) | JPS62165787A (ja) |
| KR (1) | KR870007517A (ja) |
| DE (1) | DE3788573T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393089A (ja) * | 1989-09-05 | 1991-04-18 | Toshiba Corp | マルチポートメモリ |
| JPH03147594A (ja) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | 半導体記憶装置 |
| JPH03160684A (ja) * | 1989-11-17 | 1991-07-10 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3101298B2 (ja) * | 1990-03-30 | 2000-10-23 | 株式会社東芝 | 半導体メモリ装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145588A (en) * | 1980-04-15 | 1981-11-12 | Fujitsu Ltd | Semiconductor memory device |
| JPS5771581A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Active boosting circuit |
| JPS58189898A (ja) * | 1982-04-30 | 1983-11-05 | Toshiba Corp | ダイナミツク記憶装置 |
| JPS5945692A (ja) * | 1982-09-09 | 1984-03-14 | Nec Corp | メモリ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586233B2 (ja) * | 1977-10-31 | 1983-02-03 | 株式会社日立製作所 | メモリ |
| US4291392A (en) * | 1980-02-06 | 1981-09-22 | Mostek Corporation | Timing of active pullup for dynamic semiconductor memory |
-
1986
- 1986-01-17 JP JP61007271A patent/JPS62165787A/ja active Granted
-
1987
- 1987-01-16 EP EP87300389A patent/EP0230385B1/en not_active Expired - Lifetime
- 1987-01-16 DE DE3788573T patent/DE3788573T2/de not_active Expired - Lifetime
- 1987-01-16 KR KR870000302A patent/KR870007517A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145588A (en) * | 1980-04-15 | 1981-11-12 | Fujitsu Ltd | Semiconductor memory device |
| JPS5771581A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Active boosting circuit |
| JPS58189898A (ja) * | 1982-04-30 | 1983-11-05 | Toshiba Corp | ダイナミツク記憶装置 |
| JPS5945692A (ja) * | 1982-09-09 | 1984-03-14 | Nec Corp | メモリ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0393089A (ja) * | 1989-09-05 | 1991-04-18 | Toshiba Corp | マルチポートメモリ |
| JPH03147594A (ja) * | 1989-11-01 | 1991-06-24 | N M B Semiconductor:Kk | 半導体記憶装置 |
| JPH03160684A (ja) * | 1989-11-17 | 1991-07-10 | Sanyo Electric Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3788573D1 (de) | 1994-02-10 |
| EP0230385B1 (en) | 1993-12-29 |
| KR870007517A (ko) | 1987-08-19 |
| DE3788573T2 (de) | 1994-05-26 |
| EP0230385A2 (en) | 1987-07-29 |
| EP0230385A3 (en) | 1989-10-25 |
| JPH054753B2 (ja) | 1993-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5023841A (en) | Double stage sense amplifier for random access memories | |
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| US5243573A (en) | Sense amplifier for nonvolatile semiconductor storage devices | |
| US4069475A (en) | MOS Dynamic random access memory having an improved sense and restore circuit | |
| JPH0253879B2 (ja) | ||
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| US4375600A (en) | Sense amplifier for integrated memory array | |
| JPH087997B2 (ja) | ランダムアクセスメモリ装置 | |
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| US5148399A (en) | Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory | |
| JPH081749B2 (ja) | ダイナミックランダムアクセスメモリ装置 | |
| US6292418B1 (en) | Semiconductor memory device | |
| EP0320556B1 (en) | Improved reference voltage generator for cmos memories | |
| JPS63288497A (ja) | 半導体メモリ装置のレベルシフト回路 | |
| JPS6362839B2 (ja) | ||
| US4380055A (en) | Static RAM memory cell | |
| JPS61158095A (ja) | ダイナミツク型メモリのビツト線プリチヤ−ジ回路 | |
| US4069474A (en) | MOS Dynamic random access memory having an improved sensing circuit | |
| JPS6011393B2 (ja) | 感知増幅器 | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| US5777934A (en) | Semiconductor memory device with variable plate voltage generator | |
| JPS62165787A (ja) | 半導体記憶装置 | |
| US5574696A (en) | Dynamic ram device having high read operation speed | |
| US6115308A (en) | Sense amplifier and method of using the same with pipelined read, restore and write operations | |
| JPS639095A (ja) | スタテイツク型半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |