JPS5945692A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS5945692A JPS5945692A JP57156943A JP15694382A JPS5945692A JP S5945692 A JPS5945692 A JP S5945692A JP 57156943 A JP57156943 A JP 57156943A JP 15694382 A JP15694382 A JP 15694382A JP S5945692 A JPS5945692 A JP S5945692A
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- JP
- Japan
- Prior art keywords
- memory cell
- level
- sense amplifier
- power supply
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、杷縁ゲート型電界トランジスタ金用いたＭＯ
Ｓメモリ回路に関するものである。
Ｓメモリ回路に関するものである。
大容量のＭＯＳメモリ集積回路を実ｆｌする１トランジ
スタ型ＭＯＳダイナミ、７りｋＬＡＭｌｒｉ大容険化に
伴ない、メモリセルの信号砕が、微小化し、メモリセル
信号を再生するためのｌ！３尾の高いセンスアンプ回路
が必要となる。しかし々から、α線によるソフトエラー
はセンスアンプ感度を向Ｐさせるだけでは避けることが
できない。すなわちα線がメモリセルもしくはディジッ
ト４１に当って発生する電荷量がメモリセルイぎ号量の
１／２以上であると、感度の良いセンスアンプ回路を用
いても再生不可能である。従って、α線によるソフトエ
ラーを避けるには、メモリセルの信号量全増加させる工
夫が必要である。
スタ型ＭＯＳダイナミ、７りｋＬＡＭｌｒｉ大容険化に
伴ない、メモリセルの信号砕が、微小化し、メモリセル
信号を再生するためのｌ！３尾の高いセンスアンプ回路
が必要となる。しかし々から、α線によるソフトエラー
はセンスアンプ感度を向Ｐさせるだけでは避けることが
できない。すなわちα線がメモリセルもしくはディジッ
ト４１に当って発生する電荷量がメモリセルイぎ号量の
１／２以上であると、感度の良いセンスアンプ回路を用
いても再生不可能である。従って、α線によるソフトエ
ラーを避けるには、メモリセルの信号量全増加させる工
夫が必要である。
以下図面を用いて詳細な説明を行なう。
従来のメモリ回路を第１図に示す。第１図において、Ｑ
１〜Ｑ１８は、トランジスタ、Ｎ１゛〜Ｎ８は節点、
Ｊ）、 Ｉ）はディジット線、０３．Ｃ４はメモリセル
（但し、メモリセルはディジット線に多数つながるが２
ケで代表させる）、Ｃ５，０６はダミーセル、ｃｉ、Ｃ
２は容量素子ｅ ■Ｄｎは電源電圧、■５５はセル対極
電圧、φ１〜φ１０はクロック信号を示す。
１〜Ｑ１８は、トランジスタ、Ｎ１゛〜Ｎ８は節点、
Ｊ）、 Ｉ）はディジット線、０３．Ｃ４はメモリセル
（但し、メモリセルはディジット線に多数つながるが２
ケで代表させる）、Ｃ５，０６はダミーセル、ｃｉ、Ｃ
２は容量素子ｅ ■Ｄｎは電源電圧、■５５はセル対極
電圧、φ１〜φ１０はクロック信号を示す。
第１図のメモリ回路の動作を第２図の動作波形を用いて
メモリセルＣ３に書き込まれているデータ″１”を再生
する場合について陵、明する。時刻Ｔ１ではプリチャー
ジ信号φ５が電源電圧以上でありディジットＨＤ、Ｄけ
トランジスタ。３０゜Ｑｘｘｉ通して電源電圧壕でプリ
チャージされ、一方ダミーセルリセット信号φ１０［よ
り１節点Ｎ７． Ｎ８はＧＮＤ電位にセットさ）する。
メモリセルＣ３に書き込まれているデータ″１”を再生
する場合について陵、明する。時刻Ｔ１ではプリチャー
ジ信号φ５が電源電圧以上でありディジットＨＤ、Ｄけ
トランジスタ。３０゜Ｑｘｘｉ通して電源電圧壕でプリ
チャージされ、一方ダミーセルリセット信号φ１０［よ
り１節点Ｎ７． Ｎ８はＧＮＤ電位にセットさ）する。
時刻′ｒ２で屯ワード線信号φ６とダミーワード線信号
φ９；＋％）Ｉｉｇｈレベルに上がり、メモリセル信号
及ヒダミーセルイＳ号がディジット線り、万さらにトラ
ンスファゲート・トラン・ジスタ。４．Ｑｓ２介して、
センスアンプ回路の節点対Ｎｘ、Ｎｚに伝えられる。時
刻Ｔ３で高（Ｉ（）レベルに上が９、センスアンプ回路
の共通ソース節点Ｎ３のレベルを低’％？（ｉＺに導く
ことにより、（上記節点対Ｎｌ、Ｎ２ の物」・電位差
が）センスアンプ活性化信号φ１が増幅される。時刻Ｔ
４で、プルアップ回路活性化イに号φ４がＨレベルに上
がると、容量素子ｃｌにより節点Ｎ５のレベルが電源電
圧以上となり、トランジスタＱ８を介して、高電位側の
ディジット線りのレベル全電源電圧まで持ち上げる。時
刻゛Ｉ゛５でワード線信号φ６．ダミーワード紳１ぎ号
φ９−がＬＯＷレベルに々す、メモリセルＣ３Ｖｒｌ書
き込まノｔたデータ″１”の再生が完了する。以上の動
作において、節点対Ｎｌ、Ｎ２に伝達されたレベル差は
、非常に微小であるが、プロセスパラメータたとえば対
トランジスタＱｌ、Ｑ２のしきい値電圧や電流増幅率の
バラツキを小さクシ、センスアンプ感度を向上させれば
メモリセル信号量金小さくすることが可能と考えられて
いた。ところがα線によるソフトエラーが昭識されてか
らは、α線によるソフトエラーを克服するには、メモリ
セル信号機を大きくする努力がなされてきた。
φ９；＋％）Ｉｉｇｈレベルに上がり、メモリセル信号
及ヒダミーセルイＳ号がディジット線り、万さらにトラ
ンスファゲート・トラン・ジスタ。４．Ｑｓ２介して、
センスアンプ回路の節点対Ｎｘ、Ｎｚに伝えられる。時
刻Ｔ３で高（Ｉ（）レベルに上が９、センスアンプ回路
の共通ソース節点Ｎ３のレベルを低’％？（ｉＺに導く
ことにより、（上記節点対Ｎｌ、Ｎ２ の物」・電位差
が）センスアンプ活性化信号φ１が増幅される。時刻Ｔ
４で、プルアップ回路活性化イに号φ４がＨレベルに上
がると、容量素子ｃｌにより節点Ｎ５のレベルが電源電
圧以上となり、トランジスタＱ８を介して、高電位側の
ディジット線りのレベル全電源電圧まで持ち上げる。時
刻゛Ｉ゛５でワード線信号φ６．ダミーワード紳１ぎ号
φ９−がＬＯＷレベルに々す、メモリセルＣ３Ｖｒｌ書
き込まノｔたデータ″１”の再生が完了する。以上の動
作において、節点対Ｎｌ、Ｎ２に伝達されたレベル差は
、非常に微小であるが、プロセスパラメータたとえば対
トランジスタＱｌ、Ｑ２のしきい値電圧や電流増幅率の
バラツキを小さクシ、センスアンプ感度を向上させれば
メモリセル信号量金小さくすることが可能と考えられて
いた。ところがα線によるソフトエラーが昭識されてか
らは、α線によるソフトエラーを克服するには、メモリ
セル信号機を大きくする努力がなされてきた。
本発明の目的は、メモリセル信号歇全増したメモリ回路
を提供することにある。
を提供することにある。
本発明の７１！ｊ徴は、センスアンプ活性時に高電位側
のディジット線を電源電圧以上のレベルとし。
のディジット線を電源電圧以上のレベルとし。
メモリセルに電源電圧以上のレベルを書き込み、メモリ
セルの信号量を増加させることにある。
セルの信号量を増加させることにある。
本発明の実施例を第３図に示す。
第３１図は、絹１図の従来例の回路で、トランジスタＱ
８．Ｑ９のドレイン側節点を電源電圧以上のレベル発生
回路の出力ＶＦＦ に接続した例である。第３図の実施
例の動作を第４図の動作波形を用いて、上記同様メモリ
セルｃ３に９き込まれているデータ”ビを再生する場合
しこつぃて説明する。時刻ＴＩでは、従来例と同様ディ
ジット線り。
８．Ｑ９のドレイン側節点を電源電圧以上のレベル発生
回路の出力ＶＦＦ に接続した例である。第３図の実施
例の動作を第４図の動作波形を用いて、上記同様メモリ
セルｃ３に９き込まれているデータ”ビを再生する場合
しこつぃて説明する。時刻ＴＩでは、従来例と同様ディ
ジット線り。
Ｄは電源′電圧にプリチャージされｓ ’、＃ｌＩ点Ｎ
７．Ｎ８は（Ｊ Ｎ １）電位にセットされる。時刻Ｔ
２では、ワード線信号φ６とダミーワード線［言置φ９
が電源電圧以上ヒのＨｉｇｈレベルに上がり、メモリセ
ル信号及びダミーセル信号がディジットＷＪＪ、ｌ＞さ
らにトランスファゲート・トランジスタ。４．Ｑ５介し
て、センスアンプ回路の節点対Ｎｌ、Ｎ２に従来例より
大きな微小電位差として伝えられる。
７．Ｎ８は（Ｊ Ｎ １）電位にセットされる。時刻Ｔ
２では、ワード線信号φ６とダミーワード線［言置φ９
が電源電圧以上ヒのＨｉｇｈレベルに上がり、メモリセ
ル信号及びダミーセル信号がディジットＷＪＪ、ｌ＞さ
らにトランスファゲート・トランジスタ。４．Ｑ５介し
て、センスアンプ回路の節点対Ｎｌ、Ｎ２に従来例より
大きな微小電位差として伝えられる。
時刻７゛３で、センスアンプ回路の共通ノース節点Ｎ３
のレベルを低電位に導くことにより、（上記微小電位差
が）センスアンプ活性化信号φｌが、１−１ ｉ ｇ
ｈレベルに上がり、増幅さカ、る。時刻Ｔ４では、プリ
アップ回路活性化言置φ４がＨｉ ｇｈレベルニ上カる
と容量素子ｃ１により節点Ｎ５のレベルが電源電圧以上
となり、トランジスタＱ８を弁して、高電位側のディジ
ット線りのレベル全電源電圧以上に持ち上げる。時刻Ｔ
５では、ワード線信号φ６．ダミーワード線信号φ９が
１．＜ＡＶレベルになハ メモリｃ３に１に源亀用以上
のレベルか再生される。
のレベルを低電位に導くことにより、（上記微小電位差
が）センスアンプ活性化信号φｌが、１−１ ｉ ｇ
ｈレベルに上がり、増幅さカ、る。時刻Ｔ４では、プリ
アップ回路活性化言置φ４がＨｉ ｇｈレベルニ上カる
と容量素子ｃ１により節点Ｎ５のレベルが電源電圧以上
となり、トランジスタＱ８を弁して、高電位側のディジ
ット線りのレベル全電源電圧以上に持ち上げる。時刻Ｔ
５では、ワード線信号φ６．ダミーワード線信号φ９が
１．＜ＡＶレベルになハ メモリｃ３に１に源亀用以上
のレベルか再生される。
第３図の＋発明の実施例で用いた′電源電圧以上のレベ
ル発生り路の・列を第５図に示す。容薪、素子１０２の
一端子を発振回路１０１で、愼勤することにより＊ ｖ
ＦＦｖＣ電源電圧以上のレベルが得られる。
ル発生り路の・列を第５図に示す。容薪、素子１０２の
一端子を発振回路１０１で、愼勤することにより＊ ｖ
ＦＦｖＣ電源電圧以上のレベルが得られる。
以上説明したように、本発明によれば、センスアンプ活
性化時に冒電位側のディジット線を′電源電圧以上のレ
ベルとし、メモリセルに電源゛重圧以上のレベル全書き
込むことにより、メモリセルの信号量を増やすことが可
能である。
性化時に冒電位側のディジット線を′電源電圧以上のレ
ベルとし、メモリセルに電源゛重圧以上のレベル全書き
込むことにより、メモリセルの信号量を増やすことが可
能である。
第１図は、メモリ回路の従来例である。第２図は再１図
の回路の動作波形図である。両図中、φｌ〜φ１０ は
クロック信号をＮ１−Ｎ５は節点金、ＶＤＤけ市源霊圧
を、■５．はセル対極電位を、Ｑｌ〜Ｑ１ｓはトランジ
スタを、Ｃ１，０２は谷量素子’ｉ、Ｃ３，Ｃ４はメモ
リセル（２ケで代表させる）を、Ｃ６，Ｃ７はダミーセ
ル全１）、１．）はディジット線金示す。第３図は本発
明の実’ｉｉ’＋ １幻である。第４図は、２１巳３図
の回路の動作波Ｉｔ？、 １′／、ｌであり、ＶＦＦＶ
よ電源電圧以上のレベルを示す。第５図は、第３図の実
施例で使われている電源電圧以上のレベル発生回路の１
例であ！：ｌ、１０１は発振回路、１０２は容量素子、
１０３，１０４はダイオード素子、１０５は出力％ＶＤ
Ｄは電源′Ｍ、圧を示す。 第２区 第４図 θ□ ’ｌ／ＦＦ 詰５図
の回路の動作波形図である。両図中、φｌ〜φ１０ は
クロック信号をＮ１−Ｎ５は節点金、ＶＤＤけ市源霊圧
を、■５．はセル対極電位を、Ｑｌ〜Ｑ１ｓはトランジ
スタを、Ｃ１，０２は谷量素子’ｉ、Ｃ３，Ｃ４はメモ
リセル（２ケで代表させる）を、Ｃ６，Ｃ７はダミーセ
ル全１）、１．）はディジット線金示す。第３図は本発
明の実’ｉｉ’＋ １幻である。第４図は、２１巳３図
の回路の動作波Ｉｔ？、 １′／、ｌであり、ＶＦＦＶ
よ電源電圧以上のレベルを示す。第５図は、第３図の実
施例で使われている電源電圧以上のレベル発生回路の１
例であ！：ｌ、１０１は発振回路、１０２は容量素子、
１０３，１０４はダイオード素子、１０５は出力％ＶＤ
Ｄは電源′Ｍ、圧を示す。 第２区 第４図 θ□ ’ｌ／ＦＦ 詰５図
Claims (1)
- センスアンプ回路活性時に高電位側のディジット＠全電
源電、圧以上のレベルとし、メモリセルに電１源電圧以
上のレベルを書き込むことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156943A JPS5945692A (ja) | 1982-09-09 | 1982-09-09 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57156943A JPS5945692A (ja) | 1982-09-09 | 1982-09-09 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945692A true JPS5945692A (ja) | 1984-03-14 |
Family
ID=15638731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57156943A Pending JPS5945692A (ja) | 1982-09-09 | 1982-09-09 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945692A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165787A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 半導体記憶装置 |
-
1982
- 1982-09-09 JP JP57156943A patent/JPS5945692A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165787A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 半導体記憶装置 |
| JPH054753B2 (ja) * | 1986-01-17 | 1993-01-20 | Toshiba Kk |
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