JPS5939836B2 - 記憶集積回路 - Google Patents
記憶集積回路Info
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- JPS5939836B2 JPS5939836B2 JP51129909A JP12990976A JPS5939836B2 JP S5939836 B2 JPS5939836 B2 JP S5939836B2 JP 51129909 A JP51129909 A JP 51129909A JP 12990976 A JP12990976 A JP 12990976A JP S5939836 B2 JPS5939836 B2 JP S5939836B2
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- Japan
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- transistor
- sense
- circuit
- digit
- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Description
【発明の詳細な説明】
この発明は、ＩＣメモリもしくはＭＯＳメモリと呼称す
る絶縁ゲート型電界効果トランジスタを用いた記憶集積
回路に関するものである。
る絶縁ゲート型電界効果トランジスタを用いた記憶集積
回路に関するものである。
絶縁ゲート型電界効果トランジスタを用いた集積回路は
高密度化が容易であるため大規模集積回路に発展されて
いる。
高密度化が容易であるため大規模集積回路に発展されて
いる。
とくに大容量の記憶集積回路は、共通の半導体基体に大
容量のメモリセルを有し、高性能・高信頼の半導体デバ
イスを実現する。このための好ましいメモリセルは、１
トランジスタ型ランダム・アクセス・メモリ（ＩＴＲ一
ＲＡＭ）と呼ばれるＭＯＳメモリに含まれるようにワー
ド線とディジット線が交叉するマトリクス交点にスイッ
チング用のトランジスタと情報蓄積用の容量素子を配置
したものである。このＩＴＲ−ＲＡＭは大容量化に伴な
う容量素子の容量値の増大を防ぐために、高感度のセン
ス回路をディジット線に付加する必要が生じる。従来の
好ましい回路技術はセンス回路とディジット線とを飽和
状態で動作するトランジスタを設けるものである。又、
この回路技術は１９７５年の「アイ・エス・エス・シー
・シー テクニカル ダイジエストペーパーズ（’７
５ＩＳＳＣＣＴｅｃｈｎｉｃａｌＤｉｇｅｓｔＰａｐｅ
ｒｓ）」にへラー（Ｌ、Ｇ、Ｈｅｌｌｅｒ）等が記示す
るように、ディジット線の信号振巾より大きなセンス節
点への信号でセンス動作が開始されるｏしかし乍ら、こ
の従来の回路技術はセンス動作開始前のディジット線へ
のプリチヤージ状態がセンス回路の動作開始時の条件を
支配し、このプリチヤージ動作が飽和状態のトランジス
タを通して行なわれるためセンス回路両側のディジット
線のブリチヤージ終了時に得られる平衡プリチヤージに
達する時間巾が長く、情報の読出動作を次々に行う際の
サイクル時間が長く、且つサイクル時間を短縮すると確
実な情報読出動作のためのセンス節点振巾が得られなく
なる欠点がある。
容量のメモリセルを有し、高性能・高信頼の半導体デバ
イスを実現する。このための好ましいメモリセルは、１
トランジスタ型ランダム・アクセス・メモリ（ＩＴＲ一
ＲＡＭ）と呼ばれるＭＯＳメモリに含まれるようにワー
ド線とディジット線が交叉するマトリクス交点にスイッ
チング用のトランジスタと情報蓄積用の容量素子を配置
したものである。このＩＴＲ−ＲＡＭは大容量化に伴な
う容量素子の容量値の増大を防ぐために、高感度のセン
ス回路をディジット線に付加する必要が生じる。従来の
好ましい回路技術はセンス回路とディジット線とを飽和
状態で動作するトランジスタを設けるものである。又、
この回路技術は１９７５年の「アイ・エス・エス・シー
・シー テクニカル ダイジエストペーパーズ（’７
５ＩＳＳＣＣＴｅｃｈｎｉｃａｌＤｉｇｅｓｔＰａｐｅ
ｒｓ）」にへラー（Ｌ、Ｇ、Ｈｅｌｌｅｒ）等が記示す
るように、ディジット線の信号振巾より大きなセンス節
点への信号でセンス動作が開始されるｏしかし乍ら、こ
の従来の回路技術はセンス動作開始前のディジット線へ
のプリチヤージ状態がセンス回路の動作開始時の条件を
支配し、このプリチヤージ動作が飽和状態のトランジス
タを通して行なわれるためセンス回路両側のディジット
線のブリチヤージ終了時に得られる平衡プリチヤージに
達する時間巾が長く、情報の読出動作を次々に行う際の
サイクル時間が長く、且つサイクル時間を短縮すると確
実な情報読出動作のためのセンス節点振巾が得られなく
なる欠点がある。
この発明の目的は、読出動作の安定性と短いサイクル時
間を得る高感度の回路構成の記憶集積回路を提供するこ
とにある。
間を得る高感度の回路構成の記憶集積回路を提供するこ
とにある。
この発明によれば、複数のワード線と複数のディジット
線とが交叉する行列マトリクスの交点にトランジスタと
容量素子とを有するメモリセルをそれぞれ設け、メモリ
セルから第１のデイジツト線に生ずる信号を飽和状態で
動作するトランジスタを通してセンス回路の一方のセン
ス節点に伝達し、且つ該センス回路の他方のセンス節点
に他の飽和状態で動作するトランジスタを通して第２の
デイジツト線を結合する記憶回路を含む集積回路におい
て、センス動作開始前に前記第１および第２のデイジツ
ト線を実質的に等電位とする結合用トランジスタを設け
たことを特徴とする記憶集積回路が得られる。
線とが交叉する行列マトリクスの交点にトランジスタと
容量素子とを有するメモリセルをそれぞれ設け、メモリ
セルから第１のデイジツト線に生ずる信号を飽和状態で
動作するトランジスタを通してセンス回路の一方のセン
ス節点に伝達し、且つ該センス回路の他方のセンス節点
に他の飽和状態で動作するトランジスタを通して第２の
デイジツト線を結合する記憶回路を含む集積回路におい
て、センス動作開始前に前記第１および第２のデイジツ
ト線を実質的に等電位とする結合用トランジスタを設け
たことを特徴とする記憶集積回路が得られる。
こ＼で得られる記憶集積回路は、いわゆる１ＴＲ−ＲＡ
Ｍもしくは、第１および第２のデジツト線を一対のデイ
ジット線とし、単語線と交叉する部分に第１および第２
のデイジツト線とにそれぞれスイツチング用トランジス
タと容量素子とを設ける、２ＴＲ−２Ｃ−ＲＡＭに適用
される。この発明の記憶集積回路は、結合用トランジス
タによりプリチヤージ時に第１および第２のデイジツト
線を強制的に平衡せしめるため、プリチヤージ終了前に
平衡状態が得られ、読出動作を開始することができる。
Ｍもしくは、第１および第２のデジツト線を一対のデイ
ジット線とし、単語線と交叉する部分に第１および第２
のデイジツト線とにそれぞれスイツチング用トランジス
タと容量素子とを設ける、２ＴＲ−２Ｃ−ＲＡＭに適用
される。この発明の記憶集積回路は、結合用トランジス
タによりプリチヤージ時に第１および第２のデイジツト
線を強制的に平衡せしめるため、プリチヤージ終了前に
平衡状態が得られ、読出動作を開始することができる。
従つて、読出開始のアクセス時間の短縮とサイクル時間
の短縮が得られ、記憶装置としての高速化が実現し、加
えて後述するように従来回路にみられるような別アドレ
スの読出しで起す感度の低下に伴う動作の不安定性を起
すことがない〇次にこの発明の実施例につき図を用いて
説明する。
の短縮が得られ、記憶装置としての高速化が実現し、加
えて後述するように従来回路にみられるような別アドレ
スの読出しで起す感度の低下に伴う動作の不安定性を起
すことがない〇次にこの発明の実施例につき図を用いて
説明する。
第１図はこの発明の一実施例の回路図である。
この実施例は、複数のワード線（φぃ・・・・・・）と
複数のデイジツト線（Ｄ，Ｄ，・・・・・・）とが形成
する行列マトリクスの各交点にトランジスタと容量素子
とから成るメモリセルを有する。簡略化のため、この図
には一本のアドレス信号線１１と一本のダミーアドレス
信号線１２とセンス回路の両側に伸びるデイジツト線Ｄ
，Ｄのみを示す。ダミーアドレス線１１は一方のデイジ
ツト線Ｄに結合するメモリセルの情報読出時にダミーア
ドレス信号φ，で駆動され、メモリセルと相似構成のダ
ミーセルの情報を他方のデイジツト線Ｄに伝達する。即
ちメモリセルのトランジスタＱ１はドレイン・ソースの
一方が一方のデイジツト線Ｄに接続し、他方は容量素子
Ｃの一端に結合し、ゲート電極はアドレス信号φ で駆
動される。又、ダミーセルのトランＷジスタＱ２はドレ
イン・ソースの一方が他方のデイジツト線Ｄに接続し、
他方が容量素子Ｃ２Ｏ）一端に結合し、ゲート電極はダ
ミーアドレス信号φ４で駆動される。
複数のデイジツト線（Ｄ，Ｄ，・・・・・・）とが形成
する行列マトリクスの各交点にトランジスタと容量素子
とから成るメモリセルを有する。簡略化のため、この図
には一本のアドレス信号線１１と一本のダミーアドレス
信号線１２とセンス回路の両側に伸びるデイジツト線Ｄ
，Ｄのみを示す。ダミーアドレス線１１は一方のデイジ
ツト線Ｄに結合するメモリセルの情報読出時にダミーア
ドレス信号φ，で駆動され、メモリセルと相似構成のダ
ミーセルの情報を他方のデイジツト線Ｄに伝達する。即
ちメモリセルのトランジスタＱ１はドレイン・ソースの
一方が一方のデイジツト線Ｄに接続し、他方は容量素子
Ｃの一端に結合し、ゲート電極はアドレス信号φ で駆
動される。又、ダミーセルのトランＷジスタＱ２はドレ
イン・ソースの一方が他方のデイジツト線Ｄに接続し、
他方が容量素子Ｃ２Ｏ）一端に結合し、ゲート電極はダ
ミーアドレス信号φ４で駆動される。
又、各デイジツト線Ｄ，Ｄとセンス回路との間にはトラ
ンジスタＱ３，Ｑ４がそれぞれ設けられ、デイジツト線
Ｄ，Ｄとセンス回路のセンス節点Ａ，Ｂに各トランジス
タＱ３，Ｑ４のドレイン・ソースと呼ぶ出力領域がそれ
ぞれ結合する。トランジスタＱ３，Ｑ４は、ゲート電極
に印加される，駆動電王ＶＲがセンス節点Ａ，Ｂの最高
電位と同等もしくはそれ以下であるため、飽和状態（五
極管領域）の動作を得る。センス回路はプリチヤージ用
トランジスタＱ５，Ｑ６とセンス用トランジスタＱ７，
Ｑ８と電流流出用トランジスタＱ９とから成る。プリチ
ヤージ用トランジスタＱ５Ｑ６は、ドレインが電源の高
電位線Ｖ。に接続し、ソースがセンス節点Ａ，Ｂにそれ
ぞれ接続し、ゲート電極がプリチヤージ信号φＬで駆動
される。センス用トランジスタＱ７，Ｑ８はドレインが
センス節点Ａ，Ｂにそれぞれ接続し、ソースが共通に節
点Ｋに接続し、ゲートは互いに他のドレインに接続する
。又、電流流出用トランジスタＱ９はドレインとソース
がそれぞれ節点Ｋと電源の低電位線ＧＮＤに接続し、ゲ
ート電極がセンス信号φ８で１駆動される。更にセンス
回路の両側に伸びるデイジツト線Ｄ，Ｄには結合用トラ
ンジスタＱ，Ｏの出力領域が接続し、このトランジスタ
のゲート電極への結合信号φｃの１駆動でプリチヤージ
時に両デイジツト線が強制的に同電位となる。第２図は
従来の１ＴＲ−ＲＡＭの動作波形図を示す。
ンジスタＱ３，Ｑ４がそれぞれ設けられ、デイジツト線
Ｄ，Ｄとセンス回路のセンス節点Ａ，Ｂに各トランジス
タＱ３，Ｑ４のドレイン・ソースと呼ぶ出力領域がそれ
ぞれ結合する。トランジスタＱ３，Ｑ４は、ゲート電極
に印加される，駆動電王ＶＲがセンス節点Ａ，Ｂの最高
電位と同等もしくはそれ以下であるため、飽和状態（五
極管領域）の動作を得る。センス回路はプリチヤージ用
トランジスタＱ５，Ｑ６とセンス用トランジスタＱ７，
Ｑ８と電流流出用トランジスタＱ９とから成る。プリチ
ヤージ用トランジスタＱ５Ｑ６は、ドレインが電源の高
電位線Ｖ。に接続し、ソースがセンス節点Ａ，Ｂにそれ
ぞれ接続し、ゲート電極がプリチヤージ信号φＬで駆動
される。センス用トランジスタＱ７，Ｑ８はドレインが
センス節点Ａ，Ｂにそれぞれ接続し、ソースが共通に節
点Ｋに接続し、ゲートは互いに他のドレインに接続する
。又、電流流出用トランジスタＱ９はドレインとソース
がそれぞれ節点Ｋと電源の低電位線ＧＮＤに接続し、ゲ
ート電極がセンス信号φ８で１駆動される。更にセンス
回路の両側に伸びるデイジツト線Ｄ，Ｄには結合用トラ
ンジスタＱ，Ｏの出力領域が接続し、このトランジスタ
のゲート電極への結合信号φｃの１駆動でプリチヤージ
時に両デイジツト線が強制的に同電位となる。第２図は
従来の１ＴＲ−ＲＡＭの動作波形図を示す。
この回路は出力領域をそれぞれセンス節点Ａ，Ｂに接続
したものである。予備読出動作で後続アドレスの逆情報
を読出したのち、ｔ＝０からｔ二φＬ，φｃ（０ＦＦ）
までのプリチヤージ期間にセンス節点Ａ，Ｂは約６Ｖま
で上昇し、デイジツト線Ｄ，Ｄは約３Ｖまでプリチヤー
ジされる。こ＼での電王条件は電源電圧が８Ｖ１駆動電
王が５．５Ｖであり、トランジスタは全てゲート閾値が
１Ｖ０）Ｎチヤンネル絶縁ゲート型トランジスタである
。プリチヤージの終了時〔ｔ二φＬ，φｃ（０ｆｆ）〕
で負荷容量の大きなデイジツト線Ｄ，Ｄのプリチヤージ
レベルは完全平衡に至らないため、結合用トランジスタ
の遮断動作への移行で開放されたセンス節点Ａ，Ｂは飽
和状態で動作するトランジスタを通してデイジツト線と
電荷を送受し、電位を変化する。別アドレスの逆情報の
読出しの履歴のために一方のセンス節点Ａに比してセン
ス節点Ｂはデイジツト線Ｄからの電子電荷の流入で急速
に電位を下降する。アドレス信号の駆動開始〔ｔ＝輛，
φ，（０Ｎ）〕でデイジツト線Ｄ，Ｄにメモリセルとダ
ミーセルの容量素子の順情報の蓄積電荷がデイジツト線
の電位を変化すると、センス節点Ａはセンス節点Ｂより
低電位となり、センス開始時〔ｔ＝φｓ（０Ｎ）〕に差
電圧△Ｖを生じる。デイジツト線Ｄ，Ｄの負荷容量をそ
れぞれ１．２ｐＦ１メモリセルの容量素子およびダミー
セルの容量素子の容量値をそれぞれ０．１２ｐＦおよび
０．０６ｐＦとするとき、この差電圧は高々０．１５Ｖ
となる。この差電圧はセンス信号の駆動で増巾され、セ
ンス終了時〔ｔ＝φＣ，φＬ（０Ｎ）、ｔ＝φＷ，φ，
，φ８（０ＦＦ）〕から再びプリチヤージが開始される
。この従来回路はデイジツト線Ｄ，Ｄへのプリチヤージ
の完全平衡を得るためにはきわめて長時間を要するため
、記憶情報読出しのためのアクセス時間およびサイクル
時間が遅くなる。又、この時間の短縮のためプリチヤー
ジ時間を短縮するとデイジツト線のプリチヤージレベル
が不完全平衡となるため差電圧が小となり情報検出動作
が不安定・不確実になる。第３図は第１図のこの発明の
集積回路の信号波形図である。
したものである。予備読出動作で後続アドレスの逆情報
を読出したのち、ｔ＝０からｔ二φＬ，φｃ（０ＦＦ）
までのプリチヤージ期間にセンス節点Ａ，Ｂは約６Ｖま
で上昇し、デイジツト線Ｄ，Ｄは約３Ｖまでプリチヤー
ジされる。こ＼での電王条件は電源電圧が８Ｖ１駆動電
王が５．５Ｖであり、トランジスタは全てゲート閾値が
１Ｖ０）Ｎチヤンネル絶縁ゲート型トランジスタである
。プリチヤージの終了時〔ｔ二φＬ，φｃ（０ｆｆ）〕
で負荷容量の大きなデイジツト線Ｄ，Ｄのプリチヤージ
レベルは完全平衡に至らないため、結合用トランジスタ
の遮断動作への移行で開放されたセンス節点Ａ，Ｂは飽
和状態で動作するトランジスタを通してデイジツト線と
電荷を送受し、電位を変化する。別アドレスの逆情報の
読出しの履歴のために一方のセンス節点Ａに比してセン
ス節点Ｂはデイジツト線Ｄからの電子電荷の流入で急速
に電位を下降する。アドレス信号の駆動開始〔ｔ＝輛，
φ，（０Ｎ）〕でデイジツト線Ｄ，Ｄにメモリセルとダ
ミーセルの容量素子の順情報の蓄積電荷がデイジツト線
の電位を変化すると、センス節点Ａはセンス節点Ｂより
低電位となり、センス開始時〔ｔ＝φｓ（０Ｎ）〕に差
電圧△Ｖを生じる。デイジツト線Ｄ，Ｄの負荷容量をそ
れぞれ１．２ｐＦ１メモリセルの容量素子およびダミー
セルの容量素子の容量値をそれぞれ０．１２ｐＦおよび
０．０６ｐＦとするとき、この差電圧は高々０．１５Ｖ
となる。この差電圧はセンス信号の駆動で増巾され、セ
ンス終了時〔ｔ＝φＣ，φＬ（０Ｎ）、ｔ＝φＷ，φ，
，φ８（０ＦＦ）〕から再びプリチヤージが開始される
。この従来回路はデイジツト線Ｄ，Ｄへのプリチヤージ
の完全平衡を得るためにはきわめて長時間を要するため
、記憶情報読出しのためのアクセス時間およびサイクル
時間が遅くなる。又、この時間の短縮のためプリチヤー
ジ時間を短縮するとデイジツト線のプリチヤージレベル
が不完全平衡となるため差電圧が小となり情報検出動作
が不安定・不確実になる。第３図は第１図のこの発明の
集積回路の信号波形図である。
プリチヤージ信号φ１はプリチヤージ期間に約７Ｖの高
電位にあり、アドレス信号φッおよびダミーアドレス信
号φ，が高電位になる前に低電位となる。結合信号φｃ
はアドレス信号の逆信号であり、アドレス信号φＷ１ダ
ミーアドレス信号が低電位のときに高電位となつてセン
ス回路の両側のデイジツト線を強制的に平衡状態とする
。又、センス信号φ８はアドレス信号より１０〜３０ナ
ノ秒遅れて高電位となり、アドレス信号が低電位となつ
た直後に低電位となる。第４図は第１図および第３図に
示したこの発明の実施例の動作波形図である。プリチヤ
ージ開始（ｔ＝０）の直後に結合信号の倒来でデイジツ
ト線Ｄ，Ｄは同電位でプリチヤージされ、これに伴つて
センス節点Ａ，Ｂも同電位でプリチヤージされる。即ち
プリチヤージ期間に既に平衡状態でのプリチヤージ動作
が行なわれ、別アドレスの読出動作による逆情報の影響
は結合信号の駆動で除去される。プリチヤージ終了〔ｔ
＝φＬ，φｃ（０ＦＦ）〕でセンス節点Ａ，Ｂの電位は
デイジツト線Ｄ，Ｄからの電子電荷の流入で同一電位で
下降し、アドレス信号、ダミーアドレス信号の駆動時〔
ｔ＝φＷ，φ，（０Ｎ）〕 からメモリセルおよびダミ
ーセルの影響を受けて差電王ΔＶを得るようになる。前
述の従来回路と同一条件でこの実施例は０．４Ｖ以上の
差電圧を生じる。センス信号の駆動〔ｔ＝Ｑ８（０Ｎ）
〕で高電位のセンス節点Ｂは、このセンス節点例のデイ
ジツト線Ｄの電位となり、低電位のセンス節点Ａはこの
センス節点側のデイジツト線Ｄと共に電源の低電位（＝
０Ｖ）まで下降し、この低電位が情報信号として読み出
されているアドレスのメモリセルに書き込まれ、リフレ
ツシユ動作が行なわれる。又、再びプリチヤージが開始
される前に高電位・低電位が明確に分散されたデイジツ
ト線Ｄ，Ｄｌもしくはその一方に、又はセンス節点Ａ，
Ｂもしくはその一方に接続する読出回路（図示しない）
からメモリセルの情報読出がユ行なわれ、この後再びプ
リチヤージが開始される。１ＴＲ−ＲＡＭではプリチヤ
ージ期間にダミーセルの容量素子への電荷量が制御され
、この電荷量はワード信号駆動時にメモリセルの情報６
１゛および゛０”の中間にセンス節点Ｂの変化が起るよ
うに制御される。
電位にあり、アドレス信号φッおよびダミーアドレス信
号φ，が高電位になる前に低電位となる。結合信号φｃ
はアドレス信号の逆信号であり、アドレス信号φＷ１ダ
ミーアドレス信号が低電位のときに高電位となつてセン
ス回路の両側のデイジツト線を強制的に平衡状態とする
。又、センス信号φ８はアドレス信号より１０〜３０ナ
ノ秒遅れて高電位となり、アドレス信号が低電位となつ
た直後に低電位となる。第４図は第１図および第３図に
示したこの発明の実施例の動作波形図である。プリチヤ
ージ開始（ｔ＝０）の直後に結合信号の倒来でデイジツ
ト線Ｄ，Ｄは同電位でプリチヤージされ、これに伴つて
センス節点Ａ，Ｂも同電位でプリチヤージされる。即ち
プリチヤージ期間に既に平衡状態でのプリチヤージ動作
が行なわれ、別アドレスの読出動作による逆情報の影響
は結合信号の駆動で除去される。プリチヤージ終了〔ｔ
＝φＬ，φｃ（０ＦＦ）〕でセンス節点Ａ，Ｂの電位は
デイジツト線Ｄ，Ｄからの電子電荷の流入で同一電位で
下降し、アドレス信号、ダミーアドレス信号の駆動時〔
ｔ＝φＷ，φ，（０Ｎ）〕 からメモリセルおよびダミ
ーセルの影響を受けて差電王ΔＶを得るようになる。前
述の従来回路と同一条件でこの実施例は０．４Ｖ以上の
差電圧を生じる。センス信号の駆動〔ｔ＝Ｑ８（０Ｎ）
〕で高電位のセンス節点Ｂは、このセンス節点例のデイ
ジツト線Ｄの電位となり、低電位のセンス節点Ａはこの
センス節点側のデイジツト線Ｄと共に電源の低電位（＝
０Ｖ）まで下降し、この低電位が情報信号として読み出
されているアドレスのメモリセルに書き込まれ、リフレ
ツシユ動作が行なわれる。又、再びプリチヤージが開始
される前に高電位・低電位が明確に分散されたデイジツ
ト線Ｄ，Ｄｌもしくはその一方に、又はセンス節点Ａ，
Ｂもしくはその一方に接続する読出回路（図示しない）
からメモリセルの情報読出がユ行なわれ、この後再びプ
リチヤージが開始される。１ＴＲ−ＲＡＭではプリチヤ
ージ期間にダミーセルの容量素子への電荷量が制御され
、この電荷量はワード信号駆動時にメモリセルの情報６
１゛および゛０”の中間にセンス節点Ｂの変化が起るよ
うに制御される。
即ち、上述の説明では第１図のメモリセルの容量素子Ｃ
１のトランジスタ側の節点が０Ｖであるような情報゛０
゛の読出動作を示したが、情報゛１゛の読出動作ではこ
のセンス節点Ａ′の特性を示す。又、最近試みられてい
る２ＴＲ−ＲＡＭでは第１図のダミーアドレス線とアド
レス線とが同一アドレス線であり、メモリセルとダミー
セルとを全く同一のトランジスタと容量素子とで構成さ
れるため、メモリセル内には常に情報″１゜゜″０゛も
しくばＯ゛，゛１゛が蓄積される。
１のトランジスタ側の節点が０Ｖであるような情報゛０
゛の読出動作を示したが、情報゛１゛の読出動作ではこ
のセンス節点Ａ′の特性を示す。又、最近試みられてい
る２ＴＲ−ＲＡＭでは第１図のダミーアドレス線とアド
レス線とが同一アドレス線であり、メモリセルとダミー
セルとを全く同一のトランジスタと容量素子とで構成さ
れるため、メモリセル内には常に情報″１゜゜″０゛も
しくばＯ゛，゛１゛が蓄積される。
この２ＴＲ−ＲＡＭへのこの発明の実施は同一差電圧を
得るメモリセルの容量素子の容量値が１／２以下に減少
し、ダミーセルのプリチヤージ時の電荷制御が不要とな
るためきわめて動作の安全性と確実性が得られる。１Ｔ
Ｒ−ＲＡＭ，２ＴＲ−ＲＡＭのいずれにおいても発明は
従来回路に比してセンス回路両側に伸びるデイジツト線
の平衡が得られるためセンス開始時のセンス節点の差電
圧が大きく、プリチヤ−ジ時間の短縮においても確実な
情報読出が行なわれる。
得るメモリセルの容量素子の容量値が１／２以下に減少
し、ダミーセルのプリチヤージ時の電荷制御が不要とな
るためきわめて動作の安全性と確実性が得られる。１Ｔ
Ｒ−ＲＡＭ，２ＴＲ−ＲＡＭのいずれにおいても発明は
従来回路に比してセンス回路両側に伸びるデイジツト線
の平衡が得られるためセンス開始時のセンス節点の差電
圧が大きく、プリチヤ−ジ時間の短縮においても確実な
情報読出が行なわれる。
この発明によれば従来回路例によるアクセス時間とサイ
クル時間の１００ｎＳと１７０ｎＳはそれぞれ５０ｎＳ
と１２０ｎＳにまで短縮され、メモリセルの容量値を１
／４にまで減少しても読出可能である。上にこの発明の
実施例につき説明したが、この発明は必要に応じて追加
、変更が容易である。
クル時間の１００ｎＳと１７０ｎＳはそれぞれ５０ｎＳ
と１２０ｎＳにまで短縮され、メモリセルの容量値を１
／４にまで減少しても読出可能である。上にこの発明の
実施例につき説明したが、この発明は必要に応じて追加
、変更が容易である。
即ち結合用トランジスタはセンス回路の両側に伸びる一
対のデイジツト線をプリチヤージ時に導電せしめるもの
で、この発明に必須な構成要素であるが、このほか同一
の結合信号でゲート電極が駆動される他のトランジスタ
を付加し、そのドレイン・ソースをそれぞれ２点のセン
ス節点に接続することもできる。
対のデイジツト線をプリチヤージ時に導電せしめるもの
で、この発明に必須な構成要素であるが、このほか同一
の結合信号でゲート電極が駆動される他のトランジスタ
を付加し、そのドレイン・ソースをそれぞれ２点のセン
ス節点に接続することもできる。
第１図はこの発明の一実施例の回路図、第２図は従来回
路の動作波形図、第３図は、第１図の実施例の駆動信号
波形図、第４図は第１図の実施例の動作波形図である。 図中、１１はアドレス線、１２はダミーアドレス線、Ｄ
，Ｄはセンス回路の両側に伸びるデイジツト線、Ｑ１は
メモリーセルのトランジスタ、Ｃ１はメモリセルの容量
素子、Ｑ２はダミーセルのトランジスタ、Ｃ２はダミー
セルの容量素子、Ｑ３，ＱＱ４はデイジツト線Ｄ，Ｄと
センス回路をそれぞれ結合するトランジスタ、ＱｌＯは
デイジツト線Ｄ，Ｄを結合するトランジスタである。
路の動作波形図、第３図は、第１図の実施例の駆動信号
波形図、第４図は第１図の実施例の動作波形図である。 図中、１１はアドレス線、１２はダミーアドレス線、Ｄ
，Ｄはセンス回路の両側に伸びるデイジツト線、Ｑ１は
メモリーセルのトランジスタ、Ｃ１はメモリセルの容量
素子、Ｑ２はダミーセルのトランジスタ、Ｃ２はダミー
セルの容量素子、Ｑ３，ＱＱ４はデイジツト線Ｄ，Ｄと
センス回路をそれぞれ結合するトランジスタ、ＱｌＯは
デイジツト線Ｄ，Ｄを結合するトランジスタである。
Claims (1)
- １ 複数のワード線と複数のディジット線とが交叉する
行列マトリクスの交点にトランジスタと容量素子とを有
するメモリセルをそれぞれ設け、メモリセルから第１の
ディジット線に生ずる信号を飽和状態で動作する第１の
トランジスタを通してセンス回路の一方のセンス接点に
伝達し、且つ該センス回路の他方のセンス節点に飽和状
態で動作する第２のトランジスタを通して第２のディジ
ット線を結合する記憶回路を含む集積回路において、セ
ンス動作開始前に前記第１および第２のディジット線を
等電位とする結合用トランジスタを前記第１のディジッ
ト線と前記第１のトランジスタとの接続点および前記第
２のディジット線と前記第２のトランジスタとの接続点
間に設けたことを特徴とする記憶集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51129909A JPS5939836B2 (ja) | 1976-10-27 | 1976-10-27 | 記憶集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51129909A JPS5939836B2 (ja) | 1976-10-27 | 1976-10-27 | 記憶集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101952A Division JPS60121590A (ja) | 1984-05-21 | 1984-05-21 | 記憶集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5354430A JPS5354430A (en) | 1978-05-17 |
| JPS5939836B2 true JPS5939836B2 (ja) | 1984-09-26 |
Family
ID=15021379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51129909A Expired JPS5939836B2 (ja) | 1976-10-27 | 1976-10-27 | 記憶集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939836B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3101520A1 (de) * | 1981-01-19 | 1982-08-26 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierter halbleiterspeicher |
| JP2605759B2 (ja) * | 1987-11-26 | 1997-04-30 | 日本電気株式会社 | Ｍｏｓ型ダイナミックｒａｍ |
| US5303196A (en) * | 1992-05-22 | 1994-04-12 | International Business Machines Corporation | Open bit line memory devices and operational method |
-
1976
- 1976-10-27 JP JP51129909A patent/JPS5939836B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5354430A (en) | 1978-05-17 |
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